電気光学装置とその駆動方法、スイッチとその製造方法、及び電子機器
【課題】光リークがなく、高品質の表示が可能な電気光学装置とその駆動方法、および電子機器を提供する。また本発明は、小型で幅広いデバイスに適用可能なスイッチとその製造方法を提供することを目的の一つとする。
【解決手段】本発明の液晶装置は、スイッチング素子基板10および対向基板間に液晶層を挟持してなり、スイッチング素子基板TFTの液晶層側に画素電極35と、画素電極35と接続されたスイッチング素子41とを有しており、スイッチング素子41が、固定電極22と可動電極22との間に静電気力を作用させて可動電極22を基板の厚さ方向に揺動させ、可動電極22と画素電極35との接続状態をスイッチングする素子となっている。
【解決手段】本発明の液晶装置は、スイッチング素子基板10および対向基板間に液晶層を挟持してなり、スイッチング素子基板TFTの液晶層側に画素電極35と、画素電極35と接続されたスイッチング素子41とを有しており、スイッチング素子41が、固定電極22と可動電極22との間に静電気力を作用させて可動電極22を基板の厚さ方向に揺動させ、可動電極22と画素電極35との接続状態をスイッチングする素子となっている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気光学装置とその駆動方法、スイッチとその製造方法、及び電子機器に関するものである。
【背景技術】
【0002】
近年、液晶パネルを用いたプロジェクターにおいて、高輝度化がますます要求されている。プロジェクター用途の液晶パネルでは、画素スイッチング素子としてHTPS(高温ポリシリコン)TFTが使用されているが、投射表示用の光源からの強烈な入射光によりTFTに光リークが生じやすく、リークにより画素ごとに輝度ムラが生じたり、縦クロストークが生じることによる表示品質の低下が課題となっている。このような光リークを低減するために、TFTの形成領域に遮光構造を設けたり、付加容量を設けることが成されている(例えば、特許文献1,2参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第3374717号公報
【特許文献2】特許第3674260号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、遮光構造を設けたとしても、TFTの側方を回り込む光を完全に遮断することはできず、光リークを完全に防止することはできない。また、光リークをさらに少なくするために遮光構造や付加容量を大きくすると、画素の開口率が低下して高輝度化の要請に応えられなくなる。
【0005】
本発明は、上記従来技術の問題点に鑑み成されたものであって、光リークが無く、高品質の表示が可能な電気光学装置とその駆動方法、及び電子機器を提供することを目的の一つとする。また本発明は、小型で幅広いデバイスに適用可能なスイッチとその製造方法を提供することを目的の一つとする。
【課題を解決するための手段】
【0006】
本発明の電気光学装置は、上記課題を解決するために、一対の基板間に電気光学物質を挟持してなり、一方の前記基板の前記電気光学物質側に、画素電極と、前記画素電極と接続されたスイッチング素子とを有する電気光学装置であって、前記スイッチング素子が、固定電極と可動電極との間に静電気力を作用させて前記可動電極を前記基板の厚さ方向に揺動させ、前記可動電極と前記画素電極との接続状態をスイッチングする素子であることを特徴とする。
【0007】
本発明によれば、スイッチング素子が、固定電極と可動電極との間に静電気力を作用させて可動電極と画素電極との接続状態をスイッチングする、所謂MEMS素子であることから、オフ状態で可動電極と固定電極とが空間的に離れており、スイッチに光が入射してもリークは生じない。したがって、リークによって画素電極電位が変動することがなく、輝度ムラを生じたり、縦ストロークが生じることもない。また、光リークが生じないのでスイッチング素子の形成領域に遮光膜を設ける必要がなくなる。
【0008】
また、前記スイッチング素子が、前記基板上に形成された素子収容室の内部に配置されていることが好ましい。
本発明によれば、スイッチング素子が基板上に形成された素子収容室の内部に配置されていることから、スイッチング動作に支障を来たす要因がなくなって、良好な接続を行える。
【0009】
また、前記素子収容室が、前記基板上に形成された定電位配線に接続されていることが好ましい。
本発明によれば、素子収容室を定電位にすることで画素電極とスイッチング素子との間が電気的にシールドされる。これにより、素子収容室内のスイッチング動作における外場の影響を遮断することができるので、良好な接続を行える。
【0010】
また、前記基板上に、層間絶縁膜を介して積層された複数の配線層が形成されており、
前記素子収容室が、複数の前記配線層の配線材料を積層してなる構造を有することが好ましい。
本発明によれば、スイッチング素子の可動に十分な空間を確保することができる。
【0011】
また、前記素子収容室の側壁部が、前記スイッチング素子の前記固定電極と同一の前記配線層に形成された第1の側壁部と、前記可動電極と同一の前記配線層に形成された第2の側壁部とを有することが好ましい。
本発明によれば、素子収容室の側壁部を配線層形成工程と同時に形成することが可能なため製造効率が良い。
【0012】
また、前記素子収容室の天井部が、前記側壁部を構成する前記配線層よりも上層の前記配線層の配線材料からなり、前記天井部と前記側壁部とが接続されていることが好ましい。
本発明によれば、配線材料からなる天井部と側壁部とにより素子収容室が構成されることとなり、スイッチング素子の動作により発生する電界を遮断し、液晶や画素電極の画素電極の電位に漏れ電界が影響するのを防止することができる。
【0013】
また、前記天井部を厚さ方向に貫通する貫通孔を有することが好ましい。
本発明によれば、素子収容室をエッチングにて形成する際、天井部に設けられた貫通孔を通じてエッチング液等を下層側へ供給することができる。
【0014】
また、前記天井部上に、さらに上層の前記配線層の配線材料からなる被覆層が形成されていることが好ましい。
本発明によれば、天井部上に被覆層を形成することによって、天井部に形成された貫通孔を閉塞することができ、これによって、素子収容室を密閉空間とすることが可能となる。
これにより、素子収容室内を真空状態としたり、不活性ガスや液体等を封入させることが可能となる。これによって、スイッチング素子のスイッチング動作に支障を来たす要因を排除することが可能となり、良好なスイッチング動作が行える。また、スイッチング素子の酸化を防止して劣化等を抑えることも可能である。
【0015】
本発明のスイッチは、上記課題を解決するために、層間絶縁膜を介して積層された複数の配線層を有する基板と、複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び端子電極と、前記固定電極が形成された前記配線層よりも上層の前記配線層に形成された可動電極と、複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、を有している。
【0016】
本発明によれば、同一の配線層に形成された固定電極、可動電極及び端子電極が、素子収容室内に収容されることから、スイッチング動作に支障を来たす要因がなくなって、良好な接続を行える。
【0017】
本発明のスイッチの製造方法は、上記課題を解決するために、層間絶縁膜を介して積層された複数の配線層を有する基板と、複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び端子電極と、前記固定電極が形成された前記配線層よりも上層の前記配線層上に形成された可動電極と、複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、を有するスイッチの製造方法であって、前記基板上に第1の薄膜を形成する工程と、前記第1の薄膜をパターニングすることで、前記固定電極及び前記端子電極と、前記素子収容室の第1の側壁部と、を形成する工程と、前記第1の側壁部の内側に第1の犠牲膜を形成する工程と、前記第1の薄膜及び前記第1の犠牲膜上に第2の薄膜を形成する工程と、前記第2の薄膜をパターニングすることで、前記可動電極と、前記第1の側壁部上に積層された第2の側壁部とを形成する工程と、前記第2の側壁部の内部に第2の犠牲膜を形成する工程と、前記第2の薄膜及び前記第2の犠牲膜上に第3の薄膜を形成する工程と、前記第3の薄膜をパターニングすることで、前記素子収容室の天井部と、前記天井部を貫通して前記犠牲膜に達する貫通孔とを形成する工程と、前記貫通孔を介してエッチャントを供給することで前記第1及び第2の犠牲膜を除去する工程と、を有している。
【0018】
本発明によれば、天井部に形成した貫通孔を介してエッチャントを供給して、第1の側壁部および第2の側壁部の内側に形成された第1および第2犠牲膜を除去することによって、固定電極、可動電極および端子電極が空隙内に開放されるとともに素子収容室が形成される。これにより、従来よりもエッチング工程を少なくすることができるので、製造効率が向上する。
【0019】
本発明の電気光学装置の駆動方法は、前記固定電極に入力する電位のローレベルを、前記可動電極に入力するハイレベル電位とローレベル電位の中間値にほぼ等しくすることを特徴とする。
本発明によれば、各電極の電位を比較的低く抑えつつ、確実にスイッチング素子を動作させることができる。
【0020】
本発明の電子機器は、先に記載の電気光学装置を備えている。
本発明によれば、MEMSスイッチを用いた光リークのない高表示品質の液晶装置が得られる。
【図面の簡単な説明】
【0021】
【図1】本発明に係る液晶装置の概略構成図。
【図2】液晶装置の等価回路図。
【図3】スイッチング素子基板の概略構成を示す平面図。
【図4】図3の部分断面図。
【図5】スイッチング素子基板の製造方法のフローチャート図。
【図6】スイッチング素子基板の製造工程における概略断面図。
【図7】スイッチング素子基板の製造工程における概略断面図。
【図8】スイッチング素子基板の製造工程における概略断面図。
【図9】本実施形態における駆動方法を示すタイミングチャート。
【図10】従来の駆動方法を示すタイミングチャート。
【図11】プロジェクターの一構成例を示す平面配置図。
【発明を実施するための形態】
【0022】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【0023】
図1を参照して本発明に係る液晶装置の具体的な構成例について説明する。
図1(a),(b)に示すように、液晶装置100(電気光学装置)は、スイッチング素子基板10と、対向基板20とが、平面視略矩形枠状のシール材52を介して貼り合わされ、このシール材52によって区画された領域内に液晶層が封入された構成を備える。シール材52の内側の領域には、遮光性材料からなる周辺見切部53が矩形枠状に形成されている。シール材52の外側の周辺回路領域には、データ線駆動回路101および外部回路実装端子202がスイッチング素子基板10の一辺に沿って配設されており、この一辺に隣接する2辺に沿って走査線駆動回路104,104が設けられている。スイッチング素子基板10の残る一辺には、表示領域10aの両側に設けられた走査線駆動回路104,104間を接続する複数の配線105が形成されている。また、対向基板20の角部には、スイッチング素子基板10と対向基板20との間で電気的導通をとるための基板間導通材106が配設されている。
【0024】
図2は、本実施形態に係る液晶装置100の等価回路図である。
液晶装置100は、複数の画素40がマトリクス状に配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路104、データ線駆動回路101が配置されている。また表示部5には、走査線駆動回路104から延びる複数の走査線36と、データ線駆動回路101から延びる複数のデータ線38とが形成されており、これらの交差位置に対応して画素40が設けられている。そして、各画素に各画素電極へ所定の画像信号を供給するためのスイッチング素子41が形成されている。スイッチング素子41は、MEMS技術を利用したマイクロ接点開閉器、いわゆるMEMSスイッチであってドレイン電極18(図3参照)と画素電極35との接続状態をスイッチングする。
【0025】
走査線駆動回路104は、m本の走査線36(G1、G2、…、Gm)を介して各々の画素40に接続されており、これら1行目からm行目までの走査線36を順次選択し、画素40に設けられたスイッチング素子41のオンタイミングを規定する選択信号を、選択した走査線36を介して供給する。
データ線駆動回路101は、n本のデータ線38(S1、S2、…、Sn)を介して各々の画素40に接続されており、画素40の各々に対して画素データを規定する画像信号を供給する。
【0026】
図3は、本実施形態に係るスイッチング素子41を示す平面図であり、図4は、図3のA−A線に沿う位置におけるスイッチング素子基板10の部分断面図である。
本実施形態のスイッチング素子基板10は、基板本体10A、スイッチング素子41、画素電極35等を主体として構成されている。基板本体10A上には層間絶縁膜を介して、複数の配線層が形成されており、これら複数の配線層の配線材料を積層して構成される素子収容室7内にスイッチング素子41が収容されている。
【0027】
本実施形態のスイッチング素子41は、バーティカル構造のカンチレバー42を備えている。図3及び図4に示すように、カンチレバー42は、ソース電極19上に立設された支持部21と、支持部21から基板の面方向へ延出された可動電極22とを有している。また、可動電極22の下方にあたる基板上には固定電極としてのゲート電極17が設けられるとともに、可動接点22aの下方には端子電極としてのドレイン電極18が設けられている。
【0028】
スイッチング素子41において、ゲート電極17とカンチレバー42との間に電圧を印加すると、ゲート電極17とカンチレバー42との間に発生する静電気力により可動電極22が基板の厚さ方向に揺動する。これにより、可動電極22の可動接点22aを、ドレイン電極18に対して接触/非接触状態に制御することができる。
【0029】
以下に、スイッチング素子基板10の構成について詳述する。
スイッチング素子基板10を構成する基板本体10Aは石英等の透光性材料からなり、その表面には不図示の下地膜を介して、データ線38及び接続配線17aを含む導電パターン37が形成されている。導電パターン37を含む基板上の領域に、例えばシリコン窒化膜からなる第1層間絶縁膜12が形成されている。さらに、この第1層間絶縁膜12の表面には、ソース電極19、ゲート電極17、ドレイン電極18、および走査線36が形成されている。
【0030】
ソース電極19は、各々の一部がデータ線38と平面的に重なるように形成されており、第1層間絶縁膜12を貫通するコンタクトプラグ15を介してデータ線38と接続されている。ソース電極19に支持部21を介して接続された可動電極22は、基端側が固定端としてソース電極19に固定され、先端側が自由端として宙に浮いた片持ち梁構造とされている。
【0031】
ゲート電極17は、ソース電極19及びドレイン電極18の間に配置され、その表面に高誘電率の絶縁膜からなるキャップ層16が設けられている。
【0032】
ドレイン電極18は、可動電極22の先端部と対向する基板上の所定位置に、可動接点22aと接触可能に形成されている。ドレイン電極18は、第1層間絶縁膜12の下層側の配線層に形成された接続配線18aと接続されている。接続配線18aは、ドレイン電極18との接続位置から素子収容室7の外側に引き出され、その先端部において導電部34aと接続されている。
【0033】
ゲート電極17及びドレイン電極18は、その一部が可動電極22と重なるように配置されており、このうちゲート電極17が可動電極22の長さ方向中央部と対向する位置に形成され、ドレイン電極18が可動電極22の可動接点と対向する位置に形成されている。
【0034】
図4に示す通り、本実施形態では、スイッチング素子41が素子収容室7内に収容されている。より詳しくは、素子収容室7内部の空間に、スイッチング素子41を構成する可動電極22、ソース電極19、ゲート電極17およびドレイン電極18が露出している。
【0035】
素子収容室7は、第1層間絶縁膜12からなる底壁部12aと、スイッチング素子41を取り囲む側壁部71(第1の側壁部)および側壁部72(第2の側壁部)と、これら側壁部71,72及びスイッチング素子41を覆うように形成された第1被覆層28と、第1被覆層28上に形成された第2被覆層29とを有する。
【0036】
素子収容室7の側壁部71,72は、平面視矩形枠状であり、上記したドレイン電極18等と同層の配線層に、同一の配線材料を用いて側壁部71が形成され、可動電極22と同層の配線層に、同一の配線材料を用いて側壁部72が形成されている。これら側壁部71,72に囲まれた内側の第2層間絶縁膜24および第3層間絶縁膜25を選択的に除去することで、スイッチング素子41と底壁部12aとの間に空間が形成されている。
【0037】
第1被覆層28は、側壁部72上の第3層間絶縁膜25上の配線層に形成されている。第1被覆層28は側壁部72とほぼ同等の外形状を有する矩形状であり、側壁部72の上面と接続されている。第1被覆層28の内側には、第3層間絶縁膜25を選択的に除去することで空間が形成されており、かかる空間によりスイッチング素子41と第1被覆層28とが離間して配置されている。
【0038】
素子収容室7の天上部を構成する第1被覆層28には、第1被覆層28を膜厚方向に貫通する複数の貫通孔28aが形成されている。複数の貫通孔28aは、第1被覆層28及び側壁部71,72に囲まれた空間に連通しており、製造時に第2層間絶縁膜24及び第3層間絶縁膜25を選択的除去するにあたり、エッチャントを素子収容室7内へ注入するためのエッチャント注入孔として機能する。貫通孔28aの配置位置や大きさ等はエッチング領域やエッチャントの注入し易さ、エッチング後の封止の容易性等を考慮して適宜設定されることが好ましい。なお、貫通孔28aの平面視における形状は特に限定されるものではなく、スリット状やドット状など、任意の形状とすることができる。
【0039】
第1被覆層28上には、さらに上層の配線層の形成材料からなる第2被覆層29が形成されている。第2被覆層29は、第1被覆層28に形成された複数の貫通孔28aの開口を閉塞するように第1被覆層28の表面に形成されている。第2被覆層29により貫通孔28aが封止されることで素子収容室7内を密閉空間としている。本実施形態の場合、密閉された素子収容室7内は真空状態とされている。あるいは、素子収容室7内を不活性ガスや絶縁性液体等によって満たしてもよい。
【0040】
素子収容室7の外側に位置する第3層間絶縁膜25上には、その表面を覆うようにして保護膜27が形成されている。保護膜27の材料としては透光性を有する絶縁材料が用いられ、例えばシリコン窒化膜が挙げられる。保護膜27は、素子収容室7の外側に位置する第3層間絶縁膜25及び第2層間絶縁膜24がエッチングされるのを防止する目的で形成されている。
【0041】
第2被覆層29、保護膜27を覆って第4層間絶縁膜26が形成されている。第4層間絶縁膜26上に画素電極35が形成されている。画素電極35は、第1被覆層28と同一の配線層に形成された導電部34cと、側壁部71,72と同一の配線層に形成された導電部34a,34bとを介して、接続配線18aと接続されている。なお、画素電極35上には、図示略の配向膜が形成されている。
【0042】
本実施形態において素子収容室7は、基板本体10A上に形成された不図示の定電位配線に接続されている。すなわち、動作中に素子収容室7は一定電位に保持され、内部で動作するスイッチング素子41から発生する電界を遮蔽し、漏れ電界が画素電極35や液晶に作用するのを防止する。
【0043】
なお、素子収容室7は、各々の画素40に設けられているので、例えば、同一の走査線36に属する画素40の素子収容室7同士を配線で接続し、表示部5の最外周に配置された画素40の素子収容室7を定電位配線に接続してもよい。あるいは、同一のデータ線38に属する画素40の素子収容室7同士を配線で接続し、表示部5の最外周において定電位配線に接続してもよい。
【0044】
上記構成のスイッチング素子41を備えた液晶装置100の動作について簡単に説明する。
液晶装置100の表示部5に画像を表示させるには、走査線駆動回路104から走査線36を介して画素40に選択信号を供給するとともに、データ線駆動回路101からデータ線38を介して画像信号を供給する。
【0045】
データ線38を通じて供給された画像信号は、ソース電極19及び可動電極22に入力され、可動電極22は画像信号に応じた電位となる。一方、走査線36を通じて供給された選択信号は、ゲート電極17に入力される。このとき、可動電極22とゲート電極17との間に電位差があると、かかる電位差に応じた静電気力がゲート電極17と可動電極22との間に作用する。これにより、可動電極22が弾性変形し、ゲート電極17側へ引き寄せられる。
【0046】
そして、可動電極22とゲート電極17との間の電位差が十分に大きく(例えば10V程度)、可動電極22の変形量が大きい場合には、可動電極22とドレイン電極18とが接触して導通し、画像信号がドレイン電極18を介して画素電極35に入力される。一方、可動電極22とゲート電極17との電位差が小さく、変形した可動電極22とドレイン電極18とが接触しない場合には、画素電極35には画像信号は入力されない。
【0047】
すなわち、本実施形態の液晶装置100では、画素40に入力する選択信号と画像信号との電位差によりスイッチング素子41の動作、非動作を制御することができ、表示部5に配列された任意の画素40に対して所望の画像信号を入力することができる。
そして、所定の画像に対応した画像信号を各々の画素40に入力することで、各々の画素40に属する画素電極35と共通電極23との電位差により液晶層50の配向状態を制御し、表示部5に所定の画像を表示させることができる。
【0048】
以上の構成を備えた本実施形態の液晶装置100によれば、スイッチング素子41にMEMS素子が採用されていることで、オフ状態のスイッチング素子41において、可動電極22と固定電極(ドレイン電極18)とが空間的に離れた状態となる。したがって、スイッチング素子41に光が入射したとしてもリークが生じることはない。したがってリークによって画素電極35の電位が変動することがなく、輝度ムラを生じたり、縦クロストークが生じることもない。
【0049】
また、光リークが生じないことから、スイッチング素子41の形成領域に遮光膜を設ける必要がなく、付加容量を設ける必要もないので、画素40の開口率を高め、明るい表示を得ることができる。
【0050】
また、本実施形態では可動電極22が縦方向に移動するので、ゲート電極18と可動電極22とを重ねて配置することができる。これにより、スイッチング素子41の平面寸法を小さくすることができ、開口率を大きくすることができる。
【0051】
(液晶装置の製造方法)
以下、上記構成の液晶装置の製造方法について説明する。
なお、液晶装置の基本的な製造工程は周知の方法と同様であるため、ここでは、本発明の特徴であるスイッチング素子41の製造工程について詳細に説明し、周知の製造方法を適用できる工程については適宜説明を省略する。
図5は、スイッチング素子基板10の製造方法のフローチャート図である。図6〜図8は、図5に示す各工程における概略断面図である。
【0052】
図5に示すように、スイッチング素子基板10の製造方法は、第1配線層形成工程S1と、第1層間絶縁膜形成工程S2と、第2配線層形成工程S3と、第2層間絶縁膜形成工程S4と、第3配線層形成工程S5と、第3層間絶縁膜形成工程S6と、第4配線層形成工程S7と、保護膜形成工程S8と、犠牲膜除去工程S9と、第5配線層形成工程S10と、第4層間絶縁膜形成工程S11と、画素電極形成工程S12と、を有する。
【0053】
まず、第1配線層形成工程S1では、図6(a)に示すようにガラス基板や石英基板等からなる基板本体10A上に、データ線38及び接続配線17a(図3),18aを含む導電パターン37を形成する。導電パターン37を形成する方法としては、アルミニウムやクロム、タンタル等の金属、あるいは不純物を導入した多結晶シリコン等の導電膜を、例えばスパッタ法を用いて基板本体10A上に所定の膜厚で成膜した後、かかる導電膜を公知のフォトリソグラフィー技術及びエッチング技術を用いてパターニングすることによって導電パターン37を得る。
【0054】
なお、導電パターン37を形成する前に、シリコン酸化膜等からなる下地膜を基板本体10A上に形成してもよい。また、導電パターン37を形成する前に、基板本体10A上に走査線駆動回路104やデータ線駆動回路101を形成してもよい。さらに、第1配線層形成工程S1は、上記駆動回路を作製する工程の一部であってもよい。すなわち、駆動回路を構成する半導体素子(インバーターやトランスミッションゲート)の電極や配線を形成する際に、同時に導電パターン37を形成してもよい。
【0055】
次に、第1層間絶縁膜形成工程S2では、データ線38を覆うように基板本体10Aの全面に所定の膜厚のシリコン窒化膜あるいはアルミナ膜からなる第1層間絶縁膜12を成膜する。第1層間絶縁膜12は、例えばスパッタ法やCVD法など、公知の成膜法を用いて形成することができる。
なお、第1層間絶縁膜12の形成材料は特に限定されないが、本実施形態では第1層間絶縁膜12は素子収容室7の底壁部12aを構成するので、犠牲膜となる第2層間絶縁膜24及び第3層間絶縁膜25との選択比を十分大きくとれる材料が選択される。
その後、図6(a)に示すように、フォトリソグラフィー工程及びエッチング工程により、素子形成領域に対応する第1層間絶縁膜12に開口部12A〜12Cを形成する。
【0056】
次に、第2配線層形成工程S3では、図6(b)に示すように、第1層間絶縁膜12上に、不純物をドープした多結晶シリコンや金属(アルミニウム、金、白金、イリジウムなど)からなる導電膜70aをスパッタ法やCVD法を用いて第1層間絶縁膜12上に成膜する。
その後、導電膜70aをフォトリソグラフィー工程及びエッチング工程により所定の平面形状にパターニングすることで、図6(c)に示すように、ソース電極19、ゲート電極17、ドレイン電極18及び側壁部71、及び導電部34aをパターン形成する。このとき、図3に示した走査線36も同時に形成される。
【0057】
図6(c)に示すように、第2配線層形成工程S3により形成されるソース電極19は、開口部12Aを介してデータ線38に接続されている。ドレイン電極18及び導電部34aは、それぞれ開口部12B、12Cを介して接続配線18aに接続されている。また、図6には現れてないが、走査線36と接続配線17a(図3)も、第1層間絶縁膜12を貫通して形成された開口部を介して接続されている。
【0058】
なお、第2配線層形成工程S3で上記の各電極を形成した後、図示のように、ゲート電極17の表面に高誘電率絶縁膜(窒素添加ハフニウムシリケート膜など)からなるキャップ層16を形成しておく。
【0059】
次に、図6(d)に示すように、第2層間絶縁膜形成工程S4では、上記各電極を含むようにして第1層間絶縁膜12上にシリコン酸化膜を成膜することによって第2層間絶縁膜24を形成する。その後、フォトリソグラフィー工程及びエッチング工程により、素子形成領域に対応する第2層間絶縁膜24に開口部24A〜24Cを形成する。開口部24Aは、第2層間絶縁膜24を貫通してソース電極19に達する凹部である。開口部24Bは、第2層間絶縁膜24を貫通して側壁部71に達する矩形枠状の溝部(凹部)であり、開口部24Cは、第2層間絶縁膜24を貫通して導電部34aに達する凹部である。
【0060】
次に、第3配線層形成工程S5では、図7(a)に示すように、第2層間絶縁膜24上に、不純物をドープした多結晶シリコンや金属(アルミニウム、金、白金、イリジウムなど)からなる導電膜70bをスパッタ法やCVD法を用いて第2層間絶縁膜24上に成膜する。
その後、導電膜70bをフォトリソグラフィー工程及びエッチング工程により所定の平面形状にパターニングすることで、図7(b)に示すように、可動電極22及び側壁部72、及び導電部34bをパターン形成する。
【0061】
図7(b)に示すように、第3配線層形成工程S5により形成される可動電極22は、開口部24Aを介してソース電極19に接続されている。側壁部72は、開口部24Bを介して側壁部71に接続されている。また、導電部34bは、開口部24Cを介して導電部34aと接続されている。
【0062】
次に、図7(c)に示すように、第3層間絶縁膜形成工程S6では、上記可動電極22等を含むようにして第2層間絶縁膜24上にシリコン酸化膜を成膜することによって第3層間絶縁膜25を形成する。その後、フォトリソグラフィー工程及びエッチング工程により、素子形成領域に対応する第3層間絶縁膜25に開口部25A,25Bを形成する。開口部25Aは、第3層間絶縁膜25を貫通して側壁部72に達する矩形枠状の溝部(凹部)であり、開口部25Bは、第3層間絶縁膜25を貫通して導電部34bに達する凹部である。
【0063】
次に、第4配線層形成工程S7では、まず、図7(d)に示すように、開口部25A,25Bの内部を埋め込むようにして、第3層間絶縁膜25上に、金属(アルミニウム、金、白金、イリジウムなど)や不純物をドープしたシリコンなどからなる導電膜70cを形成する。
その後、フォトリソグラフィー工程及びドライエッチング工程により導電膜70cをパターニングすることで、図8(a)に示すような複数の貫通孔28aを有する第1被覆層28と、導電部34cとを形成する。第1被覆層28は、開口部25Aを介して側壁部72の上面に接続されている。導電部34cは、開口部25Bを介して導電部34bの上面に接続されている。第1被覆層28の貫通孔28aは、第1被覆層28を貫通して第3層間絶縁膜25に達している。
以上の工程により、基板本体10A上に、素子収容室7と、素子収容室7内に収容されたスイッチング素子41とが形成される。
【0064】
次に、保護膜形成工程S8では、図8(a)に示すように、第1被覆層28の外側に露出している第3層間絶縁膜25の表面を覆うようにして保護膜27を形成する。すなわち、シリコン窒化膜やアルミニウム酸化膜からなる保護膜を第1被覆層28と導電部34cとを含む第3層間絶縁膜25上の領域に成膜した後、かかる保護膜をフォトリソグラフィー工程及びエッチング工程によりパターニングすることで、第1被覆層28及び導電部34cを露出させ、保護膜27とする。保護膜27は、第1被覆層28の複数の貫通孔28aを露出させるようにパターン形成される。
【0065】
次に、犠牲膜除去工程S9では、図8(b)に示すように、貫通孔28aを介して第1被覆層28の下層側にエッチャントを供給し、内部の第2層間絶縁膜24と第3層間絶縁膜25とからなる犠牲膜を選択的に除去する。エッチング方法としては、例えばHF系のガスを用いたドライエッチングが好適であるが、ウェットエッチングによって第2層間絶縁膜24及び第3層間絶縁膜25を除去することも可能である。
【0066】
この工程において、第1被覆層28の下層側の第2層間絶縁膜24と第3層間絶縁膜25は、シリコン窒化膜などからなる第1層間絶縁膜12と、金属や多結晶シリコンからなる側壁部71,72とによって他の部位の第2層間絶縁膜24及び第3層間絶縁膜25から隔離されている。この他の部位から隔離された第2層間絶縁膜24及び第3層間絶縁膜25が、本実施形態において選択的に除去される犠牲膜である。
【0067】
そして、第1被覆層28と導電部34c以外の平面領域は保護膜27で覆われているため、第3層間絶縁膜25は貫通孔28aの内部にのみ露出している。そのため、貫通孔28aから進入したエッチャントによって、素子収容室7の内部に閉じこめられている第2層間絶縁膜24及び第3層間絶縁膜25のみがエッチングされ、これにより形成された空間内にソース電極19、可動電極22、ゲート電極17、及びドレイン電極18等が露出される。この工程により、それまで第2層間絶縁膜24および第3層間絶縁膜25内に埋め込まれていた可動電極22が素子収容室7内に開放され、可動電極22が弾性変形可能な状態となる。
【0068】
次に、第5配線層形成工程S10では、図8(c)に示すように、第1被覆層28上に複数の貫通孔28aを閉塞するようにして、金属(アルミニウム、金、白金、イリジウムなど)や多結晶シリコン等からなる第2被覆層29をパターン形成する。
この工程において、真空雰囲気下において第2被覆層29を形成することにより、素子収容室7内を真空状態の閉空間とすることができる。
【0069】
次に、第4層間絶縁膜形成工程S11では、図8(d)に示すように、第2被覆層29及び保護膜27を覆うようにして、例えばシリコン酸化膜からなる第4層間絶縁膜26を形成する。
次に、画素電極形成工程S12では、フォトリソグラフィー工程及びエッチング工程により第4層間絶縁膜26を貫通して導電部34aの上面に達する開口部26Aを形成する。その後、基板本体10Aの全面に、例えばITO(Indium Tin Oxide)等からなる透明導電膜を成膜した後、かかる透明導電膜をフォトリソグラフィー工程及びエッチング工程によりパターニングすることで、画素電極35を形成する。そして、画素電極35を覆うようにして基板本体10Aの最表層に配向膜(図示略)を形成する。
以上の工程により、本実施形態のスイッチング素子基板10を製造することができる。
【0070】
以上により作製したスイッチング素子基板10と、別途用意した対向基板20とをシール材52を介して貼り合わせた後、スイッチング素子基板10と対向基板20とシール材52とにより囲まれた空間に液晶を封入することで、本実施形態の液晶装置100を製造することができる。
【0071】
上述した製造方法によれば、第1被覆層28に形成した貫通孔28aを介して、犠牲膜である素子収容室7内の第2層間絶縁膜24及び第3層間絶縁膜25を除去することで、スイッチング素子41の可動領域となる空間を容易に形成することができる。
また、第2層間絶縁膜24及び第3層間絶縁膜25を除去するに際して、シリコン窒化膜からなる第1層間絶縁膜12や保護膜27をエッチングストッパーとして利用するので、犠牲膜除去工程において基板本体10Aや第3層間絶縁膜25を保護することができる。
【0072】
また、犠牲膜除去に用いた貫通孔28aを、第1被覆層28の上層に形成した第2被覆層29で塞ぐので、素子収容室7を閉空間とすることができる。これにより、素子収容室7に液晶やゴミが侵入して信頼性を低下させるのを回避することができる。
【0073】
(液晶装置の駆動方法)
次に、本実施形態の液晶装置の駆動方法について、図9及び図10を参照しつつ説明する。
図9は、本実施形態の液晶装置の駆動方法における1画素内の各電極の電位状態を示す図である。また図10は、従来と同様の駆動方法により液晶装置を駆動する場合の各電極の電位状態を、比較のために示す図である。
より詳しくは、図10に示す電位波形は、画素スイッチング素子としてTFT(薄膜トランジスタ)を用いた液晶装置に用いられている駆動波形を、MEMSスイッチを用いた本実施形態の液晶装置に適用した波形であり、各電極に入力される電位の値をMEMSスイッチの閾値電圧Vthに合わせて調整したものである。
【0074】
図9及び図10において、波形Gateは、走査線36を介してゲート電極17に入力される電位波形である。波形Dataはデータ線38を介してソース電極19に入力される電位波形である。また、波形Pixは画素電極35(ドレイン電極18)の電位波形である。波形Comは共通電極23(図1(b)参照)の電位波形である。
【0075】
また、図9及び図10に示す第1期間ST1、ST11は、画素電極35にハイレベル電位を書き込む場合に各電極に入力される電位波形を示し、第2期間ST2、ST12は、画素電極35にローレベル電位を書き込む場合に各電極に入力される電位波形を示す。
【0076】
まず、図9に示す本実施形態の駆動方法における第1期間ST1について説明する。
第1期間ST1の開始直後に、ソース電極19の電位Dataがハイレベル電位(5V)とされ、共通電極23の電位Comがローレベル電位(0V)とされる。また、ゲート電極17の電位Gateは、ローレベル電位(2.5V)を保持している。このとき、ゲート電極17とソース電極19との電位差は2.5Vであり、スイッチング素子41の閾値電圧(8V±1V)より小さいから、スイッチング素子41がオン状態となることはなく、画素電極35の電位Pixはローレベル電位(−1V)に保持される。
【0077】
その後、所定時間が経過すると、ゲート電極17の電位Gateがハイレベル電位(15.5V)に引き上げられる。そうすると、ゲート電極17の電位Gateとソース電極19の電位Dataとの間の電位差(10.5V)により発生する静電気力により可動電極22がゲート電極17に引き寄せられる。上記電位差は、スイッチング素子41の閾値電圧(8V±1V)よりも大きいため、ゲート電極17に引き寄せられた可動電極22は、ドレイン電極18と接触して導通する。これにより、ソース電極19の電位がドレイン電極18を介して画素電極35に入力され、画素電極35の電位Pixがソース電極19の電位Dataと同電位(5V)に引き上げられる。そして、画素電極35の電位Pix(ハイレベル)と共通電極23の電位Com(ローレベル)との電位差により液晶層50が制御され、画素40が所定の階調で表示される。
【0078】
その後は、ゲート電極17の電位Gateがローレベル電位(2.5V)に引き下げられる。このとき、ソース電極19とゲート電極17との電位差は2.5Vとなり、閾値電圧より小さくなる。これにより、スイッチング素子41がオフ状態となってドレイン電極18と可動電極22とが電気的に切断される。可動電極22から電気的に切断された画素電極35の電位Pixは、液晶容量と配線容量との比率に応じた電位となるため、ソース電極19の電位Dataよりもやや低い電位となるが、ドレイン電極18と可動電極22とが空間的に離れた状態であるため電流リークが生じることはなく、電位(≒4V)を保持し続ける。したがって、第2期間ST2における書き換えまで、画素40の階調は良好に保持される。
【0079】
次に、第2期間ST2が開始されると、ソース電極19の電位Dataがローレベル電位(0V)とされ、共通電極23の電位Comがハイレベル電位(5V)とされる。また、ゲート電極17の電位Gateは、ローレベル電位(2.5V)を保持している。このとき、ゲート電極17とソース電極19との電位差は2.5Vであり、スイッチング素子41の閾値電圧(8V±1V)より小さいから、スイッチング素子41がオン状態となることはなく、画素電極35の電位Pixは、第1期間ST1において入力されたハイレベル電位(≒4V)に保持される。
【0080】
その後、所定時間が経過すると、ゲート電極17の電位Gateがハイレベル電位(15.5V)に引き上げられる。そうすると、ゲート電極17の電位Gateとソース電極19の電位Dataとの間の電位差(15.5V)により発生する静電気力により可動電極22がゲート電極17に引き寄せられる。上記電位差は、スイッチング素子41の閾値電圧(8V±1V)よりも大きいため、ゲート電極17に引き寄せられた可動電極22は、ドレイン電極18と接触して導通する。これにより、ソース電極19のローレベル電位がドレイン電極18を介して画素電極35に入力され、画素電極35の電位Pixがソース電極19の電位Dataと同電位(0V)に引き下げられる。そして、画素電極35の電位Pix(ローレベル)と共通電極23の電位Com(ハイレベル)との電位差により液晶層50が制御され、画素40が所定の階調で表示される。
【0081】
その後は、ゲート電極17の電位Gateがローレベル電位(2.5V)に引き下げられる。このとき、ソース電極19とゲート電極17との電位差は2.5Vとなり、閾値電圧より小さくなる。これにより、スイッチング素子41がオフ状態となってドレイン電極18と可動電極22とが電気的に切断される。可動電極22から電気的に切断された画素電極35の電位Pixは、液晶容量と配線容量との比率に応じた電位となるため、ソース電極19の電位Data(0V)よりもやや低い電位(≒−1V)となるが、ドレイン電極18と可動電極22とが空間的に離れた状態であるため電流リークが生じることはなく、電位を保持し続ける。したがって、次の期間における書き換えまで、画素40の階調は良好に保持される。
【0082】
以上に説明した本実施形態の駆動方法では、固定電極であるゲート電極17に入力する電位のローレベル電位を、可動電極22(ソース電極19)に入力するハイレベル電位(5V)とローレベル電位(0V)の中間値である2.5Vとしている。これにより、可動電極22の電位レベルによらず、ゲート電極17をハイレベル電位としたときに可動電極22との電位差を確保しやすくなる。また、可動電極22の電位レベルによらず、ゲート電極17をローレベル電位としたときに可動電極22との電位差を小さくすることができる。
【0083】
上記作用効果について、図10を参照しつつ以下に詳細に説明する。
図10に示す駆動方法では、ゲート電極17の電位Gateのローレベル電位は0V、ハイレベル電位は15.5Vである。ソース電極19(可動電極22)のローレベル電位は2V、ハイレベル電位は12Vである。共通電極23は、7Vの一定電位である。
【0084】
図10に示す第1期間ST1、第2期間ST2には、それぞれ図9に示す第1期間ST1、第2期間ST2と同様の動作をさせる場合の電位波形が示されているが、図10に示す駆動方法では、画素電極35への電位入力動作に不具合を生じる。
【0085】
すなわち、図10に示す第1期間ST11では、ゲート電極17のハイレベル電位(15.5V)とソース電極19のハイレベル電位(12V)との差が3.5Vしかないため、スイッチング素子41はオン状態にならない。その一方で、ゲート電極17のローレベル電位(0V)とソース電極19のハイレベル電位(12V)との差が12Vもあるため、スイッチング素子41がオン状態となって画素電極35にソース電極19のハイレベル電位(12V)が入力される。
【0086】
一方、第2期間ST12においては、ソース電極19がローレベル電位(2V)とされるため、ゲート電極17のハイレベル電位(15.5V)との差が13.5V、ゲート電極17のローレベル電位(0V)との差が2Vである。そうすると、第2期間ST12では、ゲート電極17がハイレベル電位であるときにのみ画素電極35に電位が入力されることとなる。
【0087】
したがって、図10に示す各部の電位では、画素電極35の電位Pixは図10のような波形とはならない。そして、このような不具合を解消し、画素電極35の電位Pixを図10に示す波形とするには、ゲート電極17のハイレベル電位をさらに10V程度高めるとともに、スイッチング素子41の閾値電圧も13V以上としなければならない。そうすると、液晶装置の電源電圧として25V以上の高電圧が必要になる。
【0088】
これに対して、図9に示した駆動方法では、0V〜15.5Vの電圧範囲で不具合無くスイッチング素子41を動作させることが可能である。特に、ゲート電極17のローレベル電位(2.5V)とソース電極19の電位(0V〜5V)との差を小さくすることができるため、スイッチング素子41の閾値電圧をさらに低くすることも可能である。
【0089】
[プロジェクター]
上記実施形態の液晶装置100をライトバルブ(光変調手段)として用いたプロジェクター(電子機器)について説明する。
図11は、プロジェクターの一構成例を示す平面配置図である。図11に示すように、プロジェクター1100の内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106、及び2枚のダイクロイックミラー1108によって赤(R)、緑(G)、青(B)の3つの色光に分離され、各色光に対応するライトバルブとしての液晶パネル1110R、1110B、1110Gに入射される。
【0090】
液晶パネル1110R、1110B、1110Gの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるR、G、Bの原色信号でそれぞれ駆動される。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、R光及びB光が90度に屈折する一方、G光が直進する。このようにして、各色の画像が合成された後、投射レンズ1114(投射手段)を介してスクリーン等にカラー画像が投射される。
本実施形態によれば、高い画素開口率を有する上記実施形態の液晶装置をライトバルブとして備えたことにより、明るい表示が可能なプロジェクターを実現することができる。
【0091】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、スイッチング素子基板を構成する各部の形状、寸法、構成材料等については適宜変更が可能である。また、本発明のスイッチング素子基板は、液晶装置に限らず、有機EL装置等の他の電気光学装置にも適用が可能である。
【0092】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、透過型液晶装置の場合は、被覆層を透明材料で形成することにより開口率が向上する。また、スイッチング素子基板を構成する各部の形状、寸法、構成材料等については適宜変更が可能である。また、本発明のスイッチング素子基板は、液晶装置に限らず、有機EL装置等の他の電気光学装置にも適用が可能である。
【符号の説明】
【0093】
100…液晶装置(電気光学装置)、7…素子収容室、10…スイッチング素子基板、12…第1層間絶縁膜、17…ゲート電極(固定電極)、18…ドレイン電極(端子電極)、20…対向基板、24…第2層間絶縁膜、25…第3層間絶縁膜、26…第4層間絶縁膜、28…第1被覆層(天井部)、28a…貫通孔、29…第2被覆層、35…画素電極、41…スイッチング素子、50…液晶層、71…側壁部(第1の側壁部)、72…側壁部(第2の側壁部)、S1…第1配線層形成工程、S3…第2配線層形成工程、S5…第3配線層形成工程、S9…犠牲膜除去工程
【技術分野】
【0001】
本発明は、電気光学装置とその駆動方法、スイッチとその製造方法、及び電子機器に関するものである。
【背景技術】
【0002】
近年、液晶パネルを用いたプロジェクターにおいて、高輝度化がますます要求されている。プロジェクター用途の液晶パネルでは、画素スイッチング素子としてHTPS(高温ポリシリコン)TFTが使用されているが、投射表示用の光源からの強烈な入射光によりTFTに光リークが生じやすく、リークにより画素ごとに輝度ムラが生じたり、縦クロストークが生じることによる表示品質の低下が課題となっている。このような光リークを低減するために、TFTの形成領域に遮光構造を設けたり、付加容量を設けることが成されている(例えば、特許文献1,2参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第3374717号公報
【特許文献2】特許第3674260号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、遮光構造を設けたとしても、TFTの側方を回り込む光を完全に遮断することはできず、光リークを完全に防止することはできない。また、光リークをさらに少なくするために遮光構造や付加容量を大きくすると、画素の開口率が低下して高輝度化の要請に応えられなくなる。
【0005】
本発明は、上記従来技術の問題点に鑑み成されたものであって、光リークが無く、高品質の表示が可能な電気光学装置とその駆動方法、及び電子機器を提供することを目的の一つとする。また本発明は、小型で幅広いデバイスに適用可能なスイッチとその製造方法を提供することを目的の一つとする。
【課題を解決するための手段】
【0006】
本発明の電気光学装置は、上記課題を解決するために、一対の基板間に電気光学物質を挟持してなり、一方の前記基板の前記電気光学物質側に、画素電極と、前記画素電極と接続されたスイッチング素子とを有する電気光学装置であって、前記スイッチング素子が、固定電極と可動電極との間に静電気力を作用させて前記可動電極を前記基板の厚さ方向に揺動させ、前記可動電極と前記画素電極との接続状態をスイッチングする素子であることを特徴とする。
【0007】
本発明によれば、スイッチング素子が、固定電極と可動電極との間に静電気力を作用させて可動電極と画素電極との接続状態をスイッチングする、所謂MEMS素子であることから、オフ状態で可動電極と固定電極とが空間的に離れており、スイッチに光が入射してもリークは生じない。したがって、リークによって画素電極電位が変動することがなく、輝度ムラを生じたり、縦ストロークが生じることもない。また、光リークが生じないのでスイッチング素子の形成領域に遮光膜を設ける必要がなくなる。
【0008】
また、前記スイッチング素子が、前記基板上に形成された素子収容室の内部に配置されていることが好ましい。
本発明によれば、スイッチング素子が基板上に形成された素子収容室の内部に配置されていることから、スイッチング動作に支障を来たす要因がなくなって、良好な接続を行える。
【0009】
また、前記素子収容室が、前記基板上に形成された定電位配線に接続されていることが好ましい。
本発明によれば、素子収容室を定電位にすることで画素電極とスイッチング素子との間が電気的にシールドされる。これにより、素子収容室内のスイッチング動作における外場の影響を遮断することができるので、良好な接続を行える。
【0010】
また、前記基板上に、層間絶縁膜を介して積層された複数の配線層が形成されており、
前記素子収容室が、複数の前記配線層の配線材料を積層してなる構造を有することが好ましい。
本発明によれば、スイッチング素子の可動に十分な空間を確保することができる。
【0011】
また、前記素子収容室の側壁部が、前記スイッチング素子の前記固定電極と同一の前記配線層に形成された第1の側壁部と、前記可動電極と同一の前記配線層に形成された第2の側壁部とを有することが好ましい。
本発明によれば、素子収容室の側壁部を配線層形成工程と同時に形成することが可能なため製造効率が良い。
【0012】
また、前記素子収容室の天井部が、前記側壁部を構成する前記配線層よりも上層の前記配線層の配線材料からなり、前記天井部と前記側壁部とが接続されていることが好ましい。
本発明によれば、配線材料からなる天井部と側壁部とにより素子収容室が構成されることとなり、スイッチング素子の動作により発生する電界を遮断し、液晶や画素電極の画素電極の電位に漏れ電界が影響するのを防止することができる。
【0013】
また、前記天井部を厚さ方向に貫通する貫通孔を有することが好ましい。
本発明によれば、素子収容室をエッチングにて形成する際、天井部に設けられた貫通孔を通じてエッチング液等を下層側へ供給することができる。
【0014】
また、前記天井部上に、さらに上層の前記配線層の配線材料からなる被覆層が形成されていることが好ましい。
本発明によれば、天井部上に被覆層を形成することによって、天井部に形成された貫通孔を閉塞することができ、これによって、素子収容室を密閉空間とすることが可能となる。
これにより、素子収容室内を真空状態としたり、不活性ガスや液体等を封入させることが可能となる。これによって、スイッチング素子のスイッチング動作に支障を来たす要因を排除することが可能となり、良好なスイッチング動作が行える。また、スイッチング素子の酸化を防止して劣化等を抑えることも可能である。
【0015】
本発明のスイッチは、上記課題を解決するために、層間絶縁膜を介して積層された複数の配線層を有する基板と、複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び端子電極と、前記固定電極が形成された前記配線層よりも上層の前記配線層に形成された可動電極と、複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、を有している。
【0016】
本発明によれば、同一の配線層に形成された固定電極、可動電極及び端子電極が、素子収容室内に収容されることから、スイッチング動作に支障を来たす要因がなくなって、良好な接続を行える。
【0017】
本発明のスイッチの製造方法は、上記課題を解決するために、層間絶縁膜を介して積層された複数の配線層を有する基板と、複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び端子電極と、前記固定電極が形成された前記配線層よりも上層の前記配線層上に形成された可動電極と、複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、を有するスイッチの製造方法であって、前記基板上に第1の薄膜を形成する工程と、前記第1の薄膜をパターニングすることで、前記固定電極及び前記端子電極と、前記素子収容室の第1の側壁部と、を形成する工程と、前記第1の側壁部の内側に第1の犠牲膜を形成する工程と、前記第1の薄膜及び前記第1の犠牲膜上に第2の薄膜を形成する工程と、前記第2の薄膜をパターニングすることで、前記可動電極と、前記第1の側壁部上に積層された第2の側壁部とを形成する工程と、前記第2の側壁部の内部に第2の犠牲膜を形成する工程と、前記第2の薄膜及び前記第2の犠牲膜上に第3の薄膜を形成する工程と、前記第3の薄膜をパターニングすることで、前記素子収容室の天井部と、前記天井部を貫通して前記犠牲膜に達する貫通孔とを形成する工程と、前記貫通孔を介してエッチャントを供給することで前記第1及び第2の犠牲膜を除去する工程と、を有している。
【0018】
本発明によれば、天井部に形成した貫通孔を介してエッチャントを供給して、第1の側壁部および第2の側壁部の内側に形成された第1および第2犠牲膜を除去することによって、固定電極、可動電極および端子電極が空隙内に開放されるとともに素子収容室が形成される。これにより、従来よりもエッチング工程を少なくすることができるので、製造効率が向上する。
【0019】
本発明の電気光学装置の駆動方法は、前記固定電極に入力する電位のローレベルを、前記可動電極に入力するハイレベル電位とローレベル電位の中間値にほぼ等しくすることを特徴とする。
本発明によれば、各電極の電位を比較的低く抑えつつ、確実にスイッチング素子を動作させることができる。
【0020】
本発明の電子機器は、先に記載の電気光学装置を備えている。
本発明によれば、MEMSスイッチを用いた光リークのない高表示品質の液晶装置が得られる。
【図面の簡単な説明】
【0021】
【図1】本発明に係る液晶装置の概略構成図。
【図2】液晶装置の等価回路図。
【図3】スイッチング素子基板の概略構成を示す平面図。
【図4】図3の部分断面図。
【図5】スイッチング素子基板の製造方法のフローチャート図。
【図6】スイッチング素子基板の製造工程における概略断面図。
【図7】スイッチング素子基板の製造工程における概略断面図。
【図8】スイッチング素子基板の製造工程における概略断面図。
【図9】本実施形態における駆動方法を示すタイミングチャート。
【図10】従来の駆動方法を示すタイミングチャート。
【図11】プロジェクターの一構成例を示す平面配置図。
【発明を実施するための形態】
【0022】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【0023】
図1を参照して本発明に係る液晶装置の具体的な構成例について説明する。
図1(a),(b)に示すように、液晶装置100(電気光学装置)は、スイッチング素子基板10と、対向基板20とが、平面視略矩形枠状のシール材52を介して貼り合わされ、このシール材52によって区画された領域内に液晶層が封入された構成を備える。シール材52の内側の領域には、遮光性材料からなる周辺見切部53が矩形枠状に形成されている。シール材52の外側の周辺回路領域には、データ線駆動回路101および外部回路実装端子202がスイッチング素子基板10の一辺に沿って配設されており、この一辺に隣接する2辺に沿って走査線駆動回路104,104が設けられている。スイッチング素子基板10の残る一辺には、表示領域10aの両側に設けられた走査線駆動回路104,104間を接続する複数の配線105が形成されている。また、対向基板20の角部には、スイッチング素子基板10と対向基板20との間で電気的導通をとるための基板間導通材106が配設されている。
【0024】
図2は、本実施形態に係る液晶装置100の等価回路図である。
液晶装置100は、複数の画素40がマトリクス状に配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路104、データ線駆動回路101が配置されている。また表示部5には、走査線駆動回路104から延びる複数の走査線36と、データ線駆動回路101から延びる複数のデータ線38とが形成されており、これらの交差位置に対応して画素40が設けられている。そして、各画素に各画素電極へ所定の画像信号を供給するためのスイッチング素子41が形成されている。スイッチング素子41は、MEMS技術を利用したマイクロ接点開閉器、いわゆるMEMSスイッチであってドレイン電極18(図3参照)と画素電極35との接続状態をスイッチングする。
【0025】
走査線駆動回路104は、m本の走査線36(G1、G2、…、Gm)を介して各々の画素40に接続されており、これら1行目からm行目までの走査線36を順次選択し、画素40に設けられたスイッチング素子41のオンタイミングを規定する選択信号を、選択した走査線36を介して供給する。
データ線駆動回路101は、n本のデータ線38(S1、S2、…、Sn)を介して各々の画素40に接続されており、画素40の各々に対して画素データを規定する画像信号を供給する。
【0026】
図3は、本実施形態に係るスイッチング素子41を示す平面図であり、図4は、図3のA−A線に沿う位置におけるスイッチング素子基板10の部分断面図である。
本実施形態のスイッチング素子基板10は、基板本体10A、スイッチング素子41、画素電極35等を主体として構成されている。基板本体10A上には層間絶縁膜を介して、複数の配線層が形成されており、これら複数の配線層の配線材料を積層して構成される素子収容室7内にスイッチング素子41が収容されている。
【0027】
本実施形態のスイッチング素子41は、バーティカル構造のカンチレバー42を備えている。図3及び図4に示すように、カンチレバー42は、ソース電極19上に立設された支持部21と、支持部21から基板の面方向へ延出された可動電極22とを有している。また、可動電極22の下方にあたる基板上には固定電極としてのゲート電極17が設けられるとともに、可動接点22aの下方には端子電極としてのドレイン電極18が設けられている。
【0028】
スイッチング素子41において、ゲート電極17とカンチレバー42との間に電圧を印加すると、ゲート電極17とカンチレバー42との間に発生する静電気力により可動電極22が基板の厚さ方向に揺動する。これにより、可動電極22の可動接点22aを、ドレイン電極18に対して接触/非接触状態に制御することができる。
【0029】
以下に、スイッチング素子基板10の構成について詳述する。
スイッチング素子基板10を構成する基板本体10Aは石英等の透光性材料からなり、その表面には不図示の下地膜を介して、データ線38及び接続配線17aを含む導電パターン37が形成されている。導電パターン37を含む基板上の領域に、例えばシリコン窒化膜からなる第1層間絶縁膜12が形成されている。さらに、この第1層間絶縁膜12の表面には、ソース電極19、ゲート電極17、ドレイン電極18、および走査線36が形成されている。
【0030】
ソース電極19は、各々の一部がデータ線38と平面的に重なるように形成されており、第1層間絶縁膜12を貫通するコンタクトプラグ15を介してデータ線38と接続されている。ソース電極19に支持部21を介して接続された可動電極22は、基端側が固定端としてソース電極19に固定され、先端側が自由端として宙に浮いた片持ち梁構造とされている。
【0031】
ゲート電極17は、ソース電極19及びドレイン電極18の間に配置され、その表面に高誘電率の絶縁膜からなるキャップ層16が設けられている。
【0032】
ドレイン電極18は、可動電極22の先端部と対向する基板上の所定位置に、可動接点22aと接触可能に形成されている。ドレイン電極18は、第1層間絶縁膜12の下層側の配線層に形成された接続配線18aと接続されている。接続配線18aは、ドレイン電極18との接続位置から素子収容室7の外側に引き出され、その先端部において導電部34aと接続されている。
【0033】
ゲート電極17及びドレイン電極18は、その一部が可動電極22と重なるように配置されており、このうちゲート電極17が可動電極22の長さ方向中央部と対向する位置に形成され、ドレイン電極18が可動電極22の可動接点と対向する位置に形成されている。
【0034】
図4に示す通り、本実施形態では、スイッチング素子41が素子収容室7内に収容されている。より詳しくは、素子収容室7内部の空間に、スイッチング素子41を構成する可動電極22、ソース電極19、ゲート電極17およびドレイン電極18が露出している。
【0035】
素子収容室7は、第1層間絶縁膜12からなる底壁部12aと、スイッチング素子41を取り囲む側壁部71(第1の側壁部)および側壁部72(第2の側壁部)と、これら側壁部71,72及びスイッチング素子41を覆うように形成された第1被覆層28と、第1被覆層28上に形成された第2被覆層29とを有する。
【0036】
素子収容室7の側壁部71,72は、平面視矩形枠状であり、上記したドレイン電極18等と同層の配線層に、同一の配線材料を用いて側壁部71が形成され、可動電極22と同層の配線層に、同一の配線材料を用いて側壁部72が形成されている。これら側壁部71,72に囲まれた内側の第2層間絶縁膜24および第3層間絶縁膜25を選択的に除去することで、スイッチング素子41と底壁部12aとの間に空間が形成されている。
【0037】
第1被覆層28は、側壁部72上の第3層間絶縁膜25上の配線層に形成されている。第1被覆層28は側壁部72とほぼ同等の外形状を有する矩形状であり、側壁部72の上面と接続されている。第1被覆層28の内側には、第3層間絶縁膜25を選択的に除去することで空間が形成されており、かかる空間によりスイッチング素子41と第1被覆層28とが離間して配置されている。
【0038】
素子収容室7の天上部を構成する第1被覆層28には、第1被覆層28を膜厚方向に貫通する複数の貫通孔28aが形成されている。複数の貫通孔28aは、第1被覆層28及び側壁部71,72に囲まれた空間に連通しており、製造時に第2層間絶縁膜24及び第3層間絶縁膜25を選択的除去するにあたり、エッチャントを素子収容室7内へ注入するためのエッチャント注入孔として機能する。貫通孔28aの配置位置や大きさ等はエッチング領域やエッチャントの注入し易さ、エッチング後の封止の容易性等を考慮して適宜設定されることが好ましい。なお、貫通孔28aの平面視における形状は特に限定されるものではなく、スリット状やドット状など、任意の形状とすることができる。
【0039】
第1被覆層28上には、さらに上層の配線層の形成材料からなる第2被覆層29が形成されている。第2被覆層29は、第1被覆層28に形成された複数の貫通孔28aの開口を閉塞するように第1被覆層28の表面に形成されている。第2被覆層29により貫通孔28aが封止されることで素子収容室7内を密閉空間としている。本実施形態の場合、密閉された素子収容室7内は真空状態とされている。あるいは、素子収容室7内を不活性ガスや絶縁性液体等によって満たしてもよい。
【0040】
素子収容室7の外側に位置する第3層間絶縁膜25上には、その表面を覆うようにして保護膜27が形成されている。保護膜27の材料としては透光性を有する絶縁材料が用いられ、例えばシリコン窒化膜が挙げられる。保護膜27は、素子収容室7の外側に位置する第3層間絶縁膜25及び第2層間絶縁膜24がエッチングされるのを防止する目的で形成されている。
【0041】
第2被覆層29、保護膜27を覆って第4層間絶縁膜26が形成されている。第4層間絶縁膜26上に画素電極35が形成されている。画素電極35は、第1被覆層28と同一の配線層に形成された導電部34cと、側壁部71,72と同一の配線層に形成された導電部34a,34bとを介して、接続配線18aと接続されている。なお、画素電極35上には、図示略の配向膜が形成されている。
【0042】
本実施形態において素子収容室7は、基板本体10A上に形成された不図示の定電位配線に接続されている。すなわち、動作中に素子収容室7は一定電位に保持され、内部で動作するスイッチング素子41から発生する電界を遮蔽し、漏れ電界が画素電極35や液晶に作用するのを防止する。
【0043】
なお、素子収容室7は、各々の画素40に設けられているので、例えば、同一の走査線36に属する画素40の素子収容室7同士を配線で接続し、表示部5の最外周に配置された画素40の素子収容室7を定電位配線に接続してもよい。あるいは、同一のデータ線38に属する画素40の素子収容室7同士を配線で接続し、表示部5の最外周において定電位配線に接続してもよい。
【0044】
上記構成のスイッチング素子41を備えた液晶装置100の動作について簡単に説明する。
液晶装置100の表示部5に画像を表示させるには、走査線駆動回路104から走査線36を介して画素40に選択信号を供給するとともに、データ線駆動回路101からデータ線38を介して画像信号を供給する。
【0045】
データ線38を通じて供給された画像信号は、ソース電極19及び可動電極22に入力され、可動電極22は画像信号に応じた電位となる。一方、走査線36を通じて供給された選択信号は、ゲート電極17に入力される。このとき、可動電極22とゲート電極17との間に電位差があると、かかる電位差に応じた静電気力がゲート電極17と可動電極22との間に作用する。これにより、可動電極22が弾性変形し、ゲート電極17側へ引き寄せられる。
【0046】
そして、可動電極22とゲート電極17との間の電位差が十分に大きく(例えば10V程度)、可動電極22の変形量が大きい場合には、可動電極22とドレイン電極18とが接触して導通し、画像信号がドレイン電極18を介して画素電極35に入力される。一方、可動電極22とゲート電極17との電位差が小さく、変形した可動電極22とドレイン電極18とが接触しない場合には、画素電極35には画像信号は入力されない。
【0047】
すなわち、本実施形態の液晶装置100では、画素40に入力する選択信号と画像信号との電位差によりスイッチング素子41の動作、非動作を制御することができ、表示部5に配列された任意の画素40に対して所望の画像信号を入力することができる。
そして、所定の画像に対応した画像信号を各々の画素40に入力することで、各々の画素40に属する画素電極35と共通電極23との電位差により液晶層50の配向状態を制御し、表示部5に所定の画像を表示させることができる。
【0048】
以上の構成を備えた本実施形態の液晶装置100によれば、スイッチング素子41にMEMS素子が採用されていることで、オフ状態のスイッチング素子41において、可動電極22と固定電極(ドレイン電極18)とが空間的に離れた状態となる。したがって、スイッチング素子41に光が入射したとしてもリークが生じることはない。したがってリークによって画素電極35の電位が変動することがなく、輝度ムラを生じたり、縦クロストークが生じることもない。
【0049】
また、光リークが生じないことから、スイッチング素子41の形成領域に遮光膜を設ける必要がなく、付加容量を設ける必要もないので、画素40の開口率を高め、明るい表示を得ることができる。
【0050】
また、本実施形態では可動電極22が縦方向に移動するので、ゲート電極18と可動電極22とを重ねて配置することができる。これにより、スイッチング素子41の平面寸法を小さくすることができ、開口率を大きくすることができる。
【0051】
(液晶装置の製造方法)
以下、上記構成の液晶装置の製造方法について説明する。
なお、液晶装置の基本的な製造工程は周知の方法と同様であるため、ここでは、本発明の特徴であるスイッチング素子41の製造工程について詳細に説明し、周知の製造方法を適用できる工程については適宜説明を省略する。
図5は、スイッチング素子基板10の製造方法のフローチャート図である。図6〜図8は、図5に示す各工程における概略断面図である。
【0052】
図5に示すように、スイッチング素子基板10の製造方法は、第1配線層形成工程S1と、第1層間絶縁膜形成工程S2と、第2配線層形成工程S3と、第2層間絶縁膜形成工程S4と、第3配線層形成工程S5と、第3層間絶縁膜形成工程S6と、第4配線層形成工程S7と、保護膜形成工程S8と、犠牲膜除去工程S9と、第5配線層形成工程S10と、第4層間絶縁膜形成工程S11と、画素電極形成工程S12と、を有する。
【0053】
まず、第1配線層形成工程S1では、図6(a)に示すようにガラス基板や石英基板等からなる基板本体10A上に、データ線38及び接続配線17a(図3),18aを含む導電パターン37を形成する。導電パターン37を形成する方法としては、アルミニウムやクロム、タンタル等の金属、あるいは不純物を導入した多結晶シリコン等の導電膜を、例えばスパッタ法を用いて基板本体10A上に所定の膜厚で成膜した後、かかる導電膜を公知のフォトリソグラフィー技術及びエッチング技術を用いてパターニングすることによって導電パターン37を得る。
【0054】
なお、導電パターン37を形成する前に、シリコン酸化膜等からなる下地膜を基板本体10A上に形成してもよい。また、導電パターン37を形成する前に、基板本体10A上に走査線駆動回路104やデータ線駆動回路101を形成してもよい。さらに、第1配線層形成工程S1は、上記駆動回路を作製する工程の一部であってもよい。すなわち、駆動回路を構成する半導体素子(インバーターやトランスミッションゲート)の電極や配線を形成する際に、同時に導電パターン37を形成してもよい。
【0055】
次に、第1層間絶縁膜形成工程S2では、データ線38を覆うように基板本体10Aの全面に所定の膜厚のシリコン窒化膜あるいはアルミナ膜からなる第1層間絶縁膜12を成膜する。第1層間絶縁膜12は、例えばスパッタ法やCVD法など、公知の成膜法を用いて形成することができる。
なお、第1層間絶縁膜12の形成材料は特に限定されないが、本実施形態では第1層間絶縁膜12は素子収容室7の底壁部12aを構成するので、犠牲膜となる第2層間絶縁膜24及び第3層間絶縁膜25との選択比を十分大きくとれる材料が選択される。
その後、図6(a)に示すように、フォトリソグラフィー工程及びエッチング工程により、素子形成領域に対応する第1層間絶縁膜12に開口部12A〜12Cを形成する。
【0056】
次に、第2配線層形成工程S3では、図6(b)に示すように、第1層間絶縁膜12上に、不純物をドープした多結晶シリコンや金属(アルミニウム、金、白金、イリジウムなど)からなる導電膜70aをスパッタ法やCVD法を用いて第1層間絶縁膜12上に成膜する。
その後、導電膜70aをフォトリソグラフィー工程及びエッチング工程により所定の平面形状にパターニングすることで、図6(c)に示すように、ソース電極19、ゲート電極17、ドレイン電極18及び側壁部71、及び導電部34aをパターン形成する。このとき、図3に示した走査線36も同時に形成される。
【0057】
図6(c)に示すように、第2配線層形成工程S3により形成されるソース電極19は、開口部12Aを介してデータ線38に接続されている。ドレイン電極18及び導電部34aは、それぞれ開口部12B、12Cを介して接続配線18aに接続されている。また、図6には現れてないが、走査線36と接続配線17a(図3)も、第1層間絶縁膜12を貫通して形成された開口部を介して接続されている。
【0058】
なお、第2配線層形成工程S3で上記の各電極を形成した後、図示のように、ゲート電極17の表面に高誘電率絶縁膜(窒素添加ハフニウムシリケート膜など)からなるキャップ層16を形成しておく。
【0059】
次に、図6(d)に示すように、第2層間絶縁膜形成工程S4では、上記各電極を含むようにして第1層間絶縁膜12上にシリコン酸化膜を成膜することによって第2層間絶縁膜24を形成する。その後、フォトリソグラフィー工程及びエッチング工程により、素子形成領域に対応する第2層間絶縁膜24に開口部24A〜24Cを形成する。開口部24Aは、第2層間絶縁膜24を貫通してソース電極19に達する凹部である。開口部24Bは、第2層間絶縁膜24を貫通して側壁部71に達する矩形枠状の溝部(凹部)であり、開口部24Cは、第2層間絶縁膜24を貫通して導電部34aに達する凹部である。
【0060】
次に、第3配線層形成工程S5では、図7(a)に示すように、第2層間絶縁膜24上に、不純物をドープした多結晶シリコンや金属(アルミニウム、金、白金、イリジウムなど)からなる導電膜70bをスパッタ法やCVD法を用いて第2層間絶縁膜24上に成膜する。
その後、導電膜70bをフォトリソグラフィー工程及びエッチング工程により所定の平面形状にパターニングすることで、図7(b)に示すように、可動電極22及び側壁部72、及び導電部34bをパターン形成する。
【0061】
図7(b)に示すように、第3配線層形成工程S5により形成される可動電極22は、開口部24Aを介してソース電極19に接続されている。側壁部72は、開口部24Bを介して側壁部71に接続されている。また、導電部34bは、開口部24Cを介して導電部34aと接続されている。
【0062】
次に、図7(c)に示すように、第3層間絶縁膜形成工程S6では、上記可動電極22等を含むようにして第2層間絶縁膜24上にシリコン酸化膜を成膜することによって第3層間絶縁膜25を形成する。その後、フォトリソグラフィー工程及びエッチング工程により、素子形成領域に対応する第3層間絶縁膜25に開口部25A,25Bを形成する。開口部25Aは、第3層間絶縁膜25を貫通して側壁部72に達する矩形枠状の溝部(凹部)であり、開口部25Bは、第3層間絶縁膜25を貫通して導電部34bに達する凹部である。
【0063】
次に、第4配線層形成工程S7では、まず、図7(d)に示すように、開口部25A,25Bの内部を埋め込むようにして、第3層間絶縁膜25上に、金属(アルミニウム、金、白金、イリジウムなど)や不純物をドープしたシリコンなどからなる導電膜70cを形成する。
その後、フォトリソグラフィー工程及びドライエッチング工程により導電膜70cをパターニングすることで、図8(a)に示すような複数の貫通孔28aを有する第1被覆層28と、導電部34cとを形成する。第1被覆層28は、開口部25Aを介して側壁部72の上面に接続されている。導電部34cは、開口部25Bを介して導電部34bの上面に接続されている。第1被覆層28の貫通孔28aは、第1被覆層28を貫通して第3層間絶縁膜25に達している。
以上の工程により、基板本体10A上に、素子収容室7と、素子収容室7内に収容されたスイッチング素子41とが形成される。
【0064】
次に、保護膜形成工程S8では、図8(a)に示すように、第1被覆層28の外側に露出している第3層間絶縁膜25の表面を覆うようにして保護膜27を形成する。すなわち、シリコン窒化膜やアルミニウム酸化膜からなる保護膜を第1被覆層28と導電部34cとを含む第3層間絶縁膜25上の領域に成膜した後、かかる保護膜をフォトリソグラフィー工程及びエッチング工程によりパターニングすることで、第1被覆層28及び導電部34cを露出させ、保護膜27とする。保護膜27は、第1被覆層28の複数の貫通孔28aを露出させるようにパターン形成される。
【0065】
次に、犠牲膜除去工程S9では、図8(b)に示すように、貫通孔28aを介して第1被覆層28の下層側にエッチャントを供給し、内部の第2層間絶縁膜24と第3層間絶縁膜25とからなる犠牲膜を選択的に除去する。エッチング方法としては、例えばHF系のガスを用いたドライエッチングが好適であるが、ウェットエッチングによって第2層間絶縁膜24及び第3層間絶縁膜25を除去することも可能である。
【0066】
この工程において、第1被覆層28の下層側の第2層間絶縁膜24と第3層間絶縁膜25は、シリコン窒化膜などからなる第1層間絶縁膜12と、金属や多結晶シリコンからなる側壁部71,72とによって他の部位の第2層間絶縁膜24及び第3層間絶縁膜25から隔離されている。この他の部位から隔離された第2層間絶縁膜24及び第3層間絶縁膜25が、本実施形態において選択的に除去される犠牲膜である。
【0067】
そして、第1被覆層28と導電部34c以外の平面領域は保護膜27で覆われているため、第3層間絶縁膜25は貫通孔28aの内部にのみ露出している。そのため、貫通孔28aから進入したエッチャントによって、素子収容室7の内部に閉じこめられている第2層間絶縁膜24及び第3層間絶縁膜25のみがエッチングされ、これにより形成された空間内にソース電極19、可動電極22、ゲート電極17、及びドレイン電極18等が露出される。この工程により、それまで第2層間絶縁膜24および第3層間絶縁膜25内に埋め込まれていた可動電極22が素子収容室7内に開放され、可動電極22が弾性変形可能な状態となる。
【0068】
次に、第5配線層形成工程S10では、図8(c)に示すように、第1被覆層28上に複数の貫通孔28aを閉塞するようにして、金属(アルミニウム、金、白金、イリジウムなど)や多結晶シリコン等からなる第2被覆層29をパターン形成する。
この工程において、真空雰囲気下において第2被覆層29を形成することにより、素子収容室7内を真空状態の閉空間とすることができる。
【0069】
次に、第4層間絶縁膜形成工程S11では、図8(d)に示すように、第2被覆層29及び保護膜27を覆うようにして、例えばシリコン酸化膜からなる第4層間絶縁膜26を形成する。
次に、画素電極形成工程S12では、フォトリソグラフィー工程及びエッチング工程により第4層間絶縁膜26を貫通して導電部34aの上面に達する開口部26Aを形成する。その後、基板本体10Aの全面に、例えばITO(Indium Tin Oxide)等からなる透明導電膜を成膜した後、かかる透明導電膜をフォトリソグラフィー工程及びエッチング工程によりパターニングすることで、画素電極35を形成する。そして、画素電極35を覆うようにして基板本体10Aの最表層に配向膜(図示略)を形成する。
以上の工程により、本実施形態のスイッチング素子基板10を製造することができる。
【0070】
以上により作製したスイッチング素子基板10と、別途用意した対向基板20とをシール材52を介して貼り合わせた後、スイッチング素子基板10と対向基板20とシール材52とにより囲まれた空間に液晶を封入することで、本実施形態の液晶装置100を製造することができる。
【0071】
上述した製造方法によれば、第1被覆層28に形成した貫通孔28aを介して、犠牲膜である素子収容室7内の第2層間絶縁膜24及び第3層間絶縁膜25を除去することで、スイッチング素子41の可動領域となる空間を容易に形成することができる。
また、第2層間絶縁膜24及び第3層間絶縁膜25を除去するに際して、シリコン窒化膜からなる第1層間絶縁膜12や保護膜27をエッチングストッパーとして利用するので、犠牲膜除去工程において基板本体10Aや第3層間絶縁膜25を保護することができる。
【0072】
また、犠牲膜除去に用いた貫通孔28aを、第1被覆層28の上層に形成した第2被覆層29で塞ぐので、素子収容室7を閉空間とすることができる。これにより、素子収容室7に液晶やゴミが侵入して信頼性を低下させるのを回避することができる。
【0073】
(液晶装置の駆動方法)
次に、本実施形態の液晶装置の駆動方法について、図9及び図10を参照しつつ説明する。
図9は、本実施形態の液晶装置の駆動方法における1画素内の各電極の電位状態を示す図である。また図10は、従来と同様の駆動方法により液晶装置を駆動する場合の各電極の電位状態を、比較のために示す図である。
より詳しくは、図10に示す電位波形は、画素スイッチング素子としてTFT(薄膜トランジスタ)を用いた液晶装置に用いられている駆動波形を、MEMSスイッチを用いた本実施形態の液晶装置に適用した波形であり、各電極に入力される電位の値をMEMSスイッチの閾値電圧Vthに合わせて調整したものである。
【0074】
図9及び図10において、波形Gateは、走査線36を介してゲート電極17に入力される電位波形である。波形Dataはデータ線38を介してソース電極19に入力される電位波形である。また、波形Pixは画素電極35(ドレイン電極18)の電位波形である。波形Comは共通電極23(図1(b)参照)の電位波形である。
【0075】
また、図9及び図10に示す第1期間ST1、ST11は、画素電極35にハイレベル電位を書き込む場合に各電極に入力される電位波形を示し、第2期間ST2、ST12は、画素電極35にローレベル電位を書き込む場合に各電極に入力される電位波形を示す。
【0076】
まず、図9に示す本実施形態の駆動方法における第1期間ST1について説明する。
第1期間ST1の開始直後に、ソース電極19の電位Dataがハイレベル電位(5V)とされ、共通電極23の電位Comがローレベル電位(0V)とされる。また、ゲート電極17の電位Gateは、ローレベル電位(2.5V)を保持している。このとき、ゲート電極17とソース電極19との電位差は2.5Vであり、スイッチング素子41の閾値電圧(8V±1V)より小さいから、スイッチング素子41がオン状態となることはなく、画素電極35の電位Pixはローレベル電位(−1V)に保持される。
【0077】
その後、所定時間が経過すると、ゲート電極17の電位Gateがハイレベル電位(15.5V)に引き上げられる。そうすると、ゲート電極17の電位Gateとソース電極19の電位Dataとの間の電位差(10.5V)により発生する静電気力により可動電極22がゲート電極17に引き寄せられる。上記電位差は、スイッチング素子41の閾値電圧(8V±1V)よりも大きいため、ゲート電極17に引き寄せられた可動電極22は、ドレイン電極18と接触して導通する。これにより、ソース電極19の電位がドレイン電極18を介して画素電極35に入力され、画素電極35の電位Pixがソース電極19の電位Dataと同電位(5V)に引き上げられる。そして、画素電極35の電位Pix(ハイレベル)と共通電極23の電位Com(ローレベル)との電位差により液晶層50が制御され、画素40が所定の階調で表示される。
【0078】
その後は、ゲート電極17の電位Gateがローレベル電位(2.5V)に引き下げられる。このとき、ソース電極19とゲート電極17との電位差は2.5Vとなり、閾値電圧より小さくなる。これにより、スイッチング素子41がオフ状態となってドレイン電極18と可動電極22とが電気的に切断される。可動電極22から電気的に切断された画素電極35の電位Pixは、液晶容量と配線容量との比率に応じた電位となるため、ソース電極19の電位Dataよりもやや低い電位となるが、ドレイン電極18と可動電極22とが空間的に離れた状態であるため電流リークが生じることはなく、電位(≒4V)を保持し続ける。したがって、第2期間ST2における書き換えまで、画素40の階調は良好に保持される。
【0079】
次に、第2期間ST2が開始されると、ソース電極19の電位Dataがローレベル電位(0V)とされ、共通電極23の電位Comがハイレベル電位(5V)とされる。また、ゲート電極17の電位Gateは、ローレベル電位(2.5V)を保持している。このとき、ゲート電極17とソース電極19との電位差は2.5Vであり、スイッチング素子41の閾値電圧(8V±1V)より小さいから、スイッチング素子41がオン状態となることはなく、画素電極35の電位Pixは、第1期間ST1において入力されたハイレベル電位(≒4V)に保持される。
【0080】
その後、所定時間が経過すると、ゲート電極17の電位Gateがハイレベル電位(15.5V)に引き上げられる。そうすると、ゲート電極17の電位Gateとソース電極19の電位Dataとの間の電位差(15.5V)により発生する静電気力により可動電極22がゲート電極17に引き寄せられる。上記電位差は、スイッチング素子41の閾値電圧(8V±1V)よりも大きいため、ゲート電極17に引き寄せられた可動電極22は、ドレイン電極18と接触して導通する。これにより、ソース電極19のローレベル電位がドレイン電極18を介して画素電極35に入力され、画素電極35の電位Pixがソース電極19の電位Dataと同電位(0V)に引き下げられる。そして、画素電極35の電位Pix(ローレベル)と共通電極23の電位Com(ハイレベル)との電位差により液晶層50が制御され、画素40が所定の階調で表示される。
【0081】
その後は、ゲート電極17の電位Gateがローレベル電位(2.5V)に引き下げられる。このとき、ソース電極19とゲート電極17との電位差は2.5Vとなり、閾値電圧より小さくなる。これにより、スイッチング素子41がオフ状態となってドレイン電極18と可動電極22とが電気的に切断される。可動電極22から電気的に切断された画素電極35の電位Pixは、液晶容量と配線容量との比率に応じた電位となるため、ソース電極19の電位Data(0V)よりもやや低い電位(≒−1V)となるが、ドレイン電極18と可動電極22とが空間的に離れた状態であるため電流リークが生じることはなく、電位を保持し続ける。したがって、次の期間における書き換えまで、画素40の階調は良好に保持される。
【0082】
以上に説明した本実施形態の駆動方法では、固定電極であるゲート電極17に入力する電位のローレベル電位を、可動電極22(ソース電極19)に入力するハイレベル電位(5V)とローレベル電位(0V)の中間値である2.5Vとしている。これにより、可動電極22の電位レベルによらず、ゲート電極17をハイレベル電位としたときに可動電極22との電位差を確保しやすくなる。また、可動電極22の電位レベルによらず、ゲート電極17をローレベル電位としたときに可動電極22との電位差を小さくすることができる。
【0083】
上記作用効果について、図10を参照しつつ以下に詳細に説明する。
図10に示す駆動方法では、ゲート電極17の電位Gateのローレベル電位は0V、ハイレベル電位は15.5Vである。ソース電極19(可動電極22)のローレベル電位は2V、ハイレベル電位は12Vである。共通電極23は、7Vの一定電位である。
【0084】
図10に示す第1期間ST1、第2期間ST2には、それぞれ図9に示す第1期間ST1、第2期間ST2と同様の動作をさせる場合の電位波形が示されているが、図10に示す駆動方法では、画素電極35への電位入力動作に不具合を生じる。
【0085】
すなわち、図10に示す第1期間ST11では、ゲート電極17のハイレベル電位(15.5V)とソース電極19のハイレベル電位(12V)との差が3.5Vしかないため、スイッチング素子41はオン状態にならない。その一方で、ゲート電極17のローレベル電位(0V)とソース電極19のハイレベル電位(12V)との差が12Vもあるため、スイッチング素子41がオン状態となって画素電極35にソース電極19のハイレベル電位(12V)が入力される。
【0086】
一方、第2期間ST12においては、ソース電極19がローレベル電位(2V)とされるため、ゲート電極17のハイレベル電位(15.5V)との差が13.5V、ゲート電極17のローレベル電位(0V)との差が2Vである。そうすると、第2期間ST12では、ゲート電極17がハイレベル電位であるときにのみ画素電極35に電位が入力されることとなる。
【0087】
したがって、図10に示す各部の電位では、画素電極35の電位Pixは図10のような波形とはならない。そして、このような不具合を解消し、画素電極35の電位Pixを図10に示す波形とするには、ゲート電極17のハイレベル電位をさらに10V程度高めるとともに、スイッチング素子41の閾値電圧も13V以上としなければならない。そうすると、液晶装置の電源電圧として25V以上の高電圧が必要になる。
【0088】
これに対して、図9に示した駆動方法では、0V〜15.5Vの電圧範囲で不具合無くスイッチング素子41を動作させることが可能である。特に、ゲート電極17のローレベル電位(2.5V)とソース電極19の電位(0V〜5V)との差を小さくすることができるため、スイッチング素子41の閾値電圧をさらに低くすることも可能である。
【0089】
[プロジェクター]
上記実施形態の液晶装置100をライトバルブ(光変調手段)として用いたプロジェクター(電子機器)について説明する。
図11は、プロジェクターの一構成例を示す平面配置図である。図11に示すように、プロジェクター1100の内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106、及び2枚のダイクロイックミラー1108によって赤(R)、緑(G)、青(B)の3つの色光に分離され、各色光に対応するライトバルブとしての液晶パネル1110R、1110B、1110Gに入射される。
【0090】
液晶パネル1110R、1110B、1110Gの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるR、G、Bの原色信号でそれぞれ駆動される。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、R光及びB光が90度に屈折する一方、G光が直進する。このようにして、各色の画像が合成された後、投射レンズ1114(投射手段)を介してスクリーン等にカラー画像が投射される。
本実施形態によれば、高い画素開口率を有する上記実施形態の液晶装置をライトバルブとして備えたことにより、明るい表示が可能なプロジェクターを実現することができる。
【0091】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、スイッチング素子基板を構成する各部の形状、寸法、構成材料等については適宜変更が可能である。また、本発明のスイッチング素子基板は、液晶装置に限らず、有機EL装置等の他の電気光学装置にも適用が可能である。
【0092】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、透過型液晶装置の場合は、被覆層を透明材料で形成することにより開口率が向上する。また、スイッチング素子基板を構成する各部の形状、寸法、構成材料等については適宜変更が可能である。また、本発明のスイッチング素子基板は、液晶装置に限らず、有機EL装置等の他の電気光学装置にも適用が可能である。
【符号の説明】
【0093】
100…液晶装置(電気光学装置)、7…素子収容室、10…スイッチング素子基板、12…第1層間絶縁膜、17…ゲート電極(固定電極)、18…ドレイン電極(端子電極)、20…対向基板、24…第2層間絶縁膜、25…第3層間絶縁膜、26…第4層間絶縁膜、28…第1被覆層(天井部)、28a…貫通孔、29…第2被覆層、35…画素電極、41…スイッチング素子、50…液晶層、71…側壁部(第1の側壁部)、72…側壁部(第2の側壁部)、S1…第1配線層形成工程、S3…第2配線層形成工程、S5…第3配線層形成工程、S9…犠牲膜除去工程
【特許請求の範囲】
【請求項1】
一対の基板間に電気光学物質を挟持してなり、一方の前記基板の前記電気光学物質側に、画素電極と、前記画素電極と接続されたスイッチング素子とを有する電気光学装置であって、
前記スイッチング素子が、固定電極と可動電極との間に静電気力を作用させて前記可動電極を前記基板の厚さ方向に揺動させ、前記可動電極と前記画素電極との接続状態をスイッチングする素子であることを特徴とする電気光学装置。
【請求項2】
前記スイッチング素子が、前記基板上に形成された素子収容室の内部に配置されていることを特徴とする請求項1に記載の電気光学装置。
【請求項3】
前記収容室が、前記基板上に形成された定電位配線に接続されていることを特徴とする請求項2に記載の電気光学装置。
【請求項4】
前記基板上に、層間絶縁膜を介して積層された複数の配線層が形成されており、
前記素子収容室が、複数の前記配線層の配線材料を積層してなる構造を有することを特徴とする請求項2又は3に記載の電気光学装置。
【請求項5】
前記素子収容室の側壁部が、前記スイッチング素子の前記固定電極と同一の前記配線層に形成された第1の側壁部と、前記可動電極と同一の前記配線層に形成された第2の側壁部とを有することを特徴とする請求項4に記載の電気光学装置。
【請求項6】
前記素子収容室の天井部が、前記側壁部を構成する前記配線層よりも上層の前記配線層の配線材料からなり、前記天井部と前記側壁部とが接続されていることを特徴とする請求項5に記載の電気光学装置。
【請求項7】
前記天井部を厚さ方向に貫通する貫通孔を有することを特徴とする請求項6に記載の電気光学装置。
【請求項8】
前記天井部上に、さらに上層の前記配線層の配線材料からなる被覆層が形成されていることを特徴とする請求項6又は7に記載の電気光学装置。
【請求項9】
層間絶縁膜を介して積層された複数の配線層を有する基板と、
複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び端子電極と、
前記固定電極が形成された前記配線層よりも上層の前記配線層に形成された可動電極と、
複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、
を有することを特徴とするスイッチ。
【請求項10】
層間絶縁膜を介して積層された複数の配線層を有する基板と、複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び端子電極と、前記固定電極が形成された前記配線層よりも上層の前記配線層上に形成された可動電極と、複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、を有するスイッチの製造方法であって、
前記基板上に第1の薄膜を形成する工程と、
前記第1の薄膜をパターニングすることで、前記固定電極及び前記端子電極と、前記素子収容室の第1の側壁部と、を形成する工程と、
前記第1の側壁部の内側に第1の犠牲膜を形成する工程と、
前記第1の薄膜及び前記第1の犠牲膜上に第2の薄膜を形成する工程と、
前記第2の薄膜をパターニングすることで、前記可動電極と、前記第1の側壁部上に積層された第2の側壁部とを形成する工程と、
前記第2の側壁部の内部に第2の犠牲膜を形成する工程と、
前記第2の薄膜及び前記第2の犠牲膜上に第3の薄膜を形成する工程と、
前記第3の薄膜をパターニングすることで、前記素子収容室の天井部と、前記天井部を貫通して前記犠牲膜に達する貫通孔とを形成する工程と、
前記貫通孔を介してエッチャントを供給することで前記第1及び第2の犠牲膜を除去する工程と、
を有することを特徴とするスイッチの製造方法。
【請求項11】
請求項1から8のいずれか1項に記載の電気光学装置の駆動方法であって、
前記固定電極に入力する電位のローレベルを、前記可動電極に入力するハイレベル電位とローレベル電位の中間値にほぼ等しくすることを特徴とする電気光学装置の駆動方法。
【請求項12】
請求項1から8のいずれか1項に記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項1】
一対の基板間に電気光学物質を挟持してなり、一方の前記基板の前記電気光学物質側に、画素電極と、前記画素電極と接続されたスイッチング素子とを有する電気光学装置であって、
前記スイッチング素子が、固定電極と可動電極との間に静電気力を作用させて前記可動電極を前記基板の厚さ方向に揺動させ、前記可動電極と前記画素電極との接続状態をスイッチングする素子であることを特徴とする電気光学装置。
【請求項2】
前記スイッチング素子が、前記基板上に形成された素子収容室の内部に配置されていることを特徴とする請求項1に記載の電気光学装置。
【請求項3】
前記収容室が、前記基板上に形成された定電位配線に接続されていることを特徴とする請求項2に記載の電気光学装置。
【請求項4】
前記基板上に、層間絶縁膜を介して積層された複数の配線層が形成されており、
前記素子収容室が、複数の前記配線層の配線材料を積層してなる構造を有することを特徴とする請求項2又は3に記載の電気光学装置。
【請求項5】
前記素子収容室の側壁部が、前記スイッチング素子の前記固定電極と同一の前記配線層に形成された第1の側壁部と、前記可動電極と同一の前記配線層に形成された第2の側壁部とを有することを特徴とする請求項4に記載の電気光学装置。
【請求項6】
前記素子収容室の天井部が、前記側壁部を構成する前記配線層よりも上層の前記配線層の配線材料からなり、前記天井部と前記側壁部とが接続されていることを特徴とする請求項5に記載の電気光学装置。
【請求項7】
前記天井部を厚さ方向に貫通する貫通孔を有することを特徴とする請求項6に記載の電気光学装置。
【請求項8】
前記天井部上に、さらに上層の前記配線層の配線材料からなる被覆層が形成されていることを特徴とする請求項6又は7に記載の電気光学装置。
【請求項9】
層間絶縁膜を介して積層された複数の配線層を有する基板と、
複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び端子電極と、
前記固定電極が形成された前記配線層よりも上層の前記配線層に形成された可動電極と、
複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、
を有することを特徴とするスイッチ。
【請求項10】
層間絶縁膜を介して積層された複数の配線層を有する基板と、複数の前記配線層のうち少なくとも一つの前記配線層に形成された固定電極及び端子電極と、前記固定電極が形成された前記配線層よりも上層の前記配線層上に形成された可動電極と、複数の前記配線層の配線材料を積層してなる構造を有し、前記固定電極及び前記可動電極並びに前記端子電極を内部に収容する素子収容室と、を有するスイッチの製造方法であって、
前記基板上に第1の薄膜を形成する工程と、
前記第1の薄膜をパターニングすることで、前記固定電極及び前記端子電極と、前記素子収容室の第1の側壁部と、を形成する工程と、
前記第1の側壁部の内側に第1の犠牲膜を形成する工程と、
前記第1の薄膜及び前記第1の犠牲膜上に第2の薄膜を形成する工程と、
前記第2の薄膜をパターニングすることで、前記可動電極と、前記第1の側壁部上に積層された第2の側壁部とを形成する工程と、
前記第2の側壁部の内部に第2の犠牲膜を形成する工程と、
前記第2の薄膜及び前記第2の犠牲膜上に第3の薄膜を形成する工程と、
前記第3の薄膜をパターニングすることで、前記素子収容室の天井部と、前記天井部を貫通して前記犠牲膜に達する貫通孔とを形成する工程と、
前記貫通孔を介してエッチャントを供給することで前記第1及び第2の犠牲膜を除去する工程と、
を有することを特徴とするスイッチの製造方法。
【請求項11】
請求項1から8のいずれか1項に記載の電気光学装置の駆動方法であって、
前記固定電極に入力する電位のローレベルを、前記可動電極に入力するハイレベル電位とローレベル電位の中間値にほぼ等しくすることを特徴とする電気光学装置の駆動方法。
【請求項12】
請求項1から8のいずれか1項に記載の電気光学装置を備えたことを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−224397(P2010−224397A)
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願番号】特願2009−73817(P2009−73817)
【出願日】平成21年3月25日(2009.3.25)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願日】平成21年3月25日(2009.3.25)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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