電界緩和プレートを有する高電子移動度トランジスタ半導体デバイスおよびその製造方法
【課題】 高電界による劣化メカニズムを最小化でき、信頼性のあるマイクロ波およびミリ波周波数動作に適したＨＥＭＴデバイスを製造することのできる半導体デバイス製造プロセスを提供する。
【解決手段】 半導体デバイスは、チャネル層及びショットキーコンタクトを形成するため、バリア層上においてドレイン領域とソース領域との間に配設されるＴゲートを含む。第１の不活性電界緩和プレートは、Ｔゲートの一部の上に配設され、第２の活性フィールドプレートは、バリア層上においてＴゲートの近傍に配設される。
【解決手段】 半導体デバイスは、チャネル層及びショットキーコンタクトを形成するため、バリア層上においてドレイン領域とソース領域との間に配設されるＴゲートを含む。第１の不活性電界緩和プレートは、Ｔゲートの一部の上に配設され、第２の活性フィールドプレートは、バリア層上においてＴゲートの近傍に配設される。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、一般に、半導体デバイスおよびその製造方法に係り、更に詳しくは、マイクロ波およびミリ波周波数で作動する半導体デバイスに関する。
【背景技術】
【０００２】
ＩＩＩ族窒化物などのバンドギャップの大きい半導体は、多くの優れた特性を示すため、多くの電子的用途において極めて魅力的なものとなっている。特に、絶縁破壊電界強度が高く、電流容量が高く、電子飽和速度が高いことから、窒化物系高電子移動度トランジスタ（ＨＥＭＴ）は、マイクロ波およびミリ波周波数での超高電圧および高出力が可能である。なお、連邦政府による資金提供を受けた研究開発の記載として、アメリカ合衆国政府は、本発明の全額支払済みの使用権を有し、また、限られた状況において、本特許所有者は、海軍省海軍研究局により付与される政府契約番号第Ｎ０００１４−０５−Ｃ−０１２１の条件によって規定される所定の条件に基づいて第三者に使用許諾することを要求する権利を有している。
【特許文献１】米国特許第７０８９４９０号明細書
【特許文献２】米国特許第７１６１１９４号明細書
【特許文献３】米国特許公開第２００７／０１３８５０６号公報
【特許文献４】米国特許公開第２００３／０２２７０２７号公報
【特許文献５】米国特許公開第２００３／０２１８１８３号公報
【特許文献６】米国特許公開第２００２／０１３７２３６号公報
【特許文献７】米国特許第６８５２６１５号明細書
【特許文献８】米国特許公開第２００６／０２８９９０１号公報
【特許文献９】米国特許公開第２００６／０２２６４４２号公報
【特許文献１０】米国特許公開第２００６／０２５５３６６号公報
【特許文献１１】米国特許公開第２００７／０１６４３２２号公報
【特許文献１２】米国特許公開第２００７／０１６４３２１号公報
【特許文献１３】米国特許公開第２００６／０２５５３６４号公報
【特許文献１４】米国特許公開第２００６／０２１４１８７号公報
【特許文献１５】米国特許公開第２００５／０２６３８４４号公報
【特許文献１６】米国特許公開第２００５／００６７６９３号公報
【特許文献１７】米国特許公開第２００５／００５１８００号公報
【特許文献１８】米国特許第７１０２１７９号明細書
【特許文献１９】米国特許第７０４５４０４号明細書
【特許文献２０】米国特許第７０３０４２８号明細書
【特許文献２１】米国特許第６９８２２０４号明細書
【特許文献２２】米国特許第６７７７２７８号明細書
【特許文献２３】米国特許公開第２００５／００５１７９６号公報
【特許文献２４】米国特許公開第２００６／００４３４１６号公報
【特許文献２５】米国特許公開第２００７／００１８２１０号公報
【非特許文献１】「フィールドプレートを備えたＧａＮ／ＡｌＧａＮ ＨＥＭＴ デバイスの先端モデリング」 ブランニックら、フィジカステイタスソリディ」(PhysicaStatus Solidi)、２００７年、第４巻、第６５１−６５４頁
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この技術の幅広い採用を促進するため、ＩＩＩ族窒化物ＨＥＭＴは、出力低下前の最低動作時間持続時間などの一定の評価数値を満たしている必要がある。デバイスの寿命を制限するある側面は、これらの構造における高電界の存在であり、ストレス時間の経過とともに電荷トラップの増大や過剰なゲートリークなどを引き起こす原因となっている。これら電界によりもたらされるメカニズムが、デバイスの安定性を得るうえで著しい障害になることがある。
【０００４】
高電界による劣化メカニズムを最も小さく抑えると共に、信頼性のあるマイクロ波およびミリ波周波数動作に適したＨＥＭＴデバイスの製造を実現可能な半導体デバイス製造プロセスが望まれている。このような半導体製造プロセスが現在の半導体デバイス製造プロセスの生産効率及び複雑さのレベルを満たしていれば一層望ましい。このような半導体製造プロセスが製造環境において再現性やロバスト性を有していれば更に望ましい。
【課題を解決するための手段】
【０００５】
したがって、様々な実施形態による半導体デバイスは、ミリ波周波数におけるデバイスの性能に実質的な影響を与えることなく、前述の電界を最小化するとともにデバイスの信頼性を向上させるフィールドプレートを含む。
【０００６】
ソース領域、ドレイン領域、Ｔゲート、及び様々な実施形態による電界緩和機能を含む半導体基板上に半導体デバイスを形成する方法は、Ｔゲート上、ならびにＹゲートとソース領域との間およびＴゲートとドレイン領域との間の表面領域上に誘電体層を形成するステップと、誘電体層上にレジスト層を形成するステップと、レジスト層に窓を形成するステップと、指向性堆積技術により窓内およびレジスト層上に金属膜を堆積するステップと、レジストをリフトオフして、Ｔゲートの一部の上に配設する第１フィールドプレート（電気不活性または浮遊フィールドプレート）を形成すると共に、半導体基板上においてＴゲートの近傍に配設する第２フィールドプレート（活性フィールドプレート）を形成するステップとを含む。
【０００７】
新規な方法によれば、フィールドプレートの形状を最適化することができる。具体的には、ゲートに対するフィールドプレートの配置を正確にしながら（約０．１ミクロン以内）、活性フィールドプレートの寸法を極めて小さく（０．２ミクロン未満）することができる。さらに、新規な方法によれば、フィールドプレートをソース電極またはゲート電極に接続するという柔軟性も提供される。
【発明を実施するための最良の形態】
【０００８】
各図の全体を通じて同一の又は機能的に類似した要素に同じ部材番号を付し、以下の詳細な説明と共に本明細書に組み込まれ、かつその明細書の一部をなす添付の図面は、様々な実施形態を詳細に示すとともに、本発明による様々な原理および利点のすべてを説明するのに役立つ。
【０００９】
半導体デバイスおよびその製造方法について様々な実施形態を、図面を参照して説明する。図面において、同じ部材番号は同じ構成要素を表している。また、複数の同じ構成要素のうち例示的なものの１つを識別するために、１つの部材番号を使用することがある。
【００１０】
図１Ａ〜図１Ｊを参照しながら、高電子移動度トランジスタ（ＨＥＭＴ）の表面上の電界を抑制するための電界緩和プレート（フィールドプレート）を有する半導体デバイスを形成する方法を説明する。
【００１１】
図１Ａを参照すると、ここでは、マイクロ波およびミリ波周波数で作動するＨＥＭＴまたはヘテロ構造電界効果トランジスタ（ＨＦＥＴ）は、いずれも纏めてＨＥＭＴと称することにするが、これらは、従来の技術によって作製される。ＨＥＭＴは、例えば、炭化珪素（ＳｉＣ）基板などの半絶縁性基板と、チャネル層と、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡＩＮ）、窒化インジウム（ＩｎＮ）、またはその合金などの様々なＩＩＩ−Ｎ族半導体材料からなる電子供給層またはバリア層とを含む。複合バリア層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、またはその他絶縁材料を含む薄い誘電体層を含むことができる。半絶縁性基板、チャネル層、および電子供給層はいずれも、簡潔にするために１つの半導体基板１００により表されている。当業者であれば、電子供給層から電子がチャネル層に移動して、ソース領域１０４とドレイン領域１０２との間に電流を通す二次元電子ガス（２ＤＥＧ）チャネルを形成することは明らかである。図示しないが、ソース領域１０４およびドレイン領域１０２は、例えば、チタン、アルミニウム、ニッケルおよび金の合金層などの低抵抗オーミックコンタクトを含む。
【００１２】
図１Ｂを参照すると、半導体基板１００には、電子ビーム（ｅビーム）リソグラフィ（ＥＢＬ）レジスト層１０６が形成されている。ＥＢＬレジスト層１０６は、例えば、ポリメチルメタクリレート（ＰＭＭＡ）膜とＰＭＭＡ膜上に形成される共重合体膜とからなる２層のレジスト膜にすることもできる。一方で、ＥＢＬレジスト層１０６は、ＰＭＭＡおよび共重合体に限られず、例えば、ポリジメチルグルタルイミド（ＰＭＧＩ）、ＺＥＰ５２０、ＺＥＰ７０００等などの他の電子ビーム感応性レジストであってもよい。
【００１３】
レジスト層１０６は、例えば、高速で回転させながら、半導体基板１００上にＰＭＭＡ膜と共重合体膜とを連続して堆積させることにより、同半導体基板１００上に形成することができる。しかしながら、結果として半導体基板１００がレジスト層１０６により均一に被覆されるのであれば、どのようなレジスト形成プロセスを使用してもよい。その後、当業者にとって、レジスト層１０６をソフトベークして、溶剤の痕を除去できることは明らかである。
【００１４】
図１Ｃを参照すると、レジスト層１０６にＥＢＬを施すことにより、レジスト層１０６には、下部の幅が相対的に狭く、かつ上部の幅が相対的に広い縦断面を有する窓１０８が形成される。例えば、ｅビームをレジスト層１０６に対し直接的に照射して直接的に書込むことにより、窓１０８が形成される。それに代えて、自己支持マスクを、平行電子ビームを発射するフラッド電子銃源と共に使用することもできる。さらにマスクは、レジスト層１０６上にて直接的に描画されて、窓１０８が形成される。それに代えて、パターン形成のためのプロセスには、フォトレジストの二層を利用した様々な光学リソグラフィを用いることもできる。
【００１５】
図１Ｄを参照すると、例えば、ニッケルおよび金またはその組合せなどの金属を蒸発温度に加熱してから蒸着させて金属膜１１０を形成する蒸着プロセスによって、レジスト層１０６および窓１０８に金属膜１１０を堆積する。
【００１６】
金属膜の堆積の前に、例えば、反応性イオンエッチング（ＲＩＥ）または誘導結合型プラズマ（ＩＣＰ）エッチングなどのウェットまたはドライエッチング技術を用いて、バリア層にウェットまたはドライリセスエッチングを行うことができる。
【００１７】
図１Ｅを参照すると、半導体基板１００からレジスト層１０６をリフトオフすることによって、蓄積した電子の面電荷密度を変調するためのショットキー障壁ゲートの機能を果たす金属Ｔゲート１１１を形成する。レジスト層１０６は、例えば、アセトンまたはメチルエチルケトンなどの剥離液または化学溶剤を塗布して、あるいは酸素プラズマシステムでレジスト層１０６を酸化させることによって、リフトオフできる。金属膜１１０の蒸着とレジスト層１０６のリフトオフとにより、金属Ｔゲート１１１は、上部に翼部と称される広い部分を下部にゲート棒と称される薄い部分をそれぞれ含むキノコ形状を有するようになる。金属Ｔゲート１１１は、サブ０．１ミクロン程度のゲート棒をもつことができる。
【００１８】
図１Ｆを参照すると、ドレイン領域１０２、ソース領域１０４、金属Ｔゲート１１１、ソース領域１０４及び金属Ｔゲート１１１間の基板１００の表面部分、並びに、ドレイン領域１０２及び金属Ｔゲート１１１間の基板１００の表面部分に誘電体材料を堆積することにより、誘電体層１１２が形成される。誘電体材料としては、例えば、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ２）、または高い耐電性を示す絶縁体として適したあらゆる他の材料が挙げられる。誘電体材料は、例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）又はスパッタ成膜法によって堆積することができる。
【００１９】
図１Ｇを参照すると、誘電体層１１２上に、レジスト層１０６と同様に、第２レジスト層１１４を形成する。図１Ｈを参照すると、第２レジスト層１１４上において、ＥＢＬまたはステッパリソグラフィなどのフィールドプレートリソグラフィプロセスを行うことにより、レジスト層１１４に窓１１６が形成される。窓１１６は、ドレイン領域１０２と金属Ｔゲート１１１との間の領域を開口させるようにパターン形成される。
【００２０】
図１Ｉを参照すると、レジスト層１１４および窓１１６に金属膜１１８を堆積することにより、第１および第２の電界緩和プレートを形成する。金属膜１１８は、例えば、ｅビーム蒸着などの指向性堆積技術によって形成することが好ましい。この場合、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、またはその組合せなどの多様な金属を使用してもよい。
【００２１】
図１Ｊを参照すると、半導体基板１００からレジスト層１１４をリフトオフすることによって、第１および第２の電界緩和プレート１２０，１２２を形成する。第１および第２の電界緩和プレート１２０，１２２は、Ｔゲート１１１の翼部を主遮断点としてかつ指向性堆積技術を用いて、互いに連続しないように形成される。一般に大きい方の第１電界緩和プレート１２０は、電気的に不活性である。すなわち、これはどの電極にも接続しておらず、デバイスの性能に影響しないようにＴゲート１１１の頂部に浮遊しているだけである。これに対して、一般には小さい方の第２電界緩和プレート１２２は、適切な給電設計によりソース領域１０４またはＴゲート１１１に接続することにより、デバイスの性能への影響を最も小さく抑えつつ、所望の電界の抑制を提供する。活性フィールドプレートを極めて小さくした結果、Ｔゲート１１１とソース領域１０４およびドレイン領域１０２との間の寄生容量（Ｃｇｄ、Ｃｇｓ）は実質的に減少し、それによって、高周波数デバイスの利得に対する電界緩和プレートの影響を最も小さく抑える。第２電界緩和プレート１２２とＴゲート１１１との距離は、Ｔゲートの翼のサイズによって決まり、つまりは、レイアウト寸法とＥＢＬによるＴゲートの露光線量とによって制御されることになる。
【００２２】
電界緩和プレートの厚さは、Ｔゲートの棒高さより低い値に制限することにより、フィールドプレートによる遮断箇所をその長さにそって完全に一致させる。フィールドプレートの側方寸法は、デバイスのレイアウトとフィールドプレートの露光線量とにより制御される。また、フィールドプレートのリソグラフィ中にレジスト層１１４において形成される窓１１６の長さは、さらに側長が約０．１５ミクロン以下の第２電界緩和プレート１１２を作製できる限りは、０．５ミクロンよりも大きくすることができる。開口を大きくすることにより、フィールドプレートのリソグラフィに対して、ｅビームリソグラフィまたはステッパリソグラフィのいずれかを使用できる。
【００２３】
こうして、図１Ａ〜図１Ｊに示す新規な半導体製造方法は、表面の電界を抑制する電界緩和プレート１２２を形成でき、それによってデバイスの信頼性が向上する。さらに、電界緩和プレート１２２の長さを約０．１５ミクロン程度に小さくできるため、ミリ波周波数におけるデバイスの性能にほとんど影響を与えることはない。図３に示すように、上記のプロセスにより製造した半導体デバイスの走査電子顕微鏡写真（ＳＥＭ）の画像から、半導体基板の金属Ｔゲート２３５の近傍に電界緩和プレート２５０が存在していることが確認される。
【００２４】
図２を参照しながら、第１実施形態に係る半導体デバイス２００を説明する。半導体デバイス２００は、好ましくは、炭化珪素（ＳｉＣ）基板である半絶縁性基板２０５と、好ましくは窒化アルミニウム（ＡｌＮ）からなり、半絶縁性基板２０５上に配設される核生成層２１０と、核生成層２１０上に配設されるチャネルまたはバッファ層２１５と、チャネル層２１５上に配設されるバリア層２２０とを含む。バリア層２２０は、チャネルまたはバッファ層２１５との間の界面に２ＤＥＧチャネルを含む。
【００２５】
半導体デバイス２００は、さらに、バリア層２２０上に配設されるドレイン領域２２５およびソース領域２３０を含み、バリア層２２０を介して２ＤＥＧチャネルとの低抵抗接続を形成する。バリア層２２０上においてドレイン領域２２５とソース領域２３０との間に金属Ｔゲート２３５を配設することにより、ショットキーコンタクトを形成する。好ましくは、ＳｉＮからなる誘電体層２４０は、ソース領域２３０とＴゲート２３５との間、及びドレイン領域２２５とＴゲート２３５との間のバリア層２２０の表面部分、並びに、Ｔゲート２３５を覆うように設けられている。
【００２６】
第１フィールドプレート２４５は、Ｔゲート２３５上おいて誘電体層２４０上に部分的に配設され、第２フィールドプレート２５０は、誘電体層２４０上においてＴゲート２３５の近傍に配設されている。また、図示しないが、第２フィールドプレート２５０は、活性デバイス領域の外側でソース領域２３０または金属Ｔゲート２３５に対し長手方向に接続される。第２フィールドプレート２５０の側長（ＬＦＰ）は、０．５ミクロン以下であり、好ましくは、０．１５ミクロン以下である。
【００２７】
図４Ａを参照すると、第２フィールドプレート２５０をソース領域２３０に接続した半導体デバイス２００（ソース接続フィールドプレート）、第２フィールドプレート２５０を金属Ｔゲート２３５に接続した半導体デバイス２００（ゲート接続フィールドプレート）、およびＴゲート２３５を含むが第１および第２の電界緩和プレートを含まない半導体デバイス（Ｔゲートのみ）について、フィールドプレートの側長ＬＦＰに対する表面電界の感度をモデル化した。３つの事例の全てにおいて、誘電体層２４０の厚さは５００オングストロームであった。Ｔゲートのみの半導体デバイスの表面電界は、約５．８ＭＶ／ｃｍであった。これに対して、ＬＦＰが０．１５ミクロンに等しい場合、ソース接続フィールドプレートおよびゲート接続フィールドプレートの半導体デバイスのピーク表面電界は、それぞれ約４．６ＭＶ／ｃｍおよび約４．８ＭＶ／ｃｍであった。また、図４Ｂに示すように、誘電体層２４０のＳｉＮの厚さを増大させると、ソース接続フィールドプレートの半導体デバイスの表面電界も概ね増加するものの、表面電界は、ＳｉＮの厚さが最大１０００オングストロームまでは、Ｔゲートのみの半導体デバイスの表面電界よりも依然として低かった。
【００２８】
図５を参照すると、（１）第２フィールドプレート２５０をソース領域２３０に接続し、側長ＬＦＰが０．２０である半導体デバイス２００、（２）第２フィールドプレート２５０をソース領域２３０に接続し、側長ＬＦＰが０．１５である半導体デバイス２００、および（３）Ｔゲートを含むが第１および第２の電界緩和プレートを含まない半導体デバイスについて、電力利得の変化を測定した。測定に対するＲＦストレス条件は、周波数＝４０ＧＨｚ、Ｖｄｓ＝２５Ｖ、Ｉｄｓ，ｑ＝２００ｍＡ／ｍｍ、圧縮＝〜２ｄＢであった。３つのすべての事例でデバイスのゲートの外周は、５００ミクロンであった。デバイス構成３の場合、最も良い結果でも、わずか２０時間で０．６ｄＢを超える利得の低下であった。対して、デバイス構成１および２の場合、最も良い結果は、同じ２０時間でわずか０．２ｄＢ程度の利得の低下であった。デバイス構成１、２で得られる利点は、期間を１００時間にまで延長した場合により一層明確になる。
【００２９】
図６を参照しながら、第２実施形態に係る半導体デバイス６００について説明する。半導体デバイス６００は、好ましくはＳｉＣ基板である半絶縁性基板６０５と、好ましくは窒化アルミニウム（ＡｌＮ）からなり、半絶縁性基板６０５上に配設される核生成層６１０とを含む。核生成層６１０上には、好ましくは、窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバックバリア層６１５を任意で配設することができる。バックバリア層６１５上にはチャネル層６２０が配設され、チャネル層６２０上にはバリア層６２５が配設される。バリア層６２５上には、第１誘電体層６４５が配設される。当業者であれば、第１誘電体層６４５は、ウェットまたはドライエッチング技術を用いて全部または一部をエッチングすることにより開口が形成されて、そこでバリア層６２５上にドレイン領域６３０およびソース領域６３５を形成でき、ドレイン領域６３０とソース領域６３５との間に金属Ｔゲート６４０を形成できることは明らかであろう。ドレイン領域６３０およびソース領域６３５は、バリア層６２５を介してチャネル層６２０との低抵抗接続を形成する。金属Ｔゲート６４０は、チャネル層６２０とのショットキーコンタクトを形成する。好ましくは窒化珪素（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、またはその組合せからなる第１誘電体層６４５は、バリア層６２０の表面部分においてソース領域６３５とＴゲート６４０との間およびドレイン領域６３０とＴゲート６４０との間を覆うと共に、好ましくは３ナノメートルから２５ナノメートルの厚さを有している。
【００３０】
好ましくはＳｉＮからなる第２誘電体層６５０は、Ｔゲート６４０と第１誘電体層６４５とを覆うように設けられている。第２誘電体層６５０上には、第１および第２のフィールドプレート６５５，６６０が配設される。第１誘電体層６４５は、好ましくは、分子ビームエピタキシー（ＭＢＥ）によって形成され、第２誘電体層６５０は、好ましくはプラズマＣＶＤによって形成される。
【００３１】
第１誘電体層６４５は、半導体の表面を加工環境から保護し、それによって表面の損傷を低減し、トラップの形成を最小限に抑える。第２誘電体層６５０は、金属ゲートを封止して誘電体材料をパッシベーション化することにより、活性フィールドプレート６６０と半導体表面との間隔を所望の値まで大きくする。
【００３２】
上述した装置および方法とその発明の原理は、電力利得の損失を最小限に抑えながら電界を最小化し、それによってデバイスの破壊電圧を増加し、電荷トラップを最小化し、さらにゲートの漏れ電流を低減するための電界緩和プレートを有する半導体デバイスを意図し、またそのような半導体デバイスを製造する。電界緩和プレートは、０．１ミクロン程度にまで小さくでき、電界を抑制する利益を提供する。
【００３３】
上述した原理、概念および実施例を与えられれば、当業者は、同じ利益をもたらす他の代替手順および構造を実施できるであろう。例えば、電界緩和プレートは、Ｔゲートの形成前に形成することができる。Ｔゲートは、後で多数の等方性ドライエッチを用いて形成できる。特許請求の範囲に記載の請求項は、他の多くの実施例をカバーするものである。
【図面の簡単な説明】
【００３４】
【図１Ａ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｂ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｃ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｄ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｅ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｆ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｇ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｈ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｉ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｊ】様々な実施形態による半導体デバイス製造方法を示す図。
【図２】第１実施形態に係る半導体デバイスを示す図。
【図３】半導体デバイスのゲート及びフィールドプレートの一部を示す走査電子顕微鏡写真。
【図４Ａ】活性フィールドプレートの長さの関数として半導体デバイスの様々な構成についてシミュレートした表面電界を示す図。
【図４Ｂ】半導体デバイスのソース接続フィールドプレートの条件下で窒化珪素誘電体層の厚さに対してシミュレートした表面電界を示す図。
【図５】無線周波数（ＲＦ）ストレス時間における半導体デバイスの様々な構成の電力利得の低下を示す図。
【図６】第２実施形態に係る半導体デバイスを示す図。
【技術分野】
【０００１】
技術分野は、一般に、半導体デバイスおよびその製造方法に係り、更に詳しくは、マイクロ波およびミリ波周波数で作動する半導体デバイスに関する。
【背景技術】
【０００２】
ＩＩＩ族窒化物などのバンドギャップの大きい半導体は、多くの優れた特性を示すため、多くの電子的用途において極めて魅力的なものとなっている。特に、絶縁破壊電界強度が高く、電流容量が高く、電子飽和速度が高いことから、窒化物系高電子移動度トランジスタ（ＨＥＭＴ）は、マイクロ波およびミリ波周波数での超高電圧および高出力が可能である。なお、連邦政府による資金提供を受けた研究開発の記載として、アメリカ合衆国政府は、本発明の全額支払済みの使用権を有し、また、限られた状況において、本特許所有者は、海軍省海軍研究局により付与される政府契約番号第Ｎ０００１４−０５−Ｃ−０１２１の条件によって規定される所定の条件に基づいて第三者に使用許諾することを要求する権利を有している。
【特許文献１】米国特許第７０８９４９０号明細書
【特許文献２】米国特許第７１６１１９４号明細書
【特許文献３】米国特許公開第２００７／０１３８５０６号公報
【特許文献４】米国特許公開第２００３／０２２７０２７号公報
【特許文献５】米国特許公開第２００３／０２１８１８３号公報
【特許文献６】米国特許公開第２００２／０１３７２３６号公報
【特許文献７】米国特許第６８５２６１５号明細書
【特許文献８】米国特許公開第２００６／０２８９９０１号公報
【特許文献９】米国特許公開第２００６／０２２６４４２号公報
【特許文献１０】米国特許公開第２００６／０２５５３６６号公報
【特許文献１１】米国特許公開第２００７／０１６４３２２号公報
【特許文献１２】米国特許公開第２００７／０１６４３２１号公報
【特許文献１３】米国特許公開第２００６／０２５５３６４号公報
【特許文献１４】米国特許公開第２００６／０２１４１８７号公報
【特許文献１５】米国特許公開第２００５／０２６３８４４号公報
【特許文献１６】米国特許公開第２００５／００６７６９３号公報
【特許文献１７】米国特許公開第２００５／００５１８００号公報
【特許文献１８】米国特許第７１０２１７９号明細書
【特許文献１９】米国特許第７０４５４０４号明細書
【特許文献２０】米国特許第７０３０４２８号明細書
【特許文献２１】米国特許第６９８２２０４号明細書
【特許文献２２】米国特許第６７７７２７８号明細書
【特許文献２３】米国特許公開第２００５／００５１７９６号公報
【特許文献２４】米国特許公開第２００６／００４３４１６号公報
【特許文献２５】米国特許公開第２００７／００１８２１０号公報
【非特許文献１】「フィールドプレートを備えたＧａＮ／ＡｌＧａＮ ＨＥＭＴ デバイスの先端モデリング」 ブランニックら、フィジカステイタスソリディ」(PhysicaStatus Solidi)、２００７年、第４巻、第６５１−６５４頁
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この技術の幅広い採用を促進するため、ＩＩＩ族窒化物ＨＥＭＴは、出力低下前の最低動作時間持続時間などの一定の評価数値を満たしている必要がある。デバイスの寿命を制限するある側面は、これらの構造における高電界の存在であり、ストレス時間の経過とともに電荷トラップの増大や過剰なゲートリークなどを引き起こす原因となっている。これら電界によりもたらされるメカニズムが、デバイスの安定性を得るうえで著しい障害になることがある。
【０００４】
高電界による劣化メカニズムを最も小さく抑えると共に、信頼性のあるマイクロ波およびミリ波周波数動作に適したＨＥＭＴデバイスの製造を実現可能な半導体デバイス製造プロセスが望まれている。このような半導体製造プロセスが現在の半導体デバイス製造プロセスの生産効率及び複雑さのレベルを満たしていれば一層望ましい。このような半導体製造プロセスが製造環境において再現性やロバスト性を有していれば更に望ましい。
【課題を解決するための手段】
【０００５】
したがって、様々な実施形態による半導体デバイスは、ミリ波周波数におけるデバイスの性能に実質的な影響を与えることなく、前述の電界を最小化するとともにデバイスの信頼性を向上させるフィールドプレートを含む。
【０００６】
ソース領域、ドレイン領域、Ｔゲート、及び様々な実施形態による電界緩和機能を含む半導体基板上に半導体デバイスを形成する方法は、Ｔゲート上、ならびにＹゲートとソース領域との間およびＴゲートとドレイン領域との間の表面領域上に誘電体層を形成するステップと、誘電体層上にレジスト層を形成するステップと、レジスト層に窓を形成するステップと、指向性堆積技術により窓内およびレジスト層上に金属膜を堆積するステップと、レジストをリフトオフして、Ｔゲートの一部の上に配設する第１フィールドプレート（電気不活性または浮遊フィールドプレート）を形成すると共に、半導体基板上においてＴゲートの近傍に配設する第２フィールドプレート（活性フィールドプレート）を形成するステップとを含む。
【０００７】
新規な方法によれば、フィールドプレートの形状を最適化することができる。具体的には、ゲートに対するフィールドプレートの配置を正確にしながら（約０．１ミクロン以内）、活性フィールドプレートの寸法を極めて小さく（０．２ミクロン未満）することができる。さらに、新規な方法によれば、フィールドプレートをソース電極またはゲート電極に接続するという柔軟性も提供される。
【発明を実施するための最良の形態】
【０００８】
各図の全体を通じて同一の又は機能的に類似した要素に同じ部材番号を付し、以下の詳細な説明と共に本明細書に組み込まれ、かつその明細書の一部をなす添付の図面は、様々な実施形態を詳細に示すとともに、本発明による様々な原理および利点のすべてを説明するのに役立つ。
【０００９】
半導体デバイスおよびその製造方法について様々な実施形態を、図面を参照して説明する。図面において、同じ部材番号は同じ構成要素を表している。また、複数の同じ構成要素のうち例示的なものの１つを識別するために、１つの部材番号を使用することがある。
【００１０】
図１Ａ〜図１Ｊを参照しながら、高電子移動度トランジスタ（ＨＥＭＴ）の表面上の電界を抑制するための電界緩和プレート（フィールドプレート）を有する半導体デバイスを形成する方法を説明する。
【００１１】
図１Ａを参照すると、ここでは、マイクロ波およびミリ波周波数で作動するＨＥＭＴまたはヘテロ構造電界効果トランジスタ（ＨＦＥＴ）は、いずれも纏めてＨＥＭＴと称することにするが、これらは、従来の技術によって作製される。ＨＥＭＴは、例えば、炭化珪素（ＳｉＣ）基板などの半絶縁性基板と、チャネル層と、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡＩＮ）、窒化インジウム（ＩｎＮ）、またはその合金などの様々なＩＩＩ−Ｎ族半導体材料からなる電子供給層またはバリア層とを含む。複合バリア層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、またはその他絶縁材料を含む薄い誘電体層を含むことができる。半絶縁性基板、チャネル層、および電子供給層はいずれも、簡潔にするために１つの半導体基板１００により表されている。当業者であれば、電子供給層から電子がチャネル層に移動して、ソース領域１０４とドレイン領域１０２との間に電流を通す二次元電子ガス（２ＤＥＧ）チャネルを形成することは明らかである。図示しないが、ソース領域１０４およびドレイン領域１０２は、例えば、チタン、アルミニウム、ニッケルおよび金の合金層などの低抵抗オーミックコンタクトを含む。
【００１２】
図１Ｂを参照すると、半導体基板１００には、電子ビーム（ｅビーム）リソグラフィ（ＥＢＬ）レジスト層１０６が形成されている。ＥＢＬレジスト層１０６は、例えば、ポリメチルメタクリレート（ＰＭＭＡ）膜とＰＭＭＡ膜上に形成される共重合体膜とからなる２層のレジスト膜にすることもできる。一方で、ＥＢＬレジスト層１０６は、ＰＭＭＡおよび共重合体に限られず、例えば、ポリジメチルグルタルイミド（ＰＭＧＩ）、ＺＥＰ５２０、ＺＥＰ７０００等などの他の電子ビーム感応性レジストであってもよい。
【００１３】
レジスト層１０６は、例えば、高速で回転させながら、半導体基板１００上にＰＭＭＡ膜と共重合体膜とを連続して堆積させることにより、同半導体基板１００上に形成することができる。しかしながら、結果として半導体基板１００がレジスト層１０６により均一に被覆されるのであれば、どのようなレジスト形成プロセスを使用してもよい。その後、当業者にとって、レジスト層１０６をソフトベークして、溶剤の痕を除去できることは明らかである。
【００１４】
図１Ｃを参照すると、レジスト層１０６にＥＢＬを施すことにより、レジスト層１０６には、下部の幅が相対的に狭く、かつ上部の幅が相対的に広い縦断面を有する窓１０８が形成される。例えば、ｅビームをレジスト層１０６に対し直接的に照射して直接的に書込むことにより、窓１０８が形成される。それに代えて、自己支持マスクを、平行電子ビームを発射するフラッド電子銃源と共に使用することもできる。さらにマスクは、レジスト層１０６上にて直接的に描画されて、窓１０８が形成される。それに代えて、パターン形成のためのプロセスには、フォトレジストの二層を利用した様々な光学リソグラフィを用いることもできる。
【００１５】
図１Ｄを参照すると、例えば、ニッケルおよび金またはその組合せなどの金属を蒸発温度に加熱してから蒸着させて金属膜１１０を形成する蒸着プロセスによって、レジスト層１０６および窓１０８に金属膜１１０を堆積する。
【００１６】
金属膜の堆積の前に、例えば、反応性イオンエッチング（ＲＩＥ）または誘導結合型プラズマ（ＩＣＰ）エッチングなどのウェットまたはドライエッチング技術を用いて、バリア層にウェットまたはドライリセスエッチングを行うことができる。
【００１７】
図１Ｅを参照すると、半導体基板１００からレジスト層１０６をリフトオフすることによって、蓄積した電子の面電荷密度を変調するためのショットキー障壁ゲートの機能を果たす金属Ｔゲート１１１を形成する。レジスト層１０６は、例えば、アセトンまたはメチルエチルケトンなどの剥離液または化学溶剤を塗布して、あるいは酸素プラズマシステムでレジスト層１０６を酸化させることによって、リフトオフできる。金属膜１１０の蒸着とレジスト層１０６のリフトオフとにより、金属Ｔゲート１１１は、上部に翼部と称される広い部分を下部にゲート棒と称される薄い部分をそれぞれ含むキノコ形状を有するようになる。金属Ｔゲート１１１は、サブ０．１ミクロン程度のゲート棒をもつことができる。
【００１８】
図１Ｆを参照すると、ドレイン領域１０２、ソース領域１０４、金属Ｔゲート１１１、ソース領域１０４及び金属Ｔゲート１１１間の基板１００の表面部分、並びに、ドレイン領域１０２及び金属Ｔゲート１１１間の基板１００の表面部分に誘電体材料を堆積することにより、誘電体層１１２が形成される。誘電体材料としては、例えば、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ２）、または高い耐電性を示す絶縁体として適したあらゆる他の材料が挙げられる。誘電体材料は、例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）又はスパッタ成膜法によって堆積することができる。
【００１９】
図１Ｇを参照すると、誘電体層１１２上に、レジスト層１０６と同様に、第２レジスト層１１４を形成する。図１Ｈを参照すると、第２レジスト層１１４上において、ＥＢＬまたはステッパリソグラフィなどのフィールドプレートリソグラフィプロセスを行うことにより、レジスト層１１４に窓１１６が形成される。窓１１６は、ドレイン領域１０２と金属Ｔゲート１１１との間の領域を開口させるようにパターン形成される。
【００２０】
図１Ｉを参照すると、レジスト層１１４および窓１１６に金属膜１１８を堆積することにより、第１および第２の電界緩和プレートを形成する。金属膜１１８は、例えば、ｅビーム蒸着などの指向性堆積技術によって形成することが好ましい。この場合、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、またはその組合せなどの多様な金属を使用してもよい。
【００２１】
図１Ｊを参照すると、半導体基板１００からレジスト層１１４をリフトオフすることによって、第１および第２の電界緩和プレート１２０，１２２を形成する。第１および第２の電界緩和プレート１２０，１２２は、Ｔゲート１１１の翼部を主遮断点としてかつ指向性堆積技術を用いて、互いに連続しないように形成される。一般に大きい方の第１電界緩和プレート１２０は、電気的に不活性である。すなわち、これはどの電極にも接続しておらず、デバイスの性能に影響しないようにＴゲート１１１の頂部に浮遊しているだけである。これに対して、一般には小さい方の第２電界緩和プレート１２２は、適切な給電設計によりソース領域１０４またはＴゲート１１１に接続することにより、デバイスの性能への影響を最も小さく抑えつつ、所望の電界の抑制を提供する。活性フィールドプレートを極めて小さくした結果、Ｔゲート１１１とソース領域１０４およびドレイン領域１０２との間の寄生容量（Ｃｇｄ、Ｃｇｓ）は実質的に減少し、それによって、高周波数デバイスの利得に対する電界緩和プレートの影響を最も小さく抑える。第２電界緩和プレート１２２とＴゲート１１１との距離は、Ｔゲートの翼のサイズによって決まり、つまりは、レイアウト寸法とＥＢＬによるＴゲートの露光線量とによって制御されることになる。
【００２２】
電界緩和プレートの厚さは、Ｔゲートの棒高さより低い値に制限することにより、フィールドプレートによる遮断箇所をその長さにそって完全に一致させる。フィールドプレートの側方寸法は、デバイスのレイアウトとフィールドプレートの露光線量とにより制御される。また、フィールドプレートのリソグラフィ中にレジスト層１１４において形成される窓１１６の長さは、さらに側長が約０．１５ミクロン以下の第２電界緩和プレート１１２を作製できる限りは、０．５ミクロンよりも大きくすることができる。開口を大きくすることにより、フィールドプレートのリソグラフィに対して、ｅビームリソグラフィまたはステッパリソグラフィのいずれかを使用できる。
【００２３】
こうして、図１Ａ〜図１Ｊに示す新規な半導体製造方法は、表面の電界を抑制する電界緩和プレート１２２を形成でき、それによってデバイスの信頼性が向上する。さらに、電界緩和プレート１２２の長さを約０．１５ミクロン程度に小さくできるため、ミリ波周波数におけるデバイスの性能にほとんど影響を与えることはない。図３に示すように、上記のプロセスにより製造した半導体デバイスの走査電子顕微鏡写真（ＳＥＭ）の画像から、半導体基板の金属Ｔゲート２３５の近傍に電界緩和プレート２５０が存在していることが確認される。
【００２４】
図２を参照しながら、第１実施形態に係る半導体デバイス２００を説明する。半導体デバイス２００は、好ましくは、炭化珪素（ＳｉＣ）基板である半絶縁性基板２０５と、好ましくは窒化アルミニウム（ＡｌＮ）からなり、半絶縁性基板２０５上に配設される核生成層２１０と、核生成層２１０上に配設されるチャネルまたはバッファ層２１５と、チャネル層２１５上に配設されるバリア層２２０とを含む。バリア層２２０は、チャネルまたはバッファ層２１５との間の界面に２ＤＥＧチャネルを含む。
【００２５】
半導体デバイス２００は、さらに、バリア層２２０上に配設されるドレイン領域２２５およびソース領域２３０を含み、バリア層２２０を介して２ＤＥＧチャネルとの低抵抗接続を形成する。バリア層２２０上においてドレイン領域２２５とソース領域２３０との間に金属Ｔゲート２３５を配設することにより、ショットキーコンタクトを形成する。好ましくは、ＳｉＮからなる誘電体層２４０は、ソース領域２３０とＴゲート２３５との間、及びドレイン領域２２５とＴゲート２３５との間のバリア層２２０の表面部分、並びに、Ｔゲート２３５を覆うように設けられている。
【００２６】
第１フィールドプレート２４５は、Ｔゲート２３５上おいて誘電体層２４０上に部分的に配設され、第２フィールドプレート２５０は、誘電体層２４０上においてＴゲート２３５の近傍に配設されている。また、図示しないが、第２フィールドプレート２５０は、活性デバイス領域の外側でソース領域２３０または金属Ｔゲート２３５に対し長手方向に接続される。第２フィールドプレート２５０の側長（ＬＦＰ）は、０．５ミクロン以下であり、好ましくは、０．１５ミクロン以下である。
【００２７】
図４Ａを参照すると、第２フィールドプレート２５０をソース領域２３０に接続した半導体デバイス２００（ソース接続フィールドプレート）、第２フィールドプレート２５０を金属Ｔゲート２３５に接続した半導体デバイス２００（ゲート接続フィールドプレート）、およびＴゲート２３５を含むが第１および第２の電界緩和プレートを含まない半導体デバイス（Ｔゲートのみ）について、フィールドプレートの側長ＬＦＰに対する表面電界の感度をモデル化した。３つの事例の全てにおいて、誘電体層２４０の厚さは５００オングストロームであった。Ｔゲートのみの半導体デバイスの表面電界は、約５．８ＭＶ／ｃｍであった。これに対して、ＬＦＰが０．１５ミクロンに等しい場合、ソース接続フィールドプレートおよびゲート接続フィールドプレートの半導体デバイスのピーク表面電界は、それぞれ約４．６ＭＶ／ｃｍおよび約４．８ＭＶ／ｃｍであった。また、図４Ｂに示すように、誘電体層２４０のＳｉＮの厚さを増大させると、ソース接続フィールドプレートの半導体デバイスの表面電界も概ね増加するものの、表面電界は、ＳｉＮの厚さが最大１０００オングストロームまでは、Ｔゲートのみの半導体デバイスの表面電界よりも依然として低かった。
【００２８】
図５を参照すると、（１）第２フィールドプレート２５０をソース領域２３０に接続し、側長ＬＦＰが０．２０である半導体デバイス２００、（２）第２フィールドプレート２５０をソース領域２３０に接続し、側長ＬＦＰが０．１５である半導体デバイス２００、および（３）Ｔゲートを含むが第１および第２の電界緩和プレートを含まない半導体デバイスについて、電力利得の変化を測定した。測定に対するＲＦストレス条件は、周波数＝４０ＧＨｚ、Ｖｄｓ＝２５Ｖ、Ｉｄｓ，ｑ＝２００ｍＡ／ｍｍ、圧縮＝〜２ｄＢであった。３つのすべての事例でデバイスのゲートの外周は、５００ミクロンであった。デバイス構成３の場合、最も良い結果でも、わずか２０時間で０．６ｄＢを超える利得の低下であった。対して、デバイス構成１および２の場合、最も良い結果は、同じ２０時間でわずか０．２ｄＢ程度の利得の低下であった。デバイス構成１、２で得られる利点は、期間を１００時間にまで延長した場合により一層明確になる。
【００２９】
図６を参照しながら、第２実施形態に係る半導体デバイス６００について説明する。半導体デバイス６００は、好ましくはＳｉＣ基板である半絶縁性基板６０５と、好ましくは窒化アルミニウム（ＡｌＮ）からなり、半絶縁性基板６０５上に配設される核生成層６１０とを含む。核生成層６１０上には、好ましくは、窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバックバリア層６１５を任意で配設することができる。バックバリア層６１５上にはチャネル層６２０が配設され、チャネル層６２０上にはバリア層６２５が配設される。バリア層６２５上には、第１誘電体層６４５が配設される。当業者であれば、第１誘電体層６４５は、ウェットまたはドライエッチング技術を用いて全部または一部をエッチングすることにより開口が形成されて、そこでバリア層６２５上にドレイン領域６３０およびソース領域６３５を形成でき、ドレイン領域６３０とソース領域６３５との間に金属Ｔゲート６４０を形成できることは明らかであろう。ドレイン領域６３０およびソース領域６３５は、バリア層６２５を介してチャネル層６２０との低抵抗接続を形成する。金属Ｔゲート６４０は、チャネル層６２０とのショットキーコンタクトを形成する。好ましくは窒化珪素（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、またはその組合せからなる第１誘電体層６４５は、バリア層６２０の表面部分においてソース領域６３５とＴゲート６４０との間およびドレイン領域６３０とＴゲート６４０との間を覆うと共に、好ましくは３ナノメートルから２５ナノメートルの厚さを有している。
【００３０】
好ましくはＳｉＮからなる第２誘電体層６５０は、Ｔゲート６４０と第１誘電体層６４５とを覆うように設けられている。第２誘電体層６５０上には、第１および第２のフィールドプレート６５５，６６０が配設される。第１誘電体層６４５は、好ましくは、分子ビームエピタキシー（ＭＢＥ）によって形成され、第２誘電体層６５０は、好ましくはプラズマＣＶＤによって形成される。
【００３１】
第１誘電体層６４５は、半導体の表面を加工環境から保護し、それによって表面の損傷を低減し、トラップの形成を最小限に抑える。第２誘電体層６５０は、金属ゲートを封止して誘電体材料をパッシベーション化することにより、活性フィールドプレート６６０と半導体表面との間隔を所望の値まで大きくする。
【００３２】
上述した装置および方法とその発明の原理は、電力利得の損失を最小限に抑えながら電界を最小化し、それによってデバイスの破壊電圧を増加し、電荷トラップを最小化し、さらにゲートの漏れ電流を低減するための電界緩和プレートを有する半導体デバイスを意図し、またそのような半導体デバイスを製造する。電界緩和プレートは、０．１ミクロン程度にまで小さくでき、電界を抑制する利益を提供する。
【００３３】
上述した原理、概念および実施例を与えられれば、当業者は、同じ利益をもたらす他の代替手順および構造を実施できるであろう。例えば、電界緩和プレートは、Ｔゲートの形成前に形成することができる。Ｔゲートは、後で多数の等方性ドライエッチを用いて形成できる。特許請求の範囲に記載の請求項は、他の多くの実施例をカバーするものである。
【図面の簡単な説明】
【００３４】
【図１Ａ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｂ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｃ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｄ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｅ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｆ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｇ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｈ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｉ】様々な実施形態による半導体デバイス製造方法を示す図。
【図１Ｊ】様々な実施形態による半導体デバイス製造方法を示す図。
【図２】第１実施形態に係る半導体デバイスを示す図。
【図３】半導体デバイスのゲート及びフィールドプレートの一部を示す走査電子顕微鏡写真。
【図４Ａ】活性フィールドプレートの長さの関数として半導体デバイスの様々な構成についてシミュレートした表面電界を示す図。
【図４Ｂ】半導体デバイスのソース接続フィールドプレートの条件下で窒化珪素誘電体層の厚さに対してシミュレートした表面電界を示す図。
【図５】無線周波数（ＲＦ）ストレス時間における半導体デバイスの様々な構成の電力利得の低下を示す図。
【図６】第２実施形態に係る半導体デバイスを示す図。
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とＴゲートとを含む半導体基板上に半導体デバイスを形成する方法であって、
前記半導体基板上にレジスト層を形成するステップと、
前記レジスト層に窓を形成するステップと、
指向性堆積技術によって、前記窓内および前記レジスト層上に金属膜を堆積するステップと、
前記レジスト層をリフトオフすることにより、前記Ｔゲートの一部の上に配設される第１フィールドプレートと、前記半導体基板上において前記Ｔゲートの近傍に配設される第２フィールドプレートとを形成するステップと
を含む方法。
【請求項２】
請求項１記載の方法は、更に、
前記半導体基板上に前記レジスト層を形成する前に、前記Ｔゲート上、ならびに前記Ｔゲートと前記ソース領域との間および前記Ｔゲートと前記ドレイン領域との間の表面領域上に、誘電体層を形成するステップを含む方法。
【請求項３】
請求項１記載の方法は、更に、
指向性堆積技術によって前記窓内に前記金属膜を堆積するステップが、前記第２フィールドプレートと前記第１フィールドプレートとを不連続にすべく前記Ｔゲートの翼を遮断点として利用するステップを含む方法。
【請求項４】
請求項１記載の方法は、更に、
前記レジスト層に前記窓を形成するステップが、電子ビームリソグラフィ（ＥＢＬ）またはステッパリソグラフィのいずれかによって前記窓を形成するステップを含む方法。
【請求項５】
請求項１記載の方法は、更に、
前記金属膜を堆積しかつ前記レジスト層をリフトオフして前記第１および第２のフィールドプレートを形成するステップが、前記第２フィールドプレートをその側長が約０．１０〜０．２０ミクロンの範囲になるように形成するステップを含む方法。
【請求項６】
請求項１記載の方法は、更に、
前記金属膜を堆積しかつ前記レジスト層をリフトオフして前記第１および第２のフィールドプレートを形成するステップが、前記第１フィールドプレートを電気的に不活性にするように形成するステップと、前記第２フィールドプレートを前記ソース領域及び前記Ｔゲートのいずれかに電気的に接続するように形成するステップとを含む方法。
【請求項７】
請求項１記載の方法は、更に、
前記金属膜を堆積しかつ前記レジスト層をリフトオフして前記第１および第２のフィールドプレートを形成するステップが、前記半導体デバイスのピーク電界を小さくするように前記第２フィールドプレートを構成するステップを含む方法。
【請求項８】
半絶縁性基板と、
前記半絶縁性基板上に配設されるチャネル層と、
前記チャネル層上に配設され、前記チャネル層との間の界面に２ＤＥＧ層を含むバリア層と、
前記バリア層を介して前記２ＤＥＧ層との低抵抗接続を形成するため前記バリア層上に配設されるソース領域およびドレイン領域と、
前記２ＤＥＧ層とのショットキーコンタクトを形成するため前記バリア層上において前記ソース領域と前記ドレイン領域との間に配設されるＴゲートと、
前記Ｔゲートの一部の上に配設される第１フィールドプレートと、
前記バリア層上において前記Ｔゲートの近傍に配設される第２フィールドプレートと
を備える半導体デバイス。
【請求項９】
請求項８記載の半導体デバイスにおいて、
前記第２フィールドプレートは、前記ソース領域及び前記Ｔゲートのいずれかに接続されている半導体デバイス。
【請求項１０】
請求項８記載の半導体デバイスは、更に、
前記ソース領域と前記Ｔゲートとの間および前記ドレイン領域と前記Ｔゲートとの間の前記バリア層の部分と、前記Ｔゲートとを覆う誘電体層を備え、
前記第１および第２のフィールドプレートが前記誘電体層上に配設されている半導体デバイス。
【請求項１１】
請求項１０記載の半導体デバイスにおいて、
前記誘電体層が窒化珪素（ＳｉＮ）からなる半導体デバイス。
【請求項１２】
請求項８記載の半導体デバイスにおいて、
前記第２フィールドプレートの側長が０．１５μｍ〜０．２０μｍである半導体デバイス。
【請求項１３】
半導体基板上に半導体デバイスを形成する方法であって、
前記半導体基板は、半絶縁性基板と、前記半絶縁性基板上に配設されるチャネル層と、前記チャネル層上に配設され、前記チャネル層との間の界面に２ＤＥＧ層を含むバリア層と、前記バリア層上配設され、開口部分を含むように全部または一部がエッチングされる第１誘電体層とを含み、前記開口部分では前記バリア層上にソース領域およびドレイン領域が配設され、前記ソース領域と前記ドレイン領域との間にはＴゲートが配設される方法において、
前記第１誘電体層および前記Ｔゲートを第２誘電体材料により覆うことにより、第２誘電体層を形成するステップと、
前記第２誘電体層上にレジスト層を形成するステップと、
前記レジスト層に窓を形成するステップと、
指向性堆積技術によって、前記窓および前記レジスト層に金属膜を堆積するステップと、
前記レジスト層をリフトオフして、前記Ｔゲートの一部の上に配設される第１フィールドプレートと、前記第２誘電体層上において前記Ｔゲートの近傍に配設される第２フィールドプレートとを形成するステップと
を含む方法。
【請求項１４】
請求項１３記載の方法は、更に、
前記第１誘電体層を形成するステップが、分子ビームエピタキシーによって、前記第１誘電体材料を３ｎｍ〜２５ｎｍの厚さにまで成長させるステップを含む方法。
【請求項１５】
請求項１３記載の方法は、更に、
前記第２誘電体層を形成するステップが、プラズマ化学気相成長法（ＰＥＣＶＤ）により、前記第２誘電体材料として窒化珪素（ＳｉＮ）を堆積するステップを含む方法。
【請求項１】
ソース領域とドレイン領域とＴゲートとを含む半導体基板上に半導体デバイスを形成する方法であって、
前記半導体基板上にレジスト層を形成するステップと、
前記レジスト層に窓を形成するステップと、
指向性堆積技術によって、前記窓内および前記レジスト層上に金属膜を堆積するステップと、
前記レジスト層をリフトオフすることにより、前記Ｔゲートの一部の上に配設される第１フィールドプレートと、前記半導体基板上において前記Ｔゲートの近傍に配設される第２フィールドプレートとを形成するステップと
を含む方法。
【請求項２】
請求項１記載の方法は、更に、
前記半導体基板上に前記レジスト層を形成する前に、前記Ｔゲート上、ならびに前記Ｔゲートと前記ソース領域との間および前記Ｔゲートと前記ドレイン領域との間の表面領域上に、誘電体層を形成するステップを含む方法。
【請求項３】
請求項１記載の方法は、更に、
指向性堆積技術によって前記窓内に前記金属膜を堆積するステップが、前記第２フィールドプレートと前記第１フィールドプレートとを不連続にすべく前記Ｔゲートの翼を遮断点として利用するステップを含む方法。
【請求項４】
請求項１記載の方法は、更に、
前記レジスト層に前記窓を形成するステップが、電子ビームリソグラフィ（ＥＢＬ）またはステッパリソグラフィのいずれかによって前記窓を形成するステップを含む方法。
【請求項５】
請求項１記載の方法は、更に、
前記金属膜を堆積しかつ前記レジスト層をリフトオフして前記第１および第２のフィールドプレートを形成するステップが、前記第２フィールドプレートをその側長が約０．１０〜０．２０ミクロンの範囲になるように形成するステップを含む方法。
【請求項６】
請求項１記載の方法は、更に、
前記金属膜を堆積しかつ前記レジスト層をリフトオフして前記第１および第２のフィールドプレートを形成するステップが、前記第１フィールドプレートを電気的に不活性にするように形成するステップと、前記第２フィールドプレートを前記ソース領域及び前記Ｔゲートのいずれかに電気的に接続するように形成するステップとを含む方法。
【請求項７】
請求項１記載の方法は、更に、
前記金属膜を堆積しかつ前記レジスト層をリフトオフして前記第１および第２のフィールドプレートを形成するステップが、前記半導体デバイスのピーク電界を小さくするように前記第２フィールドプレートを構成するステップを含む方法。
【請求項８】
半絶縁性基板と、
前記半絶縁性基板上に配設されるチャネル層と、
前記チャネル層上に配設され、前記チャネル層との間の界面に２ＤＥＧ層を含むバリア層と、
前記バリア層を介して前記２ＤＥＧ層との低抵抗接続を形成するため前記バリア層上に配設されるソース領域およびドレイン領域と、
前記２ＤＥＧ層とのショットキーコンタクトを形成するため前記バリア層上において前記ソース領域と前記ドレイン領域との間に配設されるＴゲートと、
前記Ｔゲートの一部の上に配設される第１フィールドプレートと、
前記バリア層上において前記Ｔゲートの近傍に配設される第２フィールドプレートと
を備える半導体デバイス。
【請求項９】
請求項８記載の半導体デバイスにおいて、
前記第２フィールドプレートは、前記ソース領域及び前記Ｔゲートのいずれかに接続されている半導体デバイス。
【請求項１０】
請求項８記載の半導体デバイスは、更に、
前記ソース領域と前記Ｔゲートとの間および前記ドレイン領域と前記Ｔゲートとの間の前記バリア層の部分と、前記Ｔゲートとを覆う誘電体層を備え、
前記第１および第２のフィールドプレートが前記誘電体層上に配設されている半導体デバイス。
【請求項１１】
請求項１０記載の半導体デバイスにおいて、
前記誘電体層が窒化珪素（ＳｉＮ）からなる半導体デバイス。
【請求項１２】
請求項８記載の半導体デバイスにおいて、
前記第２フィールドプレートの側長が０．１５μｍ〜０．２０μｍである半導体デバイス。
【請求項１３】
半導体基板上に半導体デバイスを形成する方法であって、
前記半導体基板は、半絶縁性基板と、前記半絶縁性基板上に配設されるチャネル層と、前記チャネル層上に配設され、前記チャネル層との間の界面に２ＤＥＧ層を含むバリア層と、前記バリア層上配設され、開口部分を含むように全部または一部がエッチングされる第１誘電体層とを含み、前記開口部分では前記バリア層上にソース領域およびドレイン領域が配設され、前記ソース領域と前記ドレイン領域との間にはＴゲートが配設される方法において、
前記第１誘電体層および前記Ｔゲートを第２誘電体材料により覆うことにより、第２誘電体層を形成するステップと、
前記第２誘電体層上にレジスト層を形成するステップと、
前記レジスト層に窓を形成するステップと、
指向性堆積技術によって、前記窓および前記レジスト層に金属膜を堆積するステップと、
前記レジスト層をリフトオフして、前記Ｔゲートの一部の上に配設される第１フィールドプレートと、前記第２誘電体層上において前記Ｔゲートの近傍に配設される第２フィールドプレートとを形成するステップと
を含む方法。
【請求項１４】
請求項１３記載の方法は、更に、
前記第１誘電体層を形成するステップが、分子ビームエピタキシーによって、前記第１誘電体材料を３ｎｍ〜２５ｎｍの厚さにまで成長させるステップを含む方法。
【請求項１５】
請求項１３記載の方法は、更に、
前記第２誘電体層を形成するステップが、プラズマ化学気相成長法（ＰＥＣＶＤ）により、前記第２誘電体材料として窒化珪素（ＳｉＮ）を堆積するステップを含む方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【公開番号】特開２００９−１０５４０５（Ｐ２００９−１０５４０５Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００８−２７１１５３（Ｐ２００８−２７１１５３）
【出願日】平成２０年１０月２１日（２００８．１０．２１）
【出願人】（５０３１７８１８５）ノースロップ グラマン スペース アンド ミッション システムズ コーポレイション (7)
【氏名又は名称原語表記】Ｎｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｐａｃｅ ＆ Ｍｉｓｓｉｏｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐ．
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成２０年１０月２１日（２００８．１０．２１）
【出願人】（５０３１７８１８５）ノースロップ グラマン スペース アンド ミッション システムズ コーポレイション (7)
【氏名又は名称原語表記】Ｎｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｐａｃｅ ＆ Ｍｉｓｓｉｏｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐ．
【Ｆターム（参考）】
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