高周波増幅器
【課題】ユニットセルの組み合わせで形成されるすべてのループ発振を抑制することができる高周波増幅器を提供する。
【解決手段】実施の形態に係る高周波増幅器は、入力された信号を分配する分配回路と、分配回路が分配した信号を増幅するＦＥＴセルと、分配回路とＦＥＴセルのゲート端子との間に直列に接続され、キャパシタと抵抗との並列回路から構成される安定化回路と、ＦＥＴセルが増幅した信号を合成する合成回路とを備え、安定化回路をＦＥＴセルごとに配置する。
【解決手段】実施の形態に係る高周波増幅器は、入力された信号を分配する分配回路と、分配回路が分配した信号を増幅するＦＥＴセルと、分配回路とＦＥＴセルのゲート端子との間に直列に接続され、キャパシタと抵抗との並列回路から構成される安定化回路と、ＦＥＴセルが増幅した信号を合成する合成回路とを備え、安定化回路をＦＥＴセルごとに配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波増幅器に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などの高性能化に伴い、オッドモード（Odd Mode）のループ発振の周波数が高くなり、そのループは、ユニットセル間にまで小さくなっている。
【０００３】
このようなユニットセル間に起こる発振を抑制するために、ユニットセル間の適切な位置に抵抗（セル間抵抗）を配置する技術や、ゲート端子と接地との間に抵抗（シャント抵抗）を配置する技術などが適用されてきた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３３６４４５号公報
【特許文献２】特開平８−３３５８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
セル間に配置された抵抗は、隣接したユニットセルからなるループで起こる発振の抑制には有効であるものの、離れたユニットセルからなるループで起こる発振の抑制には効果がないという問題があった。
【０００６】
また、ゲート端子と接地との間に抵抗を配置する場合、高周波特性の劣化（高周波信号の流出）を防ぐために大きなインダクタを形成しなければならないという問題があった。
【０００７】
本実施の形態が解決しようとする課題は、ユニットセルの組み合わせで形成されるすべてのループ発振を抑制することができる高周波増幅器を提供することにある。
【課題を解決するための手段】
【０００８】
本実施の形態に係る高周波増幅器は、各ユニットセルに対して直列に安定化回路を配置することにより、隣接したユニットセルからなるループで起こる発振も、離れたユニットセルからなるループで起こる発振も抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る高周波増幅器の模式的平面パターン構成図。
【図２】第１の実施の形態に係る高周波増幅器の回路構成を示す概略図。
【図３】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図４】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】図１のＪ部分の拡大図。
【図６】図５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７】隣接したユニットセル間のループを示す概略図。
【図８】離散したユニットセル間のループを示す概略図。
【図９】比較例に係る安定化回路の構成を示す概略図。
【図１０】第１の実施の形態に係る高周波増幅器が備える安定化回路の構成を示す概略図。
【図１１】比較例に係る安定化回路と第１の実施の形態に係る安定化回路において、それぞれの安定化係数への効果を比較するための図。
【図１２】比較例に係る安定化回路と第１の実施の形態に係る安定化回路において、それぞれの利得への影響を比較するための図。
【図１３】第２の実施の形態に係る高周波増幅器の模式的平面パターン構成図。
【図１４】第２の実施の形態に係る高周波増幅器の回路構成を示す概略図。
【図１５】図１３のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１６】図１３のＶ−Ｖ線に沿う模式的断面構造図。
【図１７】図１３のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１８】第３の実施の形態に係る高周波増幅器の模式的平面パターン構成図。
【図１９】第３の実施の形態に係る高周波増幅器の回路構成を示す概略図。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
［第１の実施の形態］
第１の実施の形態に係る高周波増幅器の模式的平面パターン構成は、図１に示すように表され、図１に示す高周波増幅器の回路構成は、図２に示すように表される。図１のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表され、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図４に示すように表される。
【００１３】
第１の実施の形態に係る高周波電力増幅器は、例えば、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）であって、図１〜図４に示すように、半導体基板２４と、半導体基板２４上にそれぞれ配置される入力端子Ｐｉ、分配ラインＳＬ１、分配ラインＳＬ２、スタブ回路ＳＴ、分配ラインＳＬ３、増幅素子（ＦＥＴセル）、合成ラインＳＬ４、合成ラインＳＬ５、および出力端子Ｐｏを備える。第１の実施の形態に係る高周波電力増幅器は、大電力を得るために、入力信号を分配回路（分配ラインＳＬ１，ＳＬ２）で分配し、分配された信号を複数の増幅素子（ＦＥＴセル）で増幅した後に、増幅された入力信号を分配回路（合成ラインＳＬ４，ＳＬ５）で合成して、出力する。このため、第１の実施の形態に係る高周波電力増幅器は、分配された入力信号の数に応じて、複数（この場合４つ）のユニットセル（ＦＥＴセル）を備えている。
【００１４】
より具体的には、高周波の入力信号は、入力端子Ｐｉから入力され、分配ラインＳＬ１は、入力端子Ｐｉから入力された信号を２つに分配し、分配ラインＳＬ２は、分配ラインＳＬ１が分配したそれぞれの信号をさらに２つに分配する。分配ラインＳＬ２が分配した各信号は、分配ラインＳＬ３を介してＦＥＴセルのゲート端子電極Ｇにそれぞれ入力されて電力増幅される。ＦＥＴセルのドレイン端子に接続される合成ラインＳＬ４は、各ＦＥＴセルが電力増幅した２組の信号を１つに合成し、合成ラインＳＬ５は、合成ラインＳＬ４が合成した信号をさらに１つの信号に合成する。出力端子Ｐｏは、合成ラインＳＬ５が合成した信号を外部に出力する。また、分配器ＳＬ２が分配したそれぞれの信号の伝送経路上には、スタブ回路ＳＴがそれぞれ配置されている。
【００１５】
分配回路（分配ラインＳＬ２）とそれに対応するＦＥＴセルのゲート端子電極Ｇとの間には、ＦＥＴセルごとに安定化回路１０が配置されている。安定化回路１０は、隣接したユニットセルからなるループで起こる発振や、離れたユニットセルからなるループで起こる発振を抑制するための回路であり、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続される。安定化回路１０は、キャパシタＣと抵抗Ｒとの並列回路から構成される。
【００１６】
図３は、第１の実施の形態に係る安定化回路１０を構成する抵抗Ｒの構成例を示している。抵抗Ｒは、半導体基板２４上に配置された電極１２の一方の端と電極１４の一方の端との間の半導体基板２４上に配置された抵抗体１６から構成される。電極１２の先端部と電極１４の先端部は、それぞれ、抵抗体１６に乗り上げるようにして抵抗体１６と接続している。一方、電極１２の他方の端は、分配ラインＳＬ２に接続され、電極１４の他方の端は、分配ラインＳＬ３に接続されている。
【００１７】
抵抗Ｒとしては、例えば、Ｒ＝３０Ω程度のものを用いる。３０Ωの抵抗Ｒを実現するための抵抗体１６としては、表１に例示するように、例えば、材質がＧａＡｓ（Ｓｉドーズ量４×１０13／ｃｍ2）であれば、線幅約５０μｍ×長さ約２０μｍ程度とし、材質がＡｌＧａＮ／ＧａＮ（ＡｌＧａＮ層のＡｌ組成２５％、厚さ２５ｎｍ）であれば、線幅約５０μｍ×長さ約４μｍ程度とすればよい。
【表１】
【００１８】
図４は、第１の実施の形態に係る安定化回路１０を構成するキャパシタＣの構成例を示している。キャパシタＣは、ＭＩＭ構造（金属−絶縁体−金属構造、つまり絶縁層１７を金属（電極１２，１４）で挟み込んだ構造）で形成されており、半導体基板２４上に配置された電極１２および電極１４と、電極１２の一方の端と電極１４の一方の端との間の半導体基板２４上に配置された絶縁層１７とから構成される。絶縁層１７は、電極１２に乗り上げるようにして電極１２と接続され、電極１４は、絶縁層１７に乗り上げるようにして絶縁層１７と接続されている。したがって、絶縁層１７を電極１２、１４で挟み込んだ構造になっている。一方、電極１２の他端は、分配ラインＳＬ２に接続され、電極１４の他端は、分配ラインＳＬ３に接続されている。
【００１９】
キャパシタＣとしては、例えば、容量値が約０．５〜約１．０ｐＦ程度のものを用いる。絶縁層１７としては、表２に例示するように、Ｃ＝０．８５ｐＦに対して、材質がＳｉＮ（膜厚約０．２μｍ）であれば、辺の長さを約５０μｍ×約５０μｍ程度とし、材質がＳｉＯ2（膜厚約０．１μｍ）であれば、辺の長さを約５０μｍ×約５０μｍ程度とすればよい。
【表２】
【００２０】
第１の実施の形態に係る高周波増幅器の半導体基板２４に搭載される半導体装置の模式的平面パターン構成の図１のＪ部分の拡大図は、図５に示すように表され、図５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図６に示すように表される。
【００２１】
第１の実施の形態に係る高周波増幅器の半導体基板２４に搭載される半導体装置において、複数のＦＥＴセルは、半導体基板１１０と、半導体基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半導体基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ、複数のソース端子電極Ｓおよびドレイン端子電極Ｄと、ソース端子電極Ｓの下部に配置されたＶＩＡホール（図示省略）と、半導体基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓに対してＶＩＡホールを介して接続された接地電極（図示省略）とを備える。
【００２２】
ゲート端子電極Ｇには、ボンディングワイヤが接続され、ドレイン端子電極Ｄには、ボンディングワイヤが接続され、ソース端子電極Ｓの下部には、ＶＩＡホール（図示省略）が形成され、ＶＩＡホールの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓは、接地電極（図示省略）に接続されている。
【００２３】
半導体基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００２４】
第１の実施の形態に係る高周波増幅器の半導体基板２４に搭載される半導体装置のＦＥＴセルの構成例は、図６に示すように、半導体基板１１０と、半導体基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図６に示す構成例では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００２５】
図７は、隣接したユニットセル間のループを示しており、図８は、離散したユニットセル間のループを示している。第１の実施の形態に係る高周波増幅器では、図１に示したように、分配回路（分配ラインＳＬ２）とそれに対応する各ＦＥＴセルのそれぞれのゲート端子電極Ｇとの間には、ＦＥＴセルごとに安定化回路１０が配置されている。全てのループ波いずれかの安定化回路を通るので、第１の実施の形態に係る高周波増幅器によれば、隣接したユニットセルからなるループ（図７に例示するループＬＰ１）で起こる発振のみならず、離れたユニットセルからなるループ（図８に例示するループＬＰ２）で起こる発振についても抑制することができる。すなわち、第１の実施の形態に係る高周波増幅器によれば、安定化回路１０を、ユニットセル間ではなく、ユニットセルごとに配置しているので、いかなるセルの組み合わせによるループ発振に対しても有効となる。
【００２６】
図９は、比較例に係る安定化回路であって、シャント抵抗による安定化回路の構成例を示す。また、図１０は、第１の実施の形態に係る高周波増幅器が備える安定化回路１０であって、シリーズ抵抗による安定化回路の構成例を示す。図９および図１０に示すそれぞれの安定化回路は、１５ＧＨｚで動作する高周波増幅器を安定化するために検討されており、７ＧＨｚ以上で動作した場合でも安定化係数が１を超えるように設計されている。これは、ループ発振が生じやすい周波数は、動作周波数の整数倍と１／２であり、したがって動作周波数の１／２よりも高い周波数において安定化係数が１を超えていればループ発振は生じないからである。
【００２７】
また、比較例に係る安定化回路（シャント抵抗による安定化回路）では、図９に示すように、ゲート端子電極と接地との間に抵抗Ｒを入れる場合、高周波特性の劣化（高周波信号の流出）を防ぐために、大きなインダクタＬを配置しなければならない。一方、第１の実施の形態に係る安定化回路１０（シリーズ抵抗による安定化回路）では、図９に示すように、キャパシタＣと抵抗Ｒとの並列回路から構成されており、比較例に係る安定化回路のようなインダクタＬを配置する必要はない。
【００２８】
また、比較例に係る安定化回路（シャント抵抗による安定化回路）の場合は、接地が必要となるので、ＶＩＡホールを必要とするが、第１の実施の形態に係る安定化回路１０（シリーズ抵抗による安定化回路）の場合は、接地が不要なのでレイアウトがしやすい。
【００２９】
図１１は、比較例に係る安定化回路（シャント抵抗による安定化回路）と第１の実施の形態に係る安定化回路（シリーズ抵抗による安定化回路）において、それぞれの安定化係数への効果を比較するための図である。図１１において、線ｍ６はシャント抵抗による安定化回路の場合、線ｍ５はシリーズ抵抗による安定化回路の場合、線ｍ２は安定化回路なしの場合の安定化係数を示している。例えば、７ＧＨｚにおける利得について注目すると、シャント抵抗による安定化回路の場合の安定化係数は１．８４０であり、シリーズ抵抗による安定化回路の場合の安定化係数は１．０４１である。一方、安定化回路なしの場合の安定化係数は、２０ＧＨｚを超える付近でようやく１に達する。したがって、図１１から明らかなように、シャント抵抗による安定化回路の場合でもシリーズ抵抗による安定化回路の場合でも、動作周波数（１５ＧＨｚ）の１／２よりも高い周波数（約７ＧＨｚ以上の周波数）において、安定化係数は１を超える（すなわち、１／２ｆの安定化係数ｋを１以上にできる）。
【００３０】
図１２は、比較例に係る安定化回路（シャント抵抗による安定化回路）と第１の実施の形態に係る安定化回路（シリーズ抵抗による安定化回路）において、それぞれの利得への影響を比較するための図である。図１２において、線ｍ３はシャント抵抗による安定化回路の場合、線ｍ４はシリーズ抵抗による安定化回路の場合、線ｍ１は安定化回路なしの場合の利得への影響を示している。例えば、動作周波数（１５ＧＨｚ）における利得について注目すると、シャント抵抗による安定化回路の場合の利得は４．７５９ｄＢであり、シリーズ抵抗による安定化回路の場合の利得は４．７２９ｄＢである。したがって、図１２から明らかなように、動作周波数（１５ＧＨｚ）においては、シャント抵抗による安定化回路の場合でもシリーズ抵抗による安定化回路の場合でも、安定化回路なしの場合の利得（５．７９０ｄＢ）と比較しても約１ｄＢ程度しか利得は低下しない。
【００３１】
以上説明したように、第１の実施の形態に係る高周波増幅器が備える安定化回路１０は、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続され、キャパシタＣと抵抗Ｒとの並列回路から構成されており、シャント抵抗による安定化回路と同等の効果を奏する。
【００３２】
［第２の実施の形態］
第２の実施の形態に係る高周波増幅器の模式的平面パターン構成は、図１３に示すように表され、図１３に示す高周波増幅器の回路構成は、図１４に示すように表される。図１３のＩＶ−ＩＶ線に沿う模式的断面構造は、図１５に示すように表され、図１のＶ−Ｖ線に沿う模式的断面構造は、図１６に示すように表され、図１のＶＩ−ＶＩ線に沿う模式的断面構造は、図１７に示すように表される。
【００３３】
第２の実施の形態に係る高周波電力増幅器は、いわゆるディスクリート半導体（個別半導体）装置であって、図１３〜図１６に示すように、入力信号を分配する分配回路が形成される入力回路基板２０と、ユニットセル間で起こるループ発振を抑制する安定化回路１０が形成されるＲＣ回路基板２２と、入力回路基板２０により分配された入力信号を増幅する増幅素子が形成される半導体基板２４と、複数の増幅素子からの出力を合成する合成回路が形成される出力回路基板２６とを備える。なお、入力回路基板２０、ＲＣ回路基板２２、および出力回路基板２６は、誘電体基板上に形成される。入力回路基板２０には、入力端子Ｐｉ、分配ラインＳＬ１、および分配ラインＳＬ２が配置される。ＲＣ回路基板２２には、安定化回路１０が配置され、半導体基板２４には、増幅素子（ＦＥＴセル）が配置される。出力回路基板２６には、合成ラインＳＬ４、合成ラインＳＬ５、および出力端子Ｐｏが配置される。分配ラインＳＬ２と安定化回路１０とは、ボンディングワイヤＢＷ１（Ｌ１）によりそれぞれ接続され、安定化回路１０とＦＥＴセルのゲート端子電極Ｇとは、ボンディングワイヤＢＷ２（Ｌ２）によりそれぞれ接続され、ＦＥＴセルのドレイン端子電極Ｄと合成ラインＳＬ４とは、ボンディングワイヤＢＷ３（Ｌ３）によりそれぞれ接続される。すなわち、第２の実施の形態に係る高周波電力増幅器においては、キャパシタＣと抵抗Ｒとの並列回路から構成される安定化回路１０は、半導体基板２４上に配置されず、半導体基板２４とは別のＲＣ回路基板２２上に配置されている。
【００３４】
第２の実施の形態に係る高周波電力増幅器は、大電力を得るために、複数（この場合４つ）のユニットセル（ＦＥＴセル）を備えている。このためユニットセル数に応じて、入力信号を分配ラインＳＬ１，ＳＬ１で分配し、分配された信号を複数の増幅素子（ＦＥＴセル）で増幅した後に、増幅された入力信号を合成ラインＳＬ４，ＳＬ５で合成して、出力する。
【００３５】
より具体的には、高周波の入力信号は、入力端子Ｐｉから入力され、分配ラインＳＬ１は、入力端子Ｐｉから入力された信号を２つに分配し、分配ラインＳＬ２は、分配ラインＳＬ１が分配したそれぞれの信号をさらに２つに分配する。分配ラインＳＬ２が分配した各信号は、対応するゲート端子電極Ｇを介してＦＥＴセルにそれぞれ入力されて電力増幅される。ＦＥＴセルのドレイン端子に接続される合成ラインＳＬ４は、各ＦＥＴセルが電力増幅した２組の信号を１つに合成し、合成ラインＳＬ５は、合成ラインＳＬ４が合成した信号をさらに１つの信号に合成する。出力端子Ｐｏは、合成ラインＳＬ５が合成した信号を外部に出力する。
【００３６】
分配回路（分配ラインＳＬ２）とそれに対応するＦＥＴセルのゲート端子電極Ｇとの間には、ＦＥＴセルごとに安定化回路１０が配置されている。安定化回路１０は、隣接したユニットセルからなるループで起こる発振や、離れたユニットセルからなるループで起こる発振を抑制するための回路であり、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続される。安定化回路１０は、キャパシタＣと抵抗Ｒとの並列回路から構成される。
【００３７】
図１５〜図１７は、第２の実施の形態に係る安定化回路１０の構成例を示している。第２の実施の形態に係る安定化回路１０では、第１の誘電体基板（ＲＣ回路基板）２２と第２の誘電体基板２１とが積載されている。第１の誘電体基板２２上には、分配回路の並列キャパシタＣ１が形成され、第２の誘電体基板２１上には、キャパシタＣと抵抗Ｒとの並列回路から構成される安定化回路１０が形成され、第１の誘電体基板２２上のキャパシタＣ１と第２の誘電体基板２１上の抵抗Ｒとは、スルーホールＴＨに形成されたスルーホール電極２１ｂを介して接続されている。キャパシタＣ１は、接地電極２２ａおよび電極２１ａから形成される。抵抗Ｒは、第２の誘電体基板２１上に配置された抵抗体１８から構成され、キャパシタＣは、キャパシタ基板構造を有しており、電極２１ａおよび電極２１ｃから形成される。
【００３８】
第１の誘電体基板２２は、例えば、高誘電体（Ｋ＝１４０）材料が選択され、その厚さは約０．１ｍｍ程度に形成される。第２の誘電体基板２１は、例えば、アルミナ（Ｋ＝１０）材料が選択され、その厚さは約０．１ｍｍ程度に形成される。
【００３９】
抵抗体１８としては、例えば、シート抵抗５０Ω／□であるＮｉＣｒを用い、形状は、幅約５０μｍ×長さ約３０μｍ程度とする。
【００４０】
キャパシタＣとしては、例えば、容量値が約０．５〜約１．０ｐＦ程度のものを用いる。キャパシタＣを実現するためのキャパシタ基板（第２の誘電体基板２１）としては、表３に例示するように、Ｃ＝０．８５ｐＦに対して、材質がアルミナ（厚さ約１００μｍ）で、辺の長さを約１ｍｍ×約１ｍｍ程度とする。
【表３】
【００４１】
以上説明したように、第２の実施の形態に係る高周波増幅器によれば、ＦＥＴセルごとに安定化回路１０が配置されているので、隣接したユニットセルからなるループで起こる発振のみならず、離れたユニットセルからなるループで起こる発振についても抑制することができる。すなわち、安定化回路１０を、ユニットセル間ではなく、ユニットセル間ごとに配置しているので、いかなるセルの組み合わせによるループ発振に対しても有効となる。
【００４２】
また、第２の実施の形態に係る高周波増幅器が備える安定化回路１０は、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続され、キャパシタＣと抵抗Ｒとの並列回路から構成されており、シャント抵抗による安定化回路と同等の効果を奏する。
【００４３】
さらにまた、第２の実施の形態に係る高周波増幅器のようなディスクリート型の場合、シャント抵抗による安定化回路を形成するときにシャントコイルが必要となり、その結果、整合回路のシリーズコイルとの結合の影響を受けやすいが、シリーズ抵抗による安定化回路を形成する場合には、そのような結合は生じない。
【００４４】
［第３の実施の形態］
第３の実施の形態に係る高周波増幅器の模式的平面パターン構成は、図１８に示すように表され、図１８に示す高周波増幅器の回路構成は、図１９に示すように表される。
【００４５】
第３の実施の形態に係る高周波電力増幅器は、いわゆるディスクリート半導体（個別半導体）装置であって、図１８〜図１９に示すように、入力信号を分配する分配回路とユニットセル間で起こるループ発振を抑制する安定化回路１０が形成されるとが形成される入力回路基板１９と、分配された信号を増幅する増幅素子が形成される半導体基板２４と、複数の増幅素子の出力を合成する合成回路が形成される出力回路基板２６とを備える。なお、入力回路基板１９および出力回路基板２６は、誘電体基板により構成される。入力回路基板２０には、入力端子Ｐｉ、分配ラインＳＬ１、分配ラインＳＬ２、スタブ回路ＳＴ、および安定化回路１０が配置される。半導体基板２４には、分配ラインＳＬ３、増幅素子（ＦＥＴセル）が配置される。出力回路基板２６には、合成ラインＳＬ４、合成ラインＳＬ５、および出力端子Ｐｏが配置される。安定化回路１０と分配ラインＳＬ３とは、ボンディングワイヤＢＷ２（Ｌ２）によりそれぞれ接続され、ＦＥＴセルのドレイン端子電極Ｄと合成ラインＳＬ４とは、ボンディングワイヤＢＷ３（Ｌ３）によりそれぞれ接続される。すなわち、第３の実施の形態に係る高周波電力増幅器においては、キャパシタＣと抵抗Ｒとの並列回路から構成される安定化回路１０は、半導体基板２４上に配置されず、半導体基板２４とは別の入力回路基板１９上に分配回路とともに配置されている。
【００４６】
第３の実施の形態に係る高周波電力増幅器は、大電力を得るために、複数（この場合４つ）のユニットセル（ＦＥＴセル）を備えている。このためユニットセル数に応じて、入力信号を分配ラインＳＬ１，ＳＬ１で分配し、分配された信号を複数の増幅素子（ＦＥＴセル）で増幅した後に、増幅された入力信号を合成ラインＳＬ４，ＳＬ５で合成して、出力する。
【００４７】
より具体的には、高周波の入力信号は、入力端子Ｐｉから入力され、分配ラインＳＬ１は、入力端子Ｐｉから入力された信号を２つに分配し、分配ラインＳＬ２は、分配ラインＳＬ１が分配したそれぞれの信号をさらに２つに分配する。分配ラインＳＬ２が分配した各信号は、分配ラインＳＬ３を介してゲート端子電極ＧからＦＥＴセルにそれぞれ入力されて電力増幅される。ＦＥＴセルのドレイン端子に接続される合成ラインＳＬ４は、各ＦＥＴセルが電力増幅した２組の信号を１つに合成し、合成ラインＳＬ５は、合成ラインＳＬ４が合成した信号をさらに１つの信号に合成する。出力端子Ｐｏは、合成ラインＳＬ５が合成した信号を外部に出力する。また、分配器ＳＬ２が分配したそれぞれの信号の伝送経路上には、スタブ回路ＳＴがそれぞれ配置されている。
【００４８】
分配回路（分配ラインＳＬ２）とそれに対応するＦＥＴセルのゲート端子電極Ｇとの間には、ＦＥＴセルごとに安定化回路１０が配置されている。安定化回路１０は、隣接したユニットセルからなるループで起こる発振や、離れたユニットセルからなるループで起こる発振を抑制するための回路であり、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続される。安定化回路１０は、キャパシタＣと抵抗Ｒとの並列回路から構成される。なお、第３の実施の形態に係る安定化回路１０の構成は、第１の実施の形態に係る安定化回路１０の構成と同様であるため、その説明を省略する。
【００４９】
以上説明したように、第３の実施の形態に係る高周波増幅器によれば、ＦＥＴセルごとに安定化回路１０が配置されているので、隣接したユニットセルからなるループで起こる発振のみならず、離れたユニットセルからなるループで起こる発振についても抑制することができる。すなわち、安定化回路１０を、ユニットセル間ではなく、ユニットセル間ごとに配置しているので、いかなるセルの組み合わせによるループ発振に対しても有効となる。
【００５０】
また、第３の実施の形態に係る高周波増幅器が備える安定化回路１０は、分配ラインＳＬ２とゲート端子電極Ｇとの間にそれぞれ直列に接続され、キャパシタＣと抵抗Ｒとの並列回路から構成されており、シャント抵抗による安定化回路と同等の効果を奏する。
【００５１】
以上説明した実施形態によれば、ユニットセルの組み合わせで形成されるすべてのループ発振を抑制することができる高周波増幅器を提供することができる。
【００５２】
［その他の実施の形態］
実施の形態に係る高周波増幅器を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５３】
なお、実施の形態に係る高周波増幅器に搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
【００５４】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００５５】
１０…安定化回路
１２、１４…電極
１６、１８…抵抗体
１７…絶縁層
１９、２０…入力回路基板
２１…第２の誘電体基板
２１ａ、２１ｃ…電極
２１ｂ…スルーホール電極
２２…第１の誘電体基板（ＲＣ回路基板）
２２ａ…接地電極
２６…出力回路基板
２４…半導体基板
１１０…半導体基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
ＢＷ１、ＢＷ２、ＢＷ３…ボンディングワイヤ
Ｃ、Ｃ１…キャパシタ
Ｄ…ドレイン端子電極
Ｇ…ゲート端子電極
ＬＰ１、ＬＰ２…ループ
Ｓ…ソース端子電極
Ｐｉ…入力端子
Ｐｏ…出力端子
Ｒ…抵抗
ＳＬ１、ＳＬ２、ＳＬ３…分配ライン
ＳＴ…スタブ回路
ＴＨ…スルーホール
【技術分野】
【０００１】
本発明の実施形態は、高周波増幅器に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などの高性能化に伴い、オッドモード（Odd Mode）のループ発振の周波数が高くなり、そのループは、ユニットセル間にまで小さくなっている。
【０００３】
このようなユニットセル間に起こる発振を抑制するために、ユニットセル間の適切な位置に抵抗（セル間抵抗）を配置する技術や、ゲート端子と接地との間に抵抗（シャント抵抗）を配置する技術などが適用されてきた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３３６４４５号公報
【特許文献２】特開平８−３３５８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
セル間に配置された抵抗は、隣接したユニットセルからなるループで起こる発振の抑制には有効であるものの、離れたユニットセルからなるループで起こる発振の抑制には効果がないという問題があった。
【０００６】
また、ゲート端子と接地との間に抵抗を配置する場合、高周波特性の劣化（高周波信号の流出）を防ぐために大きなインダクタを形成しなければならないという問題があった。
【０００７】
本実施の形態が解決しようとする課題は、ユニットセルの組み合わせで形成されるすべてのループ発振を抑制することができる高周波増幅器を提供することにある。
【課題を解決するための手段】
【０００８】
本実施の形態に係る高周波増幅器は、各ユニットセルに対して直列に安定化回路を配置することにより、隣接したユニットセルからなるループで起こる発振も、離れたユニットセルからなるループで起こる発振も抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る高周波増幅器の模式的平面パターン構成図。
【図２】第１の実施の形態に係る高周波増幅器の回路構成を示す概略図。
【図３】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図４】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】図１のＪ部分の拡大図。
【図６】図５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７】隣接したユニットセル間のループを示す概略図。
【図８】離散したユニットセル間のループを示す概略図。
【図９】比較例に係る安定化回路の構成を示す概略図。
【図１０】第１の実施の形態に係る高周波増幅器が備える安定化回路の構成を示す概略図。
【図１１】比較例に係る安定化回路と第１の実施の形態に係る安定化回路において、それぞれの安定化係数への効果を比較するための図。
【図１２】比較例に係る安定化回路と第１の実施の形態に係る安定化回路において、それぞれの利得への影響を比較するための図。
【図１３】第２の実施の形態に係る高周波増幅器の模式的平面パターン構成図。
【図１４】第２の実施の形態に係る高周波増幅器の回路構成を示す概略図。
【図１５】図１３のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１６】図１３のＶ−Ｖ線に沿う模式的断面構造図。
【図１７】図１３のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１８】第３の実施の形態に係る高周波増幅器の模式的平面パターン構成図。
【図１９】第３の実施の形態に係る高周波増幅器の回路構成を示す概略図。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
［第１の実施の形態］
第１の実施の形態に係る高周波増幅器の模式的平面パターン構成は、図１に示すように表され、図１に示す高周波増幅器の回路構成は、図２に示すように表される。図１のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表され、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図４に示すように表される。
【００１３】
第１の実施の形態に係る高周波電力増幅器は、例えば、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）であって、図１〜図４に示すように、半導体基板２４と、半導体基板２４上にそれぞれ配置される入力端子Ｐｉ、分配ラインＳＬ１、分配ラインＳＬ２、スタブ回路ＳＴ、分配ラインＳＬ３、増幅素子（ＦＥＴセル）、合成ラインＳＬ４、合成ラインＳＬ５、および出力端子Ｐｏを備える。第１の実施の形態に係る高周波電力増幅器は、大電力を得るために、入力信号を分配回路（分配ラインＳＬ１，ＳＬ２）で分配し、分配された信号を複数の増幅素子（ＦＥＴセル）で増幅した後に、増幅された入力信号を分配回路（合成ラインＳＬ４，ＳＬ５）で合成して、出力する。このため、第１の実施の形態に係る高周波電力増幅器は、分配された入力信号の数に応じて、複数（この場合４つ）のユニットセル（ＦＥＴセル）を備えている。
【００１４】
より具体的には、高周波の入力信号は、入力端子Ｐｉから入力され、分配ラインＳＬ１は、入力端子Ｐｉから入力された信号を２つに分配し、分配ラインＳＬ２は、分配ラインＳＬ１が分配したそれぞれの信号をさらに２つに分配する。分配ラインＳＬ２が分配した各信号は、分配ラインＳＬ３を介してＦＥＴセルのゲート端子電極Ｇにそれぞれ入力されて電力増幅される。ＦＥＴセルのドレイン端子に接続される合成ラインＳＬ４は、各ＦＥＴセルが電力増幅した２組の信号を１つに合成し、合成ラインＳＬ５は、合成ラインＳＬ４が合成した信号をさらに１つの信号に合成する。出力端子Ｐｏは、合成ラインＳＬ５が合成した信号を外部に出力する。また、分配器ＳＬ２が分配したそれぞれの信号の伝送経路上には、スタブ回路ＳＴがそれぞれ配置されている。
【００１５】
分配回路（分配ラインＳＬ２）とそれに対応するＦＥＴセルのゲート端子電極Ｇとの間には、ＦＥＴセルごとに安定化回路１０が配置されている。安定化回路１０は、隣接したユニットセルからなるループで起こる発振や、離れたユニットセルからなるループで起こる発振を抑制するための回路であり、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続される。安定化回路１０は、キャパシタＣと抵抗Ｒとの並列回路から構成される。
【００１６】
図３は、第１の実施の形態に係る安定化回路１０を構成する抵抗Ｒの構成例を示している。抵抗Ｒは、半導体基板２４上に配置された電極１２の一方の端と電極１４の一方の端との間の半導体基板２４上に配置された抵抗体１６から構成される。電極１２の先端部と電極１４の先端部は、それぞれ、抵抗体１６に乗り上げるようにして抵抗体１６と接続している。一方、電極１２の他方の端は、分配ラインＳＬ２に接続され、電極１４の他方の端は、分配ラインＳＬ３に接続されている。
【００１７】
抵抗Ｒとしては、例えば、Ｒ＝３０Ω程度のものを用いる。３０Ωの抵抗Ｒを実現するための抵抗体１６としては、表１に例示するように、例えば、材質がＧａＡｓ（Ｓｉドーズ量４×１０13／ｃｍ2）であれば、線幅約５０μｍ×長さ約２０μｍ程度とし、材質がＡｌＧａＮ／ＧａＮ（ＡｌＧａＮ層のＡｌ組成２５％、厚さ２５ｎｍ）であれば、線幅約５０μｍ×長さ約４μｍ程度とすればよい。
【表１】
【００１８】
図４は、第１の実施の形態に係る安定化回路１０を構成するキャパシタＣの構成例を示している。キャパシタＣは、ＭＩＭ構造（金属−絶縁体−金属構造、つまり絶縁層１７を金属（電極１２，１４）で挟み込んだ構造）で形成されており、半導体基板２４上に配置された電極１２および電極１４と、電極１２の一方の端と電極１４の一方の端との間の半導体基板２４上に配置された絶縁層１７とから構成される。絶縁層１７は、電極１２に乗り上げるようにして電極１２と接続され、電極１４は、絶縁層１７に乗り上げるようにして絶縁層１７と接続されている。したがって、絶縁層１７を電極１２、１４で挟み込んだ構造になっている。一方、電極１２の他端は、分配ラインＳＬ２に接続され、電極１４の他端は、分配ラインＳＬ３に接続されている。
【００１９】
キャパシタＣとしては、例えば、容量値が約０．５〜約１．０ｐＦ程度のものを用いる。絶縁層１７としては、表２に例示するように、Ｃ＝０．８５ｐＦに対して、材質がＳｉＮ（膜厚約０．２μｍ）であれば、辺の長さを約５０μｍ×約５０μｍ程度とし、材質がＳｉＯ2（膜厚約０．１μｍ）であれば、辺の長さを約５０μｍ×約５０μｍ程度とすればよい。
【表２】
【００２０】
第１の実施の形態に係る高周波増幅器の半導体基板２４に搭載される半導体装置の模式的平面パターン構成の図１のＪ部分の拡大図は、図５に示すように表され、図５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図６に示すように表される。
【００２１】
第１の実施の形態に係る高周波増幅器の半導体基板２４に搭載される半導体装置において、複数のＦＥＴセルは、半導体基板１１０と、半導体基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半導体基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ、複数のソース端子電極Ｓおよびドレイン端子電極Ｄと、ソース端子電極Ｓの下部に配置されたＶＩＡホール（図示省略）と、半導体基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓに対してＶＩＡホールを介して接続された接地電極（図示省略）とを備える。
【００２２】
ゲート端子電極Ｇには、ボンディングワイヤが接続され、ドレイン端子電極Ｄには、ボンディングワイヤが接続され、ソース端子電極Ｓの下部には、ＶＩＡホール（図示省略）が形成され、ＶＩＡホールの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓは、接地電極（図示省略）に接続されている。
【００２３】
半導体基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００２４】
第１の実施の形態に係る高周波増幅器の半導体基板２４に搭載される半導体装置のＦＥＴセルの構成例は、図６に示すように、半導体基板１１０と、半導体基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図６に示す構成例では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００２５】
図７は、隣接したユニットセル間のループを示しており、図８は、離散したユニットセル間のループを示している。第１の実施の形態に係る高周波増幅器では、図１に示したように、分配回路（分配ラインＳＬ２）とそれに対応する各ＦＥＴセルのそれぞれのゲート端子電極Ｇとの間には、ＦＥＴセルごとに安定化回路１０が配置されている。全てのループ波いずれかの安定化回路を通るので、第１の実施の形態に係る高周波増幅器によれば、隣接したユニットセルからなるループ（図７に例示するループＬＰ１）で起こる発振のみならず、離れたユニットセルからなるループ（図８に例示するループＬＰ２）で起こる発振についても抑制することができる。すなわち、第１の実施の形態に係る高周波増幅器によれば、安定化回路１０を、ユニットセル間ではなく、ユニットセルごとに配置しているので、いかなるセルの組み合わせによるループ発振に対しても有効となる。
【００２６】
図９は、比較例に係る安定化回路であって、シャント抵抗による安定化回路の構成例を示す。また、図１０は、第１の実施の形態に係る高周波増幅器が備える安定化回路１０であって、シリーズ抵抗による安定化回路の構成例を示す。図９および図１０に示すそれぞれの安定化回路は、１５ＧＨｚで動作する高周波増幅器を安定化するために検討されており、７ＧＨｚ以上で動作した場合でも安定化係数が１を超えるように設計されている。これは、ループ発振が生じやすい周波数は、動作周波数の整数倍と１／２であり、したがって動作周波数の１／２よりも高い周波数において安定化係数が１を超えていればループ発振は生じないからである。
【００２７】
また、比較例に係る安定化回路（シャント抵抗による安定化回路）では、図９に示すように、ゲート端子電極と接地との間に抵抗Ｒを入れる場合、高周波特性の劣化（高周波信号の流出）を防ぐために、大きなインダクタＬを配置しなければならない。一方、第１の実施の形態に係る安定化回路１０（シリーズ抵抗による安定化回路）では、図９に示すように、キャパシタＣと抵抗Ｒとの並列回路から構成されており、比較例に係る安定化回路のようなインダクタＬを配置する必要はない。
【００２８】
また、比較例に係る安定化回路（シャント抵抗による安定化回路）の場合は、接地が必要となるので、ＶＩＡホールを必要とするが、第１の実施の形態に係る安定化回路１０（シリーズ抵抗による安定化回路）の場合は、接地が不要なのでレイアウトがしやすい。
【００２９】
図１１は、比較例に係る安定化回路（シャント抵抗による安定化回路）と第１の実施の形態に係る安定化回路（シリーズ抵抗による安定化回路）において、それぞれの安定化係数への効果を比較するための図である。図１１において、線ｍ６はシャント抵抗による安定化回路の場合、線ｍ５はシリーズ抵抗による安定化回路の場合、線ｍ２は安定化回路なしの場合の安定化係数を示している。例えば、７ＧＨｚにおける利得について注目すると、シャント抵抗による安定化回路の場合の安定化係数は１．８４０であり、シリーズ抵抗による安定化回路の場合の安定化係数は１．０４１である。一方、安定化回路なしの場合の安定化係数は、２０ＧＨｚを超える付近でようやく１に達する。したがって、図１１から明らかなように、シャント抵抗による安定化回路の場合でもシリーズ抵抗による安定化回路の場合でも、動作周波数（１５ＧＨｚ）の１／２よりも高い周波数（約７ＧＨｚ以上の周波数）において、安定化係数は１を超える（すなわち、１／２ｆの安定化係数ｋを１以上にできる）。
【００３０】
図１２は、比較例に係る安定化回路（シャント抵抗による安定化回路）と第１の実施の形態に係る安定化回路（シリーズ抵抗による安定化回路）において、それぞれの利得への影響を比較するための図である。図１２において、線ｍ３はシャント抵抗による安定化回路の場合、線ｍ４はシリーズ抵抗による安定化回路の場合、線ｍ１は安定化回路なしの場合の利得への影響を示している。例えば、動作周波数（１５ＧＨｚ）における利得について注目すると、シャント抵抗による安定化回路の場合の利得は４．７５９ｄＢであり、シリーズ抵抗による安定化回路の場合の利得は４．７２９ｄＢである。したがって、図１２から明らかなように、動作周波数（１５ＧＨｚ）においては、シャント抵抗による安定化回路の場合でもシリーズ抵抗による安定化回路の場合でも、安定化回路なしの場合の利得（５．７９０ｄＢ）と比較しても約１ｄＢ程度しか利得は低下しない。
【００３１】
以上説明したように、第１の実施の形態に係る高周波増幅器が備える安定化回路１０は、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続され、キャパシタＣと抵抗Ｒとの並列回路から構成されており、シャント抵抗による安定化回路と同等の効果を奏する。
【００３２】
［第２の実施の形態］
第２の実施の形態に係る高周波増幅器の模式的平面パターン構成は、図１３に示すように表され、図１３に示す高周波増幅器の回路構成は、図１４に示すように表される。図１３のＩＶ−ＩＶ線に沿う模式的断面構造は、図１５に示すように表され、図１のＶ−Ｖ線に沿う模式的断面構造は、図１６に示すように表され、図１のＶＩ−ＶＩ線に沿う模式的断面構造は、図１７に示すように表される。
【００３３】
第２の実施の形態に係る高周波電力増幅器は、いわゆるディスクリート半導体（個別半導体）装置であって、図１３〜図１６に示すように、入力信号を分配する分配回路が形成される入力回路基板２０と、ユニットセル間で起こるループ発振を抑制する安定化回路１０が形成されるＲＣ回路基板２２と、入力回路基板２０により分配された入力信号を増幅する増幅素子が形成される半導体基板２４と、複数の増幅素子からの出力を合成する合成回路が形成される出力回路基板２６とを備える。なお、入力回路基板２０、ＲＣ回路基板２２、および出力回路基板２６は、誘電体基板上に形成される。入力回路基板２０には、入力端子Ｐｉ、分配ラインＳＬ１、および分配ラインＳＬ２が配置される。ＲＣ回路基板２２には、安定化回路１０が配置され、半導体基板２４には、増幅素子（ＦＥＴセル）が配置される。出力回路基板２６には、合成ラインＳＬ４、合成ラインＳＬ５、および出力端子Ｐｏが配置される。分配ラインＳＬ２と安定化回路１０とは、ボンディングワイヤＢＷ１（Ｌ１）によりそれぞれ接続され、安定化回路１０とＦＥＴセルのゲート端子電極Ｇとは、ボンディングワイヤＢＷ２（Ｌ２）によりそれぞれ接続され、ＦＥＴセルのドレイン端子電極Ｄと合成ラインＳＬ４とは、ボンディングワイヤＢＷ３（Ｌ３）によりそれぞれ接続される。すなわち、第２の実施の形態に係る高周波電力増幅器においては、キャパシタＣと抵抗Ｒとの並列回路から構成される安定化回路１０は、半導体基板２４上に配置されず、半導体基板２４とは別のＲＣ回路基板２２上に配置されている。
【００３４】
第２の実施の形態に係る高周波電力増幅器は、大電力を得るために、複数（この場合４つ）のユニットセル（ＦＥＴセル）を備えている。このためユニットセル数に応じて、入力信号を分配ラインＳＬ１，ＳＬ１で分配し、分配された信号を複数の増幅素子（ＦＥＴセル）で増幅した後に、増幅された入力信号を合成ラインＳＬ４，ＳＬ５で合成して、出力する。
【００３５】
より具体的には、高周波の入力信号は、入力端子Ｐｉから入力され、分配ラインＳＬ１は、入力端子Ｐｉから入力された信号を２つに分配し、分配ラインＳＬ２は、分配ラインＳＬ１が分配したそれぞれの信号をさらに２つに分配する。分配ラインＳＬ２が分配した各信号は、対応するゲート端子電極Ｇを介してＦＥＴセルにそれぞれ入力されて電力増幅される。ＦＥＴセルのドレイン端子に接続される合成ラインＳＬ４は、各ＦＥＴセルが電力増幅した２組の信号を１つに合成し、合成ラインＳＬ５は、合成ラインＳＬ４が合成した信号をさらに１つの信号に合成する。出力端子Ｐｏは、合成ラインＳＬ５が合成した信号を外部に出力する。
【００３６】
分配回路（分配ラインＳＬ２）とそれに対応するＦＥＴセルのゲート端子電極Ｇとの間には、ＦＥＴセルごとに安定化回路１０が配置されている。安定化回路１０は、隣接したユニットセルからなるループで起こる発振や、離れたユニットセルからなるループで起こる発振を抑制するための回路であり、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続される。安定化回路１０は、キャパシタＣと抵抗Ｒとの並列回路から構成される。
【００３７】
図１５〜図１７は、第２の実施の形態に係る安定化回路１０の構成例を示している。第２の実施の形態に係る安定化回路１０では、第１の誘電体基板（ＲＣ回路基板）２２と第２の誘電体基板２１とが積載されている。第１の誘電体基板２２上には、分配回路の並列キャパシタＣ１が形成され、第２の誘電体基板２１上には、キャパシタＣと抵抗Ｒとの並列回路から構成される安定化回路１０が形成され、第１の誘電体基板２２上のキャパシタＣ１と第２の誘電体基板２１上の抵抗Ｒとは、スルーホールＴＨに形成されたスルーホール電極２１ｂを介して接続されている。キャパシタＣ１は、接地電極２２ａおよび電極２１ａから形成される。抵抗Ｒは、第２の誘電体基板２１上に配置された抵抗体１８から構成され、キャパシタＣは、キャパシタ基板構造を有しており、電極２１ａおよび電極２１ｃから形成される。
【００３８】
第１の誘電体基板２２は、例えば、高誘電体（Ｋ＝１４０）材料が選択され、その厚さは約０．１ｍｍ程度に形成される。第２の誘電体基板２１は、例えば、アルミナ（Ｋ＝１０）材料が選択され、その厚さは約０．１ｍｍ程度に形成される。
【００３９】
抵抗体１８としては、例えば、シート抵抗５０Ω／□であるＮｉＣｒを用い、形状は、幅約５０μｍ×長さ約３０μｍ程度とする。
【００４０】
キャパシタＣとしては、例えば、容量値が約０．５〜約１．０ｐＦ程度のものを用いる。キャパシタＣを実現するためのキャパシタ基板（第２の誘電体基板２１）としては、表３に例示するように、Ｃ＝０．８５ｐＦに対して、材質がアルミナ（厚さ約１００μｍ）で、辺の長さを約１ｍｍ×約１ｍｍ程度とする。
【表３】
【００４１】
以上説明したように、第２の実施の形態に係る高周波増幅器によれば、ＦＥＴセルごとに安定化回路１０が配置されているので、隣接したユニットセルからなるループで起こる発振のみならず、離れたユニットセルからなるループで起こる発振についても抑制することができる。すなわち、安定化回路１０を、ユニットセル間ではなく、ユニットセル間ごとに配置しているので、いかなるセルの組み合わせによるループ発振に対しても有効となる。
【００４２】
また、第２の実施の形態に係る高周波増幅器が備える安定化回路１０は、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続され、キャパシタＣと抵抗Ｒとの並列回路から構成されており、シャント抵抗による安定化回路と同等の効果を奏する。
【００４３】
さらにまた、第２の実施の形態に係る高周波増幅器のようなディスクリート型の場合、シャント抵抗による安定化回路を形成するときにシャントコイルが必要となり、その結果、整合回路のシリーズコイルとの結合の影響を受けやすいが、シリーズ抵抗による安定化回路を形成する場合には、そのような結合は生じない。
【００４４】
［第３の実施の形態］
第３の実施の形態に係る高周波増幅器の模式的平面パターン構成は、図１８に示すように表され、図１８に示す高周波増幅器の回路構成は、図１９に示すように表される。
【００４５】
第３の実施の形態に係る高周波電力増幅器は、いわゆるディスクリート半導体（個別半導体）装置であって、図１８〜図１９に示すように、入力信号を分配する分配回路とユニットセル間で起こるループ発振を抑制する安定化回路１０が形成されるとが形成される入力回路基板１９と、分配された信号を増幅する増幅素子が形成される半導体基板２４と、複数の増幅素子の出力を合成する合成回路が形成される出力回路基板２６とを備える。なお、入力回路基板１９および出力回路基板２６は、誘電体基板により構成される。入力回路基板２０には、入力端子Ｐｉ、分配ラインＳＬ１、分配ラインＳＬ２、スタブ回路ＳＴ、および安定化回路１０が配置される。半導体基板２４には、分配ラインＳＬ３、増幅素子（ＦＥＴセル）が配置される。出力回路基板２６には、合成ラインＳＬ４、合成ラインＳＬ５、および出力端子Ｐｏが配置される。安定化回路１０と分配ラインＳＬ３とは、ボンディングワイヤＢＷ２（Ｌ２）によりそれぞれ接続され、ＦＥＴセルのドレイン端子電極Ｄと合成ラインＳＬ４とは、ボンディングワイヤＢＷ３（Ｌ３）によりそれぞれ接続される。すなわち、第３の実施の形態に係る高周波電力増幅器においては、キャパシタＣと抵抗Ｒとの並列回路から構成される安定化回路１０は、半導体基板２４上に配置されず、半導体基板２４とは別の入力回路基板１９上に分配回路とともに配置されている。
【００４６】
第３の実施の形態に係る高周波電力増幅器は、大電力を得るために、複数（この場合４つ）のユニットセル（ＦＥＴセル）を備えている。このためユニットセル数に応じて、入力信号を分配ラインＳＬ１，ＳＬ１で分配し、分配された信号を複数の増幅素子（ＦＥＴセル）で増幅した後に、増幅された入力信号を合成ラインＳＬ４，ＳＬ５で合成して、出力する。
【００４７】
より具体的には、高周波の入力信号は、入力端子Ｐｉから入力され、分配ラインＳＬ１は、入力端子Ｐｉから入力された信号を２つに分配し、分配ラインＳＬ２は、分配ラインＳＬ１が分配したそれぞれの信号をさらに２つに分配する。分配ラインＳＬ２が分配した各信号は、分配ラインＳＬ３を介してゲート端子電極ＧからＦＥＴセルにそれぞれ入力されて電力増幅される。ＦＥＴセルのドレイン端子に接続される合成ラインＳＬ４は、各ＦＥＴセルが電力増幅した２組の信号を１つに合成し、合成ラインＳＬ５は、合成ラインＳＬ４が合成した信号をさらに１つの信号に合成する。出力端子Ｐｏは、合成ラインＳＬ５が合成した信号を外部に出力する。また、分配器ＳＬ２が分配したそれぞれの信号の伝送経路上には、スタブ回路ＳＴがそれぞれ配置されている。
【００４８】
分配回路（分配ラインＳＬ２）とそれに対応するＦＥＴセルのゲート端子電極Ｇとの間には、ＦＥＴセルごとに安定化回路１０が配置されている。安定化回路１０は、隣接したユニットセルからなるループで起こる発振や、離れたユニットセルからなるループで起こる発振を抑制するための回路であり、分配回路（分配ラインＳＬ２）とゲート端子電極Ｇとの間にそれぞれ直列に接続される。安定化回路１０は、キャパシタＣと抵抗Ｒとの並列回路から構成される。なお、第３の実施の形態に係る安定化回路１０の構成は、第１の実施の形態に係る安定化回路１０の構成と同様であるため、その説明を省略する。
【００４９】
以上説明したように、第３の実施の形態に係る高周波増幅器によれば、ＦＥＴセルごとに安定化回路１０が配置されているので、隣接したユニットセルからなるループで起こる発振のみならず、離れたユニットセルからなるループで起こる発振についても抑制することができる。すなわち、安定化回路１０を、ユニットセル間ではなく、ユニットセル間ごとに配置しているので、いかなるセルの組み合わせによるループ発振に対しても有効となる。
【００５０】
また、第３の実施の形態に係る高周波増幅器が備える安定化回路１０は、分配ラインＳＬ２とゲート端子電極Ｇとの間にそれぞれ直列に接続され、キャパシタＣと抵抗Ｒとの並列回路から構成されており、シャント抵抗による安定化回路と同等の効果を奏する。
【００５１】
以上説明した実施形態によれば、ユニットセルの組み合わせで形成されるすべてのループ発振を抑制することができる高周波増幅器を提供することができる。
【００５２】
［その他の実施の形態］
実施の形態に係る高周波増幅器を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５３】
なお、実施の形態に係る高周波増幅器に搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
【００５４】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００５５】
１０…安定化回路
１２、１４…電極
１６、１８…抵抗体
１７…絶縁層
１９、２０…入力回路基板
２１…第２の誘電体基板
２１ａ、２１ｃ…電極
２１ｂ…スルーホール電極
２２…第１の誘電体基板（ＲＣ回路基板）
２２ａ…接地電極
２６…出力回路基板
２４…半導体基板
１１０…半導体基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
ＢＷ１、ＢＷ２、ＢＷ３…ボンディングワイヤ
Ｃ、Ｃ１…キャパシタ
Ｄ…ドレイン端子電極
Ｇ…ゲート端子電極
ＬＰ１、ＬＰ２…ループ
Ｓ…ソース端子電極
Ｐｉ…入力端子
Ｐｏ…出力端子
Ｒ…抵抗
ＳＬ１、ＳＬ２、ＳＬ３…分配ライン
ＳＴ…スタブ回路
ＴＨ…スルーホール
【特許請求の範囲】
【請求項１】
入力された信号を分配する分配回路と、
前記分配回路が分配した前記信号を増幅するＦＥＴセルと、
前記分配回路と前記ＦＥＴセルのゲート端子との間に直列に接続され、キャパシタと抵抗との並列回路から構成される安定化回路と、
前記ＦＥＴセルが増幅した前記信号を合成する合成回路と
を備え、前記安定化回路を前記ＦＥＴセルごとに直列に配置することを特徴とする高周波増幅器。
【請求項２】
前記安定化回路は、前記ＦＥＴセルが形成された半導体基板上に配置されることを特徴とする請求項１に記載の高周波増幅器。
【請求項３】
前記安定化回路は、前記ＦＥＴセルが配置された半導体基板以外の基板上に配置されることを特徴とする請求項１に記載の高周波増幅器。
【請求項４】
前記分配回路、前記安定化回路、および前記合成回路は、前記ＦＥＴセルが配置された半導体基板以外の基板上に配置されることを特徴とする請求項１に記載の高周波増幅器。
【請求項５】
前記分配回路と前記安定化回路とは、前記ＦＥＴセルが配置された半導体基板以外の同一の基板上に配置されることを特徴とする請求項４に記載の高周波増幅器。
【請求項６】
前記安定化回路は、第１の誘電体基板と第２の誘電体基板とを備え、
前記第１の誘電体基板上には、前記分配回路の並列キャパシタが配置され、
前記第２の誘電体基板上には、前記並列回路が配置され、
前記第１の誘電体基板上の前記キャパシタと前記第２の誘電体基板上の前記並列回路の前記抵抗とは、スルーホールを介して接続されることを特徴とする請求項４または５に記載の高周波増幅器。
【請求項７】
前記半導体基板以外の基板は、誘電体基板であることを特徴とする請求項３〜５のいずれか１項に記載の高周波増幅器。
【請求項１】
入力された信号を分配する分配回路と、
前記分配回路が分配した前記信号を増幅するＦＥＴセルと、
前記分配回路と前記ＦＥＴセルのゲート端子との間に直列に接続され、キャパシタと抵抗との並列回路から構成される安定化回路と、
前記ＦＥＴセルが増幅した前記信号を合成する合成回路と
を備え、前記安定化回路を前記ＦＥＴセルごとに直列に配置することを特徴とする高周波増幅器。
【請求項２】
前記安定化回路は、前記ＦＥＴセルが形成された半導体基板上に配置されることを特徴とする請求項１に記載の高周波増幅器。
【請求項３】
前記安定化回路は、前記ＦＥＴセルが配置された半導体基板以外の基板上に配置されることを特徴とする請求項１に記載の高周波増幅器。
【請求項４】
前記分配回路、前記安定化回路、および前記合成回路は、前記ＦＥＴセルが配置された半導体基板以外の基板上に配置されることを特徴とする請求項１に記載の高周波増幅器。
【請求項５】
前記分配回路と前記安定化回路とは、前記ＦＥＴセルが配置された半導体基板以外の同一の基板上に配置されることを特徴とする請求項４に記載の高周波増幅器。
【請求項６】
前記安定化回路は、第１の誘電体基板と第２の誘電体基板とを備え、
前記第１の誘電体基板上には、前記分配回路の並列キャパシタが配置され、
前記第２の誘電体基板上には、前記並列回路が配置され、
前記第１の誘電体基板上の前記キャパシタと前記第２の誘電体基板上の前記並列回路の前記抵抗とは、スルーホールを介して接続されることを特徴とする請求項４または５に記載の高周波増幅器。
【請求項７】
前記半導体基板以外の基板は、誘電体基板であることを特徴とする請求項３〜５のいずれか１項に記載の高周波増幅器。
【図１】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図５】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図５】
【公開番号】特開２０１３−１０６２９３（Ｐ２０１３−１０６２９３Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２５０４７０（Ｐ２０１１−２５０４７０）
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１６日（２０１１．１１．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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