高速ＣＭＯＳ共存Ｇｅ−オン−インシュレータ光検出器の構造および製作方法
【課題】ＳｉＣＭＯＳ技術と共存可能な高速高効率光検出器を作る問題に対処すること。
【解決手段】本構造は、薄いＳＯＩ基板の上のＧｅ吸収層から成り、分離領域、交互になるｎ型およびｐ型コンタクト、および低抵抗表面電極を利用する。本デバイスは、下の基板で生成されたキャリアを分離するために埋込み絶縁物を利用して高帯域幅を、Ｇｅ吸収層を利用して広いスペクトルにわたった高量子効率を、薄い吸収層および狭い電極間隔を利用して低電圧動作を、さらに平面構造およびIV族吸収材料の使用によってＣＭＯＳデバイスとの共存性を、達成する。本光検出器を製作する方法は、薄いＳＯＩまたはエピタキシャル酸化物へのＧｅの直接成長および高品質吸収層を達成するための後の熱アニールを使用する。この方法は、相互拡散に利用可能なＳｉの量を制限し、それによって、下のＳｉによるＧｅ層の実質的な希釈を起こすことなく、Ｇｅ層をアニールすることができるようになる。
【解決手段】本構造は、薄いＳＯＩ基板の上のＧｅ吸収層から成り、分離領域、交互になるｎ型およびｐ型コンタクト、および低抵抗表面電極を利用する。本デバイスは、下の基板で生成されたキャリアを分離するために埋込み絶縁物を利用して高帯域幅を、Ｇｅ吸収層を利用して広いスペクトルにわたった高量子効率を、薄い吸収層および狭い電極間隔を利用して低電圧動作を、さらに平面構造およびIV族吸収材料の使用によってＣＭＯＳデバイスとの共存性を、達成する。本光検出器を製作する方法は、薄いＳＯＩまたはエピタキシャル酸化物へのＧｅの直接成長および高品質吸収層を達成するための後の熱アニールを使用する。この方法は、相互拡散に利用可能なＳｉの量を制限し、それによって、下のＳｉによるＧｅ層の実質的な希釈を起こすことなく、Ｇｅ層をアニールすることができるようになる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体および光検出器に関し、より詳細には、ゲルマニウム−オン−インシュレータ光検出器およびこれの製作方法に関する。
【背景技術】
【０００２】
半導体産業において、従来のＳｉ相補型金属酸化物半導体（ＣＭＯＳ）技術と共存可能な高速、高効率光検出器を作ることについて問題がある。そのようなものとして、この問題を解決しようとして、多くの研究の努力がなされた。
【０００３】
１つの解決策は、例えばM. Yang, et al., IEEE Elect. Dev. Lett, vol. 23, p.395 (2002)および米国特許No. 6,177,289（Crow, et al.）に記載された横方向トレンチ検出器である。この検出器は、基板の深いところで吸収される光を集めるためにＳｉ中のディープ・トレンチを使用する。このデバイスは、ＣＭＯＳと一体化し易いにもかかわらず、トレンチ深さよりも深いところで生成されたキャリアを集める能力の限界だけでなく、高キャパシタンスによるＲＣ遅延のために高速を達成することについて問題がある。埋込みｐｎ接合（Q. Quyang, et al., Device Research Conference, (2003)）または埋込み絶縁物層（M. Yang, et al., IEDM Tech. Digest, p.547, 2001）の使用のような革新は、後者の問題をいくらか改善することができるが、フィンガ（finger）の深さ（数ミクロン）のために、これらの革新は、標準ＣＭＯＳプロセスに一体化するのが容易でない。
【０００４】
他の解決策は、純粋Ｓｉから純粋ＧｅまでＳｉＧｅのＧｅ含有量を徐々に変化させて成長された緩和Ｇｅ層に、横方向または垂直方向ｐ−ｉ−ｎ検出器を作ることである。例えば、J. Oh, IEEE J. Quantum Electron., vol. 38, 1238 (2002)およびS. B. Samavedam, et al., Appl. Phys. Lett., vol. 73, 2125 (1998)を参照されたい。この技術には、特に８５０ｎｍでＧｅがＳｉよりも遥かに高い吸収を有し、その結果、ディープ・トレンチが必要でなく、低キャパシタンスの検出器を作ることができるという有利点がある。また、Ｇｅは、Ｓｉよりも高い電子移動度および正孔移動度を有し、光生成キャリアのより速い収集を可能にする。また、漸変バッファ層によって、最終Ｇｅ層に低欠陥密度を達成することができる。しかし、この技術には、転位密度を減少させ、かつ上部Ｇｅ層で全ての光が集められることを保証するために、（ほぼ１μｍよりも大きな）非常に厚い層が必要になるという問題がある。基板の中の深いところで生成されたキャリアが電極に到達するのに比較的長い距離があるので、このことは帯域幅減少につながることがある。また、厚い層は一般に平面でない表面を加工にもたらすので、この厚い層は一体化の問題を引き起こす。
【０００５】
提案された他の解決策は、Ｓｉ基板に直接成長されたＧｅを使用して垂直方向または横方向ｐ−ｉ−ｎ検出器を作ることである。例えば、L. Colace, et al., IEEE J. QuantumElectron., vol. 35, 1843 (1999)を参照されたい。この技術には、ＧｅがバルクＳｉ基板に直接成長されるので、厚い漸変層が必要でないという有利点がある。したがって、長波長（λ＞１．１μｍ）で、吸収層はＧｅ層に限定され、高速キャリア収集を可能にする。しかし、この技術には、より短い波長の光（例えば、８５０ｎｍのような）で、キャリアが下のＳｉ層でも生成されて、検出器の速度が大幅に減少するという問題がある。さらに、Ｓｉに直接成長されたＧｅは高い欠陥密度を有し、それで、転位密度を減少させるために、選択領域成長か高温アニールかのどちらかが必要になる。例えば、H. S. Luan, et al., Appl. Phys. Lett,vol.75, 2909 (1999)および米国特許 No.6,635,110（Luan, et al.）を参照されたい。アニールは、Ｇｅ層中への重大なＳｉ拡散につながることがあり、これによって吸収が大幅に減少することがあるので、アニールは特に問題である。Ｓｉは全Ｇｅ層全体を通して拡散することができるので、薄いＧｅ層の場合に相互拡散は特別な問題である。
【０００６】
さらに他の解決策は、J.D. Schaub, etal., IEEE Phot. Tech. Lett.,vol. 11, 1647 (1999)に述べられているように共振空洞検出器を作ることである。この従来検出器は、吸収領域の上面と底面にミラーを利用して、依然として高速を達成しながら応答度を高める。この場合、吸収材料はやはりＳｉであってもよい。しかし、この技術には、共振波長の近くで高吸収を有するだけで、これは相当に狭いピークであることがあるという問題がある。したがって、入射波長と空洞寸法を正確に合わせることが必要とされる。また、底面ミラーの製作およびこのミラーを覆ってＳｉを生成ために必要な横方向全面成長エピタキシィは複雑である。
【０００７】
上述の問題は、米国特許 No. 5,525,828 （Bassous, et al.）に記載された発明の一態様を、ＳｉおよびＳｉＧｅ横方向ｐ−ｉ−ｎ検出器およびＭＳＭ検出器についてのより広い発明の一部として利用することによって、解決することができるだろう。米国特許 No. 5,525,828では、埋込み絶縁層の上のＧｅから成る吸収領域を利用するｐ−ｉ−ｎまたはＭＳＭ検出器が記載されている。これは、高性能光検出器を作るために必要な基本構造である。その理由は、Ｇｅは８５０ｎｍで極めて高い吸収を有し（同じ波長でのＳｉのそれの〜×７０）、一方で、埋込み絶縁層は、Ｓｉ基板で生成された遅いキャリアが表面電極に集められるのを阻止するからである。しかし、米国特許 No. 5,525,828は、実際に高性能を達成するかもしれないしまたはＣＭＯＳ共存可能であるかもしれない特定の構造を記載していないし、そのような構造を作ることができるだろう方法もまた提供していない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許 No. 6,177,289
【特許文献２】米国特許 No. 6,635,110
【特許文献３】米国特許 No. 5,525,828
【非特許文献】
【０００９】
【非特許文献１】M. Yang, et al., IEEE Elect. Dev. Lett., vol. 23, p.395 (2002)
【非特許文献２】Q. Quyang, et al., Device Research Conference, (2003)
【非特許文献３】M. Yang, et al., IEDM Tech. Digest, p.547,2001）
【非特許文献４】J. Oh, IEEE J. Quantum Electron., vol. 38,1238 (2002)
【非特許文献５】S. B. Samavedam, et al., Appl. Phys. Lett., vol. 73, 2125 (1998)
【非特許文献６】L. Colace, et al., IEEE J. Quantum Electron., vol. 35, 1843(1999)
【非特許文献７】H. S. Luan, et al., Appl. Phys. Lett, vol. 75, 2909 (1999)
【非特許文献８】J. D. Schaub, et al., IEEE Phot. Tech. Lett.,vol. 11,1647 (1999)
【非特許文献９】W. A. Wohlmuth, et al., Appl. Phys. Lett., vol. 69, pg. 3578 (1996)
【非特許文献１０】C. O. Chui, et al., IEEE Phot.Tech. Lett., vol. 15, p. 1585 (2003)
【非特許文献１１】J. D. Schaub, et al., IEEE Phot. Tech. Lett.vol. 11, 1647 (1999)
【非特許文献１２】S. Guha, et al., Appl. Phys. Lett.vol. 80, 766 (2002)
【非特許文献１３】A. Reznicek, et al., Spring MRS Meeting, San Francisco, 2004
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のＳｉ相補型金属酸化物半導体（ＣＭＯＳ）技術と共存可能な高速、高効率光検出器及びこの製作方法を提供する。
【課題を解決するための手段】
【００１１】
本発明は、薄いＳＯＩ基板の上にＧｅ吸収層を含み、交互になるｎ型とｐ型の表面電極を利用する高性能光検出器の構造を提供する。語「高性能」によって、１５ＧＨｚよりも大きな−３ｄＢ帯域幅、および１５％よりも大きな外部量子効率を示す光検出器が意味される。
【００１２】
有利なことには、本発明の光検出器は、（ａ）下の基板で生成されたキャリアを分離するように埋込み絶縁層を利用して、広帯域を、（ｂ）Ｇｅ吸収層を利用して、広いスペクトルにわたった高量子効率を、（ｃ）薄い吸収層および狭い電極間隔を利用して、低電圧動作を、さらに（ｄ）平面構造およびIV族吸収材料の使用によって、ＣＭＯＳデバイスとの共存性を、達成する。IV族吸収材料の例には、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂおよびこれらの組合せがある。
【００１３】
本発明は、また、薄いＳＯＩ層へのＧｅの直接成長および高品質吸収層を達成するための後の熱アニールを使用して高性能光検出器を製作する方法を提供する。
【００１４】
有利なことには、本発明の方法は、相互拡散に利用可能なＳｉの量を制限し、それによって、下のＳｉによるＧｅ層の実質的な希釈を引き起こすことなく、Ｇｅ層をアニールすることができるようにする。
【００１５】
本発明の光検出器および方法のさらなる特徴、態様および有利点は、以下の説明、添付の特許請求の範囲、および添付の図面に関してより適切に理解されるようになるだろう。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施例を示す断面図であり、高速横方向ｐ−ｉ−ｎＧｅ−オン−インシュレータ光検出器から成る。
【図２】本発明の一実施例を示す平面図であり、高速横方向ｐ−ｉ−ｎＧｅ−オン−インシュレータ光検出器から成る。
【図３】片側横方向ｐ−ｉ−ｎＧｅ−オン−インシュレータ光検知器を示す断面図である。
【図４】対称金属−半導体−金属（ＭＳＭ）Ｇｅ−オン−インシュレータ光検知器を示す断面図である。
【図５】非対称ＭＳＭＧｅ−オン−インシュレータ光検出器を示す断面図である。
【図６】図１のデバイスを示す断面図であり、アニールおよび後の相互拡散によって形成された組成漸変Ｓｉ１−ｘＧｅｘ層をＳｉ層とＧｅ層の間に含む。
【図７】図６と同じデバイスを示し、埋込み絶縁層の上の全領域が組成漸変Ｓｉ１−ｘＧｅｘ層から成るようにアニールによって十分な相互拡散が起こっている。
【図８】帯域幅対バイアスのデータを示す図である。
【図９】吸収対波長のデータを示す図である。
【図１０】図６に表すものと同様なデバイス構造に関して、λ＝８２２ｎｍでのＬＩＶ特性を示す図である。
【図１１】図１のデバイス構造を示す図であり、さらに反射防止膜を含む。
【図１２】図１のデバイス構造を示す図であり、さらに表面ＳｉＧｅ層を含む。
【図１３】本発明の他の実施例を示す断面図であり、Ｇｅ層が埋込み絶縁物の直ぐ上に配置されている。
【図１４】ＳＯＩＣＭＯＳと組み合わされた図１のデバイス構造を示す図である。
【図１５】選択ＳＯＩを使用してバルクＣＭＯＳと組み合わされた図１のデバイス構造を示す図である。
【図１６】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図１７】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図１８】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図１９】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図２０】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図２１】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図２２】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【発明を実施するための形態】
【００１７】
本発明の一実施例の断面図および平面図を図１および図２に示す。図１に示すように、本発明は、単結晶半導体基板１０（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＳｉＧｅＣまたはＳｉＣ）、絶縁層２０（例えば、酸化物、窒化物、酸窒化物またはこれらの任意の組合せ）、および本質的にＳｉの薄い層（以下で、Ｓｉ層）３０（例えば、ＳＯＩ層、エピＳｉ、または非晶質Ｓｉ）で構成されたＧｅ−オン−インシュレータ光検出器を提供する。本発明の好ましい実施例では、最初の基板はＳｉ−オン−インシュレータ（ＳＯＩ）・ウェーハであり、したがって層１０はＳｉであり、層２０は埋込み酸化物、例えばＳｉＯ２である。薄いＳｉ層３０の上に、本発明に従ってＳｉ層３０よりも遥かに厚い本質的にＧｅの層（以後、Ｇｅ層）４０がある。本発明の好ましい実施形態では、薄いＳｉ層３０およびＧｅ層４０は故意でなくドープされており、できる限り低ドーピング濃度であるべきである。光検出器の残り部分は、分離領域５０、交互配置されたｐ型コンタクト領域６０とｎ型コンタクト領域７０、および表面電極８０から成る。図２の平面図は、分離領域５０がデバイスの全能動領域を囲繞していることを示す。交互の表面電極は、分離領域５０を越えてデバイスの能動領域から離れるように一緒に接続されている。本発明に従って、Ｓｉ層およびＧｅ層の合計平均Ｇｅ濃度は８０％よりも大きい。
【００１８】
本発明の光検出器は、Ｇｅ層４０の上面に垂直な近赤外光の光を照射することによって動作する。Ｇｅ層４０で生成された電子−正孔対は、ｎ型コンタクト６０およびｐ型コンタクト７０でそれぞれ集められる。絶縁層２０の下で、すなわち基板１０中で生成された電子−正孔対は、コンタクト６０および７０から分離されており、したがって、ただ再結合するだけである。光は絶縁層２０の上のＳｉ層３０およびＧｅ層４０で吸収されるだけであり、それで吸収領域すなわちＳｉ層３０およびＧｅ層４０を非常に薄くすることができるので、本発明の光検出器デバイスは、約１５ＧＨｚ以上程度の高速を達成する。また、Ｇｅ中での赤外光の短い吸収長（λ＝８５０ｎｍで〜０．２５μｍ、λ＝１３００ｎｍで〜１μｍ）のために、本デバイスは高い応答度を達成する。本発明の好ましい実施形態では、Ｓｉ層３０とＧｅ層４０の合計厚さｄは、決して約５００ｎｍを超えるべきでない。さらに、有用な検出器を作るように十分な光を吸収するために、Ｇｅ層４０は、５０ｎｍの最小厚さを有すべきである。
【００１９】
薄いＧｅ吸収層４０のために、コンタクト領域６０および７０を互いに近接させることができ、光生成キャリアの高速収集が可能になる。好ましい実施形態では、ｐ型コンタクト領域６０とｎ型コンタクト領域７０の間の間隔Ｓは、ｄ＜Ｓ＜２ｄの範囲にあり、一般的な値は０．１と１．０μｍの間である。一般に、Ｓがｄよりも遥かに小さいとき、キャパシタンスの増加およびより高い表面反射で性能が悪化し、一方で、Ｓが２ｄよりも遥かに大きいとき、長いキャリア輸送時間で帯域幅が減少する。過剰な暗電流は、また、ｄが小さすぎることに起因することがある。また、表面電極８０を金属で作り、かつ直列抵抗を減らすためにできるだけ厚くすることが望ましい。
【００２０】
電極の候補材料には、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、ＴａＮ、Ｐｔ、Ｐｄ、Ｈｆ、インジウム錫酸化物（ＩＴＯ）およびこれらの組合せまたは合金があるが、これらに限定されない。電極材料は、また、前述の金属のシリサイドまたはゲルマニド（germanide）あるいはその両方を含むことがある。Ｇｅの高い吸収係数に加えて、横方向形状寸法による低キャパシタンス、厚い金属電極による低直列抵抗、および短い輸送時間の組合せによって、本発明の光検出器は高速と高い応答度を同時に達成することができる。
【００２１】
本発明の他の実施形態では、打込み領域の一方または両方を無くすることができる。多くの高仕事関数金属はＧｅの価電子帯に対して低い障壁高さを有するので、特に、ｐ型打込みを無くすることが好都合であることが多い。「低い障壁高さ」によって、電極フェルミ・レベルとＧｅの伝導帯または価電子帯との差が、正バイアスまたは負バイアス電極の場合に、それぞれＥｇ／２よりも小さいことが意味される。ここで、ＥｇはＧｅ吸収層のバンド・ギャップである。この状況を図３に示し、ここで、前にｐ型打込みの上であった電極８２は、今は、Ｇｅ層４０に直接接触する。好ましい実施形態では、暗電流を最小限にするために、電極８２はＧｅ層４０の価電子帯に対して低い障壁高さを有する。同様にして、ｐ型打込みを使用し、ｎ型打込みを無くすることができるだろう。両方の打込みが無くされる場合には、検出器は本質的に金属−半導体−金属（ＭＳＭ）光検出器になり、両方の組の電極はＧｅ吸収層と直接接触している。この構成は、横方向ｐ−ｉ−ｎ形状よりも大きな暗電流を有する傾向があるが、ＭＳＭ形状は、十分に低いバイアス電圧で動作させると、許容可能な低い暗電流を有することができるだろう。ＭＳＭ形状は、図４に示すように同じ金属の電極を有するか（対称構成）、または図５に示すように正電極および負電極に異なる材料を利用することができるだろう（非対称構成）。対称構成では、電極８５は、吸収領域４０と直接接触し、そして、好ましくは、暗電流を最小限にするために、Ｇｅのギャップ中間近くにフェルミ・レベルを有する材料を備える。暗電流を減らすように非対称ＭＳＭ光検出器を使用するという概念は、W. A. Wohlmuth, et al., Appl. Phys. Lett., vol. 69, pg. 3578 (1996)によってIII−Vで、またC. O. Chui, et al., IEEE Phot. Tech. Lett., vol. 15, p. 1585 (2003)によってバルクＧｅで、既に実証されている。この構成では、正バイアス電極９０および負バイアス電極９２は、伝導帯および価電子帯に対して、Ｅｇ／２よりも小さく、かつ好ましくはできるだけ低い障壁高さをそれぞれ有している。
【００２２】
図１に示す多層構造設計は、また、絶縁層２０の表面間の光学干渉を利用するように最適化することができる。これらの界面で反射された光強度のピークは、次の関係が満たされるときに起こる。
t2 = 0.5(i +0.5) (λ/n2)
ここで、ｉは整数であり、λは入射光の真空中の波長であり、ｔ２は絶縁層２０の厚さであり、ｎ２は絶縁層２０の屈折率である。埋込み酸化物が反射ピークの条件の厚さか、またはこの条件に近い厚さを有する場合、Ｓｉ層３０の厚さｔ３およびＧｅ層４０の厚さｔ４は、また、吸収ピークを達成するように調整することができる。この場合、吸収ピークの条件は、次式のとき起こる。
t3n3+ t4n4= (i + 1)(λ/2)
ここで、ｉは整数であり、λは入射光の真空中の波長であり、ｎ３およびｎ４はそれぞれＳｉ層３０およびＧｅ層４０の屈折率である。しかし、Ｇｅによる赤外放射の強い吸収のために、共振外れ条件でもやはり適切な応答を達成することができ、それで、上の条件はデバイス性能を最適化するための手段を与えるが、厳密な要求条件ではない。本発明の一実施例では、絶縁層は、次の関係に従うように厚さｔ２および屈折率ｎ２を有する。
0.5(i+ 0.4)(λ/n2) < t2 < 0.5(i + 0.6)(λ/n2)
ここで、ｉは整数であり、λは入射光の真空中の波長である。本発明のさらに他の実施形態では、次の関係に従うように、Ｓｉ層は厚さｔ３および屈折率ｎ３を有し、Ｇｅ層は厚さｔ４および屈折率ｎ４を有する。
(i+ 0.9)(λ/2) < t3n3 + t4n4 < (i + 1.1)(λ/2)
ここで、ｉは整数であり、λは入射光の真空中の波長である。
【００２３】
材料が高温アニールにかけられる場合、層構造設計に対して更なる制約が課せられる。「高温」によって、アニール温度が約７５０℃よりも高いことが意味される。アニールは、成長されたままの材料の転位密度を減少させるために使用され、また、コンタクト領域６０および７０を形成する際に使用されたｎ型およびｐ型打込みをそれぞれ活性化するために、製作プロセスの一部としても必要である。この場合、デバイス構造は図６で表され、このデバイス構造は、単結晶半導体基板１１０、絶縁層１２０、Ｓｉ層１３０、相互拡散Ｓｉ１−ｘＧｅｘ層１４０、およびＧｅ層１５０を備える。相互拡散Ｓｉ１−ｘＧｅｘ層１４０は、Ｓｉ層１３０に隣接した０とＧｅ層１５０に隣接した１の間で連続的に変化するＧｅ濃度ｘを有する。図６に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０、および分離領域５０を含む。
【００２４】
Ｇｅ層の最初の成長の後で使用されることがあるような（例えば、米国特許 No. 6,635,110 to Luan, et al.を参照されたい）非常に高い温度でのアニールの限定的な場合には、図７に示すように、絶縁層１２０の上の全領域が、絶縁層１２０に隣接した最小およびＳｉ１−ｘＧｅｘ層１６０の上面での最大を有するＧｅ濃度ｘを有する組成漸変Ｓｉ１−ｘＧｅｘ層１６０から成るように、十分な相互拡散が起こる。図７に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０、および分離領域５０を含む。埋込み絶縁物が相互拡散に利用可能なＳｉを最初のＳｉ層に限定するので、本発明の利点が相当に大きいのは、これらの条件の下である。したがって、図７に示す実施形態では、最初のＳｉ層およびＧｅ層の厚さは、埋込み絶縁物１２０の上の層構造全体の平均Ｇｅ濃度がほぼ０．８よりも大きく、かつできるだけ１に近いようなものであるべきである。この指針に従うために、最初のＧｅ層は、最初のＳｉ層の最初の厚さの少なくとも５倍であるべきである。例えば、最初のＳｉ層が５０ｎｍであると、Ｇｅ層は２５０ｎｍほども厚くあるべきである。
【００２５】
図６に表されたものと同様な光検出器を製作し、その結果を図８〜１０に表す。最初のＳｉ層は厚さ約４５ｎｍであり、Ｇｅ層は４００ｎｍの全厚さに成長された。成長後、多層構造は、H. S. Luan, et al., Appl. Phys. Lett, vol. 75, 2909 (1999)に与えられた説明と同様な熱サイクル・アニールにかけられた。ここで、温度は、７８０℃と９００℃の間で１０回傾斜上昇され、かつ各温度にほぼ６分間維持された。ｎ型およびｐ型コンタクト領域の幅は０．３μｍであり、コンタクト領域間の間隔は０．３と１．３μｍの間に及んだ。コンタクト金属は、低抵抗を達成するための１５０ｎｍのＡｌの付いた３０ｎｍのＴｉであり、コンタクトは、両側に０．０５μｍの隙間のあるコンタクト境界内に含まれていた。
【００２６】
様々の電極間隔について、１０×１０μｍ２の能動面積を有するデバイスの−３ｄＢ帯域幅のバイアス依存性を図８に示す。帯域幅は、モード・ロックＴｉ−サファイア・レーザを使用して８５０ｎｍの波長で行なわれたインパルス応答測定から得られた。帯域幅は、電極間隔に依存して１〜２Ｖの極めて低いバイアス電圧で飽和する。ゼロ・バイアスでも、帯域幅は２０ＧＨｚ程度に大きい。達成された最も大きな帯域幅は、０．４μｍのコンタクト間隔の２５ＧＨｚの値であった。
【００２７】
図９は、１．３μｍのフィンガ間隔を有する３０×３０μｍ２のデバイスについて、波長に対する計算された量子効率および測定された量子効率を示す。ここで、電極陰影率（ほぼ０．８）は計算で考慮されていない。８５０ｎｍおよび９００ｎｍの波長で、３８％および５２％の量子効率がそれぞれ得られた。これらの結果は本発明の利益を実証し、非常に高い温度のアニールにもかかわらず、少量の相互拡散でも吸収を減少させることができる非常に長い波長を除いて、純粋Ｇｅの理論予測に非常に近い量子効率が得られた。デバイスは、中程度の振動のある応答の依存性を示すが、特に短波長での強い吸収のために、J. D. Schaub, et al., IEEE Phot. Tech. Lett. vol. 11, 1647(1999)に述べられているＳｉ共振空洞検出器と違って、許容可能応答度を達成するために正確な同調が全く必要でないというわけではない。
【００２８】
図１０は、Ｓ＝０．４μｍおよび０．６μｍである上述のような検出器の暗電流および光電流を示す。図は、通常照明条件下で、１０３よりも大きな光電流対暗電流比が得られることを示す。高バイアスにおけるＳ＝０．４μｍ形状寸法のより大きな暗電流は問題ではない。というのは、図８に示すように、＜１Ｖのバイアス電圧またはゼロ・バイアスでも、これらのデバイスで高速動作が得られるからである。
【００２９】
図１１に示すように反射防止膜をさらに含むことによって、デバイス応答度はさらに改善することができるだろう。反射防止膜の無い場合、Ｇｅ表面に当たる光の約１／３は、デバイスの吸収領域にも入らないうちに反射される。Ｇｅ表面２２０の上に配置された透明誘電体層２１０を利用することによって、反射は、ほぼ０％に減らすことができる。誘電体層２１０は、電極間の領域で反射防止膜として機能するだけであるが、図面に示すように、処理の便宜のために全デバイスを覆って堆積することができるだろう。誘電体層２１０は、理想的には、ほぼＧｅ層の誘電率ｎ４の平方根である屈折率ｎａｒを有すべきである。しかし、１とｎ４の間の誘電率を有するどんな層でも、ある程度の利益をもたらすだろう。反射防止膜の候補材料には、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ダイアモンド状炭素（ＤＬＣ）、ＳｉＬＫ（Dow Chemical Co.で供給される熱硬化ポリアリレーン重合体）、およびＳｉＣＯＨ（炭素ドープ酸化物とも呼ばれる）、およびこれらの組合せがあるが、これらに限定されない。図１１に示す構造は、また、基板１０、絶縁層２０、Ｓｉ層３０、Ｇｅ層４０、交互になるコンタクト領域６０および７０、電極８０、および分離領域５０を含む。
【００３０】
本発明の他の実施形態を図１２に示し、ここでは、暗電流を改善するために薄い表面Ｓｉ１−ｚＧｅｚ層が利用されている。一般に、Ｇｅは不満足な表面パシベーション特性を有し、暗電流の主な根源がコンタクト間の表面層に沿った漏れであることがしばしばある。薄いＳｉ１−ｚＧｅｚ表面層３１０をＧｅ層３２０の上に利用することによって、より制御可能な表面が得られる。
【００３１】
Ｇｅ層の欠陥を減少させるための高温アニールの前または後に、Ｓｉ１−ｚＧｅｚ表面層３１０を堆積することができるだろう。Ｓｉ１−ｚＧｅｚ表面層３１０は引っ張り歪みを受けているので、Ｓｉ１−ｚＧｅｚ表面層は欠陥形成の臨界厚さよりも薄いことが重要である。というのは、表面電極近くの欠陥はデバイス性能にとって有害であるかもしれないからである。Ｇｅ含有率ｚに依存して、厚さｚは、ｚ＝０．８のときのほぼ２０ｎｍから純粋Ｓｉのときのほんの数単分子層までに及ぶことができるだろう。図１２に示す構造は、また、基板１０、絶縁層２０、Ｓｉ層３０、交互になるコンタクト領域６０および７０、電極８０、並びに分離領域５０を含む。
【００３２】
上述の実施形態の追加の利益は、ＳｉＧｅ−オン−インシュレータ（ＳＧＯＩ）基板にフォトダイオードを作ることによって得ることができる。緩和ＳｉＧｅは歪みＳｉ成長用のテンプレートとして作用し、この歪みＳｉはＣＭＯＳ性能を改善することができるので、この基板はＣＭＯＳ用途に有用である。これらの実施形態では、埋込み酸化物の上の最初のＳｉ層は、ＳｉＧｅ層と取り替えられる。本発明のこの実施形態は、相互拡散に利用可能な最初のＳｉの量をさらにもっと減らすことで、光検出器性能に役立つ。ＳｉＧｅは、また、格子定数が純粋ＳｉよりもＧｅのそれに近いので、Ｇｅ層の転位密度を減少させるのに役立つことができる。転位密度の減少は、電子−正孔対の生成率を減少させて暗電流を改善するかもしれない。
【００３３】
指摘すべきことであるが、図１１に示す実施形態では、高温アニールが相互拡散を引き起こし、図６または図７に示すような層構造プロファイルを少し変えるかもしれない。さらに、理解されることであるが、図１２に示す実施形態の高温アニールは、層３１０と層３２０の間に追加の相互拡散領域をもたらすだろう。
【００３４】
前に言及したように、相互拡散に利用可能なＳｉを制限するために、埋込み絶縁物の上の最初のＳｉ層をできるだけ薄くしておくことが望ましい。しかし、上に示した実施形態では、横方向全面成長のような珍しい技術を使用しないでＳｉＯ２の上に単結晶Ｇｅの核を生成することはできないので、Ｓｉ厚さをゼロに減らすことができない。しかし、本発明は、また、図１３に示すように、埋込み絶縁物層の直ぐ上にＧｅを利用してこの問題を解決する光検出器構造を提供する。
【００３５】
埋込み絶縁物の直ぐ上にＧｅ層を実現する１つの方法は、図１３に示すように、単結晶絶縁物の上にＧｅ層を利用することである（例えば、S. Guha, et al., Appl. Phys. Lett. vol. 80, 766 (2002)を参照されたい）。この実施形態では、多層構造は、次に単結晶絶縁物層４２０およびＧｅ層４３０が続くＳｉ基板４１０から成る。図１３に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０、および分離領域５０を含む。
【００３６】
絶縁物層４２０は結晶であるので、挟込みＳｉ層を必要とすることなく、絶縁物層４２０の直ぐ上にエピタキシャルＧｅを成長させることができる。もちろん、Ｇｅは結晶絶縁物４２０と依然として格子不整合であり、したがって、Ｇｅ層４３０と絶縁物層４２０の間の界面での不整合転位の形成によって、やはり厚いＧｅ層はおそらく緩和される。しかし、ペロブスカイト酸化物では、酸化物が回転結晶構造を持つようなやり方で、ペロブスカイトの（１１０）結晶面がＳｉの（１００）結晶面に一致し、その結果、格子定数がＳｉよりも約２％大きくなっている。このことは、ＳｉとＧｅの間の４％の格子不整合の一部を吸収するのに役立つことができ、それによって、欠陥密度の減少したより高品質のＧｅ層をもたらす。結晶酸化物は、吸収領域と下の基板の間のトンネリングを抑制するように十分に厚い必要があるだけであり、したがって、約５ｎｍよりも大きな厚さが必要である。結晶酸化物の候補材料には、（Ｂａ，Ｓｒ）Ｏ、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ＭｇＯ、ＴｉＯ２、およびこれらの組合せがあるが、これらに限定されない。
【００３７】
埋込み絶縁物層の上にＧｅ層を有する光検出器構造を実現する他の方法は、結合Ｇｅ−オン−インシュレータ基板を利用することである（例えば、A. Reznicek, et al., Spring MRS Meeting, San Francisco, 2004を参照されたい）。この実施形態では、多層構造は、次に絶縁物層４２０およびＧｅ層４３０が続いているＳｉ基板４１０から成る。好ましい実施形態では、絶縁物層はＳｉＯ２であり、バルクＧｅウェーハかまたは組成を徐徐に変化させてＳｉ基板上に成長されたＧｅ層かのどちらかをウェーハ結合し、それからウェーハ分割または選択エッチングで残りの基板を除去することによって、最初のＧｅ層がＳｉＯ２層に移される。どちらの場合にも、この実施形態は、Ｇｅと埋込み酸化物の間のＳｉ下層の必要性を無くし、かつＧｅ吸収層の品質を改善するという利点を有する。
【００３８】
本発明の重要な有利点の１つは、ＳｉＣＯＭＳと直接一体化することができることである。特に、図１４は、図１〜２に示す実施形態をＳＯＩＣＭＯＳとどのように組み合わせることができるかを示す。この実施形態では、ＣＭＯＳおよび光検出器は共通の基板５１０および埋込み絶縁物５２０を利用する。埋込み絶縁物の上の薄いＳｉ層５３０は、ＣＭＯＳデバイス５４０の能動領域として作用し、かつ光検出器５６０のＧｅ層５５０の下の下層として作用する。完全空乏ＳＯＩの場合には、Ｓｉの同じ厚さをＣＭＯＳおよび光検出器に利用することができる。若しくは、ＣＭＯＳが部分空乏ＳＯＩである場合、ＣＭＯＳデバイスの領域に追加のＳｉを再成長させるか、または光検出器の領域の過剰なＳｉをエッチ・バックするかのどちらかによって、より厚いＳｉをＣＭＯＳデバイスに利用することができる。好ましい実施形態では、光検出器の吸収領域は５０ｎｍから５００ｎｍの範囲であるので、検出器はＣＭＯＳデバイスと妥当な平面性を維持することができ、ＣＭＯＳデバイスは一般に埋込み酸化物より上に２００ｎｍから２５０ｎｍの範囲の高さを有している。図１４に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０および分離領域５０を光検出器領域５６０に含む。
【００３９】
光検出器は、また、図１５に示すように、バルクＳｉＣＭＯＳとも組み合わせることができるだろう。この実施例では、両方のデバイスが共通の基板６１０を共有するが、光検出器は選択埋込み絶縁物６２０を利用し、この選択埋込み絶縁物６２０は光検出器６３０の下の領域にはあるが、ＣＭＯＳデバイス６４０の下にはない。選択埋込み絶縁物を作る１つの可能な方法は、酸素の打込みによる分離（ＳＩＭＯＸ）と呼ばれるプロセスであり、このプロセスでは、最初に酸素イオンが少なくとも損傷領域を形成するようにＳｉ基板に打ち込まれ、次にアニール・プロセスが続く。この場合、酸素イオンを打ち込み、それから非常に高い温度でアニールすることによって、埋込みＳｉＯ２層は作られる。若しくは、光検出器は、図１３の実施形態で説明したように、結晶絶縁物を使用することができるだろう。この場合、埋込み絶縁物の上の薄いＳｉ層６５０は、光検出器の能動領域がＧｅだけから成るように無くすることができるだろう。図１５に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０および分離領域５０を光検出器領域６３０に含む。
【００４０】
図１４および図１５に示す両方の実施形態で、Ｇｅがウェーハ全体にわたってではなく選択的に堆積されることが好ましいだろう。どのようにしてＧｅをＳｉＯまたはＳｉＮに選択的に堆積するかは当技術分野で非常によく知られているので、これは全く容易に達成することができるだろう。Ｇｅの選択的堆積は、ＣＭＯＳデバイスに関していつ光検出器を作るかについての自由度を与える。選択的堆積は、また、欠陥低減が小面積構造で比較的容易に達成されるという有利点も有している。結晶酸化物構造を利用する光検出器は、この点で特に有利である。
【００４１】
図１６〜２２は、本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す。この実施形態では、開始材料は図１６に示すように薄いＳＯＩ基板７００である。基板７００は、Ｓｉ基板７０１、埋込み絶縁物７０２、およびＳＯＩ層７０３を含む。次に、図１７に示すように、ＳＯＩ層７０３の直ぐ上にＧｅ層７０４がエピタキシャル成長される。場合によっては、Ｇｅ層の品質を高めるために、Ｇｅ層７０４の前に薄いＳｉシード層（５〜３０ｎｍ）を成長させることができる。最初のＧｅ成長の温度は、３次元成長が起きないようにするために非常に低く保たれる（ほぼ３００°〜３５０℃）。それから、この最初のＧｅ層の成長後に、層の残りの部分を成長させるために温度を上げることができる。通常、成長後、Ｇｅ層は非常に緩和されるが、ほぼ１０９ｃｍ−２の高い貫通転位密度を有している。転位密度を減少させるために、図１８に示す構造を実現するように材料はアニールされる。アニールは、一様な温度で行なうことができ、または米国特許 No. 6,635,110に記載されるように繰返しアニールを使用して行なうことができる。図１８で、参照数字７０５は、相互拡散によって生じたＳｉ１−ｘＧｅｘ層を指し、参照数字７０６は、相互拡散後に残っている上部Ｇｅ層を指す。
【００４２】
アニールの温度および時間は、Ｇｅ層の厚さ、この層が一様に成長されているかまたはパターン形成されているかどうか、および下の絶縁物が非晶質絶縁物かまたは結晶絶縁物かどうかに依存して変化する。アニールは、結果として得られた多層構造の貫通転位を減少させるように行なわれる。一般的なアニール温度は、約７５０°から約９００℃である。それにもかかわらず、アニールは、一般に、転位密度を減少させかつ材料品質を改善するために有利であるので、埋込み絶縁物の使用は、相互拡散に利用可能なＳｉを制限するために極めて重要である。アニール後、図１９に示すように、埋込み酸化物層までエッチングし、それから絶縁材料を再び満たすことによって、分離領域７０７が形成される。図では、絶縁分離領域７０７はＧｅ能動領域と同じ高さに示されているが、分離領域はＧｅ能動領域と同じ高さである必要はない。しかし、分離領域７０７は、Ｓｉ／Ｇｅ界面近くの高欠陥領域を覆うように十分に厚くなければならない。これによって、表面電極が分離領域端を横切るときに、すなわち過剰なデバイス漏れを引き起こすかもしれない状況で、表面電極が高欠陥領域に接しないことが保証される。
【００４３】
次に、図２０および２１に示すように、交互になるｐ型およびｎ型コンタクト７０９および７０８がそれぞれ形成される。ｐ形打込みが最初に形成され次にｎ型打込みが続くように示されているが、打込みの順序は逆にすることができるだろう。好ましい実施形態では、コンタクトは、レジスト・マスクまたは誘電体マスクを使用してイオン打込みによって形成される。各種を打ち込んだ後で、打込みを活性化するためにコンタクトをアニールすることができる。若しくは、両方の組のコンタクトを打ち込み、それから同時にアニールすることができる。ｎ型コンタクトでは、好ましいドーパント種はＡｓ、ＰまたはＳｂであり、一方で、ｐ型コンタクトでは、好ましいドーパント種はＢである。ドーパント種がＧｅ層の底近くの欠陥層から遠く離れた状態であるように、打込み物の深さは十分に小さくされるべきである。したがって、好ましい実施形態では、ｎ型コンタクトとｐ型コンタクトの両方の打ち込まれたままのピーク・ドーパント濃度は、表面からほんの約５〜３０ｎｍであるべきである。
【００４４】
それから、図２２に示すように、導電電極７１０が形成される。この電極は、蒸着、スパッタリング、または化学気相成長を含んだ、ただしこれらに限定されないいくつかの手段によって作ることができるだろう。電極パターン形成は、また、リフトオフ、堆積とエッチング、または化学機械研磨のようないくつかの技術によって行なうことができる。電極抵抗は、デバイス性能がＲＣ遅延によって制限されないように十分に小さくすべきであり、したがって、フィンガの最適厚さおよび幅は、デバイス面積（キャパシタンスに影響する）およびフィンガ材料の抵抗率の関数である。例えば、１０×１０μｍ２の能動面積の場合、キャパシタンスは一般に５０ｆＦである。したがって、３０ＧＨｚの帯域幅を達成するために、電極抵抗は約１００Ω未満であるべきである。２００ｎｍの幅のＡｌフィンガの場合、これは、ほぼ１５０から３００ｎｍの厚さ範囲に対応する。正方形のデバイス形状の場合、キャパシタンスはデバイス面積に比例し、一方で電極抵抗は一定のままであるので、入射光を効果的に集める能力を損なうことなくデバイス面積をできるだけ小さくしておくことが望ましい。デバイス面積は、また、光電流対暗電流の比を最大限にするために、デバイスの能動面積に光を結合させるために必要とされる程度であるべきである。これらの条件を考慮に入れると、１００μｍ２から１０００μｍ２の範囲のデバイス面積が好ましい。
【００４５】
電極材料の他の要求条件は、ｎ型Ｇｅとｐ型Ｇｅの両方と良好なオーミック・コンタクトを作るべきであるということである。しかし、Ｇｅの狭いバンド・ギャップを考慮に入れると、これは一般に問題でなく、ほとんどどんな金属でも十分なオーミック・コンタクトを作ることができる。電極の候補金属には、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、ＴａＮ、Ｐｔ、Ｐｄ、Ｈｆ、ＩＴＯ、およびこれらの組合せがあるが、これらに限定されない。前述の金属のシリサイドおよびゲルマニドも本明細書で予想される。
【００４６】
図１６〜２２に示したプロセスは、また、反射防止膜の堆積を含むことができるだろう。反射防止膜は、図１１に示すように電極形成後に、またはプロセスのもっと初期に、堆積することができるだろう。図１２に示した表面ＳｉＧｅ層は、また、Ｇｅ層成長の直後かまたは好ましくは繰返しアニールの終了後かのどちらかで成長させることができるだろう。後者の状況は、転位がデバイス性能に比較的大きなマイナスの影響を及ぼすかもしれない試料表面近くで、転位の形成を防止するだろう。表面ＳｉＧｅ層は、また、分離層の形成後に選択的に堆積することができるだろう。その結果、残りの露出された側壁のどれもが覆われて、側壁による漏れの機会が減少するという有利点がある。有利なことに、分離領域の形成後に、全Ｇｅ層を成長させることができるだろう。この実施形態には、Ｇｅ層が小さな面積に成長されるだけかもしれないという有利点があり、したがって、成長およびその後のアニール中に、欠陥減少が促進されるはずである。しかし、この実施形態では、電極が高欠陥領域に接することよる漏れを防止するために、より低い側壁が成長後に露出されることを保証するように注意しなければならない。
【００４７】
本発明は、例示の好ましい実施形態に関して具体的に示し、かつ説明したが、本発明の精神および範囲から逸脱することなく、形および細部に前述および他の変更を加えることができることを当業者は理解するであろう。
【符号の説明】
【００４８】
１０ 単結晶半導体基板
１１０ 単結晶半導体基板
５１０ 単結晶半導体基板
６１０ 単結晶半導体基板
２０ 絶縁層
１２０ 絶縁層
５２０ 絶縁層
６２０ 絶縁層
７０２ 絶縁層
３０ Ｓｉ層
１３０ Ｓｉ層
５３０ Ｓｉ層
６５０ Ｓｉ層
４０ Ｇｅ層
１５０ Ｇｅ層
５５０ Ｇｅ層
７０４ Ｇｅ層
７０６ Ｇｅ層
５０ 分離領域
７０７ 分離領域
６０ ｐ型コンタクト領域
７０９ ｐ型コンタクト領域
７０ ｎ型コンタクト領域
７０８ ｎ型コンタクト領域
８０ 表面電極
８２ 表面電極
８５ 表面電極
７１０ 表面電極
１４０ 相互拡散Ｓｉ１−ｘＧｅｘ層
７０５ 相互拡散Ｓｉ１−ｘＧｅｘ層
１６０ 組成漸変Ｓｉ１−ｘＧｅｘ層
２１０ 透明誘電体層
２２０ Ｇｅ表面
５４０ ＣＭＯＳデバイス
６４０ ＣＭＯＳデバイス
５６０ 光検出器
６３０ 光検出器
７００ ＳＯＩ基板
７０１ シリコン基板
７０３ ＳＯＩ層
【技術分野】
【０００１】
本発明は、半導体および光検出器に関し、より詳細には、ゲルマニウム−オン−インシュレータ光検出器およびこれの製作方法に関する。
【背景技術】
【０００２】
半導体産業において、従来のＳｉ相補型金属酸化物半導体（ＣＭＯＳ）技術と共存可能な高速、高効率光検出器を作ることについて問題がある。そのようなものとして、この問題を解決しようとして、多くの研究の努力がなされた。
【０００３】
１つの解決策は、例えばM. Yang, et al., IEEE Elect. Dev. Lett, vol. 23, p.395 (2002)および米国特許No. 6,177,289（Crow, et al.）に記載された横方向トレンチ検出器である。この検出器は、基板の深いところで吸収される光を集めるためにＳｉ中のディープ・トレンチを使用する。このデバイスは、ＣＭＯＳと一体化し易いにもかかわらず、トレンチ深さよりも深いところで生成されたキャリアを集める能力の限界だけでなく、高キャパシタンスによるＲＣ遅延のために高速を達成することについて問題がある。埋込みｐｎ接合（Q. Quyang, et al., Device Research Conference, (2003)）または埋込み絶縁物層（M. Yang, et al., IEDM Tech. Digest, p.547, 2001）の使用のような革新は、後者の問題をいくらか改善することができるが、フィンガ（finger）の深さ（数ミクロン）のために、これらの革新は、標準ＣＭＯＳプロセスに一体化するのが容易でない。
【０００４】
他の解決策は、純粋Ｓｉから純粋ＧｅまでＳｉＧｅのＧｅ含有量を徐々に変化させて成長された緩和Ｇｅ層に、横方向または垂直方向ｐ−ｉ−ｎ検出器を作ることである。例えば、J. Oh, IEEE J. Quantum Electron., vol. 38, 1238 (2002)およびS. B. Samavedam, et al., Appl. Phys. Lett., vol. 73, 2125 (1998)を参照されたい。この技術には、特に８５０ｎｍでＧｅがＳｉよりも遥かに高い吸収を有し、その結果、ディープ・トレンチが必要でなく、低キャパシタンスの検出器を作ることができるという有利点がある。また、Ｇｅは、Ｓｉよりも高い電子移動度および正孔移動度を有し、光生成キャリアのより速い収集を可能にする。また、漸変バッファ層によって、最終Ｇｅ層に低欠陥密度を達成することができる。しかし、この技術には、転位密度を減少させ、かつ上部Ｇｅ層で全ての光が集められることを保証するために、（ほぼ１μｍよりも大きな）非常に厚い層が必要になるという問題がある。基板の中の深いところで生成されたキャリアが電極に到達するのに比較的長い距離があるので、このことは帯域幅減少につながることがある。また、厚い層は一般に平面でない表面を加工にもたらすので、この厚い層は一体化の問題を引き起こす。
【０００５】
提案された他の解決策は、Ｓｉ基板に直接成長されたＧｅを使用して垂直方向または横方向ｐ−ｉ−ｎ検出器を作ることである。例えば、L. Colace, et al., IEEE J. QuantumElectron., vol. 35, 1843 (1999)を参照されたい。この技術には、ＧｅがバルクＳｉ基板に直接成長されるので、厚い漸変層が必要でないという有利点がある。したがって、長波長（λ＞１．１μｍ）で、吸収層はＧｅ層に限定され、高速キャリア収集を可能にする。しかし、この技術には、より短い波長の光（例えば、８５０ｎｍのような）で、キャリアが下のＳｉ層でも生成されて、検出器の速度が大幅に減少するという問題がある。さらに、Ｓｉに直接成長されたＧｅは高い欠陥密度を有し、それで、転位密度を減少させるために、選択領域成長か高温アニールかのどちらかが必要になる。例えば、H. S. Luan, et al., Appl. Phys. Lett,vol.75, 2909 (1999)および米国特許 No.6,635,110（Luan, et al.）を参照されたい。アニールは、Ｇｅ層中への重大なＳｉ拡散につながることがあり、これによって吸収が大幅に減少することがあるので、アニールは特に問題である。Ｓｉは全Ｇｅ層全体を通して拡散することができるので、薄いＧｅ層の場合に相互拡散は特別な問題である。
【０００６】
さらに他の解決策は、J.D. Schaub, etal., IEEE Phot. Tech. Lett.,vol. 11, 1647 (1999)に述べられているように共振空洞検出器を作ることである。この従来検出器は、吸収領域の上面と底面にミラーを利用して、依然として高速を達成しながら応答度を高める。この場合、吸収材料はやはりＳｉであってもよい。しかし、この技術には、共振波長の近くで高吸収を有するだけで、これは相当に狭いピークであることがあるという問題がある。したがって、入射波長と空洞寸法を正確に合わせることが必要とされる。また、底面ミラーの製作およびこのミラーを覆ってＳｉを生成ために必要な横方向全面成長エピタキシィは複雑である。
【０００７】
上述の問題は、米国特許 No. 5,525,828 （Bassous, et al.）に記載された発明の一態様を、ＳｉおよびＳｉＧｅ横方向ｐ−ｉ−ｎ検出器およびＭＳＭ検出器についてのより広い発明の一部として利用することによって、解決することができるだろう。米国特許 No. 5,525,828では、埋込み絶縁層の上のＧｅから成る吸収領域を利用するｐ−ｉ−ｎまたはＭＳＭ検出器が記載されている。これは、高性能光検出器を作るために必要な基本構造である。その理由は、Ｇｅは８５０ｎｍで極めて高い吸収を有し（同じ波長でのＳｉのそれの〜×７０）、一方で、埋込み絶縁層は、Ｓｉ基板で生成された遅いキャリアが表面電極に集められるのを阻止するからである。しかし、米国特許 No. 5,525,828は、実際に高性能を達成するかもしれないしまたはＣＭＯＳ共存可能であるかもしれない特定の構造を記載していないし、そのような構造を作ることができるだろう方法もまた提供していない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許 No. 6,177,289
【特許文献２】米国特許 No. 6,635,110
【特許文献３】米国特許 No. 5,525,828
【非特許文献】
【０００９】
【非特許文献１】M. Yang, et al., IEEE Elect. Dev. Lett., vol. 23, p.395 (2002)
【非特許文献２】Q. Quyang, et al., Device Research Conference, (2003)
【非特許文献３】M. Yang, et al., IEDM Tech. Digest, p.547,2001）
【非特許文献４】J. Oh, IEEE J. Quantum Electron., vol. 38,1238 (2002)
【非特許文献５】S. B. Samavedam, et al., Appl. Phys. Lett., vol. 73, 2125 (1998)
【非特許文献６】L. Colace, et al., IEEE J. Quantum Electron., vol. 35, 1843(1999)
【非特許文献７】H. S. Luan, et al., Appl. Phys. Lett, vol. 75, 2909 (1999)
【非特許文献８】J. D. Schaub, et al., IEEE Phot. Tech. Lett.,vol. 11,1647 (1999)
【非特許文献９】W. A. Wohlmuth, et al., Appl. Phys. Lett., vol. 69, pg. 3578 (1996)
【非特許文献１０】C. O. Chui, et al., IEEE Phot.Tech. Lett., vol. 15, p. 1585 (2003)
【非特許文献１１】J. D. Schaub, et al., IEEE Phot. Tech. Lett.vol. 11, 1647 (1999)
【非特許文献１２】S. Guha, et al., Appl. Phys. Lett.vol. 80, 766 (2002)
【非特許文献１３】A. Reznicek, et al., Spring MRS Meeting, San Francisco, 2004
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のＳｉ相補型金属酸化物半導体（ＣＭＯＳ）技術と共存可能な高速、高効率光検出器及びこの製作方法を提供する。
【課題を解決するための手段】
【００１１】
本発明は、薄いＳＯＩ基板の上にＧｅ吸収層を含み、交互になるｎ型とｐ型の表面電極を利用する高性能光検出器の構造を提供する。語「高性能」によって、１５ＧＨｚよりも大きな−３ｄＢ帯域幅、および１５％よりも大きな外部量子効率を示す光検出器が意味される。
【００１２】
有利なことには、本発明の光検出器は、（ａ）下の基板で生成されたキャリアを分離するように埋込み絶縁層を利用して、広帯域を、（ｂ）Ｇｅ吸収層を利用して、広いスペクトルにわたった高量子効率を、（ｃ）薄い吸収層および狭い電極間隔を利用して、低電圧動作を、さらに（ｄ）平面構造およびIV族吸収材料の使用によって、ＣＭＯＳデバイスとの共存性を、達成する。IV族吸収材料の例には、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂおよびこれらの組合せがある。
【００１３】
本発明は、また、薄いＳＯＩ層へのＧｅの直接成長および高品質吸収層を達成するための後の熱アニールを使用して高性能光検出器を製作する方法を提供する。
【００１４】
有利なことには、本発明の方法は、相互拡散に利用可能なＳｉの量を制限し、それによって、下のＳｉによるＧｅ層の実質的な希釈を引き起こすことなく、Ｇｅ層をアニールすることができるようにする。
【００１５】
本発明の光検出器および方法のさらなる特徴、態様および有利点は、以下の説明、添付の特許請求の範囲、および添付の図面に関してより適切に理解されるようになるだろう。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施例を示す断面図であり、高速横方向ｐ−ｉ−ｎＧｅ−オン−インシュレータ光検出器から成る。
【図２】本発明の一実施例を示す平面図であり、高速横方向ｐ−ｉ−ｎＧｅ−オン−インシュレータ光検出器から成る。
【図３】片側横方向ｐ−ｉ−ｎＧｅ−オン−インシュレータ光検知器を示す断面図である。
【図４】対称金属−半導体−金属（ＭＳＭ）Ｇｅ−オン−インシュレータ光検知器を示す断面図である。
【図５】非対称ＭＳＭＧｅ−オン−インシュレータ光検出器を示す断面図である。
【図６】図１のデバイスを示す断面図であり、アニールおよび後の相互拡散によって形成された組成漸変Ｓｉ１−ｘＧｅｘ層をＳｉ層とＧｅ層の間に含む。
【図７】図６と同じデバイスを示し、埋込み絶縁層の上の全領域が組成漸変Ｓｉ１−ｘＧｅｘ層から成るようにアニールによって十分な相互拡散が起こっている。
【図８】帯域幅対バイアスのデータを示す図である。
【図９】吸収対波長のデータを示す図である。
【図１０】図６に表すものと同様なデバイス構造に関して、λ＝８２２ｎｍでのＬＩＶ特性を示す図である。
【図１１】図１のデバイス構造を示す図であり、さらに反射防止膜を含む。
【図１２】図１のデバイス構造を示す図であり、さらに表面ＳｉＧｅ層を含む。
【図１３】本発明の他の実施例を示す断面図であり、Ｇｅ層が埋込み絶縁物の直ぐ上に配置されている。
【図１４】ＳＯＩＣＭＯＳと組み合わされた図１のデバイス構造を示す図である。
【図１５】選択ＳＯＩを使用してバルクＣＭＯＳと組み合わされた図１のデバイス構造を示す図である。
【図１６】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図１７】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図１８】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図１９】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図２０】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図２１】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【図２２】本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す図である。
【発明を実施するための形態】
【００１７】
本発明の一実施例の断面図および平面図を図１および図２に示す。図１に示すように、本発明は、単結晶半導体基板１０（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＳｉＧｅＣまたはＳｉＣ）、絶縁層２０（例えば、酸化物、窒化物、酸窒化物またはこれらの任意の組合せ）、および本質的にＳｉの薄い層（以下で、Ｓｉ層）３０（例えば、ＳＯＩ層、エピＳｉ、または非晶質Ｓｉ）で構成されたＧｅ−オン−インシュレータ光検出器を提供する。本発明の好ましい実施例では、最初の基板はＳｉ−オン−インシュレータ（ＳＯＩ）・ウェーハであり、したがって層１０はＳｉであり、層２０は埋込み酸化物、例えばＳｉＯ２である。薄いＳｉ層３０の上に、本発明に従ってＳｉ層３０よりも遥かに厚い本質的にＧｅの層（以後、Ｇｅ層）４０がある。本発明の好ましい実施形態では、薄いＳｉ層３０およびＧｅ層４０は故意でなくドープされており、できる限り低ドーピング濃度であるべきである。光検出器の残り部分は、分離領域５０、交互配置されたｐ型コンタクト領域６０とｎ型コンタクト領域７０、および表面電極８０から成る。図２の平面図は、分離領域５０がデバイスの全能動領域を囲繞していることを示す。交互の表面電極は、分離領域５０を越えてデバイスの能動領域から離れるように一緒に接続されている。本発明に従って、Ｓｉ層およびＧｅ層の合計平均Ｇｅ濃度は８０％よりも大きい。
【００１８】
本発明の光検出器は、Ｇｅ層４０の上面に垂直な近赤外光の光を照射することによって動作する。Ｇｅ層４０で生成された電子−正孔対は、ｎ型コンタクト６０およびｐ型コンタクト７０でそれぞれ集められる。絶縁層２０の下で、すなわち基板１０中で生成された電子−正孔対は、コンタクト６０および７０から分離されており、したがって、ただ再結合するだけである。光は絶縁層２０の上のＳｉ層３０およびＧｅ層４０で吸収されるだけであり、それで吸収領域すなわちＳｉ層３０およびＧｅ層４０を非常に薄くすることができるので、本発明の光検出器デバイスは、約１５ＧＨｚ以上程度の高速を達成する。また、Ｇｅ中での赤外光の短い吸収長（λ＝８５０ｎｍで〜０．２５μｍ、λ＝１３００ｎｍで〜１μｍ）のために、本デバイスは高い応答度を達成する。本発明の好ましい実施形態では、Ｓｉ層３０とＧｅ層４０の合計厚さｄは、決して約５００ｎｍを超えるべきでない。さらに、有用な検出器を作るように十分な光を吸収するために、Ｇｅ層４０は、５０ｎｍの最小厚さを有すべきである。
【００１９】
薄いＧｅ吸収層４０のために、コンタクト領域６０および７０を互いに近接させることができ、光生成キャリアの高速収集が可能になる。好ましい実施形態では、ｐ型コンタクト領域６０とｎ型コンタクト領域７０の間の間隔Ｓは、ｄ＜Ｓ＜２ｄの範囲にあり、一般的な値は０．１と１．０μｍの間である。一般に、Ｓがｄよりも遥かに小さいとき、キャパシタンスの増加およびより高い表面反射で性能が悪化し、一方で、Ｓが２ｄよりも遥かに大きいとき、長いキャリア輸送時間で帯域幅が減少する。過剰な暗電流は、また、ｄが小さすぎることに起因することがある。また、表面電極８０を金属で作り、かつ直列抵抗を減らすためにできるだけ厚くすることが望ましい。
【００２０】
電極の候補材料には、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、ＴａＮ、Ｐｔ、Ｐｄ、Ｈｆ、インジウム錫酸化物（ＩＴＯ）およびこれらの組合せまたは合金があるが、これらに限定されない。電極材料は、また、前述の金属のシリサイドまたはゲルマニド（germanide）あるいはその両方を含むことがある。Ｇｅの高い吸収係数に加えて、横方向形状寸法による低キャパシタンス、厚い金属電極による低直列抵抗、および短い輸送時間の組合せによって、本発明の光検出器は高速と高い応答度を同時に達成することができる。
【００２１】
本発明の他の実施形態では、打込み領域の一方または両方を無くすることができる。多くの高仕事関数金属はＧｅの価電子帯に対して低い障壁高さを有するので、特に、ｐ型打込みを無くすることが好都合であることが多い。「低い障壁高さ」によって、電極フェルミ・レベルとＧｅの伝導帯または価電子帯との差が、正バイアスまたは負バイアス電極の場合に、それぞれＥｇ／２よりも小さいことが意味される。ここで、ＥｇはＧｅ吸収層のバンド・ギャップである。この状況を図３に示し、ここで、前にｐ型打込みの上であった電極８２は、今は、Ｇｅ層４０に直接接触する。好ましい実施形態では、暗電流を最小限にするために、電極８２はＧｅ層４０の価電子帯に対して低い障壁高さを有する。同様にして、ｐ型打込みを使用し、ｎ型打込みを無くすることができるだろう。両方の打込みが無くされる場合には、検出器は本質的に金属−半導体−金属（ＭＳＭ）光検出器になり、両方の組の電極はＧｅ吸収層と直接接触している。この構成は、横方向ｐ−ｉ−ｎ形状よりも大きな暗電流を有する傾向があるが、ＭＳＭ形状は、十分に低いバイアス電圧で動作させると、許容可能な低い暗電流を有することができるだろう。ＭＳＭ形状は、図４に示すように同じ金属の電極を有するか（対称構成）、または図５に示すように正電極および負電極に異なる材料を利用することができるだろう（非対称構成）。対称構成では、電極８５は、吸収領域４０と直接接触し、そして、好ましくは、暗電流を最小限にするために、Ｇｅのギャップ中間近くにフェルミ・レベルを有する材料を備える。暗電流を減らすように非対称ＭＳＭ光検出器を使用するという概念は、W. A. Wohlmuth, et al., Appl. Phys. Lett., vol. 69, pg. 3578 (1996)によってIII−Vで、またC. O. Chui, et al., IEEE Phot. Tech. Lett., vol. 15, p. 1585 (2003)によってバルクＧｅで、既に実証されている。この構成では、正バイアス電極９０および負バイアス電極９２は、伝導帯および価電子帯に対して、Ｅｇ／２よりも小さく、かつ好ましくはできるだけ低い障壁高さをそれぞれ有している。
【００２２】
図１に示す多層構造設計は、また、絶縁層２０の表面間の光学干渉を利用するように最適化することができる。これらの界面で反射された光強度のピークは、次の関係が満たされるときに起こる。
t2 = 0.5(i +0.5) (λ/n2)
ここで、ｉは整数であり、λは入射光の真空中の波長であり、ｔ２は絶縁層２０の厚さであり、ｎ２は絶縁層２０の屈折率である。埋込み酸化物が反射ピークの条件の厚さか、またはこの条件に近い厚さを有する場合、Ｓｉ層３０の厚さｔ３およびＧｅ層４０の厚さｔ４は、また、吸収ピークを達成するように調整することができる。この場合、吸収ピークの条件は、次式のとき起こる。
t3n3+ t4n4= (i + 1)(λ/2)
ここで、ｉは整数であり、λは入射光の真空中の波長であり、ｎ３およびｎ４はそれぞれＳｉ層３０およびＧｅ層４０の屈折率である。しかし、Ｇｅによる赤外放射の強い吸収のために、共振外れ条件でもやはり適切な応答を達成することができ、それで、上の条件はデバイス性能を最適化するための手段を与えるが、厳密な要求条件ではない。本発明の一実施例では、絶縁層は、次の関係に従うように厚さｔ２および屈折率ｎ２を有する。
0.5(i+ 0.4)(λ/n2) < t2 < 0.5(i + 0.6)(λ/n2)
ここで、ｉは整数であり、λは入射光の真空中の波長である。本発明のさらに他の実施形態では、次の関係に従うように、Ｓｉ層は厚さｔ３および屈折率ｎ３を有し、Ｇｅ層は厚さｔ４および屈折率ｎ４を有する。
(i+ 0.9)(λ/2) < t3n3 + t4n4 < (i + 1.1)(λ/2)
ここで、ｉは整数であり、λは入射光の真空中の波長である。
【００２３】
材料が高温アニールにかけられる場合、層構造設計に対して更なる制約が課せられる。「高温」によって、アニール温度が約７５０℃よりも高いことが意味される。アニールは、成長されたままの材料の転位密度を減少させるために使用され、また、コンタクト領域６０および７０を形成する際に使用されたｎ型およびｐ型打込みをそれぞれ活性化するために、製作プロセスの一部としても必要である。この場合、デバイス構造は図６で表され、このデバイス構造は、単結晶半導体基板１１０、絶縁層１２０、Ｓｉ層１３０、相互拡散Ｓｉ１−ｘＧｅｘ層１４０、およびＧｅ層１５０を備える。相互拡散Ｓｉ１−ｘＧｅｘ層１４０は、Ｓｉ層１３０に隣接した０とＧｅ層１５０に隣接した１の間で連続的に変化するＧｅ濃度ｘを有する。図６に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０、および分離領域５０を含む。
【００２４】
Ｇｅ層の最初の成長の後で使用されることがあるような（例えば、米国特許 No. 6,635,110 to Luan, et al.を参照されたい）非常に高い温度でのアニールの限定的な場合には、図７に示すように、絶縁層１２０の上の全領域が、絶縁層１２０に隣接した最小およびＳｉ１−ｘＧｅｘ層１６０の上面での最大を有するＧｅ濃度ｘを有する組成漸変Ｓｉ１−ｘＧｅｘ層１６０から成るように、十分な相互拡散が起こる。図７に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０、および分離領域５０を含む。埋込み絶縁物が相互拡散に利用可能なＳｉを最初のＳｉ層に限定するので、本発明の利点が相当に大きいのは、これらの条件の下である。したがって、図７に示す実施形態では、最初のＳｉ層およびＧｅ層の厚さは、埋込み絶縁物１２０の上の層構造全体の平均Ｇｅ濃度がほぼ０．８よりも大きく、かつできるだけ１に近いようなものであるべきである。この指針に従うために、最初のＧｅ層は、最初のＳｉ層の最初の厚さの少なくとも５倍であるべきである。例えば、最初のＳｉ層が５０ｎｍであると、Ｇｅ層は２５０ｎｍほども厚くあるべきである。
【００２５】
図６に表されたものと同様な光検出器を製作し、その結果を図８〜１０に表す。最初のＳｉ層は厚さ約４５ｎｍであり、Ｇｅ層は４００ｎｍの全厚さに成長された。成長後、多層構造は、H. S. Luan, et al., Appl. Phys. Lett, vol. 75, 2909 (1999)に与えられた説明と同様な熱サイクル・アニールにかけられた。ここで、温度は、７８０℃と９００℃の間で１０回傾斜上昇され、かつ各温度にほぼ６分間維持された。ｎ型およびｐ型コンタクト領域の幅は０．３μｍであり、コンタクト領域間の間隔は０．３と１．３μｍの間に及んだ。コンタクト金属は、低抵抗を達成するための１５０ｎｍのＡｌの付いた３０ｎｍのＴｉであり、コンタクトは、両側に０．０５μｍの隙間のあるコンタクト境界内に含まれていた。
【００２６】
様々の電極間隔について、１０×１０μｍ２の能動面積を有するデバイスの−３ｄＢ帯域幅のバイアス依存性を図８に示す。帯域幅は、モード・ロックＴｉ−サファイア・レーザを使用して８５０ｎｍの波長で行なわれたインパルス応答測定から得られた。帯域幅は、電極間隔に依存して１〜２Ｖの極めて低いバイアス電圧で飽和する。ゼロ・バイアスでも、帯域幅は２０ＧＨｚ程度に大きい。達成された最も大きな帯域幅は、０．４μｍのコンタクト間隔の２５ＧＨｚの値であった。
【００２７】
図９は、１．３μｍのフィンガ間隔を有する３０×３０μｍ２のデバイスについて、波長に対する計算された量子効率および測定された量子効率を示す。ここで、電極陰影率（ほぼ０．８）は計算で考慮されていない。８５０ｎｍおよび９００ｎｍの波長で、３８％および５２％の量子効率がそれぞれ得られた。これらの結果は本発明の利益を実証し、非常に高い温度のアニールにもかかわらず、少量の相互拡散でも吸収を減少させることができる非常に長い波長を除いて、純粋Ｇｅの理論予測に非常に近い量子効率が得られた。デバイスは、中程度の振動のある応答の依存性を示すが、特に短波長での強い吸収のために、J. D. Schaub, et al., IEEE Phot. Tech. Lett. vol. 11, 1647(1999)に述べられているＳｉ共振空洞検出器と違って、許容可能応答度を達成するために正確な同調が全く必要でないというわけではない。
【００２８】
図１０は、Ｓ＝０．４μｍおよび０．６μｍである上述のような検出器の暗電流および光電流を示す。図は、通常照明条件下で、１０３よりも大きな光電流対暗電流比が得られることを示す。高バイアスにおけるＳ＝０．４μｍ形状寸法のより大きな暗電流は問題ではない。というのは、図８に示すように、＜１Ｖのバイアス電圧またはゼロ・バイアスでも、これらのデバイスで高速動作が得られるからである。
【００２９】
図１１に示すように反射防止膜をさらに含むことによって、デバイス応答度はさらに改善することができるだろう。反射防止膜の無い場合、Ｇｅ表面に当たる光の約１／３は、デバイスの吸収領域にも入らないうちに反射される。Ｇｅ表面２２０の上に配置された透明誘電体層２１０を利用することによって、反射は、ほぼ０％に減らすことができる。誘電体層２１０は、電極間の領域で反射防止膜として機能するだけであるが、図面に示すように、処理の便宜のために全デバイスを覆って堆積することができるだろう。誘電体層２１０は、理想的には、ほぼＧｅ層の誘電率ｎ４の平方根である屈折率ｎａｒを有すべきである。しかし、１とｎ４の間の誘電率を有するどんな層でも、ある程度の利益をもたらすだろう。反射防止膜の候補材料には、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ダイアモンド状炭素（ＤＬＣ）、ＳｉＬＫ（Dow Chemical Co.で供給される熱硬化ポリアリレーン重合体）、およびＳｉＣＯＨ（炭素ドープ酸化物とも呼ばれる）、およびこれらの組合せがあるが、これらに限定されない。図１１に示す構造は、また、基板１０、絶縁層２０、Ｓｉ層３０、Ｇｅ層４０、交互になるコンタクト領域６０および７０、電極８０、および分離領域５０を含む。
【００３０】
本発明の他の実施形態を図１２に示し、ここでは、暗電流を改善するために薄い表面Ｓｉ１−ｚＧｅｚ層が利用されている。一般に、Ｇｅは不満足な表面パシベーション特性を有し、暗電流の主な根源がコンタクト間の表面層に沿った漏れであることがしばしばある。薄いＳｉ１−ｚＧｅｚ表面層３１０をＧｅ層３２０の上に利用することによって、より制御可能な表面が得られる。
【００３１】
Ｇｅ層の欠陥を減少させるための高温アニールの前または後に、Ｓｉ１−ｚＧｅｚ表面層３１０を堆積することができるだろう。Ｓｉ１−ｚＧｅｚ表面層３１０は引っ張り歪みを受けているので、Ｓｉ１−ｚＧｅｚ表面層は欠陥形成の臨界厚さよりも薄いことが重要である。というのは、表面電極近くの欠陥はデバイス性能にとって有害であるかもしれないからである。Ｇｅ含有率ｚに依存して、厚さｚは、ｚ＝０．８のときのほぼ２０ｎｍから純粋Ｓｉのときのほんの数単分子層までに及ぶことができるだろう。図１２に示す構造は、また、基板１０、絶縁層２０、Ｓｉ層３０、交互になるコンタクト領域６０および７０、電極８０、並びに分離領域５０を含む。
【００３２】
上述の実施形態の追加の利益は、ＳｉＧｅ−オン−インシュレータ（ＳＧＯＩ）基板にフォトダイオードを作ることによって得ることができる。緩和ＳｉＧｅは歪みＳｉ成長用のテンプレートとして作用し、この歪みＳｉはＣＭＯＳ性能を改善することができるので、この基板はＣＭＯＳ用途に有用である。これらの実施形態では、埋込み酸化物の上の最初のＳｉ層は、ＳｉＧｅ層と取り替えられる。本発明のこの実施形態は、相互拡散に利用可能な最初のＳｉの量をさらにもっと減らすことで、光検出器性能に役立つ。ＳｉＧｅは、また、格子定数が純粋ＳｉよりもＧｅのそれに近いので、Ｇｅ層の転位密度を減少させるのに役立つことができる。転位密度の減少は、電子−正孔対の生成率を減少させて暗電流を改善するかもしれない。
【００３３】
指摘すべきことであるが、図１１に示す実施形態では、高温アニールが相互拡散を引き起こし、図６または図７に示すような層構造プロファイルを少し変えるかもしれない。さらに、理解されることであるが、図１２に示す実施形態の高温アニールは、層３１０と層３２０の間に追加の相互拡散領域をもたらすだろう。
【００３４】
前に言及したように、相互拡散に利用可能なＳｉを制限するために、埋込み絶縁物の上の最初のＳｉ層をできるだけ薄くしておくことが望ましい。しかし、上に示した実施形態では、横方向全面成長のような珍しい技術を使用しないでＳｉＯ２の上に単結晶Ｇｅの核を生成することはできないので、Ｓｉ厚さをゼロに減らすことができない。しかし、本発明は、また、図１３に示すように、埋込み絶縁物層の直ぐ上にＧｅを利用してこの問題を解決する光検出器構造を提供する。
【００３５】
埋込み絶縁物の直ぐ上にＧｅ層を実現する１つの方法は、図１３に示すように、単結晶絶縁物の上にＧｅ層を利用することである（例えば、S. Guha, et al., Appl. Phys. Lett. vol. 80, 766 (2002)を参照されたい）。この実施形態では、多層構造は、次に単結晶絶縁物層４２０およびＧｅ層４３０が続くＳｉ基板４１０から成る。図１３に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０、および分離領域５０を含む。
【００３６】
絶縁物層４２０は結晶であるので、挟込みＳｉ層を必要とすることなく、絶縁物層４２０の直ぐ上にエピタキシャルＧｅを成長させることができる。もちろん、Ｇｅは結晶絶縁物４２０と依然として格子不整合であり、したがって、Ｇｅ層４３０と絶縁物層４２０の間の界面での不整合転位の形成によって、やはり厚いＧｅ層はおそらく緩和される。しかし、ペロブスカイト酸化物では、酸化物が回転結晶構造を持つようなやり方で、ペロブスカイトの（１１０）結晶面がＳｉの（１００）結晶面に一致し、その結果、格子定数がＳｉよりも約２％大きくなっている。このことは、ＳｉとＧｅの間の４％の格子不整合の一部を吸収するのに役立つことができ、それによって、欠陥密度の減少したより高品質のＧｅ層をもたらす。結晶酸化物は、吸収領域と下の基板の間のトンネリングを抑制するように十分に厚い必要があるだけであり、したがって、約５ｎｍよりも大きな厚さが必要である。結晶酸化物の候補材料には、（Ｂａ，Ｓｒ）Ｏ、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ＭｇＯ、ＴｉＯ２、およびこれらの組合せがあるが、これらに限定されない。
【００３７】
埋込み絶縁物層の上にＧｅ層を有する光検出器構造を実現する他の方法は、結合Ｇｅ−オン−インシュレータ基板を利用することである（例えば、A. Reznicek, et al., Spring MRS Meeting, San Francisco, 2004を参照されたい）。この実施形態では、多層構造は、次に絶縁物層４２０およびＧｅ層４３０が続いているＳｉ基板４１０から成る。好ましい実施形態では、絶縁物層はＳｉＯ２であり、バルクＧｅウェーハかまたは組成を徐徐に変化させてＳｉ基板上に成長されたＧｅ層かのどちらかをウェーハ結合し、それからウェーハ分割または選択エッチングで残りの基板を除去することによって、最初のＧｅ層がＳｉＯ２層に移される。どちらの場合にも、この実施形態は、Ｇｅと埋込み酸化物の間のＳｉ下層の必要性を無くし、かつＧｅ吸収層の品質を改善するという利点を有する。
【００３８】
本発明の重要な有利点の１つは、ＳｉＣＯＭＳと直接一体化することができることである。特に、図１４は、図１〜２に示す実施形態をＳＯＩＣＭＯＳとどのように組み合わせることができるかを示す。この実施形態では、ＣＭＯＳおよび光検出器は共通の基板５１０および埋込み絶縁物５２０を利用する。埋込み絶縁物の上の薄いＳｉ層５３０は、ＣＭＯＳデバイス５４０の能動領域として作用し、かつ光検出器５６０のＧｅ層５５０の下の下層として作用する。完全空乏ＳＯＩの場合には、Ｓｉの同じ厚さをＣＭＯＳおよび光検出器に利用することができる。若しくは、ＣＭＯＳが部分空乏ＳＯＩである場合、ＣＭＯＳデバイスの領域に追加のＳｉを再成長させるか、または光検出器の領域の過剰なＳｉをエッチ・バックするかのどちらかによって、より厚いＳｉをＣＭＯＳデバイスに利用することができる。好ましい実施形態では、光検出器の吸収領域は５０ｎｍから５００ｎｍの範囲であるので、検出器はＣＭＯＳデバイスと妥当な平面性を維持することができ、ＣＭＯＳデバイスは一般に埋込み酸化物より上に２００ｎｍから２５０ｎｍの範囲の高さを有している。図１４に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０および分離領域５０を光検出器領域５６０に含む。
【００３９】
光検出器は、また、図１５に示すように、バルクＳｉＣＭＯＳとも組み合わせることができるだろう。この実施例では、両方のデバイスが共通の基板６１０を共有するが、光検出器は選択埋込み絶縁物６２０を利用し、この選択埋込み絶縁物６２０は光検出器６３０の下の領域にはあるが、ＣＭＯＳデバイス６４０の下にはない。選択埋込み絶縁物を作る１つの可能な方法は、酸素の打込みによる分離（ＳＩＭＯＸ）と呼ばれるプロセスであり、このプロセスでは、最初に酸素イオンが少なくとも損傷領域を形成するようにＳｉ基板に打ち込まれ、次にアニール・プロセスが続く。この場合、酸素イオンを打ち込み、それから非常に高い温度でアニールすることによって、埋込みＳｉＯ２層は作られる。若しくは、光検出器は、図１３の実施形態で説明したように、結晶絶縁物を使用することができるだろう。この場合、埋込み絶縁物の上の薄いＳｉ層６５０は、光検出器の能動領域がＧｅだけから成るように無くすることができるだろう。図１５に示す構造は、また、交互になるコンタクト領域６０および７０、電極８０および分離領域５０を光検出器領域６３０に含む。
【００４０】
図１４および図１５に示す両方の実施形態で、Ｇｅがウェーハ全体にわたってではなく選択的に堆積されることが好ましいだろう。どのようにしてＧｅをＳｉＯまたはＳｉＮに選択的に堆積するかは当技術分野で非常によく知られているので、これは全く容易に達成することができるだろう。Ｇｅの選択的堆積は、ＣＭＯＳデバイスに関していつ光検出器を作るかについての自由度を与える。選択的堆積は、また、欠陥低減が小面積構造で比較的容易に達成されるという有利点も有している。結晶酸化物構造を利用する光検出器は、この点で特に有利である。
【００４１】
図１６〜２２は、本発明の高速Ｇｅ−オン−インシュレータ光検出器構造を製作する１つの方法を示す。この実施形態では、開始材料は図１６に示すように薄いＳＯＩ基板７００である。基板７００は、Ｓｉ基板７０１、埋込み絶縁物７０２、およびＳＯＩ層７０３を含む。次に、図１７に示すように、ＳＯＩ層７０３の直ぐ上にＧｅ層７０４がエピタキシャル成長される。場合によっては、Ｇｅ層の品質を高めるために、Ｇｅ層７０４の前に薄いＳｉシード層（５〜３０ｎｍ）を成長させることができる。最初のＧｅ成長の温度は、３次元成長が起きないようにするために非常に低く保たれる（ほぼ３００°〜３５０℃）。それから、この最初のＧｅ層の成長後に、層の残りの部分を成長させるために温度を上げることができる。通常、成長後、Ｇｅ層は非常に緩和されるが、ほぼ１０９ｃｍ−２の高い貫通転位密度を有している。転位密度を減少させるために、図１８に示す構造を実現するように材料はアニールされる。アニールは、一様な温度で行なうことができ、または米国特許 No. 6,635,110に記載されるように繰返しアニールを使用して行なうことができる。図１８で、参照数字７０５は、相互拡散によって生じたＳｉ１−ｘＧｅｘ層を指し、参照数字７０６は、相互拡散後に残っている上部Ｇｅ層を指す。
【００４２】
アニールの温度および時間は、Ｇｅ層の厚さ、この層が一様に成長されているかまたはパターン形成されているかどうか、および下の絶縁物が非晶質絶縁物かまたは結晶絶縁物かどうかに依存して変化する。アニールは、結果として得られた多層構造の貫通転位を減少させるように行なわれる。一般的なアニール温度は、約７５０°から約９００℃である。それにもかかわらず、アニールは、一般に、転位密度を減少させかつ材料品質を改善するために有利であるので、埋込み絶縁物の使用は、相互拡散に利用可能なＳｉを制限するために極めて重要である。アニール後、図１９に示すように、埋込み酸化物層までエッチングし、それから絶縁材料を再び満たすことによって、分離領域７０７が形成される。図では、絶縁分離領域７０７はＧｅ能動領域と同じ高さに示されているが、分離領域はＧｅ能動領域と同じ高さである必要はない。しかし、分離領域７０７は、Ｓｉ／Ｇｅ界面近くの高欠陥領域を覆うように十分に厚くなければならない。これによって、表面電極が分離領域端を横切るときに、すなわち過剰なデバイス漏れを引き起こすかもしれない状況で、表面電極が高欠陥領域に接しないことが保証される。
【００４３】
次に、図２０および２１に示すように、交互になるｐ型およびｎ型コンタクト７０９および７０８がそれぞれ形成される。ｐ形打込みが最初に形成され次にｎ型打込みが続くように示されているが、打込みの順序は逆にすることができるだろう。好ましい実施形態では、コンタクトは、レジスト・マスクまたは誘電体マスクを使用してイオン打込みによって形成される。各種を打ち込んだ後で、打込みを活性化するためにコンタクトをアニールすることができる。若しくは、両方の組のコンタクトを打ち込み、それから同時にアニールすることができる。ｎ型コンタクトでは、好ましいドーパント種はＡｓ、ＰまたはＳｂであり、一方で、ｐ型コンタクトでは、好ましいドーパント種はＢである。ドーパント種がＧｅ層の底近くの欠陥層から遠く離れた状態であるように、打込み物の深さは十分に小さくされるべきである。したがって、好ましい実施形態では、ｎ型コンタクトとｐ型コンタクトの両方の打ち込まれたままのピーク・ドーパント濃度は、表面からほんの約５〜３０ｎｍであるべきである。
【００４４】
それから、図２２に示すように、導電電極７１０が形成される。この電極は、蒸着、スパッタリング、または化学気相成長を含んだ、ただしこれらに限定されないいくつかの手段によって作ることができるだろう。電極パターン形成は、また、リフトオフ、堆積とエッチング、または化学機械研磨のようないくつかの技術によって行なうことができる。電極抵抗は、デバイス性能がＲＣ遅延によって制限されないように十分に小さくすべきであり、したがって、フィンガの最適厚さおよび幅は、デバイス面積（キャパシタンスに影響する）およびフィンガ材料の抵抗率の関数である。例えば、１０×１０μｍ２の能動面積の場合、キャパシタンスは一般に５０ｆＦである。したがって、３０ＧＨｚの帯域幅を達成するために、電極抵抗は約１００Ω未満であるべきである。２００ｎｍの幅のＡｌフィンガの場合、これは、ほぼ１５０から３００ｎｍの厚さ範囲に対応する。正方形のデバイス形状の場合、キャパシタンスはデバイス面積に比例し、一方で電極抵抗は一定のままであるので、入射光を効果的に集める能力を損なうことなくデバイス面積をできるだけ小さくしておくことが望ましい。デバイス面積は、また、光電流対暗電流の比を最大限にするために、デバイスの能動面積に光を結合させるために必要とされる程度であるべきである。これらの条件を考慮に入れると、１００μｍ２から１０００μｍ２の範囲のデバイス面積が好ましい。
【００４５】
電極材料の他の要求条件は、ｎ型Ｇｅとｐ型Ｇｅの両方と良好なオーミック・コンタクトを作るべきであるということである。しかし、Ｇｅの狭いバンド・ギャップを考慮に入れると、これは一般に問題でなく、ほとんどどんな金属でも十分なオーミック・コンタクトを作ることができる。電極の候補金属には、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、ＴａＮ、Ｐｔ、Ｐｄ、Ｈｆ、ＩＴＯ、およびこれらの組合せがあるが、これらに限定されない。前述の金属のシリサイドおよびゲルマニドも本明細書で予想される。
【００４６】
図１６〜２２に示したプロセスは、また、反射防止膜の堆積を含むことができるだろう。反射防止膜は、図１１に示すように電極形成後に、またはプロセスのもっと初期に、堆積することができるだろう。図１２に示した表面ＳｉＧｅ層は、また、Ｇｅ層成長の直後かまたは好ましくは繰返しアニールの終了後かのどちらかで成長させることができるだろう。後者の状況は、転位がデバイス性能に比較的大きなマイナスの影響を及ぼすかもしれない試料表面近くで、転位の形成を防止するだろう。表面ＳｉＧｅ層は、また、分離層の形成後に選択的に堆積することができるだろう。その結果、残りの露出された側壁のどれもが覆われて、側壁による漏れの機会が減少するという有利点がある。有利なことに、分離領域の形成後に、全Ｇｅ層を成長させることができるだろう。この実施形態には、Ｇｅ層が小さな面積に成長されるだけかもしれないという有利点があり、したがって、成長およびその後のアニール中に、欠陥減少が促進されるはずである。しかし、この実施形態では、電極が高欠陥領域に接することよる漏れを防止するために、より低い側壁が成長後に露出されることを保証するように注意しなければならない。
【００４７】
本発明は、例示の好ましい実施形態に関して具体的に示し、かつ説明したが、本発明の精神および範囲から逸脱することなく、形および細部に前述および他の変更を加えることができることを当業者は理解するであろう。
【符号の説明】
【００４８】
１０ 単結晶半導体基板
１１０ 単結晶半導体基板
５１０ 単結晶半導体基板
６１０ 単結晶半導体基板
２０ 絶縁層
１２０ 絶縁層
５２０ 絶縁層
６２０ 絶縁層
７０２ 絶縁層
３０ Ｓｉ層
１３０ Ｓｉ層
５３０ Ｓｉ層
６５０ Ｓｉ層
４０ Ｇｅ層
１５０ Ｇｅ層
５５０ Ｇｅ層
７０４ Ｇｅ層
７０６ Ｇｅ層
５０ 分離領域
７０７ 分離領域
６０ ｐ型コンタクト領域
７０９ ｐ型コンタクト領域
７０ ｎ型コンタクト領域
７０８ ｎ型コンタクト領域
８０ 表面電極
８２ 表面電極
８５ 表面電極
７１０ 表面電極
１４０ 相互拡散Ｓｉ１−ｘＧｅｘ層
７０５ 相互拡散Ｓｉ１−ｘＧｅｘ層
１６０ 組成漸変Ｓｉ１−ｘＧｅｘ層
２１０ 透明誘電体層
２２０ Ｇｅ表面
５４０ ＣＭＯＳデバイス
６４０ ＣＭＯＳデバイス
５６０ 光検出器
６３０ 光検出器
７００ ＳＯＩ基板
７０１ シリコン基板
７０３ ＳＯＩ層
【特許請求の範囲】
【請求項１】
単結晶半導体基板の第１の層と、
前記第１の層の上に配置された絶縁材料の第２の層と、
前記第２の層の上に配置された本質的にＳｉを含む第３の層と、
前記第３の層の上に配置された本質的にＧｅを含む第４の層であって、表面層を有する第４の層と、
前記第３の層および前記第４の層を囲繞し、さらに、前記第４の層に隣接するかまたは前記第４の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、１つの電極に直接隣接した前記第４の層の全部分がｎ型にドープされ、最も近い隣の電極に直接隣接した前記第４の層の全部分がｐ型にドープされている半導体光検出器。
【請求項２】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項１に記載の半導体光検出器。
【請求項３】
前記第４の層が、５０ｎｍよりも大きな厚さを有し、前記第３の層と前記第４の層の組み合わされた厚さが５００ｎｍよりも小さい、請求項１に記載の半導体光検出器。
【請求項４】
前記第３の層と前記第４の層の組み合わされた平均Ｇｅ濃度が、８０％よりも大きい、請求項３に記載の半導体光検出器。
【請求項５】
前記第２の層が、次式の関係に従うように厚さｔ２および屈折率ｎ２を有し、
0.5(i + 0.4)(λ/n2)< t2< 0.5(i + 0.6)(λ/n2)
ここでｉが整数であり、λが入射光の真空中の波長である、請求項１に記載の半導体光検出器。
【請求項６】
次式の関係に従うように、前記第３の層が厚さｔ３および屈折率ｎ３を有し、前記第４の層が厚さｔ４および屈折率ｎ４を有し、
(i + 0.9)(λ/2) < t3n3+t4n4 < (i + 1.1)(λ/2)
ここで、ｉが整数であり、λが入射光の真空中の波長である、請求項１に記載の半導体光検出器。
【請求項７】
隣接したｎ型ドープ領域とｐ型ドープ領域が、０．１μｍと１．０μｍの間の範囲にある距離だけ離れている、請求項１に記載の半導体光検出器。
【請求項８】
前記電極が、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、ＴａＮ、Ｐｔ、Ｐｄ、Ｈｆ、ＩＴＯ、およびこれらそれぞれのシリサイドまたはゲルマニドあるいはその両方、またはこれらの組合せを備える、請求項１に記載の半導体光検出器。
【請求項９】
前記電極と直接接触していない前記表面層の部分の上に、反射防止膜として作用するように１と前記第４の層の屈折率との間の屈折率を有する透明誘電体層をさらに備える、請求項１に記載の半導体光検出器。
【請求項１０】
前記第３の層と前記第４の層の間に、前記第３の層のＳｉと前記第４の層のＧｅの間の相互拡散によって形成されたＳｉ１−ｘＧｅｘの第５の層をさらに備える、請求項１に記載の半導体光検出器。
【請求項１１】
前記第３の層と前記第４の層と前記第５の層の組み合わされた厚さが、５００ｎｍよりも小さく、前記第４の層の残りの部分が５０ｎｍよりも大きな厚さを有している、請求項１０に記載の半導体光検出器。
【請求項１２】
前記第３の層と前記第４の層と前記第５の層の組み合わされた平均Ｇｅ濃度が、８０％よりも大きい、請求項１１に記載の半導体光検出器。
【請求項１３】
単結晶半導体基板の第１の層と、
前記第１の層の上に配置された絶縁材料の第２の層と、
前記第２の層の上に配置された本質的にＳｉを含む第３の層と、
前記第３の層の上に配置された本質的にＧｅを含む第４の層であって、表面層を有する第４の層と、
前記第３の層および前記第４の層を囲繞し、さらに、前記第４の層に隣接するかまたは前記第４の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、交互になる電極が第１の組の電極を含み、前記第１の組の電極の両側の最も近い隣の電極が第２の組の電極を含み、さらに、前記第１の組の電極に直接隣接した前記第４の層の全部分が一伝導型にドープされ、前記第２の組の電極に直接隣接した前記第４の層の全部分が前記第４の層の残りの部分と同じにドープされている半導体光検出器。
【請求項１４】
前記第１の電極に直接隣接した前記第４の層の全部分が、ｎ型にドープされ、さらに、前記第２の電極のフェルミ・エネルギーと前記第４の層の価電子帯端との間の差が、Ｅｇ／２よりも小さく、ここでＥｇが前記第４の層のバンド・ギャップである、請求項１３に記載の半導体光検出器。
【請求項１５】
前記第１の電極に直接隣接した前記第４の層の全部分が、ｐ型にドープされ、さらに、前記第４の層の伝導帯端と前記第２の電極のフェルミ・エネルギーとの間の差が、Ｅｇ／２よりも小さく、ここでＥｇが前記第４の層のバンド・ギャップである、請求項１３に記載の半導体光検出器。
【請求項１６】
単結晶半導体基板の第１の層と、
前記第１の層の上に配置された絶縁材料の第２の層と、
前記第２の層の上に配置された本質的にＳｉを含む第３の層と、
前記第３の層の上に配置された本質的にＧｅを含む第４の層であって、表面層を有する第４の層と、
前記第３の層および前記第４の層を囲繞し、さらに、前記第４の層に隣接するかまたは前記第４の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、交互になる電極が第１の組の電極を含み、前記第１の組の電極の両側の最も近い隣の電極が第２の組の電極を含み、前記第１および第２の組の電極に直接隣接した前記第４の層の全部分が前記第４の層の残りの部分と同じにドープされている半導体光検出器。
【請求項１７】
前記第１の電極のフェルミ・エネルギーと前記第４の層の価電子帯端との間の差が、Ｅｇ／２よりも小さく、さらに前記第４の層の伝導帯端と前記第２の電極のフェルミ・エネルギーとの間の差が、Ｅｇ／２よりも小さく、ここでＥｇが前記第４の層のバンド・ギャップである、請求項１６に記載の半導体光検出器。
【請求項１８】
単結晶半導体基板の第１の層と、
前記第１の層の上の絶縁材料の第２の層と、
前記第２の層の上の本質的にＳｉ１−ｘＧｅｘを含む第３の層であって、表面層を有する第３の層と、ここでＧｅ濃度ｘは前記第２の層に隣接した最小値から前記表面層の最大値まで連続的に変化しており、
前記第３の層を囲繞し、さらに、前記第３の層に隣接するかまたは前記第３の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、１つの電極に直接隣接した前記第３の層の全部分がｎ型にドープされ、最も近い隣の電極に直接隣接した前記第３の層の全部分がｐ型にドープされている半導体光検出器。
【請求項１９】
前記第３の層の厚さが、５０ｎｍと５００ｎｍの間の範囲にある、請求項１８に記載の半導体光検出器。
【請求項２０】
前記第３の層の平均Ｇｅ濃度が、８０％よりも大きい、請求項１９に記載の半導体光検出器。
【請求項２１】
単結晶半導体基板の第１の層と、
前記第１の層の上の絶縁材料の第２の層と、
前記第２の層の上の本質的にＳｉを含む第３の層と、
前記第３の層の上の本質的にＧｅを含む第４の層と、
前記第４の層の上の、本質的にＳｉ１−ｚＧｅｚを含みかつ表面層を有する第５の層と、
前記第３の層および前記第４の層および前記第５の層を囲繞し、さらに、前記第４の層に隣接するかまたは前記第４の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、１つの電極に直接隣接した前記第５の層の全部分がｎ型にドープされ、最も近い隣の電極に直接隣接した前記第５の層の全部分がｐ型にドープされている半導体光検出器。
【請求項２２】
前記第５の層の厚さおよびＧｅ濃度は、前記第５の層が熱力学的安定性の厚さ限界を超えないようなものである、請求項２１に記載の半導体光検出器。
【請求項２３】
前記第４の層が、５０ｎｍよりも大きな厚さを有し、前記第３の層および前記第４の層および前記第５の層の組み合わされた厚さが５００ｎｍよりも小さい、請求項２１に記載の半導体光検出器。
【請求項２４】
単結晶半導体基板の第１の層と、
前記第１の層の上の絶縁材料の第２の層と、
前記第２の層の上の、本質的にＧｅを含みかつ表面層を有する第３の層と、
前記第３の層を囲繞し、さらに、前記第３の層に隣接するかまたは前記第３の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、１つの電極に直接隣接した前記第３の層の全部分がｎ型にドープされ、最も近い隣の電極に直接隣接した前記第３の層の全部分がｐ型にドープされている半導体光検出器。
【請求項２５】
前記第２の層が、結晶酸化物である、請求項２４に記載の半導体光検出器。
【請求項２６】
前記第２の層が、（Ｂａ，Ｓｒ）Ｏ、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ＭｇＯ、ＴｉＯ２、またはこれらの組合せを含む、請求項２５に記載の半導体光検出器。
【請求項２７】
前記第３の層の厚さが、５０ｎｍと５００ｎｍの間の範囲にある、請求項２４に記載の半導体光検出器。
【請求項２８】
請求項１に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項２９】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項２８に記載の半導体集積回路。
【請求項３０】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項２８に記載の半導体集積回路。
【請求項３１】
請求項１３に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項３２】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項３１に記載の半導体集積回路。
【請求項３３】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項３１に記載の半導体集積回路。
【請求項３４】
請求項１６に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項３５】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項３４に記載の半導体集積回路。
【請求項３６】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項３４に記載の半導体集積回路。
【請求項３７】
請求項１８に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項３８】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項３７に記載の半導体集積回路。
【請求項３９】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項３７に記載の半導体集積回路。
【請求項４０】
請求項２１に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項４１】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項４０に記載の半導体集積回路。
【請求項４２】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項４０に記載の半導体集積回路。
【請求項４３】
請求項２４に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項４４】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項４３に記載の半導体集積回路。
【請求項４５】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項４３に記載の半導体集積回路。
【請求項４６】
請求項１に記載の光検出器を備え、かつ複数のバルクＭＯＳＦＥＴデバイスをさらに備える半導体集積回路であって、前記単結晶半導体基板が前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有され、かつ絶縁材料の前記第２の層が前記半導体光検出器の下の領域だけに配置されている半導体集積回路。
【請求項４７】
請求項２４に記載の光検出器を備え、かつ複数のバルクＭＯＳＦＥＴデバイスをさらに備える半導体集積回路であって、前記単結晶半導体基板が前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有され、かつ絶縁材料の前記第２の層が前記半導体光検出器の下の領域だけに配置されている半導体集積回路。
【請求項４８】
前記第２の層が、結晶酸化物である、請求項４７に記載の半導体集積回路。
【請求項４９】
半導体光検出器を製作する方法であって、
単結晶半導体基板、絶縁材料の第２の層、および本質的にＳｉを含む第３の層を備える半導体構造を形成するステップと、
本質的にＧｅの第４の層をエピタキシャル成長させるステップであって、前記第４の層が表面層を有しているステップと、
貫通転位密度を減少させるようにアニールするステップと、
前記第３の層および前記第４の層を囲繞する分離領域を形成するステップであって、前記分離領域が前記第４の層に隣接するかまたは前記第４の層よりも上にある上の境界および前記第２の層に隣接した下の境界を有しているステップと、
故意でなくドープされた材料の領域が、ｐ型にドープされた材料とｎ型にドープされた材料の交互になるストライプの間に残っているように、前記表面層に隣接して前記交互になるストライプを形成するステップと、
複数の交互配置された部材を含む一組の電極を前記表面層に形成するステップと、を備え、前記表面層と接触している前記電極の部分の全体が、また、ｐ型にドープされた材料とｎ型にドープされた材料の前記ストライプと接触している方法。
【請求項５０】
前記第４の層が、５０ｎｍよりも大きな厚さを有し、前記第３の層と前記第４の層の組み合わされた厚さが、５００ｎｍよりも小さい、請求項４９に記載の方法。
【請求項５１】
前記第３の層と前記第４の層の組み合わされた平均Ｇｅ濃度が、８０％よりも大きい、請求項４９に記載の方法。
【請求項５２】
Ｇｅの前記第４の層の成長前に、Ｓｉシード層を形成するステップをさらに備える、請求項４９に記載の方法。
【請求項５３】
ｐ型にドープされた材料とｎ型にドープされた材料の前記ストライプが、イオン打込みおよびその後のアニールによって形成される、請求項４９に記載の方法。
【請求項５４】
前記電極と直接接触していない前記表面層の部分の上に、反射防止膜として作用するように１と前記第４の層の屈折率との間の屈折率を有する透明誘電体層を堆積するステップさらに備える、請求項４９に記載の方法。
【請求項５５】
前記アニールが、７５０℃と９００℃の間の範囲の温度で行なわれる、請求項４９に記載の方法。
【請求項５６】
前記アニールが、相互拡散の結果として、Ｓｉの前記第３の層とＧｅの前記第４の層との間にＳｉ１−ｘＧｅｘの追加の層を形成する、請求項４９に記載の方法。
【請求項５７】
Ｓｉの前記第３の層およびＧｅの前記第４の層が、前記アニール中に相互拡散して、前記第２の層に隣接した最小値から前記表面層での最大値まで連続的に変化するＧｅ濃度ｘを有するＳｉ１−ｘＧｅｘの層を形成する、請求項４９に記載の方法。
【請求項５８】
半導体光検出器を製作する方法であって、
単結晶半導体基板、絶縁材料の第２の層、および本質的にＳｉを含む第３の層を備える半導体構造を形成するステップと、
本質的にＧｅの第４の層をエピタキシャル成長させるステップと、
本質的にＳｉ１−ｚＧｅｚの第５の層をエピタキシャル成長させるステップであって、前記第５の層が表面層を有しているステップと、
貫通転位密度を減少させるようにアニールするステップと、
前記第３の層および前記第４の層および前記第５の層を囲繞する分離領域を形成するステップであって、前記分離領域が、前記第４の層に隣接するかまたは前記第４の層よりも上にある上の境界および前記第２の層に隣接した下の境界を有しているステップと、
故意でなくドープされた材料の領域が、ｐ型にドープされた材料とｎ型にドープされた材料の交互になるストライプの間に残っているように、前記表面層に隣接して前記交互になるストライプを形成するステップと、
複数の交互配置された部材を含む一組の電極を前記表面層に形成するステップと、を備え、前記表面層と接触している前記電極の部分の全体が、また、前記ｎ型にドープされた材料または前記ｐ型にドープされた材料と接触している方法。
【請求項５９】
本質的にＳｉ１−ｚＧｅｚの前記第５の層が、前記アニールの後であるが前記分離領域の形成の前に、成長される、請求項５８に記載の方法。
【請求項６０】
前記分離領域を形成するステップの後であるが、ｐ型にドープされた材料とｎ型にドープされた材料の前記交互になるストライプを形成する前に、本質的にＳｉ１−ｚＧｅｚの前記第５の層が成長される、請求項５８に記載の方法。
【請求項６１】
半導体光検出器を製作する方法であって、
単結晶半導体を含む半導体構造を形成するステップと、
結晶絶縁材料の第２の層をエピタキシャル成長させるステップと、
本質的にＧｅの第３の層をエピタキシャル成長させるステップであって、前記第３の層が表面層を有しているステップと、
貫通転位密度を減少させるようにアニールするステップと、
前記第３の層を囲繞する分離領域を形成するステップであって、前記分離領域が前記第３の層に隣接するかまたは前記第３の層よりも上にある上の境界および前記第２の層に隣接した下の境界を有しているステップと、
故意でなくドープされた材料の領域が、ｐ型にドープされた材料とｎ型にドープされた材料の交互になるストライプの間に残っているように、前記表面層に隣接して前記交互になるストライプを形成するステップと、
複数の交互配置された部材を含む一組の電極を前記表面層に形成するステップと、を備え、前記表面層と接触している前記電極の部分の全体が、また、前記ｎ型にドープされた材料または前記ｐ型にドープされた材料と接触している方法。
【請求項６２】
前記第２の層が、（Ｂａ，Ｓｒ）Ｏ、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ＭｇＯ、ＴｉＯ２、またはこれらの組合せを備える、請求項６１に記載の方法。
【請求項１】
単結晶半導体基板の第１の層と、
前記第１の層の上に配置された絶縁材料の第２の層と、
前記第２の層の上に配置された本質的にＳｉを含む第３の層と、
前記第３の層の上に配置された本質的にＧｅを含む第４の層であって、表面層を有する第４の層と、
前記第３の層および前記第４の層を囲繞し、さらに、前記第４の層に隣接するかまたは前記第４の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、１つの電極に直接隣接した前記第４の層の全部分がｎ型にドープされ、最も近い隣の電極に直接隣接した前記第４の層の全部分がｐ型にドープされている半導体光検出器。
【請求項２】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項１に記載の半導体光検出器。
【請求項３】
前記第４の層が、５０ｎｍよりも大きな厚さを有し、前記第３の層と前記第４の層の組み合わされた厚さが５００ｎｍよりも小さい、請求項１に記載の半導体光検出器。
【請求項４】
前記第３の層と前記第４の層の組み合わされた平均Ｇｅ濃度が、８０％よりも大きい、請求項３に記載の半導体光検出器。
【請求項５】
前記第２の層が、次式の関係に従うように厚さｔ２および屈折率ｎ２を有し、
0.5(i + 0.4)(λ/n2)< t2< 0.5(i + 0.6)(λ/n2)
ここでｉが整数であり、λが入射光の真空中の波長である、請求項１に記載の半導体光検出器。
【請求項６】
次式の関係に従うように、前記第３の層が厚さｔ３および屈折率ｎ３を有し、前記第４の層が厚さｔ４および屈折率ｎ４を有し、
(i + 0.9)(λ/2) < t3n3+t4n4 < (i + 1.1)(λ/2)
ここで、ｉが整数であり、λが入射光の真空中の波長である、請求項１に記載の半導体光検出器。
【請求項７】
隣接したｎ型ドープ領域とｐ型ドープ領域が、０．１μｍと１．０μｍの間の範囲にある距離だけ離れている、請求項１に記載の半導体光検出器。
【請求項８】
前記電極が、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、ＴａＮ、Ｐｔ、Ｐｄ、Ｈｆ、ＩＴＯ、およびこれらそれぞれのシリサイドまたはゲルマニドあるいはその両方、またはこれらの組合せを備える、請求項１に記載の半導体光検出器。
【請求項９】
前記電極と直接接触していない前記表面層の部分の上に、反射防止膜として作用するように１と前記第４の層の屈折率との間の屈折率を有する透明誘電体層をさらに備える、請求項１に記載の半導体光検出器。
【請求項１０】
前記第３の層と前記第４の層の間に、前記第３の層のＳｉと前記第４の層のＧｅの間の相互拡散によって形成されたＳｉ１−ｘＧｅｘの第５の層をさらに備える、請求項１に記載の半導体光検出器。
【請求項１１】
前記第３の層と前記第４の層と前記第５の層の組み合わされた厚さが、５００ｎｍよりも小さく、前記第４の層の残りの部分が５０ｎｍよりも大きな厚さを有している、請求項１０に記載の半導体光検出器。
【請求項１２】
前記第３の層と前記第４の層と前記第５の層の組み合わされた平均Ｇｅ濃度が、８０％よりも大きい、請求項１１に記載の半導体光検出器。
【請求項１３】
単結晶半導体基板の第１の層と、
前記第１の層の上に配置された絶縁材料の第２の層と、
前記第２の層の上に配置された本質的にＳｉを含む第３の層と、
前記第３の層の上に配置された本質的にＧｅを含む第４の層であって、表面層を有する第４の層と、
前記第３の層および前記第４の層を囲繞し、さらに、前記第４の層に隣接するかまたは前記第４の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、交互になる電極が第１の組の電極を含み、前記第１の組の電極の両側の最も近い隣の電極が第２の組の電極を含み、さらに、前記第１の組の電極に直接隣接した前記第４の層の全部分が一伝導型にドープされ、前記第２の組の電極に直接隣接した前記第４の層の全部分が前記第４の層の残りの部分と同じにドープされている半導体光検出器。
【請求項１４】
前記第１の電極に直接隣接した前記第４の層の全部分が、ｎ型にドープされ、さらに、前記第２の電極のフェルミ・エネルギーと前記第４の層の価電子帯端との間の差が、Ｅｇ／２よりも小さく、ここでＥｇが前記第４の層のバンド・ギャップである、請求項１３に記載の半導体光検出器。
【請求項１５】
前記第１の電極に直接隣接した前記第４の層の全部分が、ｐ型にドープされ、さらに、前記第４の層の伝導帯端と前記第２の電極のフェルミ・エネルギーとの間の差が、Ｅｇ／２よりも小さく、ここでＥｇが前記第４の層のバンド・ギャップである、請求項１３に記載の半導体光検出器。
【請求項１６】
単結晶半導体基板の第１の層と、
前記第１の層の上に配置された絶縁材料の第２の層と、
前記第２の層の上に配置された本質的にＳｉを含む第３の層と、
前記第３の層の上に配置された本質的にＧｅを含む第４の層であって、表面層を有する第４の層と、
前記第３の層および前記第４の層を囲繞し、さらに、前記第４の層に隣接するかまたは前記第４の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、交互になる電極が第１の組の電極を含み、前記第１の組の電極の両側の最も近い隣の電極が第２の組の電極を含み、前記第１および第２の組の電極に直接隣接した前記第４の層の全部分が前記第４の層の残りの部分と同じにドープされている半導体光検出器。
【請求項１７】
前記第１の電極のフェルミ・エネルギーと前記第４の層の価電子帯端との間の差が、Ｅｇ／２よりも小さく、さらに前記第４の層の伝導帯端と前記第２の電極のフェルミ・エネルギーとの間の差が、Ｅｇ／２よりも小さく、ここでＥｇが前記第４の層のバンド・ギャップである、請求項１６に記載の半導体光検出器。
【請求項１８】
単結晶半導体基板の第１の層と、
前記第１の層の上の絶縁材料の第２の層と、
前記第２の層の上の本質的にＳｉ１−ｘＧｅｘを含む第３の層であって、表面層を有する第３の層と、ここでＧｅ濃度ｘは前記第２の層に隣接した最小値から前記表面層の最大値まで連続的に変化しており、
前記第３の層を囲繞し、さらに、前記第３の層に隣接するかまたは前記第３の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、１つの電極に直接隣接した前記第３の層の全部分がｎ型にドープされ、最も近い隣の電極に直接隣接した前記第３の層の全部分がｐ型にドープされている半導体光検出器。
【請求項１９】
前記第３の層の厚さが、５０ｎｍと５００ｎｍの間の範囲にある、請求項１８に記載の半導体光検出器。
【請求項２０】
前記第３の層の平均Ｇｅ濃度が、８０％よりも大きい、請求項１９に記載の半導体光検出器。
【請求項２１】
単結晶半導体基板の第１の層と、
前記第１の層の上の絶縁材料の第２の層と、
前記第２の層の上の本質的にＳｉを含む第３の層と、
前記第３の層の上の本質的にＧｅを含む第４の層と、
前記第４の層の上の、本質的にＳｉ１−ｚＧｅｚを含みかつ表面層を有する第５の層と、
前記第３の層および前記第４の層および前記第５の層を囲繞し、さらに、前記第４の層に隣接するかまたは前記第４の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、１つの電極に直接隣接した前記第５の層の全部分がｎ型にドープされ、最も近い隣の電極に直接隣接した前記第５の層の全部分がｐ型にドープされている半導体光検出器。
【請求項２２】
前記第５の層の厚さおよびＧｅ濃度は、前記第５の層が熱力学的安定性の厚さ限界を超えないようなものである、請求項２１に記載の半導体光検出器。
【請求項２３】
前記第４の層が、５０ｎｍよりも大きな厚さを有し、前記第３の層および前記第４の層および前記第５の層の組み合わされた厚さが５００ｎｍよりも小さい、請求項２１に記載の半導体光検出器。
【請求項２４】
単結晶半導体基板の第１の層と、
前記第１の層の上の絶縁材料の第２の層と、
前記第２の層の上の、本質的にＧｅを含みかつ表面層を有する第３の層と、
前記第３の層を囲繞し、さらに、前記第３の層に隣接するかまたは前記第３の層より上にある上の境界および前記第２の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、１つの電極に直接隣接した前記第３の層の全部分がｎ型にドープされ、最も近い隣の電極に直接隣接した前記第３の層の全部分がｐ型にドープされている半導体光検出器。
【請求項２５】
前記第２の層が、結晶酸化物である、請求項２４に記載の半導体光検出器。
【請求項２６】
前記第２の層が、（Ｂａ，Ｓｒ）Ｏ、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ＭｇＯ、ＴｉＯ２、またはこれらの組合せを含む、請求項２５に記載の半導体光検出器。
【請求項２７】
前記第３の層の厚さが、５０ｎｍと５００ｎｍの間の範囲にある、請求項２４に記載の半導体光検出器。
【請求項２８】
請求項１に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項２９】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項２８に記載の半導体集積回路。
【請求項３０】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項２８に記載の半導体集積回路。
【請求項３１】
請求項１３に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項３２】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項３１に記載の半導体集積回路。
【請求項３３】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項３１に記載の半導体集積回路。
【請求項３４】
請求項１６に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項３５】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項３４に記載の半導体集積回路。
【請求項３６】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項３４に記載の半導体集積回路。
【請求項３７】
請求項１８に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項３８】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項３７に記載の半導体集積回路。
【請求項３９】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項３７に記載の半導体集積回路。
【請求項４０】
請求項２１に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項４１】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項４０に記載の半導体集積回路。
【請求項４２】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項４０に記載の半導体集積回路。
【請求項４３】
請求項２４に記載の光検出器および複数のＳＯＩＭＯＳＦＥＴデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第２の層が、前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有されている半導体集積回路。
【請求項４４】
前記単結晶半導体基板がＳｉであり、前記第２の層がシリコン酸化物である、請求項４３に記載の半導体集積回路。
【請求項４５】
前記複数のＳＯＩＭＯＳＦＥＴデバイスが、ＣＭＯＳ回路に配線されている、請求項４３に記載の半導体集積回路。
【請求項４６】
請求項１に記載の光検出器を備え、かつ複数のバルクＭＯＳＦＥＴデバイスをさらに備える半導体集積回路であって、前記単結晶半導体基板が前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有され、かつ絶縁材料の前記第２の層が前記半導体光検出器の下の領域だけに配置されている半導体集積回路。
【請求項４７】
請求項２４に記載の光検出器を備え、かつ複数のバルクＭＯＳＦＥＴデバイスをさらに備える半導体集積回路であって、前記単結晶半導体基板が前記ＭＯＳＦＥＴデバイスと前記光検出器の間で共有され、かつ絶縁材料の前記第２の層が前記半導体光検出器の下の領域だけに配置されている半導体集積回路。
【請求項４８】
前記第２の層が、結晶酸化物である、請求項４７に記載の半導体集積回路。
【請求項４９】
半導体光検出器を製作する方法であって、
単結晶半導体基板、絶縁材料の第２の層、および本質的にＳｉを含む第３の層を備える半導体構造を形成するステップと、
本質的にＧｅの第４の層をエピタキシャル成長させるステップであって、前記第４の層が表面層を有しているステップと、
貫通転位密度を減少させるようにアニールするステップと、
前記第３の層および前記第４の層を囲繞する分離領域を形成するステップであって、前記分離領域が前記第４の層に隣接するかまたは前記第４の層よりも上にある上の境界および前記第２の層に隣接した下の境界を有しているステップと、
故意でなくドープされた材料の領域が、ｐ型にドープされた材料とｎ型にドープされた材料の交互になるストライプの間に残っているように、前記表面層に隣接して前記交互になるストライプを形成するステップと、
複数の交互配置された部材を含む一組の電極を前記表面層に形成するステップと、を備え、前記表面層と接触している前記電極の部分の全体が、また、ｐ型にドープされた材料とｎ型にドープされた材料の前記ストライプと接触している方法。
【請求項５０】
前記第４の層が、５０ｎｍよりも大きな厚さを有し、前記第３の層と前記第４の層の組み合わされた厚さが、５００ｎｍよりも小さい、請求項４９に記載の方法。
【請求項５１】
前記第３の層と前記第４の層の組み合わされた平均Ｇｅ濃度が、８０％よりも大きい、請求項４９に記載の方法。
【請求項５２】
Ｇｅの前記第４の層の成長前に、Ｓｉシード層を形成するステップをさらに備える、請求項４９に記載の方法。
【請求項５３】
ｐ型にドープされた材料とｎ型にドープされた材料の前記ストライプが、イオン打込みおよびその後のアニールによって形成される、請求項４９に記載の方法。
【請求項５４】
前記電極と直接接触していない前記表面層の部分の上に、反射防止膜として作用するように１と前記第４の層の屈折率との間の屈折率を有する透明誘電体層を堆積するステップさらに備える、請求項４９に記載の方法。
【請求項５５】
前記アニールが、７５０℃と９００℃の間の範囲の温度で行なわれる、請求項４９に記載の方法。
【請求項５６】
前記アニールが、相互拡散の結果として、Ｓｉの前記第３の層とＧｅの前記第４の層との間にＳｉ１−ｘＧｅｘの追加の層を形成する、請求項４９に記載の方法。
【請求項５７】
Ｓｉの前記第３の層およびＧｅの前記第４の層が、前記アニール中に相互拡散して、前記第２の層に隣接した最小値から前記表面層での最大値まで連続的に変化するＧｅ濃度ｘを有するＳｉ１−ｘＧｅｘの層を形成する、請求項４９に記載の方法。
【請求項５８】
半導体光検出器を製作する方法であって、
単結晶半導体基板、絶縁材料の第２の層、および本質的にＳｉを含む第３の層を備える半導体構造を形成するステップと、
本質的にＧｅの第４の層をエピタキシャル成長させるステップと、
本質的にＳｉ１−ｚＧｅｚの第５の層をエピタキシャル成長させるステップであって、前記第５の層が表面層を有しているステップと、
貫通転位密度を減少させるようにアニールするステップと、
前記第３の層および前記第４の層および前記第５の層を囲繞する分離領域を形成するステップであって、前記分離領域が、前記第４の層に隣接するかまたは前記第４の層よりも上にある上の境界および前記第２の層に隣接した下の境界を有しているステップと、
故意でなくドープされた材料の領域が、ｐ型にドープされた材料とｎ型にドープされた材料の交互になるストライプの間に残っているように、前記表面層に隣接して前記交互になるストライプを形成するステップと、
複数の交互配置された部材を含む一組の電極を前記表面層に形成するステップと、を備え、前記表面層と接触している前記電極の部分の全体が、また、前記ｎ型にドープされた材料または前記ｐ型にドープされた材料と接触している方法。
【請求項５９】
本質的にＳｉ１−ｚＧｅｚの前記第５の層が、前記アニールの後であるが前記分離領域の形成の前に、成長される、請求項５８に記載の方法。
【請求項６０】
前記分離領域を形成するステップの後であるが、ｐ型にドープされた材料とｎ型にドープされた材料の前記交互になるストライプを形成する前に、本質的にＳｉ１−ｚＧｅｚの前記第５の層が成長される、請求項５８に記載の方法。
【請求項６１】
半導体光検出器を製作する方法であって、
単結晶半導体を含む半導体構造を形成するステップと、
結晶絶縁材料の第２の層をエピタキシャル成長させるステップと、
本質的にＧｅの第３の層をエピタキシャル成長させるステップであって、前記第３の層が表面層を有しているステップと、
貫通転位密度を減少させるようにアニールするステップと、
前記第３の層を囲繞する分離領域を形成するステップであって、前記分離領域が前記第３の層に隣接するかまたは前記第３の層よりも上にある上の境界および前記第２の層に隣接した下の境界を有しているステップと、
故意でなくドープされた材料の領域が、ｐ型にドープされた材料とｎ型にドープされた材料の交互になるストライプの間に残っているように、前記表面層に隣接して前記交互になるストライプを形成するステップと、
複数の交互配置された部材を含む一組の電極を前記表面層に形成するステップと、を備え、前記表面層と接触している前記電極の部分の全体が、また、前記ｎ型にドープされた材料または前記ｐ型にドープされた材料と接触している方法。
【請求項６２】
前記第２の層が、（Ｂａ，Ｓｒ）Ｏ、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ＭｇＯ、ＴｉＯ２、またはこれらの組合せを備える、請求項６１に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−１８６５０７（Ｐ２０１２−１８６５０７Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１２−１３８１６１（Ｐ２０１２−１３８１６１）
【出願日】平成２４年６月１９日（２０１２．６．１９）
【分割の表示】特願２００７−５００９２０（Ｐ２００７−５００９２０）の分割
【原出願日】平成１７年２月２２日（２００５．２．２２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【復代理人】
【識別番号】１０００８５５４５
【弁理士】
【氏名又は名称】松井 光夫
【復代理人】
【識別番号】１００１１８５９９
【弁理士】
【氏名又は名称】村上 博司
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２４年６月１９日（２０１２．６．１９）
【分割の表示】特願２００７−５００９２０（Ｐ２００７−５００９２０）の分割
【原出願日】平成１７年２月２２日（２００５．２．２２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【復代理人】
【識別番号】１０００８５５４５
【弁理士】
【氏名又は名称】松井 光夫
【復代理人】
【識別番号】１００１１８５９９
【弁理士】
【氏名又は名称】村上 博司
【Ｆターム（参考）】
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