DRAMの密度の増大
【課題】オフセットの問題を解決する改良されたセンスアンプを備え、達成可能な密度を最大化する改良された構造のDRAMのメモリセルを提供する。
【解決手段】一実施形態において、一対のビットライン間の電圧差を増幅するように構成された差動アンプと、前記一対のビットライン間の電圧差を増幅するときに、差動アンプのオフセットバイアスを減少させるように構成された自己バイアス発生回路とを備えるセンスアンプ。
【解決手段】一実施形態において、一対のビットライン間の電圧差を増幅するように構成された差動アンプと、前記一対のビットライン間の電圧差を増幅するときに、差動アンプのオフセットバイアスを減少させるように構成された自己バイアス発生回路とを備えるセンスアンプ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリに関するものであり、より詳しくは、密度を増大させたダイナミックランダムアクセスメモリ(DRAM)の構造に関するものである。
【0002】
<関連出願>
本出願は、2005年8月16日付出願の米国特許仮出願第60/708,729号の利益を主張するものである。
【背景技術】
【0003】
DRAMのメモリセルは、1つのアクセストランジスタ及び1つのストレージキャパシタを含むものであるため、通常6個のトランジスタ(6−T)からなるメモリセルを用いるスタティックランダムアクセスメモリ(SRAM)と比較して、DRAMは密度を劇的に向上することができる。SRAMとは対照的に、DRAMのセルは、読み取り動作中に、その対応するビットラインの電圧を僅かに変化させる。DRAMのセルはビットラインに接続されているため、読み取り動作の後、DRAMのセルのストレージキャパシタを、元の状態に復帰させる必要がある。したがって、DRAMのセンスアンプは、読み取り動作の後、ビットラインを「フルレール(full rail)」に駆動する再生ラッチ能力が求められる。センスアンプが、ストレージキャパシタは電源電圧VDDに充電されていたと判定した場合、ビットラインは、ストレージキャパシタの電荷を復帰するべくVDDに駆動される。その反対に、センスアンプが、ストレージキャパシタは充電されていなかったと判定した場合、ビットラインは、ストレージキャパシタを放電するべく接地される。さらに、DRAMのストレージキャパシタから継続的に電荷が漏れていくため、周期的なリフレッシュ動作が必要である。SRAMのセルは、そのようなリフレッシュ動作を必要としない。さらに、6−TのSRAMのセルは、読み取り動作中に、そのセルの値をビットラインに駆動することができるため、一般に、SRAMはDRAMよりも実質的に高速に動作する。
【0004】
SRAM及びDRAMの密度と速さの関係を受けて、SRAMは、マイクロプロセッサのキャッシュのような、よりタイムクリティカルな動作をする用途に用いられている。なぜなら、SRAMは、DRAMよりも高速に動作するが、DRAMよりも高価だからである。コストを削減するため、マイクロプロセッサの残りのRAMには、通常DRAMが実装される。しかしながら、DRAMの動作速度は絶え間なく改善されており、集積回路の内蔵SRAMを使用する必要があった高性能の用途において、集積回路の内蔵DRAMを使用することが、以前よりも一般的になりつつある。それでもなお、DRAMかSRAMかの選択は、上述したような密度と速度のトレードオフによって決定されることが多い。そのため、設計者はDRAMの密度を増大するべく努力している。
【0005】
DRAMの密度を増大させるという課題は、図1に図示する従来のDRAM100の説明を通じてよりよく理解できるであろう。ワード線WL0は、アクセストランジスタM0のゲートを制御する。アクセストランジスタM0は、NMOSトランジスタであり、ビットラインBxと接続するドレインを備えている。アクセストランジスタM0のソースは、ストレージキャパシタC0に接続している。したがって、アクセストランジスタM0及びストレージキャパシタC0は、DRAMメモリのセルを形成し、ワード線WL0の電圧が上昇することによってアクセスされる。この電圧の上昇に応答して、キャパシタC0の電荷がビットラインBxに伝達される。センスアンプは、ビットラインBxに発生した電圧の変化を検出することによって、アクセスしたメモリセルのコンテンツを読み取る。
【0006】
センスアンプは、ビットラインBxの電圧を、近接するビットライン、例えば、ビットラインBの電圧と比較することによって、電圧の変化を検出する。この比較が実施される前に、ビットラインBx及びBは、プリチャージ回路によって、電圧がVDD/2にプリチャージされる。比較の結果、ビットラインBxの電圧が、ビットラインBの電圧より高いと示された場合、下流側に構成される復号論理(図示なし)は、ストレージキャパシタC0が、前はVDDに充電されていたとみなす。比較の結果、ビットラインBの電圧が、ビットラインBxの電圧より高いと示された場合、復号論理は、ストレージキャパシタC0が、前は放電されていたとみなす。この方法では、或る決定が、メモリセルのバイナリコンテンツに応答して行われる。メモリセルのコンテンツが読み取られると、センスアンプは、再生ラッチを用いてメモリセルを元の状態に復帰させる。アクセストランジスタM1及びストレージキャパシタC1からなるメモリセルに対して、同様のアクセスが、ワード線WL1の電圧を上昇させることによって実行されるようにすることができる。
【0007】
各ビットラインは、固有の静電容量を有しており、それは通常、ストレージキャパシタの静電容量よりも1桁大きい大きさの容量である。センスアンプによってアクセス可能なメモリセルの数が増加することにより、この静電容量の差に悪影響を及ぼす。例えば、DRAM100に、整数「N」の本数のワード線が最初に実装されているとすると、Nの数が2×Nに増加した場合、ビットラインの長さを2倍にする必要がある(どちらの場合も、同じ半導体プロセスの寸法であると仮定する)。したがって、ビットラインの静電容量も2倍になり、それによって、メモリセルがアクセスされたときの電圧の変化が減少してしまう。結果として、従来のトレンチキャパシタを用いたDRAMの、1つのセンスアンプ当たりのメモリセルのロウ(row)の最大数が制限される。それは例えば、1つのセンスアンプ当たりのメモリセルのロウの最大数が512になる。ストレージトランジスタが、メモリセルを形成するのに使用される場合、1つのセンスアンプ当たりのメモリセルのロウの最大数は、より少なくなる。それは例えば、ロウの最大数が8乃至16になる。
【0008】
DRAMの密度が増大するのに従って、次第に小さくなる電圧の変化を検出することに対する制限要因の1つは、センスアンプの特性が非理想的なことである。従来のセンスアンプ200を、図2に図示する。このセンスアンプは、正入力におけるビットラインB(図1)から得られる電圧Pを、負入力におけるビットラインBxから得られる電圧Nと比較する差動アンプ205を含むものである。電圧Pが電圧Nよりも大きい場合、その電圧差は差動アンプのゲインによって増幅され、差動出力P0及びN0に出力される。再生ラッチ210は、次いで、出力PをフルレールとなるVDDに駆動し、出力Nを接地する。反対に、電圧Nが電圧Pよりも大きい場合、再生ラッチは、出力NをフルレールとなるVDDに駆動し、出力Pを接地する。
【0009】
しかしながら、両方の差動入力が同じ電圧(例えば、プリチャージ電圧VDD/2)であるとき、上述の再生ラッチの動作が正常に行われないことがある。それどころか、差動アンプのオフセットにより、入力の電圧が等しいにも関わらず、例えば、P0の出力が、N0よりも高く駆動されてしまうことがある。言い換えれば、このオフセットは、センスアンプの動作の感度に制限を加えるようなものである。例えば、読み取り動作中、ビットラインBの電圧が、ビットラインBxの電圧よりも高いと仮定する。ストレージの静電容量が、ビットラインの静電容量に対して小さすぎる場合、差動アンプ内部のオフセットが、出力Nをフルレールにするように再生ラッチを駆動し、読み取りが正常に実施されなくなることがある。そのため、当該技術分野において、このオフセットの問題を解決する改良されたセンスアンプを設計することが求められている。
【0010】
上述したように、ストレージの静電容量とビットラインの静電容量の関係は、DRAMの密度に関する制限要因である。ストレージの静電容量を増加することによって、どのようなバイナリコンテンツが保存されているのかを、より良好に決定することができるようになる。しかしながら、ストレージの静電容量の増加は、一般にメモリセルのサイズを大きくさせ、それによって、密度の減少をもたらす。そのため、当該技術分野において、達成可能な密度を最大化する改良されたDRAMメモリのセルの構造が求められている。
【発明の開示】
【課題を解決するための手段】
【0011】
この節では、本発明のいくつかの特徴を説明している。その他の特徴については、後続の節において説明する。
【0012】
本発明の態様によれば、センスアンプであって、一対の入力ノード間の電圧差を増幅するように構成された差動アンプと、前記電圧差を増幅するときに、前記作動アンプのオフセットバイアスを減少させるように構成された自己バイアス発生回路とを備えるセンスアンプが提供される。
【0013】
本発明の別の態様によれば、方法であって、一対のビットラインにバイアスをかけて、前記一対のビットラインをバイアス電圧にし、前記バイアスをかけた一対のビットラインを、差動アンプの入力ノードに接続し、それによって、前記差動アンプが、一対の出力ノードを駆動するようにし、前記差動アンプの前記一対の出力ノードを、前記バイアスをかけた一対のビットラインに接続したとき、負のフィードバックを用いて、前記差動アンプに自己バイアスをかけるステップとを含む方法が提供される。
【0014】
本発明の別の態様によれば、DRAMのメモリであって、複数のメモリセルのロウを備え、前記メモリセルの前記各ロウにはカラムが構成され、前記メモリセルの前記各ロウを、複数のワード線が横断することを特徴とするDRAMのメモリが提供される。
【0015】
本発明の別の態様によれば、センスアンプであって、一対のビットライン間の電圧差を増幅するように構成された差動アンプと、一対のトリムキャパシタとを備え、前記一対のトリムキャパシタの第1のトリムキャパシタが、前記一対のビットラインの第1のビットラインに接続し、前記一対のトリムキャパシタの残りのトリムキャパシタが、前記一対のビットラインの残りのビットラインに接続することを特徴とするセンスアンプが提供される。
【0016】
本発明の別の態様によれば、DRAMであって、複数のアクセストランジスタを備える基板と、前記複数のアクセストランジスタと一対一対応をする複数のストレージキャパシタとを含み、前記複数のストレージキャパシタが、前記基板に近接して複数の金属層に形成されることを特徴とするDRAMが提供される。
【0017】
本発明は、上述した実施形態及び効果に限定されるものではない。その他の特徴については後述する。本発明は、特許請求の範囲によって定義されるものである。
【発明を実施するための最良の形態】
【0018】
本発明の1つ或いは複数の実施形態の詳細について、以下に説明する。本明細書では、それらの実施形態について説明を行うが、本発明はそれら特定の実施形態に制限されるものではないことを理解されたい。一方、本発明は、様々な変形、代替物、及び均等物を含むものであり、それらは全て特許請求の範囲に記載の精神及び範囲の範囲内に含まれるものである。さらに、以下の説明において、本発明を十分に理解するための様々な詳細説明を行っている。本発明は、これら詳細説明の一部又は全部がなくとも実施することができるものである。いくつかの例では、本発明が不明瞭になるのを避けるため、公知の構造及び動作の原理についての説明を省略している。
【0019】
図3に図示するように、改良されたセンスアンプ300は、自己バイアス発生回路305を含むものである。自己バイアス発生回路は、プリチャージ回路310の動作を補完するものであり、プリチャージ回路310は、読み取り動作を実施する前に、ビットラインB及びビットラインBxを、VDD/2に充電するように動作するものである。自己バイアス発生回路を使用せずに、プリチャージ回路310を動作させた場合、ビットラインB及びBxが同じ電圧であっても、差動アンプ315は、差動アンプのオフセットのため、正の出力P0及び負の出力N0の間にいくらかの電圧差を与えてしまう。この電圧差をなくすため、出力P0及びN0の電圧を等しくすべく、ビットラインB及びBxの電圧が、相補的な方法でVDD/2から調整されるようにすることもできる。この方法では、読み取り動作を実施したことによって発生したビットラインB及びBxの追加の電圧の変化を、差動アンプの内部ゲインに従って、差動アンプが増幅することによって、その追加の電圧の変化に対して迅速に応答することができる。この増幅された変化は、出力P0及びN0に印加され、その結果、再生ラッチ320が、その出力P及びNを駆動する。出力P及びNを、次に、ビットラインに接続しなおし(接続は図示なし)、アクセスされたばかりのストレージキャパシタが、適切な電圧に復帰させるようにする。
【0020】
例示的な自己バイアス発生回路400を、図4に図示する。回路400の動作は、プリチャージ回路の動作から分離して実行させることもできる。言い換えれば、図3のプリチャージ回路は、ビットラインB及びBxをVDD/2に充電し、その後、自己バイアス発生回路が、差動アンプのオフセットをなくすべく動作している間、これらラインをフロートさせる。同様に、自己バイアス発生回路の動作は、図1に関して説明したワード線の電圧の上昇から分離して実行させることもできる(図1に関して説明したワード線の電圧の上昇は、そのような分離をしていない)。アクセスしているストレージキャパシタからの電圧差は、オフセットとして自己バイアス発生回路によって処理され、それによって、その電圧差が、なくなるようにする。図4に図示するように、伝送ゲート405及び410は、アクティブロー(active low)信号nfbxによって制御される。信号nfbxがアサートされる(ロー(low)にされる)と、伝送ゲート405は、入力Pの電圧が出力N0の電圧と等しくなるように伝導する。同様に、伝送ゲート410は、入力Nの電圧が出力N0の電圧と等しくなるように伝導する。再び図3を参照すると、差動アンプを介して得られる負のフィードバックは、電圧オフセットの影響を劇的に減少することがわかる。例えば、電圧のオフセットがΔVで表される場合、入力電圧と出力電圧の関係は、次のように与えられる。
【0021】
G(VP−VN)+ΔV=VP0−VN0
【0022】
ただし、Gは差動アンプのゲイン、VP及びVNはそれぞれ、入力ノードP及びNの電圧、VP0及びVN0はそれぞれ、出力ノードP0及びN0の電圧である。例えば、信号nfbxがアサートされたとき、VP0とVNが等しく、VN0とVPが等しくなるとすれば、前述の方程式は、次のようになる。
【0023】
ΔV/(G+1)=−(VP−VN)
【0024】
結果として、オフセットは、係数(G+1)に従って減少される。差動アンプのオープンループゲインGは大きいものであるため、オフセット電圧の影響は、実質的に無視される。この方法を用いてオフセットの影響を排除する自己バイアス発生回路に、他のトポロジが用いられても良いことを理解されたい。
【0025】
図3に関して説明したセンスアンプは、その差動アンプの感度を高められるという長所を有するが、得られるバイアスは、アクセスしたメモリセルが「1」又は「0」のどちらを記憶しているかの判定に際するマージンに影響を与えることがある。例えば、図1及び図2の従来のセンスアンプに関して説明したように、ビットラインはVDD/2にプリチャージされる。バイアスは、論理1又は論理0を決定するのに、いずれか一方の論理に有利に働くことがなく、したがって、理論上は理想的なものである。しかしながら、本明細書で説明する自己バイアス発生回路は、論理1よりも論理0を決定しやすくするように(或いはその逆)、ビットラインがこの理想的なバイアスポイントから離れるようにすることもある。一般に、所与の差動アンプの理想的なバイアスポイントは、PMOSトランジスタ及びNMOSトランジスタの相対的な強弱の関係によって決定する。言い換えれば、これら相対的な強弱の関係は、トランジスタを製造するのに用いられる特定の半導体プロセスコーナーの影響を受ける。半導体の製造会社の顧客は、ウエハの所与のバッチを製造するのに、どのような特定のプロセスコーナーを使用するのか事前に保証されることはない。したがって、自己バイアス発生回路を含むセンスアンプの、論理0及び論理1の決定に関連するマージンは、予測不可能なものであり得る。
【0026】
結果として、自己バイアス発生回路を含むセンスアンプは、メモリセルにアクセスすることによって発生する電圧差に対して、より敏感であるという利点があるが、自己バイアス発生回路は、センスアンプの論理0及び論理1の決定に関連するマージンが、理想的なマージンより少ないものにしようとする。再び図3を参照すると、ビットラインBは、トリムキャパシタ325のようなトリム回路を含むことがあり、それは、理想より少ないマージンで最適化されるように、適応信号(trimx)によって充電されるものである。同様に、ビットラインBxが、マージンを最適化するために適応信号(trimy)によって充電されるトリムキャパシタ330を含むことがある。自己バイアス発生回路を含むセンスアンプを備えるDRAMを製造したとき、ユーザは、バイナリ状態(論理0と論理1)を記憶するためのビットエラーレートをテストすることがある。例えば、各メモリセルに論理0を記憶するためのビットエラーレートが、論理1が記憶されるときよりも高いとしたとき、両者のビットエラーレートが最小化されるように、適応信号trimx及びtrimyが調整される。アイドル状態の間、適応トリム信号はアサートされない。適応トリム信号の範囲は、バイナリ重み付けした範囲の値にわたるものであって良い。製造の際、自己バイアス発生後に印加される適切なトリム信号の値が、例えば、フューズ又は不揮発性メモリを用いて、回路に「焼き付けられる」ようにすることができる。トリム回路は、SRAM又はフラッシュなどのその他のメモリに使用されるようにすることもできることを理解されたい。例えば、メモリがビットを決定するのに電流の検出を使用するとしたとき、トリム回路は、調整可能な電流源を含む。ビットラインに接続したトリム回路によって与えられるバイアス調整の種類(例えば、キャパシタからの電荷や電流源からの電流)に関係なく、動作性能を向上させるため、トリム回路が、得られたビットエラーレートに従って、制御装置によって調整されるようにすることができる。さらに、トリム回路は、デバッギング中に、トリム回路によって与えられたビットラインのバイアス調整に応答して、メモリの性能をテストするべく用いられるようにすることもできる。
【0027】
図3に関して説明したセンスアンプは、DRAMのストレージキャパシタにアクセスすることによって発生した電圧差に対する感度を高められるという長所を有し、それによって、DRAMに設けられた所与のダイエリアにおける達成可能な記憶容量を増加させる。しかしながら、自己バイアス発生回路を追加することにより、センスアンプを実装するのに必要なダイエリアが増加してしまう。再び図1を参照すると、DRAMのセンスアンプは通常、近接するビットライン間のピッチ内に取り付けなければならないことが分かる。最新の半導体プロセスは、ディープサブミクロン化が進んでいるため、そのようなピッチは狭くなり続けている。したがって、そのような狭いピッチに、自己バイアス回路を含むセンスアンプを実装することは難しいと考えられる。
【0028】
ここで図5を参照すると、メモリセルの1つのロウ毎に4本のワード線を有するDRAMを図示しており、それは、センスアンプ510に更なるピッチスペースを与えている。図を明瞭にするために、メモリセルの3つのロウ(第0のロウから第2のロウまで)だけを図示している。同様に、1つロウ毎に4つのメモリセルだけを図示している(例えば、第0のロウのセル0−0や第2のロウのセル2−3)。各ロウの4つのメモリセルは、カラムをなすように配置され、カラム毎にビットラインを有している。したがって、第0のカラムはビットラインB0を有し、そして、第3のカラムはビットラインB3を有している。マルチプレクサ505は、自己バイアスジェネレータを含むセンスアンプ510によって処理するための近接する一対のビットラインを選択する。メモリセルは、ロウ毎に4本のワード線を有している。図を明瞭にするため、ロウ1のワード線W0〜W3だけを図示している。各ワード線は、4つのメモリセルの群の中の1つのメモリセルにのみ接続している。例えば、ワード線W0は、ロウ1の第0のセルに接続している。ワード線W1は、ロウ1の第1のセルに接続している。ワード線W2は、ロウ1の第2のセルに接続している。最後に、ワード線W3は、ロウ1の第3のセルに接続している。
【0029】
アクセスすべきセルが、ロウ1の第0のセルであるとしたとき、処理のために、マルチプレクサは、ビットラインB0及びB1が選択されるように制御される。同様に、アクセスすべきセルが、ロウ1の第1のセルであるとしたとき、これらの同じラインが選択される。しかしながら、アクセスすべきセルが、ロウ1の第2のセル又は第3のセルであるとしたとき、処理のために、ビットラインB2及びB3が選択される。各ロウにおいて、4つのセルの群のうちの1つのセルのみが常にアクセスされるため、マルチプレクサ505は、4:1マルチプレクサとして機能する。しかしながら、他の実施形態では、8:1マルチプレクサを用いるような異なる多重化をすることがある。しかしながら、8:1の多重化では、ロウ毎に8本のワード線を必要とすることは明らかである。センスアンプのもう一方の側(図5の矢印で示される側)に、マルチプレクサ及びDRAMの構成を配置して二重にすることによって、さらなる密度が得られるようにすることもできる。DRAM500のセルのロウ毎に、4本のワード線が横断しているため、近接するワード線同士の接触を最小化するべく、ワード線が金属層をまたいでねじられていることがある。例えば、ワード線0は、第1の番号のセルと交差するようにして第1の金属層に実装され、次に、バイアを介して第2の金属層に移行し、第2の番号のセルと交差するようにされる。この移行点において、第2の金属層で第1の番号のセルと交差したワード線3のような別のワード線が、バイアを介して、第2の番号のセルと交差するべく第1の金属層に移行する。したがって、ワード線1及び3は、そのバイアにおいて、互いに「ねじられる」ことになるであろう。さらに、非アクティブなワード線が、ストラッピングトランジスタ(strapping transistor)を介して、グランドに固定されるようにすることもできる。
【0030】
マルチプレクサは、プリチャージ回路を含むこともある。図6には、例示的なマルチプレクサ及びプリチャージ回路600が図示されている。図を明瞭にするために、回路600の半分のみを図示している。回路600の残りの半分は、図示しているものと対称なものである。したがって、第1のビットラインb[0:1]及び第2のビットラインBx[0:1]だけを図示している。選択信号SELがアサートされていないとき(アクティブハイ(active high))、各ビットラインがプリチャージされる。信号SEL(0:1)は、第1のインバータ605にて反転されるため、この信号がアサートされていないとき、トランジスタ610及び615はオンにされる。したがって、各ビットラインは、上述した理論上の理想的なバイアスポイントである、VDD/2にプリチャージされる。確実にバランスをとるため、この時、バランストランジスタ620も伝導させ、各ビットラインの電荷が等しくなるようにする。信号SEL(0:1)がアサートされると、伝送ゲートT1及びT2が伝導するようになる。なぜなら、信号SEL(0:1)が、第2のインバータ625にて再反転されるからである。プリチャージされたビットラインは、次に、上述した入力ノードP及びNに接続する。
【0031】
ノードP及びNの電圧を処理した後、センスアンプ(図示なし)の再生ラッチ動作を介して、相補的な方法で、ビットラインはフルレールにされる。したがって、ビットラインb[0:1]は接地されるとみなされる。再び図1を参照すると、対応するアクセストランジスタは、ゲート及びソースが接地されているにも関わらず、漏れが生じることがある。この漏れを減少させるため、再生ラッチがこのビットラインを十分に接地させないようにすることによって、アクセストランジスタに負のゲート−ソース電圧(Vgs)が与えられるようにすることもできる。この十分な接地を防ぐため、各ビットラインは、弱いトランジスタを介してVDD/2に接続することがある。例えば、ビットラインb[0:1]は、弱いトランジスタ630を介して接続し、一方でビットラインbx[0:1]は、弱いトランジスタ635を介して接続する。一対のビットラインにおいて、一方のビットラインの弱いトランジスタのゲートの電圧は、もう一方のビットラインの電圧によって制御される。ビットラインは、相補的な方法でフルレールにされるため、ビットラインが再生ラッチ動作によってグランドに接続されるとしたとき、その弱いトランジスタは、ビットラインがVdd/2にされるような動作をしようとする。この方法では、弱いトランジスタの大きさを適切に選択することによって、「接地された」ビットラインのアクセストランジスタが、例えば、約−200乃至−300ミリボルトのVgsを有するようになることが考えられ、それによって、非アクティブなアクセストランジスタの対応するカラムからの漏れ電流を大幅に減少させる。
【0032】
再び図5を参照すると、ロウ毎に4本以上のワード線を使用し、センスアンプの幅にわたって、少なくとも4本のビットラインのピッチが与えられている。この方法では、最新のディープサブミクロン半導体プロセスで、自己バイアス発生回路を実装するのに十分なダイのスペースをとることが可能になる。
【0033】
有利なことに、本明細書で説明するDRAMのメモリ及びセンスアンプの構造は、従来のCMOS半導体プロセス技術を用いて、内蔵DRAMのメモリを実装するのに使用されるようにすることもできる。その従来技術は、密度を増大したDRAMのトレンチキャパシタを実装することができないため、そのような内蔵DRAMのメモリのストレージキャパシタは、厚いゲート酸化膜のトランジスタを用いて実装される。ストレージキャパシタを実装するために厚いゲート酸化膜のトランジスタを使用するのに必要なダイエリアにかかわらず、密度は増大する。なぜなら、自己バイアス発生回路を備えるセンスアンプは、従来の内蔵DRAMを実装したときと比較して、実質的により多数のメモリのロウを取り扱えることができるからである。しかしながら、本明細書で説明する構造は、トレンチキャパシタなどの他のストレージキャパシタと使用することもできることを理解されたい。
【0034】
トランジスタを実装したストレージキャパシタは、トレンチキャパシタよりも広いダイエリアを必要とするため、メモリセルのレイアウトを、使用可能なダイエリアを最も効率良く使用するものにすることが重要であると考えられる。ここで図7を参照すると、メモリのロウ毎に4本のワード線を備えるDRAM700の、互い違いに組み合わせた「L字形」メモリセルの構造が図示されている。L字形のベース部分は、ストレージキャパシタとして機能する、厚いフィールド酸化膜のトランジスタ705によって形成されている。アクセストランジスタが、L字形の軸部分を形成している。L字形メモリセルを、ビットラインと接触するバイア710のある場所にて、反対側のもう1つのL字形メモリセルと接続させることによって、接続したメモリセルが、長細いC字形の形状を形成するようにする。これらの接続セルは、ビットラインを共有するものであるが、それぞれ異なるワード線(図示なし)と接続されている。長細いC字形の形状は、カラム715及び720で見られる鏡像のような形態で、近接するカラムに複製される。最も近接している一対のカラム725及び730は、同様に形成されたものであるが、カラム720及び725のL字形の形状が互い違いになるように、カラム715及び720に対して互い違いに組み合わされるように形成される。この方法では、メモリのロウ毎に4本のワード線を備える構造に対して、ダイのスペースが効率的に使用される。しかしながら、メモリ700のL字形を互い違いに配置するレイアウトは、ロウ毎に複数のワード線を組み込まないDRAMの構造に適用することもできることを理解されたい。
【0035】
メモリ700のL字形のレイアウトは、密度を高められるという長所を有するが、各メモリセルのストレージトランジスタは、それでもかなりのダイエリアを必要とする。さらに、これらストレージトランジスタからは、漏れ電流が流れ続ける。トランジスタの大きさがディープサブミクロン化しているため、電流損失は深刻な問題になる。ここで図8を参照すると、CMOS半導体プロセス又は他の半導体プロセスで実施している従来の金属層を用いた、DRAMのストレージキャパシタ800の断面図を図示している。金属層の数は、実装するのに用いる特定の半導体プロセスによって決定されるものであり、その数が整数Nで示されている。したがって、金属層は、第1のフィールド酸化物層FOX1によって基板805から分離された第1の金属層M1から、フィールド酸化物層FOXNによって下層の金属層(図示なし)から分離された最後の金属層MNに及ぶものである。図9の平面図でも分かるように、各金属層は、メッシュ810によって包囲された内部ノードプレート805を形成する。メッシュ810は、全ての内部ノードプレートのための共通外部ノードとして機能する。少なくとも1つのバイア820が、内部ノードプレート820を、図1に関して説明したようなアクセストランジスタのソースに接続している。
【0036】
近接する金属層の共通外部ノードは、図10に図示するように、複数のバイア1000を介して接続される。有利なことに、DRAMのストレージキャパシタは、わずかな電流を流せばよいものであるため、共通外部ノードが、内部ノードプレートの各スタックの周囲に中空の円筒を形成するように、半導体の製造設計基準に反することを行っても問題がない。言い換えれば、バイアは互いに、すぐそばに近接して配置され、また各バイアの幅は、図11の平面図及び図12の断面図に図示するように、近接する内部ノードプレート同士の間にある共通外部ノードの幅と整合するように調整される(図を明瞭にするため、図12は2つの金属層だけを図示している)。設計基準に反して、そのような幅のバイア1000を作成することにより、それによって、バイア1000の内部にボイドが発生することがあるが、微小電流がDRAMのストレージキャパシタを流れるため、そのようなボイドは実質的に何の影響も及ぼさない。さらに、いずれか1つの金属層によって与えられる静電容量が十分ではないとしても、ストレージキャパシタ800を形成するのに使用される全ての金属層(例えば、8つの金属層)によって与えられる全静電容量は、高密度(内部ノードプレート同士の分離の幅が狭い)設計においてさえ、十分なものである。
【0037】
密度の増大だけが、ストレージキャパシタ800の効果ではない。さらに、フィールド酸化膜は、ストレージトランジスタに使用されるゲート酸化膜よりも低品質であるが、フィールド酸化物層は、ゲート酸化膜よりもかなり厚いものであるため、ストレージトランジスタの実装と比較して漏れ電流を減少させることができる。
【0038】
上述した本発明の実施形態は、単に説明を目的としたものであり、本発明を制限しようとするものではない。このため、広範囲にわたる本発明の範囲から逸脱することなく、本発明に様々な変形及び変更を加えることができることは、当業者には明らかであろう。したがって、本発明の真の精神及び範囲の範囲内に含まれるそのような全ての変形及び変更は、特許請求の範囲に含まれるものとする。
【図面の簡単な説明】
【0039】
【図1】従来のDRAMを示す図である。
【図2】従来のセンスアンプを示す図である。
【図3】本発明の実施形態に係る自己バイアス発生回路が組み込まれたセンスアンプを示す図である。
【図4】本発明の実施形態に係る自己バイアス発生回路を示す図である。
【図5】1つのメモリのロウに複数のワード線を有する、本発明の実施形態に係るDRAMを示す図である。
【図6】本発明の実施形態に係るマルチプレクサ及びプリチャージ回路を示す図である。
【図7】本発明の実施形態に係るDRAMメモリのセルのレイアウトを示す図である。
【図8】本発明の実施形態に係るDRAMの基板に近接する金属層に形成されたストレージキャパシタの断面図である。
【図9】図8の本発明の実施形態に係るDRAMのストレージキャパシタの金属層の平面図である。
【図10】図8の本発明の実施形態に係る金属層のバイアの配置を示す図である。
【図11】図8の本発明の実施形態に係る金属層の別のバイアの配置を示す図である。
【図12】図11のバイアの配置を含む、本発明の実施形態に係るDRAMのストレージキャパシタの断面図である。
【技術分野】
【0001】
本発明は、メモリに関するものであり、より詳しくは、密度を増大させたダイナミックランダムアクセスメモリ(DRAM)の構造に関するものである。
【0002】
<関連出願>
本出願は、2005年8月16日付出願の米国特許仮出願第60/708,729号の利益を主張するものである。
【背景技術】
【0003】
DRAMのメモリセルは、1つのアクセストランジスタ及び1つのストレージキャパシタを含むものであるため、通常6個のトランジスタ(6−T)からなるメモリセルを用いるスタティックランダムアクセスメモリ(SRAM)と比較して、DRAMは密度を劇的に向上することができる。SRAMとは対照的に、DRAMのセルは、読み取り動作中に、その対応するビットラインの電圧を僅かに変化させる。DRAMのセルはビットラインに接続されているため、読み取り動作の後、DRAMのセルのストレージキャパシタを、元の状態に復帰させる必要がある。したがって、DRAMのセンスアンプは、読み取り動作の後、ビットラインを「フルレール(full rail)」に駆動する再生ラッチ能力が求められる。センスアンプが、ストレージキャパシタは電源電圧VDDに充電されていたと判定した場合、ビットラインは、ストレージキャパシタの電荷を復帰するべくVDDに駆動される。その反対に、センスアンプが、ストレージキャパシタは充電されていなかったと判定した場合、ビットラインは、ストレージキャパシタを放電するべく接地される。さらに、DRAMのストレージキャパシタから継続的に電荷が漏れていくため、周期的なリフレッシュ動作が必要である。SRAMのセルは、そのようなリフレッシュ動作を必要としない。さらに、6−TのSRAMのセルは、読み取り動作中に、そのセルの値をビットラインに駆動することができるため、一般に、SRAMはDRAMよりも実質的に高速に動作する。
【0004】
SRAM及びDRAMの密度と速さの関係を受けて、SRAMは、マイクロプロセッサのキャッシュのような、よりタイムクリティカルな動作をする用途に用いられている。なぜなら、SRAMは、DRAMよりも高速に動作するが、DRAMよりも高価だからである。コストを削減するため、マイクロプロセッサの残りのRAMには、通常DRAMが実装される。しかしながら、DRAMの動作速度は絶え間なく改善されており、集積回路の内蔵SRAMを使用する必要があった高性能の用途において、集積回路の内蔵DRAMを使用することが、以前よりも一般的になりつつある。それでもなお、DRAMかSRAMかの選択は、上述したような密度と速度のトレードオフによって決定されることが多い。そのため、設計者はDRAMの密度を増大するべく努力している。
【0005】
DRAMの密度を増大させるという課題は、図1に図示する従来のDRAM100の説明を通じてよりよく理解できるであろう。ワード線WL0は、アクセストランジスタM0のゲートを制御する。アクセストランジスタM0は、NMOSトランジスタであり、ビットラインBxと接続するドレインを備えている。アクセストランジスタM0のソースは、ストレージキャパシタC0に接続している。したがって、アクセストランジスタM0及びストレージキャパシタC0は、DRAMメモリのセルを形成し、ワード線WL0の電圧が上昇することによってアクセスされる。この電圧の上昇に応答して、キャパシタC0の電荷がビットラインBxに伝達される。センスアンプは、ビットラインBxに発生した電圧の変化を検出することによって、アクセスしたメモリセルのコンテンツを読み取る。
【0006】
センスアンプは、ビットラインBxの電圧を、近接するビットライン、例えば、ビットラインBの電圧と比較することによって、電圧の変化を検出する。この比較が実施される前に、ビットラインBx及びBは、プリチャージ回路によって、電圧がVDD/2にプリチャージされる。比較の結果、ビットラインBxの電圧が、ビットラインBの電圧より高いと示された場合、下流側に構成される復号論理(図示なし)は、ストレージキャパシタC0が、前はVDDに充電されていたとみなす。比較の結果、ビットラインBの電圧が、ビットラインBxの電圧より高いと示された場合、復号論理は、ストレージキャパシタC0が、前は放電されていたとみなす。この方法では、或る決定が、メモリセルのバイナリコンテンツに応答して行われる。メモリセルのコンテンツが読み取られると、センスアンプは、再生ラッチを用いてメモリセルを元の状態に復帰させる。アクセストランジスタM1及びストレージキャパシタC1からなるメモリセルに対して、同様のアクセスが、ワード線WL1の電圧を上昇させることによって実行されるようにすることができる。
【0007】
各ビットラインは、固有の静電容量を有しており、それは通常、ストレージキャパシタの静電容量よりも1桁大きい大きさの容量である。センスアンプによってアクセス可能なメモリセルの数が増加することにより、この静電容量の差に悪影響を及ぼす。例えば、DRAM100に、整数「N」の本数のワード線が最初に実装されているとすると、Nの数が2×Nに増加した場合、ビットラインの長さを2倍にする必要がある(どちらの場合も、同じ半導体プロセスの寸法であると仮定する)。したがって、ビットラインの静電容量も2倍になり、それによって、メモリセルがアクセスされたときの電圧の変化が減少してしまう。結果として、従来のトレンチキャパシタを用いたDRAMの、1つのセンスアンプ当たりのメモリセルのロウ(row)の最大数が制限される。それは例えば、1つのセンスアンプ当たりのメモリセルのロウの最大数が512になる。ストレージトランジスタが、メモリセルを形成するのに使用される場合、1つのセンスアンプ当たりのメモリセルのロウの最大数は、より少なくなる。それは例えば、ロウの最大数が8乃至16になる。
【0008】
DRAMの密度が増大するのに従って、次第に小さくなる電圧の変化を検出することに対する制限要因の1つは、センスアンプの特性が非理想的なことである。従来のセンスアンプ200を、図2に図示する。このセンスアンプは、正入力におけるビットラインB(図1)から得られる電圧Pを、負入力におけるビットラインBxから得られる電圧Nと比較する差動アンプ205を含むものである。電圧Pが電圧Nよりも大きい場合、その電圧差は差動アンプのゲインによって増幅され、差動出力P0及びN0に出力される。再生ラッチ210は、次いで、出力PをフルレールとなるVDDに駆動し、出力Nを接地する。反対に、電圧Nが電圧Pよりも大きい場合、再生ラッチは、出力NをフルレールとなるVDDに駆動し、出力Pを接地する。
【0009】
しかしながら、両方の差動入力が同じ電圧(例えば、プリチャージ電圧VDD/2)であるとき、上述の再生ラッチの動作が正常に行われないことがある。それどころか、差動アンプのオフセットにより、入力の電圧が等しいにも関わらず、例えば、P0の出力が、N0よりも高く駆動されてしまうことがある。言い換えれば、このオフセットは、センスアンプの動作の感度に制限を加えるようなものである。例えば、読み取り動作中、ビットラインBの電圧が、ビットラインBxの電圧よりも高いと仮定する。ストレージの静電容量が、ビットラインの静電容量に対して小さすぎる場合、差動アンプ内部のオフセットが、出力Nをフルレールにするように再生ラッチを駆動し、読み取りが正常に実施されなくなることがある。そのため、当該技術分野において、このオフセットの問題を解決する改良されたセンスアンプを設計することが求められている。
【0010】
上述したように、ストレージの静電容量とビットラインの静電容量の関係は、DRAMの密度に関する制限要因である。ストレージの静電容量を増加することによって、どのようなバイナリコンテンツが保存されているのかを、より良好に決定することができるようになる。しかしながら、ストレージの静電容量の増加は、一般にメモリセルのサイズを大きくさせ、それによって、密度の減少をもたらす。そのため、当該技術分野において、達成可能な密度を最大化する改良されたDRAMメモリのセルの構造が求められている。
【発明の開示】
【課題を解決するための手段】
【0011】
この節では、本発明のいくつかの特徴を説明している。その他の特徴については、後続の節において説明する。
【0012】
本発明の態様によれば、センスアンプであって、一対の入力ノード間の電圧差を増幅するように構成された差動アンプと、前記電圧差を増幅するときに、前記作動アンプのオフセットバイアスを減少させるように構成された自己バイアス発生回路とを備えるセンスアンプが提供される。
【0013】
本発明の別の態様によれば、方法であって、一対のビットラインにバイアスをかけて、前記一対のビットラインをバイアス電圧にし、前記バイアスをかけた一対のビットラインを、差動アンプの入力ノードに接続し、それによって、前記差動アンプが、一対の出力ノードを駆動するようにし、前記差動アンプの前記一対の出力ノードを、前記バイアスをかけた一対のビットラインに接続したとき、負のフィードバックを用いて、前記差動アンプに自己バイアスをかけるステップとを含む方法が提供される。
【0014】
本発明の別の態様によれば、DRAMのメモリであって、複数のメモリセルのロウを備え、前記メモリセルの前記各ロウにはカラムが構成され、前記メモリセルの前記各ロウを、複数のワード線が横断することを特徴とするDRAMのメモリが提供される。
【0015】
本発明の別の態様によれば、センスアンプであって、一対のビットライン間の電圧差を増幅するように構成された差動アンプと、一対のトリムキャパシタとを備え、前記一対のトリムキャパシタの第1のトリムキャパシタが、前記一対のビットラインの第1のビットラインに接続し、前記一対のトリムキャパシタの残りのトリムキャパシタが、前記一対のビットラインの残りのビットラインに接続することを特徴とするセンスアンプが提供される。
【0016】
本発明の別の態様によれば、DRAMであって、複数のアクセストランジスタを備える基板と、前記複数のアクセストランジスタと一対一対応をする複数のストレージキャパシタとを含み、前記複数のストレージキャパシタが、前記基板に近接して複数の金属層に形成されることを特徴とするDRAMが提供される。
【0017】
本発明は、上述した実施形態及び効果に限定されるものではない。その他の特徴については後述する。本発明は、特許請求の範囲によって定義されるものである。
【発明を実施するための最良の形態】
【0018】
本発明の1つ或いは複数の実施形態の詳細について、以下に説明する。本明細書では、それらの実施形態について説明を行うが、本発明はそれら特定の実施形態に制限されるものではないことを理解されたい。一方、本発明は、様々な変形、代替物、及び均等物を含むものであり、それらは全て特許請求の範囲に記載の精神及び範囲の範囲内に含まれるものである。さらに、以下の説明において、本発明を十分に理解するための様々な詳細説明を行っている。本発明は、これら詳細説明の一部又は全部がなくとも実施することができるものである。いくつかの例では、本発明が不明瞭になるのを避けるため、公知の構造及び動作の原理についての説明を省略している。
【0019】
図3に図示するように、改良されたセンスアンプ300は、自己バイアス発生回路305を含むものである。自己バイアス発生回路は、プリチャージ回路310の動作を補完するものであり、プリチャージ回路310は、読み取り動作を実施する前に、ビットラインB及びビットラインBxを、VDD/2に充電するように動作するものである。自己バイアス発生回路を使用せずに、プリチャージ回路310を動作させた場合、ビットラインB及びBxが同じ電圧であっても、差動アンプ315は、差動アンプのオフセットのため、正の出力P0及び負の出力N0の間にいくらかの電圧差を与えてしまう。この電圧差をなくすため、出力P0及びN0の電圧を等しくすべく、ビットラインB及びBxの電圧が、相補的な方法でVDD/2から調整されるようにすることもできる。この方法では、読み取り動作を実施したことによって発生したビットラインB及びBxの追加の電圧の変化を、差動アンプの内部ゲインに従って、差動アンプが増幅することによって、その追加の電圧の変化に対して迅速に応答することができる。この増幅された変化は、出力P0及びN0に印加され、その結果、再生ラッチ320が、その出力P及びNを駆動する。出力P及びNを、次に、ビットラインに接続しなおし(接続は図示なし)、アクセスされたばかりのストレージキャパシタが、適切な電圧に復帰させるようにする。
【0020】
例示的な自己バイアス発生回路400を、図4に図示する。回路400の動作は、プリチャージ回路の動作から分離して実行させることもできる。言い換えれば、図3のプリチャージ回路は、ビットラインB及びBxをVDD/2に充電し、その後、自己バイアス発生回路が、差動アンプのオフセットをなくすべく動作している間、これらラインをフロートさせる。同様に、自己バイアス発生回路の動作は、図1に関して説明したワード線の電圧の上昇から分離して実行させることもできる(図1に関して説明したワード線の電圧の上昇は、そのような分離をしていない)。アクセスしているストレージキャパシタからの電圧差は、オフセットとして自己バイアス発生回路によって処理され、それによって、その電圧差が、なくなるようにする。図4に図示するように、伝送ゲート405及び410は、アクティブロー(active low)信号nfbxによって制御される。信号nfbxがアサートされる(ロー(low)にされる)と、伝送ゲート405は、入力Pの電圧が出力N0の電圧と等しくなるように伝導する。同様に、伝送ゲート410は、入力Nの電圧が出力N0の電圧と等しくなるように伝導する。再び図3を参照すると、差動アンプを介して得られる負のフィードバックは、電圧オフセットの影響を劇的に減少することがわかる。例えば、電圧のオフセットがΔVで表される場合、入力電圧と出力電圧の関係は、次のように与えられる。
【0021】
G(VP−VN)+ΔV=VP0−VN0
【0022】
ただし、Gは差動アンプのゲイン、VP及びVNはそれぞれ、入力ノードP及びNの電圧、VP0及びVN0はそれぞれ、出力ノードP0及びN0の電圧である。例えば、信号nfbxがアサートされたとき、VP0とVNが等しく、VN0とVPが等しくなるとすれば、前述の方程式は、次のようになる。
【0023】
ΔV/(G+1)=−(VP−VN)
【0024】
結果として、オフセットは、係数(G+1)に従って減少される。差動アンプのオープンループゲインGは大きいものであるため、オフセット電圧の影響は、実質的に無視される。この方法を用いてオフセットの影響を排除する自己バイアス発生回路に、他のトポロジが用いられても良いことを理解されたい。
【0025】
図3に関して説明したセンスアンプは、その差動アンプの感度を高められるという長所を有するが、得られるバイアスは、アクセスしたメモリセルが「1」又は「0」のどちらを記憶しているかの判定に際するマージンに影響を与えることがある。例えば、図1及び図2の従来のセンスアンプに関して説明したように、ビットラインはVDD/2にプリチャージされる。バイアスは、論理1又は論理0を決定するのに、いずれか一方の論理に有利に働くことがなく、したがって、理論上は理想的なものである。しかしながら、本明細書で説明する自己バイアス発生回路は、論理1よりも論理0を決定しやすくするように(或いはその逆)、ビットラインがこの理想的なバイアスポイントから離れるようにすることもある。一般に、所与の差動アンプの理想的なバイアスポイントは、PMOSトランジスタ及びNMOSトランジスタの相対的な強弱の関係によって決定する。言い換えれば、これら相対的な強弱の関係は、トランジスタを製造するのに用いられる特定の半導体プロセスコーナーの影響を受ける。半導体の製造会社の顧客は、ウエハの所与のバッチを製造するのに、どのような特定のプロセスコーナーを使用するのか事前に保証されることはない。したがって、自己バイアス発生回路を含むセンスアンプの、論理0及び論理1の決定に関連するマージンは、予測不可能なものであり得る。
【0026】
結果として、自己バイアス発生回路を含むセンスアンプは、メモリセルにアクセスすることによって発生する電圧差に対して、より敏感であるという利点があるが、自己バイアス発生回路は、センスアンプの論理0及び論理1の決定に関連するマージンが、理想的なマージンより少ないものにしようとする。再び図3を参照すると、ビットラインBは、トリムキャパシタ325のようなトリム回路を含むことがあり、それは、理想より少ないマージンで最適化されるように、適応信号(trimx)によって充電されるものである。同様に、ビットラインBxが、マージンを最適化するために適応信号(trimy)によって充電されるトリムキャパシタ330を含むことがある。自己バイアス発生回路を含むセンスアンプを備えるDRAMを製造したとき、ユーザは、バイナリ状態(論理0と論理1)を記憶するためのビットエラーレートをテストすることがある。例えば、各メモリセルに論理0を記憶するためのビットエラーレートが、論理1が記憶されるときよりも高いとしたとき、両者のビットエラーレートが最小化されるように、適応信号trimx及びtrimyが調整される。アイドル状態の間、適応トリム信号はアサートされない。適応トリム信号の範囲は、バイナリ重み付けした範囲の値にわたるものであって良い。製造の際、自己バイアス発生後に印加される適切なトリム信号の値が、例えば、フューズ又は不揮発性メモリを用いて、回路に「焼き付けられる」ようにすることができる。トリム回路は、SRAM又はフラッシュなどのその他のメモリに使用されるようにすることもできることを理解されたい。例えば、メモリがビットを決定するのに電流の検出を使用するとしたとき、トリム回路は、調整可能な電流源を含む。ビットラインに接続したトリム回路によって与えられるバイアス調整の種類(例えば、キャパシタからの電荷や電流源からの電流)に関係なく、動作性能を向上させるため、トリム回路が、得られたビットエラーレートに従って、制御装置によって調整されるようにすることができる。さらに、トリム回路は、デバッギング中に、トリム回路によって与えられたビットラインのバイアス調整に応答して、メモリの性能をテストするべく用いられるようにすることもできる。
【0027】
図3に関して説明したセンスアンプは、DRAMのストレージキャパシタにアクセスすることによって発生した電圧差に対する感度を高められるという長所を有し、それによって、DRAMに設けられた所与のダイエリアにおける達成可能な記憶容量を増加させる。しかしながら、自己バイアス発生回路を追加することにより、センスアンプを実装するのに必要なダイエリアが増加してしまう。再び図1を参照すると、DRAMのセンスアンプは通常、近接するビットライン間のピッチ内に取り付けなければならないことが分かる。最新の半導体プロセスは、ディープサブミクロン化が進んでいるため、そのようなピッチは狭くなり続けている。したがって、そのような狭いピッチに、自己バイアス回路を含むセンスアンプを実装することは難しいと考えられる。
【0028】
ここで図5を参照すると、メモリセルの1つのロウ毎に4本のワード線を有するDRAMを図示しており、それは、センスアンプ510に更なるピッチスペースを与えている。図を明瞭にするために、メモリセルの3つのロウ(第0のロウから第2のロウまで)だけを図示している。同様に、1つロウ毎に4つのメモリセルだけを図示している(例えば、第0のロウのセル0−0や第2のロウのセル2−3)。各ロウの4つのメモリセルは、カラムをなすように配置され、カラム毎にビットラインを有している。したがって、第0のカラムはビットラインB0を有し、そして、第3のカラムはビットラインB3を有している。マルチプレクサ505は、自己バイアスジェネレータを含むセンスアンプ510によって処理するための近接する一対のビットラインを選択する。メモリセルは、ロウ毎に4本のワード線を有している。図を明瞭にするため、ロウ1のワード線W0〜W3だけを図示している。各ワード線は、4つのメモリセルの群の中の1つのメモリセルにのみ接続している。例えば、ワード線W0は、ロウ1の第0のセルに接続している。ワード線W1は、ロウ1の第1のセルに接続している。ワード線W2は、ロウ1の第2のセルに接続している。最後に、ワード線W3は、ロウ1の第3のセルに接続している。
【0029】
アクセスすべきセルが、ロウ1の第0のセルであるとしたとき、処理のために、マルチプレクサは、ビットラインB0及びB1が選択されるように制御される。同様に、アクセスすべきセルが、ロウ1の第1のセルであるとしたとき、これらの同じラインが選択される。しかしながら、アクセスすべきセルが、ロウ1の第2のセル又は第3のセルであるとしたとき、処理のために、ビットラインB2及びB3が選択される。各ロウにおいて、4つのセルの群のうちの1つのセルのみが常にアクセスされるため、マルチプレクサ505は、4:1マルチプレクサとして機能する。しかしながら、他の実施形態では、8:1マルチプレクサを用いるような異なる多重化をすることがある。しかしながら、8:1の多重化では、ロウ毎に8本のワード線を必要とすることは明らかである。センスアンプのもう一方の側(図5の矢印で示される側)に、マルチプレクサ及びDRAMの構成を配置して二重にすることによって、さらなる密度が得られるようにすることもできる。DRAM500のセルのロウ毎に、4本のワード線が横断しているため、近接するワード線同士の接触を最小化するべく、ワード線が金属層をまたいでねじられていることがある。例えば、ワード線0は、第1の番号のセルと交差するようにして第1の金属層に実装され、次に、バイアを介して第2の金属層に移行し、第2の番号のセルと交差するようにされる。この移行点において、第2の金属層で第1の番号のセルと交差したワード線3のような別のワード線が、バイアを介して、第2の番号のセルと交差するべく第1の金属層に移行する。したがって、ワード線1及び3は、そのバイアにおいて、互いに「ねじられる」ことになるであろう。さらに、非アクティブなワード線が、ストラッピングトランジスタ(strapping transistor)を介して、グランドに固定されるようにすることもできる。
【0030】
マルチプレクサは、プリチャージ回路を含むこともある。図6には、例示的なマルチプレクサ及びプリチャージ回路600が図示されている。図を明瞭にするために、回路600の半分のみを図示している。回路600の残りの半分は、図示しているものと対称なものである。したがって、第1のビットラインb[0:1]及び第2のビットラインBx[0:1]だけを図示している。選択信号SELがアサートされていないとき(アクティブハイ(active high))、各ビットラインがプリチャージされる。信号SEL(0:1)は、第1のインバータ605にて反転されるため、この信号がアサートされていないとき、トランジスタ610及び615はオンにされる。したがって、各ビットラインは、上述した理論上の理想的なバイアスポイントである、VDD/2にプリチャージされる。確実にバランスをとるため、この時、バランストランジスタ620も伝導させ、各ビットラインの電荷が等しくなるようにする。信号SEL(0:1)がアサートされると、伝送ゲートT1及びT2が伝導するようになる。なぜなら、信号SEL(0:1)が、第2のインバータ625にて再反転されるからである。プリチャージされたビットラインは、次に、上述した入力ノードP及びNに接続する。
【0031】
ノードP及びNの電圧を処理した後、センスアンプ(図示なし)の再生ラッチ動作を介して、相補的な方法で、ビットラインはフルレールにされる。したがって、ビットラインb[0:1]は接地されるとみなされる。再び図1を参照すると、対応するアクセストランジスタは、ゲート及びソースが接地されているにも関わらず、漏れが生じることがある。この漏れを減少させるため、再生ラッチがこのビットラインを十分に接地させないようにすることによって、アクセストランジスタに負のゲート−ソース電圧(Vgs)が与えられるようにすることもできる。この十分な接地を防ぐため、各ビットラインは、弱いトランジスタを介してVDD/2に接続することがある。例えば、ビットラインb[0:1]は、弱いトランジスタ630を介して接続し、一方でビットラインbx[0:1]は、弱いトランジスタ635を介して接続する。一対のビットラインにおいて、一方のビットラインの弱いトランジスタのゲートの電圧は、もう一方のビットラインの電圧によって制御される。ビットラインは、相補的な方法でフルレールにされるため、ビットラインが再生ラッチ動作によってグランドに接続されるとしたとき、その弱いトランジスタは、ビットラインがVdd/2にされるような動作をしようとする。この方法では、弱いトランジスタの大きさを適切に選択することによって、「接地された」ビットラインのアクセストランジスタが、例えば、約−200乃至−300ミリボルトのVgsを有するようになることが考えられ、それによって、非アクティブなアクセストランジスタの対応するカラムからの漏れ電流を大幅に減少させる。
【0032】
再び図5を参照すると、ロウ毎に4本以上のワード線を使用し、センスアンプの幅にわたって、少なくとも4本のビットラインのピッチが与えられている。この方法では、最新のディープサブミクロン半導体プロセスで、自己バイアス発生回路を実装するのに十分なダイのスペースをとることが可能になる。
【0033】
有利なことに、本明細書で説明するDRAMのメモリ及びセンスアンプの構造は、従来のCMOS半導体プロセス技術を用いて、内蔵DRAMのメモリを実装するのに使用されるようにすることもできる。その従来技術は、密度を増大したDRAMのトレンチキャパシタを実装することができないため、そのような内蔵DRAMのメモリのストレージキャパシタは、厚いゲート酸化膜のトランジスタを用いて実装される。ストレージキャパシタを実装するために厚いゲート酸化膜のトランジスタを使用するのに必要なダイエリアにかかわらず、密度は増大する。なぜなら、自己バイアス発生回路を備えるセンスアンプは、従来の内蔵DRAMを実装したときと比較して、実質的により多数のメモリのロウを取り扱えることができるからである。しかしながら、本明細書で説明する構造は、トレンチキャパシタなどの他のストレージキャパシタと使用することもできることを理解されたい。
【0034】
トランジスタを実装したストレージキャパシタは、トレンチキャパシタよりも広いダイエリアを必要とするため、メモリセルのレイアウトを、使用可能なダイエリアを最も効率良く使用するものにすることが重要であると考えられる。ここで図7を参照すると、メモリのロウ毎に4本のワード線を備えるDRAM700の、互い違いに組み合わせた「L字形」メモリセルの構造が図示されている。L字形のベース部分は、ストレージキャパシタとして機能する、厚いフィールド酸化膜のトランジスタ705によって形成されている。アクセストランジスタが、L字形の軸部分を形成している。L字形メモリセルを、ビットラインと接触するバイア710のある場所にて、反対側のもう1つのL字形メモリセルと接続させることによって、接続したメモリセルが、長細いC字形の形状を形成するようにする。これらの接続セルは、ビットラインを共有するものであるが、それぞれ異なるワード線(図示なし)と接続されている。長細いC字形の形状は、カラム715及び720で見られる鏡像のような形態で、近接するカラムに複製される。最も近接している一対のカラム725及び730は、同様に形成されたものであるが、カラム720及び725のL字形の形状が互い違いになるように、カラム715及び720に対して互い違いに組み合わされるように形成される。この方法では、メモリのロウ毎に4本のワード線を備える構造に対して、ダイのスペースが効率的に使用される。しかしながら、メモリ700のL字形を互い違いに配置するレイアウトは、ロウ毎に複数のワード線を組み込まないDRAMの構造に適用することもできることを理解されたい。
【0035】
メモリ700のL字形のレイアウトは、密度を高められるという長所を有するが、各メモリセルのストレージトランジスタは、それでもかなりのダイエリアを必要とする。さらに、これらストレージトランジスタからは、漏れ電流が流れ続ける。トランジスタの大きさがディープサブミクロン化しているため、電流損失は深刻な問題になる。ここで図8を参照すると、CMOS半導体プロセス又は他の半導体プロセスで実施している従来の金属層を用いた、DRAMのストレージキャパシタ800の断面図を図示している。金属層の数は、実装するのに用いる特定の半導体プロセスによって決定されるものであり、その数が整数Nで示されている。したがって、金属層は、第1のフィールド酸化物層FOX1によって基板805から分離された第1の金属層M1から、フィールド酸化物層FOXNによって下層の金属層(図示なし)から分離された最後の金属層MNに及ぶものである。図9の平面図でも分かるように、各金属層は、メッシュ810によって包囲された内部ノードプレート805を形成する。メッシュ810は、全ての内部ノードプレートのための共通外部ノードとして機能する。少なくとも1つのバイア820が、内部ノードプレート820を、図1に関して説明したようなアクセストランジスタのソースに接続している。
【0036】
近接する金属層の共通外部ノードは、図10に図示するように、複数のバイア1000を介して接続される。有利なことに、DRAMのストレージキャパシタは、わずかな電流を流せばよいものであるため、共通外部ノードが、内部ノードプレートの各スタックの周囲に中空の円筒を形成するように、半導体の製造設計基準に反することを行っても問題がない。言い換えれば、バイアは互いに、すぐそばに近接して配置され、また各バイアの幅は、図11の平面図及び図12の断面図に図示するように、近接する内部ノードプレート同士の間にある共通外部ノードの幅と整合するように調整される(図を明瞭にするため、図12は2つの金属層だけを図示している)。設計基準に反して、そのような幅のバイア1000を作成することにより、それによって、バイア1000の内部にボイドが発生することがあるが、微小電流がDRAMのストレージキャパシタを流れるため、そのようなボイドは実質的に何の影響も及ぼさない。さらに、いずれか1つの金属層によって与えられる静電容量が十分ではないとしても、ストレージキャパシタ800を形成するのに使用される全ての金属層(例えば、8つの金属層)によって与えられる全静電容量は、高密度(内部ノードプレート同士の分離の幅が狭い)設計においてさえ、十分なものである。
【0037】
密度の増大だけが、ストレージキャパシタ800の効果ではない。さらに、フィールド酸化膜は、ストレージトランジスタに使用されるゲート酸化膜よりも低品質であるが、フィールド酸化物層は、ゲート酸化膜よりもかなり厚いものであるため、ストレージトランジスタの実装と比較して漏れ電流を減少させることができる。
【0038】
上述した本発明の実施形態は、単に説明を目的としたものであり、本発明を制限しようとするものではない。このため、広範囲にわたる本発明の範囲から逸脱することなく、本発明に様々な変形及び変更を加えることができることは、当業者には明らかであろう。したがって、本発明の真の精神及び範囲の範囲内に含まれるそのような全ての変形及び変更は、特許請求の範囲に含まれるものとする。
【図面の簡単な説明】
【0039】
【図1】従来のDRAMを示す図である。
【図2】従来のセンスアンプを示す図である。
【図3】本発明の実施形態に係る自己バイアス発生回路が組み込まれたセンスアンプを示す図である。
【図4】本発明の実施形態に係る自己バイアス発生回路を示す図である。
【図5】1つのメモリのロウに複数のワード線を有する、本発明の実施形態に係るDRAMを示す図である。
【図6】本発明の実施形態に係るマルチプレクサ及びプリチャージ回路を示す図である。
【図7】本発明の実施形態に係るDRAMメモリのセルのレイアウトを示す図である。
【図8】本発明の実施形態に係るDRAMの基板に近接する金属層に形成されたストレージキャパシタの断面図である。
【図9】図8の本発明の実施形態に係るDRAMのストレージキャパシタの金属層の平面図である。
【図10】図8の本発明の実施形態に係る金属層のバイアの配置を示す図である。
【図11】図8の本発明の実施形態に係る金属層の別のバイアの配置を示す図である。
【図12】図11のバイアの配置を含む、本発明の実施形態に係るDRAMのストレージキャパシタの断面図である。
【特許請求の範囲】
【請求項1】
センスアンプであって、
一対のビットラインに接続し、かつ前記接続した一対のビットライン間の電圧差を増幅するように構成された差動アンプと、
前記一対のビットライン間の前記電圧差を前記差動アンプにより増幅するときに、前記差動アンプのオフセットバイアスを減少させるように構成された自己バイアス発生回路とを備えることを特徴とするセンスアンプ。
【請求項2】
前記センスアンプがDRAMのセンスアンプであり、
前記DRAMのセンスアンプが、
前記差動アンプによる前記電圧差の増幅に応じて、前記一対のビットラインを駆動する再生ラッチをさらに含むことを特徴とする請求項1に記載のセンスアンプ。
【請求項3】
前記一対のビットラインの第1のビットラインに接続した第1のトリムキャパシタと、前記一対のビットラインの第2のビットラインに接続した第2のトリムキャパシタとをさらに含むことを特徴とする請求項2に記載のDRAMのセンスアンプ。
【請求項4】
前記一対のビットラインが一対の入力ノードに接続し、
前記差動アンプが、前記一対の入力ノード間の電圧差の増幅に応じて、一対の出力ノードを駆動し、
前記一対の入力ノード及び前記一対の出力ノードのそれぞれが、正ノード及び負ノードからなり、
前記自己バイアス発生回路が、前記入力ノードの正ノードを、前記出力ノードの負ノードに接続する伝送ゲートと、前記入力ノードの負ノードを、前記出力ノードの正ノードに接続する伝送ゲートとを含むことを特徴とする請求項2に記載のDRAMのセンスアンプ。
【請求項5】
前記差動アンプにより増幅され、かつ前記再生ラッチにより駆動される一対のビットラインを決定するとき、前記一対のビットラインを、複数の一対のビットラインから選択するためのマルチプレクサをさらに含むことを特徴とする請求項2に記載のDRAMのセンスアンプ。
【請求項6】
前記自己バイアス発生回路により前記オフセットバイアスを減少させる前に、前記一対のビットラインにバイアスをかけるプリチャージ回路をさらに含むことを特徴とする請求項2に記載のDRAMのセンスアンプ。
【請求項7】
前記プリチャージ回路は、前記再生ラッチにより駆動されるビットラインを徐々にグランド電圧にするように構成され、
前記プリチャージ回路により、前記ビットラインを徐々に電源電圧に近づけていったとき、前記徐々に駆動されたビットラインのアクセストランジスタが、対応するストレージキャパシタからの漏れ電流を減少させるように負のVgs電圧を有することを特徴とするDRAMのセンスアンプ。
【請求項8】
方法であって、
一対のビットラインにバイアスをかけて、前記一対のビットラインをバイアス電圧にし、
前記バイアスをかけた一対のビットラインを、差動アンプの入力ノードに接続し、それによって、前記差動アンプが一対の出力ノードを駆動するようにし、
前記差動アンプの前記一対の出力ノードを、前記バイアスをかけた一対のビットラインに接続したとき、負のフィードバックを用いて、前記差動アンプに自己バイアスをかけることを含むことを特徴とする方法。
【請求項9】
前記負のフィードバックを用いるとき、正の入力ノードを負の出力ノードに接続し、負の入力ノードを正の出力ノードに接続することを含むことを特徴とする請求項8に記載の方法。
【請求項10】
前記入力ノード及び前記出力ノードを接続するとき、伝送ゲートを介して接続することを特徴とする請求項9に記載の方法。
【請求項11】
前記ビットラインの1つに接続したメモリセルのコンテンツを、前記差動アンプを用いて読み取ることをさらに含むことを特徴とする請求項10に記載の方法。
【請求項12】
前記読み取ったコンテンツに基づいて、
前記ビットラインの少なくとも1つに、トリムキャパシタによってバイアスをかけるかどうかを決定し、
前記決定に基づいて、
前記少なくとも1つのビットラインに、前記トリムキャパシタを用いてバイアスをかけることをさらに含むことを特徴とする請求項11に記載の方法。
【請求項13】
DRAMのメモリであって、
複数のメモリセルのロウを備え、
前記メモリセルの各ロウにはカラムが構成され、
前記メモリセルの各ロウを、複数のワード線が横断することを特徴とするDRAMのメモリ。
【請求項14】
前記複数のワード線が、4本であることを特徴とする請求項13に記載のDRAMのメモリ。
【請求項15】
前記メモリセルが、幅よりも大きい長さを有する長方形の形状に構成されたアクセストランジスタと、前記長方形の形状の前記幅よりも大きい幅を有するストレージトランジスタとを含み、
前記メモリセルがL字形の形状をなすように、前記アクセストランジスタと、前記ストレージトランジスタとが接続していることを特徴とする請求項13に記載のDRAMのメモリ。
【請求項16】
前記L字形のメモリセル同士が組み合わせられるように、前記カラムの前記L字形のメモリセルが、近接するカラムに対して互い違いに配置されることを特徴とする請求項15に記載のDRAMのメモリ。
【請求項17】
前記アクセストランジスタ及び前記ストレージトランジスタが、厚いゲート酸化膜のトランジスタであることを特徴とする請求項16に記載のDRAMのメモリ。
【請求項18】
メモリであって、
対応するビットラインに接続する複数のカラムをなすように配置された複数のメモリセルと、
前記ビットラインの1つに接続したトリム回路とを含み、
前記トリム回路が、前記接続したビットラインのバイアスを調整するように構成されていることを特徴とするメモリ。
【請求項19】
前記トリム回路が、トリムキャパシタを含むことを特徴とする請求項18に記載のメモリ。
【請求項20】
前記トリム回路が、電流源を含むことを特徴とする請求項18に記載のメモリ。
【請求項21】
DRAMであって、
複数のアクセストランジスタを備える基板と、
前記複数のアクセストランジスタと一対一対応をする複数のストレージキャパシタとを含み、
前記複数のストレージキャパシタが、前記基板に近接して複数の金属層に形成されることを特徴とするDRAM。
【請求項22】
前記各金属層が、複数の開孔を有するグリッドを形成し、かつ前記各金属層の前記複数の開孔の少なくとも一部に内部ノードプレートを形成し、
前記ストレージキャパシタの第1のノードが、前記金属層の前記グリッドにより形成され、
前記ストレージキャパシタの第2のノードが、前記第1のノードに近接する前記内部ノードプレートにより形成されることを特徴とする請求項21に記載のDRAM。
【請求項23】
前記グリッドが、前記開孔の周囲に連続する壁を形成することを特徴とする請求項22に記載のDRAM。
【請求項24】
前記グリッドが、離隔して配置された複数のバイアを含むことを特徴とする請求項22に記載のDRAM。
【請求項1】
センスアンプであって、
一対のビットラインに接続し、かつ前記接続した一対のビットライン間の電圧差を増幅するように構成された差動アンプと、
前記一対のビットライン間の前記電圧差を前記差動アンプにより増幅するときに、前記差動アンプのオフセットバイアスを減少させるように構成された自己バイアス発生回路とを備えることを特徴とするセンスアンプ。
【請求項2】
前記センスアンプがDRAMのセンスアンプであり、
前記DRAMのセンスアンプが、
前記差動アンプによる前記電圧差の増幅に応じて、前記一対のビットラインを駆動する再生ラッチをさらに含むことを特徴とする請求項1に記載のセンスアンプ。
【請求項3】
前記一対のビットラインの第1のビットラインに接続した第1のトリムキャパシタと、前記一対のビットラインの第2のビットラインに接続した第2のトリムキャパシタとをさらに含むことを特徴とする請求項2に記載のDRAMのセンスアンプ。
【請求項4】
前記一対のビットラインが一対の入力ノードに接続し、
前記差動アンプが、前記一対の入力ノード間の電圧差の増幅に応じて、一対の出力ノードを駆動し、
前記一対の入力ノード及び前記一対の出力ノードのそれぞれが、正ノード及び負ノードからなり、
前記自己バイアス発生回路が、前記入力ノードの正ノードを、前記出力ノードの負ノードに接続する伝送ゲートと、前記入力ノードの負ノードを、前記出力ノードの正ノードに接続する伝送ゲートとを含むことを特徴とする請求項2に記載のDRAMのセンスアンプ。
【請求項5】
前記差動アンプにより増幅され、かつ前記再生ラッチにより駆動される一対のビットラインを決定するとき、前記一対のビットラインを、複数の一対のビットラインから選択するためのマルチプレクサをさらに含むことを特徴とする請求項2に記載のDRAMのセンスアンプ。
【請求項6】
前記自己バイアス発生回路により前記オフセットバイアスを減少させる前に、前記一対のビットラインにバイアスをかけるプリチャージ回路をさらに含むことを特徴とする請求項2に記載のDRAMのセンスアンプ。
【請求項7】
前記プリチャージ回路は、前記再生ラッチにより駆動されるビットラインを徐々にグランド電圧にするように構成され、
前記プリチャージ回路により、前記ビットラインを徐々に電源電圧に近づけていったとき、前記徐々に駆動されたビットラインのアクセストランジスタが、対応するストレージキャパシタからの漏れ電流を減少させるように負のVgs電圧を有することを特徴とするDRAMのセンスアンプ。
【請求項8】
方法であって、
一対のビットラインにバイアスをかけて、前記一対のビットラインをバイアス電圧にし、
前記バイアスをかけた一対のビットラインを、差動アンプの入力ノードに接続し、それによって、前記差動アンプが一対の出力ノードを駆動するようにし、
前記差動アンプの前記一対の出力ノードを、前記バイアスをかけた一対のビットラインに接続したとき、負のフィードバックを用いて、前記差動アンプに自己バイアスをかけることを含むことを特徴とする方法。
【請求項9】
前記負のフィードバックを用いるとき、正の入力ノードを負の出力ノードに接続し、負の入力ノードを正の出力ノードに接続することを含むことを特徴とする請求項8に記載の方法。
【請求項10】
前記入力ノード及び前記出力ノードを接続するとき、伝送ゲートを介して接続することを特徴とする請求項9に記載の方法。
【請求項11】
前記ビットラインの1つに接続したメモリセルのコンテンツを、前記差動アンプを用いて読み取ることをさらに含むことを特徴とする請求項10に記載の方法。
【請求項12】
前記読み取ったコンテンツに基づいて、
前記ビットラインの少なくとも1つに、トリムキャパシタによってバイアスをかけるかどうかを決定し、
前記決定に基づいて、
前記少なくとも1つのビットラインに、前記トリムキャパシタを用いてバイアスをかけることをさらに含むことを特徴とする請求項11に記載の方法。
【請求項13】
DRAMのメモリであって、
複数のメモリセルのロウを備え、
前記メモリセルの各ロウにはカラムが構成され、
前記メモリセルの各ロウを、複数のワード線が横断することを特徴とするDRAMのメモリ。
【請求項14】
前記複数のワード線が、4本であることを特徴とする請求項13に記載のDRAMのメモリ。
【請求項15】
前記メモリセルが、幅よりも大きい長さを有する長方形の形状に構成されたアクセストランジスタと、前記長方形の形状の前記幅よりも大きい幅を有するストレージトランジスタとを含み、
前記メモリセルがL字形の形状をなすように、前記アクセストランジスタと、前記ストレージトランジスタとが接続していることを特徴とする請求項13に記載のDRAMのメモリ。
【請求項16】
前記L字形のメモリセル同士が組み合わせられるように、前記カラムの前記L字形のメモリセルが、近接するカラムに対して互い違いに配置されることを特徴とする請求項15に記載のDRAMのメモリ。
【請求項17】
前記アクセストランジスタ及び前記ストレージトランジスタが、厚いゲート酸化膜のトランジスタであることを特徴とする請求項16に記載のDRAMのメモリ。
【請求項18】
メモリであって、
対応するビットラインに接続する複数のカラムをなすように配置された複数のメモリセルと、
前記ビットラインの1つに接続したトリム回路とを含み、
前記トリム回路が、前記接続したビットラインのバイアスを調整するように構成されていることを特徴とするメモリ。
【請求項19】
前記トリム回路が、トリムキャパシタを含むことを特徴とする請求項18に記載のメモリ。
【請求項20】
前記トリム回路が、電流源を含むことを特徴とする請求項18に記載のメモリ。
【請求項21】
DRAMであって、
複数のアクセストランジスタを備える基板と、
前記複数のアクセストランジスタと一対一対応をする複数のストレージキャパシタとを含み、
前記複数のストレージキャパシタが、前記基板に近接して複数の金属層に形成されることを特徴とするDRAM。
【請求項22】
前記各金属層が、複数の開孔を有するグリッドを形成し、かつ前記各金属層の前記複数の開孔の少なくとも一部に内部ノードプレートを形成し、
前記ストレージキャパシタの第1のノードが、前記金属層の前記グリッドにより形成され、
前記ストレージキャパシタの第2のノードが、前記第1のノードに近接する前記内部ノードプレートにより形成されることを特徴とする請求項21に記載のDRAM。
【請求項23】
前記グリッドが、前記開孔の周囲に連続する壁を形成することを特徴とする請求項22に記載のDRAM。
【請求項24】
前記グリッドが、離隔して配置された複数のバイアを含むことを特徴とする請求項22に記載のDRAM。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公表番号】特表2009−505320(P2009−505320A)
【公表日】平成21年2月5日(2009.2.5)
【国際特許分類】
【出願番号】特願2008−527145(P2008−527145)
【出願日】平成18年8月16日(2006.8.16)
【国際出願番号】PCT/US2006/032185
【国際公開番号】WO2007/022382
【国際公開日】平成19年2月22日(2007.2.22)
【出願人】(508048414)ノベリクス・エルエルシー (3)
【氏名又は名称原語表記】NOVELICS LLC
【住所又は居所原語表記】85 Enterprise, Suite 350, Aliso Viejo, CA 92656 U.S.A.
【Fターム(参考)】
【公表日】平成21年2月5日(2009.2.5)
【国際特許分類】
【出願日】平成18年8月16日(2006.8.16)
【国際出願番号】PCT/US2006/032185
【国際公開番号】WO2007/022382
【国際公開日】平成19年2月22日(2007.2.22)
【出願人】(508048414)ノベリクス・エルエルシー (3)
【氏名又は名称原語表記】NOVELICS LLC
【住所又は居所原語表記】85 Enterprise, Suite 350, Aliso Viejo, CA 92656 U.S.A.
【Fターム(参考)】
[ Back to top ]