ESD保護回路の構成を決定する方法及びシミュレーション方法
【課題】 ESD回路の構成の決定に要する時間を短縮することにある。
【解決手段】 ESD保護回路で用いられる素子の物理解析(S2)を行なって、素子のパラメータの中でESD保護特性に比較的大きな影響を与えるものをキーパラメータとして抽出し(S4)、キーパラメータを用いてESD保護回路のデバイス・回路混合シミュレーションを行なって、キーパラメータの最適化を行う(S5)。
【解決手段】 ESD保護回路で用いられる素子の物理解析(S2)を行なって、素子のパラメータの中でESD保護特性に比較的大きな影響を与えるものをキーパラメータとして抽出し(S4)、キーパラメータを用いてESD保護回路のデバイス・回路混合シミュレーションを行なって、キーパラメータの最適化を行う(S5)。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ESD保護回路の構成を決定する方法に関し、特に半導体メモリ素子、半導体論理回路素子などをESD(静電放電)から保護するためのESD保護回路、特にその回路構成及び回路素子のパラメータの決定方法に関する。本発明はまた、ESD保護回路の構成の決定において用いられるシミュレーション方法に関する。
【背景技術】
【0002】
半導体装置において、半導体メモリ素子、半導体論理回路素子などをESD(静電放電)から保護するための静電放電(ESD)から保護するためのESD保護回路を設けることが多くなっている。ESD保護のために用いられる回路の一例が下記の非特許文献1に示されている。
【0003】
ESD保護回路の構成の決定に当たっては、シミュレーションによって耐性を評価し、評価結果に基づいて、ESD保護回路の構成を変更し、変更された構成の回路につき再度シミュレーションを行うと言った処理が繰り返される。シミュレーションを行うことにより、装置の試作の回数を減らし、開発開始から製品の完成までの時間を短縮することができる。
【0004】
従来のシミュレーション方法の一例が下記の特許文献1に記載されている。特許文献1に記載されたシミュレーション方法においては、MOSFETによって構成される静電放電保護素子を、ゲート電圧を入力するゲート端子と、バイポーラトランジスタを用いて、3つの電流源でインパクトイオン化を表現した等価回路において、ゲート依存性を考慮したスナップバック特性を回路シミュレーションしている。
【0005】
【非特許文献1】M.P.J.Mergens, C.C.Russ, K.G.Verhaege, J.Armer, P.C.Jozwiak, R.Mohn, “High Holding Current SCRs (HHI−SCR) for Power ESD Protection and Latch−up Immune IC Operation,” EOS/ESD Symp., 1A.3, 2002.
【特許文献1】特開2004−79952号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかるに高精度にシミュレーションを行うには、多くのパラメータを用いる必要があり、シミュレーション自体に時間が掛かり、従って、ESD回路の構成の決定までに時間が掛かるという問題があった。一方、パラメータを少なくしてシミュレーションを行うと、精度が低く、シミュレーション欠陥の評価、回路構成の変更、それに続く再度のシミュレーションの繰り返し回数が多くなり、やはりESD回路の構成の決定までに時間が掛かるという問題があった。
【0007】
そこで本発明の目的は、ESD回路の構成の決定に要する時間を短縮することにある。
【課題を解決するための手段】
【0008】
本発明は、
ESD保護回路で用いられる素子の物理解析を行なって、上記素子のパラメータの中でESD保護特性に比較的大きな影響を与えるものをキーパラメータとして抽出し、
上記キーパラメータを用いてESD保護回路のデバイス・回路混合シミュレーションを行なって、キーパラメータの最適化を行う
ことを特徴とするESD保護回路の構成を決定する方法を提供する。
本発明はまた、
MOSFETが多段に接続された被シミュレート回路のシミュレーション方法において、
上記被シミュレート回路のうち、第1のノードに第1の主電極が接続され、第2のノードに第2の主電極が接続された第1のMOSFETと、その入力側に接続された回路素子とを含む回路部分を、第2のMOSFETと、その第1の端部が上記第2のMOSFETの第1の主電極に接続され、第2の端部が上記第2のMOSFETの制御電極に接続された抵抗と、第1の電極が上記第2のMOSFETの制御電極に接続され、第2の電極が上記第2のMOSFETの第2の主電極に接続されたコンデンサとからなる等価回路に置き換え、
上記第2のMOSFETの上記第1の電極にサージ電圧が印加されたときの上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、
このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行うことを特徴とするシミュレーション方法を提供する。
【発明の効果】
【0009】
この発明によれば、半導体装置の開発から製品完成までの時間を短縮することができる。
また、シミュレーションに要する時間を短縮することができる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明の実施の形態を説明する。
実施の形態1.
図1は、ESD保護回路を備えた半導体集積回路の一例を示す。
図示のように、この半導体集積回路は、外部との接続用の複数個の信号用パッドPD1〜PDmと、電源線パッドVssと、グランド線パッドVddと、それぞれ電源線パッドVdd及びグランドパッドにVssに接続された電源線LS及びグランド線LGと、信号用パッドPD1〜PDm、電源線LS及びグランド線LGに接続された複数の被保護回路(内部回路)NC1〜NCmと、パッド保護回路PH1〜PHmと、パワークランプ回路PC1及びPC2とを有する。
【0011】
電源線LS及びグランド線LGには、配線抵抗RS1〜RSn及びRG1〜RGn(集中定数として示されている)を有する。
パッド保護回路PH1〜PHmとパワークランプ回路PC1及びPC2とで保護回路が構成されている。また、配線抵抗RS1〜RSn、RG1〜RGnも保護回路の一部とみなす場合もある。
【0012】
図示の例では、それぞれパッドPD1〜PDmに接続された複数の内部回路NC1〜NCnの各々に対して、パッド保護回路HC1〜HCmが設けられ、これらの複数の内部回路NC1〜NCmに共通の電源線LS及びグランド線LG相互間に2つのパワークランプ回路PC1、PC2が設けられている。
【0013】
パワークランプ回路PC1、PC2は、電源線LS及びグランド線LG相互間の電位差を抑制するものであり、図示のように、2個には限定されず、1個でも良い。いずれにせよ、各パワークランプ回路PC1、PC2は、複数の内部回路NC1〜NCmに対して共通に設け得るものであり、内部回路NC1〜NCmの数とパワークランプ回路PC1、PC2の数は同じでなくても良い。
【0014】
なお、以下の説明で、複数個のパッドPD1〜PDmのうちのいずれか一つについて説明する場合であって、他のパッドにも当てはまるときは、符号PDを用いる。
他の構成要素、即ち、パッド保護回路HC1〜HCm、内部回路NC1〜NCm、パワークランプ回路PC1、PC2、配線抵抗RS1〜RSn、RG1〜RGnについても同様である。
【0015】
パッド保護回路HCの一例が図2に示されている。このパッド保護回路HCは、上側のパッド保護回路HUと、下側のパッド保護回路HDとを有し、上側のパッド保護回路HUは対応するパッドPD(PD1〜PDnのいずれか)と電源線LSとの間に接続されたものであり、下側のパッド保護回路HDは対応するパッドPDとグランド線LGとの間に接続されたものである。そして、上側のパッド保護回路HUがダイオードDUで構成され、下側のパッド保護回路HDがダイオードDDで構成されている。ダイオードDDはアノードがパッドPDに接続され、カソードが電源線LSに接続されている。ダイオードDDはカソードがパッドPDに接続され、アノードがグランド線LGに接続されている。
【0016】
このパッド保護回路においては、パッドPDに電源線LSの電位よりも高い電圧が印加されると、上側のダイオードDUが順方向にバイアスされて電流が流れてパッドPDの電位を電源線LSの電位に順方向降下を加えた値以下に保ち、パッドPDにグランド線LGの電位よりも低い電圧が印加されると、下側のダイオードDDが順方向にバイアスされて電流が流れてパッドPDの電位をグランド線LGの電位に順方向降下を加えた値以上に保つ。
【0017】
図2の例のようにパッド保護回路HCが上側のパッド保護回路HUと下側のパッド保護回路HDとを有する場合、パッドPDにサージ電圧が印加されると、そのパッドPDに接続されたパッド保護回路HCの上側又は下側のパッド保護回路HU、HDを通って電源線LS又はグランド線LGに抜けるか、或いは、上側のパッド保護回路HUを通り、電源線LSを通り、パワークランプ回路PC1又はPC2を通って、グランド線LGに至るか、逆に下側のパッド保護回路HDを通り、グランド線LGを通り、パワークランプ回路PC1又はPC2を通って、電源線LSに至ると言った経路で流れる。
【0018】
パッド保護回路の他の例が図3に示されている。このパッド保護回路HCは、パッドPDとグランド線LGの間に逆直列接続された一対のツェナ−ダイオードZD1、ZD2を接続したものであり、高電圧が印加されると、一方のツェナ−ダイオードが順方向にバイアスされ、他方のツェナ−ダイオードのツェナ−電圧以上になると、この直列回路に電流が流れ、パッドPDの電位を所定の範囲内に抑制する。
【0019】
パワークランプ回路PCの一つの例が図4に示されている。図示の回路においては、エミッタがグランド線LGに接続され、ベースが抵抗Rspiを介してグランド線LGに接続されたNPNトランジスタQnと、コレクタ及びベースがそれぞれトランジスタQnのベース及びコレクタに接続されたPNPトランジスタランジスタQpとでSCRが構成され、トランジスタQpのエミッタは互いに直列接続された複数のダイオードSDを介して電源線LSに接続されている。一方、ドレインが電源線LSに接続され、ゲートとソースが互いに接続されたNMOSFETQtと、NMOSFETQtのソースに一方の端部が接続され他方の端部がグランド線LGに接続された抵抗RSpeとを有する。通常はNMOSFETQtがオフしているが、電源線LSに高電圧が印加されるとNMOSFETQtが導通し、これによりSCRがターンオンされる。
【0020】
パワークランプ回路PCの他の例が図5に示されている。図5に示される回路は図4に示される回路と同様であるが、トランジスタQpのエミッタが直接電源線LSに接続され、ベースが抵抗Rsnを介して電源線LSに接続されている点で異なる。
図4の回路と同様、高電圧によってNMOSFETQtが導通すると、SCRがターンオンされる。
図4及び図5に示される回路については、上記した非特許文献1に記載されている。
【0021】
図6は、本発明の実施の形態1の、ESD保護回路の構成を決定する方法を示す流れ図である。図示のESD保護回路の構成決定方法は、キャリブレーションステップS1と、物理解析ステップS2と、回路構成仮決定ステップS3と、キーパラメータ抽出ステップS4と、パラメータ値最適化ステップS5と、評価ステップS6と、回路構成変更ステップS7と、回路構成及びパラメータ最終決定ステップS8とを含む。
【0022】
図7は、本実施の形態のESD保護回路の構成を決定する方法で用いられる装置の構成を示す。この装置は、ESD保護回路で用いられる素子のパラメータを記憶したパラメータ記憶装置101と、ESD保護回路で用いられる素子の物理解析を行う物理解析部102と、集積回路のレイアウトを記憶したレイアウト記憶装置103と、パラメータ記憶装置101から得られるデータと、物理解析部102から得られるデータと、レイアウト記憶装置103から得られるデータとに基づいて、キーパラメータを抽出するキーパラメータ抽出装置104と、シミュレーションモデルのパラメータの合わせこみを行うキャリブレーション装置105と、ESD保護回路の回路構成を仮決定したり変更したりする回路構成決定装置106と、キャリブレーション装置105から得られるデータと、回路構成決定装置106から得られるデータとに基づいてデバイス・回路混合モードのシミュレーションを行なってキーパラメータの最適化を行なう最適化装置107と、最適化の結果得られるパラメータを有するESD保護回路の特性を評価し、該特性が満足できるものであるかどうかの判定を行なう評価装置108とを有する。これらのうち、キーパラメータ抽出装置104、キャリブレーション装置105、回路構成決定装置106、最適化装置107、及び評価装置108はプログラムされたコンピュータで構成することができる。パラメータ記憶装置101及びレイアウト記憶装置103は、コンピュータでデータの読取が可能な記憶装置で構成することができる。物理解析部102の一部は、コンピュータとの間でデータの授受が可能な1又は2以上の測定装置と、シミュレーションを行うプログラムされたコンピュータによって構成することができる。
【0023】
図6のキャリブレーションステップS1では、ESD保護回路で用いられる素子の各々のモデルパラメータの合わせ込みを行う。この場合、例えばシミュレーションモデルの要素毎のパラメータを独立に設定する。本実施の形態では、後述の最適化ステップS5においてデバイス・回路混合モード(mixed mode)のシミュレーションを行うこととしており、したがって、ステップS1におけるシミュレーションモデルもそのような混合モードのシミュレーションのためのモデルである。
【0024】
物理解析ステップS2では、ESD保護回路及び内部回路で用いられる素子、特にMOSFET、ダイオード、配線抵抗などの各々について、実測データを基にして、物理解析を行う。ここで言う物理解析には、MOSFETのブレークダウン特性の測定、フォトエミッション解析、インパクトイオン化測定、ホール電流密度分布の測定(PMOSFETの場合)、電子電流密度の測定(NMOSFETの場合)が含まれる。
【0025】
このような物理解析によって、どのパラメータがESD保護特性に比較的大きな影響を与えるかを調べる。
【0026】
MOSFETのブレークダウン特性は、図8に示すように、ゲート電圧及びソース電圧を0Vに固定し、ドレイン電圧Vdを0Vから上昇させていったときのドレイン電流Idの変化を示すものである。図8には、実測データとシミュレーションによるデータがともに示されている。E50,E100,E200は、それぞれ、チャンネル幅が50μm、100μm、200μmの場合の実測データであり、曲線S12.5、S20、S25は、それぞれチャンネル幅が12.5μm、20μm、25μmの場合のシミュレーションデータである。
【0027】
図示のように、ドレイン電圧Vdの上昇に伴い領域(ブレークダウン領域)Raでアバランシェ降伏が起こり、アバランシュ降伏後に領域(ホールディング領域)Rbで、より低い電圧(ホールディング電圧乃至スナップバック電圧と呼ばれる)において電流が増加し、電流が略一定となる。領域Rbよりもさらに電流が増大すると、熱暴走により素子が破壊される。MOSFETのこのようなブレークダウン特性を利用することにより、MOSFETに大きな電流を流して内部回路を保護している。
【0028】
図示の例から、ブレークダウンが起きるときの電流(ブレークダウン電流)は、ゲート幅に依存するものの、ゲート幅が2倍、4倍になっても(「w=50,100,200」の例が示されている)、ブレークダウン電流が2倍になるわけではなく、増加の割合がより小さいことが分る。
【0029】
フォトエミッション解析は、フォトエミッション顕微鏡を用いて行われるものであり、欠陥部位が放射する光を検出して、放射光の画像をCCDカメラなどで形成し、半導体装置の構造を表わす図に重ね合わせて表示するものであり、これにより欠陥部位の位置を正確に特定することができる。
【0030】
図9は、200mAのドレイン電流が流れたときの、フォトエミッション解析結果の一例を示している。同図において、SR,DR,GEはそれぞれソース領域、ドレイン領域、ゲート電極を示しており、また、領域PEはフォトエミッションが起きた個所を示し、領域PEのうち、領域P1はフォトエミッションの密度が最も高い個所を示し、領域PE2はフォトエミッションの密度がそれよりも低い個所を示す。
フォトエミッション解析から、ブレークダウン後の熱により、破壊された個所がドレイン領域内の一点に集中していることが分る。
【0031】
インパクトイオン化は、ソース・ドレイン間の電子が電界により加速されて結晶格子を組んでいるシリコン(Si)原子のボンド(結合子)に衝突して起こす電離(これによってアバランシェが引起こされる)を意味する。インパクトイオン化の密度を検出することにより、電界の高い部分を検出することができる。インパクトイオン化密度は、基板電流を測定し、その測定結果とブレークダウン特性とに基いてシミュレーションにより求めることができる。
【0032】
図10及び図11は、インパクトイオン化密度を求めた結果を示す。同図において、横軸は、ゲート電極GEの一部からドレイン電極DEの一部までのゲートの長さ方向位置(相対位置)を示し、縦軸は、深さ方向の寸法を示す。PSはp型基板を示し、NWはn型ウエルを示す。MNは、インパクトイオン化の密度が高い個所を示す。図10は、図8の領域Raにおけるインパクトイオン化密度を示し、図11は、図8の領域Rbにおけるインパクトイオン化密度を示す。
【0033】
領域Raでは、インパクトイオン化の密度が高い部分がドレイン領域(不純物領域)DRとチャンネルCHの境界部分にあり、領域Rbでは、インパクトイオン化がドレイン電極DEに近い部分(チャンネルCHから離れた部分)で集中的に起こっていることが分る。
【0034】
ホール電流密度は、半導体素子中のホール電流の密度であり、基板電流を測定し、その測定結果とブレークダウン特性とに基いてシミュレーションにより求めることができる。
【0035】
図12及び図13は、ホール電流密度を求めた結果を示す。同図において、横軸は、ゲート電極GEの一部からドレイン電極DEの一部までのゲートの長さ方向位置(相対位置)を示し、縦軸は、深さ方向の寸法を示す。PSはp型基板を示し、NWはn型ウエルを示す。領域CDはホール電流密度の高い個所を示し、領域CDのうち、符号CD1で示す部分が最も高く、符号CD2で示す部分、符号CD3で示す部分の順に密度が低くなる。図12は、図8の領域Raにおけるホール電流密度を示し、図13は、図8の領域Rbにおけるホール電流密度を示す。
【0036】
領域Raでは、素子のホール電流が表面付近に集中しているのに対し、領域Rbでは、深さ方向に拡散していることが分る。このことから、領域Rbにおいては、ドレイン電流のゲート幅への依存性が低くなることが分る。
【0037】
図6に戻り、回路構成仮決定ステップS3では、上記のような物理解析結果に基いて、さらに集積回路のレイアウトや半導体装置の製造プロセス上の条件乃至制約などを考慮に入れて、ESD保護回路の回路構成を仮決定する。例えば、パッド保護回路HCとして図2に示す回路を用い、パワークランプ回路PCとして図4に示す回路を用いることに仮決定する。
【0038】
このようにて選択されたパッド保護回路HCとパワークランプ回路PCを一つずつと、内部回路NCを一つとを含む回路を図14に示す。図14にはさらに、内部回路NCの一例として外部接続用ノードENと電源線LSとの間に接続されたPMOSFET201と、ノードENとグランド線LGとの間に接続されたNMOSFET202と、ノードENとパッドPDとの間に挿入された内部保護抵抗Rpolyが示されている。
【0039】
レイアウト上の条件乃至制約としては、配線長には余裕があるかどうかなどがあり、プロセス上の条件乃至制約としては、例えば不純物濃度は固定されているかどうかなどがある。
【0040】
パラメータ抽出ステップS4では、ステップS2における物理解析の結果に基いて、ステップS3で仮決定された回路を構成する素子のパラメータのうちの、キーパラメータを抽出する。ここで、キーパラメータとは、物理解析において、素子のESD保護動作に関係する特性、例えばESD耐性に比較的大きな影響を与えると判断されたパラメータを言う。例えば図14に示す回路において、パワークランプ回路PCで用いられるMOSFETQtの寸法、例えばゲート幅、電源線LSの配線抵抗RS、グランド線LGの配線抵抗RGの値、パッド保護回路HCのダイオードDU、DDのチャンネル幅をキーパラメータとして抽出する。電源線LSの配線抵抗RSとグランド線LGの配線抵抗RGは互いに略等しいものとし、これをRwで表す(RS=RG=Rw)。
【0041】
図15には、配線抵抗Rwとブレークダウン特性との関係(ブレークダウン特性の配線抵抗への依存性)が示されている。同図において、曲線R0,R5,R10、R15,R20、R25,R30はそれぞれ、配線抵抗Rwが0Ω、5Ω、10Ω、15Ω、20Ω、25Ω、30Ωの場合を示す。
【0042】
図16には、ブレークダウン電圧Vt1とMOSFETQtのゲート幅Wgとの関係が示されている。同図において、曲線Eは実測により得られたデータを示し、曲線Sはシミュレーションにより得られたデータを示す。
【0043】
図15及び図16から、配線抵抗Rwがブレークダウン特性に大きな影響を与え、ゲート幅Wgがブレークダウン電圧Vt1に大きな影響を与えるものであり、従って、配線抵抗Rw及びゲート幅Wgをキーパラメータとして抽出することが妥当であることが分かる。
【0044】
このように、パラメータのうちの一部のみをキーパラメータとして抽出乃至選択することで後述の最適化ステップS5におけるシミュレーションを容易にすることができる。
【0045】
最適化ステップS5では、キーパラメータのみを用いて保護回路のデバイス・回路混合モードのシミュレーションを行い、パラメータの値の最適化を行う。このシミュレーションは、集積回路全体(図1に示す回路の全体)を対象として行う。
【0046】
シミュレーションは、人体帯電モデル(HBM)、機械モデル(MM)などを用いて行われ、パラメータの値を変化させ、最も良好な結果を生じる値をパラメータの最適値と定める。ここで最も良好な結果とは、サージ電流が流れたときに保護回路を構成するすべての素子が破壊に至らないように負担が適切に分散され、かつ素子の寸法がレイアウト上の制約を満たすことを意味する。破壊電流が分らない場合には、プロセス変更前の素子構造で計算したシミュレーションを基準にしてそれより電流が大きくなれば素子の耐性が低くなると判断する。
【0047】
図17は図14と同じ回路を示すがサージが印加されたときの電流の経路Pa、Pbを示している。なお、図17にはパワークランプ回路PCの内部構成の図示が省略されている。図17に示される経路Pa、経路Pbに流れる電流をシミュレーションによって求める。図18及び図19は、それぞれHBM+2000V(+2000Vに帯電した人体がパッドに触れた場合を想定したシミュレーション用モデル)がパッドPDに印加された場合の経路Pa及び経路Pbの電流の時間の経過に伴う変化と、配線抵抗Rwとの関係を示す。図18において、曲線R5、R10、R15、R20、R25、R30はそれぞれ配線抵抗Rwが5Ω、10Ω、15Ω、20Ω、25Ω、30Ωの場合を示す。
【0048】
図20は、経路Paの電流と、HBMパルスの電圧値との関係(依存性)を示す。図20において、曲線V2000,V2500、V3000、V3500、V4000、V4500は、それぞれHBMパルスの電圧値が2000V、2500V、3000V、3500V、4000V、4500Vの場合を示す。
【0049】
最適化においては、シミュレーションによって得られる、図18、図19を参照して説明したようなパラメータ(一例として配線抵抗)と各部の電流の関係、HBMパルスの電圧値と各部の電流の変化などを総合し、総合的な最も良好な結果が得られるパラメータを求める。
【0050】
図6に戻り、評価ステップS6では、各素子が上記ステップS5で最適化されたパラメータを持ち、上記ステップS3で仮決定された回路構成を持つ回路についてのシミュレーションの結果(シミュレーションによって求められた特性)を評価する。
評価の結果、満足できると判断されるときは、上記の仮決定された回路構成及び最適化されたパラメータの回路素子を採用する。即ち、仮決定された回路構成をESD保護回路の回路構成として最終決定する。
【0051】
評価の結果、満足できないものであると判断されるときは、ステップS7で、回路構成を変更する。例えば図2のパッド保護回路の代わりに図3のパッド保護回路を用いるとか、図4のパワークランプ回路の代わりに図5のパワークランプ回路を用いることとする。そして、変更した回路構成を用いるものとして、ステップS4〜S6の処理を繰り返す。
【0052】
以上のようにしてESD保護回路の構成の決定を行うことにより、ESD回路の構成の決定に要する時間を短縮し、試作回数を抑制し、半導体装置の開発から製品完成までの時間を短縮することができる。
【0053】
実施の形態2.
実施の形態2は実施の形態1の最適化ステップS5で用いることができるシミュレーションの具体的な方法に関する。このシミュレーションにおいては、内部回路NCの全部又は一部を簡略した等価回路に置き換えて計算を行う。
【0054】
例えば図14に示す内部回路NCに含まれるPMOSFET201とその入力側に接続された回路素子とを含む回路部分NCaは例えば図21に示すように多段に構成されている。図示の回路部分NCaは、電源線LSにソースが接続され、ノードENにドレインが接続されたPMOSFET201のほか、PMOSFET203とNMOSFET204とを有し、PMOSFET203及びNMOSFET204のゲートが互い接続されて入力端子202を構成し、PMOSFET203及びNMOSFET204のドレインが互いに接続されて出力端子205を構成し、該出力端子205がPMOSFET201のゲートに接続されたインバータ206と、インバータ206の入力端子202にカソードが接続され、ノードENにアノードが接続されたダイオード207とを有する。インバータ206の入力端子202はノードTN1に接続されている。
【0055】
このような内部回路(被シミュレート回路)NCの一部を成す回路部分NCaを、図22に示す等価回路に置き換える。この等価回路は1個のPMOSFET301と1個の抵抗302と1個のコンデンサ303とから成るものである。抵抗302とコンデンサ303は直列に接続され、抵抗302の第1の端部が電源線LSに接続され、抵抗302の第2の端部がコンデンサ303の第1の電極に接続され、コンデンサ303の第2の電極がノードENに接続されている。抵抗302とコンデンサ303の接続ノード304がPMOSFET301のゲートに接続され、PMOSFET301のソース及びドレインはそれぞれ電源線LS及びノードENに接続されている。
【0056】
図22の等価回路における抵抗302とコンデンサ303の値R1、C1を以下のようにして求める。即ち、等価回路のPMOSFET301を内部回路のPMOSFET201と同じ特性を有するものとし、等価回路のPMOSFET301のソースにサージ電圧が印加されたときにPMOSFET301に流れる電流、抵抗302に流れる電流、PMOSFET301のゲートに印加される電圧、抵抗302の第1の端部(電源線LSに接続されている端部)の電圧のそれぞれの値及び変化の仕方が、上記回路部分NCa内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように抵抗302及びコンデンサ303の値を定める。
【0057】
より具体的に言うと、PMOSFET301に流れる電流、抵抗302に流れる電流、PMOSFET301のゲートに印加される電圧、抵抗302の第1の端部の電圧の値及び変化の仕方が、内部回路のPMOSFET201に流れる電流、インバータ206に流れる電流、PMOSFET201のゲートに印加される電圧、インバータ206のPMOSFET203のソースに印加される電圧のそれぞれの値及び変化の仕方と略同じになるように、抵抗302及びコンデンサ303の値R1,C1を定める。
【0058】
図23〜図27は、図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合の各部の電流及び電圧の時間経過に伴う変化を示す。図23は図21に示す電源線LSからPMOSFET201及びインバータ206に流れる総電流Itaを示す。図24はPMOSFET201に流れる電流I1aを示す。図25はインバータ206のPMOSFET203に流れる電流I2aを示す。図26はPMOSFET201のゲート電圧Vgaを示す。図27はPMOSFET203のソース電圧Vsaを示す。
【0059】
図28乃至図37は、図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の各部の電流及び電圧の時間経過に伴う変化を示す。
そのうち、図28〜図32は、抵抗302の値R1への依存性を示し、図33〜図37はコンデンサ303の値C1への依存性を示す。図28及び図33は図22に示す電源線LSからPMOSFET301及び抵抗302に流れる総電流Itbを示す。図29及び図34はPMOSFET301に流れる電流I1bを示す。図30及び図35は抵抗302に流れる電流I2bを示す。図31及び図36はPMOSFET301のゲート電圧Vgbを示す。図32及び図37は抵抗302の第1の端部の電位Vsbを示す。
【0060】
図31から、PMOSFET301のゲート電圧Vgbは抵抗302の抵抗値R1に依存することが分る。一方、また図35から、抵抗302に流れる電流I2bはコンデンサ303の容量値C1に依存し、またPMOSFET301のゲート電圧Vgbもコンデンサ303の容量値C1に依存することが分る。そこで、図31に示すPMOSFET301のゲート電圧Vgbの値及び変化の仕方が図26のPMOSFET201のゲート電圧Vgaの値及び変化の仕方に最も近くなるように、かつ図35に示す電流I2bの値及び変化の仕方が図25に示す電流I2aの値及び変化の仕方に最も近くなるように抵抗302の値R1及びコンデンサ303の値C1を定める。
【0061】
等価回路の抵抗302及びコンデンサ303の抵抗値R1及び容量値C1を以上のようにして定める。
【0062】
内部回路の他の部分(例えばNMOSFET202とその入力側に接続された回路素子とを含む回路部分)についても同様にして等価回路の抵抗及びコンデンサの値を定める。
NMOSFET202とその入力側に接続された回路素子とを含む回路部分NCbの一例を図38に示す。この回路部分NCbは、ノードENにドレインが接続され、グランド線LGにソースが接続されたNMOSFET202のほか、PMOSFET403とNMOSFET404とを有し、PMOSFET403及びNMOSFET404のゲートが互い接続されて入力端子402を構成し、PMOSFET403及びNMOSFET404のドレインが互いに接続されて出力端子405を構成し、該出力端子405がPMOSFET202のゲートに接続されたインバータ406と、インバータ406の入力端子402にカソードが接続され、グランド線LGにアノードが接続されたダイオード407とを有する。インバータ406の入力端子402はノードTN2に接続されている。
【0063】
このような内部回路(被シミュレート回路)NCの一部を成す回路部分NCbを、図39に示す等価回路に置き換える。この等価回路は1個のNMOSFET501と1個の抵抗502と1個のコンデンサ503とから成るものである。抵抗502とコンデンサ503は直列に接続され、抵抗502の第1の端部がノードENに接続され、抵抗502の第2の端部がコンデンサ503の第1の電極に接続され、コンデンサ503の第2の電極がグランド線LGに接続されている。抵抗502とコンデンサ503の接続ノード504がNMOSFET501のゲートに接続され、NMOSFET501のドレイン及びソースはそれぞれノードEN及びグランド線LGに接続されている。
【0064】
図39の等価回路における抵抗502とコンデンサ503の値を以下のようにして求める。即ち、等価回路のNMOSFET501を内部回路のNMOSFET202と同じ特性を有するものとし、等価回路のNMOSFET501のドレインにサージ電圧が印加されたときにNMOSFET501に流れる電流、抵抗502に流れる電流、NMOSFET501のゲートに印加される電圧、抵抗502の第1の端部(ノードENに接続されている端部)の電圧のそれぞれの値及び変化の仕方が、回路部分NCb内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように抵抗502及びコンデンサ503の値を定める。
【0065】
より具体的に言うと、NMOSFET501に流れる電流、抵抗502に流れる電流、NMOSFET501のゲートに印加される電圧、抵抗502の第1の端部の電圧の値及び変化の仕方が、内部回路のNMOSFET202に流れる電流、インバータ406に流れる電流、NMOSFET202のゲートに印加される電圧、インバータ406のPMOSFET403のソースに印加される電圧のそれぞれの値及び変化の仕方と略同じになるように、抵抗502及びコンデンサ503の値を定める。
【0066】
内部回路のPMOSFETとその入力側に接続された回路素子とを含む回路部分(NCa)の場合と、NMOSFETとその入力側に接続された回路素子とを含む回路部分(NCb)の場合の双方を含むように本実施の形態のシミュレーション方法を一般化して言えば以下の通りとなる。すなわち、本実施の形態では、内部回路(すなわち被シミュレート回路)のうち、第1のノード(電源線LS又は外部接続用ノードEN(例えば抵抗Rpolyを介してパッドPDに接続されている))に第1の主電極(ソース又はドレイン)が接続され、第2のノード(ノードENまたはグランド線LG)に第2の主電極(ドレインまたはソース)が接続された第1のMOSFET(PMOSFETまたはNMOSFET)と、その入力側に接続された回路からなる部分を、第2のMOSFET(PMOSFETまたはNMOSFET)と、その第1の端部が上記第2のMOSFETの第1の主電極(ソース又はドレイン)に接続され、第2の端部が上記第2のMOSFETの制御電極(ゲート電極)に接続された抵抗と、第1の電極が上記第2のMOSFETの制御電極に接続され、第2の電極が上記第2のMOSFETの第2の主電極(ドレイン又はソース)に接続されたコンデンサとからなる等価回路に置き換え、第2のMOSFETの上記第1の電極にサージ電圧が印加されたときの上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行う。
上記被シミュレート回路の上記回路部分(NCa又はNCb)が、PMOSFETとNMOSFETとを有し、上記PMOSFET及びNMOSFETのゲートが互いに接続されて入力端子を構成し、上記PMPSFET及びNMOSFETのドレインが互いに接続されて出力端子を構成するインバータを含むものである場合、上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記第1のMOSFETに流れる電流、上記インバータに流れる電流、上記第1のMOSFETの制御電極に印加される電圧、上記インバータの上記PMOSFETのソースに印加される電圧の値及び変化の仕方と略同じになるように、上記抵抗及びコンデンサの値を定める。
【0067】
入力側の回路素子が接続されたMOSFETの主電極が電源
線、グランド線、外部接続用ノード以外のノードに接続されている場合にも同様の等価回路を用いてシミュレーションを行うことができる。
【0068】
本実施の形態では、上記のように、内部回路の各部分をすべて図22や図39に示すのと同様の回路構成を有する(但し、抵抗、コンデンサの値は異なる)等価回路に置き換え、その上でESD保護回路を備えた集積回路全体(図1に示す回路の全体)のシミュレーションを行う。
【0069】
このように図22や図39に示すような簡単な構成の等価回路に置き換えた上でシミュレーションを行なうことにより、シミュレーションに要する時間を短縮することができる。
【図面の簡単な説明】
【0070】
【図1】ESD保護回路を備えた半導体集積回路の一例を示す概略図である。
【図2】パッド保護回路HCの一例を示す回路図である。
【図3】パッド保護回路HCの他の例を示す回路図である。
【図4】パワークランプ回路PCの一例を示す回路図である。
【図5】パワークランプ回路PCの他の例を示す回路図である。
【図6】実施の形態1のESD保護回路の構成を決定する方法を示す流れ図である。
【図7】実施の形態1のESD保護回路の構成を決定する方法で用いられる装置の構成を示すブロック図である。
【図8】MOSFETのブレークダウン特性を示す図である。
【図9】200mAのドレイン電流が流れたときの、フォトエミッション解析結果の一例を示す図である。
【図10】ブレークダウン領域におけるインパクトイオン化密度を求めた結果を示す図である。
【図11】ホールディング領域におけるインパクトイオン化密度を求めた結果を示す図である。
【図12】ブレークダウン領域におけるホール電流密度を求めた結果を示す図である。
【図13】ホールディング領域におけるホール電流密度を求めた結果を示す図である。
【図14】パッド保護回路HCとパワークランプ回路PCを一つずつと、内部回路NCを一つとを含む回路を示す回路図である。
【図15】配線抵抗Rwとブレークダウン特性との関係(ブレークダウン特性の配線抵抗への依存性)を示す図である。
【図16】ブレークダウン電圧Vt1とMOSFETQtのゲート幅Wgとの関係を示す図である。
【図17】図14の回路にサージが印加されたときの電流の経路Pa、Pbを示す回路図である。
【図18】HBM+2000V(+2000Vに帯電した人体がパッドに触れた場合を想定したシミュレーション用モデル)がパッドPDに印加された場合の経路Paの電流の時間の経過に伴う変化と、配線抵抗Rwとの関係を示す図である。
【図19】HBM+2000V(+2000Vに帯電した人体がパッドに触れた場合を想定したシミュレーション用モデル)がパッドPDに印加された場合の経路Pbの電流の時間の経過に伴う変化と、配線抵抗Rwとの関係を示す図である。
【図20】図17の経路Paの電流と、HBMパルスの電圧値との関係(依存性)を示す図である。
【図21】図14に示す内部回路NCに含まれるPMOSFET201とその入力側の回路素子とを含む回路部分NCaの一例をより詳細に示す回路図である。
【図22】実施の形態2において、図21の回路のシミュレーションに用いられる等価回路を示す回路図である。
【図23】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合の総電流の時間経過に伴う変化を示す。
【図24】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET201に流れる電流の時間経過に伴う変化を示す。
【図25】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET203に流れる電流の時間経過に伴う変化を示す。
【図26】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET201のゲート電圧の時間経過に伴う変化を示す。
【図27】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET203のソース電圧の時間経過に伴う変化を示す。
【図28】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の総電流の時間経過に伴う変化を示す。
【図29】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET301に流れる電流の時間経過に伴う変化を示す。
【図30】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の抵抗302に流れる電流の時間経過に伴う変化を示す。
【図31】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET301のゲート電圧の時間経過に伴う変化を示す。
【図32】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の抵抗302の第1の端部の電圧の時間経過に伴う変化を示す。
【図33】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の総電流の時間経過に伴う変化を示す。
【図34】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET301に流れる電流の時間経過に伴う変化を示す。
【図35】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の抵抗302に流れる電流の時間経過に伴う変化を示す。
【図36】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET301のゲート電圧の時間経過に伴う変化を示す。
【図37】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の抵抗302の第1の端部の電圧の時間経過に伴う変化を示す。
【図38】図14に示す内部回路NCに含まれるNMOSFET202とその入力側の回路素子とを含む回路部分NCbの一例をより詳細に示す回路図である。
【図39】実施の形態2において、図38の回路のシミュレーションに用いられる等価回路を示す回路図である。
【符号の説明】
【0071】
S1 キャリブレーションステップ、 S2 物理解析ステップ、 S3 回路構成仮決定ステップ、 S4 キーパラメータ抽出ステップ、 S5 パラメータ値最適化ステップ、 S6 評価ステップ、 S7 回路構成変更ステップ、 S8 回路構成及びパラメータ最終決定ステップ、 HC パッド保護回路、 NC 内部回路、 PC パワークランプ回路、 PD パッド、 RS 配線抵抗。
【技術分野】
【0001】
本発明は、ESD保護回路の構成を決定する方法に関し、特に半導体メモリ素子、半導体論理回路素子などをESD(静電放電)から保護するためのESD保護回路、特にその回路構成及び回路素子のパラメータの決定方法に関する。本発明はまた、ESD保護回路の構成の決定において用いられるシミュレーション方法に関する。
【背景技術】
【0002】
半導体装置において、半導体メモリ素子、半導体論理回路素子などをESD(静電放電)から保護するための静電放電(ESD)から保護するためのESD保護回路を設けることが多くなっている。ESD保護のために用いられる回路の一例が下記の非特許文献1に示されている。
【0003】
ESD保護回路の構成の決定に当たっては、シミュレーションによって耐性を評価し、評価結果に基づいて、ESD保護回路の構成を変更し、変更された構成の回路につき再度シミュレーションを行うと言った処理が繰り返される。シミュレーションを行うことにより、装置の試作の回数を減らし、開発開始から製品の完成までの時間を短縮することができる。
【0004】
従来のシミュレーション方法の一例が下記の特許文献1に記載されている。特許文献1に記載されたシミュレーション方法においては、MOSFETによって構成される静電放電保護素子を、ゲート電圧を入力するゲート端子と、バイポーラトランジスタを用いて、3つの電流源でインパクトイオン化を表現した等価回路において、ゲート依存性を考慮したスナップバック特性を回路シミュレーションしている。
【0005】
【非特許文献1】M.P.J.Mergens, C.C.Russ, K.G.Verhaege, J.Armer, P.C.Jozwiak, R.Mohn, “High Holding Current SCRs (HHI−SCR) for Power ESD Protection and Latch−up Immune IC Operation,” EOS/ESD Symp., 1A.3, 2002.
【特許文献1】特開2004−79952号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかるに高精度にシミュレーションを行うには、多くのパラメータを用いる必要があり、シミュレーション自体に時間が掛かり、従って、ESD回路の構成の決定までに時間が掛かるという問題があった。一方、パラメータを少なくしてシミュレーションを行うと、精度が低く、シミュレーション欠陥の評価、回路構成の変更、それに続く再度のシミュレーションの繰り返し回数が多くなり、やはりESD回路の構成の決定までに時間が掛かるという問題があった。
【0007】
そこで本発明の目的は、ESD回路の構成の決定に要する時間を短縮することにある。
【課題を解決するための手段】
【0008】
本発明は、
ESD保護回路で用いられる素子の物理解析を行なって、上記素子のパラメータの中でESD保護特性に比較的大きな影響を与えるものをキーパラメータとして抽出し、
上記キーパラメータを用いてESD保護回路のデバイス・回路混合シミュレーションを行なって、キーパラメータの最適化を行う
ことを特徴とするESD保護回路の構成を決定する方法を提供する。
本発明はまた、
MOSFETが多段に接続された被シミュレート回路のシミュレーション方法において、
上記被シミュレート回路のうち、第1のノードに第1の主電極が接続され、第2のノードに第2の主電極が接続された第1のMOSFETと、その入力側に接続された回路素子とを含む回路部分を、第2のMOSFETと、その第1の端部が上記第2のMOSFETの第1の主電極に接続され、第2の端部が上記第2のMOSFETの制御電極に接続された抵抗と、第1の電極が上記第2のMOSFETの制御電極に接続され、第2の電極が上記第2のMOSFETの第2の主電極に接続されたコンデンサとからなる等価回路に置き換え、
上記第2のMOSFETの上記第1の電極にサージ電圧が印加されたときの上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、
このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行うことを特徴とするシミュレーション方法を提供する。
【発明の効果】
【0009】
この発明によれば、半導体装置の開発から製品完成までの時間を短縮することができる。
また、シミュレーションに要する時間を短縮することができる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明の実施の形態を説明する。
実施の形態1.
図1は、ESD保護回路を備えた半導体集積回路の一例を示す。
図示のように、この半導体集積回路は、外部との接続用の複数個の信号用パッドPD1〜PDmと、電源線パッドVssと、グランド線パッドVddと、それぞれ電源線パッドVdd及びグランドパッドにVssに接続された電源線LS及びグランド線LGと、信号用パッドPD1〜PDm、電源線LS及びグランド線LGに接続された複数の被保護回路(内部回路)NC1〜NCmと、パッド保護回路PH1〜PHmと、パワークランプ回路PC1及びPC2とを有する。
【0011】
電源線LS及びグランド線LGには、配線抵抗RS1〜RSn及びRG1〜RGn(集中定数として示されている)を有する。
パッド保護回路PH1〜PHmとパワークランプ回路PC1及びPC2とで保護回路が構成されている。また、配線抵抗RS1〜RSn、RG1〜RGnも保護回路の一部とみなす場合もある。
【0012】
図示の例では、それぞれパッドPD1〜PDmに接続された複数の内部回路NC1〜NCnの各々に対して、パッド保護回路HC1〜HCmが設けられ、これらの複数の内部回路NC1〜NCmに共通の電源線LS及びグランド線LG相互間に2つのパワークランプ回路PC1、PC2が設けられている。
【0013】
パワークランプ回路PC1、PC2は、電源線LS及びグランド線LG相互間の電位差を抑制するものであり、図示のように、2個には限定されず、1個でも良い。いずれにせよ、各パワークランプ回路PC1、PC2は、複数の内部回路NC1〜NCmに対して共通に設け得るものであり、内部回路NC1〜NCmの数とパワークランプ回路PC1、PC2の数は同じでなくても良い。
【0014】
なお、以下の説明で、複数個のパッドPD1〜PDmのうちのいずれか一つについて説明する場合であって、他のパッドにも当てはまるときは、符号PDを用いる。
他の構成要素、即ち、パッド保護回路HC1〜HCm、内部回路NC1〜NCm、パワークランプ回路PC1、PC2、配線抵抗RS1〜RSn、RG1〜RGnについても同様である。
【0015】
パッド保護回路HCの一例が図2に示されている。このパッド保護回路HCは、上側のパッド保護回路HUと、下側のパッド保護回路HDとを有し、上側のパッド保護回路HUは対応するパッドPD(PD1〜PDnのいずれか)と電源線LSとの間に接続されたものであり、下側のパッド保護回路HDは対応するパッドPDとグランド線LGとの間に接続されたものである。そして、上側のパッド保護回路HUがダイオードDUで構成され、下側のパッド保護回路HDがダイオードDDで構成されている。ダイオードDDはアノードがパッドPDに接続され、カソードが電源線LSに接続されている。ダイオードDDはカソードがパッドPDに接続され、アノードがグランド線LGに接続されている。
【0016】
このパッド保護回路においては、パッドPDに電源線LSの電位よりも高い電圧が印加されると、上側のダイオードDUが順方向にバイアスされて電流が流れてパッドPDの電位を電源線LSの電位に順方向降下を加えた値以下に保ち、パッドPDにグランド線LGの電位よりも低い電圧が印加されると、下側のダイオードDDが順方向にバイアスされて電流が流れてパッドPDの電位をグランド線LGの電位に順方向降下を加えた値以上に保つ。
【0017】
図2の例のようにパッド保護回路HCが上側のパッド保護回路HUと下側のパッド保護回路HDとを有する場合、パッドPDにサージ電圧が印加されると、そのパッドPDに接続されたパッド保護回路HCの上側又は下側のパッド保護回路HU、HDを通って電源線LS又はグランド線LGに抜けるか、或いは、上側のパッド保護回路HUを通り、電源線LSを通り、パワークランプ回路PC1又はPC2を通って、グランド線LGに至るか、逆に下側のパッド保護回路HDを通り、グランド線LGを通り、パワークランプ回路PC1又はPC2を通って、電源線LSに至ると言った経路で流れる。
【0018】
パッド保護回路の他の例が図3に示されている。このパッド保護回路HCは、パッドPDとグランド線LGの間に逆直列接続された一対のツェナ−ダイオードZD1、ZD2を接続したものであり、高電圧が印加されると、一方のツェナ−ダイオードが順方向にバイアスされ、他方のツェナ−ダイオードのツェナ−電圧以上になると、この直列回路に電流が流れ、パッドPDの電位を所定の範囲内に抑制する。
【0019】
パワークランプ回路PCの一つの例が図4に示されている。図示の回路においては、エミッタがグランド線LGに接続され、ベースが抵抗Rspiを介してグランド線LGに接続されたNPNトランジスタQnと、コレクタ及びベースがそれぞれトランジスタQnのベース及びコレクタに接続されたPNPトランジスタランジスタQpとでSCRが構成され、トランジスタQpのエミッタは互いに直列接続された複数のダイオードSDを介して電源線LSに接続されている。一方、ドレインが電源線LSに接続され、ゲートとソースが互いに接続されたNMOSFETQtと、NMOSFETQtのソースに一方の端部が接続され他方の端部がグランド線LGに接続された抵抗RSpeとを有する。通常はNMOSFETQtがオフしているが、電源線LSに高電圧が印加されるとNMOSFETQtが導通し、これによりSCRがターンオンされる。
【0020】
パワークランプ回路PCの他の例が図5に示されている。図5に示される回路は図4に示される回路と同様であるが、トランジスタQpのエミッタが直接電源線LSに接続され、ベースが抵抗Rsnを介して電源線LSに接続されている点で異なる。
図4の回路と同様、高電圧によってNMOSFETQtが導通すると、SCRがターンオンされる。
図4及び図5に示される回路については、上記した非特許文献1に記載されている。
【0021】
図6は、本発明の実施の形態1の、ESD保護回路の構成を決定する方法を示す流れ図である。図示のESD保護回路の構成決定方法は、キャリブレーションステップS1と、物理解析ステップS2と、回路構成仮決定ステップS3と、キーパラメータ抽出ステップS4と、パラメータ値最適化ステップS5と、評価ステップS6と、回路構成変更ステップS7と、回路構成及びパラメータ最終決定ステップS8とを含む。
【0022】
図7は、本実施の形態のESD保護回路の構成を決定する方法で用いられる装置の構成を示す。この装置は、ESD保護回路で用いられる素子のパラメータを記憶したパラメータ記憶装置101と、ESD保護回路で用いられる素子の物理解析を行う物理解析部102と、集積回路のレイアウトを記憶したレイアウト記憶装置103と、パラメータ記憶装置101から得られるデータと、物理解析部102から得られるデータと、レイアウト記憶装置103から得られるデータとに基づいて、キーパラメータを抽出するキーパラメータ抽出装置104と、シミュレーションモデルのパラメータの合わせこみを行うキャリブレーション装置105と、ESD保護回路の回路構成を仮決定したり変更したりする回路構成決定装置106と、キャリブレーション装置105から得られるデータと、回路構成決定装置106から得られるデータとに基づいてデバイス・回路混合モードのシミュレーションを行なってキーパラメータの最適化を行なう最適化装置107と、最適化の結果得られるパラメータを有するESD保護回路の特性を評価し、該特性が満足できるものであるかどうかの判定を行なう評価装置108とを有する。これらのうち、キーパラメータ抽出装置104、キャリブレーション装置105、回路構成決定装置106、最適化装置107、及び評価装置108はプログラムされたコンピュータで構成することができる。パラメータ記憶装置101及びレイアウト記憶装置103は、コンピュータでデータの読取が可能な記憶装置で構成することができる。物理解析部102の一部は、コンピュータとの間でデータの授受が可能な1又は2以上の測定装置と、シミュレーションを行うプログラムされたコンピュータによって構成することができる。
【0023】
図6のキャリブレーションステップS1では、ESD保護回路で用いられる素子の各々のモデルパラメータの合わせ込みを行う。この場合、例えばシミュレーションモデルの要素毎のパラメータを独立に設定する。本実施の形態では、後述の最適化ステップS5においてデバイス・回路混合モード(mixed mode)のシミュレーションを行うこととしており、したがって、ステップS1におけるシミュレーションモデルもそのような混合モードのシミュレーションのためのモデルである。
【0024】
物理解析ステップS2では、ESD保護回路及び内部回路で用いられる素子、特にMOSFET、ダイオード、配線抵抗などの各々について、実測データを基にして、物理解析を行う。ここで言う物理解析には、MOSFETのブレークダウン特性の測定、フォトエミッション解析、インパクトイオン化測定、ホール電流密度分布の測定(PMOSFETの場合)、電子電流密度の測定(NMOSFETの場合)が含まれる。
【0025】
このような物理解析によって、どのパラメータがESD保護特性に比較的大きな影響を与えるかを調べる。
【0026】
MOSFETのブレークダウン特性は、図8に示すように、ゲート電圧及びソース電圧を0Vに固定し、ドレイン電圧Vdを0Vから上昇させていったときのドレイン電流Idの変化を示すものである。図8には、実測データとシミュレーションによるデータがともに示されている。E50,E100,E200は、それぞれ、チャンネル幅が50μm、100μm、200μmの場合の実測データであり、曲線S12.5、S20、S25は、それぞれチャンネル幅が12.5μm、20μm、25μmの場合のシミュレーションデータである。
【0027】
図示のように、ドレイン電圧Vdの上昇に伴い領域(ブレークダウン領域)Raでアバランシェ降伏が起こり、アバランシュ降伏後に領域(ホールディング領域)Rbで、より低い電圧(ホールディング電圧乃至スナップバック電圧と呼ばれる)において電流が増加し、電流が略一定となる。領域Rbよりもさらに電流が増大すると、熱暴走により素子が破壊される。MOSFETのこのようなブレークダウン特性を利用することにより、MOSFETに大きな電流を流して内部回路を保護している。
【0028】
図示の例から、ブレークダウンが起きるときの電流(ブレークダウン電流)は、ゲート幅に依存するものの、ゲート幅が2倍、4倍になっても(「w=50,100,200」の例が示されている)、ブレークダウン電流が2倍になるわけではなく、増加の割合がより小さいことが分る。
【0029】
フォトエミッション解析は、フォトエミッション顕微鏡を用いて行われるものであり、欠陥部位が放射する光を検出して、放射光の画像をCCDカメラなどで形成し、半導体装置の構造を表わす図に重ね合わせて表示するものであり、これにより欠陥部位の位置を正確に特定することができる。
【0030】
図9は、200mAのドレイン電流が流れたときの、フォトエミッション解析結果の一例を示している。同図において、SR,DR,GEはそれぞれソース領域、ドレイン領域、ゲート電極を示しており、また、領域PEはフォトエミッションが起きた個所を示し、領域PEのうち、領域P1はフォトエミッションの密度が最も高い個所を示し、領域PE2はフォトエミッションの密度がそれよりも低い個所を示す。
フォトエミッション解析から、ブレークダウン後の熱により、破壊された個所がドレイン領域内の一点に集中していることが分る。
【0031】
インパクトイオン化は、ソース・ドレイン間の電子が電界により加速されて結晶格子を組んでいるシリコン(Si)原子のボンド(結合子)に衝突して起こす電離(これによってアバランシェが引起こされる)を意味する。インパクトイオン化の密度を検出することにより、電界の高い部分を検出することができる。インパクトイオン化密度は、基板電流を測定し、その測定結果とブレークダウン特性とに基いてシミュレーションにより求めることができる。
【0032】
図10及び図11は、インパクトイオン化密度を求めた結果を示す。同図において、横軸は、ゲート電極GEの一部からドレイン電極DEの一部までのゲートの長さ方向位置(相対位置)を示し、縦軸は、深さ方向の寸法を示す。PSはp型基板を示し、NWはn型ウエルを示す。MNは、インパクトイオン化の密度が高い個所を示す。図10は、図8の領域Raにおけるインパクトイオン化密度を示し、図11は、図8の領域Rbにおけるインパクトイオン化密度を示す。
【0033】
領域Raでは、インパクトイオン化の密度が高い部分がドレイン領域(不純物領域)DRとチャンネルCHの境界部分にあり、領域Rbでは、インパクトイオン化がドレイン電極DEに近い部分(チャンネルCHから離れた部分)で集中的に起こっていることが分る。
【0034】
ホール電流密度は、半導体素子中のホール電流の密度であり、基板電流を測定し、その測定結果とブレークダウン特性とに基いてシミュレーションにより求めることができる。
【0035】
図12及び図13は、ホール電流密度を求めた結果を示す。同図において、横軸は、ゲート電極GEの一部からドレイン電極DEの一部までのゲートの長さ方向位置(相対位置)を示し、縦軸は、深さ方向の寸法を示す。PSはp型基板を示し、NWはn型ウエルを示す。領域CDはホール電流密度の高い個所を示し、領域CDのうち、符号CD1で示す部分が最も高く、符号CD2で示す部分、符号CD3で示す部分の順に密度が低くなる。図12は、図8の領域Raにおけるホール電流密度を示し、図13は、図8の領域Rbにおけるホール電流密度を示す。
【0036】
領域Raでは、素子のホール電流が表面付近に集中しているのに対し、領域Rbでは、深さ方向に拡散していることが分る。このことから、領域Rbにおいては、ドレイン電流のゲート幅への依存性が低くなることが分る。
【0037】
図6に戻り、回路構成仮決定ステップS3では、上記のような物理解析結果に基いて、さらに集積回路のレイアウトや半導体装置の製造プロセス上の条件乃至制約などを考慮に入れて、ESD保護回路の回路構成を仮決定する。例えば、パッド保護回路HCとして図2に示す回路を用い、パワークランプ回路PCとして図4に示す回路を用いることに仮決定する。
【0038】
このようにて選択されたパッド保護回路HCとパワークランプ回路PCを一つずつと、内部回路NCを一つとを含む回路を図14に示す。図14にはさらに、内部回路NCの一例として外部接続用ノードENと電源線LSとの間に接続されたPMOSFET201と、ノードENとグランド線LGとの間に接続されたNMOSFET202と、ノードENとパッドPDとの間に挿入された内部保護抵抗Rpolyが示されている。
【0039】
レイアウト上の条件乃至制約としては、配線長には余裕があるかどうかなどがあり、プロセス上の条件乃至制約としては、例えば不純物濃度は固定されているかどうかなどがある。
【0040】
パラメータ抽出ステップS4では、ステップS2における物理解析の結果に基いて、ステップS3で仮決定された回路を構成する素子のパラメータのうちの、キーパラメータを抽出する。ここで、キーパラメータとは、物理解析において、素子のESD保護動作に関係する特性、例えばESD耐性に比較的大きな影響を与えると判断されたパラメータを言う。例えば図14に示す回路において、パワークランプ回路PCで用いられるMOSFETQtの寸法、例えばゲート幅、電源線LSの配線抵抗RS、グランド線LGの配線抵抗RGの値、パッド保護回路HCのダイオードDU、DDのチャンネル幅をキーパラメータとして抽出する。電源線LSの配線抵抗RSとグランド線LGの配線抵抗RGは互いに略等しいものとし、これをRwで表す(RS=RG=Rw)。
【0041】
図15には、配線抵抗Rwとブレークダウン特性との関係(ブレークダウン特性の配線抵抗への依存性)が示されている。同図において、曲線R0,R5,R10、R15,R20、R25,R30はそれぞれ、配線抵抗Rwが0Ω、5Ω、10Ω、15Ω、20Ω、25Ω、30Ωの場合を示す。
【0042】
図16には、ブレークダウン電圧Vt1とMOSFETQtのゲート幅Wgとの関係が示されている。同図において、曲線Eは実測により得られたデータを示し、曲線Sはシミュレーションにより得られたデータを示す。
【0043】
図15及び図16から、配線抵抗Rwがブレークダウン特性に大きな影響を与え、ゲート幅Wgがブレークダウン電圧Vt1に大きな影響を与えるものであり、従って、配線抵抗Rw及びゲート幅Wgをキーパラメータとして抽出することが妥当であることが分かる。
【0044】
このように、パラメータのうちの一部のみをキーパラメータとして抽出乃至選択することで後述の最適化ステップS5におけるシミュレーションを容易にすることができる。
【0045】
最適化ステップS5では、キーパラメータのみを用いて保護回路のデバイス・回路混合モードのシミュレーションを行い、パラメータの値の最適化を行う。このシミュレーションは、集積回路全体(図1に示す回路の全体)を対象として行う。
【0046】
シミュレーションは、人体帯電モデル(HBM)、機械モデル(MM)などを用いて行われ、パラメータの値を変化させ、最も良好な結果を生じる値をパラメータの最適値と定める。ここで最も良好な結果とは、サージ電流が流れたときに保護回路を構成するすべての素子が破壊に至らないように負担が適切に分散され、かつ素子の寸法がレイアウト上の制約を満たすことを意味する。破壊電流が分らない場合には、プロセス変更前の素子構造で計算したシミュレーションを基準にしてそれより電流が大きくなれば素子の耐性が低くなると判断する。
【0047】
図17は図14と同じ回路を示すがサージが印加されたときの電流の経路Pa、Pbを示している。なお、図17にはパワークランプ回路PCの内部構成の図示が省略されている。図17に示される経路Pa、経路Pbに流れる電流をシミュレーションによって求める。図18及び図19は、それぞれHBM+2000V(+2000Vに帯電した人体がパッドに触れた場合を想定したシミュレーション用モデル)がパッドPDに印加された場合の経路Pa及び経路Pbの電流の時間の経過に伴う変化と、配線抵抗Rwとの関係を示す。図18において、曲線R5、R10、R15、R20、R25、R30はそれぞれ配線抵抗Rwが5Ω、10Ω、15Ω、20Ω、25Ω、30Ωの場合を示す。
【0048】
図20は、経路Paの電流と、HBMパルスの電圧値との関係(依存性)を示す。図20において、曲線V2000,V2500、V3000、V3500、V4000、V4500は、それぞれHBMパルスの電圧値が2000V、2500V、3000V、3500V、4000V、4500Vの場合を示す。
【0049】
最適化においては、シミュレーションによって得られる、図18、図19を参照して説明したようなパラメータ(一例として配線抵抗)と各部の電流の関係、HBMパルスの電圧値と各部の電流の変化などを総合し、総合的な最も良好な結果が得られるパラメータを求める。
【0050】
図6に戻り、評価ステップS6では、各素子が上記ステップS5で最適化されたパラメータを持ち、上記ステップS3で仮決定された回路構成を持つ回路についてのシミュレーションの結果(シミュレーションによって求められた特性)を評価する。
評価の結果、満足できると判断されるときは、上記の仮決定された回路構成及び最適化されたパラメータの回路素子を採用する。即ち、仮決定された回路構成をESD保護回路の回路構成として最終決定する。
【0051】
評価の結果、満足できないものであると判断されるときは、ステップS7で、回路構成を変更する。例えば図2のパッド保護回路の代わりに図3のパッド保護回路を用いるとか、図4のパワークランプ回路の代わりに図5のパワークランプ回路を用いることとする。そして、変更した回路構成を用いるものとして、ステップS4〜S6の処理を繰り返す。
【0052】
以上のようにしてESD保護回路の構成の決定を行うことにより、ESD回路の構成の決定に要する時間を短縮し、試作回数を抑制し、半導体装置の開発から製品完成までの時間を短縮することができる。
【0053】
実施の形態2.
実施の形態2は実施の形態1の最適化ステップS5で用いることができるシミュレーションの具体的な方法に関する。このシミュレーションにおいては、内部回路NCの全部又は一部を簡略した等価回路に置き換えて計算を行う。
【0054】
例えば図14に示す内部回路NCに含まれるPMOSFET201とその入力側に接続された回路素子とを含む回路部分NCaは例えば図21に示すように多段に構成されている。図示の回路部分NCaは、電源線LSにソースが接続され、ノードENにドレインが接続されたPMOSFET201のほか、PMOSFET203とNMOSFET204とを有し、PMOSFET203及びNMOSFET204のゲートが互い接続されて入力端子202を構成し、PMOSFET203及びNMOSFET204のドレインが互いに接続されて出力端子205を構成し、該出力端子205がPMOSFET201のゲートに接続されたインバータ206と、インバータ206の入力端子202にカソードが接続され、ノードENにアノードが接続されたダイオード207とを有する。インバータ206の入力端子202はノードTN1に接続されている。
【0055】
このような内部回路(被シミュレート回路)NCの一部を成す回路部分NCaを、図22に示す等価回路に置き換える。この等価回路は1個のPMOSFET301と1個の抵抗302と1個のコンデンサ303とから成るものである。抵抗302とコンデンサ303は直列に接続され、抵抗302の第1の端部が電源線LSに接続され、抵抗302の第2の端部がコンデンサ303の第1の電極に接続され、コンデンサ303の第2の電極がノードENに接続されている。抵抗302とコンデンサ303の接続ノード304がPMOSFET301のゲートに接続され、PMOSFET301のソース及びドレインはそれぞれ電源線LS及びノードENに接続されている。
【0056】
図22の等価回路における抵抗302とコンデンサ303の値R1、C1を以下のようにして求める。即ち、等価回路のPMOSFET301を内部回路のPMOSFET201と同じ特性を有するものとし、等価回路のPMOSFET301のソースにサージ電圧が印加されたときにPMOSFET301に流れる電流、抵抗302に流れる電流、PMOSFET301のゲートに印加される電圧、抵抗302の第1の端部(電源線LSに接続されている端部)の電圧のそれぞれの値及び変化の仕方が、上記回路部分NCa内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように抵抗302及びコンデンサ303の値を定める。
【0057】
より具体的に言うと、PMOSFET301に流れる電流、抵抗302に流れる電流、PMOSFET301のゲートに印加される電圧、抵抗302の第1の端部の電圧の値及び変化の仕方が、内部回路のPMOSFET201に流れる電流、インバータ206に流れる電流、PMOSFET201のゲートに印加される電圧、インバータ206のPMOSFET203のソースに印加される電圧のそれぞれの値及び変化の仕方と略同じになるように、抵抗302及びコンデンサ303の値R1,C1を定める。
【0058】
図23〜図27は、図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合の各部の電流及び電圧の時間経過に伴う変化を示す。図23は図21に示す電源線LSからPMOSFET201及びインバータ206に流れる総電流Itaを示す。図24はPMOSFET201に流れる電流I1aを示す。図25はインバータ206のPMOSFET203に流れる電流I2aを示す。図26はPMOSFET201のゲート電圧Vgaを示す。図27はPMOSFET203のソース電圧Vsaを示す。
【0059】
図28乃至図37は、図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の各部の電流及び電圧の時間経過に伴う変化を示す。
そのうち、図28〜図32は、抵抗302の値R1への依存性を示し、図33〜図37はコンデンサ303の値C1への依存性を示す。図28及び図33は図22に示す電源線LSからPMOSFET301及び抵抗302に流れる総電流Itbを示す。図29及び図34はPMOSFET301に流れる電流I1bを示す。図30及び図35は抵抗302に流れる電流I2bを示す。図31及び図36はPMOSFET301のゲート電圧Vgbを示す。図32及び図37は抵抗302の第1の端部の電位Vsbを示す。
【0060】
図31から、PMOSFET301のゲート電圧Vgbは抵抗302の抵抗値R1に依存することが分る。一方、また図35から、抵抗302に流れる電流I2bはコンデンサ303の容量値C1に依存し、またPMOSFET301のゲート電圧Vgbもコンデンサ303の容量値C1に依存することが分る。そこで、図31に示すPMOSFET301のゲート電圧Vgbの値及び変化の仕方が図26のPMOSFET201のゲート電圧Vgaの値及び変化の仕方に最も近くなるように、かつ図35に示す電流I2bの値及び変化の仕方が図25に示す電流I2aの値及び変化の仕方に最も近くなるように抵抗302の値R1及びコンデンサ303の値C1を定める。
【0061】
等価回路の抵抗302及びコンデンサ303の抵抗値R1及び容量値C1を以上のようにして定める。
【0062】
内部回路の他の部分(例えばNMOSFET202とその入力側に接続された回路素子とを含む回路部分)についても同様にして等価回路の抵抗及びコンデンサの値を定める。
NMOSFET202とその入力側に接続された回路素子とを含む回路部分NCbの一例を図38に示す。この回路部分NCbは、ノードENにドレインが接続され、グランド線LGにソースが接続されたNMOSFET202のほか、PMOSFET403とNMOSFET404とを有し、PMOSFET403及びNMOSFET404のゲートが互い接続されて入力端子402を構成し、PMOSFET403及びNMOSFET404のドレインが互いに接続されて出力端子405を構成し、該出力端子405がPMOSFET202のゲートに接続されたインバータ406と、インバータ406の入力端子402にカソードが接続され、グランド線LGにアノードが接続されたダイオード407とを有する。インバータ406の入力端子402はノードTN2に接続されている。
【0063】
このような内部回路(被シミュレート回路)NCの一部を成す回路部分NCbを、図39に示す等価回路に置き換える。この等価回路は1個のNMOSFET501と1個の抵抗502と1個のコンデンサ503とから成るものである。抵抗502とコンデンサ503は直列に接続され、抵抗502の第1の端部がノードENに接続され、抵抗502の第2の端部がコンデンサ503の第1の電極に接続され、コンデンサ503の第2の電極がグランド線LGに接続されている。抵抗502とコンデンサ503の接続ノード504がNMOSFET501のゲートに接続され、NMOSFET501のドレイン及びソースはそれぞれノードEN及びグランド線LGに接続されている。
【0064】
図39の等価回路における抵抗502とコンデンサ503の値を以下のようにして求める。即ち、等価回路のNMOSFET501を内部回路のNMOSFET202と同じ特性を有するものとし、等価回路のNMOSFET501のドレインにサージ電圧が印加されたときにNMOSFET501に流れる電流、抵抗502に流れる電流、NMOSFET501のゲートに印加される電圧、抵抗502の第1の端部(ノードENに接続されている端部)の電圧のそれぞれの値及び変化の仕方が、回路部分NCb内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように抵抗502及びコンデンサ503の値を定める。
【0065】
より具体的に言うと、NMOSFET501に流れる電流、抵抗502に流れる電流、NMOSFET501のゲートに印加される電圧、抵抗502の第1の端部の電圧の値及び変化の仕方が、内部回路のNMOSFET202に流れる電流、インバータ406に流れる電流、NMOSFET202のゲートに印加される電圧、インバータ406のPMOSFET403のソースに印加される電圧のそれぞれの値及び変化の仕方と略同じになるように、抵抗502及びコンデンサ503の値を定める。
【0066】
内部回路のPMOSFETとその入力側に接続された回路素子とを含む回路部分(NCa)の場合と、NMOSFETとその入力側に接続された回路素子とを含む回路部分(NCb)の場合の双方を含むように本実施の形態のシミュレーション方法を一般化して言えば以下の通りとなる。すなわち、本実施の形態では、内部回路(すなわち被シミュレート回路)のうち、第1のノード(電源線LS又は外部接続用ノードEN(例えば抵抗Rpolyを介してパッドPDに接続されている))に第1の主電極(ソース又はドレイン)が接続され、第2のノード(ノードENまたはグランド線LG)に第2の主電極(ドレインまたはソース)が接続された第1のMOSFET(PMOSFETまたはNMOSFET)と、その入力側に接続された回路からなる部分を、第2のMOSFET(PMOSFETまたはNMOSFET)と、その第1の端部が上記第2のMOSFETの第1の主電極(ソース又はドレイン)に接続され、第2の端部が上記第2のMOSFETの制御電極(ゲート電極)に接続された抵抗と、第1の電極が上記第2のMOSFETの制御電極に接続され、第2の電極が上記第2のMOSFETの第2の主電極(ドレイン又はソース)に接続されたコンデンサとからなる等価回路に置き換え、第2のMOSFETの上記第1の電極にサージ電圧が印加されたときの上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行う。
上記被シミュレート回路の上記回路部分(NCa又はNCb)が、PMOSFETとNMOSFETとを有し、上記PMOSFET及びNMOSFETのゲートが互いに接続されて入力端子を構成し、上記PMPSFET及びNMOSFETのドレインが互いに接続されて出力端子を構成するインバータを含むものである場合、上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記第1のMOSFETに流れる電流、上記インバータに流れる電流、上記第1のMOSFETの制御電極に印加される電圧、上記インバータの上記PMOSFETのソースに印加される電圧の値及び変化の仕方と略同じになるように、上記抵抗及びコンデンサの値を定める。
【0067】
入力側の回路素子が接続されたMOSFETの主電極が電源
線、グランド線、外部接続用ノード以外のノードに接続されている場合にも同様の等価回路を用いてシミュレーションを行うことができる。
【0068】
本実施の形態では、上記のように、内部回路の各部分をすべて図22や図39に示すのと同様の回路構成を有する(但し、抵抗、コンデンサの値は異なる)等価回路に置き換え、その上でESD保護回路を備えた集積回路全体(図1に示す回路の全体)のシミュレーションを行う。
【0069】
このように図22や図39に示すような簡単な構成の等価回路に置き換えた上でシミュレーションを行なうことにより、シミュレーションに要する時間を短縮することができる。
【図面の簡単な説明】
【0070】
【図1】ESD保護回路を備えた半導体集積回路の一例を示す概略図である。
【図2】パッド保護回路HCの一例を示す回路図である。
【図3】パッド保護回路HCの他の例を示す回路図である。
【図4】パワークランプ回路PCの一例を示す回路図である。
【図5】パワークランプ回路PCの他の例を示す回路図である。
【図6】実施の形態1のESD保護回路の構成を決定する方法を示す流れ図である。
【図7】実施の形態1のESD保護回路の構成を決定する方法で用いられる装置の構成を示すブロック図である。
【図8】MOSFETのブレークダウン特性を示す図である。
【図9】200mAのドレイン電流が流れたときの、フォトエミッション解析結果の一例を示す図である。
【図10】ブレークダウン領域におけるインパクトイオン化密度を求めた結果を示す図である。
【図11】ホールディング領域におけるインパクトイオン化密度を求めた結果を示す図である。
【図12】ブレークダウン領域におけるホール電流密度を求めた結果を示す図である。
【図13】ホールディング領域におけるホール電流密度を求めた結果を示す図である。
【図14】パッド保護回路HCとパワークランプ回路PCを一つずつと、内部回路NCを一つとを含む回路を示す回路図である。
【図15】配線抵抗Rwとブレークダウン特性との関係(ブレークダウン特性の配線抵抗への依存性)を示す図である。
【図16】ブレークダウン電圧Vt1とMOSFETQtのゲート幅Wgとの関係を示す図である。
【図17】図14の回路にサージが印加されたときの電流の経路Pa、Pbを示す回路図である。
【図18】HBM+2000V(+2000Vに帯電した人体がパッドに触れた場合を想定したシミュレーション用モデル)がパッドPDに印加された場合の経路Paの電流の時間の経過に伴う変化と、配線抵抗Rwとの関係を示す図である。
【図19】HBM+2000V(+2000Vに帯電した人体がパッドに触れた場合を想定したシミュレーション用モデル)がパッドPDに印加された場合の経路Pbの電流の時間の経過に伴う変化と、配線抵抗Rwとの関係を示す図である。
【図20】図17の経路Paの電流と、HBMパルスの電圧値との関係(依存性)を示す図である。
【図21】図14に示す内部回路NCに含まれるPMOSFET201とその入力側の回路素子とを含む回路部分NCaの一例をより詳細に示す回路図である。
【図22】実施の形態2において、図21の回路のシミュレーションに用いられる等価回路を示す回路図である。
【図23】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合の総電流の時間経過に伴う変化を示す。
【図24】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET201に流れる電流の時間経過に伴う変化を示す。
【図25】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET203に流れる電流の時間経過に伴う変化を示す。
【図26】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET201のゲート電圧の時間経過に伴う変化を示す。
【図27】図21に示される回路部分NCaにおいて、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET203のソース電圧の時間経過に伴う変化を示す。
【図28】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の総電流の時間経過に伴う変化を示す。
【図29】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET301に流れる電流の時間経過に伴う変化を示す。
【図30】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の抵抗302に流れる電流の時間経過に伴う変化を示す。
【図31】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET301のゲート電圧の時間経過に伴う変化を示す。
【図32】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の抵抗302の第1の端部の電圧の時間経過に伴う変化を示す。
【図33】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の総電流の時間経過に伴う変化を示す。
【図34】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET301に流れる電流の時間経過に伴う変化を示す。
【図35】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の抵抗302に流れる電流の時間経過に伴う変化を示す。
【図36】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合のPMOSFET301のゲート電圧の時間経過に伴う変化を示す。
【図37】図22の等価回路において、電源線LSに負のHBMパルス(−50V)が印加された場合の抵抗302の第1の端部の電圧の時間経過に伴う変化を示す。
【図38】図14に示す内部回路NCに含まれるNMOSFET202とその入力側の回路素子とを含む回路部分NCbの一例をより詳細に示す回路図である。
【図39】実施の形態2において、図38の回路のシミュレーションに用いられる等価回路を示す回路図である。
【符号の説明】
【0071】
S1 キャリブレーションステップ、 S2 物理解析ステップ、 S3 回路構成仮決定ステップ、 S4 キーパラメータ抽出ステップ、 S5 パラメータ値最適化ステップ、 S6 評価ステップ、 S7 回路構成変更ステップ、 S8 回路構成及びパラメータ最終決定ステップ、 HC パッド保護回路、 NC 内部回路、 PC パワークランプ回路、 PD パッド、 RS 配線抵抗。
【特許請求の範囲】
【請求項1】
ESD保護回路で用いられる素子の物理解析を行なって、上記素子のパラメータの中でESD保護特性に比較的大きな影響を与えるものをキーパラメータとして抽出し、
上記キーパラメータを用いてESD保護回路のデバイス・回路混合シミュレーションを行なって、キーパラメータの最適化を行う
ことを特徴とするESD保護回路の構成を決定する方法。
【請求項2】
上記物理解析が、MOSFETのブレークダウン特性の測定、フォトエミッション解析、インパクトイオン化密度の測定、ホール電流密度の測定、及び電子電流密度の測定の少なくとも一つを含むことを特徴とする請求項1に記載のESD保護回路の構成を決定する方法。
【請求項3】
MOSFETが多段に接続された被シミュレート回路のシミュレーション方法において、
上記被シミュレート回路のうち、第1のノードに第1の主電極が接続され、第2のノードに第2の主電極が接続された第1のMOSFETと、その入力側に接続された回路素子とを含む回路部分を、第2のMOSFETと、その第1の端部が上記第2のMOSFETの第1の主電極に接続され、第2の端部が上記第2のMOSFETの制御電極に接続された抵抗と、第1の電極が上記第2のMOSFETの制御電極に接続され、第2の電極が上記第2のMOSFETの第2の主電極に接続されたコンデンサとからなる等価回路に置き換え、
上記第2のMOSFETの上記第1の電極にサージ電圧が印加されたときの上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、
このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行うことを特徴とするシミュレーション方法。
【請求項4】
上記被シミュレート回路の上記部分が、PMOSFETとNMOSFETとを有し、上記PMOSFET及びNMOSFETのゲートが互いに接続されて入力端子を構成し、上記PMOSFET及びNMOSFETのドレインが互いに接続されて出力端子を構成するインバータを含むものであり、
上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記第1のMOSFETに流れる電流、上記インバータに流れる電流、上記第1のMOSFETの制御電極に印加される電圧、上記インバータの上記PMOSFETのソースに印加される電圧の値及び変化の仕方と略同じになるように、上記抵抗及びコンデンサの値を定めることを特徴とする請求項3に記載のシミュレーション方法。
【請求項1】
ESD保護回路で用いられる素子の物理解析を行なって、上記素子のパラメータの中でESD保護特性に比較的大きな影響を与えるものをキーパラメータとして抽出し、
上記キーパラメータを用いてESD保護回路のデバイス・回路混合シミュレーションを行なって、キーパラメータの最適化を行う
ことを特徴とするESD保護回路の構成を決定する方法。
【請求項2】
上記物理解析が、MOSFETのブレークダウン特性の測定、フォトエミッション解析、インパクトイオン化密度の測定、ホール電流密度の測定、及び電子電流密度の測定の少なくとも一つを含むことを特徴とする請求項1に記載のESD保護回路の構成を決定する方法。
【請求項3】
MOSFETが多段に接続された被シミュレート回路のシミュレーション方法において、
上記被シミュレート回路のうち、第1のノードに第1の主電極が接続され、第2のノードに第2の主電極が接続された第1のMOSFETと、その入力側に接続された回路素子とを含む回路部分を、第2のMOSFETと、その第1の端部が上記第2のMOSFETの第1の主電極に接続され、第2の端部が上記第2のMOSFETの制御電極に接続された抵抗と、第1の電極が上記第2のMOSFETの制御電極に接続され、第2の電極が上記第2のMOSFETの第2の主電極に接続されたコンデンサとからなる等価回路に置き換え、
上記第2のMOSFETの上記第1の電極にサージ電圧が印加されたときの上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、
このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行うことを特徴とするシミュレーション方法。
【請求項4】
上記被シミュレート回路の上記部分が、PMOSFETとNMOSFETとを有し、上記PMOSFET及びNMOSFETのゲートが互いに接続されて入力端子を構成し、上記PMOSFET及びNMOSFETのドレインが互いに接続されて出力端子を構成するインバータを含むものであり、
上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記第1のMOSFETに流れる電流、上記インバータに流れる電流、上記第1のMOSFETの制御電極に印加される電圧、上記インバータの上記PMOSFETのソースに印加される電圧の値及び変化の仕方と略同じになるように、上記抵抗及びコンデンサの値を定めることを特徴とする請求項3に記載のシミュレーション方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図2】
【図3】
【図4】
【図5】
【図6】
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【図9】
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【図13】
【図14】
【図15】
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【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【公開番号】特開2006−156531(P2006−156531A)
【公開日】平成18年6月15日(2006.6.15)
【国際特許分類】
【出願番号】特願2004−341745(P2004−341745)
【出願日】平成16年11月26日(2004.11.26)
【出願人】(000000295)沖電気工業株式会社 (6,645)
【Fターム(参考)】
【公開日】平成18年6月15日(2006.6.15)
【国際特許分類】
【出願日】平成16年11月26日(2004.11.26)
【出願人】(000000295)沖電気工業株式会社 (6,645)
【Fターム(参考)】
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