グラフェンシートの製造方法、半導体装置の製造方法および半導体装置
【課題】結晶性、層数を制御する。
【解決手段】基板１１上に絶縁層１２を介して形成した活性層１３にフラーレン分子１４を堆積する工程と、活性層１３およびフラーレン分子１４を加熱して炭化物層１５を形成する工程と、炭化物層１５をさらに加熱する工程と、を有するグラフェンシート１６の製造方法によって、基板１１上に絶縁層１２を介して形成した活性層１３にフラーレン分子１４が堆積され、活性層１３およびフラーレン分子１４を加熱して炭化物層１５が形成され、炭化物層１５がさらに加熱されて、ドメイン数が少なく高い結晶性を持つグラフェンシート１６が形成される。
【解決手段】基板１１上に絶縁層１２を介して形成した活性層１３にフラーレン分子１４を堆積する工程と、活性層１３およびフラーレン分子１４を加熱して炭化物層１５を形成する工程と、炭化物層１５をさらに加熱する工程と、を有するグラフェンシート１６の製造方法によって、基板１１上に絶縁層１２を介して形成した活性層１３にフラーレン分子１４が堆積され、活性層１３およびフラーレン分子１４を加熱して炭化物層１５が形成され、炭化物層１５がさらに加熱されて、ドメイン数が少なく高い結晶性を持つグラフェンシート１６が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はグラフェンシートの製造方法、半導体装置の製造方法および半導体装置に関し、特に、基板上のグラフェンシートの製造方法、グラフェンシートを用いた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体技術は性能向上と高集積化を目的に微細化が図られており、今後もこの流れはますます進展していくことが予想されている。しかし、現在の半導体技術で主に用いられているシリコン（Ｓｉ）や銅（Ｃｕ）などの材料では、性能向上を目的とした微細化に限界が近づきつつあることが知られている。このため、これらに対する代替材料の探求や研究が盛んに行われている。
【０００３】
そこで、代替材料の１つとして、カーボンナノチューブ（Carbon Nanotube）が提案された。カーボンナノチューブは、炭素（Ｃ）原子が六角形につながった平面構造であって化学的に安定のグラフェン（Graphene）シートが円筒状に巻かれて構成されている。そして、カーボンナノチューブは、バリスティック伝導特性、大電流密度耐性、高電子移動度などの特性を持つため、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのチャネルや配線構造のみならず、その他の電子デバイスへの適用に期待されていた。ところが、多数本のカーボンナノチューブを所望の位置に、所望の方向に揃えて形成することは難しく、実用化には様々な困難があった。
【０００４】
そこで、カーボンナノチューブの同素体であるグラフェンシートに注目が集まった。グラフェンシートは、グラファイト（Graphite）の一種であって、カーボンナノチューブと同様に、バリスティック伝導特性、大電流密度耐性、高電子移動度などＳｉよりも優れた特性を持つ。そして実際にＣＭＯＳトランジスタのチャネル材として、炭化シリコン（ＳｉＣ）基板のＳｉ原子を昇華させてグラフェンシートを形成する方法（例えば、非特許文献１参照）や、グラファイトのバルク材からテープなどで剥されたグラフェンシートを間接的に基板に付着させる方法などが提案された。また、チャネル材、というわけではないが、グラファイトを基板上にＣＶＤ（Chemical Vapor Deposition）法などを用いて直接成長する方法（例えば、特許文献１参照）も提案されている。
【非特許文献１】M. Kusunoki et al., “A formation mechanism of carbon nanotube films on SiC（0001）” Applied Physics Letters, 77, 2000, 531
【特許文献１】特開平８−２６０１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献の方法では、成長に用いる触媒の除去やグラフェンシートのドメインサイズや層数の制御が困難であるという問題があった。
また、上記非特許文献の方法では、形成したグラフェンシートのドメインが多いことから結晶性が悪化するとともに、層数の制御が困難であるという問題があった。
【０００６】
また、グラファイトのバルク材から剥されたグラフェンシートを間接的に基板に付着させる方法では、Ｓｉを用いたこれまでのＣＭＯＳトランジスタのプロセスの整合性の観点から、グラフェンシートを直接基板上に形成するプロセスが望まれる。
【０００７】
本発明はこのような点に鑑みてなされたものであり、結晶性、層数を制御することができるグラフェンシートの製造方法を提供することを目的とする。
また、本発明は、このようなグラフェンシートを用いて、従来の形成プロセスとの整合性を向上させるとともに、半導体特性が向上した半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では上記課題を解決するために、図１に示すように、基板１１上に絶縁層１２を介して形成した活性層１３にフラーレン分子１４を堆積する工程（Ａ）と、活性層１３およびフラーレン分子１４を加熱して炭化物層１５を形成する工程（Ｂ）と、炭化物層１５をさらに加熱する工程と、を有することを特徴とするグラフェンシート１６の製造方法が提供される。
【０００９】
このようなグラフェンシートの製造方法によれば、活性層上にフラーレン分子が堆積され、活性層およびフラーレン分子が加熱されて、炭化物層が形成され、さらに、炭化物層が加熱されてグラフェンシートが形成される。したがって、基板上にグラフェンシートを形成することができるようになる。
【００１０】
また、本発明では上記課題を解決するために、基板上に第１の絶縁層を形成する工程と、前記第１の絶縁層上に、活性層を形成する工程と、前記活性層上に、フラーレン分子を堆積させる工程と、前記活性層および前記フラーレン分子を加熱して、炭化物層を形成する工程と、前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、前記グラフェンシートの両端にソース・ドレイン電極部を形成する工程と、前記グラフェンシート上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
このような半導体装置の製造方法によれば、活性層上にフラーレン分子が堆積され、活性層およびフラーレン分子が加熱されて、炭化物層が形成され、さらに、炭化物層が加熱されてグラフェンシートが形成される。したがって、チャネル材として、基板上にグラフェンシートを形成することができるようになる。
【００１２】
また、本発明では上記課題を解決するために、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁層上に、活性層および前記活性層の両側に金属層を形成する工程と、前記活性層上および前記金属層上にフラーレン分子を堆積させる工程と、前記フラーレン分子、前記活性層および前記金属層を加熱して、炭化物層およびソース・ドレイン電極部を形成する工程と、前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、前記グラフェンシート上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１３】
このような半導体装置の製造方法によれば、活性層上にフラーレン分子が堆積され、活性層およびフラーレン分子が加熱されて、炭化物層が形成され、さらに、炭化物層が加熱されてグラフェンシートが形成される。したがって、チャネル材として、基板上にグラフェンシートを形成することができるようになる。また、金属層上にフラーレン分子が堆積されて、加熱することで、ソース・ドレイン電極部として金属炭化物が形成されるようになる。
【００１４】
また、本発明では上記課題を解決するために、基板と、前記基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成されたグラフェンシートと、前記グラフェンシートの両側に形成された、金属炭化物からなるソース・ドレイン電極部と、前記グラフェンシート上に形成された第２の絶縁膜と、前記第２の絶縁膜上、または、前記基板の裏面に形成されたゲート電極部と、を有することを特徴とする半導体装置が提供される。
【００１５】
このような半導体装置によれば、活性層上にフラーレン分子が堆積され、活性層およびフラーレン分子が加熱されて、炭化物層が形成され、さらに、炭化物層が加熱されてグラフェンシートが形成される。したがって、チャネル材として、基板上にグラフェンシートを形成することができるようになる。また、金属層上にフラーレン分子が堆積されて、加熱することで、ソース・ドレイン電極部として金属炭化物が形成されるようになる。
【発明の効果】
【００１６】
本発明では、活性層上にフラーレン分子を堆積して、活性層およびフラーレン分子を加熱して炭化物層を形成して、さらに、炭化物層を加熱して、基板上にグラフェンシートを形成ようにした。これにより、層数が制御されたグラフェンシートを絶縁膜付基板上に形成することが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態として、本発明の概要を、その後に本発明の概要を踏まえた実施の形態を、図面を参照しながら説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。
【００１８】
まず、本発明の概要について説明する。
図１は、本発明の概要におけるグラフェンシートの製造工程であって、（Ａ）はフラーレン分子の堆積工程、（Ｂ）は炭化物層の形成工程、（Ｃ）はグラフェンシートの形成工程をそれぞれ示した断面模式図である。
【００１９】
本概要の製造方法は、図１（Ｃ）に示すように、基板１１上に絶縁層１２を介して、グラフェンシート１６を形成するものである。
以下、グラフェンシート１６の製造方法について図１の各工程に沿って説明する。
【００２０】
まず、図１（Ａ）を参照しながら説明する。基板１１上に絶縁層１２を形成する。続いて、絶縁層１２上に活性層１３を形成する。続いて、活性層１３上に、Ｃ原子から構成されるフラーレン（fullerene）分子１４を堆積する。以上、図１（Ａ）に示す構成が形成される。
【００２１】
次いで、図１（Ｂ）に示すように、活性層１３とフラーレン分子１４とを加熱して、反応させると、炭化物層１５が形成される。
最後に、図１（Ｃ）に示すように、炭化物層１５の形成後、非特許文献１で開示された方法を用いて、炭化物層１５を加熱して、炭化物層１５の活性層１３を構成していた原子（図示を省略）を昇華させると、グラフェンシート１６が形成される。
【００２２】
次に、上記概要にて、活性層１３の表面へのＣ原子の供給量およびグラフェンシート１６の層数の制御について以下に説明する。但し、活性層１３として具体的にＳｉ活性層の場合を例に挙げて説明する。
【００２３】
フラーレン分子を室温において、Ｓｉ基板上に整列させられることが知られている（例えば、フラーレン分子の１種であるＣ６０分子については、「D. Klyachko and D. M. Chen, “Ordering C60 on Anisotropic Surfaces”, Physical Review Letters, 75, 1995, 3693−3696」を参照）。但し、室温の場合は、１分子層（以下、分子層を「ＭＬ（MonoLayer）」と表す）以上のフラーレン分子をＳｉ基板表面に吸着させた場合、局所的に２ＭＬ以上のフラーレン分子が吸着する場合がある。Ｓｉ活性層表面へのＣ原子の供給量の制御はこの性質を利用することができる。
【００２４】
図２は、本発明の概要におけるシリコン活性層の表面に吸着したフラーレン分子の平面模式図である。Ｓｉ原子１３ｂから構成されるＳｉ活性層１３ａ上に、例えば、フラーレン分子１４の１種であるＣ６０分子１４ａが堆積されて、Ｓｉ活性層１３ａの表面に吸着した場合について模式的に示している。
【００２５】
図２に示すように、Ｓｉ活性層１３ａのＳｉ（００１）表面において、Ｃ６０分子１４ａは、ｃ（４×３）（ｃ（４×４）の場合もあり）の超格子に、２個の割合で吸着する。つまり、Ｓｉ活性層１３ａの表面全体がＣ６０分子１４ａで覆われる場合、Ｓｉ活性層１３ａ表面の１２個のＳｉ原子１３ｂに対して、１２０個のＣ原子が存在する。この状態で加熱して、これら全てのＳｉ原子１３ｂとＣ原子とが結合してＳｉＣになると仮定すると、層数が１０ＭＬ程度の炭化物層１５であるＳｉＣ層（図示を省略）が形成されることになる。ＳｉＣ層は、立方晶炭化シリコン（３Ｃ−ＳｉＣ）構造をなすため、３ＭＬのＳｉＣ層に対して１ＭＬのグラフェンシート１６が、１０ＭＬのＳｉＣ層に対して３ＭＬほどのグラフェンシート１６が形成可能であることが考えられる。
【００２６】
そして、Ｃ６０分子１４ａの吸着量を０．３ＭＬにした場合、３ＭＬ分のＳｉＣ層に相当するＣ原子が供給され、１ＭＬのグラフェンシート１６が形成されることになる。Ｃ６０分子１４ａの吸着量を０．２ＭＬにした場合、Ｃ６０分子１４ａはＳｉ活性層１３ａ上にランダムに分散するが、Ｃ原子は炭化するための加熱により拡散するため、Ｓｉ活性層１３ａ表面全体に供給される。また、Ｃ６０分子１４ａが１ＭＬ以下の低い吸着量の場合、例えば、Ｓｉ（００１）表面において、Ｃ６０分子１４ａは選択的な吸着サイトに優先的に吸着されることが知られており、加熱による脱離を考慮する必要は無い。
【００２７】
また、ＳＴＭ（Scanning Tunneling Microscopy：走査トンネル顕微鏡）やＡＦＭ（Atomic Force Microscopy：原子間力顕微鏡）などを用いて、Ｓｉ活性層１３ａの表面を観察して、Ｓｉ活性層１３ａ上に吸着したＣ６０分子１４ａの量が不十分であれば、Ｃ６０分子１４ａをさらに吸着させて、Ｃ原子の供給量を調整させればよい。
【００２８】
以上のように、基板１１上に絶縁層１２を介して形成した活性層１３上にＣ６０分子１４ａを堆積し、加熱して炭化物層１５を形成し、さらに、炭化物層１５を加熱して形成したグラフェンシート１６を形成することができる。このような製造方法により、グラフェンシート１６を、触媒を用いずに、基板１１上に絶縁層１２を介して形成することができる。さらに、活性層１３上のＣ６０分子１４ａの分子層数は加熱することで制御できる。このため、炭化物層１５の膜厚とグラフェンシート１６の層数との制御も可能となる。なお、Ｃ６０以外のフラーレン分子についても、供給されるＣ原子量が変わるだけであり、同様の効果が期待できる。
【００２９】
以下に上記概要を踏まえた実施の形態について説明する。
まず、第１の実施の形態について説明する。
上記概要では、基板１１上に形成した絶縁層１２上にグラフェンシート１６を形成する場合について説明した。一方、第１の実施の形態では、基板が絶縁層に覆われている場合について説明する。
【００３０】
図３は、第１の実施の形態におけるグラフェンシートの製造工程の、（Ａ）は絶縁層に覆われた基板、（Ｂ）はフラーレン分子の堆積工程、（Ｃ）は炭化物層の形成工程、（Ｄ）はグラフェンシートの形成工程をそれぞれ示した断面模式図である。なお、図３では、図１および図２と同様の構成には同様の符号を付している。
【００３１】
まず、図３（Ａ）に示すように、用意したＳｉ基板１１ａを絶縁層１２ａで覆う。
次いで、図３（Ｂ）を参照しながら説明する。なお、図３（Ｂ）以降の工程は、図１および図２で説明したグラフェンシート１６の形成方法と同様の工程である。Ｓｉ基板１１ａを覆う絶縁層１２ａ上にＳｉ活性層１３ａを形成する。続いて、Ｓｉ活性層１３ａ上に、フラーレン分子１４を堆積する。以上、図３（Ｂ）に示す構成が形成される。
【００３２】
次いで、図３（Ｃ）に示すように、Ｓｉ活性層１３ａとフラーレン分子１４とを加熱して、反応させると、ＳｉＣ層１５ａが形成される。
最後に、図３（Ｄ）に示すように、ＳｉＣ層１５ａの形成後、図１と同等に、ＳｉＣ層１５ａを加熱して、ＳｉＣ層１５ａのＳｉ原子（図示を省略）を昇華させると、グラフェンシート１６が形成される。
【００３３】
以上のように、Ｓｉ基板１１ａを絶縁層１２ａで覆うことで、グラフェンシート１６を形成するための加熱の際にＳｉ基板１１ａなどから、Ｓｉ原子の拡散や昇華を防ぐことができる。
【００３４】
次に、第２の実施の形態について説明する。
第２の実施の形態では、グラフェンシートを所望の位置に形成する場合を例に挙げて説明する。
【００３５】
図４は、第２の実施の形態における複数形成されたシリコン活性層の平面模式図である。
絶縁層１２上に、Ｓｉ活性層１３ｃを形成する。Ｓｉ活性層１３ｃにフォトリソグラフィなどを用いてパターニングを行い、ドライエッチングやフッ酸処理などにより、不要なＳｉ活性層１３ｃを除去することで、複数のＳｉ活性層１３ｃが所望の位置に形成される。
【００３６】
Ｓｉ活性層１３ｃおよび絶縁層１２全体に、フラーレン分子（図示を省略）を堆積する。
Ｓｉ活性層１３ｃ上および絶縁層１２上へのフラーレン分子の堆積後、余分なフラーレン分子を脱離させるために加熱する。Ｓｉ活性層１３ｃ表面と直接接触するフラーレン分子は強い化学結合を有するために脱離せず、一方、Ｓｉ活性層１３ｃ表面に接触していない２ＭＬ目以上や絶縁層１２上のフラーレン分子は互いに物理吸着しているため、加熱により容易に脱離する。このような特性を利用して、１００℃から９００℃ほどの温度で加熱して、２ＭＬ目以上および絶縁層１２上のフラーレン分子を脱離させる。したがって、所望の位置に配置したＳｉ活性層１３ｃ上のみにフラーレン分子を残すことができる。そして、加熱を続けて、ＳｉＣ層（図示を省略）を形成し、さらに加熱して、一挙にグラフェンシート（図示を省略）を形成できる。
【００３７】
このような方法を用いることにより、所望の位置や形状のグラフェンシートを複数形成することができる。このため、例えば、複数のチャネル材を一度に形成することができる。
【００３８】
次に、第３の実施の形態について説明する。
第３の実施の形態では、上記概要、第１および第２の実施の形態で形成したグラフェンシートを、例えば、トランジスタに適用させた場合について図面を参照しながら説明する。
【００３９】
図５は、第３の実施の形態における半導体装置であって、（Ａ）はトップゲート型の、（Ｂ）はバックゲート型の断面模式図である。
トップゲート型半導体装置２０は、図５（Ａ）に示すように、Ｓｉ基板２１、Ｓｉ基板２１上の絶縁層２２、絶縁層２２上のグラフェンシート２６、グラフェンシート２６の両側の絶縁層２２上のソース・ドレイン電極２７、そして、グラフェンシート２６上のゲート絶縁膜２８ａおよびゲート電極２８から構成されている。
【００４０】
そして、バックゲート型半導体装置２０ａは、図５（Ｂ）に示すように、Ｓｉ基板２１、Ｓｉ基板２１上の絶縁層２２、絶縁層２２上のグラフェンシート２６、グラフェンシート２６の両側の絶縁層２２上のソース・ドレイン電極２７、そして、グラフェンシート２６上の絶縁膜２８ｂ、Ｓｉ基板２１の裏面のゲート電極２８から構成されている。
【００４１】
次に、トップゲート型半導体装置２０の製造方法について図面を参照して説明する。
図６は、第３の実施の形態における半導体装置の製造方法であって、（Ａ）はシリコン活性層の形成工程、（Ｂ）はフラーレン分子の堆積工程、（Ｃ）はフラーレン分子の脱離工程をそれぞれ示す断面模式図、図７は、第３の実施の形態における半導体装置の製造方法であって、（Ａ）はグラフェンシートの形成工程、（Ｂ）はソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
【００４２】
まず、図６（Ａ）を参照しながら説明する。Ｓｉ基板２１上に、厚さが５０ｎｍから１０００ｎｍ程度の絶縁層２２を形成する。絶縁層２２の形成には、例えば、原料ガスとしてシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスとを用いた、プラズマＣＶＤ法または熱ＣＶＤ法などのＣＶＤ法にて窒化シリコン（ＳｉＮ）膜を積層する。または、原料ガスとしてＴＥＯＳ（TEtraethyl OrthoSilicate：テトラエチルオルソシリケート）を用いた、同様のＣＶＤ法にてシリコン酸化（ＳｉＯ２）膜を積層する。ＳｉＯ２にて絶縁層２２を形成する場合には、あらかじめＳｉ基板２１上に形成したＳｉ活性層を熱酸化などによりＳｉＯ２を形成することも可能である。なお、絶縁層２２は電気的に絶縁性が保障されていればよいので、厚さには厳密な制限はない。
【００４３】
続いて、絶縁層２２上に、同様のＣＶＤ法により、厚さが５ｎｍのＳｉ活性層を積層する。なお、後に形成するグラフェンシート２６の厚さはフラーレン分子２４の堆積量で制御されるために、Ｓｉ活性層の厚さには特に制限はない。続いて、積層したＳｉ活性層を、幅２０ｎｍ程度、長さ１０００ｎｍ程度に四塩化炭素（ＣＣｌ４）などを用いたドライエッチングにより必要領域以外のＳｉ活性層を除去して、Ｓｉ活性層２３を形成する。なお、図６（Ａ）では、Ｓｉ活性層２３を１つ形成した場合を示しているが、第２の実施の形態のように、必要に応じて複数形成するようにしてもよい。また、ここでは、絶縁層２２上にＳｉ活性層２３を形成する場合について説明したが、絶縁層上に薄いＳｉ層が形成してある基板として、例えば、市販のＳＯＩ（Silicon On Insulator）基板を用いても構わない。以上、図６（Ａ）に示す構成が得られる。
【００４４】
次いで、図６（Ｂ）を参照しながら説明する。絶縁層２２上およびＳｉ活性層２３上に１ＭＬ分のフラーレン分子２４を堆積する。フラーレン分子２４は、例えば市販のものでもよく、種類としては、Ｃ６０、Ｃ７０またはＣ８２などが存在するが、特に限定はしない。また、フラーレン分子２４を堆積させる方法としては、例えば、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法を用いる。フラーレン分子２４を堆積させる真空槽内において、フラーレン分子２４が詰め込まれた「るつぼ」を抵抗加熱により温度を上昇させることで、フラーレン分子２４を分子線にて絶縁層２２およびＳｉ活性層２３上に一様に堆積させることができる。また、「るつぼ」の温度は５００℃から６００℃、１×１０−９Ｔｏｒｒ以下の高真空下であり、温度によりフラーレン分子２４の堆積レートを調整することができる。真空槽の真空度によりフラーレン分子２４の昇華温度は異なるため、フラーレン分子２４を昇華中に水晶振動子膜厚計によりレート調整を行う。典型的な堆積レートは、１ＭＬ／ｍｉｎ以下である。特に、１ＭＬ以下の低い堆積量を必要とする場合のレートは遅くすることが好ましい。以上、図６（Ｂ）に示す構成が得られる。
【００４５】
次いで、図６（Ｃ）を参照しながら説明する。Ｓｉ活性層２３上および絶縁層２２上にフラーレン分子２４の堆積後、余分なフラーレン分子２４を脱離させるために加熱する。この加熱の際、Ｓｉ活性層２３表面と直接接触するフラーレン分子２４は強い化学結合を有するために脱離しない。一方、Ｓｉ活性層２３表面に接触していない２ＭＬ目以上や絶縁層２２上のフラーレン分子２４は互いに物理吸着しているため、加熱により容易に脱離する。そして、この際の加熱温度が低い場合は、１ＭＬ目以上のフラーレン分子２４が残存する可能性があり、加熱温度が高い場合は、炭化物層であるＳｉＣ層が形成される前にＳｉ原子が昇華してしまう可能性がある。そこで、第３の実施の形態では、１００℃から９００℃ほどの温度で加熱して、Ｓｉ活性層２３に堆積させた２ＭＬ目以上および絶縁層２２上のフラーレン分子２４を脱離させて、１ＭＬ目のフラーレン分子２４のみをＳｉ活性層２３上に残した。このようにして、Ｓｉ活性層２３の表面に対して常に一定量のＣ原子を供給することが可能となる。なお、このＳｉ活性層２３およびフラーレン分子２４は炭化物層であるＳｉＣ層の原料となる。以上、図６（Ｃ）に示すような構成を得られる。
【００４６】
次いで、図７（Ａ）を参照しながら説明する。Ｓｉ活性層２３上にフラーレン分子２４の堆積後、８５０℃以上、１１００℃未満の、例えば、１０００℃程度で加熱する。この際の加熱は１×１０−２Ｔｏｒｒ以下の高真空下で、Ｓｉ基板２１への抵抗加熱、ヒーター加熱またはランプ加熱により行う。加熱方法は目的の温度に昇温できればよく、特に限定はない。Ｓｉ活性層２３とフラーレン分子２４とは、強い化学結合（化学吸着）を有するため、加熱によっても脱離せず、更なる高温の加熱によりＳｉＣ層（図示を省略）に変化する。
【００４７】
続いて、形成したＳｉＣ層を１１００℃から２０００℃の温度によって加熱し、ＳｉＣ層からＳｉ原子を昇華させて、グラフェンシート２６が形成される。この際の加熱は１×１０−２Ｔｏｒｒ以下の高真空下で、ヒーター加熱またはランプ加熱などにより行う。なお、ＳｉＣ層の形成とＳｉ原子の昇華とを例えば１１００℃から２０００℃の温度で加熱して同時に行ってもよい。また、Ｓｉ活性層２３の材料はＳｉに限定されず、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、Ｃｕをはじめ、炭化物を形成可能であればその候補となる。以上、図７（Ａ）で示される構成が形成される。
【００４８】
次いで、図７（Ｂ）を参照しながら説明する。グラフェンシート２６の形成後、フォトリソグラフィなどによりレジストをパターニングし、厚さ５ｎｍ程度のＴｉおよび厚さ１００ｎｍ程度のＰｔなどを堆積し、リフトオフによりソース・ドレイン電極２７を形成する。これらの電極材料は電子ビーム蒸着法やスパッタ法などを用いて堆積される。また、電極材料としては通電可能であればよく、特に制限はない。以上、図７（Ｂ）で示される構成が形成される。
【００４９】
最後に、図５（Ａ）を参照しながら説明する。ソース・ドレイン電極２７の形成後、パターニングを行い、例えば、ＡＬＤ（Atomic Layer Deposition：原子層積層）法にて、酸化アルミニウム（Ａｌ２Ｏ３）を堆積し、厚さが１０ｎｍ程度のゲート絶縁膜２８ａを形成する。
【００５０】
続いて、ゲート絶縁膜２８ａ上に、パターニングを行って、厚さが５ｎｍ程度のＴｉおよび厚さが１００ｎｍ程度のＰｔを堆積させて、幅が２００ｎｍのゲート電極２８を形成する。
【００５１】
以上の工程によって、チャネル材としてグラフェンシート２６が用いられたトップゲート型半導体装置２０を形成することができる。
一方、図５（Ｂ）に示すバックゲート型半導体装置２０ａでは、ソース・ドレイン電極２７の形成後（図７（Ｂ））、パターニングを行い、例えば、ＡＬＤ法にて、Ａｌ２Ｏ３を堆積し、厚さが１０ｎｍ程度の絶縁膜２８ｂを形成する。Ｓｉ基板２１の裏面に、厚さが５ｎｍ程度のＴｉおよび厚さが１００ｎｍ程度のＰｔを堆積させて、ゲート電極２８を形成することで、バックゲート型半導体装置２０ａを製造することができる。
【００５２】
なお、第３の実施の形態では、トップゲート型およびバックゲート型半導体装置２０，２０ａの場合について説明したが、その他、埋め込みゲート構造（図示を省略）などを用いてもよい。また、第３の実施の形態では、エッチングしたＳｉ活性層２３からグラフェンシート２６を形成する場合について説明したが、Ｓｉ活性層からグラフェンシートを形成して、所望の形状にグラフェンシートを加工するようにしてもよい。
【００５３】
次に、第４の実施の形態について説明する。
第４の実施の形態では、第３の実施の形態と異なり、フラーレン分子をＳｉ活性層上に堆積させる前に、Ｓｉ活性層をエッチングし、エッチングしたＳｉ活性層の両側に、遷移金属薄膜をスパッタ法などで成膜して、グラフェンシートおよびソース・ドレイン電極を同時に形成する場合を例に挙げて説明する。
【００５４】
図８は、第４の実施の形態における半導体装置であって、（Ａ）はトップゲート型の、（Ｂ）はバックゲート型の断面模式図である。
トップゲート型半導体装置３０は、図８（Ａ）に示すように、Ｓｉ基板３１、Ｓｉ基板３１上の絶縁層３２、絶縁層３２上のグラフェンシート３６、グラフェンシート３６の両側の絶縁層３２上の、遷移金属炭化物で構成されるソース・ドレイン電極３７、そして、グラフェンシート３６上のゲート絶縁膜３８ａおよびゲート電極３８から構成されている。
【００５５】
そして、バックゲート型半導体装置３０ａは、図８（Ｂ）に示すように、Ｓｉ基板３１、Ｓｉ基板３１上の絶縁層３２、絶縁層３２上のグラフェンシート３６、グラフェンシート３６の両側の絶縁層３２上の、遷移金属炭化物で構成されるソース・ドレイン電極３７、そして、グラフェンシート３６上の絶縁膜３８ｂ、Ｓｉ基板３１の裏面のゲート電極３８から構成されている。
【００５６】
次に、トップゲート型半導体装置３０の製造方法について図面を参照して説明する。
図９は、第４の実施の形態における半導体装置の製造方法であって、（Ａ）はシリコン活性層および遷移金属薄膜の形成工程、（Ｂ）はシリコン活性層上および遷移金属薄膜上のフラーレン分子の堆積工程、（Ｃ）はグラフェンシートおよびソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
【００５７】
まず、図９（Ａ）を参照しながら説明する。Ｓｉ基板３１上に、第３の実施の形態と同様にして、厚さが５０ｎｍから１０００ｎｍ程度の絶縁層３２を形成する。
続いて、絶縁層３２上に、第３の実施の形態と同様にして、厚さが５ｎｍ程度のＳｉ活性層を形成し、さらに、幅２０ｎｍ程度、長さ１０００ｎｍ程度にＣＣｌ４などを用いたドライエッチングによりＳｉ活性層３３を形成する。なお、図９（Ａ）では、Ｓｉ活性層３３を１つ形成した場合を示しているが、第２の実施の形態のように、必要に応じて複数形成するようにしてもよい。
【００５８】
続いて、Ｓｉ活性層３３の両側の絶縁層３２上に、蒸着法やスパッタ法にて、Ｓｉ活性層３３と同様に厚さが５ｎｍ程度のＴｉ層３７ａを成膜する。なお、Ｔｉ層３７ａは遷移金属またはそれらの合金で構成されていればよく、他の具体例としては、Ｗ、Ｔａ、ＴｉＮ、ＴｉＳｉ、Ａｌなどのいずれかまたはこれらの合金が挙げられる。なお、ここでも、絶縁層３２上にＳｉ活性層３３を形成する場合について説明したが、絶縁層上に薄いＳｉ層が形成してある基板として、例えば、市販のＳＯＩ基板を用いても構わない。以上、図９（Ａ）で示される構成が形成される。
【００５９】
次いで、図９（Ｂ）を参照しながら説明する。Ｓｉ活性層３３およびＴｉ層３７ａ上に、第３の実施の形態と同様にして、１ＭＬ分のＣ６０のフラーレン分子３４を堆積する。なお、フラーレン分子３４の堆積方法や用いる種類なども第３の実施の形態と同様とする。以上、図９（Ｂ）で示される構成が形成される。
【００６０】
次いで、図９（Ｃ）を参照しながら説明する。Ｓｉ活性層３３およびＴｉ層３７ａ上へのフラーレン分子３４の堆積後、第３の実施の形態と同様にして、８５０℃以上、１１００℃未満の、例えば、１０００℃程度で加熱する。この際の加熱は１×１０−２Ｔｏｒｒ以下の高真空下で、Ｓｉ基板３１への抵抗加熱、ヒーター加熱またはランプ加熱により行う。Ｓｉ活性層３３とフラーレン分子３４とが化学結合によりＳｉＣ層（図示を省略）に変化する。さらに、この加熱時において、フラーレン分子３４はＴｉ層３７ａから脱離せずに、互いに化学結合して、遷移金属炭化物であるチタンカーバイド（ＴｉＣ）に変化してソース・ドレイン電極３７となる。遷移金属の種類は、グラフェンシートを形成する温度においても遷移金属炭化物の金属原子が昇華しない材料であればよい。
【００６１】
続いて、形成したＳｉＣ層を１１００℃から２０００℃の温度によってＳｉ原子を昇華させて、グラフェンシート３６が形成される。この際、第３の実施の形態と同様にして、加熱は１×１０−２Ｔｏｒｒ以下の高真空下で、ヒーター加熱またはランプ加熱により行う。なお、ＳｉＣ層の形成とＳｉＣ層からのＳｉ原子の昇華を例えば１３５０℃の温度で加熱して同時に行うことも可能である。また、既に述べたように、Ｓｉ活性層３３の材料はＳｉに限定されず、Ｔｉ、Ｗ、Ｔａ、窒化タンタル（ＴａＮ）、ＴｉＮ、ＴｉＳｉ、Ｐｔ、Ａｌ、Ａｕ、Ａｇ、Ｃｕをはじめ、炭化物を形成可能であればその候補となる。以上、図９（Ｃ）で示される構成が形成される。
【００６２】
最後に、図８（Ａ）を参照しながら説明する。第３の実施の形態と同様にして、ソース・ドレイン電極３７の形成後、パターニングを行い、例えば、ＡＬＤ法にて、Ａｌ２Ｏ３を堆積し、厚さが１０ｎｍ程度のゲート絶縁膜３８ａを形成する。
【００６３】
続いて、ゲート絶縁膜３８ａ上に、パターニングを行って、厚さが５ｎｍ程度のＴｉおよび同様に１００ｎｍ程度のＰｔを堆積させて、幅が２００ｎｍのゲート電極３８を形成する。
【００６４】
以上の工程によって、チャネル材としてグラフェンシート３６が用いられたトップゲート型半導体装置３０を形成することができる。
一方、バックゲート型半導体装置３０ａでは、ソース・ドレイン電極３７の形成後（図９（Ｃ））、パターニングを行い、例えば、ＡＬＤ法にて、Ａｌ２Ｏ３を堆積し、厚さが１０ｎｍ程度の絶縁膜３８ｂを形成する。そして、Ｓｉ基板３１の裏面に、厚さが５ｎｍ程度のＴｉおよび同様に１００ｎｍ程度のＰｔを堆積させて、幅が２００ｎｍのゲート電極３８を形成することで、バックゲート型半導体装置３０ａを製造することができる。
【００６５】
なお、第３の実施の形態と同様に、第４の実施の形態でも、埋め込みゲート構造などを用いることが可能である。
このように、第４の実施の形態では、ソース・ドレイン電極３７を構成する遷移金属炭化物はグラフェンシート３６をはじめとする炭素系の物質と良好なコンタクトを有するため、ソース・ドレイン電極３７とチャネルとの間の抵抗を大きく低減させることが可能となる。また、Ｓｉよりも昇華温度は高いため、遷移金属は昇華することなく、Ｓｉのみが昇華することで５ＭＬ程度のグラフェンシート３６を形成することが可能となる。また、その後、追加で電極金属を堆積する場合でも遷移金属炭化物から構成されるソース・ドレイン電極３７では金属と容易にコンタクトさせることが可能である。また、このような製造方法により、グラフェンシート３６を、触媒を用いずに、Ｓｉ基板３１上に絶縁層３２を介して形成することができるようになり、従来のシリコンＣＭＯＳトランジスタの製造プロセスとの整合性が大きく向上する。また、第３および第４の実施の形態で形成される半導体装置は、例えば、無線・携帯電話基地局用ハイパワーアンプ、サーバー・パーソナルコンピュータ用半導体素子、車載ＩＣ（Integrated Circuit）または電気自動車モーター駆動用トランジスタなどの電子機器に用いることができる。
【００６６】
最後に、第５の実施の形態について図面を参照しながら説明する。
第３および第４の実施の形態では、グラフェンシートをトランジスタのチャネル材に用いた場合について説明した。第５の実施の形態では、グラフェンシートをトランジスタなどの横配線に用いた場合について概要を説明する。
【００６７】
図１０は、第５の実施の形態の配線構造における要部断面模式図である。
配線構造４０は、上記概要、第１または第２の実施の形態で示したように、Ｓｉ基板４１上に絶縁層（図示を省略）を介してチャネル材としてグラフェンシート４２が形成されて、グラフェンシート４３の両側には、ソース・ドレイン電極４３が形成されている。さらに、グラフェンシート４３上には、ゲート絶縁膜４４およびゲート電極４５がそれぞれ形成されてトランジスタが構成される。これらに対し、横配線として、グラフェンシート４６がソース・ドレイン電極４３から外側へ向けて形成されており、さらに、ゲート電極４５上には、縦方向のプラグ配線としてカーボンナノチューブ４７を成長させ（なお、カーボンナノチューブの縦配線については、例えば、「M. Nihei et al., “Simultaneous Formation of Multiwall Carbon Nanotubes and their End-Bonded Ohmic Contacts to Ti Electrodes for Future ULSI Interconnects”, JapanJournal of Applied Physics, 43, 2004, 1856−1859」を参照）、これらが、層間絶縁膜４８で覆われている。なお、グランフェンシート４２，４６およびソース・ドレイン電極４３をＴｉＣで形成することによって、チャネル部、横配線およびソース・ドレイン電極を同時に形成することができる。また、ゲート電極４５は、例えば、ＴｉＮで構成される。
【００６８】
このようにしてＳｉ基板４１上に絶縁層（図示を省略）を介して形成された、層数の制御が可能で、高い結晶性を持つグラフェンシート４２，４６と導電部であるカーボンナノチューブ４７と接続させることで、チャネル材だけでなく、横配線さらには電極材料としても利用することができる。
【００６９】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図面の簡単な説明】
【００７０】
【図１】本発明の概要におけるグラフェンシートの製造工程であって、（Ａ）はフラーレン分子の堆積工程、（Ｂ）は炭化物層の形成工程、（Ｃ）はグラフェンシートの形成工程をそれぞれ示した断面模式図である。
【図２】本発明の概要におけるシリコン活性層の表面に吸着したフラーレン分子の平面模式図である。
【図３】第１の実施の形態におけるグラフェンシートの製造工程の、（Ａ）は絶縁層に覆われた基板、（Ｂ）はフラーレン分子の堆積工程、（Ｃ）は炭化物層の形成工程、（Ｄ）はグラフェンシートの形成工程をそれぞれ示した断面模式図である。
【図４】第２の実施の形態における複数形成されたシリコン活性層の平面模式図である。
【図５】第３の実施の形態における半導体装置であって、（Ａ）はトップゲート型の、（Ｂ）はバックゲート型の断面模式図である。
【図６】第３の実施の形態における半導体装置の製造方法であって、（Ａ）はシリコン活性層の形成工程、（Ｂ）はフラーレン分子の堆積工程、（Ｃ）はフラーレン分子の脱離工程をそれぞれ示す断面模式図である。
【図７】第３の実施の形態における半導体装置の製造方法であって、（Ａ）はグラフェンシートの形成工程、（Ｂ）はソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
【図８】第４の実施の形態における半導体装置であって、（Ａ）はトップゲート型の、（Ｂ）はバックゲート型の断面模式図である。
【図９】第４の実施の形態における半導体装置の製造方法であって、（Ａ）はシリコン活性層および遷移金属薄膜の形成工程、（Ｂ）はシリコン活性層上および遷移金属薄膜上のフラーレン分子の堆積工程、（Ｃ）はグラフェンシートおよびソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
【図１０】第５の実施の形態の配線構造における要部断面模式図である。
【符号の説明】
【００７１】
１１ 基板
１２ 絶縁層
１３ 活性層
１４ フラーレン分子
１５ 炭化物層
１６ グラフェンシート
【技術分野】
【０００１】
本発明はグラフェンシートの製造方法、半導体装置の製造方法および半導体装置に関し、特に、基板上のグラフェンシートの製造方法、グラフェンシートを用いた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体技術は性能向上と高集積化を目的に微細化が図られており、今後もこの流れはますます進展していくことが予想されている。しかし、現在の半導体技術で主に用いられているシリコン（Ｓｉ）や銅（Ｃｕ）などの材料では、性能向上を目的とした微細化に限界が近づきつつあることが知られている。このため、これらに対する代替材料の探求や研究が盛んに行われている。
【０００３】
そこで、代替材料の１つとして、カーボンナノチューブ（Carbon Nanotube）が提案された。カーボンナノチューブは、炭素（Ｃ）原子が六角形につながった平面構造であって化学的に安定のグラフェン（Graphene）シートが円筒状に巻かれて構成されている。そして、カーボンナノチューブは、バリスティック伝導特性、大電流密度耐性、高電子移動度などの特性を持つため、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのチャネルや配線構造のみならず、その他の電子デバイスへの適用に期待されていた。ところが、多数本のカーボンナノチューブを所望の位置に、所望の方向に揃えて形成することは難しく、実用化には様々な困難があった。
【０００４】
そこで、カーボンナノチューブの同素体であるグラフェンシートに注目が集まった。グラフェンシートは、グラファイト（Graphite）の一種であって、カーボンナノチューブと同様に、バリスティック伝導特性、大電流密度耐性、高電子移動度などＳｉよりも優れた特性を持つ。そして実際にＣＭＯＳトランジスタのチャネル材として、炭化シリコン（ＳｉＣ）基板のＳｉ原子を昇華させてグラフェンシートを形成する方法（例えば、非特許文献１参照）や、グラファイトのバルク材からテープなどで剥されたグラフェンシートを間接的に基板に付着させる方法などが提案された。また、チャネル材、というわけではないが、グラファイトを基板上にＣＶＤ（Chemical Vapor Deposition）法などを用いて直接成長する方法（例えば、特許文献１参照）も提案されている。
【非特許文献１】M. Kusunoki et al., “A formation mechanism of carbon nanotube films on SiC（0001）” Applied Physics Letters, 77, 2000, 531
【特許文献１】特開平８−２６０１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献の方法では、成長に用いる触媒の除去やグラフェンシートのドメインサイズや層数の制御が困難であるという問題があった。
また、上記非特許文献の方法では、形成したグラフェンシートのドメインが多いことから結晶性が悪化するとともに、層数の制御が困難であるという問題があった。
【０００６】
また、グラファイトのバルク材から剥されたグラフェンシートを間接的に基板に付着させる方法では、Ｓｉを用いたこれまでのＣＭＯＳトランジスタのプロセスの整合性の観点から、グラフェンシートを直接基板上に形成するプロセスが望まれる。
【０００７】
本発明はこのような点に鑑みてなされたものであり、結晶性、層数を制御することができるグラフェンシートの製造方法を提供することを目的とする。
また、本発明は、このようなグラフェンシートを用いて、従来の形成プロセスとの整合性を向上させるとともに、半導体特性が向上した半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では上記課題を解決するために、図１に示すように、基板１１上に絶縁層１２を介して形成した活性層１３にフラーレン分子１４を堆積する工程（Ａ）と、活性層１３およびフラーレン分子１４を加熱して炭化物層１５を形成する工程（Ｂ）と、炭化物層１５をさらに加熱する工程と、を有することを特徴とするグラフェンシート１６の製造方法が提供される。
【０００９】
このようなグラフェンシートの製造方法によれば、活性層上にフラーレン分子が堆積され、活性層およびフラーレン分子が加熱されて、炭化物層が形成され、さらに、炭化物層が加熱されてグラフェンシートが形成される。したがって、基板上にグラフェンシートを形成することができるようになる。
【００１０】
また、本発明では上記課題を解決するために、基板上に第１の絶縁層を形成する工程と、前記第１の絶縁層上に、活性層を形成する工程と、前記活性層上に、フラーレン分子を堆積させる工程と、前記活性層および前記フラーレン分子を加熱して、炭化物層を形成する工程と、前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、前記グラフェンシートの両端にソース・ドレイン電極部を形成する工程と、前記グラフェンシート上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
このような半導体装置の製造方法によれば、活性層上にフラーレン分子が堆積され、活性層およびフラーレン分子が加熱されて、炭化物層が形成され、さらに、炭化物層が加熱されてグラフェンシートが形成される。したがって、チャネル材として、基板上にグラフェンシートを形成することができるようになる。
【００１２】
また、本発明では上記課題を解決するために、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁層上に、活性層および前記活性層の両側に金属層を形成する工程と、前記活性層上および前記金属層上にフラーレン分子を堆積させる工程と、前記フラーレン分子、前記活性層および前記金属層を加熱して、炭化物層およびソース・ドレイン電極部を形成する工程と、前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、前記グラフェンシート上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１３】
このような半導体装置の製造方法によれば、活性層上にフラーレン分子が堆積され、活性層およびフラーレン分子が加熱されて、炭化物層が形成され、さらに、炭化物層が加熱されてグラフェンシートが形成される。したがって、チャネル材として、基板上にグラフェンシートを形成することができるようになる。また、金属層上にフラーレン分子が堆積されて、加熱することで、ソース・ドレイン電極部として金属炭化物が形成されるようになる。
【００１４】
また、本発明では上記課題を解決するために、基板と、前記基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成されたグラフェンシートと、前記グラフェンシートの両側に形成された、金属炭化物からなるソース・ドレイン電極部と、前記グラフェンシート上に形成された第２の絶縁膜と、前記第２の絶縁膜上、または、前記基板の裏面に形成されたゲート電極部と、を有することを特徴とする半導体装置が提供される。
【００１５】
このような半導体装置によれば、活性層上にフラーレン分子が堆積され、活性層およびフラーレン分子が加熱されて、炭化物層が形成され、さらに、炭化物層が加熱されてグラフェンシートが形成される。したがって、チャネル材として、基板上にグラフェンシートを形成することができるようになる。また、金属層上にフラーレン分子が堆積されて、加熱することで、ソース・ドレイン電極部として金属炭化物が形成されるようになる。
【発明の効果】
【００１６】
本発明では、活性層上にフラーレン分子を堆積して、活性層およびフラーレン分子を加熱して炭化物層を形成して、さらに、炭化物層を加熱して、基板上にグラフェンシートを形成ようにした。これにより、層数が制御されたグラフェンシートを絶縁膜付基板上に形成することが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態として、本発明の概要を、その後に本発明の概要を踏まえた実施の形態を、図面を参照しながら説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。
【００１８】
まず、本発明の概要について説明する。
図１は、本発明の概要におけるグラフェンシートの製造工程であって、（Ａ）はフラーレン分子の堆積工程、（Ｂ）は炭化物層の形成工程、（Ｃ）はグラフェンシートの形成工程をそれぞれ示した断面模式図である。
【００１９】
本概要の製造方法は、図１（Ｃ）に示すように、基板１１上に絶縁層１２を介して、グラフェンシート１６を形成するものである。
以下、グラフェンシート１６の製造方法について図１の各工程に沿って説明する。
【００２０】
まず、図１（Ａ）を参照しながら説明する。基板１１上に絶縁層１２を形成する。続いて、絶縁層１２上に活性層１３を形成する。続いて、活性層１３上に、Ｃ原子から構成されるフラーレン（fullerene）分子１４を堆積する。以上、図１（Ａ）に示す構成が形成される。
【００２１】
次いで、図１（Ｂ）に示すように、活性層１３とフラーレン分子１４とを加熱して、反応させると、炭化物層１５が形成される。
最後に、図１（Ｃ）に示すように、炭化物層１５の形成後、非特許文献１で開示された方法を用いて、炭化物層１５を加熱して、炭化物層１５の活性層１３を構成していた原子（図示を省略）を昇華させると、グラフェンシート１６が形成される。
【００２２】
次に、上記概要にて、活性層１３の表面へのＣ原子の供給量およびグラフェンシート１６の層数の制御について以下に説明する。但し、活性層１３として具体的にＳｉ活性層の場合を例に挙げて説明する。
【００２３】
フラーレン分子を室温において、Ｓｉ基板上に整列させられることが知られている（例えば、フラーレン分子の１種であるＣ６０分子については、「D. Klyachko and D. M. Chen, “Ordering C60 on Anisotropic Surfaces”, Physical Review Letters, 75, 1995, 3693−3696」を参照）。但し、室温の場合は、１分子層（以下、分子層を「ＭＬ（MonoLayer）」と表す）以上のフラーレン分子をＳｉ基板表面に吸着させた場合、局所的に２ＭＬ以上のフラーレン分子が吸着する場合がある。Ｓｉ活性層表面へのＣ原子の供給量の制御はこの性質を利用することができる。
【００２４】
図２は、本発明の概要におけるシリコン活性層の表面に吸着したフラーレン分子の平面模式図である。Ｓｉ原子１３ｂから構成されるＳｉ活性層１３ａ上に、例えば、フラーレン分子１４の１種であるＣ６０分子１４ａが堆積されて、Ｓｉ活性層１３ａの表面に吸着した場合について模式的に示している。
【００２５】
図２に示すように、Ｓｉ活性層１３ａのＳｉ（００１）表面において、Ｃ６０分子１４ａは、ｃ（４×３）（ｃ（４×４）の場合もあり）の超格子に、２個の割合で吸着する。つまり、Ｓｉ活性層１３ａの表面全体がＣ６０分子１４ａで覆われる場合、Ｓｉ活性層１３ａ表面の１２個のＳｉ原子１３ｂに対して、１２０個のＣ原子が存在する。この状態で加熱して、これら全てのＳｉ原子１３ｂとＣ原子とが結合してＳｉＣになると仮定すると、層数が１０ＭＬ程度の炭化物層１５であるＳｉＣ層（図示を省略）が形成されることになる。ＳｉＣ層は、立方晶炭化シリコン（３Ｃ−ＳｉＣ）構造をなすため、３ＭＬのＳｉＣ層に対して１ＭＬのグラフェンシート１６が、１０ＭＬのＳｉＣ層に対して３ＭＬほどのグラフェンシート１６が形成可能であることが考えられる。
【００２６】
そして、Ｃ６０分子１４ａの吸着量を０．３ＭＬにした場合、３ＭＬ分のＳｉＣ層に相当するＣ原子が供給され、１ＭＬのグラフェンシート１６が形成されることになる。Ｃ６０分子１４ａの吸着量を０．２ＭＬにした場合、Ｃ６０分子１４ａはＳｉ活性層１３ａ上にランダムに分散するが、Ｃ原子は炭化するための加熱により拡散するため、Ｓｉ活性層１３ａ表面全体に供給される。また、Ｃ６０分子１４ａが１ＭＬ以下の低い吸着量の場合、例えば、Ｓｉ（００１）表面において、Ｃ６０分子１４ａは選択的な吸着サイトに優先的に吸着されることが知られており、加熱による脱離を考慮する必要は無い。
【００２７】
また、ＳＴＭ（Scanning Tunneling Microscopy：走査トンネル顕微鏡）やＡＦＭ（Atomic Force Microscopy：原子間力顕微鏡）などを用いて、Ｓｉ活性層１３ａの表面を観察して、Ｓｉ活性層１３ａ上に吸着したＣ６０分子１４ａの量が不十分であれば、Ｃ６０分子１４ａをさらに吸着させて、Ｃ原子の供給量を調整させればよい。
【００２８】
以上のように、基板１１上に絶縁層１２を介して形成した活性層１３上にＣ６０分子１４ａを堆積し、加熱して炭化物層１５を形成し、さらに、炭化物層１５を加熱して形成したグラフェンシート１６を形成することができる。このような製造方法により、グラフェンシート１６を、触媒を用いずに、基板１１上に絶縁層１２を介して形成することができる。さらに、活性層１３上のＣ６０分子１４ａの分子層数は加熱することで制御できる。このため、炭化物層１５の膜厚とグラフェンシート１６の層数との制御も可能となる。なお、Ｃ６０以外のフラーレン分子についても、供給されるＣ原子量が変わるだけであり、同様の効果が期待できる。
【００２９】
以下に上記概要を踏まえた実施の形態について説明する。
まず、第１の実施の形態について説明する。
上記概要では、基板１１上に形成した絶縁層１２上にグラフェンシート１６を形成する場合について説明した。一方、第１の実施の形態では、基板が絶縁層に覆われている場合について説明する。
【００３０】
図３は、第１の実施の形態におけるグラフェンシートの製造工程の、（Ａ）は絶縁層に覆われた基板、（Ｂ）はフラーレン分子の堆積工程、（Ｃ）は炭化物層の形成工程、（Ｄ）はグラフェンシートの形成工程をそれぞれ示した断面模式図である。なお、図３では、図１および図２と同様の構成には同様の符号を付している。
【００３１】
まず、図３（Ａ）に示すように、用意したＳｉ基板１１ａを絶縁層１２ａで覆う。
次いで、図３（Ｂ）を参照しながら説明する。なお、図３（Ｂ）以降の工程は、図１および図２で説明したグラフェンシート１６の形成方法と同様の工程である。Ｓｉ基板１１ａを覆う絶縁層１２ａ上にＳｉ活性層１３ａを形成する。続いて、Ｓｉ活性層１３ａ上に、フラーレン分子１４を堆積する。以上、図３（Ｂ）に示す構成が形成される。
【００３２】
次いで、図３（Ｃ）に示すように、Ｓｉ活性層１３ａとフラーレン分子１４とを加熱して、反応させると、ＳｉＣ層１５ａが形成される。
最後に、図３（Ｄ）に示すように、ＳｉＣ層１５ａの形成後、図１と同等に、ＳｉＣ層１５ａを加熱して、ＳｉＣ層１５ａのＳｉ原子（図示を省略）を昇華させると、グラフェンシート１６が形成される。
【００３３】
以上のように、Ｓｉ基板１１ａを絶縁層１２ａで覆うことで、グラフェンシート１６を形成するための加熱の際にＳｉ基板１１ａなどから、Ｓｉ原子の拡散や昇華を防ぐことができる。
【００３４】
次に、第２の実施の形態について説明する。
第２の実施の形態では、グラフェンシートを所望の位置に形成する場合を例に挙げて説明する。
【００３５】
図４は、第２の実施の形態における複数形成されたシリコン活性層の平面模式図である。
絶縁層１２上に、Ｓｉ活性層１３ｃを形成する。Ｓｉ活性層１３ｃにフォトリソグラフィなどを用いてパターニングを行い、ドライエッチングやフッ酸処理などにより、不要なＳｉ活性層１３ｃを除去することで、複数のＳｉ活性層１３ｃが所望の位置に形成される。
【００３６】
Ｓｉ活性層１３ｃおよび絶縁層１２全体に、フラーレン分子（図示を省略）を堆積する。
Ｓｉ活性層１３ｃ上および絶縁層１２上へのフラーレン分子の堆積後、余分なフラーレン分子を脱離させるために加熱する。Ｓｉ活性層１３ｃ表面と直接接触するフラーレン分子は強い化学結合を有するために脱離せず、一方、Ｓｉ活性層１３ｃ表面に接触していない２ＭＬ目以上や絶縁層１２上のフラーレン分子は互いに物理吸着しているため、加熱により容易に脱離する。このような特性を利用して、１００℃から９００℃ほどの温度で加熱して、２ＭＬ目以上および絶縁層１２上のフラーレン分子を脱離させる。したがって、所望の位置に配置したＳｉ活性層１３ｃ上のみにフラーレン分子を残すことができる。そして、加熱を続けて、ＳｉＣ層（図示を省略）を形成し、さらに加熱して、一挙にグラフェンシート（図示を省略）を形成できる。
【００３７】
このような方法を用いることにより、所望の位置や形状のグラフェンシートを複数形成することができる。このため、例えば、複数のチャネル材を一度に形成することができる。
【００３８】
次に、第３の実施の形態について説明する。
第３の実施の形態では、上記概要、第１および第２の実施の形態で形成したグラフェンシートを、例えば、トランジスタに適用させた場合について図面を参照しながら説明する。
【００３９】
図５は、第３の実施の形態における半導体装置であって、（Ａ）はトップゲート型の、（Ｂ）はバックゲート型の断面模式図である。
トップゲート型半導体装置２０は、図５（Ａ）に示すように、Ｓｉ基板２１、Ｓｉ基板２１上の絶縁層２２、絶縁層２２上のグラフェンシート２６、グラフェンシート２６の両側の絶縁層２２上のソース・ドレイン電極２７、そして、グラフェンシート２６上のゲート絶縁膜２８ａおよびゲート電極２８から構成されている。
【００４０】
そして、バックゲート型半導体装置２０ａは、図５（Ｂ）に示すように、Ｓｉ基板２１、Ｓｉ基板２１上の絶縁層２２、絶縁層２２上のグラフェンシート２６、グラフェンシート２６の両側の絶縁層２２上のソース・ドレイン電極２７、そして、グラフェンシート２６上の絶縁膜２８ｂ、Ｓｉ基板２１の裏面のゲート電極２８から構成されている。
【００４１】
次に、トップゲート型半導体装置２０の製造方法について図面を参照して説明する。
図６は、第３の実施の形態における半導体装置の製造方法であって、（Ａ）はシリコン活性層の形成工程、（Ｂ）はフラーレン分子の堆積工程、（Ｃ）はフラーレン分子の脱離工程をそれぞれ示す断面模式図、図７は、第３の実施の形態における半導体装置の製造方法であって、（Ａ）はグラフェンシートの形成工程、（Ｂ）はソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
【００４２】
まず、図６（Ａ）を参照しながら説明する。Ｓｉ基板２１上に、厚さが５０ｎｍから１０００ｎｍ程度の絶縁層２２を形成する。絶縁層２２の形成には、例えば、原料ガスとしてシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスとを用いた、プラズマＣＶＤ法または熱ＣＶＤ法などのＣＶＤ法にて窒化シリコン（ＳｉＮ）膜を積層する。または、原料ガスとしてＴＥＯＳ（TEtraethyl OrthoSilicate：テトラエチルオルソシリケート）を用いた、同様のＣＶＤ法にてシリコン酸化（ＳｉＯ２）膜を積層する。ＳｉＯ２にて絶縁層２２を形成する場合には、あらかじめＳｉ基板２１上に形成したＳｉ活性層を熱酸化などによりＳｉＯ２を形成することも可能である。なお、絶縁層２２は電気的に絶縁性が保障されていればよいので、厚さには厳密な制限はない。
【００４３】
続いて、絶縁層２２上に、同様のＣＶＤ法により、厚さが５ｎｍのＳｉ活性層を積層する。なお、後に形成するグラフェンシート２６の厚さはフラーレン分子２４の堆積量で制御されるために、Ｓｉ活性層の厚さには特に制限はない。続いて、積層したＳｉ活性層を、幅２０ｎｍ程度、長さ１０００ｎｍ程度に四塩化炭素（ＣＣｌ４）などを用いたドライエッチングにより必要領域以外のＳｉ活性層を除去して、Ｓｉ活性層２３を形成する。なお、図６（Ａ）では、Ｓｉ活性層２３を１つ形成した場合を示しているが、第２の実施の形態のように、必要に応じて複数形成するようにしてもよい。また、ここでは、絶縁層２２上にＳｉ活性層２３を形成する場合について説明したが、絶縁層上に薄いＳｉ層が形成してある基板として、例えば、市販のＳＯＩ（Silicon On Insulator）基板を用いても構わない。以上、図６（Ａ）に示す構成が得られる。
【００４４】
次いで、図６（Ｂ）を参照しながら説明する。絶縁層２２上およびＳｉ活性層２３上に１ＭＬ分のフラーレン分子２４を堆積する。フラーレン分子２４は、例えば市販のものでもよく、種類としては、Ｃ６０、Ｃ７０またはＣ８２などが存在するが、特に限定はしない。また、フラーレン分子２４を堆積させる方法としては、例えば、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法を用いる。フラーレン分子２４を堆積させる真空槽内において、フラーレン分子２４が詰め込まれた「るつぼ」を抵抗加熱により温度を上昇させることで、フラーレン分子２４を分子線にて絶縁層２２およびＳｉ活性層２３上に一様に堆積させることができる。また、「るつぼ」の温度は５００℃から６００℃、１×１０−９Ｔｏｒｒ以下の高真空下であり、温度によりフラーレン分子２４の堆積レートを調整することができる。真空槽の真空度によりフラーレン分子２４の昇華温度は異なるため、フラーレン分子２４を昇華中に水晶振動子膜厚計によりレート調整を行う。典型的な堆積レートは、１ＭＬ／ｍｉｎ以下である。特に、１ＭＬ以下の低い堆積量を必要とする場合のレートは遅くすることが好ましい。以上、図６（Ｂ）に示す構成が得られる。
【００４５】
次いで、図６（Ｃ）を参照しながら説明する。Ｓｉ活性層２３上および絶縁層２２上にフラーレン分子２４の堆積後、余分なフラーレン分子２４を脱離させるために加熱する。この加熱の際、Ｓｉ活性層２３表面と直接接触するフラーレン分子２４は強い化学結合を有するために脱離しない。一方、Ｓｉ活性層２３表面に接触していない２ＭＬ目以上や絶縁層２２上のフラーレン分子２４は互いに物理吸着しているため、加熱により容易に脱離する。そして、この際の加熱温度が低い場合は、１ＭＬ目以上のフラーレン分子２４が残存する可能性があり、加熱温度が高い場合は、炭化物層であるＳｉＣ層が形成される前にＳｉ原子が昇華してしまう可能性がある。そこで、第３の実施の形態では、１００℃から９００℃ほどの温度で加熱して、Ｓｉ活性層２３に堆積させた２ＭＬ目以上および絶縁層２２上のフラーレン分子２４を脱離させて、１ＭＬ目のフラーレン分子２４のみをＳｉ活性層２３上に残した。このようにして、Ｓｉ活性層２３の表面に対して常に一定量のＣ原子を供給することが可能となる。なお、このＳｉ活性層２３およびフラーレン分子２４は炭化物層であるＳｉＣ層の原料となる。以上、図６（Ｃ）に示すような構成を得られる。
【００４６】
次いで、図７（Ａ）を参照しながら説明する。Ｓｉ活性層２３上にフラーレン分子２４の堆積後、８５０℃以上、１１００℃未満の、例えば、１０００℃程度で加熱する。この際の加熱は１×１０−２Ｔｏｒｒ以下の高真空下で、Ｓｉ基板２１への抵抗加熱、ヒーター加熱またはランプ加熱により行う。加熱方法は目的の温度に昇温できればよく、特に限定はない。Ｓｉ活性層２３とフラーレン分子２４とは、強い化学結合（化学吸着）を有するため、加熱によっても脱離せず、更なる高温の加熱によりＳｉＣ層（図示を省略）に変化する。
【００４７】
続いて、形成したＳｉＣ層を１１００℃から２０００℃の温度によって加熱し、ＳｉＣ層からＳｉ原子を昇華させて、グラフェンシート２６が形成される。この際の加熱は１×１０−２Ｔｏｒｒ以下の高真空下で、ヒーター加熱またはランプ加熱などにより行う。なお、ＳｉＣ層の形成とＳｉ原子の昇華とを例えば１１００℃から２０００℃の温度で加熱して同時に行ってもよい。また、Ｓｉ活性層２３の材料はＳｉに限定されず、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、Ｃｕをはじめ、炭化物を形成可能であればその候補となる。以上、図７（Ａ）で示される構成が形成される。
【００４８】
次いで、図７（Ｂ）を参照しながら説明する。グラフェンシート２６の形成後、フォトリソグラフィなどによりレジストをパターニングし、厚さ５ｎｍ程度のＴｉおよび厚さ１００ｎｍ程度のＰｔなどを堆積し、リフトオフによりソース・ドレイン電極２７を形成する。これらの電極材料は電子ビーム蒸着法やスパッタ法などを用いて堆積される。また、電極材料としては通電可能であればよく、特に制限はない。以上、図７（Ｂ）で示される構成が形成される。
【００４９】
最後に、図５（Ａ）を参照しながら説明する。ソース・ドレイン電極２７の形成後、パターニングを行い、例えば、ＡＬＤ（Atomic Layer Deposition：原子層積層）法にて、酸化アルミニウム（Ａｌ２Ｏ３）を堆積し、厚さが１０ｎｍ程度のゲート絶縁膜２８ａを形成する。
【００５０】
続いて、ゲート絶縁膜２８ａ上に、パターニングを行って、厚さが５ｎｍ程度のＴｉおよび厚さが１００ｎｍ程度のＰｔを堆積させて、幅が２００ｎｍのゲート電極２８を形成する。
【００５１】
以上の工程によって、チャネル材としてグラフェンシート２６が用いられたトップゲート型半導体装置２０を形成することができる。
一方、図５（Ｂ）に示すバックゲート型半導体装置２０ａでは、ソース・ドレイン電極２７の形成後（図７（Ｂ））、パターニングを行い、例えば、ＡＬＤ法にて、Ａｌ２Ｏ３を堆積し、厚さが１０ｎｍ程度の絶縁膜２８ｂを形成する。Ｓｉ基板２１の裏面に、厚さが５ｎｍ程度のＴｉおよび厚さが１００ｎｍ程度のＰｔを堆積させて、ゲート電極２８を形成することで、バックゲート型半導体装置２０ａを製造することができる。
【００５２】
なお、第３の実施の形態では、トップゲート型およびバックゲート型半導体装置２０，２０ａの場合について説明したが、その他、埋め込みゲート構造（図示を省略）などを用いてもよい。また、第３の実施の形態では、エッチングしたＳｉ活性層２３からグラフェンシート２６を形成する場合について説明したが、Ｓｉ活性層からグラフェンシートを形成して、所望の形状にグラフェンシートを加工するようにしてもよい。
【００５３】
次に、第４の実施の形態について説明する。
第４の実施の形態では、第３の実施の形態と異なり、フラーレン分子をＳｉ活性層上に堆積させる前に、Ｓｉ活性層をエッチングし、エッチングしたＳｉ活性層の両側に、遷移金属薄膜をスパッタ法などで成膜して、グラフェンシートおよびソース・ドレイン電極を同時に形成する場合を例に挙げて説明する。
【００５４】
図８は、第４の実施の形態における半導体装置であって、（Ａ）はトップゲート型の、（Ｂ）はバックゲート型の断面模式図である。
トップゲート型半導体装置３０は、図８（Ａ）に示すように、Ｓｉ基板３１、Ｓｉ基板３１上の絶縁層３２、絶縁層３２上のグラフェンシート３６、グラフェンシート３６の両側の絶縁層３２上の、遷移金属炭化物で構成されるソース・ドレイン電極３７、そして、グラフェンシート３６上のゲート絶縁膜３８ａおよびゲート電極３８から構成されている。
【００５５】
そして、バックゲート型半導体装置３０ａは、図８（Ｂ）に示すように、Ｓｉ基板３１、Ｓｉ基板３１上の絶縁層３２、絶縁層３２上のグラフェンシート３６、グラフェンシート３６の両側の絶縁層３２上の、遷移金属炭化物で構成されるソース・ドレイン電極３７、そして、グラフェンシート３６上の絶縁膜３８ｂ、Ｓｉ基板３１の裏面のゲート電極３８から構成されている。
【００５６】
次に、トップゲート型半導体装置３０の製造方法について図面を参照して説明する。
図９は、第４の実施の形態における半導体装置の製造方法であって、（Ａ）はシリコン活性層および遷移金属薄膜の形成工程、（Ｂ）はシリコン活性層上および遷移金属薄膜上のフラーレン分子の堆積工程、（Ｃ）はグラフェンシートおよびソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
【００５７】
まず、図９（Ａ）を参照しながら説明する。Ｓｉ基板３１上に、第３の実施の形態と同様にして、厚さが５０ｎｍから１０００ｎｍ程度の絶縁層３２を形成する。
続いて、絶縁層３２上に、第３の実施の形態と同様にして、厚さが５ｎｍ程度のＳｉ活性層を形成し、さらに、幅２０ｎｍ程度、長さ１０００ｎｍ程度にＣＣｌ４などを用いたドライエッチングによりＳｉ活性層３３を形成する。なお、図９（Ａ）では、Ｓｉ活性層３３を１つ形成した場合を示しているが、第２の実施の形態のように、必要に応じて複数形成するようにしてもよい。
【００５８】
続いて、Ｓｉ活性層３３の両側の絶縁層３２上に、蒸着法やスパッタ法にて、Ｓｉ活性層３３と同様に厚さが５ｎｍ程度のＴｉ層３７ａを成膜する。なお、Ｔｉ層３７ａは遷移金属またはそれらの合金で構成されていればよく、他の具体例としては、Ｗ、Ｔａ、ＴｉＮ、ＴｉＳｉ、Ａｌなどのいずれかまたはこれらの合金が挙げられる。なお、ここでも、絶縁層３２上にＳｉ活性層３３を形成する場合について説明したが、絶縁層上に薄いＳｉ層が形成してある基板として、例えば、市販のＳＯＩ基板を用いても構わない。以上、図９（Ａ）で示される構成が形成される。
【００５９】
次いで、図９（Ｂ）を参照しながら説明する。Ｓｉ活性層３３およびＴｉ層３７ａ上に、第３の実施の形態と同様にして、１ＭＬ分のＣ６０のフラーレン分子３４を堆積する。なお、フラーレン分子３４の堆積方法や用いる種類なども第３の実施の形態と同様とする。以上、図９（Ｂ）で示される構成が形成される。
【００６０】
次いで、図９（Ｃ）を参照しながら説明する。Ｓｉ活性層３３およびＴｉ層３７ａ上へのフラーレン分子３４の堆積後、第３の実施の形態と同様にして、８５０℃以上、１１００℃未満の、例えば、１０００℃程度で加熱する。この際の加熱は１×１０−２Ｔｏｒｒ以下の高真空下で、Ｓｉ基板３１への抵抗加熱、ヒーター加熱またはランプ加熱により行う。Ｓｉ活性層３３とフラーレン分子３４とが化学結合によりＳｉＣ層（図示を省略）に変化する。さらに、この加熱時において、フラーレン分子３４はＴｉ層３７ａから脱離せずに、互いに化学結合して、遷移金属炭化物であるチタンカーバイド（ＴｉＣ）に変化してソース・ドレイン電極３７となる。遷移金属の種類は、グラフェンシートを形成する温度においても遷移金属炭化物の金属原子が昇華しない材料であればよい。
【００６１】
続いて、形成したＳｉＣ層を１１００℃から２０００℃の温度によってＳｉ原子を昇華させて、グラフェンシート３６が形成される。この際、第３の実施の形態と同様にして、加熱は１×１０−２Ｔｏｒｒ以下の高真空下で、ヒーター加熱またはランプ加熱により行う。なお、ＳｉＣ層の形成とＳｉＣ層からのＳｉ原子の昇華を例えば１３５０℃の温度で加熱して同時に行うことも可能である。また、既に述べたように、Ｓｉ活性層３３の材料はＳｉに限定されず、Ｔｉ、Ｗ、Ｔａ、窒化タンタル（ＴａＮ）、ＴｉＮ、ＴｉＳｉ、Ｐｔ、Ａｌ、Ａｕ、Ａｇ、Ｃｕをはじめ、炭化物を形成可能であればその候補となる。以上、図９（Ｃ）で示される構成が形成される。
【００６２】
最後に、図８（Ａ）を参照しながら説明する。第３の実施の形態と同様にして、ソース・ドレイン電極３７の形成後、パターニングを行い、例えば、ＡＬＤ法にて、Ａｌ２Ｏ３を堆積し、厚さが１０ｎｍ程度のゲート絶縁膜３８ａを形成する。
【００６３】
続いて、ゲート絶縁膜３８ａ上に、パターニングを行って、厚さが５ｎｍ程度のＴｉおよび同様に１００ｎｍ程度のＰｔを堆積させて、幅が２００ｎｍのゲート電極３８を形成する。
【００６４】
以上の工程によって、チャネル材としてグラフェンシート３６が用いられたトップゲート型半導体装置３０を形成することができる。
一方、バックゲート型半導体装置３０ａでは、ソース・ドレイン電極３７の形成後（図９（Ｃ））、パターニングを行い、例えば、ＡＬＤ法にて、Ａｌ２Ｏ３を堆積し、厚さが１０ｎｍ程度の絶縁膜３８ｂを形成する。そして、Ｓｉ基板３１の裏面に、厚さが５ｎｍ程度のＴｉおよび同様に１００ｎｍ程度のＰｔを堆積させて、幅が２００ｎｍのゲート電極３８を形成することで、バックゲート型半導体装置３０ａを製造することができる。
【００６５】
なお、第３の実施の形態と同様に、第４の実施の形態でも、埋め込みゲート構造などを用いることが可能である。
このように、第４の実施の形態では、ソース・ドレイン電極３７を構成する遷移金属炭化物はグラフェンシート３６をはじめとする炭素系の物質と良好なコンタクトを有するため、ソース・ドレイン電極３７とチャネルとの間の抵抗を大きく低減させることが可能となる。また、Ｓｉよりも昇華温度は高いため、遷移金属は昇華することなく、Ｓｉのみが昇華することで５ＭＬ程度のグラフェンシート３６を形成することが可能となる。また、その後、追加で電極金属を堆積する場合でも遷移金属炭化物から構成されるソース・ドレイン電極３７では金属と容易にコンタクトさせることが可能である。また、このような製造方法により、グラフェンシート３６を、触媒を用いずに、Ｓｉ基板３１上に絶縁層３２を介して形成することができるようになり、従来のシリコンＣＭＯＳトランジスタの製造プロセスとの整合性が大きく向上する。また、第３および第４の実施の形態で形成される半導体装置は、例えば、無線・携帯電話基地局用ハイパワーアンプ、サーバー・パーソナルコンピュータ用半導体素子、車載ＩＣ（Integrated Circuit）または電気自動車モーター駆動用トランジスタなどの電子機器に用いることができる。
【００６６】
最後に、第５の実施の形態について図面を参照しながら説明する。
第３および第４の実施の形態では、グラフェンシートをトランジスタのチャネル材に用いた場合について説明した。第５の実施の形態では、グラフェンシートをトランジスタなどの横配線に用いた場合について概要を説明する。
【００６７】
図１０は、第５の実施の形態の配線構造における要部断面模式図である。
配線構造４０は、上記概要、第１または第２の実施の形態で示したように、Ｓｉ基板４１上に絶縁層（図示を省略）を介してチャネル材としてグラフェンシート４２が形成されて、グラフェンシート４３の両側には、ソース・ドレイン電極４３が形成されている。さらに、グラフェンシート４３上には、ゲート絶縁膜４４およびゲート電極４５がそれぞれ形成されてトランジスタが構成される。これらに対し、横配線として、グラフェンシート４６がソース・ドレイン電極４３から外側へ向けて形成されており、さらに、ゲート電極４５上には、縦方向のプラグ配線としてカーボンナノチューブ４７を成長させ（なお、カーボンナノチューブの縦配線については、例えば、「M. Nihei et al., “Simultaneous Formation of Multiwall Carbon Nanotubes and their End-Bonded Ohmic Contacts to Ti Electrodes for Future ULSI Interconnects”, JapanJournal of Applied Physics, 43, 2004, 1856−1859」を参照）、これらが、層間絶縁膜４８で覆われている。なお、グランフェンシート４２，４６およびソース・ドレイン電極４３をＴｉＣで形成することによって、チャネル部、横配線およびソース・ドレイン電極を同時に形成することができる。また、ゲート電極４５は、例えば、ＴｉＮで構成される。
【００６８】
このようにしてＳｉ基板４１上に絶縁層（図示を省略）を介して形成された、層数の制御が可能で、高い結晶性を持つグラフェンシート４２，４６と導電部であるカーボンナノチューブ４７と接続させることで、チャネル材だけでなく、横配線さらには電極材料としても利用することができる。
【００６９】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【図面の簡単な説明】
【００７０】
【図１】本発明の概要におけるグラフェンシートの製造工程であって、（Ａ）はフラーレン分子の堆積工程、（Ｂ）は炭化物層の形成工程、（Ｃ）はグラフェンシートの形成工程をそれぞれ示した断面模式図である。
【図２】本発明の概要におけるシリコン活性層の表面に吸着したフラーレン分子の平面模式図である。
【図３】第１の実施の形態におけるグラフェンシートの製造工程の、（Ａ）は絶縁層に覆われた基板、（Ｂ）はフラーレン分子の堆積工程、（Ｃ）は炭化物層の形成工程、（Ｄ）はグラフェンシートの形成工程をそれぞれ示した断面模式図である。
【図４】第２の実施の形態における複数形成されたシリコン活性層の平面模式図である。
【図５】第３の実施の形態における半導体装置であって、（Ａ）はトップゲート型の、（Ｂ）はバックゲート型の断面模式図である。
【図６】第３の実施の形態における半導体装置の製造方法であって、（Ａ）はシリコン活性層の形成工程、（Ｂ）はフラーレン分子の堆積工程、（Ｃ）はフラーレン分子の脱離工程をそれぞれ示す断面模式図である。
【図７】第３の実施の形態における半導体装置の製造方法であって、（Ａ）はグラフェンシートの形成工程、（Ｂ）はソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
【図８】第４の実施の形態における半導体装置であって、（Ａ）はトップゲート型の、（Ｂ）はバックゲート型の断面模式図である。
【図９】第４の実施の形態における半導体装置の製造方法であって、（Ａ）はシリコン活性層および遷移金属薄膜の形成工程、（Ｂ）はシリコン活性層上および遷移金属薄膜上のフラーレン分子の堆積工程、（Ｃ）はグラフェンシートおよびソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
【図１０】第５の実施の形態の配線構造における要部断面模式図である。
【符号の説明】
【００７１】
１１ 基板
１２ 絶縁層
１３ 活性層
１４ フラーレン分子
１５ 炭化物層
１６ グラフェンシート
【特許請求の範囲】
【請求項１】
基板上に絶縁層を介して形成した活性層にフラーレン分子を堆積する工程と、
前記活性層および前記フラーレン分子を加熱して炭化物層を形成する工程と、
前記炭化物層をさらに加熱する工程と、
を有することを特徴とするグラフェンシートの製造方法。
【請求項２】
前記活性層は、シリコン、チタン、タングステン、タンタル、窒化チタン、チタンシリサイド、白金、アルミニウム、金、銀、銅のいずれかを含むことを特徴とする請求項１記載のグラフェンシートの製造方法。
【請求項３】
前記炭化物層を形成する工程は、８５０℃以上、１１００℃未満の温度で加熱することを特徴とする請求項１または２に記載のグラフェンシートの製造方法。
【請求項４】
前記炭化物層をさらに加熱する工程は、１１００℃以上、２０００℃以下の温度で実行することを特徴とする請求項１乃至３のいずれか１項に記載のグラフェンシートの製造方法。
【請求項５】
基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、活性層を形成する工程と、
前記活性層上に、フラーレン分子を堆積させる工程と、
前記活性層および前記フラーレン分子を加熱して、炭化物層を形成する工程と、
前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、
前記グラフェンシートの両端にソース・ドレイン電極部を形成する工程と、
前記グラフェンシート上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁層上に、活性層および前記活性層の両側に金属層を形成する工程と、
前記活性層上および前記金属層上にフラーレン分子を堆積させる工程と、
前記フラーレン分子、前記活性層および前記金属層を加熱して、炭化物層およびソース・ドレイン電極部を形成する工程と、
前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、
前記グラフェンシート上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
基板と、
前記基板上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成されたグラフェンシートと、
前記グラフェンシートの両側に形成された、金属炭化物からなるソース・ドレイン電極部と、
前記グラフェンシート上に形成された第２の絶縁膜と、
前記第２の絶縁膜上、または、前記基板の裏面に形成されたゲート電極部と、
を有することを特徴とする半導体装置。
【請求項１】
基板上に絶縁層を介して形成した活性層にフラーレン分子を堆積する工程と、
前記活性層および前記フラーレン分子を加熱して炭化物層を形成する工程と、
前記炭化物層をさらに加熱する工程と、
を有することを特徴とするグラフェンシートの製造方法。
【請求項２】
前記活性層は、シリコン、チタン、タングステン、タンタル、窒化チタン、チタンシリサイド、白金、アルミニウム、金、銀、銅のいずれかを含むことを特徴とする請求項１記載のグラフェンシートの製造方法。
【請求項３】
前記炭化物層を形成する工程は、８５０℃以上、１１００℃未満の温度で加熱することを特徴とする請求項１または２に記載のグラフェンシートの製造方法。
【請求項４】
前記炭化物層をさらに加熱する工程は、１１００℃以上、２０００℃以下の温度で実行することを特徴とする請求項１乃至３のいずれか１項に記載のグラフェンシートの製造方法。
【請求項５】
基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、活性層を形成する工程と、
前記活性層上に、フラーレン分子を堆積させる工程と、
前記活性層および前記フラーレン分子を加熱して、炭化物層を形成する工程と、
前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、
前記グラフェンシートの両端にソース・ドレイン電極部を形成する工程と、
前記グラフェンシート上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁層上に、活性層および前記活性層の両側に金属層を形成する工程と、
前記活性層上および前記金属層上にフラーレン分子を堆積させる工程と、
前記フラーレン分子、前記活性層および前記金属層を加熱して、炭化物層およびソース・ドレイン電極部を形成する工程と、
前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、
前記グラフェンシート上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
基板と、
前記基板上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成されたグラフェンシートと、
前記グラフェンシートの両側に形成された、金属炭化物からなるソース・ドレイン電極部と、
前記グラフェンシート上に形成された第２の絶縁膜と、
前記第２の絶縁膜上、または、前記基板の裏面に形成されたゲート電極部と、
を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−１４３７６１（Ｐ２００９−１４３７６１Ａ）
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願番号】特願２００７−３２２４０８（Ｐ２００７−３２２４０８）
【出願日】平成１９年１２月１３日（２００７．１２．１３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願日】平成１９年１２月１３日（２００７．１２．１３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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