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ソースドライバ、電気光学装置、電子機器及び駆動方法
説明

ソースドライバ、電気光学装置、電子機器及び駆動方法

【課題】 パーシャル表示による低消費電力化とチップ面積の縮小化に伴う低コスト化と実現するソースドライバ、電気光学装置、電子機器及び駆動方法を提供する。
【解決手段】 ソースドライバ520は、階調電圧に基づいてソース線Sを駆動するインピーダンス変換回路IPCと、非表示電圧をインピーダンス変換回路IPCの出力に供給するためのパーシャルスイッチPSWと、インピーダンス変換回路毎に設けられPSデータが保持されるPSデータ保持回路PSregと、縦パーシャル制御信号PTVに基づいてPSデータをマスクする第1のマスク回路MASKとを含む。第1のマスク回路MASKの出力に基づき、インピーダンス変換回路IPCの動作電流を停止すると共にパーシャルスイッチPSWをオンに設定し、或いは、インピーダンス変換回路IPCがソース線Sを駆動すると共にパーシャルスイッチPSWをオフに設定する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ソースドライバ、これを用いた電気光学装置、電子機器及び駆動方法に関する。
【背景技術】
【0002】
従来より、携帯電話機等の電子機器に用いられる液晶パネル(電気光学装置)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す)等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【0003】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【0004】
そして、近年、携帯電話機等の携帯型の電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【0005】
このようなアクティブマトリクス方式の液晶パネルを駆動する場合、液晶パネルのソース線を駆動するソースドライバの中に、出力バッファとして機能するインピーダンス変換回路が設けられる。このインピーダンス変換回路として、ボルテージフォロワ接続された演算増幅器(ボルテージフォロワ回路)が採用される。これにより、高い駆動能力が得られるが、その一方で演算増幅器の動作電流により消費電力が増大する。このような液晶パネルを駆動する場合、液晶パネルの表示可能領域の一部のみを表示状態にすると共に、他の部分を非表示状態にすることで、消費電力を低減させることができる。
【特許文献1】特開平11−184434号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
複数のソース線及び複数のゲート線を含むアクティブマトリクス方式の液晶パネルの表示可能領域の一部を表示状態にした表示領域、他の部分を非表示状態にした非表示領域に設定するパーシャル表示を行う場合、表示領域及び非表示領域がソース線やゲート線により区分される。そしてソース線を駆動するソースドライバやゲート線を走査するゲートドライバが、それぞれの領域を表示状態又は非表示状態に設定する。
【0007】
ソースドライバがソース線により区分されるパーシャル表示を行う場合、表示領域に表示させるための表示データと共に非表示領域において非表示状態にするためのオフ表示データも取り込む。そしてソースドライバは、表示データに基づいて表示領域のソース線を駆動し、オフ表示データに基づいて非表示領域のソース線を駆動する。これにより、選択されゲート線に接続された画素電極に、ソース線の電圧を印加でき、表示状態及び非表示状態を設定できる。
【0008】
しかしながら、ゲート線により区分されるパーシャル表示を行う場合、ゲートドライバは、例えば表示領域のゲート線に選択電圧を出力し、非表示領域のゲート線に一度だけ選択電圧を出力した後に次のフレーム以降では該選択電圧を出力しないように制御する必要があった。そして、ゲート線により区分される表示領域や非表示領域に関わらず、ソースドライバは、毎回1走査ライン分のソース線を駆動していた。そのため、ソースドライバは、ゲート線により区分されるとはいえ、非表示領域に対してもソース線を駆動することとなり、無駄な電力を消費していた。
【0009】
またソース線を駆動するためのインピーダンス変換回路の演算増幅器には、その出力を帰還させるパスに発振防止用のコンデンサが挿入されて発振防止が図られる。
【0010】
ところが、演算増幅器に発振防止用のコンデンサを設けると、回路規模を縮小させることが困難となる。特に、出力バッファとしてソースドライバに適用する場合、演算増幅器が例えば720本分のソース線毎に設けられることとなり、チップ面積が増大しコスト高を招く。
【0011】
また演算増幅器は、例えば差動増幅器と出力回路とを含む。そして、差動増幅器の反応速度(応答速度)に比べて、出力回路の反応速度が非常に速い場合がある。この場合、出力回路は、負荷容量が増えると反応速度が遅くなる。その結果、差動増幅器の反応速度と出力回路の反応速度とが近づき、発振し易くなる。これは、液晶パネルのサイズが拡大すると演算増幅器の出力負荷も増大するため、発振に対する余裕が少なくなることを意味する。
【0012】
更に出力負荷に合わせて発振防止用のコンデンサの容量値を変化させる必要があり、回路内にコンデンサを形成すると、コンデンサのトリミングを行うためにスイッチ素子等が新たに必要となる上に、コンデンサの特性自体も悪化させる。
【0013】
以上のように、低コスト化及び液晶パネルのサイズの拡大化を考慮すると、ボルテージフォロワ回路は、その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さいものを採用することが望ましい。こうすることで、発振防止用のコンデンサを不要にでき、且つ液晶パネルのサイズが拡大して出力の負荷が重くなるほど位相余裕が大きくなって、発振を抑えることができるようになる。
【0014】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、パーシャル表示による低消費電力化とチップ面積の縮小化に伴う低コスト化と実現するソースドライバ、電気光学装置、電子機器及び駆動方法を提供することにある。
【課題を解決するための手段】
【0015】
上記課題を解決するために本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
表示データに対応した階調電圧に基づいて前記ソース線を駆動するインピーダンス変換回路と、
一端に非表示電圧が供給され、他端が前記インピーダンス変換回路の出力に接続された第1のスイッチ回路と、
前記インピーダンス変換回路毎に又は1画素を構成する複数のドット数分のインピーダンス変換回路毎に設けられ、パワーセーブデータが保持されるパワーセーブデータ保持回路と、
1水平走査期間単位で変化する第1のマスク制御信号に基づいて前記パワーセーブデータをマスクする第1のマスク回路とを含み、
前記第1のマスク回路の出力に基づいてパワーセーブ制御を行う場合には、前記インピーダンス変換回路の動作電流を停止又は制限してその出力をハイインピーダンス状態に設定すると共に前記第1のスイッチ回路を導通状態に設定し、
前記第1のマスク回路の出力に基づいてパワーセーブ制御を行わない場合には、前記インピーダンス変換回路が前記階調電圧に基づいてその出力を駆動すると共に前記第1のスイッチ回路を非導通状態に設定するソースドライバに関係する。
【0016】
本発明によれば、1出力毎、又は1画素を構成する複数のドット数分の出力毎に、細かくインピーダンス変換動作を停止させるインピーダンス変換回路を指定できるようになる。このため、細かくインピーダンス変換回路のパワーセーブ制御を指定できる。更に、ゲートドライバに対して不要な制御を行うことなく、駆動が不要な領域の走査時にソース線を駆動させないように制御できる。そのため、より一層低消費電力化を図ることが可能となる。
【0017】
更に第1のマスク制御信号に基づいてパワーセーブデータ保持回路に保持されたパワーセーブデータに関わらず、インピーダンス変換回路及び第1のスイッチ回路に対して、パワーセーブ制御を不要にしたり、パワーセーブデータに応じてパワーセーブ制御をオン又はオフできるようになる。従って、きめ細かいパーシャル表示制御により、無駄な消費電流を有効に削減できる。
【0018】
また本発明に係るソースドライバでは、
前記インピーダンス変換回路が、
その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さくてもよい。
【0019】
一般に、ソースドライバの電気的特性や性能を評価する際、テスト対象の一部のインピーダンス変換回路にのみテスト用負荷をつけ、テスト非対象のインピーダンス変換回路の出力は負荷が未接続状態となる。そのため、本発明に係るインピーダンス変換回路を採用する場合、テスト非対象のインピーダンス変換回路が発振し易くなり、精度良く電気的特性等を評価できなくなるが、発振防止用コンデンサを不要にできる。
【0020】
従って、インピーダンス変換回路毎に、或いは1画素を構成する複数のドット数分のインピーダンス変換回路毎に、パワーセーブデータ保持回路を設けることで、評価対象のインピーダンス変換回路のみをイネーブル状態に設定でき、テスト非対象のインピーダンス変換回路の発振による影響を受けなくすることができるようになる。この結果、発振防止用のコンデンサを不要にし、且つ精度の高い評価が可能なインピーダンス変換回路を含むソースドライバを提供できるようになる。即ち、チップ面積の縮小化に伴う低コスト化のみならずテストに費やすコストの低減も実現できるソースドライバを提供できる。
【0021】
また本発明に係るソースドライバでは、
1水平走査期間単位で変化する第2のマスク制御信号に基づいて前記パワーセーブデータをマスクする第2のマスク回路を含み、
前記第1のマスク回路が、
前記第1のマスク制御信号に基づいて前記第2のマスク回路の出力をマスクすることができる。
【0022】
本発明によれば、第2のマスク制御信号に基づいて、ソース線により区分される非表示領域を走査時にソース線の駆動を停止できるため、より一層の低消費電力化を図ることができる。
【0023】
また本発明に係るソースドライバでは、
前記インピーダンス変換回路の入力及び出力をバイパスするための第2のスイッチ回路を含み、
1水平走査期間内に変化する駆動期間指定信号により指定される1水平走査期間内の第1の期間では、前記第1のマスク回路の出力に基づいて前記第2のスイッチ回路を非導通状態にすると共に前記インピーダンス変換回路が前記階調電圧に基づいてその出力を駆動し、
前記第1の期間後の第2の期間では、前記第2のスイッチ回路を導通状態にすると共に前記インピーダンス変換回路の動作電流を停止又は制限してその出力をハイインピーダンス状態に設定することができる。
【0024】
本発明によれば、消費電流の大半を占めるインピーダンス変換回路の動作電流を最小限に抑えることができるようになる。
【0025】
また本発明に係るソースドライバでは、
前記表示データを記憶するための表示データメモリを含み、
前記表示データメモリから読み出された前記表示データの所定のビットが、前記パワーセーブデータとして前記パワーセーブデータ保持回路に格納されてもよい。
【0026】
本発明によれば、表示データと同様の経路でパワーセーブデータをソースドライバに設定できるようになるので、パワーセーブデータを設定するための付加回路を最小限に抑えることができるようになる。
【0027】
また本発明に係るソースドライバでは、
前記インピーダンス変換回路は、
前記階調電圧が入力信号して供給されるボルテージフォロワ回路と、
前記ボルテージフォロワの出力に直列に接続された抵抗回路とを含み、
前記ボルテージフォロワ回路が、
前記入力信号及び前記ボルテージフォロワ回路の出力信号の差分を増幅する差動部と、
前記差動部の出力に基づいて前記ボルテージフォロワ回路の出力信号を出力する出力部とを含み、
前記抵抗回路を介して、前記ソース線を駆動することができる。
【0028】
本発明においては、無限大の入力インピーダンスに対して小さいインピーダンスに変換するために一般的に用いられるボルテージフォロワ回路の出力に抵抗回路を設け、該抵抗回路を介してソース線を駆動している。こうすることで、出力部のスルーレート(反応速度)を、抵抗回路の抵抗値とソース線の負荷容量とで調整できるようになる。従って、差動部の出力のスルーレートと該差動部にその出力を帰還させる出力部の出力のスルーレートとの関係で定まる発振を防止するためにインピーダンス変換回路に設けられる位相補償用コンデンサを不要にできる。
【0029】
また本発明に係るソースドライバでは、
前記差動部の出力のスルーレートが、
前記出力部の出力のスルーレートと同じ又は前記出力部の出力のスルーレートより大きくてもよい。
【0030】
本発明においては、負荷未接続時ではインピーダンス変換回路の位相余裕が小さく、負荷接続時には出力部の出力のスルーレートが小さくなってインピーダンス変換回路の位相余裕が大きくなる。従って、負荷未接続時において位相余裕を考慮することで、負荷接続時における発振を確実に防止できるようになる。
【0031】
また本発明は、
複数のソース線と、
複数のゲート線と、
各スイッチング素子が前記複数のゲート線の1つ及び前記複数のソース線の1つに接続される複数のスイッチング素子と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。
【0032】
本発明によれば、パーシャル表示による低消費電力化と低コスト化と実現する電気光学装置を提供できる。
【0033】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【0034】
本発明によれば、パーシャル表示による低消費電力化と低コスト化と実現する電気光学装置を含む電子機器を提供できる。
【0035】
また本発明は、
電気光学装置のソース線を駆動するための駆動方法であって、
表示データに対応した階調電圧に基づいて前記ソース線を駆動するインピーダンス変換回路毎に又は1画素を構成する複数のドット数分のインピーダンス変換回路毎にパワーセーブデータを保持し、
1水平走査期間単位で変化する第1のマスク制御信号に基づいて前記パワーセーブデータをマスクした結果に基づいて、前記インピーダンス変換回路の動作電流を停止又は制限してその出力をハイインピーダンス状態に設定すると共に前記インピーダンス回路の出力に非表示電圧を供給し、或いは前記インピーダンス変換回路が前記階調電圧に基づいてその出力を駆動する駆動方法に関係する。
【0036】
また本発明に係る駆動方法では、
1水平走査期間単位で変化する第2のマスク制御信号に基づいて前記パワーセーブデータをマスクした結果を、前記第1のマスク制御信号に基づいてマスクし、
該第1のマスク制御信号に基づくマスク結果に基づいて、前記インピーダンス変換回路の動作電流を停止又は制限してその出力をハイインピーダンス状態に設定すると共に前記インピーダンス回路の出力に非表示電圧を供給し、或いは前記インピーダンス変換回路が前記階調電圧に基づいてその出力を駆動することができる。
【発明を実施するための最良の形態】
【0037】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【0038】
1. 電気光学装置
図1に、本実施形態のソースドライバを適用した電気光学装置を含む表示装置のブロック図の例を示す。図1では、電気光学装置として液晶パネルが採用される。図1では、この液晶パネルを含む表示装置を液晶装置という。
【0039】
液晶装置(広義には表示装置)510は、液晶パネル(広義には電気光学装置)512、ソースドライバ(ソース線駆動回路)520、ゲートドライバ(ゲート線駆動回路)530、コントローラ540、電源回路542を含む。なお、液晶装置510にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【0040】
ここで液晶パネル512は、複数のゲート線(広義には走査線)と、複数のソース線(広義にはデータ線)と、ゲート線及びソース線により特定される画素電極を含む。この場合、ソース線に薄膜トランジスタTFT(Thin Film Transistor、広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【0041】
より具体的には、液晶パネル512はアクティブマトリクス基板(例えばガラス基板)に形成される。このアクティブマトリクス基板には、図1のY方向に複数配列されそれぞれX方向に伸びるゲート線G〜G(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるソース線S〜S(Nは2以上の自然数)とが配置されている。また、ゲート線G(1≦K≦M、Kは自然数)とソース線S(1≦L≦N、Lは自然数)との交差点に対応する位置に、薄膜トランジスタTFTKL(広義にはスイッチング素子)が設けられている。
【0042】
TFTKLのゲート電極はゲート線Gに接続され、TFTKLのソース電極はソース線Sに接続され、TFTKLのドレイン電極は画素電極PEKLに接続されている。この画素電極PEKLと、画素電極PEKLと液晶素子(広義には電気光学物質)を挟んで対向する対向電極VCOM(コモン電極)との間には、液晶容量CLKL(液晶素子)及び補助容量CSKLが形成されている。そして、TFTKL、画素電極PEKL等が形成されるアクティブマトリクス基板と、対向電極VCOMが形成される対向基板との間に液晶が封入され、画素電極PEKLと対向電極VCOMの間の印加電圧に応じて画素の透過率が変化するようになっている。
【0043】
なお、対向電極VCOMに与えられる電圧は、電源回路542により生成される。また、対向電極VCOMを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。
【0044】
ソースドライバ520は、表示データ(画像データ)に基づいて液晶パネル512のソース線S〜Sを駆動する。一方、ゲートドライバ530は、液晶パネル512のゲート線G〜Gを順次走査する。
【0045】
コントローラ540は、図示しない中央演算処理装置(Central Processing Unit:C
PU)等のホストにより設定された内容に従って、ソースドライバ520、ゲートドライバ530及び電源回路542を制御できる。
【0046】
より具体的には、コントローラ540又はホストは、ソースドライバ520に対しては、例えばソースドライバ520及びゲートドライバ530の動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路542に対しては、対向電極VCOMの電圧の極性反転タイミングの制御を行う。ソースドライバ520は、コントローラ540又はホストによって設定された内容に対応したゲートドライバ制御信号をゲートドライバ530に供給し、ゲートドライバ530は、このゲートドライバ制御信号に基づいて制御される。またソースドライバ520には、対向電極VCOMの電圧の極性反転タイミングが通知される。ソースドライバ520は、この極性反転タイミングに同期して後述する極性反転信号POLを生成する。
【0047】
電源回路542は、外部から供給される基準電圧に基づいて、液晶パネル512の駆動に必要な各種の電圧や、対向電極VCOMの電圧を生成する。
【0048】
なお、図1では、液晶装置510がコントローラ540を含む構成になっているが、コントローラ540を液晶装置510の外部に設けてもよい。或いは、コントローラ540と共にホストを液晶装置510に含めるようにしてもよい。また、ソースドライバ520、ゲートドライバ530、コントローラ540、電源回路542の一部又は全部を液晶パネル512上に形成してもよい。
【0049】
1.1 ソースドライバ
図2に、図1のソースドライバ520の構成例を示す。
【0050】
ソースドライバ520は、表示データメモリとして表示データRAM(Random Access Memory)600を含む。この表示データRAM600には、静止画像又は動画像の表示データが格納される。表示データRAM600は、少なくとも1フレーム分の表示データを記憶できる。例えばホストが、静止画像の表示データを、直接ソースドライバ520に転送する。また例えばコントローラ540が、動画像の表示データをソースドライバ520に転送する。
【0051】
ソースドライバ520は、ホストとの間のインタフェースを行うためのシステムインタフェース回路620を含む。システムインタフェース回路620が、ホストとの間で送受信される信号のインタフェース処理を行うことで、ホストは、システムインタフェース回路620を介して、制御コマンド又は静止画像の表示データをソースドライバ520に設定したり、ソースドライバ520のステータスリードや表示データRAM600の読み出しを行うことができるようになっている。
【0052】
ソースドライバ520は、コントローラ540との間のインタフェースを行うためのRGBインタフェース回路622を含む。RGBインタフェース回路622がコントローラ540との間で送受信される信号のインタフェース処理を行うことで、コントローラ540は、RGBインタフェース回路622を介して、動画像の表示データをソースドライバ520に設定することができるようになっている。
【0053】
システムインタフェース回路620及びRGBインタフェース回路622は、制御ロジック624に接続される。制御ロジック624は、ソースドライバ520全体の制御を司る回路ブロックである。制御ロジック624は、システムインタフェース回路620又はRGBインタフェース回路622を介して入力された表示データを表示データRAM600に書き込む制御を行う。
【0054】
また制御ロジック624は、システムインタフェース回路620を介してホストから入力された制御コマンドをデコードし、そのデコード結果に対応した制御信号を出力してソースドライバ520の各部を制御する。制御コマンドが例えば表示データRAM600からの読み出しを指示する場合、表示データRAM600からの読み出し制御を行って読み出した表示データを、システムインタフェース回路620を介してホストに出力する処理を行う。また、制御ロジック624は、制御コマンドにより、後述するパワーセーブ(Power Save:以下、PSと略す)データの設定を行うための制御も行う。
【0055】
ソースドライバ520は、表示タイミング発生回路640、発振回路642を含む。表示タイミング発生回路640は、発振回路642が発生した表示用クロックから、表示データラッチ回路608、ラインアドレス回路610、駆動回路650、ゲートドライバ制御回路630へのタイミング信号を生成する。
【0056】
ゲートドライバ制御回路630は、システムインタフェース回路620を介して入力されたホストからの制御コマンドに対応して、ゲートドライバ530を駆動するためのゲートドライバ制御信号(1水平走査期間周期のクロック信号CPV、1垂直走査期間の開始を示すスタートパルス信号STV、リセット信号等)を出力する。
【0057】
表示データRAM600に記憶される表示データの記憶領域は、ロウアドレス及びカラムアドレスによって特定される。ロウアドレスは、ロウアドレス回路602によって指定される。カラムアドレスは、カラムアドレス回路604によって指定される。システムインタフェース回路620又はRGBインタフェース回路622を介して入力された表示データは、I/Oバッファ回路606でバッファリングされた後に、ロウアドレス及びカラムアドレスによって特定される表示データRAM600の記憶領域に書き込まれる。また、ロウアドレス及びカラムアドレスによって特定される表示データRAM600の記憶領域から読み出された表示データは、I/Oバッファ回路606でバッファリングされた後にシステムインタフェース回路620を介して出力される。
【0058】
ラインアドレス回路610は、ゲートドライバ制御回路630の1水平走査期間周期のクロック信号CPVに同期して、駆動回路650に出力する表示データを表示データRAM600から読み出すためのラインアドレスを指定する。表示データRAM600から読み出された表示データは、表示データラッチ回路608にラッチされた後に、駆動回路650に出力される。
【0059】
駆動回路650は、ソース線への出力毎に設けられた複数の駆動出力回路を含む。各駆動出力回路は、インピーダンス変換回路を含む。インピーダンス変換回路は、ボルテージフォロワ回路を含み、表示データラッチ回路608からの表示データに対応した階調電圧に基づいてソース線を駆動する。ボルテージフォロワ回路は、その出力に負荷が未接続のときの位相余裕(Phase Margin)が該出力に負荷が接続されたときの位相余裕より小さい。
【0060】
ソースドライバ520は、内部電源回路660を含む。内部電源回路660は、電源回路542から供給された電源電圧を用いて、液晶表示に必要な電圧を発生する。内部電源回路660は、基準電圧発生回路662を含む。基準電圧発生回路662は、高電位側電源電圧(システム電源電圧)VDD及び低電位側電源電圧(システム接地電源電圧)VSSを分圧した複数の階調電圧を発生する。例えば1ドット当たりの表示データが6ビットの場合、基準電圧発生回路662は64(=2)種類の階調電圧を発生する。各階調電圧は、表示データに対応付けられる。そして駆動回路650は、表示データラッチ回路608からのデジタルの表示データに基づいて、基準電圧発生回路662が発生した複数の階調電圧のいずれかを選択し、デジタルの表示データに対応するアナログの階調電圧を駆動出力回路に出力する。そして、駆動出力回路のインピーダンス変換回路が、この階調電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、駆動回路650は、ソース線毎に設けられたインピーダンス変換回路を含み、各インピーダンス変換回路のボルテージフォロワ回路が階調電圧をインピーダンス変換して、各ソース線に出力する。
【0061】
1.2 ゲートドライバ
図3に、図1のゲートドライバ530の構成例を示す。
【0062】
ゲートドライバ530は、シフトレジスタ532、レベルシフタ534、出力バッファ536を含む。
【0063】
シフトレジスタ532は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ532は、ゲートドライバ制御回路630からのクロック信号CPVに同期してスタートパルス信号STVをフリップフロップに保持すると、順次クロック信号CPVに同期して隣接するフリップフロップにスタートパルス信号STVをシフトする。ここで入力されるスタートパルス信号STVは、ゲートドライバ制御回路630からの垂直同期信号である。
【0064】
レベルシフタ534は、シフトレジスタ532からの電圧のレベルを、液晶パネル512の液晶素子とTFTのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば20V〜50Vの高い電圧レベルが必要になる。
【0065】
出力バッファ536は、レベルシフタ534によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【0066】
2. 本実施形態のソースドライバ
図4に、本実施形態におけるソースドライバの要部の構成図を示す。図4では、図2の駆動回路650の構成例を示している。また1ドット当たりの表示データが6ビットであり、基準電圧発生回路662が階調電圧V0〜V63を発生させるものとする。
【0067】
駆動回路650は、ソース線への出力毎に設けられた駆動出力回路OUT〜OUTを含む。各駆動出力回路は、インピーダンス変換回路を含む。インピーダンス変換回路は、ボルテージフォロワ回路を含む。ボルテージフォロワ回路は、その入力に供給された階調電圧に基づいてインピーダンス変換動作を行って、その出力に接続されるソース線を駆動する。このボルテージフォロワ回路は、差動部と出力部とを含む。差動部は、金属酸化膜半導体(Metal Oxide Semiconductor:以下MOSと略す)トランジスタにより構成された差動増幅回路を含む。差動増幅回路の動作電流を流すことで、インピーダンス変換動作を行うことができ、該動作電流を停止又は制限することでインピーダンス変換動作を停止させることができるようになっている。
【0068】
駆動回路650は、第1〜第NのデコーダDEC1〜DECを含む。第1〜第NのデコーダDEC〜DECのそれぞれは、駆動出力回路(インピーダンス変換回路、ボルテージフォロワ回路)に対応して設けられている。各デコーダには、表示データRAM600(より詳細には表示データラッチ回路608)からの表示データD0〜D5(その反転データXD0〜XD5を含む)が入力される。また各デコーダには、基準電圧発生回路662からの階調電圧信号線GVL0〜GVL63が接続される。そして、各デコーダは、表示データD0〜D5、XD0〜XD5に対応した階調電圧信号線を選択し、該信号線と駆動出力回路の入力とを電気的に接続する。こうすることで、各インピーダンス変換回路(各ボルテージフォロワ回路)の入力に、インピーダンス変換回路(ボルテージフォロワ回路)に対応して設けられたデコーダによって選択された階調電圧を供給できる。
【0069】
図5に、図4のソースドライバの詳細な構成図を示す。但し、図5において図4と同一部分には同一符号を付して適宜説明を省略する。図5では、図4の基準電圧発生回路662及び第1〜第NのデコーダDEC〜DECの構成例を示している。
【0070】
図5に示すように、基準電圧発生回路662は、ガンマ補正抵抗を含む。ガンマ補正抵抗は、高電位側電源電圧VDDと低電位側電源電圧VSSとの間の電圧を抵抗分割した分割電圧Vi(0≦i≦63、iは整数)を階調電圧Viとして抵抗分割ノードRDNiに出力する。階調電圧信号線GVLiには、階調電圧Viが供給される。
【0071】
図4及び図5において、各駆動出力回路は、インピーダンス変換回路の他に、PSデータ保持回路を含む。即ち、ソースドライバ520は、各インピーダンス変換回路が表示データに対応して供給される階調電圧に基づいて複数のソース線S〜Sを駆動する複数のインピーダンス変換回路IPC〜IPCと、複数のインピーダンス変換回路IPC〜IPCのそれぞれに設けられ各PSデータ保持回路にPSデータが保持される複数のPSデータ保持回路PSreg〜PSregとを含む。
【0072】
なお図4及び図5では、PSデータ保持回路がインピーダンス変換回路(ボルテージフォロワ回路)毎に設けられているが、本発明はこれに限定されるものではない。例えばPSデータ保持回路が、1画素を構成する複数のドット数分のインピーダンス変換回路(ボルテージフォロワ回路)毎に設けられてもよい。この場合、1画素がRGBの3ドットから構成される場合、1画素のR成分用、G成分用及びB成分用のインピーダンス変換回路(ボルテージフォロワ回路)毎に、1つのPSデータ保持回路が設けられる。
【0073】
ここで、PSデータ保持回路は、PSデータを保持する。このPSデータは、インピーダンス変換回路(ボルテージフォロワ回路)のインピーダンス変換動作をイネーブル(enable)状態又はディセーブル(disable)状態にするためのデータである。
【0074】
図6に、PSデータの説明図を示す。
【0075】
ここでは、ソースドライバ520のN本の出力を模式的に示している。
【0076】
インピーダンス変換動作がイネーブル状態に設定されたインピーダンス変換回路は、階調電圧に基づいてソース線を駆動する。インピーダンス変換動作がディセーブル状態に設定されたインピーダンス変換回路は、例えば動作電流を停止又は制限してインピーダンス変換動作を停止し、その出力をハイインピーダンス状態に設定する。
【0077】
従って、図6に示すようにソースドライバ520のN本の出力のうち例えば中央部分のみをイネーブル状態にし、両端部分をディセーブル状態にする場合、イネーブル状態にするインピーダンス変換回路に対応して設けられたPSデータ保持回路に保持されるPSデータを例えば「1」にし、ディセーブル状態にするインピーダンス変換回路に対応して設けられたPSデータ保持回路に保持されるPSデータを例えば「0」にする。各インピーダンス変換回路のボルテージフォロワ回路は、当該インピーダンス変換回路に対応して設けられたPSデータ保持回路に保持されたPSデータに基づいて、インピーダンス変換動作の停止制御が行われる。即ち、PSデータが「1」に設定されたPSデータ保持回路に対応したインピーダンス変換回路では、パワーセーブ制御が解除され、PSデータが「0」に設定されたPSデータ保持回路に対応したインピーダンス変換回路では、パワーセーブ制御が行われることを意味する。
【0078】
こうすることで、1出力毎、又は1画素を構成するドット数分の出力毎に、細かくインピーダンス変換動作を停止させるインピーダンス変換回路を指定でき、細かいパワーセーブ制御を実現できる。
【0079】
例えば、本実施形態によれば、ソース線により表示領域及び非表示領域が区分されるパーシャル表示を行う場合、ソース線単位で表示領域を定めることができる。そのため、例えば8画素を1ブロックとするブロック単位のパワーセーブ制御を行う場合に比べて、不要なソース線の駆動を抑え、電力消費を低減させることができるようになる。
【0080】
また本実施形態では、ボルテージフォロワ回路が、その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さい。そのため、その出力を帰還させるパスに発振防止用のコンデンサを不要にでき、且つ出力の反応速度を高速化できる反面、出力に負荷が未接続のときに最も発振し易くなる。従って、複数のインピーダンス変換回路のうち一部にテスト用負荷を接続してテストする場合、テスト非対象のインピーダンス変換回路のボルテージフォロワ回路が負荷未接続状態となり、テスト非対象のインピーダンス変換回路のボルテージフォロワ回路が発振する可能性が高い。該ボルテージフォロワ回路が発振した場合には、電源を共通とするテスト対象のインピーダンス変換回路の正確な消費電流等を評価できなくなる。
【0081】
そこで図4及び図5に示すように、1出力毎、又は1画素を構成する複数のドット数分の出力毎に、細かくインピーダンス変換動作を停止させるインピーダンス変換回路(ボルテージフォロワ回路)を指定できるようにする。これにより、テスト対象のインピーダンス変換回路のみをイネーブル状態に設定でき、テスト非対象のインピーダンス変換回路の発振による影響を受けなくすることができるようになる。この結果、発振防止用のコンデンサを不要にし、且つ精度の高い評価が可能なインピーダンス変換回路を含むソースドライバを提供できるようになる。即ち、チップ面積の縮小化に伴う低コスト化のみならずテストに費やすコストの低減も実現できるソースドライバを提供できる。
【0082】
このようなPSデータは、例えば初期化処理において設定されることが望ましい。また、実際に液晶パネルを駆動している間にPSデータを変更する場合には、いわゆる非表示期間に変更されることが望ましい。
【0083】
また本実施形態では、第1〜第NのPSデータ保持回路PSreg〜PSregに設定するPSデータが、一旦表示データRAM600に設定される。その後、制御ロジック624又は駆動回路650が、表示データRAM600から読み出して第1〜第NのPSデータ保持回路PSreg〜PSregに設定する制御を行う。
【0084】
図4に示すように、表示データRAM600では、液晶パネル512の水平走査ラインの表示データが、同じロウアドレスで指定される記憶領域に格納される。そして、この場合、表示データRAM600の所定の記憶領域は、表示データとPSデータの記憶領域として共用されることになる。ソースドライバ520の出力が240×3(1画素分のドット数)で、表示可能な最大画面サイズのライン数が340ラインであるものとすると、表示データRAM600の最終ラインである340ライン目の表示データの記憶領域がPSデータの記憶領域と共用される。1つのボルテージフォロワ回路に必要なPSデータが1ビットで、1ドット当たりの表示データのビット数が6(D0〜D5)であるとすると、340ライン目の各表示データの最上位ビットであるデータD5の記憶領域に、PSデータが保持される。
【0085】
このとき、複数のインピーダンス変換回路IPC〜IPCの中で指定された2つのインピーダンス変換回路によって特定されるインピーダンス変換回路群のインピーダンス変換動作をイネーブル状態に設定するためのPSデータを生成し、該PSデータを表示データRAM600の上記の記憶領域に設定する。
【0086】
例えば図6において、インピーダンス変換回路IPC、IPC121を指定した場合、インピーダンス変換回路IPC〜IPC121をイネーブル状態に設定するためのPSデータが生成される。本実施形態では、更にインピーダンス変換回路IPC〜IPC、IPC122〜IPCをディセーブル状態に設定するためのPSデータが生成され、表示データRAM600の上記の記憶領域に設定される。
【0087】
2.1 駆動出力回路
本実施形態におけるソースドライバ520は、各ソース線を以下の駆動出力回路で駆動することで、表示領域及び非表示領域がソース線により区分されるパーシャル表示のみならず、表示領域及び非表示領域がゲート線により区分されるパーシャル表示を行うことができる。以下では、表示領域及び非表示領域がソース線により区分されるパーシャル表示を「横パーシャル表示」と呼び、表示領域及び非表示領域がゲート線により区分されるパーシャル表示を「縦パーシャル表示」と呼ぶ。横パーシャル表示は1水平走査期間単位のパーシャル表示制御であり、縦パーシャル表示は1水平走査期間内のパーシャル表示制御である。
【0088】
図7に、図4の駆動出力回路OUTの構成例の回路図を示す。なお、駆動出力回路OUTは、図7に示すすべての回路を含む必要はなく、図7に示す回路の一部が駆動出力回路OUT以外の他の回路ブロックにあってもよい。図7では、駆動出力回路OUTの構成例を示すが、他の駆動出力回路OUT〜OUTも同様である。
【0089】
図8(A)〜図8(D)は、図7において入力される各種信号の説明図を示す。
【0090】
図7において、駆動出力回路OUTのインピーダンス変換回路IPCには、表示データに対応した階調電圧が入力電圧Vinとして供給される。そしてインピーダンス変換回路IPCは、入力電圧Vinに基づいてソース線Sを駆動できる。このインピーダンス変換回路IPCは、ボルテージフォロワ回路である。
【0091】
PSデータ保持回路PSregは、Dフリップフロップにより実現される。PSデータ保持回路PSregには、入力電圧(階調電圧)Vinを選択するための表示データD0〜D5のうち最上位ビットD5が、PSデータPSDとして入力される。PSデータ保持回路PSregは、クロック信号PCLKの立ち上がりでPSデータPSDを取り込む。PSデータPSDは、図8(A)に示すようにHレベルのときPSオフ(解除)、LレベルのときPSオンを指定する。
【0092】
インピーダンス変換回路IPCの出力には、パーシャルスイッチ(第1のスイッチ回路)PSWの一端が接続される。パーシャルスイッチPSWの他端には、極性反転信号POLの反転信号が入力されるインバータINVの出力が接続される。インバータINVは、極性反転信号POLの反転信号に基づいてシステム電源電圧VDD又はシステム接地電源電圧VSSを非表示電圧として出力する。システム電源電圧VDD又はシステム接地電源電圧VSSは、極性反転が行われる対向電極VCOMの正極性用又は負極性用の電圧と等しい。従って、パーシャルスイッチPSWが導通状態のとき、対向電極VCOMの電圧と等しい電圧をソース線Sに供給できる。
【0093】
更にインピーダンス変換回路IPCの動作電流が、パワーセーブ制御信号opcに基づいて停止又は制限される。インピーダンス変換回路IPCの動作電流が停止又は制限されたとき、その出力がハイインピーダンス状態に設定される。このパワーセーブ制御信号opc及びパーシャルスイッチPSWの制御信号pscは、PSデータ保持回路PSregに取り込まれたPSデータPSDと縦パーシャル制御信号PTV(広義には第1のマスク制御信号)に基づいて生成できる。縦パーシャル制御信号PTVは、1水平走査期間単位で変化する信号である。即ち、縦パーシャル制御信号PTVは、1水平走査期間の開始タイミングに同期して変化する。図8(B)に示すように、縦パーシャル表示期間のとき、縦パーシャル制御信号PTVがHレベルとなる。
【0094】
制御信号pscは、第1のマスク回路MASKにおいて、PSデータ保持回路PSregに保持されたPSデータを、縦パーシャル制御信号PTVに基づいてマスクすることで生成される。
【0095】
そして、この制御信号pscに基づいて、インピーダンス変換回路IPCの動作電流を停止又は制限してその出力をハイインピーダンス状態に設定すると共にパーシャルスイッチPSWを導通状態に設定する(PSオン制御)。又は制御信号pscに基づいて、インピーダンス変換回路IPCが入力電圧Vinに基づいてその出力を駆動すると共にパーシャルスイッチPSWを非導通状態に設定する(PSオフ制御)。即ち、インピーダンス変換回路IPCが動作するときは、パーシャルスイッチPSWが非導通状態に設定され、インピーダンス変換回路IPCが動作を停止するときはパーシャルスイッチPSWが導通状態に設定される。
【0096】
こうすることで、縦パーシャル制御信号PTVにより指定された通常表示期間では、PSデータ保持回路PSregに保持されたPSデータPSDに関わらず、インピーダンス変換回路IPC及びパーシャルスイッチPSWに対してPSオフ制御を行うことができる。また、縦パーシャル制御信号PTVにより指定された縦パーシャル表示期間では、インピーダンス変換回路IPC及びパーシャルスイッチPSWに対して、PSデータ保持回路PSregに保持されたPSデータPSDに応じてPSオン制御又はPSオフ制御を行うことができる。
【0097】
また本実施形態のように、図7に示すように、第2のマスク回路MASKにより、横パーシャル制御信号PTH(第2のマスク制御信号)に基づいてPSデータPSDをマスクしてから、第1のマスク回路MASKにおいて、縦パーシャル制御信号PTVに基づいて第2のマスク回路MASKの出力をマスクしてもよい。横パーシャル制御信号PTHは、1水平走査期間単位で変化する信号である。即ち、横パーシャル制御信号PTHは、1水平走査期間の開始タイミングに同期して変化する。図8(C)に示すように、横パーシャル表示期間のとき、横パーシャル制御信号PTHがHレベルとなる。
【0098】
こうすることで、横パーシャル制御信号PTHにより指定された通常表示期間では、上述のように縦パーシャル制御信号PTVによりPSオン制御又はPSオフ制御が行われる。また、横パーシャル制御信号PTHにより指定された横パーシャル表示期間では、PSデータ保持回路PSregに保持されたPSデータPSDに関わらず、インピーダンス変換回路IPC及びパーシャルスイッチPSWに対してPSオン制御を行うことができる。
【0099】
このような駆動出力回路OUTでは、インピーダンス変換回路IPCの動作電流により大半の電流が消費される。従って、インピーダンス変換回路IPCの低消費電力化を図ることで、駆動出力回路OUTを含むソースドライバ520の低消費電力化を実現できる。そこで本実施形態では、図7に示すように、インピーダンス変換回路IPCの入力及び出力をバイパスするためのバイパススイッチBSW(第2のスイッチ回路)を設けることが望ましい。この場合、駆動期間指定信号としての制御信号ALLPSを用いて、バイパススイッチBSWのスイッチ制御とインピーダンス変換回路IPCの動作停止制御とが行われる。制御信号ALLPSは、1水平走査期間内に変化する信号であり、図8(D)に示すように各期間を指定できる。
【0100】
図9に、バイパススイッチBSWのスイッチ制御とインピーダンス変換回路IPCの動作停止制御のタイミングの一例を示す。
【0101】
制御信号ALLPSにより、1水平走査期間(1H。広義には駆動期間)内の第1の期間t1と、該1水平走査期間内であって第1の期間t1後の第2の期間t2とが指定される。そして、第1の期間t1では、バイパススイッチBSWを非導通状態に設定するようにバイパス制御信号bscを生成する。また、インピーダンス変換回路IPCの動作をオンして、インピーダンス変換回路IPCが入力電圧Vinに基づいてその出力を駆動するように、パワーセーブ制御信号opcを生成する。
【0102】
そして、第2の期間t2では、バイパススイッチBSWを導通状態に設定するようにバイパス制御信号bscを生成する。また、インピーダンス変換回路IPCの動作電流を停止又は制限して、インピーダンス変換回路IPCの出力がハイインピーダンス状態に設定されるように、パワーセーブ制御信号opcを生成する。
【0103】
以上のように、バイパススイッチBSWのスイッチ制御を行うバイパス制御信号bscは、制御信号ALLPSと制御信号pscとに基づいて生成される。また、パワーセーブ制御信号opcもまた、制御信号ALLPSと制御信号pscとに基づいて生成される。
【0104】
このように制御することで、第1の期間t1では、インピーダンス変換回路IPCの高い駆動能力でソース線Sを駆動して、目的とする電圧に短時間で近付けることができる。また、第2の期間t2では、入力電圧Vinがそのままソース線Sに供給されて、目的とする電圧に到達させることができる。従って、電流消費の多いインピーダンス変換回路IPCの動作期間を最小限に抑えることができるので、消費電流を大幅に削減することができるようになる。
【0105】
なお制御信号pscによりインピーダンス変換回路IPCの動作電流が停止又は制限される場合は、パワーセーブ制御信号opc及びバイパス制御信号bscによりインピーダンス変換回路IPCがオフ、バイパススイッチBSWがオフとなる。
【0106】
以上説明した縦パーシャル制御信号PTV、横パーシャル制御信号PTH、極性反転信号POL及び制御信号ALLPSは、駆動出力回路OUT〜OUTの各駆動出力回路に共通に供給される。
【0107】
図10に、本実施形態におけるパーシャル表示の説明図を示す。
【0108】
図10では、図1の液晶パネル512の表示可能領域700に設定される各領域を模式的に示している。
【0109】
表示可能領域700は、図10のX方向に2つの領域に区分される。この2つの領域は、ソース線により区分される。より具体的には、ソース線を駆動するインピーダンス変換回路毎(或いは1画素を構成する複数のドット数分のインピーダンス変換回路毎)に設けられたPSデータ保持回路にLレベルが設定される領域とHレベルに設定される領域とに区分される。
【0110】
従って、図7に示す回路において、1垂直走査期間内では、縦パーシャル制御信号PTVがHレベルで横パーシャル制御信号PTHがLレベルである走査ラインを有する表示領域では、PSデータ保持回路がLレベルに設定された領域DA5では縦パーシャル領域となり、PSデータ保持回路がHレベルに設定された領域DA1では通常表示領域となる。即ち領域DA5では、パーシャルスイッチPSWが導通状態となり、極性反転タイミングに応じて、ソース線Sには対向電極VCOMと同じ電圧が供給される。一方、領域DA1では、インピーダンス変換回路IPC及びバイパススイッチBSWにより、入力電圧Vinに基づいてソース線Sが駆動される。この場合、縦パーシャル領域を駆動するインピーダンス変換回路の動作電流が停止又は制限されるため、消費電力を削減することができる。
【0111】
また、縦パーシャル制御信号PTVがHレベルで横パーシャル制御信号PTHがHレベルである走査ラインを有する領域DA2では、PSデータ保持回路の設定値に関わらず横パーシャル領域となる。即ち領域DA2では、パーシャルスイッチPSWが導通状態となり、極性反転タイミングに応じて、ソース線Sには対向電極VCOMと同じ電圧が供給される。この場合、横パーシャル領域の走査期間において、インピーダンス変換回路の動作電流が停止又は制限されるため、消費電力を削減することができる。
【0112】
更に、縦パーシャル制御信号PTVがLレベルで横パーシャル制御信号PTHがLレベルである走査ラインを有する表示領域では、PSデータ保持回路がLレベルに設定された領域DA4では通常表示領域となり、PSデータ保持回路がHレベルに設定された領域DA3でも通常表示領域となる。即ち領域DA3、DA4では、インピーダンス変換回路IPC及びバイパススイッチBSWにより、入力電圧Vinに基づいてソース線Sが駆動される。
【0113】
図11に、図7の駆動出力回路OUTの動作タイミングの一例を示す。
【0114】
図11に示すように、縦パーシャル制御信号PTVがHレベルで、横パーシャル制御信号PTHがLレベルの走査ラインでは、PSデータ保持回路に設定されたPSデータに応じて領域DA1又はDA5を設定できる。また縦パーシャル制御信号PTV及び横パーシャル制御信号PTHがHレベルの走査ラインでは、PSデータ保持回路に設定されたPSデータに関わらず領域DA2を設定できる。そして、縦パーシャル制御信号PTV及び横パーシャル制御信号PTHがLレベルの走査ラインでは、PSデータ保持回路に設定されたPSデータに関わらず通常表示領域(領域DA3又はDA4)を設定できる。
【0115】
図12に、本実施形態におけるパーシャル表示の効果の説明図を示す。
【0116】
図12は、電子機器としての携帯電話機に液晶パネル512が搭載されたときに、携帯電話機の待ち受け画面として液晶パネル512表示可能領域700の一部に画像が表示された状態を示している。表示可能領域700の表示領域710が、ゲート線により区分されて設けられているものとする。この表示領域710には、携帯電話機のバッテリ残量表示画像712、受信電波強度表示画像714、時計表示画像716が表示される。
【0117】
従来のソースドライバであれば、バッテリ残量表示画像712、受信電波強度表示画像714、時計表示画像716以外の領域720、722、724、726の部分もソース線を駆動していたため、無駄な電力を消費していた。これに対して本実施形態では、きめ細かくPSデータを設定でき、且つゲートドライバに対して不要な制御を行うことなく領域720、722、724、726の走査時にソース線を駆動させないようにできる。そのため、より一層低消費電力化を図ることが可能となる。
【0118】
図13(A)〜図13(D)は、本実施形態のパーシャル表示の他の例の説明図を示す。
【0119】
本実施形態では、例えば初期化時等において、各PSデータ保持回路にPSデータが設定される。そして、縦パーシャル制御信号PTV及び横パーシャル制御信号PTHにより、図13(A)に示すように、PSデータに関わらず表示可能領域全体を通常表示領域に設定できる。そして、消費電力を低減したいときに縦パーシャル制御信号PTVを変化させることで、図13(B)に示すように、縦パーシャル表示を実現できる。
【0120】
更に図13(B)に対して、領域730、734の走査ラインでは横パーシャル制御信号PTHをHレベル、領域732の走査ラインでは横パーシャル制御信号PTHをLレベルとすることで、図13(C)に示すウィンドウ表示を実現できる。なお同様にして、図13(D)に示す表示も可能である。
【0121】
以上のように、きめ細かいパーシャル表示を実現できるため、より一層の低消費電力化を実現できる。
【0122】
2.2 PSデータの設定
図14に、本実施形態におけるPSデータの設定方法を実現するPSデータ設定回路の構成例のブロック図を示す。
【0123】
このPSデータ設定回路450は、例えば図2の制御ロジック624又は駆動回路650に含まれる。
【0124】
PSデータ設定回路450は、コマンドデコーダ452、第1及び第2のパラメータ設定レジスタ454、456、RAMアクセス制御部460、PSデータ生成部470を含む。RAMアクセス制御部460は、ロウアドレス制御部462、カラムアドレス制御部464を含む。ロウアドレス制御部462は、表示データRAM600のロウアドレスを生成するためのロウアドレス制御信号をロウアドレス回路602に出力する。カラムアドレス制御部464は、表示データRAM600のカラムアドレスを生成するためのカラムアドレス制御信号をカラムアドレス回路604に出力する。
【0125】
コマンドデコーダ452は、ホストからの制御コマンドをデコードする。ホストからの制御コマンドは、図2のシステムインタフェース回路620を介して入力される。この制御コマンドの1つに、本実施形態におけるPSデータの設定を指定する制御コマンドとして予め設定された第1の設定コマンドが定義される場合、この第1の設定コマンドは2つのパラメータデータを有する。この2つのパラメータデータが、イネーブル状態に設定されるインピーダンス変換回路を指定するためのデータとなる。
【0126】
コマンドデコーダ452は、制御コマンドが第1の設定コマンドであると判別すると、該第1の設定コマンドに続いてホストから入力される2つのパラメータデータを、それぞれ第1及び第2のパラメータ設定レジスタ454、456に設定する。そしてコマンドデコーダ452は、RAMアクセス制御部460に表示データRAM600へのアクセス指示と、PSデータ生成部470へのPSデータの生成指示を行う。
【0127】
PSデータ生成部470は、第1及び第2のパラメータ設定レジスタ454、456の設定値に基づいてPSデータを生成できるようになっている。例えばインピーダンス変換回路IPCからインピーダンス変換回路IPCまで、順にPSデータを設定する場合に、第1のパラメータ設定レジスタ454の設定値に一致するインピーダンス変換回路まではPSデータが「0」、その後、第2のパラメータ設定レジスタ456の設定値に一致するまで同じPSデータ「1」を繰り返す。そして、第2のパラメータ設定レジスタ456の設定値に一致した後は、PSデータを「0」に戻す。
【0128】
RAMアクセス制御部460は、インピーダンス変換回路に対応するPSデータを書き込むためのアクセス制御信号、ロウアドレス制御信号、カラムアドレス制御信号や、インピーダンス変換回路に対応するPSデータを読み出すためのアクセス制御信号、ロウアドレス制御信号を出力する。
【0129】
図15に、図14に示すPSデータ設定回路450の動作例のフロー図を示す。
【0130】
まずコマンドデコーダ452が、ホストからの制御コマンドをデコードし、第1の設定コマンドであると判別したとき(ステップS10:Y)、該第1の設定コマンドに続いてホストから入力される2つのパラメータデータを、第1及び第2のパラメータ設定レジスタ454、456に取り込む(ステップS11)。
【0131】
続いて、コマンドデコーダ452は、PSデータ生成部470にPSデータの生成を指示する。PSデータ生成部470は、第1及び第2のパラメータ設定レジスタ454、456の設定値に基づいて、例えば上述のようにPSデータを生成する(ステップS12)。
【0132】
そしてコマンドデコーダ452は、RAMアクセス制御部460に、表示データRAM600へのPSデータの書き込みを指示する。これにより、PSデータが表示データRAM600に書き込まれる(ステップS13)。
【0133】
その後、コマンドデコーダ452は、ステップS13で書き込んだ表示データRAM600のPSデータを読み出す指示を、RAMアクセス制御部460に対して行い、表示データRAM600から読み出したPSデータを、各PSデータ保持回路に設定し(ステップS14)、一連の処理を終了する(エンド)。
【0134】
ステップS10において、ホストからの制御コマンドが第1の設定コマンドではないと判別されたとき(ステップS10:N)、コマンドデコーダ452は、該制御コマンドが表示データRAM600のPSデータを第1〜第NのPSデータ保持回路PSreg〜PSregに設定する制御コマンドとして予め定められた第2の設定コマンドであるか否かを判別する(ステップS15)。
【0135】
そしてコマンドデコーダ452が第2の設定コマンドであると判別したとき(ステップS15:Y)、ステップS14に進む。一方、コマンドデコーダ452が第2の設定コマンドではないと判別したとき(ステップS15:N)、一連の処理を終了する(エンド)。
【0136】
なお本実施形態では、PSデータを表示データと同様の経路でホスト等から設定できるようにしたため、ホストは表示データと同じようにPSデータを表示データRAM600に書き込むことができる。このときホストが第2の設定コマンドを入力することで、表示データRAM600に340ライン目の最上位ビットのデータがPSデータであると判断でき、該データをPSデータとして第1〜第NのPSデータ保持回路PSreg〜PSregに取り込ませる。
【0137】
図16に、図15のステップS13の処理例のフロー図を示す。
【0138】
コマンドデコーダ452によりPSデータの書き込み指示を受けたRAMアクセス制御部460は、ロウアドレス制御部462においてロウアドレス制御信号を出力する。これを受けたロウアドレス回路602は、図4の340ライン目の表示データの記憶領域を特定するためのロウアドレスを生成する(ステップS20)。
【0139】
続いてRAMアクセス制御部460は、カラムアドレス制御部464においてカラムアドレス制御信号を出力する。これを受けたカラムアドレス回路604は、図4の340ライン目の各カラムの表示データの記憶領域を特定するためのカラムアドレスを生成する(ステップS21)。そして、RAMアクセス制御部460は、書き込み用のアクセス制御信号を出力して、ステップS20により指定されたロウアドレスとステップS21により指定されたカラムアドレスとにより特定される記憶領域にPSデータを書き込む制御を行う(ステップS22)。
【0140】
PSデータ生成部470によって生成されたすべてのPSデータの書き込みが終了しないとき(ステップS23:N)、ステップS21に戻ってカラムアドレスを更新するためのカラムアドレス制御信号を出力する。
【0141】
こうしてPSデータの書き込みが終了すると(ステップS23:Y)、一連の処理を終了する(エンド)。
【0142】
図17に、図15のステップS14の処理例のフロー図を示す。
【0143】
コマンドデコーダ452によりPSデータの設定指示を受けたRAMアクセス制御部460は、ロウアドレス制御部462においてロウアドレス制御信号を出力する。そしてロウアドレス回路602は、図4の340ライン目の表示データの記憶領域を特定するためのロウアドレスを生成する(ステップS30)。
【0144】
続いてRAMアクセス制御部460は、読み出し用のアクセス制御信号を出力して、ステップS30により指定されたロウアドレスにより特定される記憶領域にPSデータを読み出す制御を行う(ステップS31)。
【0145】
最後に、コマンドデコーダ452は、ステップS31で読み出したPSデータを取り込むための指示信号を、第1〜第NのPSデータ保持回路PSreg〜PSregに出力し(ステップS32)、一連の処理を終了する(エンド)。
【0146】
なおステップS30では、ロウアドレスを指定するものとして説明したが、図2のラインアドレス回路610により、340ライン目のラインアドレスを生成するようにしてもよい。この場合、例えば図14のRAMアクセス制御部460がラインアドレス制御部を含み、ラインアドレス制御部が、ラインアドレス回路610に対し、340ライン目のラインアドレスを生成するためのラインアドレス制御信号を出力する。
【0147】
なお本実施形態では、一旦表示データRAM600にPSデータを格納した後にPSデータ保持回路に設定しているが、本発明はこれに限定されるものではない。例えばPSデータ保持回路を順次接続してシフトレジスタを構成し、PSデータをシフト動作により、各PSデータ保持回路に直接設定してもよい。
【0148】
2.3 インピーダンス変換回路
本実施形態におけるインピーダンス変換回路は、その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さいボルテージフォロワ回路を含む。以下、このようなインピーダンス変換回路について詳細に説明する。
【0149】
図18に、本実施形態におけるインピーダンス変換回路の構成例のブロック図を示す。図18に示す構成のインピーダンス変換回路が、図4又は図5に示す各駆動出力回路に含まれる。
【0150】
インピーダンス変換回路IPCは、ボルテージフォロワ回路VFと抵抗回路RCとを含み、容量性の負荷LDを駆動する。ボルテージフォロワ回路VFは、入力信号Vin(VI)をインピーダンス変換する。抵抗回路RCは、ボルテージフォロワ回路VFとインピーダンス変換回路IPCの出力との間に直列に接続される。そして、ボルテージフォロワ回路VFが、入力信号Vin(VI)及びボルテージフォロワ回路VFの出力信号Voutの差分を増幅する差動部DIFと、差動部DIFの出力に基づいてボルテージフォロワ回路の出力信号Voutを出力する出力部OCとを含む。なお差動部DIFは、パワーセーブ制御信号opc(図7のパワーセーブ制御信号opcに相当)に基づいて、動作電流を停止又は制限されるようになっている。
【0151】
そしてインピーダンス変換回路IPCが、抵抗回路RCを介して、インピーダンス変換回路の出力に接続される負荷LDを駆動する。このように、一般的に無限大の入力インピーダンスに対して小さいインピーダンスに変換するために用いられるボルテージフォロワ回路VFの出力に抵抗回路RCを設け、該抵抗回路RCを介して負荷LDを駆動している。こうすることで、出力部OCのスルーレート(反応速度)を、抵抗回路RCの抵抗値と負荷LDの負荷容量とで調整できるようになる。従って、差動部DIFの出力のスルーレートと該差動部DIFにその出力を帰還させる出力部OCの出力のスルーレートとの関係で定まる発振を防止するためにボルテージフォロワ回路VF(インピーダンス変換回路IPC)に設けられる位相補償用コンデンサを不要にできる。
【0152】
図19に、差動部DIF及び出力部OCの出力のスルーレートと発振との関係の説明図を示す。ここでは、差動部DIF及び出力部OCの出力のスルーレートと位相余裕との関係に着目して図示している。
【0153】
インピーダンス変換回路IPC(ボルテージフォロワ回路VF)は位相余裕が0になったときに発振する。位相余裕が大きいほど発振し難くなり、位相余裕が小さいほど発振し易くなる。位相余裕は、ボルテージフォロワ回路VFのように出力部OCの出力を差動部DIFの入力に帰還させる場合、差動部DIFの出力のスルーレート(差動部DIFの反応速度)と出力部OCの出力のスルーレート(出力部OCの反応速度)とにより決まる。
【0154】
ここで差動部DIFの出力のスルーレートは、差動部DIFへの入力のステップ変化に対する、差動部DIFの出力の単位時間当たりの変化量である。図18においては、例えば入力信号Vin(VI)が入力されてから、出力部OCの出力から帰還された出力信号Voutと該入力信号Vin(VI)との差分を増幅して変化した差動部DIFの出力の単位時間当たりの変化量に相当する。
【0155】
また差動部DIFの出力のスルーレートは、差動部DIFの反応速度に置き換えて考えることも可能である。この場合、差動部DIFの反応速度は、差動部DIFへの入力の変化に対して差動部DIFの出力が変化するまでの時間に相当する。図18においては、例えば入力信号Vin(VI)が入力されてから、出力部OCの出力から帰還された出力信号Voutと該入力信号Vin(VI)との差分を増幅し差動部DIFの出力を変化させるまでの時間に相当する。スルーレートが大きいほど反応速度が速く、スルーレートが小さいほど反応速度が遅い。このような差動部DIFの反応速度は、例えば差動部DIFの電流源の電流値によって定まる。
【0156】
また出力部OCの出力のスルーレートは、出力部OCへの入力のステップ変化に対する、出力の単位時間当たりの変化量である。図18においては、例えば差動部DIFの出力が変化してから、該差動部DIFの出力の変化に追従して出力信号Voutが変化するまでの時間に相当する。
【0157】
また出力部OCの出力のスルーレートは、出力部OCの反応速度に置き換えて考えることも可能である。この場合、出力部OCの反応速度は、出力部OCへの入力の変化に対して出力部OCの出力が変化するまでの時間に相当する。図18においては、例えば差動部DIFの出力が変化してから、該差動部DIFの出力の変化に追従して出力信号Voutが変化するまでの時間に相当する。このような出力部OCの反応速度は、例えば出力部OCの電流駆動能力、出力部OCの出力に接続される負荷によって定まる。
【0158】
そして、出力信号Voutの安定性に着目すると、差動部DIFの出力のスルーレートが出力部OCの出力のスルーレートに近づくと発振し易くなり、位相余裕が小さくなることを意味する。従って、差動部DIFの出力のスルーレートが出力部OCの出力のスルーレートより小さい(差動部DIFの反応速度が出力部OCの反応速度より遅い)場合、負荷LDが接続されない負荷未接続時では位相余裕が大きく、負荷接続時には出力部OCの出力のスルーレートが小さくなって位相余裕がより大きくなる。即ち、図20に示すように、負荷LDの負荷容量が大きくなると、位相余裕に対応する発振余裕度が小さくなり、Q1点において発振する。この場合、負荷未接続時において十分な発振余裕度があれば、負荷容量を考慮することで負荷接続時における発振を防止できる。
【0159】
また、差動部DIFの出力のスルーレートが出力部OCの出力のスルーレートより大きい場合(差動部DIFの反応速度が出力部OCの反応速度より速い)場合、負荷未接続時では位相余裕が小さく、負荷接続時には出力部OCの出力のスルーレートが小さく(出力部OCの反応速度がより遅く)なり位相余裕が大きくなる。また、差動部DIFの出力のスルーレートと出力部OCの出力のスルーレートが同じ(同等)の場合、即ち差動部DIFの反応速度が出力部OCの反応速度と同じ(ほぼ同等)の場合、負荷未接続時では位相余裕が小さく、負荷接続時には出力部OCの出力のスルーレートが小さくなって位相余裕が大きくなる。このため、図21に示すように、負荷LDの負荷容量が大きくなると、発振余裕度が大きくなり、Q2点において発振する。しかしながら、負荷未接続時においてQ2点より発振余裕度が大きくなるようにすることで、負荷接続時における発振を確実に防止できるようになる。本実施形態におけるボルテージフォロワ回路VFは、その出力の負荷未接続時の方が、負荷接続時より発振余裕度が小さく、負荷が重くなるほど発振余裕度が大きくなる。
【0160】
2.3.1 抵抗回路
図22(A)、図22(B)、図22(C)に、抵抗回路RCの構成例を示す。
【0161】
抵抗回路RCは、図22(A)に示すように可変抵抗素子50を含むことができる。この場合、抵抗回路RCの抵抗値と負荷LDの負荷容量値とによって、出力部OCの出力のスルーレート(出力部OCの反応速度)を調整できるようになる。なお、コントローラ540やホストによってその値が設定される抵抗値設定レジスタ52を設けることが望ましい。そして、抵抗値設定レジスタ52の設定内容に応じて、可変抵抗素子50の抵抗値を設定できることが望ましい。
【0162】
また抵抗回路RCは、図22(B)に示すようにアナログスイッチ素子ASWにより構成してもよい。アナログスイッチ素子ASWは、p型MOSトランジスタのソース及びドレインとn型MOSトランジスタのソース及びドレインがそれぞれ接続される。そして、p型MOSトランジスタ及びn型MOSトランジスタを同時にオンさせることで、p型MOSトランジスタ及びn型MOSトランジスタのオン抵抗によって、抵抗回路RCの抵抗値を定める。
【0163】
より具体的には、抵抗回路RCは、各アナログスイッチ素子が並列に接続された複数のアナログスイッチ素子を含むことができる。図22(B)では、3つのアナログスイッチ素子ASW1〜ASW3が並列に接続されているが、2つ又は4つ以上を並列に接続させてもよい。図22(B)では、各アナログスイッチ素子を構成するトランジスタのサイズをそれぞれ変更することで、各アナログスイッチ素子の抵抗値を異ならせることが望ましい。こうすることで、アナログスイッチ素子ASW1〜ASW3のうち少なくとも1つをオンさせて、抵抗回路RCによって実現できる抵抗値のバリエーションを増やすことが可能となる。
【0164】
なお、コントローラ540やホストによってその値が設定される抵抗値設定レジスタ54を設けることが望ましい。そして、抵抗値設定レジスタ54の設定内容に応じて、アナログスイッチ素子ASW1〜ASW3のオン又はオフを設定できることが望ましい。
【0165】
更に抵抗回路RCは、図22(C)に示すように、各アナログスイッチ素子が並列に接続された複数のアナログスイッチ素子を1単位として、複数単位を直列に接続するようにしてもよい。この場合、コントローラ540やホストによってその値が設定される抵抗値設定レジスタ56を設けることが望ましい。そして、抵抗値設定レジスタ56の設定内容に応じて、アナログスイッチ素子のオン又はオフを設定できることが望ましい。
【0166】
そして、図22(A)〜図22(C)のような抵抗回路RCを採用する場合、負荷LDの容量が大きくなるほど抵抗回路RCの抵抗値を小さく設定し、負荷LDの容量が小さくなるほど抵抗回路RCの抵抗値を大きく設定することが望ましい。抵抗回路RCの抵抗値と負荷容量値との積に基づいて負荷への充電時間が決まるため、ある一定以上の発振余裕度を持たせるとゲインが小さくなってしまうからである。
【0167】
2.3.2 ボルテージフォロワ回路
本実施形態では、上述のように差動部DIFの出力のスルーレートと出力部OCの出力のスルーレートとの相対的な関係で、回路の安定性を決めることができる。図19に示すように、差動部DIFの出力のスルーレートが、出力部OCの出力のスルーレートと同じ(同等)又は出力部OCの出力のスルーレートより大きいことが望ましい。
【0168】
以下に示す構成のボルテージフォロワ回路を採用することで、差動部DIFの出力のスルーレートを大きくすると共に、位相補償用コンデンサを不要とする構成を実現できる。
【0169】
図23に、本実施形態におけるボルテージフォロワ回路VFの構成例を示す。
【0170】
このボルテージフォロワ回路VFの差動部DIFは、p型(例えば第1の導電型)差動増幅回路100と、n型(例えば第2の導電型)差動増幅回路110とを含む。またボルテージフォロワ回路VFの出力部OCは、出力回路120を含む。p型差動増幅回路100、n型差動増幅回路110、及び出力回路120は、高電位側の電源電圧VDD(広義には第1の電源電圧)と低電位側の電源電圧VSS(広義には第2の電源電圧)との間の電圧を動作電圧とする。
【0171】
p型差動増幅回路100は、入力信号Vin及び出力信号Voutの差分を増幅する。p型差動増幅回路100は、出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)を有し、出力ノードND1及び反転出力ノードNXD1の間に入力信号Vin及び出力信号Voutの差分に対応した電圧を出力する。
【0172】
このp型差動増幅回路100は、第1のカレントミラー回路CM1と、p型(第1の導電型)の第1の差動トランジスタ対を有する。第1の差動トランジスタ対は、p型MOSトランジスタ(以下、MOSトランジスタを単にトランジスタと略す)PT1、PT2を含む。p型トランジスタPT1、PT2の各トランジスタのソースが第1の電流源CS1に接続されると共に、入力信号Vin及び出力信号Voutが各トランジスタのゲートに供給される。p型トランジスタPT1、PT2のドレイン電流は、第1のカレントミラー回路CM1によって生成される。p型トランジスタPT1のゲートに入力信号Vinが供給される。p型トランジスタPT2のゲートに出力信号Voutが供給される。p型トランジスタPT1のドレインが、出力ノードND1(第1の出力ノード)になる。p型トランジスタPT2のドレインが、反転出力ノードNXD1(第1の反転出力ノード)になる。
【0173】
ここで、第1の電流源CS1は、定電流発生用の定電圧Vrefpがゲートに接続されたp型トランジスタのドレインに、パワーセーブ制御用トランジスタを介して高電位側電源電圧VDDが供給される。このパワーセーブ制御用トランジスタのゲートには、パワーセーブ制御信号opcの反転信号が供給される。
【0174】
n型差動増幅回路110は、入力信号Vin及び出力信号Voutの差分を増幅する。n型差動増幅回路110は、出力ノードND2(第2の出力ノード)及び反転出力ノードNXD2(第2の反転出力ノード)を有し、出力ノードND2及び反転出力ノードNXD2の間に入力信号Vin及び出力信号Voutの差分に対応した電圧を出力する。
【0175】
このn型差動増幅回路110は、第2のカレントミラー回路CM2と、n型(第2の導電型)の第2の差動トランジスタ対を含む。第2の差動トランジスタ対は、n型トランジスタNT3、NT4を含む。n型トランジスタNT3、NT4の各トランジスタのソースが第2の電流源CS2に接続されると共に、入力信号Vin及び出力信号Voutが各トランジスタのゲートに供給される。n型トランジスタNT3、NT4のドレイン電流は、第2のカレントミラー回路CM2によって生成される。n型トランジスタNT3のゲートに入力信号Vinが供給される。n型トランジスタNT4のゲートに出力信号Voutが供給される。n型トランジスタNT3のドレインが、出力ノードND2(第2の出力ノード)になる。n型トランジスタNT4のドレインが、反転出力ノードNXD2(第2の反転出力ノード)になる。
【0176】
ここで、第2の電流源CS2は、定電流発生用の定電圧Vrefnがゲートに接続されたn型トランジスタのドレインに、パワーセーブ制御用トランジスタを介して低電位側電源電圧VSSが供給される。このパワーセーブ制御用トランジスタのゲートには、パワーセーブ制御信号opcが供給される。
【0177】
出力回路120は、p型差動増幅回路100の出力ノードND1(第1の出力ノード)の電圧とn型差動増幅回路110の出力ノードND2(第2の出力ノード)の電圧とに基づいて、出力信号Voutを生成する。
【0178】
この出力回路120は、n型(第2の導電型)の第1の駆動トランジスタNTO1とp型(第1の導電型)の第2の駆動トランジスタPTO1とを含む。第1の駆動トランジスタNTO1のゲート(電圧)は、p型差動増幅回路100の出力ノードND1(第1の出力ノード)の電圧に基づいて制御される。第2の駆動トランジスタPTO1のゲート(電圧)は、n型差動増幅回路110の出力ノード(ND2)(第2の出力ノード)の電圧に基づいて制御される。第2の駆動トランジスタPTO1のドレインは、第1の駆動トランジスタNTO1のドレインに接続される。そして出力回路120は、第1の駆動トランジスタNTO1のドレインの電圧(第2の駆動トランジスタPTO1のドレインの電圧)を、出力信号Voutとして出力する。
【0179】
更に本実施形態におけるボルテージフォロワ回路VFは、第1及び第2の補助回路130、140を含むことで、入力不感帯をなくし、且つ貫通電流を抑えると共に、第1及び第2の駆動トランジスタPTO1、NTO2のゲート電圧を高速に充電できるので差動部DIFの高速化を実現する。この結果、動作電圧の範囲を不要に広げることなく、貫通電流を抑えて低消費電力化と高速化とを実現する。
【0180】
ここで、第1の補助回路130は、入力信号Vin及び出力信号Voutに基づいて、p型差動増幅回路100の出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)のうち少なくとも一方を駆動する。また第2の補助回路140は、入力信号Vin及び出力信号Voutに基づいて、n型差動増幅回路110の出力ノードND2(第2の出力ノード)及び第2の反転出力ノード(NXD2)のうち少なくとも一方を駆動する。
【0181】
そして、p型トランジスタPT1(第1の差動トランジスタ対を構成するトランジスタのうち入力信号Vinがゲートに供給されるトランジスタ)のゲート・ソース間(ゲートとソースとの間)の電圧の絶対値がp型トランジスタPT1の閾値電圧の絶対値より小さいとき、第1の補助回路130が、出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)の少なくとも一方を駆動することで、第1の駆動トランジスタNTO1のゲート電圧を制御する。
【0182】
更に、n型トランジスタNT3(第2の差動トランジスタ対を構成するトランジスタのうち入力信号Vinがゲートに供給されるトランジスタ)のゲート・ソース間の電圧の絶対値がn型トランジスタNT3の閾値電圧の絶対値より小さいとき、第2の補助回路140が、出力ノードND2(第2の出力ノード)及び反転出力ノードNXD2(第2の反転出力ノード)の少なくとも一方を駆動することで、第2の駆動トランジスタPTO1のゲート電圧を制御する。
【0183】
図24に、図23に示すボルテージフォロワ回路VFの動作説明図を示す。
【0184】
ここで、高電位側の電源電圧をVDD、低電位側の電源電圧をVSS、入力信号の電圧をVin、p型トランジスタPT1の閾値電圧をVthp、n型トランジスタNT3の閾値電圧Vthnとする。
【0185】
VDD≧Vin>VDD−|Vthp|では、p型トランジスタがオフ、n型トランジスタがオンとなる。ここでp型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、p型トランジスタがオフとは、カットオフ領域であることを意味する。同様にn型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、n型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、VDD≧Vin>VDD−|Vthp|では、p型差動増幅回路100は動作せず(オフ)、n型差動増幅回路110は動作する(オン)。そこで第1の補助回路130の動作をオン(出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)の少なくとも一方を駆動させ)し、第2の補助回路140の動作をオフ(出力ノードND2(第2の出力ノード)及び反転出力ノードNXD1(第2の反転出力ノード)を駆動させない)する。このように、p型差動増幅回路100が動作しない範囲で、第1の補助回路130によりp型差動増幅回路100の出力ノードND1(反転出力ノードNXD1)を駆動することで、p型差動増幅回路100の第1の差動トランジスタ対の入力不感帯の範囲の入力信号Vinに対しても、出力ノードND1の電圧を不定状態にすることがなくなる。
【0186】
VDD−|Vthp|≧Vin≧Vthn+VSSでは、p型トランジスタがオン、n型トランジスタがオンとなる。ここでp型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、p型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、p型差動増幅回路100は動作し(オン)、n型差動増幅回路110も動作する(オン)。この場合、第1の補助回路130の動作をオン又はオフし、第2の補助回路140の動作をオン又はオフする。即ち、p型差動増幅回路100及びn型差動増幅回路110が動作するため、出力ノードND1、ND2が不定状態にならず、出力回路120により出力信号Voutを出力する。従って、第1及び第2補助回路130、140を動作させてもよいし、動作させなくてもよい。図24では、動作をオンさせている。
【0187】
Vthn+VSS>Vin≧VSSでは、p型トランジスタがオン、n型トランジスタがオフとなる。ここでn型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、n型トランジスタがオフとは、カットオフ領域であることを意味する。従って、n型差動増幅回路110は動作せず(オフ)、p型差動増幅回路100は動作する(オン)。そこで第2の補助回路140の動作をオン(出力ノードND2(第2の出力ノード)及び反転出力ノードNXD2(第2の反転出力ノード)の少なくとも一方を駆動させ)し、第1の補助回路130の動作をオフする。このように、n型差動増幅回路110が動作しない範囲で、第2の補助回路140によりn型差動増幅回路110の出力ノードND2(反転出力ノードNXD2)を駆動することで、n型差動増幅回路110の第2の差動トランジスタ対の入力不感帯の範囲の入力信号Vinに対しても、出力ノードND2の電圧を不定状態にすることがなくなる。
【0188】
以上のように第1及び第2の補助回路130、140により、出力回路120を構成する第1及び第2の駆動トランジスタNTO1、PTO1のゲート電圧が制御できるようになり、入力信号Vinが入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。しかも、入力信号Vinの入力不感帯を無くすことで、p型トランジスタの閾値電圧Vthp及びn型トランジスタの閾値電圧Vthnのばらつきを考慮してオフセットを設ける必要がなくなる。そのため、高電位側の電源電圧VDDと低電位側の電源電圧VSSとの間の電圧を振幅として、ボルテージフォロワ回路VFを形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。
【0189】
そして、第1及び第2の補助回路130、140によって出力ノードND1、ND2が駆動されるため、差動部DIFの反応速度の高速化を実現すると共に、位相補償用コンデンサを不要とすることができるようになる。また出力部OCの第1及び第2の駆動トランジスタPTO1、NTO1の電流駆動能力を共に低下させることで出力部OCの反応速度の低速化を実現できる。
【0190】
以下では、本実施形態におけるボルテージフォロワ回路VFの詳細な構成例について説明する。
【0191】
図23において、p型差動増幅回路100は、第1の電流源CS1と、上述の第1の差動トランジスタ対と、第1のカレントミラー回路CM1とを含む。第1の電流源CS1の一端に、高電位側の電源電圧VDD(第1の電源電圧)が供給される。第1の電流源CS1の他端に、上述の第1の差動トランジスタ対を構成するp型トランジスタPT1、PT2のソースが接続される。
【0192】
第1のカレントミラー回路CM1は、ゲート同士が互いに接続されたn型(第2の導電型)の第1のトランジスタ対を含む。この第1のトランジスタ対は、n型トランジスタNT1、NT2を含む。n型トランジスタNT1、NT2の各トランジスタのソースに低電位側の電源電圧VSS(第2の電源電圧)が供給される。n型トランジスタNT1のドレインが出力ノードND1(第1の出力ノード)に接続される。n型トランジスタNT2のドレインが反転出力ノードNXD1(第1の反転出力ノード)に接続される。n型トランジスタNT2(第1の差動トランジスタ対を構成するトランジスタのうち反転出力ノードNXD1に接続されるトランジスタ)のドレイン及びゲートが接続される。
【0193】
またn型差動増幅回路110は、第2の電流源CS2と、上述の第2の差動トランジスタ対と、第2のカレントミラー回路CM2とを含む。第2の電流源CS2の一端に、低電位側の電源電圧VSS(第2の電源電圧)が供給される。第2の電流源CS2の他端に、上述の第2の差動トランジスタ対を構成するn型トランジスタNT3、NT4のソースが接続される。
【0194】
第2のカレントミラー回路CM2は、ゲート同士が互いに接続されたp型(第1の導電型)の第2のトランジスタ対を含む。この第2のトランジスタ対は、p型トランジスタPT3、PT4を含む。p型トランジスタPT3、PT4の各トランジスタのソースに高電位側の電源電圧VDD(第1の電源電圧)が供給される。p型トランジスタPT3のドレインが出力ノードND2(第2の出力ノード)に接続される。p型トランジスタPT4のドレインが反転出力ノードNXD2(第2の反転出力ノード)に接続される。p型トランジスタPT4(第2のトランジスタ対を構成するトランジスタのうち反転出力ノードNXD2に接続されるトランジスタ)のドレイン及びゲートが接続される。
【0195】
また第1の補助回路130は、p型(第1の導電型)の第1及び第2の電流駆動トランジスタPA1、PA2と、第1の電流制御回路132とを含むことができる。第1及び第2の電流駆動トランジスタPA1、PA2の各トランジスタのソースに、高電位側の電源電圧VDD(第1の電源電圧)が供給される。第1の電流駆動トランジスタPA1のドレインは、出力ノードND1(第1の出力ノード)に接続される。第2の電流駆動トランジスタPA2のドレインは、反転出力ノードNXD1(第1の反転出力ノード)に接続される。
【0196】
そして、第1の電流制御回路132が、入力信号Vin及び出力信号Voutに基づいて第1及び第2の電流駆動トランジスタPA1、PA2のゲート電圧を制御する。より具体的には、第1の差動トランジスタ対を構成するトランジスタのうち入力信号Vinがゲートに供給されるp型トランジスタPT1のゲート・ソース間の電圧(の絶対値)が該トランジスタの閾値電圧(の絶対値)より小さいとき、第1の電流制御回路132が、出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)の少なくとも一方を駆動するように第1及び第2の電流駆動トランジスタPA1、PA2のゲート電圧を制御する。
【0197】
また第2の補助回路140は、n型(第2の導電型)の第3及び第4の電流駆動トランジスタNA3、NA4と、第2の電流制御回路142とを含むことができる。第3及び第4の電流駆動トランジスタNA3、NA4の各トランジスタのソースに、低電位側の電源電圧VSS(第2の電源電圧)が供給される。第3の電流駆動トランジスタNA3のドレインは、出力ノードND2(第2の出力ノード)に接続される。第4の電流駆動トランジスタNA4のドレインは、反転出力ノードNXD2(第2の反転出力ノード)に接続される。
【0198】
そして、第2の電流制御回路142が、入力信号Vin及び出力信号Voutに基づいて第3及び第4の電流駆動トランジスタNA3、NA4のゲート電圧を制御する。より具体的には、第2の差動トランジスタ対を構成するトランジスタのうち入力信号Vinがゲートに供給されるn型トランジスタNT3のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、第2の電流制御回路142が、出力ノードND2(第2の出力ノード)及び反転出力ノードNXD2(第2の反転出力ノード)の少なくとも一方を駆動するように第3及び第4の電流駆動トランジスタNA3、NA4のゲート電圧を制御する。
【0199】
図23において、差動部DIFの反応速度は、入力信号Vinが変化してから、第1及び第2の駆動トランジスタPTO1、NTO1のゲート電圧が変化して所定レベルにまで達するまでの時間に相当する。また出力部OCの反応速度は、第1及び第2の駆動トランジスタPTO1、NTO1のゲート電圧が変化してから、出力信号Voutが変化して所定レベルにまで達するまでの時間に相当する。
【0200】
図25に、第1の電流制御回路132の構成例を示す。但し、図23に示すボルテージフォロワ回路VFと同一部分には同一符号を付し、適宜説明を省略する。
【0201】
第1の電流制御回路132は、第3の電流源CS3と、n型(第2の導電型)の第3の差動トランジスタ対と、p型(第1の導電型)の第5及び第6の電流駆動トランジスタPS5、PS6とを含む。
【0202】
第3の電流源CS3の一端に、低電位側の電源電圧VSS(第2の電源電圧)が供給される。この第3の電流源CS3は、第2の電流源CS2と同様に、定電流発生用の定電圧Vrefnがゲートに接続されたn型トランジスタのドレインに、パワーセーブ制御用トランジスタを介して低電位側電源電圧VSSが供給される。そして、このパワーセーブ制御用トランジスタのゲートには、パワーセーブ制御信号opcが供給される。
【0203】
第3の差動トランジスタ対は、n型トランジスタNS5、NS6を含む。n型トランジスタNS5、NS6の各トランジスタのソースが、第3の電流源CS3の他端に接続される。n型トランジスタNS5のゲートに、入力信号Vinが供給される。n型トランジスタNS6のゲートに、出力信号Voutが供給される。
【0204】
第5及び第6の電流駆動トランジスタPS5、PS6の各トランジスタのソースに、高電位側の電源電圧VDD(第1の電源電圧)が供給される。第5の電流駆動トランジスタPS5のドレインが、第3の差動トランジスタ対を構成するn型トランジスタNS5のドレインに接続される。第6の電流駆動トランジスタPS6のドレインが、第3の差動トランジスタ対を構成するn型トランジスタNS6のドレインに接続される。第5の電流駆動トランジスタPS5のゲート及びドレインが接続される。第6の電流駆動トランジスタPS6のゲート及びドレインが接続される。
【0205】
そして、第3の差動トランジスタ対を構成するn型トランジスタNS5(第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Vinが供給されるトランジスタ)のドレイン(或いは第5の電流駆動トランジスタPS5のドレイン)が、第2の電流駆動トランジスタPA2のゲートに接続される。また、第3の差動トランジスタ対を構成するn型トランジスタNS6(第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Voutが供給されるトランジスタ)のドレイン(或いは第6の電流駆動トランジスタPS6のドレイン)が、第1の電流駆動トランジスタPA1のゲートに接続される。
【0206】
即ち、第1及び第6の電流駆動トランジスタPA1、PS6は、カレントミラー回路を構成する。同様に、第2及び第5の電流駆動トランジスタPA2、PS5は、カレントミラー回路を構成する。
【0207】
図26に、第2の電流制御回路142の構成例を示す。但し、図23に示すボルテージフォロワ回路VFと同一部分には同一符号を付し、適宜説明を省略する。
【0208】
第2の電流制御回路142は、第4の電流源CS4と、p型(第1の導電型)の第4の差動トランジスタ対と、n型(第2の導電型)の第7及び第8の電流駆動トランジスタNS7、NS8とを含む。
【0209】
第4の電流源CS4の一端に、高電位側の電源電圧VDD(第1の電源電圧)が供給される。この第4の電流源CS4は、第1の電流源CS1と同様に、定電流発生用の定電圧Vrefpがゲートに接続されたp型トランジスタのドレインに、パワーセーブ制御用トランジスタを介して高電位側電源電圧VDDが供給される。そして、このパワーセーブ制御用トランジスタのゲートには、パワーセーブ制御信号opcの反転信号が供給される。
【0210】
第4の差動トランジスタ対は、p型トランジスタPS7、PS8を含む。p型トランジスタPS7、PS8の各トランジスタのソースが、第4の電流源CS4の他端に接続される。p型トランジスタPS7のゲートに、入力信号Vinが供給される。p型トランジスタPS8のゲートに、出力信号Voutが供給される。
【0211】
第7及び第8の電流駆動トランジスタNS7、NS8の各トランジスタのソースに、低電位側の電源電圧VSS(第2の電源電圧)が供給される。第7の電流駆動トランジスタNS7のドレインが、第4の差動トランジスタ対を構成するp型トランジスタPS7のドレインに接続される。第8の電流駆動トランジスタNS8のドレインが、第4の差動トランジスタ対を構成するp型トランジスタPS8のドレインに接続される。第7の電流駆動トランジスタNS7のゲート及びドレインが接続される。第8の電流駆動トランジスタNS8のゲート及びドレインが接続される。
【0212】
そして、第4の差動トランジスタ対を構成するp型トランジスタPS7(第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Vinが供給されるトランジスタ)のドレイン(或いは第7の電流駆動トランジスタNS7のドレイン)が、第4の電流駆動トランジスタNA4のゲートに接続される。また、第4の差動トランジスタ対を構成するp型トランジスタPS8(第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Voutが供給されるトランジスタ)のドレイン(或いは第8の電流駆動トランジスタNS8のドレイン)が、第3の電流駆動トランジスタNA3のゲートに接続される。
【0213】
即ち、第3及び第8の電流駆動トランジスタNA3、NS8は、カレントミラー回路を構成する。同様に、第4及び第7の電流駆動トランジスタNA4、NS7は、カレントミラー回路を構成する。
【0214】
次に、第1の補助回路130が図25に示す第1の電流制御回路132を有し、第2の補助回路140が図26に示す構成の第2の電流制御回路142を有するものとして、図23に示す構成のボルテージフォロワ回路VFの動作について説明する。
【0215】
まず、Vthn+VSS≧Vin>VSSのとき、p型差動増幅回路100は、p型トランジスタPT1がオンとなって適正な動作を行うが、n型差動増幅回路110は、n型トランジスタNT3が動作しないため、n型差動増幅回路110の各ノードの電圧は不定となる。
【0216】
ここで第2の補助回路140に着目すると、p型トランジスタPS7がオンしてインピーダンスが小さくなるため、第4の電流駆動トランジスタNA4のゲート電圧が上がる。この結果、第4の電流駆動トランジスタNA4のインピーダンスが小さくなる。即ち、第4の電流駆動トランジスタNA4が反転出力ノードNXD2を駆動して電流を引き込み、反転出力ノードNXD2の電位が低くなる。この結果、p型トランジスタPT3のインピーダンスが小さくなって、出力ノードND2の電位が上がる。そして、出力回路120の第2の駆動トランジスタPTO1のインピーダンスが大きくなって、出力信号Voutの電位が下がる。これにより、p型トランジスタPS8のインピーダンスが小さくなって、第3の電流駆動トランジスタNA3のゲート電圧が上昇する。従って、第3の電流駆動トランジスタNA3のインピーダンスが小さくなり、出力ノードND2の電位が下がる。
【0217】
こうして、p型トランジスタPT3のインピーダンスを小さくして出力ノードND2の電位を上げた結果がフィードバックされ、第3の電流駆動トランジスタNA3のインピーダンスを小さくして出力ノードND2の電位を下げる。この結果、入力信号Vinの電圧と出力信号Voutの電圧がほぼ等しくなる平衡状態になり、第2の駆動トランジスタPTO1のゲート電圧が最適なところに確定する。
【0218】
次に、VDD≧Vin>VDD−|Vthp|のとき、上述の場合と逆に動作する。即ち、n型差動増幅回路110は、n型トランジスタNT3がオンとなって適正な動作を行うが、p型差動増幅回路100は、p型トランジスタPT1が動作しないため、p型差動増幅回路100の各ノードの電圧は不定となる。
【0219】
ここで第1の補助回路130に着目すると、n型トランジスタNS5がオンしてインピーダンスが小さくなるため、第2の電流駆動トランジスタPA2のゲート電圧が下がる。この結果、第2の電流駆動トランジスタPA2のインピーダンスが小さくなる。即ち、第2の電流駆動トランジスタPA2が反転出力ノードNXD1を駆動して電流を供給し、反転出力ノードNXD1の電位が高くなる。この結果、n型トランジスタNT2のインピーダンスが小さくなって、出力ノードND1の電位が下がる。そして、出力回路120の第1の駆動トランジスタNTO1のインピーダンスが大きくなって、出力信号Voutの電位が上がる。これにより、n型トランジスタNS6のインピーダンスが小さくなって、第1の電流駆動トランジスタPA1のゲート電圧が下がる。従って、第1の電流駆動トランジスタPA1のインピーダンスが小さくなり、出力ノードND1の電位が上がる。
【0220】
こうして、n型トランジスタNT2のインピーダンスを小さくして出力ノードND1の電位を下げた結果がフィードバックされ、第1の電流駆動トランジスタPA1のインピーダンスを小さくして出力ノードND1の電位を上げる。この結果、入力信号Vinの電圧と出力信号Voutの電圧がほぼ等しくなる平衡状態になり、第1の駆動トランジスタNTO1のゲート電圧が最適なところに確定する。
【0221】
なおVDD−|Vthp|≧Vin≧Vthn+VSSでは、p型差動増幅回路100及びn型差動増幅回路110が動作し、出力ノードND1、ND2の電位が確定するため、第1及び第2の補助回路130、140を動作させなくても、入力信号Vinの電圧と出力信号Voutの電圧がほぼ等しくなる平衡状態になる。
【0222】
図27に、p型差動増幅回路100及び第1の補助回路130のノードの電圧変化についてのシミュレーション結果を示す。図28に、n型差動増幅回路110及び第2の補助回路140のノードの電圧変化についてのシミュレーション結果を示す。更に図29に、出力ノードND1、ND2の電圧変化についてのシミュレーション結果を示す。
【0223】
図27において、ノードSG1は、第1の電流駆動トランジスタPA1のゲートである。ノードSG2は、第2の電流駆動トランジスタPA2のゲートである。ノードSG3は、第1の差動トランジスタ対を構成するp型トランジスタPT1、PT2のソースである。
【0224】
図28において、ノードSG4は、第4の電流駆動トランジスタNA4のゲートである。ノードSG5は、第3の電流駆動トランジスタNA3のゲートである。ノードSG6は、第2の差動トランジスタ対を構成するn型トランジスタNT3、NT4のソースである。
【0225】
図27〜図29に示すように、0.5ボルト付近の入力信号Vinが入力された場合であっても、出力ノードND1が不定状態とならず、出力回路120を構成する第1の駆動トランジスタNTO1のゲート電圧を制御している。
【0226】
図30に、図23〜図25に示す構成のボルテージフォロワ回路VFを有するインピーダンス変換回路IPCの負荷未接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す。ここでは、動作温度T1、T2、T3(T1>T2>T3)の各動作温度ごとに、抵抗回路RCの抵抗値に応じて、位相余裕及びゲインが変化する様子を示している。このように、インピーダンス変換回路IPCでは、抵抗回路RCの抵抗値を変更することで、負荷未接続時の位相余裕を決めることができる。
【0227】
図31に、図23〜図25に示す構成のボルテージフォロワ回路VFを有するインピーダンス変換回路IPCの負荷接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す。ここでは、抵抗回路RCの抵抗値を固定して、動作温度T1、T2、T3(T1>T2>T3)の各動作温度ごとに、負荷LDの負荷容量に応じて、位相余裕及びゲインが変化する様子を示している。このように、インピーダンス変換回路IPCでは、負荷LDの負荷容量が大きくなるほど、位相余裕が大きくなる。
【0228】
以上説明したように、本実施形態のボルテージフォロワ回路VFを有するインピーダンス変換回路IPCによれば、入力不感帯をなくし、いわゆるrail-to-railで動作し、且つ出力回路120の貫通電流を確実に抑える制御が可能となる。これにより、大幅に低消費電力化を実現するインピーダンス変換回路を提供できる。更にAB級動作が可能となるため、液晶の印加電圧を反転させる極性反転駆動において、極性に関わらずデータ線を安定して駆動できるようになる。
【0229】
そして、第1及び第2の補助回路130、140によって出力ノードND1、ND2が駆動されるため、差動部DIFの反応速度の高速化を実現すると共に、位相補償用コンデンサを不要とすることができるようになる。また出力部OCの第1及び第2の駆動トランジスタPTO1、NTO1の電流駆動能力を共に低下させることで出力部OCの反応速度の低速化を実現できる。このため、パネルサイズの拡大により負荷容量が異なる種々の表示パネルに対し、同一のインピーダンス変換回路を用いて駆動できるという効果が得られる。
【0230】
更に、出力信号Voutを帰還させるボルテージフォロワ回路では、出力を安定させるために発振を防止させる必要があり、差動増幅回路と出力回路との間に位相補償容量を接続して、位相余裕を持たせることが一般的に行われる。この場合、ボルテージフォロワ回路の能力を示すスルーレートSは、消費電流をI、位相補償用コンデンサの容量値をCとすると、I/Cに比例することが知られている。従って、ボルテージフォロワ回路のスルーレートを大きくするためには、容量値Cを小さくするか、消費電流Iを大きくするしかない。
【0231】
これに対して本実施形態では、上述のように位相補償用コンデンサを不要としているため、上述のスルーレートの式に制限されることはない。従って、消費電流Iを大きくすることなく、スルーレートを大きくできる。
【0232】
2.3.3 電流値の調整
本実施形態におけるボルテージフォロワ回路VFでは、p型差動増幅回路100、n型差動増幅回路110、第1の補助回路130、及び第2の補助回路140の電流源の動作時の電流値を工夫することで、更に回路の安定性を向上させることができる。
【0233】
図32に、本実施形態におけるボルテージフォロワ回路VFの他の構成例の回路図を示す。なお図32では、パワーセーブ制御を行うためのトランジスタの図示を省略しているが、上述と同様にパワーセーブ制御信号opcにより制御することで、電流源の無駄な電流消費を削減できる。
【0234】
ボルテージフォロワ回路VFの安定性を向上させるためには、出力回路120を構成する第1及び第2の駆動トランジスタNTO1、PTO1のドレイン電流を等しくすることが有効である。第1の駆動トランジスタNTO1のドレイン電流は、p型差動増幅回路100の第1の電流源CS1の動作時の電流値I1と、第1の補助回路130の第3の電流源CS3の動作時の電流値I3とにより定まる。第2の駆動トランジスタPTO1のドレイン電流は、n型差動増幅回路110の第2の電流源CS2の動作時の電流値I2と、第2の補助回路140の第4の電流源CS4の動作時の電流値I4とにより定まる。
【0235】
ここで、電流値I1と電流値I3とが等しくないものとする。例えば電流値I1を10、電流値I3を5とする。同様に、電流値I2と電流値I4とが等しくないものとする。例えば電流値I2を10、電流値I4を5とする。
【0236】
入力信号Vinの電圧が、p型差動増幅回路100と第1の補助回路130が動作する範囲の場合、第1の駆動トランジスタNTO1のドレイン電流は例えば15(=I1+I3=10+5)に相当する分が流れる。同様に、入力信号Vinの電圧が、n型差動増幅回路110と第2の補助回路140が動作する範囲の場合、第2の駆動トランジスタPTO1のドレイン電流は例えば15(=I2+I4=10+5)に相当する分が流れる。
【0237】
これに対して、例えば入力信号Vinの電圧が低くなってn型トランジスタが動作しなくなると、n型差動増幅回路110と第1の補助回路130が動作しなくなる。従って、第2及び第3の電流源CS2、CS3が流れなくなる(I2=0、I3=0)。そのため、第1の駆動トランジスタNTO1のドレイン電流は例えば10(=I1)に相当する分が流れ、第2の駆動トランジスタPTO1のドレイン電流は例えば5(=I4)に相当する分が流れる。例えば入力信号Vinの電圧が高くなってp型トランジスタが動作しなくなる場合も同様である。
【0238】
このように、出力回路120を構成する第1及び第2の駆動トランジスタNTO1、PTO1のドレイン電流が異なり、出力信号Voutの立ち上がり又は立ち下がりが異なると、出力が安定する時間が異なることとなり、発振し易くなる。
【0239】
そこで、本実施形態におけるボルテージフォロワ回路VFでは、第1及び第3の電流源CS1、CS3の動作時の電流値が等しく(I1=I3)、且つ第2及び第4の電流源CS2、CS4の動作時の電流値が等しい(I2=I4)ことが望ましい。これは、第1〜第4の電流源CS1〜CS4を構成するトランジスタのチャネル長Lを共通にし、第1及び第3の電流源CS1、CS3を構成するトランジスタのチャネル幅を等しくし、且つ第2及び第4の電流源CS2、CS4を構成するトランジスタのチャネル幅を等しくすることで実現できる。
【0240】
更に、第1〜第4の電流源CS1〜CS4の各電流源の動作時の電流値が等しいこと(I1=I2=I3=I4)が望ましい。この場合、設計が容易になるからである。
【0241】
また第3及び第4の電流源CS3、CS4の動作時の電流値の少なくとも一方を削減することで、より低消費電力化を図ることができる。この場合、第1〜第4の電流駆動トランジスタPA1、PA2、NA3、NA4の各トランジスタの電流駆動能力を低下させることなく、第3及び第4の電流源CS3、CS4の動作時の電流値の少なくとも一方を削減する必要がある。
【0242】
図33に、第4の電流源CS4の動作時の電流値を削減する構成例の説明図を示す。但し、図23、図26、図32と同一部分には同一符号を付し、適宜説明を省略する。なお図33では、パワーセーブ制御を行うためのトランジスタの図示を省略しているが、上述と同様にパワーセーブ制御信号opcにより制御することで、電流源の無駄な電流消費を削減できる。
【0243】
図33では、第4の電流源CS4の動作時の電流値を削減するために、第3及び第8の電流駆動トランジスタNA3、NS8がカレントミラー回路を構成することを利用する。第3の電流駆動トランジスタNA3のチャネル長をL、チャネル幅をWA3、第3の電流駆動トランジスタNA3のドレイン電流をINA3とし、第8の電流駆動トランジスタNS8のチャネル長をL、チャネル幅をWS8、第8の電流駆動トランジスタNS8のドレイン電流をINS8とする。このとき、INA3=(WA3/WS8)×INS8と表わすことができる。ここで、(WA3/WS8)は、第8の電流駆動トランジスタNS8の電流駆動能力に対する第3の電流駆動トランジスタNA3の電流駆動能力の比を意味する。従って、(WA3/WS8)を1より大きくすることで、第3の電流駆動トランジスタNA3の電流駆動能力を低下させることなくドレイン電流INS8を小さくでき、第4の電流源CS4の動作時の電流値I4も小さくできる。
【0244】
なお図33において、第4及び第7の電流駆動トランジスタNA4、NS7がカレントミラー回路を構成することを利用してもよい。
【0245】
また同様に、第3の電流源CS3の動作時の電流値を削減することが望ましい。この場合、第1及び第6の電流駆動トランジスタPA1、PS6がカレントミラー回路を構成することを利用したり、第2及び第5の電流駆動トランジスタPA2、PS5がカレントミラー回路を構成することを利用したりする。
【0246】
以上のように、第6の電流駆動トランジスタPS6の電流駆動能力に対する第1の電流駆動トランジスタPA1の電流駆動能力の比、第5の電流駆動トランジスタPS5の電流駆動能力に対する第2の電流駆動トランジスタPA2の電流駆動能力の比、第8の電流駆動トランジスタNS8の電流駆動能力に対する第3の電流駆動トランジスタNA3の電流駆動能力の比、及び第7の電流駆動トランジスタNS7の電流駆動能力に対する第4の電流駆動トランジスタNA4の電流駆動能力の比のうち少なくとも1つを、1より大きくする。こうすることで、第3及び第4の電流源CS3、CS4のうち少なくとも1つの動作時の電流値を削減できる。
【0247】
3. 電源回路
図34に、本実施形態における電源回路の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図34において、図1と同一部分には同一符号を付し、適宜説明を省略する。
【0248】
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットでコントローラ540に供給する。
【0249】
携帯電話機900は、液晶パネル512を含む。液晶パネル512は、ソースドライバ520及びゲートドライバ530によって駆動される。液晶パネル512は、複数のゲート線、複数のソース線、複数の画素を含む。
【0250】
コントローラ540は、ソースドライバ520及びゲートドライバ530に接続され、ソースドライバ520に対してRGBフォーマットの表示データを供給する。
【0251】
電源回路542は、ソースドライバ520及びゲートドライバ530に接続され、各ドライバに対して、駆動用の電源電圧を供給する。
【0252】
ホスト940は、コントローラ540に接続される。ホスト940は、コントローラ540を制御する。またホスト940は、アンテナ960を介して受信された表示データを、変復調部950で復調した後、コントローラ540に供給できる。コントローラ540は、この表示データに基づき、ソースドライバ520及びゲートドライバ530により液晶パネル512に表示させる。
【0253】
ホスト940は、カメラモジュール910で生成された表示データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
【0254】
ホスト940は、操作入力部970からの操作情報に基づいて表示データの送受信処理、カメラモジュール910の撮像、液晶パネル512の表示処理を行う。
【0255】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば表示パネルとして液晶表示パネルに適用する場合について説明したが、これに限定されるものではない。また各トランジスタをMOSトランジスタとして説明したが、これに限定されるものではない。
【0256】
またボルテージフォロワ回路、該ボルテージフォロワ回路を構成するp型差動増幅回路、n型差動増幅回路、出力回路、第1の補助回路、第2の補助回路の構成も、上述の実施形態で説明した構成に限定されず、これらの均等な種々の構成を採用できる。
【0257】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【0258】
【図1】本実施形態におけるソースドライバが適用された電気光学装置の構成の概要を示すブロック図。
【図2】本実施形態におけるソースドライバの構成例のブロック図。
【図3】本実施形態におけるゲートドライバの構成例のブロック図。
【図4】本実施形態におけるソースドライバの要部の構成図。
【図5】図4のソースドライバの詳細な構成図。
【図6】本実施形態におけるPSデータの説明図。
【図7】図4の駆動出力回路の構成例の回路図。
【図8】図8(A)〜図8(D)は、図7の各種信号の説明図。
【図9】バイパススイッチのスイッチ制御とインピーダンス変換回路の動作停止制御のタイミングの一例を示す図。
【図10】本実施形態におけるパーシャル表示の説明図。
【図11】図7の駆動出力回路の動作タイミングの一例を示す図。
【図12】本実施形態におけるパーシャル表示の効果の説明図。
【図13】図13(A)〜図13(D)は本実施形態のパーシャル表示の他の例の説明図。
【図14】本実施形態におけるPSデータの設定方法を実現する回路の構成例のブロック図。
【図15】図14の回路の動作例のフロー図。
【図16】図15の動作を説明するためのフロー図。
【図17】図15の動作を説明するためのフロー図。
【図18】本実施形態におけるインピーダンス変換回路の構成例のブロック図。
【図19】図18の差動部及び出力部の出力のスルーレートと発振との関係の説明図。
【図20】負荷容量に対する発振余裕度の変化例を示す説明図。
【図21】負荷容量に対する発振余裕度の変化の他の例を示す説明図。
【図22】図22(A)〜図22(C)は抵抗回路の構成例を示す図。
【図23】図18のボルテージフォロワ回路の構成例を示す図。
【図24】図23に示すボルテージフォロワ回路の動作説明図。
【図25】第1の電流制御回路の構成例の回路図。
【図26】第2の電流制御回路の構成例の回路図。
【図27】p型差動増幅回路及び第1の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。
【図28】n型差動増幅回路及び第2の補助回路のノードの電圧変化についてのシミュレーション結果を示す図。
【図29】出力ノードの電圧変化についてのシミュレーション結果を示す図。
【図30】演算増幅回路の負荷未接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す図。
【図31】演算増幅回路の負荷接続時の位相余裕の変化及びゲインの変化についてのシミュレーション結果を示す図。
【図32】図18のボルテージフォロワ回路の他の構成例の回路図。
【図33】第4の電流源の動作時の電流値を削減する構成例の説明図。
【図34】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【0259】
520 ソースドライバ、 600 表示データRAM、 602 ロウアドレス回路、604 カラムアドレス回路、 606 I/Oバッファ回路、
608 表示データラッチ回路、 610 ラインアドレス回路、
620 システムインタフェース回路、 622 RGBインタフェース回路、
624 制御ロジック、 630 ゲートドライバ制御回路、
640 表示タイミング発生回路、 642 発振回路、 650 駆動回路、
660 内部電源回路、 662 基準電圧発生回路、
BSW バイパススイッチ、 IPC インピーダンス変換回路、
MASK 第1のマスク回路、 MASK 第2のマスク回路、
OUT 駆動出力回路、 PSreg 第1のPSデータ保持回路、
PSW パーシャルスイッチ、 PTH 横パーシャル制御信号、
PTV 縦パーシャル制御信号

【特許請求の範囲】
【請求項1】
電気光学装置のソース線を駆動するためのソースドライバであって、
表示データに対応した階調電圧に基づいて前記ソース線を駆動するインピーダンス変換回路と、
一端に非表示電圧が供給され、他端が前記インピーダンス変換回路の出力に接続された第1のスイッチ回路と、
前記インピーダンス変換回路毎に又は1画素を構成する複数のドット数分のインピーダンス変換回路毎に設けられ、パワーセーブデータが保持されるパワーセーブデータ保持回路と、
1水平走査期間単位で変化する第1のマスク制御信号に基づいて前記パワーセーブデータをマスクする第1のマスク回路とを含み、
前記第1のマスク回路の出力に基づいてパワーセーブ制御を行う場合には、前記インピーダンス変換回路の動作電流を停止又は制限してその出力をハイインピーダンス状態に設定すると共に前記第1のスイッチ回路を導通状態に設定し、
前記第1のマスク回路の出力に基づいてパワーセーブ制御を行わない場合には、前記インピーダンス変換回路が前記階調電圧に基づいてその出力を駆動すると共に前記第1のスイッチ回路を非導通状態に設定することを特徴とするソースドライバ。
【請求項2】
請求項1において、
1水平走査期間単位で変化する第2のマスク制御信号に基づいて前記パワーセーブデータをマスクする第2のマスク回路を含み、
前記第1のマスク回路が、
前記第1のマスク制御信号に基づいて前記第2のマスク回路の出力をマスクすることを特徴とするソースドライバ。
【請求項3】
請求項1又は2において、
前記インピーダンス変換回路が、
その出力に負荷が未接続のときの位相余裕が該出力に負荷が接続されたときの位相余裕より小さいことを特徴とするソースドライバ。
【請求項4】
請求項1乃至3のいずれかにおいて、
前記インピーダンス変換回路の入力及び出力をバイパスするための第2のスイッチ回路を含み、
1水平走査期間内に変化する駆動期間指定信号により指定される1水平走査期間内の第1の期間では、前記第1のマスク回路の出力に基づいて前記第2のスイッチ回路を非導通状態にすると共に前記インピーダンス変換回路が前記階調電圧に基づいてその出力を駆動し、
前記第1の期間後の第2の期間では、前記第2のスイッチ回路を導通状態にすると共に前記インピーダンス変換回路の動作電流を停止又は制限してその出力をハイインピーダンス状態に設定することを特徴とするソースドライバ。
【請求項5】
請求項1乃至4のいずれかにおいて、
前記表示データを記憶するための表示データメモリを含み、
前記表示データメモリから読み出された前記表示データの所定のビットが、前記パワーセーブデータとして前記パワーセーブデータ保持回路に格納されることを特徴とするソースドライバ。
【請求項6】
請求項1乃至5のいずれかにおいて、
前記インピーダンス変換回路は、
前記階調電圧が入力信号して供給されるボルテージフォロワ回路と、
前記ボルテージフォロワの出力に直列に接続された抵抗回路とを含み、
前記ボルテージフォロワ回路が、
前記入力信号及び前記ボルテージフォロワ回路の出力信号の差分を増幅する差動部と、
前記差動部の出力に基づいて前記ボルテージフォロワ回路の出力信号を出力する出力部とを含み、
前記抵抗回路を介して、前記ソース線を駆動することを特徴とするソースドライバ。
【請求項7】
請求項6において、
前記差動部の出力のスルーレートが、
前記出力部の出力のスルーレートと同じ又は前記出力部の出力のスルーレートより大きいことを特徴とするソースドライバ。
【請求項8】
複数のソース線と、
複数のゲート線と、
各スイッチング素子が前記複数のゲート線の1つ及び前記複数のソース線の1つに接続される複数のスイッチング素子と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する請求項1乃至7のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
【請求項9】
請求項8記載の電気光学装置を含むことを特徴とする電子機器。
【請求項10】
電気光学装置のソース線を駆動するための駆動方法であって、
表示データに対応した階調電圧に基づいて前記ソース線を駆動するインピーダンス変換回路毎に又は1画素を構成する複数のドット数分のインピーダンス変換回路毎にパワーセーブデータを保持し、
1水平走査期間単位で変化する第1のマスク制御信号に基づいて前記パワーセーブデータをマスクした結果に基づいて、前記インピーダンス変換回路の動作電流を停止又は制限してその出力をハイインピーダンス状態に設定すると共に前記インピーダンス回路の出力に非表示電圧を供給し、或いは前記インピーダンス変換回路が前記階調電圧に基づいてその出力を駆動することを特徴とする駆動方法。
【請求項11】
請求項10において、
1水平走査期間単位で変化する第2のマスク制御信号に基づいて前記パワーセーブデータをマスクした結果を、前記第1のマスク制御信号に基づいてマスクし、
該第1のマスク制御信号に基づくマスク結果に基づいて、前記インピーダンス変換回路の動作電流を停止又は制限してその出力をハイインピーダンス状態に設定すると共に前記インピーダンス回路の出力に非表示電圧を供給し、或いは前記インピーダンス変換回路が前記階調電圧に基づいてその出力を駆動することを特徴とする駆動方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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【図32】
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【図33】
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【図34】
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【公開番号】特開2006−78556(P2006−78556A)
【公開日】平成18年3月23日(2006.3.23)
【国際特許分類】
【出願番号】特願2004−259698(P2004−259698)
【出願日】平成16年9月7日(2004.9.7)
【出願人】(000002369)セイコーエプソン株式会社 (-1)
【Fターム(参考)】