不揮発性半導体記憶装置およびその製造方法
【課題】読み出し信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供すること。
【解決手段】半導体基板上に第１の絶縁層と、電荷蓄積層と、第２の絶縁層と、ゲート電極とがこの順で形成されたメモリトランジスタのゲート電極と、メモリセルトランジスタのゲート電極に隣接して形成された選択ゲートトランジスタのゲート電極であって、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともにメモリセルトランジスタのゲート電極側の側面がテーパー形状のテーパー部を有する下部ゲート電極と、下部ゲート電極のテーパー部上に形成された第１の酸化膜と、第１の酸化膜上に形成されたシリコン窒化膜と、シリコン窒化膜上に形成された第２の酸化膜と、第２の酸化膜上に形成された導電膜と、導電膜と下部ゲート電極とに接続された上部ゲート電極とを有する選択ゲートトランジスタのゲート電極と、を備える。
【解決手段】半導体基板上に第１の絶縁層と、電荷蓄積層と、第２の絶縁層と、ゲート電極とがこの順で形成されたメモリトランジスタのゲート電極と、メモリセルトランジスタのゲート電極に隣接して形成された選択ゲートトランジスタのゲート電極であって、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともにメモリセルトランジスタのゲート電極側の側面がテーパー形状のテーパー部を有する下部ゲート電極と、下部ゲート電極のテーパー部上に形成された第１の酸化膜と、第１の酸化膜上に形成されたシリコン窒化膜と、シリコン窒化膜上に形成された第２の酸化膜と、第２の酸化膜上に形成された導電膜と、導電膜と下部ゲート電極とに接続された上部ゲート電極とを有する選択ゲートトランジスタのゲート電極と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるＮＡＮＤフラッシュメモリは、一般にメモリセルアレイと周辺回路とから構成される。メモリセルアレイ中には、メモリセルトランジスタ（以下、単にメモリセルと呼ぶ）とセレクトゲートトランジスタ（以下、単にセレクトゲートと呼ぶ）とが存在し、周辺回路中には、高電圧系トランジスタと低電圧系トランジスタとが存在する。
【０００３】
メモリセルは、情報を保持する機能を有し、セレクトゲート、高電圧系トランジスタおよび低電圧系トランジスタは、トランジスタ動作、すなわち信号のＯＮ、ＯＦＦを切り替える機能を有する。このように、メモリセルとその他のトランジスタとでは機能が違うため、その素子構造も異なっている。
【０００４】
一般のフローティングゲート型のＮＡＮＤフラッシュメモリでは、メモリセルは、基板の上に、トンネル絶縁膜、フローティングゲート電極、ゲート間絶縁膜、制御ゲート電極が順に積層された５層構造を有する。一方、その他のトランジスタは、基板の上に、ゲート絶縁膜およびゲート電極が積層された３層構造となる。
【０００５】
一般にフローティングゲート型のＮＡＮＤフラッシュメモリを作製するに当たっては、ゲート間絶縁膜形成までは、イオン注入を除いてはメモリセルおよびそれ以外のトランジスタとも基本的に同じプロセスが用いられる。すなわち、メモリセル以外のトランジスタにも、ゲート間絶縁膜が一旦は形成される。その後、メモリセル以外のトランジスタ上のみゲート間絶縁膜は開口され、その上に制御ゲートとなる導電性の膜が積層される。これはメモリセル上にも同様に積層される。
【０００６】
このような工程を経ることにより、メモリセルは、ゲート間絶縁膜によりフローティングゲート電極と制御ゲート電極とが電気的に絶縁された構造となる。また、メモリセル以外のトランジスタは、開口されたゲート間絶縁膜によりフローティングゲート電極と制御ゲート電極とが電気的に接続された構造、すなわち単ゲート電極構造となる。
【０００７】
一方、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリにおいては、メモリセルは、基板の上にトンネル絶縁膜、チャージトラップ（電荷蓄積）絶縁膜、ブロック絶縁膜、制御ゲート電極が順に積層された構造を有する（たとえば、特許文献１参照）。しかしながら、上述したフローティングゲート型のＮＡＮＤフラッシュメモリのような製造方法は、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリを作製するに当たっては適用することはできない。ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリではフローティングゲートに相当する構造がチャージトラップ絶縁膜であるため、制御ゲート電極と接続しても制御ゲートとして働かないからである。このため、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリにおいては、セレクトゲートもメモリセルと同じ工程で作製され、メモリセルと同じＭＯＮＯＳ構造とされている。
【０００８】
しかしながら、セレクトゲートをＭＯＮＯＳ構造とした場合、以下のような問題が発生する虞がある。すなわち、セレクトゲートにはメモリセルからの読み出し時に弱い電圧を印加した際、セレクトゲートのチャージトラップ（電荷蓄積）絶縁膜に電子が注入されてしまい、セレクトゲートの閾値の変動が発生する。このとき、読み出し電圧は一定のままで、セレクトゲートの閾値は高い方に変動するため、セレクトゲートをオンした場合の電流が小さくなり、セル電流が劣化する。このセル電流の劣化は、誤読み出しの原因となる。
【０００９】
【特許文献１】特開２００３−７８０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記に鑑みてなされたものであって、読み出し信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、半導体基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁層と、前記第２の絶縁層上に形成されたゲート電極とを有するメモリトランジスタのゲート電極と、前記メモリセルトランジスタのゲート電極に隣接して形成された選択ゲートトランジスタのゲート電極であって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されるとともに前記メモリセルトランジスタのゲート電極側の側面がテーパー形状のテーパー部を有する下部ゲート電極と、前記下部ゲート電極のテーパー部上に形成された第１の酸化膜と、前記第１の酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された第２の酸化膜と、前記第２の酸化膜上に形成された導電膜と、前記導電膜と前記下部ゲート電極とに接続された上部ゲート電極とを有する選択ゲートトランジスタのゲート電極と、を備えることを特徴とする不揮発性半導体記憶装置が提供される。
【００１２】
また、本願発明の一態様によれば、半導体基板上におけるメモリセルトランジスタの第１のゲート電極形成領域および前記第１のゲート電極形成領域に隣接する選択ゲートトランジスタの第２のゲート電極形成領域に第１の絶縁膜および第１の導電膜を順次積層形成する第１工程と、前記第１のゲート電極形成領域の前記第１の導電膜および前記第１絶縁膜を除去し、前記第２のゲート電極形成領域において前記第１の導電膜を台形状に加工する第２工程と、前記第１および第２のゲート電極形成領域に、第１の酸化膜、窒化膜、第２の酸化膜、第２の導電膜を順次積層形成する第３工程と、前記台形状に加工された前記第１の導電膜の傾斜面上の領域および前記第１のゲート電極形成領域に前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を残すように、前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングして前記第１の導電膜の上面を露出させる第４工程と、前記第２のゲート電極形成領域に、前記第１の導電膜および前記第２の導電膜と接続する第３の導電膜を形成する第５工程と、前記メモリセルの形成領域の前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングしてパターニングすることにより、前記半導体基板上に第１の酸化膜、窒化膜、第２の酸化膜、第２の導電膜をこの順で有するメモリセルを形成し、前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜が前記第１の導電膜の前記傾斜面上に残存するように前記第１の導電膜の前記傾斜面上の位置において前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングして前記第１のゲート電極形成領域側の端面を形成する第６工程と、前記第３の導電膜が前記第１の導電膜と前記第２の導電膜と接続する部分が残存するように前記第３の導電膜、前記第１の導電膜、前記第１の絶縁膜を前記半導体基板の面内方向と垂直な方向にエッチングすることで前記第１のゲート電極形成領域と反対側の端面を形成して、前記第１の絶縁膜と、前記第１の導電膜と、前記第１の導電膜の前記傾斜面上に積層された前記第１の酸化膜、前記窒化膜、前記第２の酸化膜、前記第２の導電膜と、前記第１の導電膜と前記第２の導電膜と接続する前記第３の導電膜と、を有する選択ゲートトランジスタのゲート電極を形成する第７工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、読み出し信頼性の高い不揮発性半導体記憶装置を提供することができる、という効果を奏する。
【００１４】
また、本発明によれば、読み出し信頼性の高い不揮発性半導体記憶装置の製造方法を提供することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を不揮発性半導体記憶装置であるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置に適用した実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、本実施形態に係る特徴部分を中心に示すもので、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１６】
まず、本実施形態に係るＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の電気的構成を説明する。ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置は、メモリセルアレイＡｒが構成されるメモリセル領域と、当該メモリセルアレイＡｒを駆動するための周辺回路が構成された周辺回路領域とに区画されている。図１は、ＮＡＮＤフラッシュメモリ装置のメモリセルアレイＡｒの一部の等価回路図である。
【００１７】
ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。
【００１８】
ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域を共用して形成されている。図１中Ｘ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。
【００１９】
図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介してソース線ＳＬに接続されている。
【００２０】
図２はメモリセル領域のビット線コンタクトＣＢ付近のレイアウトパターンを示す平面図である。図２に示すように、メモリセル領域Ｍには、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本並設されており、これにより素子領域（活性領域：アクティブエリア）Ｓａが図２中のＹ方向に沿って形成されＸ方向に複数に分離形成されている。
【００２１】
ワード線ＷＬは、素子領域Ｓａに交差してＸ方向に沿って形成されており、Ｙ方向に離間して複数本形成されている。また、選択ゲートトランジスタを共通接続する選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って形成されている。これらの選択ゲート線ＳＧＬ１は、Ｙ方向に一対形成されており、当該一対の選択ゲート線ＳＧＬ１間に位置した複数の素子領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００２２】
ワード線ＷＬと交差する素子領域Ｓａ上にはメモリセルトランジスタのゲート電極ＭＧが形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には選択ゲートトランジスタのゲート電極ＳＧが構成されている。
【００２３】
図３は、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセル領域および周辺回路領域の高耐圧系／低耐圧系トランジスタの断面構造を説明するための模式図である。図３（ａ）は図２中Ａ−Ａ線に沿う断面図を示し、図３（ｂ）は、高耐圧系トランジスタおよび低耐圧系トランジスタの構造を説明するための模式図であり、半導体基板の面内方向に垂直な方向における断面図である。
【００２４】
図３（ａ）に示すように、メモリセルトランジスタのゲート電極１０は、半導体基板１の上にシリコン酸化膜からなり第１の絶縁層であるトンネル絶縁膜１１、シリコン窒化膜からなり電荷蓄積層であるチャージトラップ膜１２、酸化アルミニウム（Ａｌ２Ｏ３）膜からなり第２の絶縁層であるブロック絶縁膜１３、多結晶シリコン膜からなる制御ゲート電極１４が順に積層された４層構造からなる。セレクト（選択）ゲートトランジスタのゲート電極２０は、半導体基板１の上にシリコン酸化膜からなるゲート絶縁膜２１、多結晶シリコン膜からなるゲート電極２２が順に積層された２層構造からなる。低電圧系トランジスタ３０は、図３（ｂ）に示すように、半導体基板１の上にゲート絶縁膜３１およびゲート電極３２が積層された２層構造からなる。高電圧系トランジスタ４０は、図３（ｂ）に示すように、半導体基板１の上にゲート絶縁膜４１およびゲート電極４２が積層された２層構造からなる。なお、各トランジスタは、ソース・ドレイン領域を備えるが、ここでは詳細な記載を省略する。
【００２５】
低電圧系トランジスタ３０においては、ゲート絶縁膜として約８ｎｍ〜１０ｎｍ程度の膜厚のゲート絶縁膜３１が用いられるのに対して、高電圧系トランジスタ４０においては約４０ｎｍ程度の膜厚のゲート絶縁膜４１が用いられる。これは、高電圧系トランジスタ４０はゲート電極４２に高電圧が加わる場所で用いられるため、その電圧においてもゲート絶縁膜４１が破壊されないことが求められるためである。
【００２６】
本実施の形態においては、セレクトゲートトランジスタのゲート電極２０は、上述したように半導体基板１の上にゲート絶縁膜２１とゲート電極２２とが積層された構造とされており、半導体基板１の上に絶縁膜とゲート電極とが積層された構造という観点で、半導体基板１の上にゲート絶縁膜３１およびゲート電極３２が積層された低電圧系トランジスタ３０と同じＭＯＳ構造を有する。また、ゲート絶縁膜２１は、低電圧系トランジスタ３０のゲート絶縁膜３１と同じ厚みを有する。
【００２７】
セレクトゲートトランジスタのゲート電極２０をＭＯＮＯＳ構造とした場合、以下のような問題が発生する虞がある。すなわち、メモリセルトランジスタからの読み出し時に、セレクトゲートトランジスタに弱い電圧を印加した際、セレクトゲートトランジスタのゲート電極のチャージトラップ（電荷蓄積）膜に電子が注入されてしまい、セレクトゲートトランジスタの閾値の変動が発生する。このとき、読み出し電圧は一定のままで、セレクトゲートトランジスタの閾値は高い方に変動するため、セレクトゲートトランジスタをオンした場合の電流が小さくなり、セル電流が劣化する。このセル電流の劣化は、誤読み出しの原因となる。
【００２８】
そこで、本実施の形態においては、セレクトゲートトランジスタのゲート電極２０を周辺回路の低電圧系トランジスタ３０等と同じＭＯＳ構造とすることで、誤読み出しが防止して、高い読み出し信頼性を実現している。
【００２９】
また、セレクトゲートトランジスタのゲート電極２０においては、ゲート電極２２とのメモリセル１０側の端部がテーパー形状を有するテーパー部とされており、このテーパー部の上に酸化膜１１ａ、窒化膜１２ａ、酸化膜１３ａ、導電膜１４ａがこの順で積層されている。すなわち、酸化膜１１ａ、窒化膜１２ａ、酸化膜１３ａ、導電膜１４ａの下に導電膜であるゲート電極２２が回りこんで配置された構造となっている。これにより、セレクトゲートトランジスタのゲート電極２０はＭＯＮＯＳ構造とはならず、ゲート絶縁膜２１の上の構造はＭＯＳゲート電極として機能する。
【００３０】
上述したように、本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリでは、セレクトゲートトランジスタのゲート電極２０を周辺回路の低電圧系トランジスタ３０等と同じＭＯＳ構造としている。これにより、セレクトゲートトランジスタのゲート電極２０の構造に起因した誤読み出しの発生を防止し、読み出し信頼性の高いＭＯＮＯＳ型ＮＡＮＤフラッシュメモリが実現されている。
【００３１】
次に、以上のように構成された本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの各トランジスタの作製方法について、ゲート電極形成までの工程を説明する。ここでは、作製方法のうちトランジスタの構造に関する工程に重点を置くこととし、本発明の特徴に直接関係のないイオン注入工程や熱工程等についての説明は省略する。
【００３２】
まず、半導体基板１上に絶縁膜４１ａとして例えば熱酸化法により厚さ約４０ｎｍの酸化膜を形成する（図４（ａ）、（ｂ））。半導体基板１としては、例えばシリコン基板を使用する。次に、絶縁膜４１ａ上に所定パターンのフォトレジストを形成する露光工程としてのＰＥＰ（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）によりレジストパターン５１を形成する（図５（ａ）、（ｂ））。このレジストパターン５１は、周辺回路領域において高電圧系トランジスタ４０の形成領域を被覆し、それ以外の領域を開口するように形成する。
【００３３】
続けて、このレジストパターン５１をマスクにして薬液処理により絶縁膜４１ａの除去を行い、高電圧系トランジスタ４０の形成領域以外の領域において半導体基板１を露出させる。その後、レジストパターン５１を除去する（図６（ａ）、（ｂ））。
【００３４】
次に、半導体基板１上に絶縁膜３１ａとして、例えば熱酸化法により厚さ８ｎｍ〜１０ｎｍの酸化膜を形成する（図７（ａ）、（ｂ））。このようにして、半導体基板１上において高電圧系トランジスタ４０の形成領域には厚さ約４０ｎｍの絶縁膜４１ａが形成され、それ以外の領域には厚さ８ｎｍ〜１０ｎｍの絶縁膜３１ａが形成される。
【００３５】
続けて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁膜４１ａ上および絶縁膜３１ａ上に導電膜２２ａとして例えば不純物を含んだ導電性ポリシリコン膜を形成する（図８（ａ）、（ｂ））。さらに、ＰＥＰにより、導電膜２２ａ上にレジストパターン５２を形成する（図９（ａ）、（ｂ））。このレジストパターン５２は、セレクトゲートトランジスタ、低耐圧系トランジスタおよび高耐圧系トランジスタのゲート電極の形成領域を被覆し、それ以外の領域を開口するように形成する。
【００３６】
そして、このレジストパターン５２をマスクにしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により導電膜２２ａをエッチングし、メモリセルトランジスタの形成領域の絶縁膜３１ａを露出する。このとき、導電膜２２ａのエッチングは、メモリセルトランジスタの形成領域側の導電膜２２ａの端部が、半導体基板１と所定の角度を有するテーパー形状となるように行う。ここでのテーパー形状の形成は、後の工程で酸化膜１１ａ、窒化膜１２ａ、酸化膜１３ａ、導電膜１４ａの下に導電膜２２ａが回りこんだ構造を形成するために重要である。また、導電膜２２ａにおけるテーパー形状の端面と半導体基板１の表面とがなす角度は、できるだけ小さいことが好ましい。
【００３７】
続けて、露出したおよび絶縁膜３１ａを薬液処理により除去し、メモリセルトランジスタの形成領域の半導体基板１を露出させる。その後、レジストパターン５２を除去する（図１０（ａ）、（ｂ））。
【００３８】
続けて、熱酸化法により半導体基板１上および導電膜２２ａ上にトンネル絶縁膜１１となるシリコン酸化膜１１ａを形成し、該酸化膜１１ａ上にチャージトラップ膜１２となる窒化シリコン（ＳｉＮ）膜１２ａをＣＶＤ法により形成し、該窒化膜１２ａ上にブロック絶縁膜１３となる酸化アルミニウム（Ａｌ２Ｏ３）膜１３ａをＣＶＤ法により形成し、該酸化アルミニウム膜１３ａ上に制御ゲート電極１４となる導電膜として不純物を含んだポリシリコン膜１４ａを形成する（図１１（ａ）、（ｂ））。これらの膜は、導電膜２２ａの形状に沿って形成されるため、導電膜２２ａのテーパー形状部の上部では、テーパー形状とされる。
【００３９】
さらにＰＥＰにより、レジストパターン５３を形成する（図１２（ａ）、（ｂ））。このレジストパターン５３は、導電膜１４ａ上におけるメモリセルトランジスタの形成領域およびセレクトゲートトランジスタの形成領域の一部の領域を被覆し、それ以外の領域を開口するように形成する。このとき、レジストパターン５３は、メモリセルトランジスタの領域から導電膜１４ａのテーパー部における上端近傍まで被覆する。
【００４０】
そして、このレジストパターン５３をマスクにしてＲＩＥにより導電膜１４ａ、シリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａをエッチングし、導電膜２２ａを露出させる。その後、レジストパターン５３を除去する（図１３（ａ）、（ｂ））。
【００４１】
半導体装置の製造工程においては、一般的にゲート電極を形成する前のいずれかの工程で素子領域（Ａｃｔｉｖｅ Ａｒｅａ）を隔てるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を形成するが、本実施の形態を説明するには不要のため説明は省略する。
【００４２】
続けて、ＣＶＤ法により導電膜１４ａ上および導電膜２２ａ上に導電膜２２ｂとして不純物を含んだ導電性ポリシリコン膜を形成する（図１４（ａ）、（ｂ））。導電膜２２ｂは、導電膜２２ａと導電膜１４ａとを接続する膜厚で形成する。そして、導電膜２２ｂ上に、導電膜２２ａに対するエッチング選択比が大きいハードマスク膜６１として窒化シリコン（ＳｉＮ）膜をＣＶＤ法により形成する（図１５（ａ）、（ｂ））。さらにＰＥＰにより、ハードマスク膜６１上にレジストパターン５４を形成する（図１６（ａ）、（ｂ））。このレジストパターン５４は、メモリセルトランジスタのゲート電極、セレクトゲートトランジスタのゲート電極、低電圧系トランジスタのゲート電極および高電圧系トランジスタのゲート電極の形成領域を被覆し、それ以外の領域を開口するように形成する。
【００４３】
また、レジストパターン５４のうちセレクトゲートトランジスタのゲート電極の形成位置におけるレジストパターン５４ａは、メモリセルトランジスタの形成領域側の端部位置が、導電膜２２ａのテーパー部２２ａｔ上の位置であって、シリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａ、の端面位置よりもメモリセルトランジスタの形成領域側の位置とされる。また、導電膜２２ａのテーパー部２２ａｔ上の位置であって、導電膜２２ａのテーパー部２２ａｔのテーパー形状が始まる位置から、メモリセルトランジスタが形成される領域と反対側に配置される。
【００４４】
また、レジストパターン５４ａは、メモリセルトランジスタの形成領域と反対側の端部位置が、少なくとも導電膜２２ａのテーパー部２２ａｔ上におけるシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａ、の端面位置よりもメモリセルトランジスタの形成領域と反対側の位置とされる。
【００４５】
次に、このレジストパターン５４をマスクにしてＲＩＥによりハードマスク膜６１および導電膜２２ｂをエッチングして、ハードマスク膜６１をメモリセルトランジスタ、セレクトゲートトランジスタ、低電圧系トランジスタおよび高電圧系トランジスタのゲート電極の形状にパターニングする。これにより、ハードマスク膜６１は、セレクトゲートトランジスタの形成領域においてセレクトゲートトランジスタのゲート電極の形状に形成されたハードマスク６１aと、メモリセルトランジスタの形成領域においてメモリセルトランジスタのゲート電極の形状に形成されたハードマスク６１ｂと、周辺回路領域において低電圧系トランジスタおよび高電圧系トランジスタのゲート電極の形状に形成されたハードマスク６１ｃと、にパターニングされる。この後、レジストパターン５４を除去する（図１７（ａ）、（ｂ））。
【００４６】
次に、各ゲート電極の形成（パターニング）工程を行うが、この工程はメモリセルトランジスタのゲート電極の形成工程と、セレクトゲートトランジスタ、低電圧系トランジスタおよび高電圧系トランジスタのゲート電極の形成工程と、の２回に分けて行う。
【００４７】
まず、ＰＥＰによりレジストパターン５５を形成する。このレジストパターン５５は、セレクトゲートの形成領域のうち、セレクトゲートトランジスタの形成領域に形成されたハードマスク６１aと、相対するハードマスク６１aに挟まれた領域の導電膜２２ａと、を覆って形成される。ただし、少なくとも相対するハードマスク６１aに挟まれた領域の導電膜２２ａと、を覆って形成されればよい。また、このレジストパターン５５は、周辺回路領域を覆って形成される。このレジストパターン５５は、ハードマスク６１aに挟まれた領域の導電膜２２ａをエッチングから保護するためのものである。
【００４８】
そして、このレジストパターン５５をマスクとしてメモリセル領域のうちセレクトゲートトランジスタの形成領域、低電圧系トランジスタの形成領域、高電圧系トランジスタの形成領域を保護しつつ、メモリセルトランジスタの形成領域に形成されたハードマスク６１ｂを用いて、シリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａを半導体基板１の面内方向に対して垂直な方向にエッチングする。そして、ハードマスク６１ｂを除去し、メモリセルトランジスタの形成領域の導電膜２２ｂを除去する。これにより、メモリセルトランジスタの形成領域に、半導体基板１上にトンネル絶縁膜１１、チャージトラップ膜１２、ブロック絶縁膜１３、制御ゲート電極１４が順に積層された４層構造からなるメモリセルトランジスタのゲート電極１０が形成される。また、セレクトゲートトランジスタの形成領域には、メモリセルトランジスタの形成領域側のセレクトゲートトランジスタのゲート電極の端面が形成される（図１８（ａ）、（ｂ））。このとき、メモリセルトランジスタの形成領域側のセレクトゲートトランジスタのゲート電極の端面の位置は、絶縁膜３１ａ上におけるセレクトゲートトランジスタのゲート電極２２のテーパー部の始点よりもメモリセルトランジスタの形成領域と反対側にある。その後、レジストパターン５５を除去する。
【００４９】
この工程のエッチングにより、ゲート電極２２ａ上の、切断されたシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａの端面の位置は、導電膜２２ａのテーパー部２２ａｔ上の位置となる。この端面の位置を導電膜２２ａのテーパー部２２ａｔ上の位置とすることは重要である。この端面が、導電膜２２ａのテーパー部２２ａｔ上ではなく、絶縁膜３１ａ上または半導体基板１の表面上にある場合には、メモリセルトランジスタのゲート電極１０と同じＭＯＮＯＳ構造がセレクトゲートトランジスタのゲート電極２０と接して半導体基板１上に形成されることになるからである。
【００５０】
次に、ＰＥＰによりレジストパターン５６を形成する。このレジストパターン５６は、メモリセルトランジスタの形成領域を覆って形成される。また、レジストパターン５６は、セレクトゲートトランジスタの形成領域においてハードマスク６１ａを介してメモリセルトランジスタの形成領域と反対側の領域（導電膜２２ａが露出した領域）、および周辺回路領域で開口するように形成される。なお、ハードマスク６１ａにおけるメモリセルトランジスタの形成領域と反対側のセレクトゲートトランジスタのゲート電極の端面近傍を露出させることが好ましい。これにより、次工程のエッチングにおいて、導電膜２２ａをハードマスク６１ａの端面位置で確実にエッチング除去することができる。
【００５１】
そして、このレジストパターン５６およびハードマスク６１ａをマスクとして、セレクトゲートトランジスタの導電膜２２ａを半導体基板１の面内方向と垂直な方向にエッチングする。このとき、導電膜２２ｂは、導電膜２２ａと導電膜１４ａとを接続する部分が残存するようにエッチングされる。これにより、メモリセルトランジスタの形成領域と反対側のセレクトゲートトランジスタのゲート電極の端面が形成される。また、周辺回路領域においては、ハードマスク６１ｃを用いて導電膜２２ａ、絶縁膜３１ａ、絶縁膜４１ａを半導体基板１の面内方向と垂直な方向にエッチングする。その後、ハードマスク６１ｃを除去し、周辺回路領域の導電膜２２ｂを除去する（図１９（ａ）、（ｂ））。この後、レジストパターンを除去する。
【００５２】
これにより、半導体基板１の上にゲート絶縁膜２１、ゲート電極２２が順に積層された２層構造からなるセレクトゲートトランジスタのゲート電極２０が形成される。このセレクトゲートトランジスタのゲート電極２０においては、ゲート電極２２のメモリセルトランジスタのゲート電極１０側の端部がテーパー形状を有するテーパー部とされており、このテーパー部の上にシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａがこの順で積層されている。すなわち、テーパー部の上に積層されたシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａの下にセレクトゲートトランジスタのゲート電極２２が回りこんで配置された構造となっている。
【００５３】
また、周辺回路領域に、半導体基板１の上にゲート絶縁膜３１およびゲート電極３２が順に積層された２層構造からなる低電圧系トランジスタ３０と、半導体基板１の上にゲート絶縁膜４１およびゲート電極４２が順に積層された２層構造からなる高電圧系トランジスタ４０と、が形成される。（図２０（ａ）、（ｂ））。
【００５４】
この工程のエッチングにより切断されたゲート電極２２（導電膜２２ａ、導電膜２２ｂ）の端面（メモリセル１０と反対側のセレクトゲートトランジスタのゲート電極端）の位置は、ゲート電極２２のテーパー部上に残されたシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａから離間した位置とされる。ゲート電極２２の端面（メモリセル１０と反対側のセレクトゲートトランジスタのゲート電極端）の位置をこのような位置とすることは重要である。ゲート電極２２の端面（メモリセルトランジスタのゲート電極１０と反対側のセレクトゲートトランジスタのゲート電極端）の位置が上記の位置よりもメモリセルトランジスタのゲート電極１０側にある場合には、ゲート電極２２と酸化膜１３ａ上の導電膜１４ａとが電気的につながらず、ゲート電極２２がゲート電極として機能しないからである。
【００５５】
この後、必要なイオン注入を行い各トランジスタが形成されるが、本実施の形態を説明するには不要のため省略する。
【００５６】
上述したように、本実施の形態においては、メモリセルトランジスタのゲート電極１０側のセレクトゲートトランジスタのゲート電極端（ゲート電極２２（導電膜２２ａ）の端面）をテーパー加工することにより、セレクトゲートトランジスタのゲート電極端に残るシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａの下にゲート電極２２が回り込む構造にすることができ、セレクトゲートトランジスタのゲート電極２０を低電圧系トランジスタトランジスタのゲート電極３０と同じＭＯＳ構造で形成することができる。これにより、セレクトゲートトランジスタのゲート電極２０の構造に起因した誤読み出しの発生が防止された、読み出し信頼性の高いＭＯＮＯＳ型ＮＡＮＤフラッシュメモリを作製することができる。
【図面の簡単な説明】
【００５７】
【図１】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセルアレイの一部の等価回路図である。
【図２】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセル領域のビット線コンタクト付近のレイアウトパターンを示す平面図である。
【図３】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリのメモリセル領域および周辺回路領域の構造を説明するための模式図である。
【図４】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図５】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図６】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図７】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図８】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図９】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１０】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１１】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１２】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１３】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１４】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１５】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１６】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１７】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１８】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１９】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２０】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【符号の説明】
【００５８】
１ 半導体基板、１０ メモリセルトランジスタのゲート電極、１１ トンネル絶縁膜、１１ａ シリコン酸化膜、１２ チャージトラップ膜、１２ａ シリコン窒化膜、１３ ブロック絶縁膜、１３ａ 酸化アルミニウム膜、１４ 制御ゲート電極、１４ａ 導電膜、２０ セレクトゲートトランジスタのゲート電極、２１ ゲート絶縁膜、２２ ゲート電極、２２ａ 導電膜、２２ａｔ テーパー部、２２ｂ 導電膜、３０ 低電圧系トランジスタのゲート電極、３１ ゲート絶縁膜、３１ａ 絶縁膜、３２ ゲート電極、４０ 高電圧系トランジスタのゲート電極、４１ ゲート絶縁膜、４１ａ 絶縁膜、４２ ゲート電極、５１、５２、５３、５４、５４ａ、５５、５６ レジストパターン、６１ ハードマスク膜、６１、６１a、６１ｂ、６１ｃ、ハードマスク。
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるＮＡＮＤフラッシュメモリは、一般にメモリセルアレイと周辺回路とから構成される。メモリセルアレイ中には、メモリセルトランジスタ（以下、単にメモリセルと呼ぶ）とセレクトゲートトランジスタ（以下、単にセレクトゲートと呼ぶ）とが存在し、周辺回路中には、高電圧系トランジスタと低電圧系トランジスタとが存在する。
【０００３】
メモリセルは、情報を保持する機能を有し、セレクトゲート、高電圧系トランジスタおよび低電圧系トランジスタは、トランジスタ動作、すなわち信号のＯＮ、ＯＦＦを切り替える機能を有する。このように、メモリセルとその他のトランジスタとでは機能が違うため、その素子構造も異なっている。
【０００４】
一般のフローティングゲート型のＮＡＮＤフラッシュメモリでは、メモリセルは、基板の上に、トンネル絶縁膜、フローティングゲート電極、ゲート間絶縁膜、制御ゲート電極が順に積層された５層構造を有する。一方、その他のトランジスタは、基板の上に、ゲート絶縁膜およびゲート電極が積層された３層構造となる。
【０００５】
一般にフローティングゲート型のＮＡＮＤフラッシュメモリを作製するに当たっては、ゲート間絶縁膜形成までは、イオン注入を除いてはメモリセルおよびそれ以外のトランジスタとも基本的に同じプロセスが用いられる。すなわち、メモリセル以外のトランジスタにも、ゲート間絶縁膜が一旦は形成される。その後、メモリセル以外のトランジスタ上のみゲート間絶縁膜は開口され、その上に制御ゲートとなる導電性の膜が積層される。これはメモリセル上にも同様に積層される。
【０００６】
このような工程を経ることにより、メモリセルは、ゲート間絶縁膜によりフローティングゲート電極と制御ゲート電極とが電気的に絶縁された構造となる。また、メモリセル以外のトランジスタは、開口されたゲート間絶縁膜によりフローティングゲート電極と制御ゲート電極とが電気的に接続された構造、すなわち単ゲート電極構造となる。
【０００７】
一方、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリにおいては、メモリセルは、基板の上にトンネル絶縁膜、チャージトラップ（電荷蓄積）絶縁膜、ブロック絶縁膜、制御ゲート電極が順に積層された構造を有する（たとえば、特許文献１参照）。しかしながら、上述したフローティングゲート型のＮＡＮＤフラッシュメモリのような製造方法は、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリを作製するに当たっては適用することはできない。ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリではフローティングゲートに相当する構造がチャージトラップ絶縁膜であるため、制御ゲート電極と接続しても制御ゲートとして働かないからである。このため、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリにおいては、セレクトゲートもメモリセルと同じ工程で作製され、メモリセルと同じＭＯＮＯＳ構造とされている。
【０００８】
しかしながら、セレクトゲートをＭＯＮＯＳ構造とした場合、以下のような問題が発生する虞がある。すなわち、セレクトゲートにはメモリセルからの読み出し時に弱い電圧を印加した際、セレクトゲートのチャージトラップ（電荷蓄積）絶縁膜に電子が注入されてしまい、セレクトゲートの閾値の変動が発生する。このとき、読み出し電圧は一定のままで、セレクトゲートの閾値は高い方に変動するため、セレクトゲートをオンした場合の電流が小さくなり、セル電流が劣化する。このセル電流の劣化は、誤読み出しの原因となる。
【０００９】
【特許文献１】特開２００３−７８０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記に鑑みてなされたものであって、読み出し信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、半導体基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁層と、前記第２の絶縁層上に形成されたゲート電極とを有するメモリトランジスタのゲート電極と、前記メモリセルトランジスタのゲート電極に隣接して形成された選択ゲートトランジスタのゲート電極であって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されるとともに前記メモリセルトランジスタのゲート電極側の側面がテーパー形状のテーパー部を有する下部ゲート電極と、前記下部ゲート電極のテーパー部上に形成された第１の酸化膜と、前記第１の酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された第２の酸化膜と、前記第２の酸化膜上に形成された導電膜と、前記導電膜と前記下部ゲート電極とに接続された上部ゲート電極とを有する選択ゲートトランジスタのゲート電極と、を備えることを特徴とする不揮発性半導体記憶装置が提供される。
【００１２】
また、本願発明の一態様によれば、半導体基板上におけるメモリセルトランジスタの第１のゲート電極形成領域および前記第１のゲート電極形成領域に隣接する選択ゲートトランジスタの第２のゲート電極形成領域に第１の絶縁膜および第１の導電膜を順次積層形成する第１工程と、前記第１のゲート電極形成領域の前記第１の導電膜および前記第１絶縁膜を除去し、前記第２のゲート電極形成領域において前記第１の導電膜を台形状に加工する第２工程と、前記第１および第２のゲート電極形成領域に、第１の酸化膜、窒化膜、第２の酸化膜、第２の導電膜を順次積層形成する第３工程と、前記台形状に加工された前記第１の導電膜の傾斜面上の領域および前記第１のゲート電極形成領域に前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を残すように、前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングして前記第１の導電膜の上面を露出させる第４工程と、前記第２のゲート電極形成領域に、前記第１の導電膜および前記第２の導電膜と接続する第３の導電膜を形成する第５工程と、前記メモリセルの形成領域の前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングしてパターニングすることにより、前記半導体基板上に第１の酸化膜、窒化膜、第２の酸化膜、第２の導電膜をこの順で有するメモリセルを形成し、前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜が前記第１の導電膜の前記傾斜面上に残存するように前記第１の導電膜の前記傾斜面上の位置において前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングして前記第１のゲート電極形成領域側の端面を形成する第６工程と、前記第３の導電膜が前記第１の導電膜と前記第２の導電膜と接続する部分が残存するように前記第３の導電膜、前記第１の導電膜、前記第１の絶縁膜を前記半導体基板の面内方向と垂直な方向にエッチングすることで前記第１のゲート電極形成領域と反対側の端面を形成して、前記第１の絶縁膜と、前記第１の導電膜と、前記第１の導電膜の前記傾斜面上に積層された前記第１の酸化膜、前記窒化膜、前記第２の酸化膜、前記第２の導電膜と、前記第１の導電膜と前記第２の導電膜と接続する前記第３の導電膜と、を有する選択ゲートトランジスタのゲート電極を形成する第７工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、読み出し信頼性の高い不揮発性半導体記憶装置を提供することができる、という効果を奏する。
【００１４】
また、本発明によれば、読み出し信頼性の高い不揮発性半導体記憶装置の製造方法を提供することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を不揮発性半導体記憶装置であるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置に適用した実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、本実施形態に係る特徴部分を中心に示すもので、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１６】
まず、本実施形態に係るＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置の電気的構成を説明する。ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置は、メモリセルアレイＡｒが構成されるメモリセル領域と、当該メモリセルアレイＡｒを駆動するための周辺回路が構成された周辺回路領域とに区画されている。図１は、ＮＡＮＤフラッシュメモリ装置のメモリセルアレイＡｒの一部の等価回路図である。
【００１７】
ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。
【００１８】
ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域を共用して形成されている。図１中Ｘ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。
【００１９】
図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介してソース線ＳＬに接続されている。
【００２０】
図２はメモリセル領域のビット線コンタクトＣＢ付近のレイアウトパターンを示す平面図である。図２に示すように、メモリセル領域Ｍには、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本並設されており、これにより素子領域（活性領域：アクティブエリア）Ｓａが図２中のＹ方向に沿って形成されＸ方向に複数に分離形成されている。
【００２１】
ワード線ＷＬは、素子領域Ｓａに交差してＸ方向に沿って形成されており、Ｙ方向に離間して複数本形成されている。また、選択ゲートトランジスタを共通接続する選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って形成されている。これらの選択ゲート線ＳＧＬ１は、Ｙ方向に一対形成されており、当該一対の選択ゲート線ＳＧＬ１間に位置した複数の素子領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００２２】
ワード線ＷＬと交差する素子領域Ｓａ上にはメモリセルトランジスタのゲート電極ＭＧが形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には選択ゲートトランジスタのゲート電極ＳＧが構成されている。
【００２３】
図３は、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセル領域および周辺回路領域の高耐圧系／低耐圧系トランジスタの断面構造を説明するための模式図である。図３（ａ）は図２中Ａ−Ａ線に沿う断面図を示し、図３（ｂ）は、高耐圧系トランジスタおよび低耐圧系トランジスタの構造を説明するための模式図であり、半導体基板の面内方向に垂直な方向における断面図である。
【００２４】
図３（ａ）に示すように、メモリセルトランジスタのゲート電極１０は、半導体基板１の上にシリコン酸化膜からなり第１の絶縁層であるトンネル絶縁膜１１、シリコン窒化膜からなり電荷蓄積層であるチャージトラップ膜１２、酸化アルミニウム（Ａｌ２Ｏ３）膜からなり第２の絶縁層であるブロック絶縁膜１３、多結晶シリコン膜からなる制御ゲート電極１４が順に積層された４層構造からなる。セレクト（選択）ゲートトランジスタのゲート電極２０は、半導体基板１の上にシリコン酸化膜からなるゲート絶縁膜２１、多結晶シリコン膜からなるゲート電極２２が順に積層された２層構造からなる。低電圧系トランジスタ３０は、図３（ｂ）に示すように、半導体基板１の上にゲート絶縁膜３１およびゲート電極３２が積層された２層構造からなる。高電圧系トランジスタ４０は、図３（ｂ）に示すように、半導体基板１の上にゲート絶縁膜４１およびゲート電極４２が積層された２層構造からなる。なお、各トランジスタは、ソース・ドレイン領域を備えるが、ここでは詳細な記載を省略する。
【００２５】
低電圧系トランジスタ３０においては、ゲート絶縁膜として約８ｎｍ〜１０ｎｍ程度の膜厚のゲート絶縁膜３１が用いられるのに対して、高電圧系トランジスタ４０においては約４０ｎｍ程度の膜厚のゲート絶縁膜４１が用いられる。これは、高電圧系トランジスタ４０はゲート電極４２に高電圧が加わる場所で用いられるため、その電圧においてもゲート絶縁膜４１が破壊されないことが求められるためである。
【００２６】
本実施の形態においては、セレクトゲートトランジスタのゲート電極２０は、上述したように半導体基板１の上にゲート絶縁膜２１とゲート電極２２とが積層された構造とされており、半導体基板１の上に絶縁膜とゲート電極とが積層された構造という観点で、半導体基板１の上にゲート絶縁膜３１およびゲート電極３２が積層された低電圧系トランジスタ３０と同じＭＯＳ構造を有する。また、ゲート絶縁膜２１は、低電圧系トランジスタ３０のゲート絶縁膜３１と同じ厚みを有する。
【００２７】
セレクトゲートトランジスタのゲート電極２０をＭＯＮＯＳ構造とした場合、以下のような問題が発生する虞がある。すなわち、メモリセルトランジスタからの読み出し時に、セレクトゲートトランジスタに弱い電圧を印加した際、セレクトゲートトランジスタのゲート電極のチャージトラップ（電荷蓄積）膜に電子が注入されてしまい、セレクトゲートトランジスタの閾値の変動が発生する。このとき、読み出し電圧は一定のままで、セレクトゲートトランジスタの閾値は高い方に変動するため、セレクトゲートトランジスタをオンした場合の電流が小さくなり、セル電流が劣化する。このセル電流の劣化は、誤読み出しの原因となる。
【００２８】
そこで、本実施の形態においては、セレクトゲートトランジスタのゲート電極２０を周辺回路の低電圧系トランジスタ３０等と同じＭＯＳ構造とすることで、誤読み出しが防止して、高い読み出し信頼性を実現している。
【００２９】
また、セレクトゲートトランジスタのゲート電極２０においては、ゲート電極２２とのメモリセル１０側の端部がテーパー形状を有するテーパー部とされており、このテーパー部の上に酸化膜１１ａ、窒化膜１２ａ、酸化膜１３ａ、導電膜１４ａがこの順で積層されている。すなわち、酸化膜１１ａ、窒化膜１２ａ、酸化膜１３ａ、導電膜１４ａの下に導電膜であるゲート電極２２が回りこんで配置された構造となっている。これにより、セレクトゲートトランジスタのゲート電極２０はＭＯＮＯＳ構造とはならず、ゲート絶縁膜２１の上の構造はＭＯＳゲート電極として機能する。
【００３０】
上述したように、本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリでは、セレクトゲートトランジスタのゲート電極２０を周辺回路の低電圧系トランジスタ３０等と同じＭＯＳ構造としている。これにより、セレクトゲートトランジスタのゲート電極２０の構造に起因した誤読み出しの発生を防止し、読み出し信頼性の高いＭＯＮＯＳ型ＮＡＮＤフラッシュメモリが実現されている。
【００３１】
次に、以上のように構成された本実施の形態にかかるＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの各トランジスタの作製方法について、ゲート電極形成までの工程を説明する。ここでは、作製方法のうちトランジスタの構造に関する工程に重点を置くこととし、本発明の特徴に直接関係のないイオン注入工程や熱工程等についての説明は省略する。
【００３２】
まず、半導体基板１上に絶縁膜４１ａとして例えば熱酸化法により厚さ約４０ｎｍの酸化膜を形成する（図４（ａ）、（ｂ））。半導体基板１としては、例えばシリコン基板を使用する。次に、絶縁膜４１ａ上に所定パターンのフォトレジストを形成する露光工程としてのＰＥＰ（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）によりレジストパターン５１を形成する（図５（ａ）、（ｂ））。このレジストパターン５１は、周辺回路領域において高電圧系トランジスタ４０の形成領域を被覆し、それ以外の領域を開口するように形成する。
【００３３】
続けて、このレジストパターン５１をマスクにして薬液処理により絶縁膜４１ａの除去を行い、高電圧系トランジスタ４０の形成領域以外の領域において半導体基板１を露出させる。その後、レジストパターン５１を除去する（図６（ａ）、（ｂ））。
【００３４】
次に、半導体基板１上に絶縁膜３１ａとして、例えば熱酸化法により厚さ８ｎｍ〜１０ｎｍの酸化膜を形成する（図７（ａ）、（ｂ））。このようにして、半導体基板１上において高電圧系トランジスタ４０の形成領域には厚さ約４０ｎｍの絶縁膜４１ａが形成され、それ以外の領域には厚さ８ｎｍ〜１０ｎｍの絶縁膜３１ａが形成される。
【００３５】
続けて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁膜４１ａ上および絶縁膜３１ａ上に導電膜２２ａとして例えば不純物を含んだ導電性ポリシリコン膜を形成する（図８（ａ）、（ｂ））。さらに、ＰＥＰにより、導電膜２２ａ上にレジストパターン５２を形成する（図９（ａ）、（ｂ））。このレジストパターン５２は、セレクトゲートトランジスタ、低耐圧系トランジスタおよび高耐圧系トランジスタのゲート電極の形成領域を被覆し、それ以外の領域を開口するように形成する。
【００３６】
そして、このレジストパターン５２をマスクにしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により導電膜２２ａをエッチングし、メモリセルトランジスタの形成領域の絶縁膜３１ａを露出する。このとき、導電膜２２ａのエッチングは、メモリセルトランジスタの形成領域側の導電膜２２ａの端部が、半導体基板１と所定の角度を有するテーパー形状となるように行う。ここでのテーパー形状の形成は、後の工程で酸化膜１１ａ、窒化膜１２ａ、酸化膜１３ａ、導電膜１４ａの下に導電膜２２ａが回りこんだ構造を形成するために重要である。また、導電膜２２ａにおけるテーパー形状の端面と半導体基板１の表面とがなす角度は、できるだけ小さいことが好ましい。
【００３７】
続けて、露出したおよび絶縁膜３１ａを薬液処理により除去し、メモリセルトランジスタの形成領域の半導体基板１を露出させる。その後、レジストパターン５２を除去する（図１０（ａ）、（ｂ））。
【００３８】
続けて、熱酸化法により半導体基板１上および導電膜２２ａ上にトンネル絶縁膜１１となるシリコン酸化膜１１ａを形成し、該酸化膜１１ａ上にチャージトラップ膜１２となる窒化シリコン（ＳｉＮ）膜１２ａをＣＶＤ法により形成し、該窒化膜１２ａ上にブロック絶縁膜１３となる酸化アルミニウム（Ａｌ２Ｏ３）膜１３ａをＣＶＤ法により形成し、該酸化アルミニウム膜１３ａ上に制御ゲート電極１４となる導電膜として不純物を含んだポリシリコン膜１４ａを形成する（図１１（ａ）、（ｂ））。これらの膜は、導電膜２２ａの形状に沿って形成されるため、導電膜２２ａのテーパー形状部の上部では、テーパー形状とされる。
【００３９】
さらにＰＥＰにより、レジストパターン５３を形成する（図１２（ａ）、（ｂ））。このレジストパターン５３は、導電膜１４ａ上におけるメモリセルトランジスタの形成領域およびセレクトゲートトランジスタの形成領域の一部の領域を被覆し、それ以外の領域を開口するように形成する。このとき、レジストパターン５３は、メモリセルトランジスタの領域から導電膜１４ａのテーパー部における上端近傍まで被覆する。
【００４０】
そして、このレジストパターン５３をマスクにしてＲＩＥにより導電膜１４ａ、シリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａをエッチングし、導電膜２２ａを露出させる。その後、レジストパターン５３を除去する（図１３（ａ）、（ｂ））。
【００４１】
半導体装置の製造工程においては、一般的にゲート電極を形成する前のいずれかの工程で素子領域（Ａｃｔｉｖｅ Ａｒｅａ）を隔てるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を形成するが、本実施の形態を説明するには不要のため説明は省略する。
【００４２】
続けて、ＣＶＤ法により導電膜１４ａ上および導電膜２２ａ上に導電膜２２ｂとして不純物を含んだ導電性ポリシリコン膜を形成する（図１４（ａ）、（ｂ））。導電膜２２ｂは、導電膜２２ａと導電膜１４ａとを接続する膜厚で形成する。そして、導電膜２２ｂ上に、導電膜２２ａに対するエッチング選択比が大きいハードマスク膜６１として窒化シリコン（ＳｉＮ）膜をＣＶＤ法により形成する（図１５（ａ）、（ｂ））。さらにＰＥＰにより、ハードマスク膜６１上にレジストパターン５４を形成する（図１６（ａ）、（ｂ））。このレジストパターン５４は、メモリセルトランジスタのゲート電極、セレクトゲートトランジスタのゲート電極、低電圧系トランジスタのゲート電極および高電圧系トランジスタのゲート電極の形成領域を被覆し、それ以外の領域を開口するように形成する。
【００４３】
また、レジストパターン５４のうちセレクトゲートトランジスタのゲート電極の形成位置におけるレジストパターン５４ａは、メモリセルトランジスタの形成領域側の端部位置が、導電膜２２ａのテーパー部２２ａｔ上の位置であって、シリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａ、の端面位置よりもメモリセルトランジスタの形成領域側の位置とされる。また、導電膜２２ａのテーパー部２２ａｔ上の位置であって、導電膜２２ａのテーパー部２２ａｔのテーパー形状が始まる位置から、メモリセルトランジスタが形成される領域と反対側に配置される。
【００４４】
また、レジストパターン５４ａは、メモリセルトランジスタの形成領域と反対側の端部位置が、少なくとも導電膜２２ａのテーパー部２２ａｔ上におけるシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａ、の端面位置よりもメモリセルトランジスタの形成領域と反対側の位置とされる。
【００４５】
次に、このレジストパターン５４をマスクにしてＲＩＥによりハードマスク膜６１および導電膜２２ｂをエッチングして、ハードマスク膜６１をメモリセルトランジスタ、セレクトゲートトランジスタ、低電圧系トランジスタおよび高電圧系トランジスタのゲート電極の形状にパターニングする。これにより、ハードマスク膜６１は、セレクトゲートトランジスタの形成領域においてセレクトゲートトランジスタのゲート電極の形状に形成されたハードマスク６１aと、メモリセルトランジスタの形成領域においてメモリセルトランジスタのゲート電極の形状に形成されたハードマスク６１ｂと、周辺回路領域において低電圧系トランジスタおよび高電圧系トランジスタのゲート電極の形状に形成されたハードマスク６１ｃと、にパターニングされる。この後、レジストパターン５４を除去する（図１７（ａ）、（ｂ））。
【００４６】
次に、各ゲート電極の形成（パターニング）工程を行うが、この工程はメモリセルトランジスタのゲート電極の形成工程と、セレクトゲートトランジスタ、低電圧系トランジスタおよび高電圧系トランジスタのゲート電極の形成工程と、の２回に分けて行う。
【００４７】
まず、ＰＥＰによりレジストパターン５５を形成する。このレジストパターン５５は、セレクトゲートの形成領域のうち、セレクトゲートトランジスタの形成領域に形成されたハードマスク６１aと、相対するハードマスク６１aに挟まれた領域の導電膜２２ａと、を覆って形成される。ただし、少なくとも相対するハードマスク６１aに挟まれた領域の導電膜２２ａと、を覆って形成されればよい。また、このレジストパターン５５は、周辺回路領域を覆って形成される。このレジストパターン５５は、ハードマスク６１aに挟まれた領域の導電膜２２ａをエッチングから保護するためのものである。
【００４８】
そして、このレジストパターン５５をマスクとしてメモリセル領域のうちセレクトゲートトランジスタの形成領域、低電圧系トランジスタの形成領域、高電圧系トランジスタの形成領域を保護しつつ、メモリセルトランジスタの形成領域に形成されたハードマスク６１ｂを用いて、シリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａを半導体基板１の面内方向に対して垂直な方向にエッチングする。そして、ハードマスク６１ｂを除去し、メモリセルトランジスタの形成領域の導電膜２２ｂを除去する。これにより、メモリセルトランジスタの形成領域に、半導体基板１上にトンネル絶縁膜１１、チャージトラップ膜１２、ブロック絶縁膜１３、制御ゲート電極１４が順に積層された４層構造からなるメモリセルトランジスタのゲート電極１０が形成される。また、セレクトゲートトランジスタの形成領域には、メモリセルトランジスタの形成領域側のセレクトゲートトランジスタのゲート電極の端面が形成される（図１８（ａ）、（ｂ））。このとき、メモリセルトランジスタの形成領域側のセレクトゲートトランジスタのゲート電極の端面の位置は、絶縁膜３１ａ上におけるセレクトゲートトランジスタのゲート電極２２のテーパー部の始点よりもメモリセルトランジスタの形成領域と反対側にある。その後、レジストパターン５５を除去する。
【００４９】
この工程のエッチングにより、ゲート電極２２ａ上の、切断されたシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａの端面の位置は、導電膜２２ａのテーパー部２２ａｔ上の位置となる。この端面の位置を導電膜２２ａのテーパー部２２ａｔ上の位置とすることは重要である。この端面が、導電膜２２ａのテーパー部２２ａｔ上ではなく、絶縁膜３１ａ上または半導体基板１の表面上にある場合には、メモリセルトランジスタのゲート電極１０と同じＭＯＮＯＳ構造がセレクトゲートトランジスタのゲート電極２０と接して半導体基板１上に形成されることになるからである。
【００５０】
次に、ＰＥＰによりレジストパターン５６を形成する。このレジストパターン５６は、メモリセルトランジスタの形成領域を覆って形成される。また、レジストパターン５６は、セレクトゲートトランジスタの形成領域においてハードマスク６１ａを介してメモリセルトランジスタの形成領域と反対側の領域（導電膜２２ａが露出した領域）、および周辺回路領域で開口するように形成される。なお、ハードマスク６１ａにおけるメモリセルトランジスタの形成領域と反対側のセレクトゲートトランジスタのゲート電極の端面近傍を露出させることが好ましい。これにより、次工程のエッチングにおいて、導電膜２２ａをハードマスク６１ａの端面位置で確実にエッチング除去することができる。
【００５１】
そして、このレジストパターン５６およびハードマスク６１ａをマスクとして、セレクトゲートトランジスタの導電膜２２ａを半導体基板１の面内方向と垂直な方向にエッチングする。このとき、導電膜２２ｂは、導電膜２２ａと導電膜１４ａとを接続する部分が残存するようにエッチングされる。これにより、メモリセルトランジスタの形成領域と反対側のセレクトゲートトランジスタのゲート電極の端面が形成される。また、周辺回路領域においては、ハードマスク６１ｃを用いて導電膜２２ａ、絶縁膜３１ａ、絶縁膜４１ａを半導体基板１の面内方向と垂直な方向にエッチングする。その後、ハードマスク６１ｃを除去し、周辺回路領域の導電膜２２ｂを除去する（図１９（ａ）、（ｂ））。この後、レジストパターンを除去する。
【００５２】
これにより、半導体基板１の上にゲート絶縁膜２１、ゲート電極２２が順に積層された２層構造からなるセレクトゲートトランジスタのゲート電極２０が形成される。このセレクトゲートトランジスタのゲート電極２０においては、ゲート電極２２のメモリセルトランジスタのゲート電極１０側の端部がテーパー形状を有するテーパー部とされており、このテーパー部の上にシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａがこの順で積層されている。すなわち、テーパー部の上に積層されたシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａの下にセレクトゲートトランジスタのゲート電極２２が回りこんで配置された構造となっている。
【００５３】
また、周辺回路領域に、半導体基板１の上にゲート絶縁膜３１およびゲート電極３２が順に積層された２層構造からなる低電圧系トランジスタ３０と、半導体基板１の上にゲート絶縁膜４１およびゲート電極４２が順に積層された２層構造からなる高電圧系トランジスタ４０と、が形成される。（図２０（ａ）、（ｂ））。
【００５４】
この工程のエッチングにより切断されたゲート電極２２（導電膜２２ａ、導電膜２２ｂ）の端面（メモリセル１０と反対側のセレクトゲートトランジスタのゲート電極端）の位置は、ゲート電極２２のテーパー部上に残されたシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａから離間した位置とされる。ゲート電極２２の端面（メモリセル１０と反対側のセレクトゲートトランジスタのゲート電極端）の位置をこのような位置とすることは重要である。ゲート電極２２の端面（メモリセルトランジスタのゲート電極１０と反対側のセレクトゲートトランジスタのゲート電極端）の位置が上記の位置よりもメモリセルトランジスタのゲート電極１０側にある場合には、ゲート電極２２と酸化膜１３ａ上の導電膜１４ａとが電気的につながらず、ゲート電極２２がゲート電極として機能しないからである。
【００５５】
この後、必要なイオン注入を行い各トランジスタが形成されるが、本実施の形態を説明するには不要のため省略する。
【００５６】
上述したように、本実施の形態においては、メモリセルトランジスタのゲート電極１０側のセレクトゲートトランジスタのゲート電極端（ゲート電極２２（導電膜２２ａ）の端面）をテーパー加工することにより、セレクトゲートトランジスタのゲート電極端に残るシリコン酸化膜１１ａ、シリコン窒化膜１２ａ、酸化アルミニウム膜１３ａ、導電膜１４ａの下にゲート電極２２が回り込む構造にすることができ、セレクトゲートトランジスタのゲート電極２０を低電圧系トランジスタトランジスタのゲート電極３０と同じＭＯＳ構造で形成することができる。これにより、セレクトゲートトランジスタのゲート電極２０の構造に起因した誤読み出しの発生が防止された、読み出し信頼性の高いＭＯＮＯＳ型ＮＡＮＤフラッシュメモリを作製することができる。
【図面の簡単な説明】
【００５７】
【図１】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセルアレイの一部の等価回路図である。
【図２】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリ装置のメモリセル領域のビット線コンタクト付近のレイアウトパターンを示す平面図である。
【図３】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリのメモリセル領域および周辺回路領域の構造を説明するための模式図である。
【図４】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図５】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図６】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図７】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図８】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図９】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１０】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１１】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１２】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１３】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１４】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１５】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１６】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１７】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１８】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図１９】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２０】この発明の一実施形態に従ったＭＯＮＯＳ型ＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【符号の説明】
【００５８】
１ 半導体基板、１０ メモリセルトランジスタのゲート電極、１１ トンネル絶縁膜、１１ａ シリコン酸化膜、１２ チャージトラップ膜、１２ａ シリコン窒化膜、１３ ブロック絶縁膜、１３ａ 酸化アルミニウム膜、１４ 制御ゲート電極、１４ａ 導電膜、２０ セレクトゲートトランジスタのゲート電極、２１ ゲート絶縁膜、２２ ゲート電極、２２ａ 導電膜、２２ａｔ テーパー部、２２ｂ 導電膜、３０ 低電圧系トランジスタのゲート電極、３１ ゲート絶縁膜、３１ａ 絶縁膜、３２ ゲート電極、４０ 高電圧系トランジスタのゲート電極、４１ ゲート絶縁膜、４１ａ 絶縁膜、４２ ゲート電極、５１、５２、５３、５４、５４ａ、５５、５６ レジストパターン、６１ ハードマスク膜、６１、６１a、６１ｂ、６１ｃ、ハードマスク。
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁層と、前記第２の絶縁層上に形成されたゲート電極とを有するメモリトランジスタのゲート電極と、
前記メモリセルトランジスタのゲート電極に隣接して形成された選択ゲートトランジスタのゲート電極であって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されるとともに前記メモリセルトランジスタのゲート電極側の側面がテーパー形状のテーパー部を有する下部ゲート電極と、前記下部ゲート電極のテーパー部上に形成された第１の酸化膜と、前記第１の酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された第２の酸化膜と、前記第２の酸化膜上に形成された導電膜と、前記導電膜と前記下部ゲート電極とに接続された上部ゲート電極とを有する選択ゲートトランジスタのゲート電極と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上におけるメモリセルトランジスタの第１のゲート電極形成領域および前記第１のゲート電極形成領域に隣接する選択ゲートトランジスタの第２のゲート電極形成領域に第１の絶縁膜および第１の導電膜を順次積層形成する第１工程と、
前記第１のゲート電極形成領域の前記第１の導電膜および前記第１絶縁膜を除去し、前記第２のゲート電極形成領域において前記第１の導電膜を台形状に加工する第２工程と、
前記第１および第２のゲート電極形成領域に、第１の酸化膜、窒化膜、第２の酸化膜、第２の導電膜を順次積層形成する第３工程と、
前記台形状に加工された前記第１の導電膜の傾斜面上の領域および前記第１のゲート電極形成領域に前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を残すように、前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングして前記第１の導電膜の上面を露出させる第４工程と、
前記第２のゲート電極形成領域に、前記第１の導電膜および前記第２の導電膜と接続する第３の導電膜を形成する第５工程と、
前記メモリセルの形成領域の前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングしてパターニングすることにより、前記半導体基板上に第１の酸化膜、窒化膜、第２の酸化膜、第２の導電膜をこの順で有するメモリセルを形成し、前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜が前記第１の導電膜の前記傾斜面上に残存するように前記第１の導電膜の前記傾斜面上の位置において前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングして前記第１のゲート電極形成領域側の端面を形成する第６工程と、
前記第３の導電膜が前記第１の導電膜と前記第２の導電膜と接続する部分が残存するように前記第３の導電膜、前記第１の導電膜、前記第１の絶縁膜を前記半導体基板の面内方向と垂直な方向にエッチングすることで前記第１のゲート電極形成領域と反対側の端面を形成して、前記第１の絶縁膜と、前記第１の導電膜と、前記第１の導電膜の前記傾斜面上に積層された前記第１の酸化膜、前記窒化膜、前記第２の酸化膜、前記第２の導電膜と、前記第１の導電膜と前記第２の導電膜と接続する前記第３の導電膜と、を有する選択ゲートトランジスタのゲート電極を形成する第７工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第７工程において、前記選択ゲートトランジスタの前記第１のゲート電極形成領域側の端面の位置は、前記第１の絶縁膜上における前記第１の導電膜の前記傾斜面の始点よりも前記第１のゲート電極形成領域と反対側にあること、
を特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
半導体基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁層と、前記第２の絶縁層上に形成されたゲート電極とを有するメモリトランジスタのゲート電極と、
前記メモリセルトランジスタのゲート電極に隣接して形成された選択ゲートトランジスタのゲート電極であって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されるとともに前記メモリセルトランジスタのゲート電極側の側面がテーパー形状のテーパー部を有する下部ゲート電極と、前記下部ゲート電極のテーパー部上に形成された第１の酸化膜と、前記第１の酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された第２の酸化膜と、前記第２の酸化膜上に形成された導電膜と、前記導電膜と前記下部ゲート電極とに接続された上部ゲート電極とを有する選択ゲートトランジスタのゲート電極と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上におけるメモリセルトランジスタの第１のゲート電極形成領域および前記第１のゲート電極形成領域に隣接する選択ゲートトランジスタの第２のゲート電極形成領域に第１の絶縁膜および第１の導電膜を順次積層形成する第１工程と、
前記第１のゲート電極形成領域の前記第１の導電膜および前記第１絶縁膜を除去し、前記第２のゲート電極形成領域において前記第１の導電膜を台形状に加工する第２工程と、
前記第１および第２のゲート電極形成領域に、第１の酸化膜、窒化膜、第２の酸化膜、第２の導電膜を順次積層形成する第３工程と、
前記台形状に加工された前記第１の導電膜の傾斜面上の領域および前記第１のゲート電極形成領域に前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を残すように、前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングして前記第１の導電膜の上面を露出させる第４工程と、
前記第２のゲート電極形成領域に、前記第１の導電膜および前記第２の導電膜と接続する第３の導電膜を形成する第５工程と、
前記メモリセルの形成領域の前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングしてパターニングすることにより、前記半導体基板上に第１の酸化膜、窒化膜、第２の酸化膜、第２の導電膜をこの順で有するメモリセルを形成し、前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜が前記第１の導電膜の前記傾斜面上に残存するように前記第１の導電膜の前記傾斜面上の位置において前記第２の導電膜、前記第２の酸化膜、前記窒化膜、前記第１の酸化膜を前記半導体基板の面内方向と垂直な方向にエッチングして前記第１のゲート電極形成領域側の端面を形成する第６工程と、
前記第３の導電膜が前記第１の導電膜と前記第２の導電膜と接続する部分が残存するように前記第３の導電膜、前記第１の導電膜、前記第１の絶縁膜を前記半導体基板の面内方向と垂直な方向にエッチングすることで前記第１のゲート電極形成領域と反対側の端面を形成して、前記第１の絶縁膜と、前記第１の導電膜と、前記第１の導電膜の前記傾斜面上に積層された前記第１の酸化膜、前記窒化膜、前記第２の酸化膜、前記第２の導電膜と、前記第１の導電膜と前記第２の導電膜と接続する前記第３の導電膜と、を有する選択ゲートトランジスタのゲート電極を形成する第７工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第７工程において、前記選択ゲートトランジスタの前記第１のゲート電極形成領域側の端面の位置は、前記第１の絶縁膜上における前記第１の導電膜の前記傾斜面の始点よりも前記第１のゲート電極形成領域と反対側にあること、
を特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−６７８５４（Ｐ２０１０−６７８５４Ａ）
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願番号】特願２００８−２３３８２４（Ｐ２００８−２３３８２４）
【出願日】平成２０年９月１１日（２００８．９．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願日】平成２０年９月１１日（２００８．９．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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