位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のための装置。
【課題】 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測の方法及び装置を提供する。
【解決手段】 装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループPLL回路(100)を含む。位相誤差モニター回路(102)は、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成される。記憶素子(124)は瞬時位相誤差変化をストアするように構成される。
【解決手段】 装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループPLL回路(100)を含む。位相誤差モニター回路(102)は、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成される。記憶素子(124)は瞬時位相誤差変化をストアするように構成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はオンチップ診断及び可試験性(テスト容易性)に関し、特に、ジッター計測を有する位相ロック・ループ回路に関する。
【背景技術】
【0002】
技術が進歩するにつれて、トランジスタ・デバイス並びに抵抗及びキャパシタのような受動素子の挙動を予測することがますます難しくなる。これらのデバイスのモデル化において増加した不確定さは、集積回路設計に対して、プロセス、電圧、及び温度(PVT)変動を越える十分な性能マージンをもたらすように、本来の目標を超えた機能を要求することがある。伝統的な設計は、必要以上に多くの電力及び面積を消費することが多い。
【0003】
内部システム・パラメータを計測しシステム・パラメータの調節に用いることができる場合、システム設計マージンは大いに高めることができる。従来、システム診断は利用可能なオフチップのテスト・ノードを計測することにより実施された。しかし外部診断パスは遅く、解決法が必ずしも見出されるとは限らない。さらに、内部のアナログ/デジタル波形の限定されたオフチップ可視性は、歩留りに対する限定的な学習率をもたらす。従って、オンチップ可試験性及び診断に対する要求が大いに増加している。
【発明の概要】
【発明が解決しようとする課題】
【0004】
位相ロック・ループ(PLL)設計において、重要なPLLパラメータ、例えばジッター、静的位相誤差、及び制御電圧範囲は、統合システム内で評価することが極めて難しい。とりわけジッター性能の計測は、クロック生成におけるタイミングの不確定さが最近のテクノロジーと共に増加しているので、非常にやりがいのある課題である。
【課題を解決するための手段】
【0005】
ジッター計測法では、多数セットのラッチ内のタイミングの準安定性を検出することができる。多数セットのラッチ及び遅延ラインを配備することにより、幾つかのラッチのゼロ時間交差(ゼロタイム・クロッシング)におけるタイミング不確定さを検出することができる。しかし、多数の遅延ラインは付加的なジッター発生を誘起する可能性があり、ジッター計測性能を低下させる可能性がある。例えば、オンチップのデジタル・スィッチング回路に起因する電源電圧の瞬間的な変動は、短期ジッター計測の信頼性のある実施を妨げる可能性がある。また、アナログ電荷ポンプを用いるジッター計測は、トランジスタの不整合要件のために好ましくない。
【0006】
一方、長期ジッター計測は瞬間的なオンチップ変動をより受けにくく、システムの性能を評価するための信頼度がより高い方法を与える。本発明の実施形態による例証的な方法は、位相ロック・ループ(PLL)回路に焦点を合わせ、従ってPLLについて既に存在する情報を用いることでハードウェアの複雑さを簡単にしたものである。モニター回路は、プログラム可能な誤差検出閾値を用いて、各基準クロック・サイクルにおける位相誤差を計測することで動作し、ラッチ内の情報を後処理のためにセーブする。
【0007】
本発明の原理による例証的な回路は、全デジタル式の瞬時位相誤差検出器(IPED)を用いたもので、ゼロ時間交差における準安定性を計測する代わりに、ピーク位相誤差振幅のみを検出する。これは、比較的簡単な集中遅延ラインを使用することを可能にする。さらに、ハードウェアの複雑さは、ハードウェアが位相・周波数検出器(PFD)の出力における位相誤差振幅を検出するので、電圧制御発信器(VCO)の周波数には依存しない。
【0008】
装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ(PLL)回路を含む。位相誤差モニター回路は、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成される。記憶素子は瞬時位相誤差変化をストアするように構成される。
【0009】
別の装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ(PLL)回路を含む。位相誤差モニター回路は瞬時ピーク位相誤差を決定するように構成される。位相誤差モニター回路は、位相誤差信号を論理的に結合して第1の出力信号を与えるように構成された排他的ORゲートと、各基準クロック・サイクルにおいて出力信号の瞬時位相誤差変化を計測するための閾値として、第1の出力信号に対する遅延時間を供給するように構成されたプログラム可能な遅延ラインとを含む。記憶素子は瞬時位相誤差変化をストアするように構成される。
【0010】
さらに別の装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ(PLL)回路、及び、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによりピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路を含む。瞬時位相誤差変化は差分信号及び未処理信号を含む。マルチプレクサは、差分信号及び未処理信号を入力として受信してそのうちの1つを選択するように構成される。アキュムレータはマルチプレクサの出力に結合されて、時間窓(ウィンドウ)に関連する瞬時位相誤差変化カウントを蓄積する。
【0011】
さらに別の装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ(PLL)回路、及び、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによりピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路を含む。瞬時位相誤差変化は第1の信号と差分信号を含む。マルチプレクサは、第1の信号及び差分信号を入力として受信してそのうちの1つを選択するように構成される。複数のカウンタがマルチプレクサの出力に結合されて、複数の瞬時位相誤差閾値に関連する瞬時位相誤差変化カウントを蓄積し、その結果位相誤差の振幅及び時間が与えられてジッターのヒストグラムが作成される。
【0012】
短期ジッター計測のための装置は、クロック信号に対する異なる遅延量を選択して、ジッター移動の調節可能な短期計測のための遅延クロック信号を供給するように構成された、複数のプラグラム可能な遅延ステージを含む。位相検出器は入力としてクロック信号及び遅延クロック信号を含む。位相検出器は位相誤差信号を出力するように構成された位相・周波数検出器を含む。位相誤差モニター回路は位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによってピーク瞬時位相誤差変化を決定するように構成される。
【0013】
これら及び他の特徴及び利点は、その例証的な実施形態に関する、添付の図面と共に読まれる以下の詳細な説明から明白となる。
【0014】
本開示は、添付の図面に関連する好ましい実施形態の以下の記述中に詳細に与えられることになる。
【図面の簡単な説明】
【0015】
【図1】従来技術の位相ロック・ループ(PLL)を示すブロック図である。
【図2】例証的な一実施形態による、PLLに接続された瞬時位相誤差検出器(IPED)を示すブロック図である。
【図3】一実施形態による、パターン分析器により供給することができる複数のIPED閾値を有するタイミング基準信号を示す図である。
【図4】例証的な一実施形態による瞬時位相誤差検出器(IPED)を示す略図である。
【図5】例証的な一実施形態による、IPEDの出力の変遷に関するパルス幅の比較を例証的に示すタイミング図である。
【図6】別の例証的な実施形態による、複数レベルの閾値(k=8)を有するIPEDを示す略図である。
【図7】図6の複数のラッチに関する時間に対する出力値を示す図である。
【図8】別の実施形態による、差分瞬時位相誤差検出器(IPED)を示す略図である。
【図9】ジッター・ヒストグラム計測機能を含む瞬時位相誤差検出器(IPED)を示すブロック図である。
【図10】ロック検出器(LD)及び/又は静的位相オフセット・モニターとしてIPEDを示すブロック図である。
【図11】例証的な実施形態による、IPED内の遅延較正スキームを示す略図である。
【図12】例証的な実施形態による、より微細な分解能を達成するためのバーニア法を用いたIPEDを示す略図である。
【図13】例証的な実施形態による、IPEDを用いた短期ジッター計測を示すブロック図である。
【発明を実施するための形態】
【0016】
システム、装置及び方法は、位相ロック・ループ(PLL)回路を用いて、PLL内に既に存在する情報によりハードウェアの複雑さを簡単化するものである。本発明の原理によるモニター回路は、位相誤差を、各基準クロック・サイクルにおいてプログラム可能な誤差検出閾値によって計測し、その情報を後処理のためにラッチにセーブする。ゼロ時間交差における準安定性を計測する代わりにピーク位相誤差振幅のみを検出する、全デジタル式ピーク検出器を用いることができる。簡単な集中遅延ラインを用いることが好ましい。ハードウェアの複雑さ及び電力消費が減少するが、その理由は、位相誤差振幅が位相・周波数検出器(PFD)の出力において検出され、モニター回路が(典型的にはより高い)VCO周波数で動作する必要がなくなるからである。
【0017】
本発明の実施形態は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態、又はハードウェア及びソフトウェアの両方の要素を含む実施形態を取ることができる。ソフトウェアで実施される実施形態において、ソフトウェアは、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むことができる。好ましい実施形態はハードウェア内の回路として、例えば集積回路の部分として実施される。
【0018】
本明細書で説明する回路は、集積回路チップの設計の一部分とすることができる。チップ設計はグラフィカル・コンピュータ・プログラミング言語で作成し、コンピュータ記憶媒体(例えば、ディスク、テープ、物理的ハード・ドライブ、又は記憶アクセス・ネットワーク内におけるような仮想ハード・ドライブ)にストアすることができる。設計者がチップ又はチップ製造に用いるフォトリソグラフィ・マスクを製造しない場合、設計者は結果として得られた設計を、物理的手段により(例えば、設計をストアした記憶媒体のコピーを提供することにより)又は電子的に(例えば、インターネットにより)製造事業体に直接又は間接に渡すことができる。ストアされた設計は、次に、フォトリソグラフィ・マスクの製造に適した形式(例えば、グラフィック・データ・システムII(GDSII))に変換され、これは通常、ウェハ上に形成される当該チップ設計の複数のコピーを含む。フォトリソグラフィ・マスクは、エッチング又は他の処理を行うウェハ(及び/又はその上の層)の範囲を画定するのに用いられる
【0019】
結果として得られた集積回路チップは、製造者により、裸のダイ(die)として未処理ウェハの形態(即ち、多数のパッケージされていないチップを有する単一のウェハ)で、又はパッケージされた形態で配布することができる。後者の場合、チップは単一チップ・パッケージ(例えば、マザーボード又は他のより高レベルの担体に接続されたリード線を有するプラスチック・キャリア)内に又はマルチチップ・パッケージ(例えば、片面又は両面の相互接続、又は埋め込み相互接続を有するセラミック・キャリア)内に取り付けられる。何れの場合にもチップは次に、(a)マザーボードのような中間製品又は(b)最終製品の部分として、他のチップ、別個の回路素子、及び/又は他の情報処理デバイスと統合される。最終製品は、玩具及び他の低価格用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品とすることができる。
【0020】
本明細書で説明する方法は、集積回路チップの製造、又はオンチップ・プロセスの試験及びモニタリングに用いることができる。
【0021】
本出願に含まれる図面において、類似の参照符号は同じ又は類似の要素を表す。初めに図1を参照すると、従来の位相ロック・ループ(PLL)システム10のブロック図が示され、このシステムには位相・周波数検出器(PED)14、電荷ポンプ(CP)16、ループ・フィルター(LPF)18、電圧制御発信器(VCO)20、分周器(DIV)22、及びロック検出器(LD)24が含まれる。PFD14は、入力する基準クロックFREFの位相を、分周器(DIV)22の出力において与えられたフィードバック・クロック12の位相と比較する。PFD14は、変動するパルス幅で論理出力を生成し、これが電荷ポンプ16に供給される。電荷ポンプ16は、誤差電圧を生成してVCO周波数を調整する。PFD14とVCO20の間のループ・フィルター18は、高周波ノイズを阻止し、他のループ・コンポーネントと共に全体のPLL挙動の特性を決定する。分周器22は一般に、VCO周波数FOUTが基準クロック周波数FREFよりも高くなることを可能にするように用いられる。ロック検出器24は、PLLロック状態を指示するようにPLL内に用いられることが多い。
【0022】
図2を参照すると、本発明の原理による、瞬時位相誤差検出器(IPED)102及びパターン分析器システム104を有するPLL100のブロック図が例証的に示される。デジタル式プログラム可能なピーク瞬時位相誤差検出の境界又は閾値106を用いることにより、全デジタル式IPED102は、複数閾値によるピーク位相誤差移動検出を可能にする。オンチップ又はオフチップに置くことができるパターン分析器ブロック内の後処理と組み合わせるとき、位相誤差計測値のシークエンスはジッター推定値に変換することができる。複数閾値(図3の点線108)は1つ又は複数のプログラム可能な遅延ラインを用いて供給することができる。
【0023】
IPED102は、各基準クロック・サイクルにおいて瞬時位相誤差検出器として機能する。瞬時位相誤差情報の蓄積はジッターに変換することができる。IPED境界は、IPED出力がロー(low)である場合の遅延ステップと、IPED出力がハイ(high)である場合の遅延ステップの間の遷移を表す。IPED閾値は、それを越えると瞬時静的位相誤差が出力1を生じることになる遅延である。IPED遅延境界とIPED遅延閾値の間の違いは、IPED閾値が参照される入力(例えば、IPED出力がハイになるパルス幅内の実際のトリップ・ポイントである)であり、IPED境界は参照される出力であることである。
【0024】
IPED102は、パルス幅変調に基づく位相誤差情報を含むPFDの論理出力、UP及びDNを受け取るので、IPED102は拡張時間デジタル変換器と考えることができる。パターン分析器104はIPED102が捕捉したデジタル出力を収集し、それの後処理は、後で説明するジッター・ヒストグラム、ロック検出、静的位相オフセットなどの有用なデータ解析結果をもたらす。
【0025】
図4及び図5を参照すると、IPED102の動作が例証的に描かれている。簡単のためにIPED102は、図4に示すように単一レベル検出を含む。IPED102は、XORゲート120、ANDゲート126、遅延ライン122、及びD型フリップフロップ(DFF)ラッチ124を含む。XORゲート120は、正味の(ネット)位相誤差情報を含むパルス(1)を生成し、そのパルス幅は基準クロックFREFとフィードバック・クロック12の間の到達時間差の大きさである。この到達時間差は、図1及び図4にラベルされたUP及びDN信号の幅の差の大きさに反映され、XORゲート120がこの差の大きさを捉えたパルス(1)を出力する。
【0026】
再び図4を参照すると、パルス(1)は、制御信号CTRにより制御される遅延ライン122によって遅延させられ、遅延パルス(2)がDFFラッチ124にデータ入力として供給される。DFFラッチ124のクロック入力(3)はANDゲート126により生成される。
【0027】
正味の位相誤差を表す(1)のパルス幅に応じて、DFF124の出力Pは図5に示すようにハイ(high)又はロー(low)となることができる。例えば、(1)のパルス幅が遅延ライン122により設定された遅延量((2)参照)よりも大きい場合、DFF124はハイに設定される(タイミング図内の第1の場合)。(1)のパルス幅が遅延ライン122により設定された遅延量よりも小さい場合には、DFF124はローに設定される(タイミング図内の第2の場合)。即ち、遅延ライン122により与えられる遅延量は、位相誤差検出の閾値を設定する。従って、時間とともに変動する位相移動は、位相検出閾値が位相移動のIPED境界に近い場合に、検出することができる。複数のサンプルにわたるIPED境界の移動はPLLのジッターの計測値又は推定値となる(図7参照)。遅延量がプログラム可能な遅延ライン122により又は複数の遅延ラインにより設定される場合、位相移動又は位相ジッターは、後処理(例えば、パターン分析器104)によってより高い信頼度で検出することができる。
【0028】
図6及び図7を参照すると、8レベルの検出閾値によるIPED200の実装の一例が例証的に示されている。この場合、8個の遅延ライン202がカスケード接続されて、各サンプリング時間に対して異なる検出レベルを設定して8個のデータ出力(P1乃至P8)を生成する。任意の数のレベルを用いることができることを理解されたい。図7に、レジスタにストアされた、5個の基準クロック周期(TREF)に対するデータの例(円)を与える。暗円は、ハイのIPED出力(P1−8)を表し、明円はローのIPED出力(P1−8)を表す。図7に見られるように、各列内の暗円の数の変化は、5つの基準クロック周期にわたる位相移動(ΔTREF)を表す。与えられたパターンをパターン分析器104で分析して、傾向を発見し、ジッターを計算し、そして、場合により、必要ならば適切な措置を講ずることができる。従って、IPED200の全体的な動作は、時間デジタル変換器(TDC)又は可変検出閾値を有するデジタル・ロック検出器に類似のものである。IPED境界は時間ステップ111に対してP4とP5の間に生じ、時間ステップ112に対してはP5とP6の間に生じるなどのことに注意されたい。
【0029】
図8を参照すると、IPEDデータ変動の遷移のみを検出するIPED300の別の実施形態が示されている。2つの連続するラッチ124及び304の出力にXORゲート302を加えることにより、差分ジッター情報を得ることができる。このように、交流位相変動の周波数もまた後処理により検出することができる。
【0030】
詳細な後処理法は、以下に説明するが、カウンタ又はアキュムレータを用いてジッター移動を計測し記録することを含むことができる。IPED102、200、300により生成される全てのデータをストアすることは、大量のレジスタを必要とし、かなりの面積を消費する。全てのデータをストアする代わりに、データ変動の出現をカウントすることは、ハードウェア面積を節約すると共にジッター・ヒストグラム解析を可能にする。
【0031】
図9を参照すると、例証的なシステム400が、IPED200(図6)を用いてジッター・ヒストグラムを達成することの一例を示す。タイマー周期制御入力(TGEN)、及び、ここでは基準クロック(REFCLK)で与えられるカウンタ・クロック入力を有するタイマー回路406によって設定される特定の時間の間、カウンタ404が活性化されて、図6に示す複数レベル閾値検出に基づいてIPED200の出力の出現をカウントする。各々のカウンタ404は、瞬時位相誤差振幅に対する異なる閾値量と関連する。マルチプレクサ(MUX)402は、IPED出力(P)(図4及び図5に示す方法に基づく)又はIPED差分出力(Pd)(図8に示すスキームに基づく)のいずれかを選択する(選択(SEL)信号に従って)。IPED出力及びIPED差分出力(位相角に対する)の各レベルをカウントすることにより、ジッター・ヒストグラム情報を取得することができる。直接又は未処理のIPED出力及び差分出力の組合せは、異なるカウンタ割当て又はこれらのタスク用の付加的カウンタの割当てを費やして、同時に供給し処理することができることに留意されたい。
【0032】
複数レベル閾値を有するIPEDは既に静的位相情報を含むので、IPEDは、図10に示すように、ロック検出器及び/又は静的位相オフセット・モニターとして用いることができる。静的位相オフセットは基準クロックとフィードバック・クロックの到達時間の間の平均時間差である。これは一般に有符号の量である。「静的」部分はDC位相オフセットを示す。非公式には静的位相オフセットは時間と共に実際に変化する可能性がある。静的位相オフセットは、比較的長時間にわたって計測された平均位相オフセットと考えることができる。
【0033】
図10を参照すると、本発明の原理により、回路500はロック検出器及び静的位相オフセット・モニターとして用いることができる。アキュムレータ502により、長時間にわたってIPED出力の出現をカウントし蓄積することにより、IPED境界値(例えば、ジッター振幅の尺度)の統計平均、即ち静的位相オフセット情報を取得することができる。オンチップ遅延変動は温度及びプロセス変動よりも顕著であるので、静的位相オフセットをピコ秒のような標準単位で定量化するためには、遅延回路の較正が必要になる。
【0034】
IPED出力は、IPED_r及びIPED_d信号を含むことができる。IPED_r及びIPED_dは、それぞれIPEDの未処理出力及び差分出力である。従ってIPED_rは、基準クロック・サイクル毎に一度出力ラッチによって捕捉された未処理の瞬時位相誤差に対応する。従ってIPED_dは、連続した基準クロック・サイクル上で出力ラッチが捕捉した瞬時位相誤差の連続した計測値の間の差の絶対値に対応する(例えば、未処理(raw)出力の遷移検出器として機能する)。
【0035】
図11を参照すると、遅延ラインの遅延を計測し(従って較正し)、必要な場合には信号入力の付加的なセット、DLY_TUNE<0:k>614、を用いて、遅延ラインを所望の周波数に設定することが可能な、例証的な回路600が示されている。DLY_TUNE信号は、アナログ較正ループを用いてアナログ・レベルで交互に実施及び制御することができることに留意されたい。
【0036】
各遅延素子の遅延を計測するために、較正される遅延回路と同じ種類の遅延回路606を用いたリング発信器618が形成される。遅延信号は、NANDゲート608により較正モード信号(CALMOD、例えば、オン又はオフ)と論理的に結合されてリング発信器618の動作を可能にする。イネーブル・カウント信号(EN_CNT)がライン・イネーブル・カウンタ(LE_CNT)602を活性化し、基準クロック・サイクルをカウントして時間窓612を決定する。カウンタ604は時間窓612に従って動作可能にされる。カウンタ604を用いて、特定の時間窓612(例えば、NxTREF)内の、リング発信器618からの出力クロックの数がカウントされる。このようにして各遅延回路の遅延時間を推定することができる。
【0037】
較正処理システム610はまた、プロセス、電源、及び温度変動による遅延量を調節して、遅延ラインが、そのような変化にも関わらず殆ど同じ値を供給できるようにすることができる。較正処理システム610はフィードバック信号を供給し、この信号が遅延素子内の絶対遅延を目標の絶対遅延値により厳密に一致するように調節することを可能にする。
【0038】
較正処理システム610は、較正出力信号(CALOUT)を受信して所与の遅延ラインが調整を必要とするかどうかを判断する。具体的に言えば、較正リング発信器の動作周波数を知ることにより、この発信器の有効パスに関連するANDゲートの遅延の影響を無視して、遅延素子のステージ毎の遅延を計算することができる。リングを無効化する代わりの手段が可能であることに留意されたい。この構成においてステージ毎の遅延はIPEDの検出感度閾値を表す。固定した絶対検出感度閾値を維持することが望ましい場合には、図11に与えられたdelay_tune<0:k>のような遅延制御信号を調節してプロセス、電源、及び/又は遅延素子変動に対する補償を可能にすることができる。
【0039】
遅延ロック・ループ(DLL)を用いた較正法と比較すると、図11の手法は、一般に受動ループ・フィルター、位相検出器、及び電荷ポンプを用いるアナログ遅延ロック・ループを必要としないので、デジタル・システムにとってより好ましい。
【0040】
最小のIPED閾値は遅延ラインの最小伝搬遅延で決定されるので、インバータのような固定単位ゲートを遅延素子として用いた微細分解能を有するIPEDを達成することは、用いるテクノロジーの固有速度に依存する。或いは、遅延素子のより微細なアナログ又はデジタル制御を実施することが、より高い分解能を可能にし得る。
【0041】
図12を参照すると、付加的な遅延ラインDLY2 702を加えることによって、最小の検出可能な瞬時位相オフセットに下限を設定する、遅延ラインDLY1 122に関連する挿入遅延を、回路700内で補償することができる。補助遅延ラインDLY2 702の遅延量を制御することによって、より微細なIPED分解能を達成することができるが、これは、DLY1 122に関連する最小の挿入遅延を補償する直接の作用、並びに、有効検出閾値を設定するのにバーニア技術の適用を可能にすることによる。
【0042】
基準クロックを用いてPLLの位相オフセット挙動をサンプリングするので、これまで説明したモニター・システムが適用される一次周波数範囲は、PLL帯域幅周波数から基準クロック周波数までである。PLL帯域幅周波数以下では、基準クロックのノイズがPLLノイズ挙動を支配する可能性がある。基準クロックは説明したモニター・システム内の時間基準として機能するので、ループ帯域幅以下の入力基準クロック・ジッターが支配的なPLL出力ジッターは捕捉されないことになる。一方、基準クロック周波数を越える瞬時位相誤差(ジッターに関連する)もまた、説明したモニター・システムのサンプリング・レートが基準クロック周波数に限定されるので、検出されないことになる。
【0043】
従って、これまで説明したIPEDシステムはPLL回路内の主に中期乃至長期ジッターの計測が可能である場合である。図13は、本明細書で開示された原理が一般的にどのように短期ジッターの計測に拡張できるかを示す例証的な実施形態を示す。
【0044】
図13を参照すると、IPED入力としてIPEDの出力を用いる代りに、入力クロックCLK及び遅延入力クロック810が位相検出器806の入力として用いられる。位相誤差信号(UP及びDN)が次にIPED102(200、300など)に入力される。マルチプレクサ804及び選択信号SELを用いて、異なる数の遅延ステージ802を選択することができ、異なるオフセット条件下のクロックの挙動を計測することができる。CTR信号によるステージ802の異なる選択によって生成された出力の統計的計測及び処理に基づいて、サイクル・ツー・サイクルのジッターを後処理(例えば、パターン分析器を用いるなど)によって予測することができる。
【0045】
位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のためのシステム、装置及び方法の好ましい実施形態を説明(例証のためであり、限定することを意図したものではない)したので、当業者であれば上記の教示を考慮して修正及び変更を施すことができることが分かる。従って、添付の特許請求の範囲に概説される本発明の範囲及び趣旨の範囲内にある開示された特定の実施形態に変更を施すことができることを理解されたい。このように本発明の態様を特許法により要求されるように詳細且つ具体的に説明した上で、特許請求し、特許証で保護されることを望む事項を添付の特許請求の範囲に開示する。
【符号の説明】
【0046】
10:従来の位相ロック・ループ(PLL)システム
12:フィードバック・クロック
14:位相・周波数検出器(PFD)
16:電荷ポンプ(CP)
18:ループ・フィルター(LPF)
20:電圧制御発信器(VCO)
22:分周器(DIV)
24:ロック検出器(LD)
100:位相ロック・ループ(PLL)
102、200、300:瞬時位相誤差検出器(IPED)
104:パターン分析器システム
106:閾値
108:点線(複数閾値)
111、112,113:時間ステップ
120、302:XORゲート
122、202、702:遅延ライン
124,304:D型フリップフロップ(DFF)ラッチ
126:ANDゲート
(1)、(2):パルス
(3):クロック入力
400:システム
402、804:マルチプレクサ
404:カウンタ
406:タイマー回路
500、600、700、800:回路
502:アキュムレータ
602:ライン・イネーブル・カウンタ(LE_CNT)
604:カウンタ
606:遅延回路
608:NANDゲート
610:較正処理システム
612:時間窓
614:DLY_TUNE<0:k>(信号入力の付加的なセット)
618:リング発信器
802:遅延ステージ
806:位相検出器
810:入力クロック
【技術分野】
【0001】
本発明はオンチップ診断及び可試験性(テスト容易性)に関し、特に、ジッター計測を有する位相ロック・ループ回路に関する。
【背景技術】
【0002】
技術が進歩するにつれて、トランジスタ・デバイス並びに抵抗及びキャパシタのような受動素子の挙動を予測することがますます難しくなる。これらのデバイスのモデル化において増加した不確定さは、集積回路設計に対して、プロセス、電圧、及び温度(PVT)変動を越える十分な性能マージンをもたらすように、本来の目標を超えた機能を要求することがある。伝統的な設計は、必要以上に多くの電力及び面積を消費することが多い。
【0003】
内部システム・パラメータを計測しシステム・パラメータの調節に用いることができる場合、システム設計マージンは大いに高めることができる。従来、システム診断は利用可能なオフチップのテスト・ノードを計測することにより実施された。しかし外部診断パスは遅く、解決法が必ずしも見出されるとは限らない。さらに、内部のアナログ/デジタル波形の限定されたオフチップ可視性は、歩留りに対する限定的な学習率をもたらす。従って、オンチップ可試験性及び診断に対する要求が大いに増加している。
【発明の概要】
【発明が解決しようとする課題】
【0004】
位相ロック・ループ(PLL)設計において、重要なPLLパラメータ、例えばジッター、静的位相誤差、及び制御電圧範囲は、統合システム内で評価することが極めて難しい。とりわけジッター性能の計測は、クロック生成におけるタイミングの不確定さが最近のテクノロジーと共に増加しているので、非常にやりがいのある課題である。
【課題を解決するための手段】
【0005】
ジッター計測法では、多数セットのラッチ内のタイミングの準安定性を検出することができる。多数セットのラッチ及び遅延ラインを配備することにより、幾つかのラッチのゼロ時間交差(ゼロタイム・クロッシング)におけるタイミング不確定さを検出することができる。しかし、多数の遅延ラインは付加的なジッター発生を誘起する可能性があり、ジッター計測性能を低下させる可能性がある。例えば、オンチップのデジタル・スィッチング回路に起因する電源電圧の瞬間的な変動は、短期ジッター計測の信頼性のある実施を妨げる可能性がある。また、アナログ電荷ポンプを用いるジッター計測は、トランジスタの不整合要件のために好ましくない。
【0006】
一方、長期ジッター計測は瞬間的なオンチップ変動をより受けにくく、システムの性能を評価するための信頼度がより高い方法を与える。本発明の実施形態による例証的な方法は、位相ロック・ループ(PLL)回路に焦点を合わせ、従ってPLLについて既に存在する情報を用いることでハードウェアの複雑さを簡単にしたものである。モニター回路は、プログラム可能な誤差検出閾値を用いて、各基準クロック・サイクルにおける位相誤差を計測することで動作し、ラッチ内の情報を後処理のためにセーブする。
【0007】
本発明の原理による例証的な回路は、全デジタル式の瞬時位相誤差検出器(IPED)を用いたもので、ゼロ時間交差における準安定性を計測する代わりに、ピーク位相誤差振幅のみを検出する。これは、比較的簡単な集中遅延ラインを使用することを可能にする。さらに、ハードウェアの複雑さは、ハードウェアが位相・周波数検出器(PFD)の出力における位相誤差振幅を検出するので、電圧制御発信器(VCO)の周波数には依存しない。
【0008】
装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ(PLL)回路を含む。位相誤差モニター回路は、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成される。記憶素子は瞬時位相誤差変化をストアするように構成される。
【0009】
別の装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ(PLL)回路を含む。位相誤差モニター回路は瞬時ピーク位相誤差を決定するように構成される。位相誤差モニター回路は、位相誤差信号を論理的に結合して第1の出力信号を与えるように構成された排他的ORゲートと、各基準クロック・サイクルにおいて出力信号の瞬時位相誤差変化を計測するための閾値として、第1の出力信号に対する遅延時間を供給するように構成されたプログラム可能な遅延ラインとを含む。記憶素子は瞬時位相誤差変化をストアするように構成される。
【0010】
さらに別の装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ(PLL)回路、及び、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによりピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路を含む。瞬時位相誤差変化は差分信号及び未処理信号を含む。マルチプレクサは、差分信号及び未処理信号を入力として受信してそのうちの1つを選択するように構成される。アキュムレータはマルチプレクサの出力に結合されて、時間窓(ウィンドウ)に関連する瞬時位相誤差変化カウントを蓄積する。
【0011】
さらに別の装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ(PLL)回路、及び、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによりピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路を含む。瞬時位相誤差変化は第1の信号と差分信号を含む。マルチプレクサは、第1の信号及び差分信号を入力として受信してそのうちの1つを選択するように構成される。複数のカウンタがマルチプレクサの出力に結合されて、複数の瞬時位相誤差閾値に関連する瞬時位相誤差変化カウントを蓄積し、その結果位相誤差の振幅及び時間が与えられてジッターのヒストグラムが作成される。
【0012】
短期ジッター計測のための装置は、クロック信号に対する異なる遅延量を選択して、ジッター移動の調節可能な短期計測のための遅延クロック信号を供給するように構成された、複数のプラグラム可能な遅延ステージを含む。位相検出器は入力としてクロック信号及び遅延クロック信号を含む。位相検出器は位相誤差信号を出力するように構成された位相・周波数検出器を含む。位相誤差モニター回路は位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによってピーク瞬時位相誤差変化を決定するように構成される。
【0013】
これら及び他の特徴及び利点は、その例証的な実施形態に関する、添付の図面と共に読まれる以下の詳細な説明から明白となる。
【0014】
本開示は、添付の図面に関連する好ましい実施形態の以下の記述中に詳細に与えられることになる。
【図面の簡単な説明】
【0015】
【図1】従来技術の位相ロック・ループ(PLL)を示すブロック図である。
【図2】例証的な一実施形態による、PLLに接続された瞬時位相誤差検出器(IPED)を示すブロック図である。
【図3】一実施形態による、パターン分析器により供給することができる複数のIPED閾値を有するタイミング基準信号を示す図である。
【図4】例証的な一実施形態による瞬時位相誤差検出器(IPED)を示す略図である。
【図5】例証的な一実施形態による、IPEDの出力の変遷に関するパルス幅の比較を例証的に示すタイミング図である。
【図6】別の例証的な実施形態による、複数レベルの閾値(k=8)を有するIPEDを示す略図である。
【図7】図6の複数のラッチに関する時間に対する出力値を示す図である。
【図8】別の実施形態による、差分瞬時位相誤差検出器(IPED)を示す略図である。
【図9】ジッター・ヒストグラム計測機能を含む瞬時位相誤差検出器(IPED)を示すブロック図である。
【図10】ロック検出器(LD)及び/又は静的位相オフセット・モニターとしてIPEDを示すブロック図である。
【図11】例証的な実施形態による、IPED内の遅延較正スキームを示す略図である。
【図12】例証的な実施形態による、より微細な分解能を達成するためのバーニア法を用いたIPEDを示す略図である。
【図13】例証的な実施形態による、IPEDを用いた短期ジッター計測を示すブロック図である。
【発明を実施するための形態】
【0016】
システム、装置及び方法は、位相ロック・ループ(PLL)回路を用いて、PLL内に既に存在する情報によりハードウェアの複雑さを簡単化するものである。本発明の原理によるモニター回路は、位相誤差を、各基準クロック・サイクルにおいてプログラム可能な誤差検出閾値によって計測し、その情報を後処理のためにラッチにセーブする。ゼロ時間交差における準安定性を計測する代わりにピーク位相誤差振幅のみを検出する、全デジタル式ピーク検出器を用いることができる。簡単な集中遅延ラインを用いることが好ましい。ハードウェアの複雑さ及び電力消費が減少するが、その理由は、位相誤差振幅が位相・周波数検出器(PFD)の出力において検出され、モニター回路が(典型的にはより高い)VCO周波数で動作する必要がなくなるからである。
【0017】
本発明の実施形態は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態、又はハードウェア及びソフトウェアの両方の要素を含む実施形態を取ることができる。ソフトウェアで実施される実施形態において、ソフトウェアは、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むことができる。好ましい実施形態はハードウェア内の回路として、例えば集積回路の部分として実施される。
【0018】
本明細書で説明する回路は、集積回路チップの設計の一部分とすることができる。チップ設計はグラフィカル・コンピュータ・プログラミング言語で作成し、コンピュータ記憶媒体(例えば、ディスク、テープ、物理的ハード・ドライブ、又は記憶アクセス・ネットワーク内におけるような仮想ハード・ドライブ)にストアすることができる。設計者がチップ又はチップ製造に用いるフォトリソグラフィ・マスクを製造しない場合、設計者は結果として得られた設計を、物理的手段により(例えば、設計をストアした記憶媒体のコピーを提供することにより)又は電子的に(例えば、インターネットにより)製造事業体に直接又は間接に渡すことができる。ストアされた設計は、次に、フォトリソグラフィ・マスクの製造に適した形式(例えば、グラフィック・データ・システムII(GDSII))に変換され、これは通常、ウェハ上に形成される当該チップ設計の複数のコピーを含む。フォトリソグラフィ・マスクは、エッチング又は他の処理を行うウェハ(及び/又はその上の層)の範囲を画定するのに用いられる
【0019】
結果として得られた集積回路チップは、製造者により、裸のダイ(die)として未処理ウェハの形態(即ち、多数のパッケージされていないチップを有する単一のウェハ)で、又はパッケージされた形態で配布することができる。後者の場合、チップは単一チップ・パッケージ(例えば、マザーボード又は他のより高レベルの担体に接続されたリード線を有するプラスチック・キャリア)内に又はマルチチップ・パッケージ(例えば、片面又は両面の相互接続、又は埋め込み相互接続を有するセラミック・キャリア)内に取り付けられる。何れの場合にもチップは次に、(a)マザーボードのような中間製品又は(b)最終製品の部分として、他のチップ、別個の回路素子、及び/又は他の情報処理デバイスと統合される。最終製品は、玩具及び他の低価格用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品とすることができる。
【0020】
本明細書で説明する方法は、集積回路チップの製造、又はオンチップ・プロセスの試験及びモニタリングに用いることができる。
【0021】
本出願に含まれる図面において、類似の参照符号は同じ又は類似の要素を表す。初めに図1を参照すると、従来の位相ロック・ループ(PLL)システム10のブロック図が示され、このシステムには位相・周波数検出器(PED)14、電荷ポンプ(CP)16、ループ・フィルター(LPF)18、電圧制御発信器(VCO)20、分周器(DIV)22、及びロック検出器(LD)24が含まれる。PFD14は、入力する基準クロックFREFの位相を、分周器(DIV)22の出力において与えられたフィードバック・クロック12の位相と比較する。PFD14は、変動するパルス幅で論理出力を生成し、これが電荷ポンプ16に供給される。電荷ポンプ16は、誤差電圧を生成してVCO周波数を調整する。PFD14とVCO20の間のループ・フィルター18は、高周波ノイズを阻止し、他のループ・コンポーネントと共に全体のPLL挙動の特性を決定する。分周器22は一般に、VCO周波数FOUTが基準クロック周波数FREFよりも高くなることを可能にするように用いられる。ロック検出器24は、PLLロック状態を指示するようにPLL内に用いられることが多い。
【0022】
図2を参照すると、本発明の原理による、瞬時位相誤差検出器(IPED)102及びパターン分析器システム104を有するPLL100のブロック図が例証的に示される。デジタル式プログラム可能なピーク瞬時位相誤差検出の境界又は閾値106を用いることにより、全デジタル式IPED102は、複数閾値によるピーク位相誤差移動検出を可能にする。オンチップ又はオフチップに置くことができるパターン分析器ブロック内の後処理と組み合わせるとき、位相誤差計測値のシークエンスはジッター推定値に変換することができる。複数閾値(図3の点線108)は1つ又は複数のプログラム可能な遅延ラインを用いて供給することができる。
【0023】
IPED102は、各基準クロック・サイクルにおいて瞬時位相誤差検出器として機能する。瞬時位相誤差情報の蓄積はジッターに変換することができる。IPED境界は、IPED出力がロー(low)である場合の遅延ステップと、IPED出力がハイ(high)である場合の遅延ステップの間の遷移を表す。IPED閾値は、それを越えると瞬時静的位相誤差が出力1を生じることになる遅延である。IPED遅延境界とIPED遅延閾値の間の違いは、IPED閾値が参照される入力(例えば、IPED出力がハイになるパルス幅内の実際のトリップ・ポイントである)であり、IPED境界は参照される出力であることである。
【0024】
IPED102は、パルス幅変調に基づく位相誤差情報を含むPFDの論理出力、UP及びDNを受け取るので、IPED102は拡張時間デジタル変換器と考えることができる。パターン分析器104はIPED102が捕捉したデジタル出力を収集し、それの後処理は、後で説明するジッター・ヒストグラム、ロック検出、静的位相オフセットなどの有用なデータ解析結果をもたらす。
【0025】
図4及び図5を参照すると、IPED102の動作が例証的に描かれている。簡単のためにIPED102は、図4に示すように単一レベル検出を含む。IPED102は、XORゲート120、ANDゲート126、遅延ライン122、及びD型フリップフロップ(DFF)ラッチ124を含む。XORゲート120は、正味の(ネット)位相誤差情報を含むパルス(1)を生成し、そのパルス幅は基準クロックFREFとフィードバック・クロック12の間の到達時間差の大きさである。この到達時間差は、図1及び図4にラベルされたUP及びDN信号の幅の差の大きさに反映され、XORゲート120がこの差の大きさを捉えたパルス(1)を出力する。
【0026】
再び図4を参照すると、パルス(1)は、制御信号CTRにより制御される遅延ライン122によって遅延させられ、遅延パルス(2)がDFFラッチ124にデータ入力として供給される。DFFラッチ124のクロック入力(3)はANDゲート126により生成される。
【0027】
正味の位相誤差を表す(1)のパルス幅に応じて、DFF124の出力Pは図5に示すようにハイ(high)又はロー(low)となることができる。例えば、(1)のパルス幅が遅延ライン122により設定された遅延量((2)参照)よりも大きい場合、DFF124はハイに設定される(タイミング図内の第1の場合)。(1)のパルス幅が遅延ライン122により設定された遅延量よりも小さい場合には、DFF124はローに設定される(タイミング図内の第2の場合)。即ち、遅延ライン122により与えられる遅延量は、位相誤差検出の閾値を設定する。従って、時間とともに変動する位相移動は、位相検出閾値が位相移動のIPED境界に近い場合に、検出することができる。複数のサンプルにわたるIPED境界の移動はPLLのジッターの計測値又は推定値となる(図7参照)。遅延量がプログラム可能な遅延ライン122により又は複数の遅延ラインにより設定される場合、位相移動又は位相ジッターは、後処理(例えば、パターン分析器104)によってより高い信頼度で検出することができる。
【0028】
図6及び図7を参照すると、8レベルの検出閾値によるIPED200の実装の一例が例証的に示されている。この場合、8個の遅延ライン202がカスケード接続されて、各サンプリング時間に対して異なる検出レベルを設定して8個のデータ出力(P1乃至P8)を生成する。任意の数のレベルを用いることができることを理解されたい。図7に、レジスタにストアされた、5個の基準クロック周期(TREF)に対するデータの例(円)を与える。暗円は、ハイのIPED出力(P1−8)を表し、明円はローのIPED出力(P1−8)を表す。図7に見られるように、各列内の暗円の数の変化は、5つの基準クロック周期にわたる位相移動(ΔTREF)を表す。与えられたパターンをパターン分析器104で分析して、傾向を発見し、ジッターを計算し、そして、場合により、必要ならば適切な措置を講ずることができる。従って、IPED200の全体的な動作は、時間デジタル変換器(TDC)又は可変検出閾値を有するデジタル・ロック検出器に類似のものである。IPED境界は時間ステップ111に対してP4とP5の間に生じ、時間ステップ112に対してはP5とP6の間に生じるなどのことに注意されたい。
【0029】
図8を参照すると、IPEDデータ変動の遷移のみを検出するIPED300の別の実施形態が示されている。2つの連続するラッチ124及び304の出力にXORゲート302を加えることにより、差分ジッター情報を得ることができる。このように、交流位相変動の周波数もまた後処理により検出することができる。
【0030】
詳細な後処理法は、以下に説明するが、カウンタ又はアキュムレータを用いてジッター移動を計測し記録することを含むことができる。IPED102、200、300により生成される全てのデータをストアすることは、大量のレジスタを必要とし、かなりの面積を消費する。全てのデータをストアする代わりに、データ変動の出現をカウントすることは、ハードウェア面積を節約すると共にジッター・ヒストグラム解析を可能にする。
【0031】
図9を参照すると、例証的なシステム400が、IPED200(図6)を用いてジッター・ヒストグラムを達成することの一例を示す。タイマー周期制御入力(TGEN)、及び、ここでは基準クロック(REFCLK)で与えられるカウンタ・クロック入力を有するタイマー回路406によって設定される特定の時間の間、カウンタ404が活性化されて、図6に示す複数レベル閾値検出に基づいてIPED200の出力の出現をカウントする。各々のカウンタ404は、瞬時位相誤差振幅に対する異なる閾値量と関連する。マルチプレクサ(MUX)402は、IPED出力(P)(図4及び図5に示す方法に基づく)又はIPED差分出力(Pd)(図8に示すスキームに基づく)のいずれかを選択する(選択(SEL)信号に従って)。IPED出力及びIPED差分出力(位相角に対する)の各レベルをカウントすることにより、ジッター・ヒストグラム情報を取得することができる。直接又は未処理のIPED出力及び差分出力の組合せは、異なるカウンタ割当て又はこれらのタスク用の付加的カウンタの割当てを費やして、同時に供給し処理することができることに留意されたい。
【0032】
複数レベル閾値を有するIPEDは既に静的位相情報を含むので、IPEDは、図10に示すように、ロック検出器及び/又は静的位相オフセット・モニターとして用いることができる。静的位相オフセットは基準クロックとフィードバック・クロックの到達時間の間の平均時間差である。これは一般に有符号の量である。「静的」部分はDC位相オフセットを示す。非公式には静的位相オフセットは時間と共に実際に変化する可能性がある。静的位相オフセットは、比較的長時間にわたって計測された平均位相オフセットと考えることができる。
【0033】
図10を参照すると、本発明の原理により、回路500はロック検出器及び静的位相オフセット・モニターとして用いることができる。アキュムレータ502により、長時間にわたってIPED出力の出現をカウントし蓄積することにより、IPED境界値(例えば、ジッター振幅の尺度)の統計平均、即ち静的位相オフセット情報を取得することができる。オンチップ遅延変動は温度及びプロセス変動よりも顕著であるので、静的位相オフセットをピコ秒のような標準単位で定量化するためには、遅延回路の較正が必要になる。
【0034】
IPED出力は、IPED_r及びIPED_d信号を含むことができる。IPED_r及びIPED_dは、それぞれIPEDの未処理出力及び差分出力である。従ってIPED_rは、基準クロック・サイクル毎に一度出力ラッチによって捕捉された未処理の瞬時位相誤差に対応する。従ってIPED_dは、連続した基準クロック・サイクル上で出力ラッチが捕捉した瞬時位相誤差の連続した計測値の間の差の絶対値に対応する(例えば、未処理(raw)出力の遷移検出器として機能する)。
【0035】
図11を参照すると、遅延ラインの遅延を計測し(従って較正し)、必要な場合には信号入力の付加的なセット、DLY_TUNE<0:k>614、を用いて、遅延ラインを所望の周波数に設定することが可能な、例証的な回路600が示されている。DLY_TUNE信号は、アナログ較正ループを用いてアナログ・レベルで交互に実施及び制御することができることに留意されたい。
【0036】
各遅延素子の遅延を計測するために、較正される遅延回路と同じ種類の遅延回路606を用いたリング発信器618が形成される。遅延信号は、NANDゲート608により較正モード信号(CALMOD、例えば、オン又はオフ)と論理的に結合されてリング発信器618の動作を可能にする。イネーブル・カウント信号(EN_CNT)がライン・イネーブル・カウンタ(LE_CNT)602を活性化し、基準クロック・サイクルをカウントして時間窓612を決定する。カウンタ604は時間窓612に従って動作可能にされる。カウンタ604を用いて、特定の時間窓612(例えば、NxTREF)内の、リング発信器618からの出力クロックの数がカウントされる。このようにして各遅延回路の遅延時間を推定することができる。
【0037】
較正処理システム610はまた、プロセス、電源、及び温度変動による遅延量を調節して、遅延ラインが、そのような変化にも関わらず殆ど同じ値を供給できるようにすることができる。較正処理システム610はフィードバック信号を供給し、この信号が遅延素子内の絶対遅延を目標の絶対遅延値により厳密に一致するように調節することを可能にする。
【0038】
較正処理システム610は、較正出力信号(CALOUT)を受信して所与の遅延ラインが調整を必要とするかどうかを判断する。具体的に言えば、較正リング発信器の動作周波数を知ることにより、この発信器の有効パスに関連するANDゲートの遅延の影響を無視して、遅延素子のステージ毎の遅延を計算することができる。リングを無効化する代わりの手段が可能であることに留意されたい。この構成においてステージ毎の遅延はIPEDの検出感度閾値を表す。固定した絶対検出感度閾値を維持することが望ましい場合には、図11に与えられたdelay_tune<0:k>のような遅延制御信号を調節してプロセス、電源、及び/又は遅延素子変動に対する補償を可能にすることができる。
【0039】
遅延ロック・ループ(DLL)を用いた較正法と比較すると、図11の手法は、一般に受動ループ・フィルター、位相検出器、及び電荷ポンプを用いるアナログ遅延ロック・ループを必要としないので、デジタル・システムにとってより好ましい。
【0040】
最小のIPED閾値は遅延ラインの最小伝搬遅延で決定されるので、インバータのような固定単位ゲートを遅延素子として用いた微細分解能を有するIPEDを達成することは、用いるテクノロジーの固有速度に依存する。或いは、遅延素子のより微細なアナログ又はデジタル制御を実施することが、より高い分解能を可能にし得る。
【0041】
図12を参照すると、付加的な遅延ラインDLY2 702を加えることによって、最小の検出可能な瞬時位相オフセットに下限を設定する、遅延ラインDLY1 122に関連する挿入遅延を、回路700内で補償することができる。補助遅延ラインDLY2 702の遅延量を制御することによって、より微細なIPED分解能を達成することができるが、これは、DLY1 122に関連する最小の挿入遅延を補償する直接の作用、並びに、有効検出閾値を設定するのにバーニア技術の適用を可能にすることによる。
【0042】
基準クロックを用いてPLLの位相オフセット挙動をサンプリングするので、これまで説明したモニター・システムが適用される一次周波数範囲は、PLL帯域幅周波数から基準クロック周波数までである。PLL帯域幅周波数以下では、基準クロックのノイズがPLLノイズ挙動を支配する可能性がある。基準クロックは説明したモニター・システム内の時間基準として機能するので、ループ帯域幅以下の入力基準クロック・ジッターが支配的なPLL出力ジッターは捕捉されないことになる。一方、基準クロック周波数を越える瞬時位相誤差(ジッターに関連する)もまた、説明したモニター・システムのサンプリング・レートが基準クロック周波数に限定されるので、検出されないことになる。
【0043】
従って、これまで説明したIPEDシステムはPLL回路内の主に中期乃至長期ジッターの計測が可能である場合である。図13は、本明細書で開示された原理が一般的にどのように短期ジッターの計測に拡張できるかを示す例証的な実施形態を示す。
【0044】
図13を参照すると、IPED入力としてIPEDの出力を用いる代りに、入力クロックCLK及び遅延入力クロック810が位相検出器806の入力として用いられる。位相誤差信号(UP及びDN)が次にIPED102(200、300など)に入力される。マルチプレクサ804及び選択信号SELを用いて、異なる数の遅延ステージ802を選択することができ、異なるオフセット条件下のクロックの挙動を計測することができる。CTR信号によるステージ802の異なる選択によって生成された出力の統計的計測及び処理に基づいて、サイクル・ツー・サイクルのジッターを後処理(例えば、パターン分析器を用いるなど)によって予測することができる。
【0045】
位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のためのシステム、装置及び方法の好ましい実施形態を説明(例証のためであり、限定することを意図したものではない)したので、当業者であれば上記の教示を考慮して修正及び変更を施すことができることが分かる。従って、添付の特許請求の範囲に概説される本発明の範囲及び趣旨の範囲内にある開示された特定の実施形態に変更を施すことができることを理解されたい。このように本発明の態様を特許法により要求されるように詳細且つ具体的に説明した上で、特許請求し、特許証で保護されることを望む事項を添付の特許請求の範囲に開示する。
【符号の説明】
【0046】
10:従来の位相ロック・ループ(PLL)システム
12:フィードバック・クロック
14:位相・周波数検出器(PFD)
16:電荷ポンプ(CP)
18:ループ・フィルター(LPF)
20:電圧制御発信器(VCO)
22:分周器(DIV)
24:ロック検出器(LD)
100:位相ロック・ループ(PLL)
102、200、300:瞬時位相誤差検出器(IPED)
104:パターン分析器システム
106:閾値
108:点線(複数閾値)
111、112,113:時間ステップ
120、302:XORゲート
122、202、702:遅延ライン
124,304:D型フリップフロップ(DFF)ラッチ
126:ANDゲート
(1)、(2):パルス
(3):クロック入力
400:システム
402、804:マルチプレクサ
404:カウンタ
406:タイマー回路
500、600、700、800:回路
502:アキュムレータ
602:ライン・イネーブル・カウンタ(LE_CNT)
604:カウンタ
606:遅延回路
608:NANDゲート
610:較正処理システム
612:時間窓
614:DLY_TUNE<0:k>(信号入力の付加的なセット)
618:リング発信器
802:遅延ステージ
806:位相検出器
810:入力クロック
【特許請求の範囲】
【請求項1】
位相誤差信号を出力するように構成された位相・周波数検出器(14)を含む位相ロック・ループPLL(100)回路と、
前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成された位相誤差モニター回路(102)と、
前記瞬時位相誤差変化をストアするように構成された記憶素子(124)と
を備える装置。
【請求項2】
瞬時位相誤差情報を決定してストアするように構成された複数のカスケード接続された遅延ライン(202)をさらに備える、請求項1に記載の装置。
【請求項3】
前記記憶素子(124、404、502)に結合され、前記瞬時位相誤差変化のパターンを決定してPLLジッターを推定するためのパターン分析器(104)をさらに備える、請求項1に記載の装置。
【請求項4】
前記パターン分析器(104)は前記PLLのロック検出器(24)によって動作可能にされる、請求項3に記載の装置。
【請求項5】
前記パターン分析器(104)はピーク位相誤差閾値を決定し、該ピーク位相誤差閾値は前記遅延時間を供給する遅延ラインを調節するのに用いられる、請求項3に記載の装置。
【請求項6】
前記基準クロックは前記位相誤差信号の論理的結合を含む、請求項1に記載の装置。
【請求項7】
前記位相誤差信号は排他的ORゲート(120)により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン(122)によって供給される、請求項1に記載の装置。
【請求項8】
前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に第1の瞬時位相誤差変化信号が供給され、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項1に記載の装置。
【請求項9】
前記記憶素子(124)に結合された少なくとも1つの付加的な記憶素子(304)であって、該記憶素子及び該少なくとも1つの付加的な記憶素子は前記基準クロックにより前記瞬時位相誤差変化を出力する、前記少なくとも1つの付加的な記憶素子と、
前記記憶素子及び前記少なくとも1つの付加的な記憶素子の出力を論理的に結合して差分瞬時位相誤差信号を供給するように構成された論理ゲート(302)と
をさらに備える、請求項1に記載の装置。
【請求項10】
基準クロック信号を遅延させて瞬時位相誤差検出のより微細な分解能をもたらすように構成されたプラグラム可能な遅延ライン(122)をさらに備える、請求項1に記載の装置。
【請求項11】
位相誤差信号を出力するように構成された位相・周波数検出器(14)を含む位相ロック・ループPLL(100)回路と、
瞬時ピーク位相誤差を決定するように構成された位相誤差モニター回路(102)であって、
前記位相誤差信号を論理的に結合して第1の出力信号を供給するように構成された排他的ORゲート(120)と、
前記出力信号の瞬時位相誤差変化を各基準クロック・サイクルにおいて計測するための閾値として、前記第1の出力信号に遅延時間を与えるように構成されたプログラム可能な遅延ライン(122)と、
前記瞬時位相誤差変化をストアするように構成された記憶素子(124)と
を含む前記位相誤差モニター回路(102)と
を備える装置。
【請求項12】
瞬時位相誤差変化情報を決定してストアするように構成された複数のカスケード接続された遅延ライン(202)をさらに備える、請求項11に記載の装置。
【請求項13】
前記記憶素子(124)に結合され、前記瞬時位相誤差変化の情報のパターンを決定するためのパターン分析器(104)をさらに備える、請求項11に記載の装置。
【請求項14】
前記パターン分析器(104)は前記PLLのロック検出器(24)によって動作可能にされる、請求項13に記載の装置。
【請求項15】
前記パターン分析器(104)はピーク位相誤差閾値を決定し、該ピーク位相誤差閾値は前記遅延時間を供給する前記遅延ラインを調節するのに用いられる、請求項13に記載の装置。
【請求項16】
前記基準クロックは前記位相誤差信号の論理的結合を含む、請求項11に記載の装置。
【請求項17】
前記第1の出力信号のパルス幅が、各基準クロック・サイクルにおいて前記遅延時間を越えた場合に第1の瞬時位相誤差変化信号が供給され、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項11に記載の装置。
【請求項18】
前記記憶素子(124)に結合された少なくとも1つの付加的な記憶素子(304)であって、該記憶素子及び該少なくとも1つの付加的な記憶素子は前記基準クロックにより瞬時位相誤差変化信号を出力する、前記少なくとも1つの付加的な記憶素子と、
前記記憶素子及び前記少なくとも1つの付加的な記憶素子の出力を論理的に結合して差分瞬時位相誤差信号を供給するように構成された論理ゲート(302)と
をさらに備える、請求項11に記載の装置。
【請求項19】
基準クロック信号を遅延させて瞬時位相誤差検出のより微細な分解能をもたらすように構成されたプラグラム可能な遅延ライン(122)をさらに備える、請求項11に記載の装置。
【請求項20】
位相誤差信号を出力するように構成された位相・周波数検出器(14)を含む位相ロック・ループPLL(100)回路と、
前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して、差分信号及び未処理信号を含む瞬時位相誤差変化を決定することにより、ピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路(200、300)と、
前記差分信号及び前記未処理信号を入力として受信し、そのうちの1つを選択するように構成されたマルチプレクサ(402)と、
前記マルチプレクサの出力に結合され、時間窓に関連する瞬時位相誤差変化のカウントを蓄積するアキュムレータ(502)と
を備える装置。
【請求項21】
前記アキュムレータに結合され、前記瞬時位相誤差変化の情報のパターンを決定してロック検出をもたらすパターン分析器(104)をさらに備える、請求項20に記載の装置。
【請求項22】
前記アキュムレータに結合され、前記瞬時位相誤差変化の情報のパターンを決定して静的位相オフセット・モニタリングをもたらすパターン分析器(104)をさらに備える、請求項20に記載の装置。
【請求項23】
前記基準クロックに基づいてタイミング窓を画定するタイマー(406)をさらに備える、請求項22に記載の装置。
【請求項24】
前記位相誤差信号は排他的ORゲート(120)により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン(122)によって供給される、請求項20に記載の装置。
【請求項25】
前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に第1の瞬時位相誤差変化信号が供給され、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項20に記載の装置。
【請求項26】
位相誤差信号を出力するように構成された位相・周波数検出器(14)を含む位相ロック・ループPLL(100)回路と、
前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して、第1の信号及び差分信号を含む瞬時位相誤差変化を決定することによってピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路(200、300)と、
前記第1の信号及び前記差分信号を入力として受信し、そのうちの1つを選択するように構成されたマルチプレクサ(402)と、
前記マルチプレクサの出力に結合され、複数の瞬時位相誤差閾値に関連する瞬時位相誤差変化カウントを、位相誤差振幅及び時間が与えられてジッター・ヒストグラムが作成されるように、蓄積するための複数のカウンタ(404)と
を備える装置。
【請求項27】
前記基準クロックに基づいて、前記カウンタに対するタイミング窓を画定するタイマー(406)をさらに備える、請求項26に記載の装置。
【請求項28】
前記位相誤差信号は排他的ORゲート(120)により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン(122)によって供給される、請求項26に記載の装置。
【請求項29】
前記第1の信号は、前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に供給される第1の瞬時位相誤差変化信号を含み、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項26に記載の装置。
【請求項30】
前記位相誤差モニター回路は、互いに結合された少なくとも2つの記憶素子(124、304)を含み、該少なくとも2つの記憶素子の各々は前記基準クロックによって瞬時位相誤差変化信号を出力し、
論理ゲート(302)が、前記少なくとも2つの記憶素子の出力を論理的に結合して差分信号を供給するように構成される、
請求項26に記載の装置。
【請求項31】
短期ジッター計測のための装置であって、
クロック信号に対する異なる遅延量の選択を可能にして、ジッター移動の調節可能な短期計測のための遅延クロック信号を供給するように構成された、複数のプログラム可能な遅延ステージ(802)と、
前記クロック信号及び前記遅延クロック信号を入力として含み、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相検出器(806)と、
前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプラグラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによりピーク瞬時位相誤差変化を決定するように構成された位相誤差モニター回路(102、200、300)と
を備える装置。
【請求項32】
サイクル・ツー・サイクルのジッターが、遅延ステージの異なる選択の統計的計測値を用いて予測される、請求項31に記載の装置。
【請求項33】
前記位相誤差信号は排他的ORゲート(120)により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン(122)によって供給される、請求項31に記載の装置。
【請求項34】
前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に第1の瞬時位相誤差変化信号が供給され、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項31に記載の装置。
【請求項1】
位相誤差信号を出力するように構成された位相・周波数検出器(14)を含む位相ロック・ループPLL(100)回路と、
前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成された位相誤差モニター回路(102)と、
前記瞬時位相誤差変化をストアするように構成された記憶素子(124)と
を備える装置。
【請求項2】
瞬時位相誤差情報を決定してストアするように構成された複数のカスケード接続された遅延ライン(202)をさらに備える、請求項1に記載の装置。
【請求項3】
前記記憶素子(124、404、502)に結合され、前記瞬時位相誤差変化のパターンを決定してPLLジッターを推定するためのパターン分析器(104)をさらに備える、請求項1に記載の装置。
【請求項4】
前記パターン分析器(104)は前記PLLのロック検出器(24)によって動作可能にされる、請求項3に記載の装置。
【請求項5】
前記パターン分析器(104)はピーク位相誤差閾値を決定し、該ピーク位相誤差閾値は前記遅延時間を供給する遅延ラインを調節するのに用いられる、請求項3に記載の装置。
【請求項6】
前記基準クロックは前記位相誤差信号の論理的結合を含む、請求項1に記載の装置。
【請求項7】
前記位相誤差信号は排他的ORゲート(120)により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン(122)によって供給される、請求項1に記載の装置。
【請求項8】
前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に第1の瞬時位相誤差変化信号が供給され、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項1に記載の装置。
【請求項9】
前記記憶素子(124)に結合された少なくとも1つの付加的な記憶素子(304)であって、該記憶素子及び該少なくとも1つの付加的な記憶素子は前記基準クロックにより前記瞬時位相誤差変化を出力する、前記少なくとも1つの付加的な記憶素子と、
前記記憶素子及び前記少なくとも1つの付加的な記憶素子の出力を論理的に結合して差分瞬時位相誤差信号を供給するように構成された論理ゲート(302)と
をさらに備える、請求項1に記載の装置。
【請求項10】
基準クロック信号を遅延させて瞬時位相誤差検出のより微細な分解能をもたらすように構成されたプラグラム可能な遅延ライン(122)をさらに備える、請求項1に記載の装置。
【請求項11】
位相誤差信号を出力するように構成された位相・周波数検出器(14)を含む位相ロック・ループPLL(100)回路と、
瞬時ピーク位相誤差を決定するように構成された位相誤差モニター回路(102)であって、
前記位相誤差信号を論理的に結合して第1の出力信号を供給するように構成された排他的ORゲート(120)と、
前記出力信号の瞬時位相誤差変化を各基準クロック・サイクルにおいて計測するための閾値として、前記第1の出力信号に遅延時間を与えるように構成されたプログラム可能な遅延ライン(122)と、
前記瞬時位相誤差変化をストアするように構成された記憶素子(124)と
を含む前記位相誤差モニター回路(102)と
を備える装置。
【請求項12】
瞬時位相誤差変化情報を決定してストアするように構成された複数のカスケード接続された遅延ライン(202)をさらに備える、請求項11に記載の装置。
【請求項13】
前記記憶素子(124)に結合され、前記瞬時位相誤差変化の情報のパターンを決定するためのパターン分析器(104)をさらに備える、請求項11に記載の装置。
【請求項14】
前記パターン分析器(104)は前記PLLのロック検出器(24)によって動作可能にされる、請求項13に記載の装置。
【請求項15】
前記パターン分析器(104)はピーク位相誤差閾値を決定し、該ピーク位相誤差閾値は前記遅延時間を供給する前記遅延ラインを調節するのに用いられる、請求項13に記載の装置。
【請求項16】
前記基準クロックは前記位相誤差信号の論理的結合を含む、請求項11に記載の装置。
【請求項17】
前記第1の出力信号のパルス幅が、各基準クロック・サイクルにおいて前記遅延時間を越えた場合に第1の瞬時位相誤差変化信号が供給され、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項11に記載の装置。
【請求項18】
前記記憶素子(124)に結合された少なくとも1つの付加的な記憶素子(304)であって、該記憶素子及び該少なくとも1つの付加的な記憶素子は前記基準クロックにより瞬時位相誤差変化信号を出力する、前記少なくとも1つの付加的な記憶素子と、
前記記憶素子及び前記少なくとも1つの付加的な記憶素子の出力を論理的に結合して差分瞬時位相誤差信号を供給するように構成された論理ゲート(302)と
をさらに備える、請求項11に記載の装置。
【請求項19】
基準クロック信号を遅延させて瞬時位相誤差検出のより微細な分解能をもたらすように構成されたプラグラム可能な遅延ライン(122)をさらに備える、請求項11に記載の装置。
【請求項20】
位相誤差信号を出力するように構成された位相・周波数検出器(14)を含む位相ロック・ループPLL(100)回路と、
前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して、差分信号及び未処理信号を含む瞬時位相誤差変化を決定することにより、ピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路(200、300)と、
前記差分信号及び前記未処理信号を入力として受信し、そのうちの1つを選択するように構成されたマルチプレクサ(402)と、
前記マルチプレクサの出力に結合され、時間窓に関連する瞬時位相誤差変化のカウントを蓄積するアキュムレータ(502)と
を備える装置。
【請求項21】
前記アキュムレータに結合され、前記瞬時位相誤差変化の情報のパターンを決定してロック検出をもたらすパターン分析器(104)をさらに備える、請求項20に記載の装置。
【請求項22】
前記アキュムレータに結合され、前記瞬時位相誤差変化の情報のパターンを決定して静的位相オフセット・モニタリングをもたらすパターン分析器(104)をさらに備える、請求項20に記載の装置。
【請求項23】
前記基準クロックに基づいてタイミング窓を画定するタイマー(406)をさらに備える、請求項22に記載の装置。
【請求項24】
前記位相誤差信号は排他的ORゲート(120)により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン(122)によって供給される、請求項20に記載の装置。
【請求項25】
前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に第1の瞬時位相誤差変化信号が供給され、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項20に記載の装置。
【請求項26】
位相誤差信号を出力するように構成された位相・周波数検出器(14)を含む位相ロック・ループPLL(100)回路と、
前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して、第1の信号及び差分信号を含む瞬時位相誤差変化を決定することによってピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路(200、300)と、
前記第1の信号及び前記差分信号を入力として受信し、そのうちの1つを選択するように構成されたマルチプレクサ(402)と、
前記マルチプレクサの出力に結合され、複数の瞬時位相誤差閾値に関連する瞬時位相誤差変化カウントを、位相誤差振幅及び時間が与えられてジッター・ヒストグラムが作成されるように、蓄積するための複数のカウンタ(404)と
を備える装置。
【請求項27】
前記基準クロックに基づいて、前記カウンタに対するタイミング窓を画定するタイマー(406)をさらに備える、請求項26に記載の装置。
【請求項28】
前記位相誤差信号は排他的ORゲート(120)により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン(122)によって供給される、請求項26に記載の装置。
【請求項29】
前記第1の信号は、前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に供給される第1の瞬時位相誤差変化信号を含み、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項26に記載の装置。
【請求項30】
前記位相誤差モニター回路は、互いに結合された少なくとも2つの記憶素子(124、304)を含み、該少なくとも2つの記憶素子の各々は前記基準クロックによって瞬時位相誤差変化信号を出力し、
論理ゲート(302)が、前記少なくとも2つの記憶素子の出力を論理的に結合して差分信号を供給するように構成される、
請求項26に記載の装置。
【請求項31】
短期ジッター計測のための装置であって、
クロック信号に対する異なる遅延量の選択を可能にして、ジッター移動の調節可能な短期計測のための遅延クロック信号を供給するように構成された、複数のプログラム可能な遅延ステージ(802)と、
前記クロック信号及び前記遅延クロック信号を入力として含み、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相検出器(806)と、
前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプラグラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによりピーク瞬時位相誤差変化を決定するように構成された位相誤差モニター回路(102、200、300)と
を備える装置。
【請求項32】
サイクル・ツー・サイクルのジッターが、遅延ステージの異なる選択の統計的計測値を用いて予測される、請求項31に記載の装置。
【請求項33】
前記位相誤差信号は排他的ORゲート(120)により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン(122)によって供給される、請求項31に記載の装置。
【請求項34】
前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に第1の瞬時位相誤差変化信号が供給され、そうでない場合に第2の瞬時位相誤差変化信号が供給される、請求項31に記載の装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公表番号】特表2010−516195(P2010−516195A)
【公表日】平成22年5月13日(2010.5.13)
【国際特許分類】
【出願番号】特願2009−545638(P2009−545638)
【出願日】平成20年1月8日(2008.1.8)
【国際出願番号】PCT/US2008/050493
【国際公開番号】WO2008/088976
【国際公開日】平成20年7月24日(2008.7.24)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成22年5月13日(2010.5.13)
【国際特許分類】
【出願日】平成20年1月8日(2008.1.8)
【国際出願番号】PCT/US2008/050493
【国際公開番号】WO2008/088976
【国際公開日】平成20年7月24日(2008.7.24)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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