信号伝送回路
【課題】 クロック信号を含むいずれの信号であっても、その信号のデューティを維持することができる信号伝送回路を提供する。
【解決手段】 第１の配線経路１１および第１のデューティ調整回路１２からなる本経路の特性と同一の特性を有する、第２の配線経路２２および第２のデューティ調整回路２３からなるレプリカ回路を備え、本経路，レプリカ経路に１つのエッジから作られた相補信号を入力し、これら本経路からの信号ＩＮＲとレプリカ経路からの信号ＩＮＦとの双方の信号の位相を位相比較器３０で比較し、比較結果に応じてそれら双方の信号ＩＮＲ，ＩＮＦの位相が揃うように制御回路４０で第１，第２のデューティ調整回路１２，２３を制御する。
【解決手段】 第１の配線経路１１および第１のデューティ調整回路１２からなる本経路の特性と同一の特性を有する、第２の配線経路２２および第２のデューティ調整回路２３からなるレプリカ回路を備え、本経路，レプリカ経路に１つのエッジから作られた相補信号を入力し、これら本経路からの信号ＩＮＲとレプリカ経路からの信号ＩＮＦとの双方の信号の位相を位相比較器３０で比較し、比較結果に応じてそれら双方の信号ＩＮＲ，ＩＮＦの位相が揃うように制御回路４０で第１，第２のデューティ調整回路１２，２３を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を伝送する信号伝送回路に関する。
【背景技術】
【０００２】
従来より、クロック信号を入力し、入力されたクロック信号の立ち上がりエッジ（もしくは立ち下がりエッジ）に同期して動作する構成を採用したＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体集積回路が広く普及している。
【０００３】
近年では、データ転送速度を高めるために、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）に代表されるように、クロック信号の立ち上がりエッジおよび立ち下がりエッジの双方のエッジに同期して動作する構成を採用した半導体集積回路が用いられてきている。これに伴い、半導体集積回路及びその周辺回路における配線経路を伝送するクロック信号のデューティを維持することが極めて重要になってきている。
【０００４】
ここで、クロック信号の伝送経路に多段の論理回路（例えば、多段のＣＭＯＳインバータからなる論理回路）が備えられた半導体集積回路では、それら論理回路の遅延等の回路特性に起因して、クロック信号のデューティが変化するという問題がある。また、半導体集積回路が実装された回路基板では、その回路基板の伝送線路特性等に起因して、クロック信号のデューティが変化するという問題もある。
【０００５】
これらの問題を解決するために、入力されるクロック信号の立ち上がりエッジおよび立ち下がりエッジ双方の位相を制御することにより、出力されるクロック信号のデューティを、入力されるクロック信号のデューティに一致させる技術が提案されている（特許文献１，２参照）。
【特許文献１】特開平６−２９８３５号公報
【特許文献２】特開２００２−４２４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１，２に提案された技術は、いずれも、主にＤＤＲ ＳＤＲＡＭにおける位相調整用のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に採用されて、クロック信号のデューティを維持するものである。即ち、一定の周期で‘Ｈ’レベルと‘Ｌ’レベルとを繰り返す信号のデューティを維持するものである。
【０００７】
ここで、ＤＤＲ ＳＤＲＡＭにおいては、例えば１６ビットのデータ信号ＤＱおよびこれらデータ信号ＤＱを取り込むためのデータストローブ信号ＤＱＳのデューティを維持することも重要である。即ち、クロック信号以外の信号のデューティを維持することも重要である。
【０００８】
また、ＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）のような単純な信号経路を伝送する信号のデューティや、半導体集積回路が実装された回路基板における配線経路を伝送する信号のデューティを維持することも重要である。
【０００９】
さらに、信号の‘Ｈ’レベルにおける時間（Ｈ区間）あるいは‘Ｌ’レベルにおける時間（Ｌ区間）そのものに意味があるアプリケーション、例えばＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）のように信号のＨ区間（もしくはＬ区間）に対し時間軸の変調をかけるアプリケーションにおいても、信号のデューティを維持することは重要である。
【００１０】
ここで、クロック信号以外の信号のデューティ維持に関しては、シミュレーションや、標準条件（所定の電源電圧，所定の温度，所定の製造ばらつき等）における実機により調整しているケースがほとんどである。このような調整は、実機の初期評価の時点では問題がなかったとしても、温度変化や特異ロット（但し規格内）等に起因して、後になって問題になる可能性がある。しかし、従来では、特許文献１，２に示すようにクロック信号のデューティを維持する技術は提案されているものの、クロック信号以外の信号のデューティを維持する技術は提案されていない。
【００１１】
本発明は、上記事情に鑑み、クロック信号を含むいずれの信号であっても、その信号のデューティを維持することができる信号伝送回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成する本発明の信号伝送回路は、
所定の信号入力端と所定の信号出力端とを結ぶ第１の配線経路と、
その第１の配線経路を伝送する信号のデューティを調整する第１のデューティ調整回路と、
上記信号出力端の信号を反転させる第１のインバータと、
上記信号入力端の信号を反転させる第２のインバータと、
上記第２のインバータからの出力信号を伝送する、上記第１の配線経路の特性と同一の特性を有する第２の配線経路と、
上記第２の配線経路を伝送する信号のデューティを調整する第２のデューティ調整回路と、
上記第１のインバータの出力信号と前記第２の配線経路を伝送してきた信号との双方が入力されこれら双方の信号の位相を比較する位相比較器と、
上記位相比較器による位相比較結果に応じて、上記双方の信号の位相が揃うように上記第１および第２のデューティ調整回路を制御する制御回路とを備えたことを特徴とする。
【００１３】
信号のデューティを維持するということは、信号の‘Ｈ’レベルにおける時間（Ｈ区間）と‘Ｌ’レベルにおける時間（Ｌ区間）とを忠実に維持することである。Ｈ区間，Ｌ区間の維持はどのようにすれば達成できるかというと、信号が通過する総経路における立ち上がりエッジの通過時間と立ち下がりエッジの通過時間が同じであればよい。本発明は、この点に着目して考案されたものである。
【００１４】
本発明の信号伝送回路は、所定の信号入力端と所定の信号出力端とを結ぶ第１の配線経路の特性と同一の特性を有する第２の配線経路を備えるとともに、それら第１，第２の配線経路を伝送する信号のデューティ比を調整する第１，第２のデューティ調整回路を備え、上記第１，第２の配線経路にあるひとつの立ち上がりエッジ（もしくは立ち下がりエッジ）から作られた相補信号を入力してそれら第１，第２の配線経路から出力される双方の信号の位相が揃うように第１，第２のデューティ調整回路を制御するものである。このため、所定の入力端に入力されるクロック信号を含むいずれの信号であっても、その信号の立ち上がりの通過時間と立ち下がりの通過時間が同じになるように制御することができる。従って、クロック信号を含むいずれの信号であっても、その信号のデューティを維持することができる。
【００１５】
ここで、上記第１および第２のデューティ調整回路が、互いに同一特性を有するものであることが好ましい。
【００１６】
また、上記制御回路が、上記第１および第２のデューティ調整回路双方を同一の状態に制御するものであることも好ましい。
【００１７】
このように、上記第１および第２のデューティ調整回路が同一の特性を持ち、また制御回路がこれら第１および第２のデューティ調整回路双方を同一の状態に制御するものであると、制御回路の回路構成を簡素化することができる。
【発明の効果】
【００１８】
本発明の信号伝送回路によれば、クロック信号を含むいずれの信号であっても、その信号のデューティを維持することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態を説明する。
【００２０】
図１は、本発明の一実施形態の信号伝送回路の構成を示す図である。
【００２１】
図１に示す信号伝送回路１には、所定の信号ＳＩＮが入力される入力端子２と所定の信号ＳＯＵＴが出力される出力端子３とを結ぶ、本経路を構成する第１の配線経路１１が備えられている。また、この信号伝送回路１には、本経路を構成する、第１の配線経路１１を伝送する信号ＳＤ１のデューティを調整する第１のデューティ調整回路１２が備えられている。ここで、第１の配線経路１１は、所定の遅延値ｔｒｏｏｔ（固定された遅延値）を有する。一方、第１のデューティ調整回路１２は、後述する制御回路４０で可変自在に制御される遅延値ｔａｄｊを有する。
【００２２】
また、信号伝送回路１には、出力端子３の信号ＳＯＵＴを反転させる第１のインバータ１３と、入力端子２の信号ＳＩＮを反転させる第２のインバータ２１が備えられている。ここで、第１，第２のインバータ１３，２１は、ともに同じ遅延時間ｔｉｎｖを有する。
【００２３】
さらに、信号伝送回路１には、第２のインバータ２１からの出力信号を伝送する、第１の配線経路１１の特性と同一の特性を有する第２の配線経路２２と、第２の配線経路２２を伝送する信号ＳＤ２のデューティを調整する第２のデューティ調整回路２３が備えられている。これら第２の配線経路２２および第２のデューティ調整回路２３から、本経路の特性と同一の特性を有するレプリカ経路が構成される。また、第２の配線経路２２は、第１の配線経路１１と同一の遅延値ｔｒｏｏｔを有する。一方、第２のデューティ調整回路２３は、制御回路４０により第１のデューティ調整回路１２と同一の状態に可変自在に制御される遅延値ｔａｄｊを有する。
【００２４】
さらに、信号伝送回路１には、第１のインバータ１３の出力信号ＩＮＲと第２の配線経路を伝送してきた信号ＩＮＦとの双方が入力され、これら双方の信号ＩＮＲ，ＩＮＦの位相を比較する位相比較器３０が備えられている。
【００２５】
また、信号伝送回路１には、位相比較器３０による位相比較結果に応じて、双方の信号ＩＮＲ，ＩＮＦの位相が揃うように第１，第２のデューティ調整回路１２，２３双方を同一の状態に制御する制御回路４０が備えられている。詳細には、この制御回路４０は、第１のデューティ調整回路１２及び第１の配線経路１１からなる本経路と第２のデューティ調整回路２３及び配線経路２２からなるレプリカ経路のうちの一方（例えば本経路）を通過する信号の立ち上がりエッジの通過時間と他方（例えばレプリカ経路）を通過する信号の立ち下がりエッジの通過時間が互いに同一となるように、これら第１，第２のデューティ調整回路１２，２３を制御する。
【００２６】
一般に、本経路を構成する配線経路１１を伝送する信号の立ち上がりエッジが通過する時間（ｔｒｏｏｔ＿ｒｉｓｅ）と立ち下がりエッジが通過する時間（ｔｒｏｏｔ＿ｆａｌｌ）は異なる。即ち、配線経路１１を伝送する信号の立ち上がりエッジと立ち下がりエッジの遅延時間は互いに異なる（ｔｒｏｏｔ＿ｒｉｓｅ≠ｔｒｏｏｔ＿ｆａｌｌ）。従って、信号のデューティが崩れてしまうこととなる。そこで、本実施形態では、以下に説明するように、「ｔｒｏｏｔ＿ｒｉｓｅ＋ｔａｄｊ＿ｒｉｓｅ＝ｔｒｏｏｔ＿ｆａｌｌ＋ｔａｄｊ＿ｆａｌｌ」となるようにｔａｄｊを制御回路４０で制御する。
【００２７】
図２は、本経路を通過する信号の立ち上がりエッジの通過時間とレプリカ経路を通過する信号の立ち下がりエッジの通過時間が互いに同一となるように制御する様子を説明するための図である。
【００２８】
図１に示す信号伝送回路１の入力端子２には、図２に示す信号ＳＩＮが入力される。尚、説明を簡単にするために、ここでは入力端子２に入力される信号ＳＩＮの立ち上がりエッジのみについて話を進める。この信号ＳＩＮは、第１のデューティ調整回路１２に入力されるとともに第２のインバータ２１にも入力される。さらに、第２のインバータ２１で信号ＳＩＮの論理が反転された信号が、第２のデューティ調整回路２３に入力される。即ち、第１，第２のデューティ調整回路１２，２３には、あるひとつの立ち上がりエッジから作られた相補信号が入力されることとなる。
【００２９】
ここで、信号ＳＩＮの立ち上がりエッジが、位相比較器３０の一方の入力端であるノードＮ１に到達する時間をｔｔｏｔａｌ＿ｒｉｓｅ、位相比較器３０の他方の入力端であるノードＮ２に到達する時間をｔｔｏｔａｌ＿ｆａｌｌとすると、
ｔｔｏｔａｌ＿ｒｉｓｅ＝ｔａｄｊ＿ｒｉｓｅ＋ｔｒｏｏｔ＿ｒｉｓｅ＋ｔｉｎｖ＿ｒｉｓｅ
ｔｔｏｔａｌ＿ｆａｌｌ＝ｔｉｎｖ＿ｒｉｓｅ＋ｔａｄｊ＿ｆａｌｌ＋ｔｒｏｏｔ＿ｆａｌｌ
と表わされる。
【００３０】
これらｔｔｏｔａｌ＿ｒｉｓｅとｔｔｏｔａｌ＿ｆａｌｌが同じになるように、位相比較器３０，制御回路４０で第１，第２のデューティ調整回路１２，２３の遅延値ｔａｄｊを調整する。ここでは、図２に示すように、信号ＩＮＲの立ち下がりのタイミングを矢印Ａ方向に移動するとともに、信号ＩＮＦの立ち下がりのタイミングを矢印Ｂ方向に移動するように調整する。
【００３１】
換言すれば、ノードＮ１，Ｎ２である位相比較器３０の入力端に本経路，レプリカ経路からの信号ＩＮＲ，ＩＮＦが入力され、位相比較器３０はこれらの信号ＩＮＲ，ＩＮＦの位相を比較し、比較結果を制御回路４０に向けて出力する。制御回路４０は、この比較結果に応じて、これら双方の信号ＩＮＲ，ＩＮＦの立ち下がりどうしが揃うように第１，第２のデューティ調整回路１２，２３双方を同一の状態に制御する。
【００３２】
図３は、図１に示すデューティ調整回路１２の構成を示す図である。
【００３３】
尚、図１に示すデューティ調整回路２３の構成も、この図３に示すデューティ調整回路１２の構成と同じである。
【００３４】
図３に示すデューティ調整回路１２には、電源ＶＤＤとグラウンドＧＮＤとの間に、電源ＶＤＤ側から順に直列に接続された、スイッチ１２＿１１，ＰＭＯＳトランジスタ１２＿２１，ＮＭＯＳトランジスタ１２＿３１，スイッチ１２＿４１からなる第１の組、スイッチ１２＿１２，ＰＭＯＳトランジスタ１２＿２２，ＮＭＯＳトランジスタ１２＿３２，スイッチ１２＿４２からなる第２の組、スイッチ１２＿１３，ＰＭＯＳトランジスタ１２＿２３，ＮＭＯＳトランジスタ１２＿３３，スイッチ１２＿４３からなる第３の組、…、およびスイッチ１２＿１ｎ，ＰＭＯＳトランジスタ１２＿２ｎ，ＮＭＯＳトランジスタ１２＿３ｎ，スイッチ１２＿４ｎからなる第ｎの組が備えられている。
【００３５】
ＰＭＯＳトランジスタ１２＿２１，１２＿２２，１２＿２３，…，１２＿２ｎのゲートおよびＮＭＯＳトランジスタ１２＿３１，１２＿３２，１２＿３３，…，１２＿３ｎのゲートは共通接続され、信号ＳＩＮが入力される。
【００３６】
また、ＰＭＯＳトランジスタ１２＿２１とＮＭＯＳトランジスタ１２＿３１の接続点，ＰＭＯＳトランジスタ１２＿２２とＮＭＯＳトランジスタ１２＿３２の接続点，ＰＭＯＳトランジスタ１２＿２３とＮＭＯＳトランジスタ１２＿３３の接続点，…，ＰＭＯＳトランジスタ１２＿２ｎとＮＭＯＳトランジスタ１２＿３ｎの接続点は、デューティ調整用の負荷であるキャパシタ１００の一端に共通接続されている。また、キャパシタ１００の他端はグラウンドＧＮＤに接続されている。
【００３７】
さらに、スイッチ１２＿１１，１２＿１２，１２＿１３，…，１２＿１ｎおよびスイッチ１２＿４１，１２＿４２，１２＿４３，…，１２＿４ｎは、それぞれ、制御回路４０からの制御信号により制御される。
【００３８】
制御回路４０は、信号ＳＩＮの‘Ｈ’レベルにおける時間（Ｈ区間）を長くする場合は、デューティ調整回路１２を構成するスイッチ１２＿１１，…，１２＿１ｎを多数個オンしてキャパシタ１００に急速に電荷を充電するように制御する。一方、信号ＳＩＮの‘Ｌ’レベルにおける時間（Ｌ区間）を長くする場合は、スイッチ１２＿４１，…，１２＿４ｎを多数個オンしてキャパシタ１００から急速に電荷が放電するように制御する。
【００３９】
本実施形態の信号伝送回路１は、第１の配線経路１１および第１のデューティ調整回路１２からなる本経路の特性と同一の特性を有する、第２の配線経路２２および第２のデューティ調整回路２３からなるレプリカ回路を備え、これら本経路，レプリカ経路にある１つの立ち上がりエッジ（立ち下がりエッジ）から作られた相補信号を入力し、これら本経路からの信号ＩＮＲとレプリカ経路からの信号ＩＮＦとの双方の信号の位相を比較し、比較結果に応じてそれら双方の信号ＩＮＲ，ＩＮＦの位相が揃うように第１，第２のデューティ調整回路１２，２３を、図２および図３を参照して説明したようにして制御するものである。このため、入力端子２に入力されるクロック信号を含むいずれの信号ＳＩＮであっても、その信号ＳＩＮの立ち上がりの通過時間と立ち下がりの通過時間が同じになるように制御することができる。従って、クロック信号を含むいずれの信号ＳＩＮであっても、その信号ＳＩＮのデューティを維持することができる。
【００４０】
また、本実施形態の信号伝送回路１を構成する制御回路４０は、同一の特性を持つ第１および第２のデューティ調整回路１２，２３双方を同一の状態に制御するものであるため、制御回路４０の構成が簡素化されている。
【００４１】
尚、本実施形態では、信号ＳＩＮの立ち上がりエッジから作られた相補信号を本経路，レプリカ経路に入力し、これら本経路，レプリカ経路からの信号ＩＮＲ，ＩＮＦの位相が揃うように制御する例で説明したが、これに限られるものではなく、信号ＳＩＮの立ち下がりエッジから作られた相補信号を本経路，レプリカ経路に入力し、これら本経路，レプリカ経路からの信号ＩＮＲ，ＩＮＦの位相が揃うように制御してもよい。また、図３で示したデューティ調整回路は１つの例であり、これに限ったものではない。
【００４２】
ここで、本実施形態では、レプリカ経路を備えたものであるため、面積及び消費電力の増大につながることが考えられるが、例えばデータ信号ＤＱの配線等は半導体集積回路上に多数配置されているため、半導体集積回路に電源を投入した時点であるいは定期的に、他のデータ信号ＤＱが伝送するＤＱ経路を一時的にレプリカ経路に切り替えて利用する等の工夫で回避することができる。
【００４３】
尚、本発明にいう第１の配線経路としては、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ），ＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）における配線経路や、ＤＤＲ ＳＤＲＡＭにおけるデータ信号ＤＱおよびデータストローブ信号ＤＱＳが伝送される配線経路がある。また、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）における配線経路や、半導体集積回路に備えられた入出力バッファおよび半導体集積回路が実装された回路基板における配線経路、さらには通信側の相手チップを含めた配線経路がある。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態の信号伝送回路の構成を示す図である。
【図２】本経路を通過する信号の立ち上がりエッジの通過時間とレプリカ経路を通過する信号の立ち下がりエッジの通過時間が互いに同一となるように制御する様子を説明するための図である。
【図３】図１に示すデューティ調整回路の構成を示す図である。
【符号の説明】
【００４５】
１ 信号伝送回路
２ 入力端子
３ 出力端子
１１ 第１の配線経路
１２ 第１のデューティ調整回路
１２＿１１，１２＿１２，１２＿１３，…，１２＿１ｎ，１２＿４１，１２＿４２，１２＿４３，…，１２＿４ｎ スイッチ
１２＿２１，１２＿２２，１２＿２３，…，１２＿２ｎ ＰＭＯＳトランジスタ
１２＿３１，１２＿３２，１２＿３３，…，１２＿３ｎ ＮＭＯＳトランジスタ
１３，２１ インバータ
２２ 第２の配線経路
２３ 第２のデューティ調整回路
３０ 位相比較器
４０ 制御回路
【技術分野】
【０００１】
本発明は、信号を伝送する信号伝送回路に関する。
【背景技術】
【０００２】
従来より、クロック信号を入力し、入力されたクロック信号の立ち上がりエッジ（もしくは立ち下がりエッジ）に同期して動作する構成を採用したＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体集積回路が広く普及している。
【０００３】
近年では、データ転送速度を高めるために、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）に代表されるように、クロック信号の立ち上がりエッジおよび立ち下がりエッジの双方のエッジに同期して動作する構成を採用した半導体集積回路が用いられてきている。これに伴い、半導体集積回路及びその周辺回路における配線経路を伝送するクロック信号のデューティを維持することが極めて重要になってきている。
【０００４】
ここで、クロック信号の伝送経路に多段の論理回路（例えば、多段のＣＭＯＳインバータからなる論理回路）が備えられた半導体集積回路では、それら論理回路の遅延等の回路特性に起因して、クロック信号のデューティが変化するという問題がある。また、半導体集積回路が実装された回路基板では、その回路基板の伝送線路特性等に起因して、クロック信号のデューティが変化するという問題もある。
【０００５】
これらの問題を解決するために、入力されるクロック信号の立ち上がりエッジおよび立ち下がりエッジ双方の位相を制御することにより、出力されるクロック信号のデューティを、入力されるクロック信号のデューティに一致させる技術が提案されている（特許文献１，２参照）。
【特許文献１】特開平６−２９８３５号公報
【特許文献２】特開２００２−４２４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１，２に提案された技術は、いずれも、主にＤＤＲ ＳＤＲＡＭにおける位相調整用のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に採用されて、クロック信号のデューティを維持するものである。即ち、一定の周期で‘Ｈ’レベルと‘Ｌ’レベルとを繰り返す信号のデューティを維持するものである。
【０００７】
ここで、ＤＤＲ ＳＤＲＡＭにおいては、例えば１６ビットのデータ信号ＤＱおよびこれらデータ信号ＤＱを取り込むためのデータストローブ信号ＤＱＳのデューティを維持することも重要である。即ち、クロック信号以外の信号のデューティを維持することも重要である。
【０００８】
また、ＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）のような単純な信号経路を伝送する信号のデューティや、半導体集積回路が実装された回路基板における配線経路を伝送する信号のデューティを維持することも重要である。
【０００９】
さらに、信号の‘Ｈ’レベルにおける時間（Ｈ区間）あるいは‘Ｌ’レベルにおける時間（Ｌ区間）そのものに意味があるアプリケーション、例えばＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）のように信号のＨ区間（もしくはＬ区間）に対し時間軸の変調をかけるアプリケーションにおいても、信号のデューティを維持することは重要である。
【００１０】
ここで、クロック信号以外の信号のデューティ維持に関しては、シミュレーションや、標準条件（所定の電源電圧，所定の温度，所定の製造ばらつき等）における実機により調整しているケースがほとんどである。このような調整は、実機の初期評価の時点では問題がなかったとしても、温度変化や特異ロット（但し規格内）等に起因して、後になって問題になる可能性がある。しかし、従来では、特許文献１，２に示すようにクロック信号のデューティを維持する技術は提案されているものの、クロック信号以外の信号のデューティを維持する技術は提案されていない。
【００１１】
本発明は、上記事情に鑑み、クロック信号を含むいずれの信号であっても、その信号のデューティを維持することができる信号伝送回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成する本発明の信号伝送回路は、
所定の信号入力端と所定の信号出力端とを結ぶ第１の配線経路と、
その第１の配線経路を伝送する信号のデューティを調整する第１のデューティ調整回路と、
上記信号出力端の信号を反転させる第１のインバータと、
上記信号入力端の信号を反転させる第２のインバータと、
上記第２のインバータからの出力信号を伝送する、上記第１の配線経路の特性と同一の特性を有する第２の配線経路と、
上記第２の配線経路を伝送する信号のデューティを調整する第２のデューティ調整回路と、
上記第１のインバータの出力信号と前記第２の配線経路を伝送してきた信号との双方が入力されこれら双方の信号の位相を比較する位相比較器と、
上記位相比較器による位相比較結果に応じて、上記双方の信号の位相が揃うように上記第１および第２のデューティ調整回路を制御する制御回路とを備えたことを特徴とする。
【００１３】
信号のデューティを維持するということは、信号の‘Ｈ’レベルにおける時間（Ｈ区間）と‘Ｌ’レベルにおける時間（Ｌ区間）とを忠実に維持することである。Ｈ区間，Ｌ区間の維持はどのようにすれば達成できるかというと、信号が通過する総経路における立ち上がりエッジの通過時間と立ち下がりエッジの通過時間が同じであればよい。本発明は、この点に着目して考案されたものである。
【００１４】
本発明の信号伝送回路は、所定の信号入力端と所定の信号出力端とを結ぶ第１の配線経路の特性と同一の特性を有する第２の配線経路を備えるとともに、それら第１，第２の配線経路を伝送する信号のデューティ比を調整する第１，第２のデューティ調整回路を備え、上記第１，第２の配線経路にあるひとつの立ち上がりエッジ（もしくは立ち下がりエッジ）から作られた相補信号を入力してそれら第１，第２の配線経路から出力される双方の信号の位相が揃うように第１，第２のデューティ調整回路を制御するものである。このため、所定の入力端に入力されるクロック信号を含むいずれの信号であっても、その信号の立ち上がりの通過時間と立ち下がりの通過時間が同じになるように制御することができる。従って、クロック信号を含むいずれの信号であっても、その信号のデューティを維持することができる。
【００１５】
ここで、上記第１および第２のデューティ調整回路が、互いに同一特性を有するものであることが好ましい。
【００１６】
また、上記制御回路が、上記第１および第２のデューティ調整回路双方を同一の状態に制御するものであることも好ましい。
【００１７】
このように、上記第１および第２のデューティ調整回路が同一の特性を持ち、また制御回路がこれら第１および第２のデューティ調整回路双方を同一の状態に制御するものであると、制御回路の回路構成を簡素化することができる。
【発明の効果】
【００１８】
本発明の信号伝送回路によれば、クロック信号を含むいずれの信号であっても、その信号のデューティを維持することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態を説明する。
【００２０】
図１は、本発明の一実施形態の信号伝送回路の構成を示す図である。
【００２１】
図１に示す信号伝送回路１には、所定の信号ＳＩＮが入力される入力端子２と所定の信号ＳＯＵＴが出力される出力端子３とを結ぶ、本経路を構成する第１の配線経路１１が備えられている。また、この信号伝送回路１には、本経路を構成する、第１の配線経路１１を伝送する信号ＳＤ１のデューティを調整する第１のデューティ調整回路１２が備えられている。ここで、第１の配線経路１１は、所定の遅延値ｔｒｏｏｔ（固定された遅延値）を有する。一方、第１のデューティ調整回路１２は、後述する制御回路４０で可変自在に制御される遅延値ｔａｄｊを有する。
【００２２】
また、信号伝送回路１には、出力端子３の信号ＳＯＵＴを反転させる第１のインバータ１３と、入力端子２の信号ＳＩＮを反転させる第２のインバータ２１が備えられている。ここで、第１，第２のインバータ１３，２１は、ともに同じ遅延時間ｔｉｎｖを有する。
【００２３】
さらに、信号伝送回路１には、第２のインバータ２１からの出力信号を伝送する、第１の配線経路１１の特性と同一の特性を有する第２の配線経路２２と、第２の配線経路２２を伝送する信号ＳＤ２のデューティを調整する第２のデューティ調整回路２３が備えられている。これら第２の配線経路２２および第２のデューティ調整回路２３から、本経路の特性と同一の特性を有するレプリカ経路が構成される。また、第２の配線経路２２は、第１の配線経路１１と同一の遅延値ｔｒｏｏｔを有する。一方、第２のデューティ調整回路２３は、制御回路４０により第１のデューティ調整回路１２と同一の状態に可変自在に制御される遅延値ｔａｄｊを有する。
【００２４】
さらに、信号伝送回路１には、第１のインバータ１３の出力信号ＩＮＲと第２の配線経路を伝送してきた信号ＩＮＦとの双方が入力され、これら双方の信号ＩＮＲ，ＩＮＦの位相を比較する位相比較器３０が備えられている。
【００２５】
また、信号伝送回路１には、位相比較器３０による位相比較結果に応じて、双方の信号ＩＮＲ，ＩＮＦの位相が揃うように第１，第２のデューティ調整回路１２，２３双方を同一の状態に制御する制御回路４０が備えられている。詳細には、この制御回路４０は、第１のデューティ調整回路１２及び第１の配線経路１１からなる本経路と第２のデューティ調整回路２３及び配線経路２２からなるレプリカ経路のうちの一方（例えば本経路）を通過する信号の立ち上がりエッジの通過時間と他方（例えばレプリカ経路）を通過する信号の立ち下がりエッジの通過時間が互いに同一となるように、これら第１，第２のデューティ調整回路１２，２３を制御する。
【００２６】
一般に、本経路を構成する配線経路１１を伝送する信号の立ち上がりエッジが通過する時間（ｔｒｏｏｔ＿ｒｉｓｅ）と立ち下がりエッジが通過する時間（ｔｒｏｏｔ＿ｆａｌｌ）は異なる。即ち、配線経路１１を伝送する信号の立ち上がりエッジと立ち下がりエッジの遅延時間は互いに異なる（ｔｒｏｏｔ＿ｒｉｓｅ≠ｔｒｏｏｔ＿ｆａｌｌ）。従って、信号のデューティが崩れてしまうこととなる。そこで、本実施形態では、以下に説明するように、「ｔｒｏｏｔ＿ｒｉｓｅ＋ｔａｄｊ＿ｒｉｓｅ＝ｔｒｏｏｔ＿ｆａｌｌ＋ｔａｄｊ＿ｆａｌｌ」となるようにｔａｄｊを制御回路４０で制御する。
【００２７】
図２は、本経路を通過する信号の立ち上がりエッジの通過時間とレプリカ経路を通過する信号の立ち下がりエッジの通過時間が互いに同一となるように制御する様子を説明するための図である。
【００２８】
図１に示す信号伝送回路１の入力端子２には、図２に示す信号ＳＩＮが入力される。尚、説明を簡単にするために、ここでは入力端子２に入力される信号ＳＩＮの立ち上がりエッジのみについて話を進める。この信号ＳＩＮは、第１のデューティ調整回路１２に入力されるとともに第２のインバータ２１にも入力される。さらに、第２のインバータ２１で信号ＳＩＮの論理が反転された信号が、第２のデューティ調整回路２３に入力される。即ち、第１，第２のデューティ調整回路１２，２３には、あるひとつの立ち上がりエッジから作られた相補信号が入力されることとなる。
【００２９】
ここで、信号ＳＩＮの立ち上がりエッジが、位相比較器３０の一方の入力端であるノードＮ１に到達する時間をｔｔｏｔａｌ＿ｒｉｓｅ、位相比較器３０の他方の入力端であるノードＮ２に到達する時間をｔｔｏｔａｌ＿ｆａｌｌとすると、
ｔｔｏｔａｌ＿ｒｉｓｅ＝ｔａｄｊ＿ｒｉｓｅ＋ｔｒｏｏｔ＿ｒｉｓｅ＋ｔｉｎｖ＿ｒｉｓｅ
ｔｔｏｔａｌ＿ｆａｌｌ＝ｔｉｎｖ＿ｒｉｓｅ＋ｔａｄｊ＿ｆａｌｌ＋ｔｒｏｏｔ＿ｆａｌｌ
と表わされる。
【００３０】
これらｔｔｏｔａｌ＿ｒｉｓｅとｔｔｏｔａｌ＿ｆａｌｌが同じになるように、位相比較器３０，制御回路４０で第１，第２のデューティ調整回路１２，２３の遅延値ｔａｄｊを調整する。ここでは、図２に示すように、信号ＩＮＲの立ち下がりのタイミングを矢印Ａ方向に移動するとともに、信号ＩＮＦの立ち下がりのタイミングを矢印Ｂ方向に移動するように調整する。
【００３１】
換言すれば、ノードＮ１，Ｎ２である位相比較器３０の入力端に本経路，レプリカ経路からの信号ＩＮＲ，ＩＮＦが入力され、位相比較器３０はこれらの信号ＩＮＲ，ＩＮＦの位相を比較し、比較結果を制御回路４０に向けて出力する。制御回路４０は、この比較結果に応じて、これら双方の信号ＩＮＲ，ＩＮＦの立ち下がりどうしが揃うように第１，第２のデューティ調整回路１２，２３双方を同一の状態に制御する。
【００３２】
図３は、図１に示すデューティ調整回路１２の構成を示す図である。
【００３３】
尚、図１に示すデューティ調整回路２３の構成も、この図３に示すデューティ調整回路１２の構成と同じである。
【００３４】
図３に示すデューティ調整回路１２には、電源ＶＤＤとグラウンドＧＮＤとの間に、電源ＶＤＤ側から順に直列に接続された、スイッチ１２＿１１，ＰＭＯＳトランジスタ１２＿２１，ＮＭＯＳトランジスタ１２＿３１，スイッチ１２＿４１からなる第１の組、スイッチ１２＿１２，ＰＭＯＳトランジスタ１２＿２２，ＮＭＯＳトランジスタ１２＿３２，スイッチ１２＿４２からなる第２の組、スイッチ１２＿１３，ＰＭＯＳトランジスタ１２＿２３，ＮＭＯＳトランジスタ１２＿３３，スイッチ１２＿４３からなる第３の組、…、およびスイッチ１２＿１ｎ，ＰＭＯＳトランジスタ１２＿２ｎ，ＮＭＯＳトランジスタ１２＿３ｎ，スイッチ１２＿４ｎからなる第ｎの組が備えられている。
【００３５】
ＰＭＯＳトランジスタ１２＿２１，１２＿２２，１２＿２３，…，１２＿２ｎのゲートおよびＮＭＯＳトランジスタ１２＿３１，１２＿３２，１２＿３３，…，１２＿３ｎのゲートは共通接続され、信号ＳＩＮが入力される。
【００３６】
また、ＰＭＯＳトランジスタ１２＿２１とＮＭＯＳトランジスタ１２＿３１の接続点，ＰＭＯＳトランジスタ１２＿２２とＮＭＯＳトランジスタ１２＿３２の接続点，ＰＭＯＳトランジスタ１２＿２３とＮＭＯＳトランジスタ１２＿３３の接続点，…，ＰＭＯＳトランジスタ１２＿２ｎとＮＭＯＳトランジスタ１２＿３ｎの接続点は、デューティ調整用の負荷であるキャパシタ１００の一端に共通接続されている。また、キャパシタ１００の他端はグラウンドＧＮＤに接続されている。
【００３７】
さらに、スイッチ１２＿１１，１２＿１２，１２＿１３，…，１２＿１ｎおよびスイッチ１２＿４１，１２＿４２，１２＿４３，…，１２＿４ｎは、それぞれ、制御回路４０からの制御信号により制御される。
【００３８】
制御回路４０は、信号ＳＩＮの‘Ｈ’レベルにおける時間（Ｈ区間）を長くする場合は、デューティ調整回路１２を構成するスイッチ１２＿１１，…，１２＿１ｎを多数個オンしてキャパシタ１００に急速に電荷を充電するように制御する。一方、信号ＳＩＮの‘Ｌ’レベルにおける時間（Ｌ区間）を長くする場合は、スイッチ１２＿４１，…，１２＿４ｎを多数個オンしてキャパシタ１００から急速に電荷が放電するように制御する。
【００３９】
本実施形態の信号伝送回路１は、第１の配線経路１１および第１のデューティ調整回路１２からなる本経路の特性と同一の特性を有する、第２の配線経路２２および第２のデューティ調整回路２３からなるレプリカ回路を備え、これら本経路，レプリカ経路にある１つの立ち上がりエッジ（立ち下がりエッジ）から作られた相補信号を入力し、これら本経路からの信号ＩＮＲとレプリカ経路からの信号ＩＮＦとの双方の信号の位相を比較し、比較結果に応じてそれら双方の信号ＩＮＲ，ＩＮＦの位相が揃うように第１，第２のデューティ調整回路１２，２３を、図２および図３を参照して説明したようにして制御するものである。このため、入力端子２に入力されるクロック信号を含むいずれの信号ＳＩＮであっても、その信号ＳＩＮの立ち上がりの通過時間と立ち下がりの通過時間が同じになるように制御することができる。従って、クロック信号を含むいずれの信号ＳＩＮであっても、その信号ＳＩＮのデューティを維持することができる。
【００４０】
また、本実施形態の信号伝送回路１を構成する制御回路４０は、同一の特性を持つ第１および第２のデューティ調整回路１２，２３双方を同一の状態に制御するものであるため、制御回路４０の構成が簡素化されている。
【００４１】
尚、本実施形態では、信号ＳＩＮの立ち上がりエッジから作られた相補信号を本経路，レプリカ経路に入力し、これら本経路，レプリカ経路からの信号ＩＮＲ，ＩＮＦの位相が揃うように制御する例で説明したが、これに限られるものではなく、信号ＳＩＮの立ち下がりエッジから作られた相補信号を本経路，レプリカ経路に入力し、これら本経路，レプリカ経路からの信号ＩＮＲ，ＩＮＦの位相が揃うように制御してもよい。また、図３で示したデューティ調整回路は１つの例であり、これに限ったものではない。
【００４２】
ここで、本実施形態では、レプリカ経路を備えたものであるため、面積及び消費電力の増大につながることが考えられるが、例えばデータ信号ＤＱの配線等は半導体集積回路上に多数配置されているため、半導体集積回路に電源を投入した時点であるいは定期的に、他のデータ信号ＤＱが伝送するＤＱ経路を一時的にレプリカ経路に切り替えて利用する等の工夫で回避することができる。
【００４３】
尚、本発明にいう第１の配線経路としては、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ），ＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）における配線経路や、ＤＤＲ ＳＤＲＡＭにおけるデータ信号ＤＱおよびデータストローブ信号ＤＱＳが伝送される配線経路がある。また、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）における配線経路や、半導体集積回路に備えられた入出力バッファおよび半導体集積回路が実装された回路基板における配線経路、さらには通信側の相手チップを含めた配線経路がある。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態の信号伝送回路の構成を示す図である。
【図２】本経路を通過する信号の立ち上がりエッジの通過時間とレプリカ経路を通過する信号の立ち下がりエッジの通過時間が互いに同一となるように制御する様子を説明するための図である。
【図３】図１に示すデューティ調整回路の構成を示す図である。
【符号の説明】
【００４５】
１ 信号伝送回路
２ 入力端子
３ 出力端子
１１ 第１の配線経路
１２ 第１のデューティ調整回路
１２＿１１，１２＿１２，１２＿１３，…，１２＿１ｎ，１２＿４１，１２＿４２，１２＿４３，…，１２＿４ｎ スイッチ
１２＿２１，１２＿２２，１２＿２３，…，１２＿２ｎ ＰＭＯＳトランジスタ
１２＿３１，１２＿３２，１２＿３３，…，１２＿３ｎ ＮＭＯＳトランジスタ
１３，２１ インバータ
２２ 第２の配線経路
２３ 第２のデューティ調整回路
３０ 位相比較器
４０ 制御回路
【特許請求の範囲】
【請求項１】
所定の信号入力端と所定の信号出力端とを結ぶ第１の配線経路と、
該第１の配線経路を伝送する信号のデューティを調整する第１のデューティ調整回路と、
前記信号出力端の信号を反転させる第１のインバータと、
前記信号入力端の信号を反転させる第２のインバータと、
前記第２のインバータからの出力信号を伝送する、前記第１の配線経路の特性と同一の特性を有する第２の配線経路と、
前記第２の配線経路を伝送する信号のデューティを調整する第２のデューティ調整回路と、
前記第１のインバータの出力信号と前記第２の配線経路を伝送してきた信号との双方が入力されこれら双方の信号の位相を比較する位相比較器と、
前記位相比較器による位相比較結果に応じて、前記双方の信号の位相が揃うように前記第１および第２のデューティ調整回路を制御する制御回路とを備えたことを特徴とする信号伝送回路。
【請求項２】
前記第１および第２のデューティ調整回路が、互いに同一特性を有するものであることを特徴とする請求項１記載の信号伝送回路。
【請求項３】
前記制御回路が、前記第１および第２のデューティ調整回路双方を同一の状態に制御するものであることを特徴とする請求項２記載の信号伝送回路。
【請求項１】
所定の信号入力端と所定の信号出力端とを結ぶ第１の配線経路と、
該第１の配線経路を伝送する信号のデューティを調整する第１のデューティ調整回路と、
前記信号出力端の信号を反転させる第１のインバータと、
前記信号入力端の信号を反転させる第２のインバータと、
前記第２のインバータからの出力信号を伝送する、前記第１の配線経路の特性と同一の特性を有する第２の配線経路と、
前記第２の配線経路を伝送する信号のデューティを調整する第２のデューティ調整回路と、
前記第１のインバータの出力信号と前記第２の配線経路を伝送してきた信号との双方が入力されこれら双方の信号の位相を比較する位相比較器と、
前記位相比較器による位相比較結果に応じて、前記双方の信号の位相が揃うように前記第１および第２のデューティ調整回路を制御する制御回路とを備えたことを特徴とする信号伝送回路。
【請求項２】
前記第１および第２のデューティ調整回路が、互いに同一特性を有するものであることを特徴とする請求項１記載の信号伝送回路。
【請求項３】
前記制御回路が、前記第１および第２のデューティ調整回路双方を同一の状態に制御するものであることを特徴とする請求項２記載の信号伝送回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００６−３３３０７３（Ｐ２００６−３３３０７３Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００５−１５３８６９（Ｐ２００５−１５３８６９）
【出願日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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