半導体素子及び分布増幅器
【課題】分布増幅器の動作を安定化する。
【解決手段】デュアルゲート電極と、２つの主電極とを有する半導体素子において、デュアルゲート電極の第２ゲート電極２１から配線層２４を延出し、配線層２４を絶縁膜２５を介して、ソース電極２３に接続し、配線層２４と絶縁膜２５とソース電極２３で構成されるＭＩＭキャパシタ２６を半導体素子１内部に配置した。そして、このような半導体素子１を分布増幅器に増幅回路素子として搭載した。これにより、分布増幅器は高出力で広帯域特性を備え、安定に動作する。更に、高集積化、低コスト化を図ることができる。
【解決手段】デュアルゲート電極と、２つの主電極とを有する半導体素子において、デュアルゲート電極の第２ゲート電極２１から配線層２４を延出し、配線層２４を絶縁膜２５を介して、ソース電極２３に接続し、配線層２４と絶縁膜２５とソース電極２３で構成されるＭＩＭキャパシタ２６を半導体素子１内部に配置した。そして、このような半導体素子１を分布増幅器に増幅回路素子として搭載した。これにより、分布増幅器は高出力で広帯域特性を備え、安定に動作する。更に、高集積化、低コスト化を図ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及び分布増幅器に関し、特にデュアルゲート構造の半導体素子及びその半導体素子を用いた分布増幅器に関する。
【背景技術】
【０００２】
情報通信社会の高度化により、広帯域で高出力な増幅器の実用化への期待は高まっている。これらを実現するためにはデバイスと回路構成の両面からのアプローチが必要である。
【０００３】
従来、広帯域性と高出力性を同時に実現する回路として分布増幅器という回路構成が用いられている。分布増幅器はトランジスタを並列に接続し、位相変動を入力側と出力側で等しくなるように合成できるため、広帯域且つ高出力特性を実現できる。
【０００４】
更に、最近では、入力容量を減少させるため、増幅回路素子として、デュアルゲート電界効果トランジスタ（以下、デュアルゲートＦＥＴ（Field Effect Transistor））が用いられている（例えば、特許文献１参照）。
【０００５】
図７はデュアルゲートＦＥＴの基本構成を説明するための要部断面模式図である。図示する半導体素子１００は、デュアルゲート構造のＦＥＴであり、ＦＥＴとして高電子移動度トランジスタ（High Electron Mobility Transistor，HEMT）が示されている。
【０００６】
具体的な構成は、炭化ケイ素（ＳｉＣ）基板１１０上に、バッファ層１２０を介してｉ−窒化ガリウム（ＧａＮ）層１３０を備え、ｉ−窒化ガリウム層１３０の上に、ｎ−窒化アルミニウムガリウム層（ＡｌＧａＮ）１４０が形成されている。そして、ｎ−窒化アルミニウムガリウム層（ＡｌＧａＮ）１４０の中央には、第１ゲート電極２００と、絶縁層１５０を介して、第２ゲート電極２１０が備えられ、第１ゲート電極２００及び第２ゲート電極２１０の両側には、ドレイン電極２２０と、接地されたソース電極２３０が形成されている。
【０００７】
このようなトランジスタを分布増幅器の増幅回路素子として用いれば、第２ゲート電極２１０が第１ゲート電極２００とドレイン電極２２０との間に設けられているので、カスコード増幅によって、ミラー効果が抑制され、第１ゲート電極２００に入力された信号は広帯域に渡り増幅され、ドレイン電極２２０に出力される。
【０００８】
そして、更に、分布増幅器をより高出力に動作させるためには、図７に示す半導体素子１００のゲート幅をより長くすることにより達成し得る。
【特許文献１】特開２００１−１６０７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体素子１００のゲート幅を長くすると、デュアルゲートの第２ゲート電極が長くなってしまうために、寄生インダクタ成分が第２ゲート電極に重畳し、分布増幅器の特性が不安定になるという問題が生じる。
【００１０】
このような問題に対応するために、図８に示す構造の分布増幅器のユニットセル構造がある。図８は分布増幅器のユニットセルの要部上面模式図である。
この図は、上述した半導体素子１００を搭載した分布増幅器のユニットセル１０１を上から眺めた要部上面図を表している。図中の符号は、上述した各部位に対応している。
【００１１】
図示するように、第２ゲート電極２１０から半導体素子１００が搭載された領域（図中の破線Ａ枠）外まで伝送線路２１０ａを引き回し、当該領域外に設けられたキャパシタ部２４０を介して第２ゲート電極を接地させ、分布増幅器の安定化を図る方法である。
【００１２】
しかし、このような構造では、引き回しに用いた伝送線路２１０ａが長くなってしまうため、寄生インダクタ成分が伝送線路２１０ａに重畳し、分布増幅器の高出力化と安定化とを同時に実現させることができないという問題があった。
【００１３】
また、半導体素子１００が搭載された領域外に、キャパシタ部２４０を配置する構成では、当該領域外に、キャパシタを配置する分の面積が必要になる。従って、分布増幅器の高集積化、低コスト化を図ることができないという問題があった。
【００１４】
本発明はこのような点に鑑みてなされたものであり、高出力で広帯域特性を備えた分布増幅器であって、安定に動作し、且つ回路構成がコンパクトに形成された分布増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記課題を解決するために、図１に例示する構成で実現可能な半導体素子１が提供される。
本発明の半導体素子１は、デュアルゲート電極と、２つの主電極とを有する半導体素子であり、デュアルゲート電極の第２ゲート電極２１から配線層２４が延出され、配線層２４が絶縁膜２５を介して、主電極の一方の電極（例えば、ソース電極２３）に接続されていることを特徴とする。
【００１６】
図１に示すような半導体素子１によれば、デュアルゲート電極と、２つの主電極とを有する半導体素子において、デュアルゲート電極の第２ゲート電極２１から配線層２４が延出され、配線層２４が絶縁膜２５を介して、主電極の一方の電極（例えば、ソース電極２３）に接続され、配線層２４と絶縁膜２５とソース電極２３で構成されるＭＩＭキャパシタ２６が半導体素子１内部に配置されるようになる。
【００１７】
また本発明では、図３に例示する構成で実現可能な分布増幅器３が提供される。
本発明の分布増幅器３は、デュアルゲート電極と、２つの電極とを有する半導体素子を搭載した分布増幅器であり、デュアルゲート電極の第２ゲート電極２１から配線層２４が延出され、配線層２４が絶縁膜を介して２つの電極の一方の電極（例えば、ソース電極２３）に接続されている半導体素子を少なくとも一つ搭載していることを特徴とする。
【００１８】
図３に示すような分布増幅器３によれば、デュアルゲート電極の第２ゲート電極２１から配線層２４が延出され、配線層２４が絶縁膜を介して、主電極の一方の電極（例えば、ソース電極２３）に接続され、配線層２４と絶縁膜とソース電極２３で構成されるＭＩＭキャパシタが半導体素子内部に配置された半導体素子が少なくとも一つ搭載される。
【発明の効果】
【００１９】
本発明では、デュアルゲート電極と、２つの主電極とを有する半導体素子において、デュアルゲート電極の第２ゲート電極から配線層が延出し、配線層が絶縁膜を介して、例えば、ソース電極に接続し、配線層と絶縁膜とソース電極で構成されるＭＩＭキャパシタを半導体素子内部に配置するようにした。また、分布増幅器において、このような半導体素子を少なくとも一つ搭載するようにした。
【００２０】
これにより、高出力で広帯域特性を備え、安定に動作する分布増幅器が実現する。更に、回路構成がコンパクトに形成された結果、分布増幅器の高集積化、低コスト化が実現する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
本発明の分布増幅器は、高出力特性且つ広帯域特性を有する分布増幅器であり、更に、分布増幅器を安定化させる回路が増幅回路素子内にコンパクトに構成されている。最初に、分布増幅器の増幅回路素子として用いられる半導体素子を説明する。
【００２２】
図１は半導体素子の要部断面模式図である。この図では、半導体素子１として、デュアルゲートを備えた窒化ガリウム系の高電子移動度トランジスタが例示されている。そして、一例としてソース接地増幅回路素子を例示する。
【００２３】
半導体素子１は、炭化ケイ素基板１０上に、バッファ層１１を介してチャネル層であるｉ−窒化ガリウム層１２を備え、ｉ−窒化ガリウム層１２の上に、電子供給層であるｎ−窒化アルミニウムガリウム層１３が形成されている。
【００２４】
そして、ｎ−窒化アルミニウムガリウム層１３の上面の中央付近には、第１ゲート電極２０と、絶縁層１４を介して、第２ゲート電極２１が備えられ、第１ゲート電極２０及び第２ゲート電極２１の両側には、主電極の一つであるドレイン電極２２と、もう一つの主電極である、接地されたソース電極２３が形成されている。
【００２５】
更に、第１ゲート電極２０上には、第２ゲート電極２１から延出された金属製の配線層２４が架設され、配線層２４は、絶縁膜２５を介して、ソース電極２３上に接続されている。即ち、ソース電極２３を下部電極、配線層２４を上部電極とすると、ソース電極２３上には、ソース電極２３、絶縁膜２５及び配線層２４で構成されるＭＩＭ（Metal Insulator Metal）キャパシタ２６が形成されている。尚、絶縁膜２５の材質は、誘電体であり、例えば、窒化シリコン等である。
【００２６】
このような半導体素子１の構造によれば、高出力で広帯域特性を有する半導体素子が実現する。また、第２ゲート電極２１は、ＭＩＭキャパシタ２６を介して接地されるので、半導体素子１が安定に動作し、且つＭＩＭキャパシタ２６が半導体素子１内に配置されているので、回路構成がコンパクトになる。
【００２７】
尚、半導体素子１として、窒化ガリウム系の高電子移動度トランジスタを例示したが、特に、この材質のトランジスタに限ることはなく、インジウムリン（ＩｎＰ）系またはその他の化合物半導体材料を用いた高電子移動度トランジスタを用いてもよく、シリコン（Ｓｉ）系またはその他の半導体材料を用いたＭＯＳ（Metal Oxide Semiconductor）ＦＥＴを用いてもよい。
【００２８】
図２は分布増幅器のユニットセルの要部上面模式図である。図示するように、ユニットセル２内には、例えば、図１に示す半導体素子１の６個が並列に配置され、これら６個の半導体素子１が組になり、分布増幅器の増幅回路素子となるユニットセル２を構成する。ここで、ユニットセル２には、デュアルゲートＦＥＴの他、第１ゲート電極２０に電気的に接続された第１ゲート電極配線層２０ａ、第２ゲート電極２１に電気的に接続された第２ゲート電極配線層２１ａが配設され、更に、ドレイン電極２２に電気的に接続されたドレイン電極配線層２２ａが配設され、ソース電極２３に電気的に接続されたソース電極配線層２３ａが配設されている。そして、第１ゲート電極配線層２０ａは、後述する入力伝送線路に接続され、ドレイン電極配線層２２ａは、出力伝送線路に接続されている。尚、ソース電極配線層２３ａは接地されている。
【００２９】
そして、ソース電極２３の上面には、絶縁膜２５（図２では不図示）を介し、第２ゲート電極２１から延出させた幅の長い配線層２４が第１ゲート電極２０を跨ぐように接続されている。即ち、ソース電極２３の上面に、ソース電極２３、絶縁膜２５及び配線層２４で構成されるＭＩＭキャパシタが形成されている。
【００３０】
図３は分布増幅器の要部上面模式図である。分布増幅器３においては、セラミック基板３０上に、金、銅などで構成された入力端子３１、出力端子３２、金属配線層３３，３４が配設されている。ここで、金属配線層３３は、分布増幅器３の入力伝送線路であり、金属配線層３４は出力伝送線路である。そして、金属配線層３３の各ノード３３ａには、ユニットセル２の第１ゲート電極配線層２０ａが電気的に接続され、金属配線層３４の各ノード３４ａには、ユニットセル２のドレイン電極配線層２２ａが電気的に接続されている。そして、上述した図１に示すＭＩＭキャパシタ２６がソース電極２３上に直接設けられている。
【００３１】
このような分布増幅器の構造によれば、ＭＩＭキャパシタ２６をソース電極２３の上に直接設けることができ、ＭＩＭキャパシタ２６まで引き回す伝送線路の距離が最短になる。即ち、従来の分布増幅器の構造のように、分布増幅器内に備えたキャパシタまで長い伝送線路を引き回す必要がなくなり、当該伝送線路を配設したことによる伝送線路に寄生するインダクタ成分が減少する。その結果、分布増幅器３を安定に動作させることができる。
【００３２】
また、ＭＩＭキャパシタ２６を半導体素子１内のソース電極２３の上面に形成させているため、大容量のキャパシタを半導体素子１が搭載されている領域内に形成させることができる。即ち、半導体素子１を搭載した領域外にキャパシタを備える必要がなく、分布増幅器内のキャパシタの占有面積をより減少させることができる。その結果、分布増幅器の集積度をより向上させることができる。
【００３３】
そして、ソース電極２３の厚みが厚いと共に、幅（長手方向）が長く構成されているので、ソース電極２３に大電流を流すことができ、高出力性能を有する分布増幅器が実現する。
【００３４】
これに対し、図４は従来型の分布増幅器の要部上面模式図である。図示するように、キャパシタ部２７がそれぞれのユニットセル２間に複数配置されている。これらの図を対比すれば自明なように、図３に示す分布増幅器３は、図４に示す分布増幅器に比べコンパクトになり、より高集積化、低コスト化を図ることができる。
【００３５】
次に、上記のユニットセル２の構成について等価回路を用いて補説する。
図５は半導体素子を備えたユニットセルの等価回路であり、（Ａ）はキャパシタを半導体素子搭載領域外に設けた場合の従来型の等価回路であり、（Ｂ）はＭＩＭキャパシタを半導体素子のソース電極上に設けた場合の等価回路である。
【００３６】
図５（Ａ）に示す従来型のユニットセルでは、第２ゲート電極２１０に接続された伝送線路４０を半導体素子１００が搭載された領域（図中の矩形状に示した枠ａ）外に引き出して、半導体素子１００が搭載された領域外に設けられたキャパシタＣ１に伝送線路４０を接続させ、高周波的な短絡を実現する。しかし、このような従来型の分布増幅器では、半導体素子１００が搭載された領域外まで伝送線路４０を引き出すために、一般に伝送線路４０の長さが１ｍｍ以上になる。従って、伝送線路４０に寄生するインダクタ成分４１によって、分布増幅器が安定に動作しない。
【００３７】
これに対し、図５（Ｂ）に示すユニットセルでは、図１に示すようにＭＩＭキャパシタ２６をソース電極２３上に備え、半導体素子１を安定に動作するキャパシタＣ２（ＭＩＭキャパシタ２６）が半導体素子１が搭載された領域（図中の矩形状に示した枠ａ）内に配置されている。第２ゲート電極２１からＭＩＭキャパシタ２６までの距離は、図１に示すように、数μｍである。従って、第２ゲート電極２１からＭＩＭキャパシタ２６まで引き回す長い伝送線路が不要になり、従来型のユニットセルで発生した長い伝送線路に起因するインダクタ成分が解消する。従って、図５（Ｂ）に示す半導体素子１を備えた分布増幅器は、低域から高周波領域に渡るより広い周波数帯域で安定に動作する。
【００３８】
これらの効果を確認するため、ＭＩＭキャパシタ２６をソース電極２３上に備えた場合と、備えない場合とで、動作特性がどのように変化するのかシミュレーションを行った。
図６は半導体素子を備えた分布増幅器の周波数と利得の関係であり、（Ａ）はキャパシタを半導体素子搭載領域外に設けた場合の従来型の分布増幅器の周波数と利得の関係であり、（Ｂ）はＭＩＭキャパシタを半導体素子のソース電極上に設けた場合の分布増幅器の周波数と利得の関係である。この図の横軸は、分布増幅器の入力端子に印加される電圧の周波数であり、縦軸は分布増幅器の電圧利得（ゲイン）であるＳ２１、入力反射であるＳ１１、出力反射であるＳ２２のそれぞれが示されている。
【００３９】
先ず、図６（Ａ）においては、周波数が６ＧＨｚまでは、Ｓ２１が１０ｄＢ以上であるものの、７ＧＨｚを超えると減少し始め、９〜１２ＧＨｚの範囲では０ｄＢ以下になった。特に、７５０ＭＨｚでは、１１．７９１ｄＢであったが、１０ＧＨｚでは、−２．１９９ｄＢになった。
【００４０】
また、Ｓ１１，Ｓ２２については、全体的に−１０ｄＢ近傍以下になったが、７ＧＨｚ付近で、Ｓ２２が急激に増加し、分布増幅器が発振する傾向にあった。
これに対し、図６（Ｂ）では、図示する周波数帯域において、Ｓ２１は高い電圧利得を示し、Ｓ１１，Ｓ２２は共に広帯域で−１０ｄＢ以下になることが分かった。特に、１０ＧＨｚにおいても、Ｓ２１が９．１３７という高電圧利得を示すことが分かった。また、分布増幅器が発振するような特異的な周波数はなかった。
【００４１】
このように分布増幅器３は、シミュレーション結果からも低域から高周波領域に渡る広帯域でフラット且つ高い電圧利得が得られ、安定に動作することが分かった。
（付記１） デュアルゲート電極と、２つの主電極とを有する半導体素子において、
前記デュアルゲート電極の第２ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して、前記主電極の一方の電極に接続されていることを特徴とする半導体素子。
【００４２】
（付記２） 前記配線層が前記デュアルゲート電極の第１ゲート電極上に架設されていることを特徴とする付記１記載の半導体素子。
（付記３） 前記半導体素子が電界効果トランジスタであることを特徴とする付記１記載の半導体素子。
【００４３】
（付記４） 前記電界効果トランジスタが高電子移動度トランジスタであることを特徴とする付記３記載の半導体素子。
（付記５） 前記主電極の一方の前記電極が前記電界効果トランジスタのソース電極であることを特徴とする付記１または３記載の半導体素子。
【００４４】
（付記６） デュアルゲート電極と、２つの電極とを有する半導体素子を搭載した分布増幅器において、
前記デュアルゲート電極の第２ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して２つの前記電極の一方の電極に接続されている前記半導体素子を少なくとも一つ搭載した分布増幅器。
【００４５】
（付記７） 前記配線層が前記デュアルゲート電極の第１ゲート電極上に架設されていることを特徴とする付記６記載の分布増幅器。
（付記８） 前記半導体素子が電界効果トランジスタであることを特徴とする付記６記載の分布増幅器。
【００４６】
（付記９） 前記電界効果トランジスタが高電子移動度トランジスタであることを特徴とする付記８記載の分布増幅器。
（付記１０） 前記主電極の一方の前記電極が前記電界効果トランジスタのソース電極であることを特徴とする付記６または８記載の分布増幅器。
【図面の簡単な説明】
【００４７】
【図１】半導体素子の要部断面模式図である。
【図２】分布増幅器のユニットセルの要部上面模式図である（その１）。
【図３】分布増幅器の要部上面模式図である。
【図４】従来型の分布増幅器の要部上面模式図である。
【図５】半導体素子を備えたユニットセルの等価回路であり、（Ａ）はキャパシタを半導体素子搭載領域外に設けた場合の従来型の等価回路であり、（Ｂ）はＭＩＭキャパシタを半導体素子のソース電極上に設けた場合の等価回路である。
【図６】半導体素子を備えた分布増幅器の周波数と利得の関係であり、（Ａ）はキャパシタを半導体素子搭載領域外に設けた場合の従来型の分布増幅器の周波数と利得の関係であり、（Ｂ）はＭＩＭキャパシタを半導体素子のソース電極上に設けた場合の分布増幅器の周波数と利得の関係である。
【図７】デュアルゲートＦＥＴの基本構成を説明するための要部断面模式図である。
【図８】分布増幅器のユニットセルの要部上面模式図である（その２）。
【符号の説明】
【００４８】
１，１００ 半導体素子
２，１０１ ユニットセル
３ 分布増幅器
１０ 炭化ケイ素基板
１１ バッファ層
１２ ｉ−窒化ガリウム層
１３ ｎ−窒化アルミニウムガリウム層
１４ 絶縁層
２０，２００ 第１ゲート電極
２０ａ 第１ゲート電極配線層
２１，２１０ 第２ゲート電極
２１ａ 第２ゲート電極配線層
２２，２２０ ドレイン電極
２２ａ ドレイン電極配線層
２３，２３０ ソース電極
２３ａ ソース電極配線層
２４ 配線層
２５ 絶縁膜
２６ ＭＩＭキャパシタ
２７，２４０ キャパシタ部
３０ セラミック基板
３１ 入力端子
３２ 出力端子
３３，３４ 金属配線層
３３ａ，３４ａ ノード
４０，２１０ａ 伝送線路
４１ インダクタ成分
Ｃ１，Ｃ２ キャパシタ
【技術分野】
【０００１】
本発明は半導体素子及び分布増幅器に関し、特にデュアルゲート構造の半導体素子及びその半導体素子を用いた分布増幅器に関する。
【背景技術】
【０００２】
情報通信社会の高度化により、広帯域で高出力な増幅器の実用化への期待は高まっている。これらを実現するためにはデバイスと回路構成の両面からのアプローチが必要である。
【０００３】
従来、広帯域性と高出力性を同時に実現する回路として分布増幅器という回路構成が用いられている。分布増幅器はトランジスタを並列に接続し、位相変動を入力側と出力側で等しくなるように合成できるため、広帯域且つ高出力特性を実現できる。
【０００４】
更に、最近では、入力容量を減少させるため、増幅回路素子として、デュアルゲート電界効果トランジスタ（以下、デュアルゲートＦＥＴ（Field Effect Transistor））が用いられている（例えば、特許文献１参照）。
【０００５】
図７はデュアルゲートＦＥＴの基本構成を説明するための要部断面模式図である。図示する半導体素子１００は、デュアルゲート構造のＦＥＴであり、ＦＥＴとして高電子移動度トランジスタ（High Electron Mobility Transistor，HEMT）が示されている。
【０００６】
具体的な構成は、炭化ケイ素（ＳｉＣ）基板１１０上に、バッファ層１２０を介してｉ−窒化ガリウム（ＧａＮ）層１３０を備え、ｉ−窒化ガリウム層１３０の上に、ｎ−窒化アルミニウムガリウム層（ＡｌＧａＮ）１４０が形成されている。そして、ｎ−窒化アルミニウムガリウム層（ＡｌＧａＮ）１４０の中央には、第１ゲート電極２００と、絶縁層１５０を介して、第２ゲート電極２１０が備えられ、第１ゲート電極２００及び第２ゲート電極２１０の両側には、ドレイン電極２２０と、接地されたソース電極２３０が形成されている。
【０００７】
このようなトランジスタを分布増幅器の増幅回路素子として用いれば、第２ゲート電極２１０が第１ゲート電極２００とドレイン電極２２０との間に設けられているので、カスコード増幅によって、ミラー効果が抑制され、第１ゲート電極２００に入力された信号は広帯域に渡り増幅され、ドレイン電極２２０に出力される。
【０００８】
そして、更に、分布増幅器をより高出力に動作させるためには、図７に示す半導体素子１００のゲート幅をより長くすることにより達成し得る。
【特許文献１】特開２００１−１６０７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体素子１００のゲート幅を長くすると、デュアルゲートの第２ゲート電極が長くなってしまうために、寄生インダクタ成分が第２ゲート電極に重畳し、分布増幅器の特性が不安定になるという問題が生じる。
【００１０】
このような問題に対応するために、図８に示す構造の分布増幅器のユニットセル構造がある。図８は分布増幅器のユニットセルの要部上面模式図である。
この図は、上述した半導体素子１００を搭載した分布増幅器のユニットセル１０１を上から眺めた要部上面図を表している。図中の符号は、上述した各部位に対応している。
【００１１】
図示するように、第２ゲート電極２１０から半導体素子１００が搭載された領域（図中の破線Ａ枠）外まで伝送線路２１０ａを引き回し、当該領域外に設けられたキャパシタ部２４０を介して第２ゲート電極を接地させ、分布増幅器の安定化を図る方法である。
【００１２】
しかし、このような構造では、引き回しに用いた伝送線路２１０ａが長くなってしまうため、寄生インダクタ成分が伝送線路２１０ａに重畳し、分布増幅器の高出力化と安定化とを同時に実現させることができないという問題があった。
【００１３】
また、半導体素子１００が搭載された領域外に、キャパシタ部２４０を配置する構成では、当該領域外に、キャパシタを配置する分の面積が必要になる。従って、分布増幅器の高集積化、低コスト化を図ることができないという問題があった。
【００１４】
本発明はこのような点に鑑みてなされたものであり、高出力で広帯域特性を備えた分布増幅器であって、安定に動作し、且つ回路構成がコンパクトに形成された分布増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記課題を解決するために、図１に例示する構成で実現可能な半導体素子１が提供される。
本発明の半導体素子１は、デュアルゲート電極と、２つの主電極とを有する半導体素子であり、デュアルゲート電極の第２ゲート電極２１から配線層２４が延出され、配線層２４が絶縁膜２５を介して、主電極の一方の電極（例えば、ソース電極２３）に接続されていることを特徴とする。
【００１６】
図１に示すような半導体素子１によれば、デュアルゲート電極と、２つの主電極とを有する半導体素子において、デュアルゲート電極の第２ゲート電極２１から配線層２４が延出され、配線層２４が絶縁膜２５を介して、主電極の一方の電極（例えば、ソース電極２３）に接続され、配線層２４と絶縁膜２５とソース電極２３で構成されるＭＩＭキャパシタ２６が半導体素子１内部に配置されるようになる。
【００１７】
また本発明では、図３に例示する構成で実現可能な分布増幅器３が提供される。
本発明の分布増幅器３は、デュアルゲート電極と、２つの電極とを有する半導体素子を搭載した分布増幅器であり、デュアルゲート電極の第２ゲート電極２１から配線層２４が延出され、配線層２４が絶縁膜を介して２つの電極の一方の電極（例えば、ソース電極２３）に接続されている半導体素子を少なくとも一つ搭載していることを特徴とする。
【００１８】
図３に示すような分布増幅器３によれば、デュアルゲート電極の第２ゲート電極２１から配線層２４が延出され、配線層２４が絶縁膜を介して、主電極の一方の電極（例えば、ソース電極２３）に接続され、配線層２４と絶縁膜とソース電極２３で構成されるＭＩＭキャパシタが半導体素子内部に配置された半導体素子が少なくとも一つ搭載される。
【発明の効果】
【００１９】
本発明では、デュアルゲート電極と、２つの主電極とを有する半導体素子において、デュアルゲート電極の第２ゲート電極から配線層が延出し、配線層が絶縁膜を介して、例えば、ソース電極に接続し、配線層と絶縁膜とソース電極で構成されるＭＩＭキャパシタを半導体素子内部に配置するようにした。また、分布増幅器において、このような半導体素子を少なくとも一つ搭載するようにした。
【００２０】
これにより、高出力で広帯域特性を備え、安定に動作する分布増幅器が実現する。更に、回路構成がコンパクトに形成された結果、分布増幅器の高集積化、低コスト化が実現する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
本発明の分布増幅器は、高出力特性且つ広帯域特性を有する分布増幅器であり、更に、分布増幅器を安定化させる回路が増幅回路素子内にコンパクトに構成されている。最初に、分布増幅器の増幅回路素子として用いられる半導体素子を説明する。
【００２２】
図１は半導体素子の要部断面模式図である。この図では、半導体素子１として、デュアルゲートを備えた窒化ガリウム系の高電子移動度トランジスタが例示されている。そして、一例としてソース接地増幅回路素子を例示する。
【００２３】
半導体素子１は、炭化ケイ素基板１０上に、バッファ層１１を介してチャネル層であるｉ−窒化ガリウム層１２を備え、ｉ−窒化ガリウム層１２の上に、電子供給層であるｎ−窒化アルミニウムガリウム層１３が形成されている。
【００２４】
そして、ｎ−窒化アルミニウムガリウム層１３の上面の中央付近には、第１ゲート電極２０と、絶縁層１４を介して、第２ゲート電極２１が備えられ、第１ゲート電極２０及び第２ゲート電極２１の両側には、主電極の一つであるドレイン電極２２と、もう一つの主電極である、接地されたソース電極２３が形成されている。
【００２５】
更に、第１ゲート電極２０上には、第２ゲート電極２１から延出された金属製の配線層２４が架設され、配線層２４は、絶縁膜２５を介して、ソース電極２３上に接続されている。即ち、ソース電極２３を下部電極、配線層２４を上部電極とすると、ソース電極２３上には、ソース電極２３、絶縁膜２５及び配線層２４で構成されるＭＩＭ（Metal Insulator Metal）キャパシタ２６が形成されている。尚、絶縁膜２５の材質は、誘電体であり、例えば、窒化シリコン等である。
【００２６】
このような半導体素子１の構造によれば、高出力で広帯域特性を有する半導体素子が実現する。また、第２ゲート電極２１は、ＭＩＭキャパシタ２６を介して接地されるので、半導体素子１が安定に動作し、且つＭＩＭキャパシタ２６が半導体素子１内に配置されているので、回路構成がコンパクトになる。
【００２７】
尚、半導体素子１として、窒化ガリウム系の高電子移動度トランジスタを例示したが、特に、この材質のトランジスタに限ることはなく、インジウムリン（ＩｎＰ）系またはその他の化合物半導体材料を用いた高電子移動度トランジスタを用いてもよく、シリコン（Ｓｉ）系またはその他の半導体材料を用いたＭＯＳ（Metal Oxide Semiconductor）ＦＥＴを用いてもよい。
【００２８】
図２は分布増幅器のユニットセルの要部上面模式図である。図示するように、ユニットセル２内には、例えば、図１に示す半導体素子１の６個が並列に配置され、これら６個の半導体素子１が組になり、分布増幅器の増幅回路素子となるユニットセル２を構成する。ここで、ユニットセル２には、デュアルゲートＦＥＴの他、第１ゲート電極２０に電気的に接続された第１ゲート電極配線層２０ａ、第２ゲート電極２１に電気的に接続された第２ゲート電極配線層２１ａが配設され、更に、ドレイン電極２２に電気的に接続されたドレイン電極配線層２２ａが配設され、ソース電極２３に電気的に接続されたソース電極配線層２３ａが配設されている。そして、第１ゲート電極配線層２０ａは、後述する入力伝送線路に接続され、ドレイン電極配線層２２ａは、出力伝送線路に接続されている。尚、ソース電極配線層２３ａは接地されている。
【００２９】
そして、ソース電極２３の上面には、絶縁膜２５（図２では不図示）を介し、第２ゲート電極２１から延出させた幅の長い配線層２４が第１ゲート電極２０を跨ぐように接続されている。即ち、ソース電極２３の上面に、ソース電極２３、絶縁膜２５及び配線層２４で構成されるＭＩＭキャパシタが形成されている。
【００３０】
図３は分布増幅器の要部上面模式図である。分布増幅器３においては、セラミック基板３０上に、金、銅などで構成された入力端子３１、出力端子３２、金属配線層３３，３４が配設されている。ここで、金属配線層３３は、分布増幅器３の入力伝送線路であり、金属配線層３４は出力伝送線路である。そして、金属配線層３３の各ノード３３ａには、ユニットセル２の第１ゲート電極配線層２０ａが電気的に接続され、金属配線層３４の各ノード３４ａには、ユニットセル２のドレイン電極配線層２２ａが電気的に接続されている。そして、上述した図１に示すＭＩＭキャパシタ２６がソース電極２３上に直接設けられている。
【００３１】
このような分布増幅器の構造によれば、ＭＩＭキャパシタ２６をソース電極２３の上に直接設けることができ、ＭＩＭキャパシタ２６まで引き回す伝送線路の距離が最短になる。即ち、従来の分布増幅器の構造のように、分布増幅器内に備えたキャパシタまで長い伝送線路を引き回す必要がなくなり、当該伝送線路を配設したことによる伝送線路に寄生するインダクタ成分が減少する。その結果、分布増幅器３を安定に動作させることができる。
【００３２】
また、ＭＩＭキャパシタ２６を半導体素子１内のソース電極２３の上面に形成させているため、大容量のキャパシタを半導体素子１が搭載されている領域内に形成させることができる。即ち、半導体素子１を搭載した領域外にキャパシタを備える必要がなく、分布増幅器内のキャパシタの占有面積をより減少させることができる。その結果、分布増幅器の集積度をより向上させることができる。
【００３３】
そして、ソース電極２３の厚みが厚いと共に、幅（長手方向）が長く構成されているので、ソース電極２３に大電流を流すことができ、高出力性能を有する分布増幅器が実現する。
【００３４】
これに対し、図４は従来型の分布増幅器の要部上面模式図である。図示するように、キャパシタ部２７がそれぞれのユニットセル２間に複数配置されている。これらの図を対比すれば自明なように、図３に示す分布増幅器３は、図４に示す分布増幅器に比べコンパクトになり、より高集積化、低コスト化を図ることができる。
【００３５】
次に、上記のユニットセル２の構成について等価回路を用いて補説する。
図５は半導体素子を備えたユニットセルの等価回路であり、（Ａ）はキャパシタを半導体素子搭載領域外に設けた場合の従来型の等価回路であり、（Ｂ）はＭＩＭキャパシタを半導体素子のソース電極上に設けた場合の等価回路である。
【００３６】
図５（Ａ）に示す従来型のユニットセルでは、第２ゲート電極２１０に接続された伝送線路４０を半導体素子１００が搭載された領域（図中の矩形状に示した枠ａ）外に引き出して、半導体素子１００が搭載された領域外に設けられたキャパシタＣ１に伝送線路４０を接続させ、高周波的な短絡を実現する。しかし、このような従来型の分布増幅器では、半導体素子１００が搭載された領域外まで伝送線路４０を引き出すために、一般に伝送線路４０の長さが１ｍｍ以上になる。従って、伝送線路４０に寄生するインダクタ成分４１によって、分布増幅器が安定に動作しない。
【００３７】
これに対し、図５（Ｂ）に示すユニットセルでは、図１に示すようにＭＩＭキャパシタ２６をソース電極２３上に備え、半導体素子１を安定に動作するキャパシタＣ２（ＭＩＭキャパシタ２６）が半導体素子１が搭載された領域（図中の矩形状に示した枠ａ）内に配置されている。第２ゲート電極２１からＭＩＭキャパシタ２６までの距離は、図１に示すように、数μｍである。従って、第２ゲート電極２１からＭＩＭキャパシタ２６まで引き回す長い伝送線路が不要になり、従来型のユニットセルで発生した長い伝送線路に起因するインダクタ成分が解消する。従って、図５（Ｂ）に示す半導体素子１を備えた分布増幅器は、低域から高周波領域に渡るより広い周波数帯域で安定に動作する。
【００３８】
これらの効果を確認するため、ＭＩＭキャパシタ２６をソース電極２３上に備えた場合と、備えない場合とで、動作特性がどのように変化するのかシミュレーションを行った。
図６は半導体素子を備えた分布増幅器の周波数と利得の関係であり、（Ａ）はキャパシタを半導体素子搭載領域外に設けた場合の従来型の分布増幅器の周波数と利得の関係であり、（Ｂ）はＭＩＭキャパシタを半導体素子のソース電極上に設けた場合の分布増幅器の周波数と利得の関係である。この図の横軸は、分布増幅器の入力端子に印加される電圧の周波数であり、縦軸は分布増幅器の電圧利得（ゲイン）であるＳ２１、入力反射であるＳ１１、出力反射であるＳ２２のそれぞれが示されている。
【００３９】
先ず、図６（Ａ）においては、周波数が６ＧＨｚまでは、Ｓ２１が１０ｄＢ以上であるものの、７ＧＨｚを超えると減少し始め、９〜１２ＧＨｚの範囲では０ｄＢ以下になった。特に、７５０ＭＨｚでは、１１．７９１ｄＢであったが、１０ＧＨｚでは、−２．１９９ｄＢになった。
【００４０】
また、Ｓ１１，Ｓ２２については、全体的に−１０ｄＢ近傍以下になったが、７ＧＨｚ付近で、Ｓ２２が急激に増加し、分布増幅器が発振する傾向にあった。
これに対し、図６（Ｂ）では、図示する周波数帯域において、Ｓ２１は高い電圧利得を示し、Ｓ１１，Ｓ２２は共に広帯域で−１０ｄＢ以下になることが分かった。特に、１０ＧＨｚにおいても、Ｓ２１が９．１３７という高電圧利得を示すことが分かった。また、分布増幅器が発振するような特異的な周波数はなかった。
【００４１】
このように分布増幅器３は、シミュレーション結果からも低域から高周波領域に渡る広帯域でフラット且つ高い電圧利得が得られ、安定に動作することが分かった。
（付記１） デュアルゲート電極と、２つの主電極とを有する半導体素子において、
前記デュアルゲート電極の第２ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して、前記主電極の一方の電極に接続されていることを特徴とする半導体素子。
【００４２】
（付記２） 前記配線層が前記デュアルゲート電極の第１ゲート電極上に架設されていることを特徴とする付記１記載の半導体素子。
（付記３） 前記半導体素子が電界効果トランジスタであることを特徴とする付記１記載の半導体素子。
【００４３】
（付記４） 前記電界効果トランジスタが高電子移動度トランジスタであることを特徴とする付記３記載の半導体素子。
（付記５） 前記主電極の一方の前記電極が前記電界効果トランジスタのソース電極であることを特徴とする付記１または３記載の半導体素子。
【００４４】
（付記６） デュアルゲート電極と、２つの電極とを有する半導体素子を搭載した分布増幅器において、
前記デュアルゲート電極の第２ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して２つの前記電極の一方の電極に接続されている前記半導体素子を少なくとも一つ搭載した分布増幅器。
【００４５】
（付記７） 前記配線層が前記デュアルゲート電極の第１ゲート電極上に架設されていることを特徴とする付記６記載の分布増幅器。
（付記８） 前記半導体素子が電界効果トランジスタであることを特徴とする付記６記載の分布増幅器。
【００４６】
（付記９） 前記電界効果トランジスタが高電子移動度トランジスタであることを特徴とする付記８記載の分布増幅器。
（付記１０） 前記主電極の一方の前記電極が前記電界効果トランジスタのソース電極であることを特徴とする付記６または８記載の分布増幅器。
【図面の簡単な説明】
【００４７】
【図１】半導体素子の要部断面模式図である。
【図２】分布増幅器のユニットセルの要部上面模式図である（その１）。
【図３】分布増幅器の要部上面模式図である。
【図４】従来型の分布増幅器の要部上面模式図である。
【図５】半導体素子を備えたユニットセルの等価回路であり、（Ａ）はキャパシタを半導体素子搭載領域外に設けた場合の従来型の等価回路であり、（Ｂ）はＭＩＭキャパシタを半導体素子のソース電極上に設けた場合の等価回路である。
【図６】半導体素子を備えた分布増幅器の周波数と利得の関係であり、（Ａ）はキャパシタを半導体素子搭載領域外に設けた場合の従来型の分布増幅器の周波数と利得の関係であり、（Ｂ）はＭＩＭキャパシタを半導体素子のソース電極上に設けた場合の分布増幅器の周波数と利得の関係である。
【図７】デュアルゲートＦＥＴの基本構成を説明するための要部断面模式図である。
【図８】分布増幅器のユニットセルの要部上面模式図である（その２）。
【符号の説明】
【００４８】
１，１００ 半導体素子
２，１０１ ユニットセル
３ 分布増幅器
１０ 炭化ケイ素基板
１１ バッファ層
１２ ｉ−窒化ガリウム層
１３ ｎ−窒化アルミニウムガリウム層
１４ 絶縁層
２０，２００ 第１ゲート電極
２０ａ 第１ゲート電極配線層
２１，２１０ 第２ゲート電極
２１ａ 第２ゲート電極配線層
２２，２２０ ドレイン電極
２２ａ ドレイン電極配線層
２３，２３０ ソース電極
２３ａ ソース電極配線層
２４ 配線層
２５ 絶縁膜
２６ ＭＩＭキャパシタ
２７，２４０ キャパシタ部
３０ セラミック基板
３１ 入力端子
３２ 出力端子
３３，３４ 金属配線層
３３ａ，３４ａ ノード
４０，２１０ａ 伝送線路
４１ インダクタ成分
Ｃ１，Ｃ２ キャパシタ
【特許請求の範囲】
【請求項１】
デュアルゲート電極と、２つの主電極とを有する半導体素子において、
前記デュアルゲート電極の第２ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して、前記主電極の一方の電極に接続されていることを特徴とする半導体素子。
【請求項２】
前記配線層が前記デュアルゲート電極の第１ゲート電極上に架設されていることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記半導体素子が電界効果トランジスタであることを特徴とする請求項１記載の半導体素子。
【請求項４】
前記電界効果トランジスタが高電子移動度トランジスタであることを特徴とする請求項３記載の半導体素子。
【請求項５】
前記主電極の一方の前記電極が前記電界効果トランジスタのソース電極であることを特徴とする請求項１または３記載の半導体素子。
【請求項６】
デュアルゲート電極と、２つの電極とを有する半導体素子を搭載した分布増幅器において、
前記デュアルゲート電極の第２ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して２つの前記電極の一方の電極に接続されている前記半導体素子を少なくとも一つ搭載した分布増幅器。
【請求項１】
デュアルゲート電極と、２つの主電極とを有する半導体素子において、
前記デュアルゲート電極の第２ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して、前記主電極の一方の電極に接続されていることを特徴とする半導体素子。
【請求項２】
前記配線層が前記デュアルゲート電極の第１ゲート電極上に架設されていることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記半導体素子が電界効果トランジスタであることを特徴とする請求項１記載の半導体素子。
【請求項４】
前記電界効果トランジスタが高電子移動度トランジスタであることを特徴とする請求項３記載の半導体素子。
【請求項５】
前記主電極の一方の前記電極が前記電界効果トランジスタのソース電極であることを特徴とする請求項１または３記載の半導体素子。
【請求項６】
デュアルゲート電極と、２つの電極とを有する半導体素子を搭載した分布増幅器において、
前記デュアルゲート電極の第２ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して２つの前記電極の一方の電極に接続されている前記半導体素子を少なくとも一つ搭載した分布増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−２０５２２３（Ｐ２００８−２０５２２３Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−４００１６（Ｐ２００７−４００１６）
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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