半導体装置およびその製造方法
【課題】ソース、ドレインおよびチャネルが同導電型で構成されたトランジスタにおいて、ソース−ドレイン間の導通を良好に遮断する。
【解決手段】半導体装置１００は、半導体基板１０２上にＢＯＸ層１１０およびＳＯＩ層１０６がこの順で形成されたＳＯＩ基板と、ＳＯＩ層１０６に形成された第１導電型のドレイン領域１０６ａおよび１０６ｂと、これらの間に設けられた第１導電型のチャネル領域１０６ｃと、チャネル領域１０６ｃ上に形成されたゲート絶縁膜１１２およびその上に形成された第１のゲート電極１１４とを含む。チャネル領域１０６ｃの下方にドープトシリコンまたは金属からなる導電層１０８がＳＯＩ層１０６の膜厚よりも狭い間隔で設けられる。また、チャネル領域１０６ｃと導電層１０８との間にＢＯＸ層１１０が設けられる。
【解決手段】半導体装置１００は、半導体基板１０２上にＢＯＸ層１１０およびＳＯＩ層１０６がこの順で形成されたＳＯＩ基板と、ＳＯＩ層１０６に形成された第１導電型のドレイン領域１０６ａおよび１０６ｂと、これらの間に設けられた第１導電型のチャネル領域１０６ｃと、チャネル領域１０６ｃ上に形成されたゲート絶縁膜１１２およびその上に形成された第１のゲート電極１１４とを含む。チャネル領域１０６ｃの下方にドープトシリコンまたは金属からなる導電層１０８がＳＯＩ層１０６の膜厚よりも狭い間隔で設けられる。また、チャネル領域１０６ｃと導電層１０８との間にＢＯＸ層１１０が設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくにトランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ集積回路の集積密度は急速に増加し続けているが、集積回路を構成する微細ＭＯＳトランジスタを安定に動作させるためには、様々な構造パラメータを最適化しなければならない。たとえば、ソース・ドレイン間のパンチスルー現象によるオフ状態のリーク電流（オフリーク）の急増を抑制するためには、チャネル領域の不純物濃度を増加しなければならない。その結果、チャネル領域の不純物濃度は素子の微細化と共に増加し、サブ０．１ミクロン世代の素子では、概ね１×１０１８ｃｍ−３以上の濃度が必要になる。チャネル領域の不純物濃度がこのように増加すると、チャネル移動度の低下やｐｎ接合逆方向リーク電流の増加などの問題が生じる。素子の微細化に伴う上記二つの課題のうち、特に、ｐｎ接合逆方向リーク電流の増加は極めて深刻である。これは、チャネル領域の不純物濃度が概ね１０１８ｃｍ−３以上になると、ｐｎ接合のゼロバイアス状態における空乏層幅が急激に減少し、１Ｖ程度の低電源電圧動作においても逆方向リーク電流が著しく増加して、集積回路システム全体の待機時消費電力が急増してしまうためである。
【０００３】
特許文献１には、ＳＯＩ基板のＳｉ層にｐｎ接合が存在せず、ソース領域、ドレイン領域およびチャネル領域のいずれもが同導電型のシングルゲート型ＣＭＯＳが開示されている。ここで、ゲート絶縁膜として高誘電率ゲート絶縁膜が用いられている。該ＣＭＯＳは、蓄積状態において動作させることを特徴としており、反転状態で動作する通常の素子と比べて、チャネルが基板表面から数ｎｍ離れたところに形成されるため、ゲート絶縁膜中に存在する固定電荷による移動度の低下が少なくできるとされている。
【０００４】
また、特許文献２や非特許文献１には、ｐ型のチャネル領域の両側に隣接するそれぞれ高不純物密度のｎ型ドレイン領域とｎ型ソース領域と、チャネル領域を挟んで互いに対向する第１のゲート電極と第２のゲート電極とを有するダブルゲート型ＭＯＳＦＥＴが開示されている。ダブルゲート構造とすることにより、従来のチャネル領域をソース領域およびドレイン領域と反対導電型としたトランジスタにおける短チャネル効果が抑制できることが期待されている。また、チャネルが２つ形成されるため、ドレイン電流を大きくすることも期待されている。
【特許文献１】特開２００４−２４７６４１号公報
【特許文献２】特開平９−１６７８３９号公報
【非特許文献１】Y. Hayashi et al., Solid-State Electronics, 27, 8/9, p.827 (1985)
【非特許文献２】F. Balestra et al. IEEE Electron Device Letters, vol. EDL-8, No.9, p. 410 (1987)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ソース領域、ドレイン領域およびチャネル領域をすべて同導電型のたとえばｎ型としたトランジスタは、「ｎ型抵抗」の上面にゲート酸化膜を介してゲート電極を設けただけの構造になる。そのため、図２９（ａ）に示すように、ソース・ドレイン間、およびドレイン（Ｄ）−基板（substrate）間が常に導通状態になってしまう。ドレイン（Ｄ）−基板（substrate）間の電流経路は、図２９（ｂ）に示すように、埋め込み酸化膜（ＢＯＸ：buried oxide）層を有するＳＯＩ （silicon-on-insulator）基板を用いることにより遮断できる。しかし、ＳＯＩ基板を用いただけでは、ソース−ドレイン間の横方向電流経路を遮断することはできない。ソース領域、ドレイン領域およびチャネル領域を同導電型としたトランジスタを機能させるためには、この電流経路を遮断しなければならない。このようなソース領域、ドレイン領域およびチャネル領域を同導電型としたトランジスタは、チャネル領域をソース領域およびドレイン領域と反対導電型とした従来のトランジスタとは全く違う原理で動作しており、良好なスイッチング動作を実現するためには、ソース−ドレイン間の導通を良好に遮断する仕組みを新たに導入することが求められる。
【０００６】
特許文献１に記載のトランジスタにおいて、チャネル部を完全に空乏化することにより素子をオフ状態にすると記載されている。しかし、本発明者の検討により、特許文献１に記載の構成では、１Ｖ程度の低電源電圧動作を想定した場合、オフ時のリーク電流が大きく、実用的な観点から問題があることが明らかになった。
【０００７】
また、特許文献２に記載のダブルゲート型ＮＭＯＳは、通常のＮＭＯＳトランジスタと同様に、ｐ型のチャネル領域を有し、かつ、パンチスルーを抑制するために、ソース・ドレインのｐｎ接合位置近傍に選択的にｐ型不純物元素を付加する構造になっている。その結果、このダブルゲート型ＭＯＳＦＥＴでは、チャネル領域不純物濃度の増加に起因するｐｎ接合リーク電流の急増という深刻な問題を解決することは困難である。
【課題を解決するための手段】
【０００８】
本発明者は、図２９（ｂ）に示したように、ＳＯＩ基板を用いるとともにドレイン領域、ソース領域およびチャネル領域を同導電型としたシングルゲート型ＳＯＩトランジスタにおいて、オフ時のリーク電流が大きくなってしまう原因をデバイスシミュレータを用いて種々検討した。その結果、ＳＯＩ層とＢＯＸ層との界面にリークパスが形成されていることを見出した。これは、ドレイン電圧の影響によってＳＯＩ層（ＢＯＸ層上のＳｉ層）と ＢＯＸ層との界面の電位が上昇してしまうためである。つまり、ソース−ドレイン間の導通を良好に遮断するためには、チャネル領域の裏面界面（back interface（基板側のＢＯＸ／ＳＯＩ層界面））の表面電位を、表面界面（front interface（表面側のゲート絶縁膜／ＳＯＩ層界面））と同程度のレベルまで低下させる必要がある。
【０００９】
ドレイン領域、ソース領域およびチャネル領域を同導電型としたＳＯＩ型トランジスタにおいて、ソース、ゲート電極および基板の電位を０Ｖに固定した状態で、ドレインにたとえば１Ｖの電圧を印加すると、表面界面と裏面界面の電位が充分低下していない場合には、ドレインからソースに向かって電流が流れる。従って、この電流を遮断するためには、表面界面、裏面界面、及びＳＯＩ層の電位を低下させることによって、ＳＯＩ層内のキャリアー密度を充分低下させなければならない。チャネル領域の表面界面の表面電位は、ＳＯＩ層とゲート電極間の仕事関数差の増加とともに低下する。また、チャネル領域の裏面界面の表面電位は、ＳＯＩ層と基板間の仕事関数差の増加とともに低下する。また、各表面電位は、それぞれ、ゲート絶縁膜膜厚とＢＯＸ膜厚の減少とともに低下する。したがって、ＳＯＩ層のｎ型不純物濃度が一定の場合、ＳＯＩ層の両界面電位を低下させるためには、ゲート電極および基板の仕事関数を高めるとともに、ゲート絶縁膜膜厚とＢＯＸ膜厚を薄くする方法が効果的である。
【００１０】
本発明によれば、
シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、
前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
を含み、
前記チャネル領域の下方にドープトシリコンまたは金属からなる導電層が前記シリコン層の膜厚よりも狭い間隔で設けられ、前記チャネル領域と前記導電層との間に前記絶縁層が設けられた半導体装置が提供される。
【００１１】
このような構成により、導電層の仕事関数により、シリコン層のチャネル領域の裏面側の表面電位も低下することができ、ソース−ドレイン間の導通を良好に遮断することができる。
【００１２】
ここで、シリコン層は、単結晶または多結晶からなる。また、絶縁膜の膜厚は、シリコン酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）とすることができる。
【００１３】
なお、導電層は、ＳＯＩ基板において、シリコン基板上に設けられた構成とすることができる。また、導電層としてシリコン基板を用いることもできる。ソース・ドレインおよびチャネル領域を第１導電型で構成した場合、導電層は、シリコン材料により構成され、前記第１導電型と反対の第２導電型の不純物を含むドープトシリコン、Ｓｉ−Ｇｅ、ポリサイド、またはＭｏ、Ｗ等の高融点金属等により構成することができる。また、導電層は、ゲート電極と同じ材料により構成することもできる。
【００１４】
本発明の半導体装置において、前記導電層は、電圧印加可能に構成することができる。導電層は、ゲート電極と電気的に接続されてゲート電極と同電圧が印加される構成とすることもでき、ゲート電極と電気的に接続されず、独立に制御される構成とすることもできる。
【００１５】
シリコン層の裏面側に設けられた導電層にも電圧印加可能な構成とすることにより、トランジスタのオン時にシリコン層の表面側と裏面側から電圧を印加することができ、シリコン層の両表面の電位を上昇させることができ、オン電流を増大させることができる。
【００１６】
本発明によれば、
シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成された第１のゲート絶縁膜および前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記ＳＯＩ基板内に、前記チャネル領域を挟んで前記第１のゲート電極と対向して設けられた第２のゲート電極および前記チャネル領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁膜と、
を含む半導体装置が提供される。
【００１７】
ここで、第１のゲート絶縁膜および第２のゲート絶縁膜は、それぞれ、シリコン層に接して設けた構成とすることができる。
【００１８】
このような構成とすることにより、トランジスタのオフ時には第１のゲート電極および第２のゲート電極の仕事関数の影響によりリーク電流を低減することができるとともに、オン時にシリコン層の表面側と裏面側から電圧を印加することができ、オン状態における電流駆動能力を飛躍的に向上することができる。
【００１９】
本発明のＭＯＳトランジスタは、チャネル領域の不純物濃度の増加に起因するｐｎ接合逆方向リーク電流の急増という問題を解決するために、通常のＭＯＳトランジスタからソース・ドレインｐｎ接合を排除した第１導電型半導体薄膜だけで構成されており、また、パンチスルーによるオフリークの急増を抑制するために、前記半導体薄膜のチャネル領域の上下と側面を覆うゲート絶縁膜とゲート電極で構成される。
【００２０】
本発明によれば、
シリコン基板上に第１の絶縁層、第１の導電層、第２の絶縁層、当該第２の絶縁層よりも膜厚が厚い第１導電型のシリコン層および当該シリコン層よりも膜厚が薄い第３の絶縁層がこの順で形成された積層構造上に、ゲート電極を形成する工程と、
前記シリコン層の前記ゲート電極が形成された領域下以外の領域に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域およびドレイン領域を形成する工程と、
を含む半導体装置の製造方法が提供される。
【発明の効果】
【００２１】
本発明によれば、ソース、ドレインおよびチャネルが同導電型で構成されたトランジスタにおいて、ソース−ドレイン間の導通を良好に遮断することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２３】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。
半導体装置１００は、半導体基板１０２と、半導体基板１０２上に形成された絶縁層１０５と、絶縁層１０５上に形成されたＳＯＩ層（シリコン層）１０６と、ＳＯＩ層１０６上に形成された第１のゲート電極１１４と、絶縁層１０５中に形成された導電層１０８とを含む。ここで、導電層１０８は、第２のゲート電極１０８ａとして機能するように構成することができる。絶縁層１０５とＳＯＩ層１０６とによりＳＯＩ基板が構成される。
【００２４】
ＳＯＩ層１０６は、ドレイン領域１０６ａと、ソース領域１０６ｂと、ドレイン領域１０６ａとソース領域１０６ｂとの間に設けられたチャネル領域１０６ｃとを含む。本実施の形態において、ドレイン領域１０６ａ、ソース領域１０６ｂおよびチャネル領域１０６ｃはいずれも同じ第１導電型を有する。ここで、第１導電型はｎ型である。チャネル領域１０６ｃはドレイン領域１０６ａおよびソース領域１０６ｂに接して設けられた構成とすることができる。
【００２５】
半導体装置１００は、ＳＯＩ層１０６のチャネル領域１０６ｃと導電層１０８との間に設けられたＢＯＸ層１１０、チャネル領域１０６ｃと第１のゲート電極１１４との間に設けられたゲート絶縁膜１１２、第１のゲート電極１１４の側壁に設けられた絶縁層１１６、ならびにドレイン領域１０６ａおよびソース領域１０６ｂ上に設けられた第１導電型のエピタキシャル層１６６をさらに含む。エピタキシャル層１６６を設けることにより、ソース・ドレインの寄生抵抗を低減することができる。
【００２６】
本実施の形態におけるトランジスタのスイッチング動作を良好にするためには、トランジスタのオフ時に、チャネル領域１０６ｃの表面界面と裏面界面の表面電位を低下させるとともに、ＳＯＩ層１０６中央部の電位も低下させる必要がある。ＳＯＩ層１０６の膜厚、ゲート絶縁膜１１２の膜厚、ＢＯＸ層１１０の膜厚、チャネル領域１０６ｃの不純物濃度、第一のゲート電極１１４および第二のゲート電極１０８ａの仕事関数等を適切に設定することにより、ドレイン領域１０６ａおよびソース領域１０６ｂ間の導通を良好に遮断することができる。
【００２７】
本実施の形態において、ＢＯＸ層１１０およびゲート絶縁膜１１２の膜厚は、ＳＯＩ層１０６の膜厚よりも薄くなるように構成することができる。ＢＯＸ層１１０の膜厚は、たとえば１０ｎｍ以下とすることができる。また、ゲート絶縁膜１１２の膜厚は、たとえば１０ｎｍ以下とすることができる。
【００２８】
本実施の形態において、半導体基板１０２は、第１導電型とは反対の第２導電型とすることができる。ここで、第２導電型はｐ型である。
【００２９】
第１のゲート電極１１４および導電層１０８は、それぞれ、少なくともゲート絶縁膜１１２およびＢＯＸ層１１０との界面近傍における仕事関数が概ね４．５ｅＶ以上となるように構成することができる。本実施の形態において、導電層１０８および第１のゲート電極１１４は、ＳｉやＳｉ−Ｇｅ等のシリコン系材料、またはＷやＭｏ等の高融点金属により構成することができる。シリコン系材料の場合、導電層１０８および第１のゲート電極１１４は、第１導電型とは反対の第２導電型不純物を含むドープトシリコンとすることができる。
【００３０】
第１のゲート電極１１４および導電層１０８をドープトシリコンにより構成した場合、ドープトシリコン中の不純物濃度を調整することにより、第１のゲート電極１１４および導電層１０８の仕事関数を調整することができる。第１のゲート電極１１４および導電層１０８のｐ型不純物濃度は、たとえば１×１０２０ｃｍ−３以上とすることができる。これにより、第１のゲート電極１１４および導電層１０８の仕事関数を増加させることができ、ＳＯＩ層１０６との仕事関数差を増加させて各表面電位を低下させることができる。そのため、ソース−ドレイン間の導通を良好に遮断することができる。
【００３１】
また、チャネル領域１０６ｃの不純物濃度を低減すれば、第１のゲート電極１１４および導電層１０８のｐ型不純物濃度は、たとえば１×１０２０ｃｍ−３より低くとすることもできる。
【００３２】
また、ＧＩＤＬ（Gate Induced Drain Leakage）を低減するという観点からは、第１のゲート電極１１４および導電層１０８のｐ型不純物濃度は、たとえば３×１０１９ｃｍ−３以下とすることもできる。第１のゲート電極１１４および導電層１０８のｐ型不純物濃度を５×１０１７ｃｍ−３〜５×１０１８ｃｍ−３程度に抑えた場合でも、ＳＯＩ層１０６の不純物濃度を調整することにより、ＳＯＩ層１０６と第１のゲート電極１１４および導電層１０８との仕事関数差を制御することができる。
【００３３】
なお、第１のゲート電極１１４と導電層１０８の仕事関数は、実質的に同じになるように構成することができる。また、ＢＯＸ層１１０の膜厚およびゲート絶縁膜１１２の膜厚（ＥＯＴ）は、実質的に同じ値に設定することができる。これにより、ＳＯＩ層１０６の表面界面と裏面界面の表面電位を同じ値にすることができる。
【００３４】
本実施の形態において、ドレイン領域１０６ａおよびソース領域１０６ｂの不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。エピタキシャル層１６６は、ドレイン領域１０６ａおよびソース領域１０６ｂと実質的に同じ不純物濃度を有するようにすることができる。チャネル領域１０６ｃの不純物濃度は、ドレイン領域１０６ａやソース領域１０６ｂの不純物濃度よりも低くすることができる。チャネル領域１０６ｃの不純物濃度は、たとえば５×１０１８ｃｍ−３とすることができる。ただし、これらの最適値は、ゲート絶縁膜の膜厚など、他のパラメータにも依存する。
【００３５】
次に、以上のように構成された半導体装置１００の動作を説明する。
トランジスタをオフとする際には、第１のゲート電極１１４および導電層１０８には電圧を印加しない。この状態において、第１のゲート電極１１４および導電層１０８の仕事関数により、チャネル領域１０６ｃの表面界面および裏面界面の表面電位を低下させる。これにより、ドレイン領域１０６ａとソース領域１０６ｂとの間の導通を良好に遮断することができる。
【００３６】
トランジスタをオンとする際には、第１のゲート電極１１４および導電層１０８にそれぞれ所定の電圧を印加する。これにより、チャネル領域１０６ｃの電位が上昇し、表面界面と裏面界面に蓄積層が形成され、ドレイン領域１０６ａおよびソース領域１０６ｂ間が導通して電流が流れる。
【００３７】
次に、半導体装置１００の製造手順を説明する。図２から図４は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。
本実施の形態において、半導体装置１００は、半導体基板１０２上に絶縁層１０５（第１の絶縁層）、導電層１０８（第１の導電層）、ＢＯＸ層１１０（第２の絶縁層、絶縁層１０５の一部）、ＢＯＸ層１１０よりも膜厚が厚いｎ型（第１導電型）のＳＯＩ層１０６（シリコン層）およびＳＯＩ層１０６よりも膜厚が薄いゲート絶縁膜１１２（第３の絶縁層）がこの順で形成された積層構造上に、第１のゲート電極１１４を形成する工程と、ＳＯＩ層１０６の第１のゲート電極１１４が形成された領域下以外の領域に、ｎ型の不純物を導入して、第１導電型のドレイン領域１０６ａおよびソース１０６ｂを形成する工程と、を含む。以下、詳述する。
【００３８】
まず、ｐ型半導体基板１０２上に絶縁層１０４（たとえば膜厚約５０〜３００ｎｍ）およびポリシリコン層１５０（たとえば膜厚約１００ｎｍ）を順次形成する（図２（ａ））。本実施の形態において、絶縁層１０４は、シリコン酸化（ＳｉＯ２）膜とすることができる。また、ポリシリコン層１５０は、ｐ型（ｐ＋）とすることができる。ポリシリコン層１５０の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。
【００３９】
つづいて、ＲＩＥ（Reactive Ion Etching）により、ポリシリコン層１５０を所定形状にエッチングして第２のゲート電極１０８ａを形成する（図２（ｂ））。ここで、第２のゲート電極１０８ａの横幅は、後に形成する第１のゲート電極１１４の横幅より広く形成することができる。このように第２のゲート電極１０８ａの横幅を広く形成することにより、第１のゲート電極１１４と第２のゲート電極１０８ａとの位置あわせを容易に行うことができる。他の例において、図１に示したように、第１のゲート電極１１４と第２のゲート電極１０８ａとの幅は略等しい構成とすることもできる。
【００４０】
次いで、絶縁層１０４および第２のゲート電極１０８ａ上に絶縁層１５２を形成する。絶縁層１５２は、ＨＴＯ（High Temperature Oxide）膜により構成することができる。所望の厚さのＨＴＯ膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）により、絶縁層１５２を平坦化して第２のゲート電極１０８ａの上面を露出させる（図２（ｃ））。絶縁層１０５は、絶縁層１０４および絶縁層１５２により構成される。
【００４１】
つづいて、第２のゲート電極１０８ａおよび絶縁層１５２上に絶縁層１５４（たとえば膜厚約１．５〜３ｎｍ）、シリコン層１５６（たとえば膜厚約５〜１０ｎｍ）、絶縁層１５８（たとえば膜厚約１．５〜３ｎｍ）、ポリシリコン層１６０（たとえば膜厚約１００ｎｍ）および絶縁層１６２（たとえば膜厚約１０〜３０ｎｍ）を順次形成する（図３（ａ））。絶縁層１５４、絶縁層１５８および絶縁層１６２は、ＨＴＯ膜により構成することができる。シリコン層１５６は、ｎ型とすることができる。シリコン層１５６の不純物濃度は、たとえば５×１０１８ｃｍ−３とすることができる。シリコン層１５６は、ポリシリコン（多結晶シリコン）とすることができる。また、ポリシリコン層１６０は、ｐ型（ｐ＋）とすることができる。ポリシリコン層１６０の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。
【００４２】
次いで、ＲＩＥにより、絶縁層１６２およびポリシリコン層１６０を所定形状にエッチングして第１のゲート電極１１４を形成する（図３（ｂ））。
【００４３】
その後、全面に絶縁層１６４を形成する。絶縁層１６４は、ＨＴＯ膜により構成することができる。つづいて、絶縁層１６４をエッチングして第１のゲート電極１１４の側壁に設けられたサイドウォール（たとえば幅約１０〜１００ｎｍ）とする。このとき、第１のゲート電極１１４をマスクとして絶縁層１５８もエッチングされ、ゲート絶縁膜１１２が形成される。これにより、シリコン層１５６が露出される（図３（ｃ））。
【００４４】
次いで、シリコン層１５６の露出した部分上にエピタキシャル層１６６（たとえば膜厚約５０ｎｍ）を形成する（図４（ａ））。エピタキシャル層１６６は、ｎ型（ｎ＋）とすることができる。エピタキシャル層１６６は、シリコン層１５６よりもｎ型不純物濃度が高いように構成される。エピタキシャル層１６６の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。エピタキシャル層１６６は、シリコン層１５６よりも高濃度のｎ型エピタキシャル層を成膜して形成してもよく、また、不純物を含有しないエピタキシャル層を形成した後、当該エピタキシャル層にｎ型不純物のイオンを注入して高濃度のｎ型エピタキシャル層としてもよい。
【００４５】
シリコン層１５６上にエピタキシャル層１６６を形成した後に熱処理を行うことにより、エピタキシャル層１６６中のｎ型不純物がシリコン層１５６中に拡散する。これにより、シリコン層１５６において、エピタキシャル層１６６と接している領域のｎ型不純物濃度が高くなる。これにより、シリコン層１５６にドレイン領域１０６ａおよびソース領域１０６ｂ、ならびにドレイン領域１０６ａとソース領域１０６ｂとの間にチャネル領域１０６ｃが形成される。
【００４６】
その後、全面に絶縁層を形成する。ここで、絶縁層はＨＴＯ膜により構成することができる。つづいて、絶縁層をエッチングしてサイドウォール１６８（たとえば幅約１０ｎｍ）を形成する（図４（ｂ））。このとき、第１のゲート電極１１４上に形成された絶縁層もエッチングして第１のゲート電極１１４上面とエピタキシャル層１６６の上面を露出させる。
【００４７】
この後、サイドウォール１６８をマスクとして、エピタキシャル層１６６の露出した表面および第１のゲート電極１１４上面をシリサイド化してシリサイド層１７０およびシリサイド層１７１をそれぞれ形成する。つづいて、全面に絶縁層１６９を形成して第１のゲート電極１１４を埋め込む。絶縁層１６９はＨＴＯ膜により構成することができる。次いで、絶縁層１６９にシリサイド層１７０に達するビアホールを形成し、ビアホールを導電性材料で埋め込みコンタクト１７２を形成する（図４（ｃ））。
【００４８】
以上の処理により、半導体装置１００が製造される。
【００４９】
また、以上の工程において、高濃度イオン注入を行うことなくドレイン領域１０６ａおよびソース領域１０６ｂを形成することができる。
【００５０】
図５は、図２から図４を参照して説明した半導体装置１００の製造手順の他の例を示す工程断面図である。ここでは、第２のゲート電極１０８ａ底面にもシリサイド層１７４が形成される点で、上述した構成と異なる。
【００５１】
まず、半導体基板１０２上に、絶縁層１０４を形成する。その後、絶縁層１０４上に金属層１８０を形成する。金属層１８０は、たとえばＣｏ、Ｎｉ等により構成することができる。つづいて、金属層１８０上にポリシリコン層１５０を形成する。次いで、熱処理により、金属層１８０をシリサイド化する（図５（ａ））。シリサイド化された金属層１８０はＣｏＳｉｘやＮｉＳｉｘとすることができる。
【００５２】
つづいて、ＲＩＥによりポリシリコン層１５０および金属層１８０を所定形状にエッチングして第２のゲート電極１０８ａおよびシリサイド層１７４を形成する（図５（ｂ））。
【００５３】
この後、図２（ｃ）〜図４（ｃ）を参照して説明したのと同様の手順で半導体装置１００を製造する。これにより、図５（ｃ）に示した構成の半導体装置１００が得られる。このように、第２のゲート電極１０８ａの下面にもシリサイド層１７４を設けることにより、第２のゲート電極１０８ａを低抵抗化することができる。
【００５４】
図６から図８は、本実施の形態における半導体装置１００の製造手順の他の例を示す工程断面図である。
【００５５】
まず、ｐ型半導体基板１０２上に絶縁層１０４（たとえば膜厚約１００ｎｍ）、第１のＳＯＩ層２００（たとえば膜厚約１００ｎｍ）、絶縁層２０２（たとえば膜厚約１０ｎｍ）、第２のＳＯＩ層２０４（たとえば膜厚約２０ｎｍ）および絶縁層２０６（たとえば膜厚約２ｎｍ）が形成された基板を準備する。ｐ型半導体基板１０２上の絶縁層１０４、第１のＳＯＩ層２００、絶縁層２０２、および第２のＳＯＩ層２０４は、２層ＳＩＭＯＸ（Separation by Implanted Oxygen）技術を用いて形成することができる（非特許文献２）。第１のＳＯＩ層２００は、ｐ型とすることができる。第１のＳＯＩ層２００の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。第２のＳＯＩ層２０４は、ｎ型とすることができる。第１のＳＯＩ層２００および第２のＳＯＩ層２０４は、単結晶層とすることができる。第２のＳＯＩ層２０４の不純物濃度は、イオン注入を用いて、たとえば５×１０１８ｃｍ−３とすることができる。絶縁層２０２および絶縁層２０６は、シリコン酸化膜とすることができる。つづいて、絶縁層２０６上にポリシリコン層２０８（たとえば膜厚約３０ｎｍ）を形成する。ポリシリコン層２０８は、ｐ型（ｐ＋）とすることができる。ポリシリコン層２０８の不純物濃度は、イオン注入を用いて、たとえば５×１０２０ｃｍ−３とすることができる。
【００５６】
つづいて、ＲＩＥにより、第１のＳＯＩ層２００、絶縁層２０２、第２のＳＯＩ層２０４、絶縁層２０６およびポリシリコン層２０８を所定形状にエッチングする。これにより、第２のゲート電極１０８ａが形成される（図６（ｂ））。
【００５７】
次いで、絶縁層１０４およびポリシリコン層２０８上に絶縁層２１０を形成する。絶縁層２１０は、ＨＴＯ膜により構成することができる。その後、ＣＭＰにより、 絶縁層２１０を平坦化してポリシリコン層２０８の上面を露出させる（図６（ｃ））。絶縁層１０５は、絶縁層１０４および絶縁層２１０により構成される。
【００５８】
その後、絶縁層２１０およびポリシリコン層２０８上の全面にポリシリコン層２１２を形成する。ポリシリコン層２１２は、ｐ型（ｐ＋）とすることができる。絶縁層２０６上において、ポリシリコン層２１２（ポリシリコン層２０８も含む）の膜厚は、たとえば約８０〜１００ｎｍとすることができる。つづいて、ポリシリコン層２１２上に絶縁層２１４（たとえば膜厚約３０ｎｍ）を形成する（図７（ａ））。絶縁層２１４は、ＨＴＯ膜により構成することができる。
【００５９】
次いで、ＲＩＥにより、絶縁層２１４およびポリシリコン層２１２を所定形状にエッチングして第１のゲート電極１１４を形成する（図７（ｂ））。
【００６０】
その後、全面に絶縁層２１６を形成する。絶縁層２１６は、ＨＴＯ膜により構成することができる。つづいて、絶縁層２１６をエッチングして第１のゲート電極１１４の側壁に設けられたサイドウォール（たとえば幅約１０〜１００ｎｍ）とする。このとき、第１のゲート電極１１４をマスクとして絶縁層２０６もエッチングされ、ゲート絶縁膜１１２が形成される。これにより、第２のＳＯＩ層２０４の上面が露出する（図７（ｃ））。
【００６１】
次いで、第２のＳＯＩ層２０４の露出した部分上にエピタキシャル層１６６（たとえば膜厚約５０〜７０ｎｍ）を形成する（図８（ａ））。エピタキシャル層１６６は、ｎ型（ｎ＋）とすることができる。エピタキシャル層１６６は、第２のＳＯＩ層２０４よりもｎ型不純物濃度が高いように構成される。エピタキシャル層１６６の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。
【００６２】
第２のＳＯＩ層２０４上にエピタキシャル層１６６を形成した後に熱処理を行うことにより、エピタキシャル層１６６中のｎ型不純物が第２のＳＯＩ層２０４中に拡散する。これにより、第２のＳＯＩ層２０４において、エピタキシャル層１６６と接している領域のｎ型不純物濃度が高くなる。これにより、第２のＳＯＩ層２０４にドレイン領域１０６ａおよびソース領域１０６ｂ、ならびにチャネル領域１０６ｃが形成される。
【００６３】
その後、全面に絶縁層を形成する。ここで、絶縁層はＨＴＯ膜により構成することができる。つづいて、絶縁層をエッチングしてサイドウォール２２０（たとえば幅約２０〜３０ｎｍ）を形成する（図８（ｂ））。このとき、第１のゲート電極１１４上に形成された絶縁層もエッチングして第１のゲート電極１１４上面とエピタキシャル層１６６上面とを露出させる。
【００６４】
この後、サイドウォール２２０をマスクとして、エピタキシャル層１６６の露出した表面および第１のゲート電極１１４上面をシリサイド化してそれぞれにシリサイド層（不図示）をそれぞれ形成する。つづいて、全面に絶縁層２２２を形成して第１のゲート電極１１４を埋め込む。絶縁層２２２はＨＴＯ膜により構成することができる。次いで、絶縁層２２２にエピタキシャル層１６６上のシリサイド層に達するビアホールを形成し、ビアホールを導電性材料で埋め込みコンタクト２２４を形成する（図８（ｃ））。
【００６５】
なお、以上の説明において、図３（ｃ）で絶縁層１５８をエッチング除去して、その後にシリコン層１５６の露出した面上にエピタキシャル層１６６を形成することにより、シリコン層１５６に不純物を導入する例を示した。同様に、図７（ｃ）で絶縁層２０６をエッチング除去して、その後に第２のＳＯＩ層２０４の露出した面上にエピタキシャル層１６６を形成することにより、第２のＳＯＩ層２０４に不純物を導入する例を示した。しかし、不純物はたとえばイオン注入等により行うこともできる。この場合、絶縁層１５８や絶縁層２０６を選択的にエッチング除去する工程は省略することができる。
また、他の例において、半導体装置１００は、エピタキシャル層１６６を有しない構成とすることもできる。この場合、ＳＯＩ層１０６をたとえば厚く（たとえば６０〜１００ｎｍ程度）形成しておき、チャネル領域１０６ｃのＳＯＩ層１０６をたとえば選択的に酸化、除去することにより、薄くした構成とすることもできる。
【００６６】
図９は、半導体装置１００の構成の一例を示す模式図である。
図９（ａ）は、ＳＯＩ層１０６、第１のゲート電極１１４および導電層１０８の構成を示す模式図である。図９（ｂ）は、ＳＯＩ層１０６の構成を示す模式図である。ここで、導電層１０８および第１のゲート電極１１４は、ゲート電極１２０により構成することができる。ゲート電極１２０は、ＳＯＩ層１０６のチャネル領域１０６ｃの上面、下面および側面全面を覆った構成とすることができる。なお、ゲート電極１２０は、同じ材料により一体に構成されてもよく、複数の層の積層構造により構成することもできる。たとえば、ゲート電極１２０は、単結晶シリコン層および多結晶シリコン層の積層構造により構成することもできる。なお、ＳＯＩ層１０６は、ゲート絶縁膜（１１０、１１２）を介してゲート電極１２０に覆われる。
【００６７】
図１０は、本発明の実施の形態における半導体装置１００の他の例を示す図である。
この例では、トランジスタのオン時にも、導電層１０８には電圧が印加されない。また、導電層１０８は、ＳＯＩ層１０６の下方全面に形成されている。ＢＯＸ層１１０の膜厚をＳＯＩ層１０６の膜厚よりも薄く形成することによって、このような構成においても、トランジスタのオフ時には第１のゲート電極１１４および導電層１０８の仕事関数の影響によりオフ時のリーク電流を低減することができる。
【００６８】
以上のように、本実施の形態における半導体装置１００によれば、第１のゲート電極１１４および導電層１０８の仕事関数の影響によりオフ時のリーク電流を低減することができる。また、オン時に第１のゲート電極１１４および導電層１０８（第２のゲート電極１０８ａ）に適宜電圧を印加することにより、ＳＯＩ層１０６のチャネル領域１０６ｃの両表面の電位を上昇させることができ、オン電流を増大させることができる。また、本実施の形態における半導体装置１００によれば、通常のＭＯＳトランジスタにおける接合リークを完全に抑制することができる。
【００６９】
（第２の実施の形態）
図１１は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。本実施の形態において、チャネル領域１０６ｃとドレイン領域１０６ａおよびソース領域１０６ｂとの間に、チャネル領域１０６ｃよりもｎ型不純物濃度が低い緩衝領域が形成された点で、第１の実施の形態で説明した半導体装置１００の構成と異なる。
【００７０】
本発明者の検討により、ドレイン領域、ソース領域およびチャネル領域を同導電型としたトランジスタにおいて、条件によっては、ＢＴＢＴ（Band To Band Tunneling）現象で発生したホールがＳＯＩ層１０６内部に蓄積して、ＳＯＩ層１０６の電位が上昇し、オフリーク電流が急増してしまう場合があることが見出された。
【００７１】
チャネル領域１０６ｃとドレイン領域１０６ａおよびソース領域１０６ｂとの間に、チャネル領域１０６ｃよりもｎ型不純物濃度が低い緩衝領域を形成することにより、ＢＴＢＴ現象によるホール生成量を減少させ、オフリーク電流をさらに減少することができる。
【００７２】
次に、本実施の形態における半導体装置１００の製造手順を説明する。
まず、第１の実施の形態において図２から図４（ａ）を参照して説明したのと同様にして、図４（ａ）に示した構造を得る。つづいて、絶縁層１６４を選択的にエッチング除去する。これにより、図１１（ａ）に示すように、チャネル領域１０６ｃの一部が露出される。この状態で、ｐ型不純物（たとえばボロン）をイオン注入する。これにより、チャネル領域１０６ｃとドレイン領域１０６ａおよびソース領域１０６ｂとの間にそれぞれ緩衝領域１０６ｄおよび緩衝領域１０６ｅが形成される。
【００７３】
ここで、ドレイン領域１０６ａおよびソース領域１０６ｂのｎ型不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。また、チャネル領域１０６ｃのｎ型不純物濃度の最適値はＳＯＩ層１０６の厚さ、チャネル領域１０６ｃのチャネル長、またはゲート酸化膜の厚さ等に依存するが、たとえば概ね５×１０１８〜５×１０１９ｃｍ−３の範囲に設定することができる。緩衝領域１０６ｄおよび緩衝領域１０６ｅのｎ型不純物濃度は、たとえば１×１０１８ｃｍ−３またはこれより低い濃度とすることができる。
【００７４】
また、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅は、たとえば１００Å以下とすることができる。これにより、ソース・ドレイン間の抵抗を低く保ってオン電流を低減させることなく、ＢＴＢＴ現象を効果的に抑制してオフリーク電流を減少させることができる。
【００７５】
以上の構成の半導体装置１００は、第１のゲート電極１１４形成後、選択エピタキシャル成長工程の前に、第１のゲート電極１１４をマスクとして、半導体基板１０２全面にボロンを注入することにより形成することもできる。
【００７６】
図１２は、本実施の形態における半導体装置１００を示す断面図である。
ここで、半導体装置１００は、チャネル領域１０６ｃとドレイン領域１０６ａおよびソース領域１０６ｂとの間にそれぞれ低濃度ｎ型不純物領域である緩衝領域１０６ｄおよび緩衝領域１０６ｅが設けられている。
【００７７】
図１２（ａ）に示した構成において、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅は、それぞれ、たとえば１０〜１００ｎｍ程度とすることができる。図１２（ｂ）に示した構成において、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅は、それぞれ、たとえば１０ｎｍより狭くすることができる。図１２（ａ）に示したように、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅を比較的広く形成した場合、一回の絶縁膜堆積と一回のエッチバックで側壁を形成することができる。また、図１２（ｂ）に示したように、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅を狭くした場合、これらの横幅を必要最小限に設定できるため、寄生抵を小さくすることができる。
【００７８】
緩衝領域１０６ｄおよび緩衝領域１０６ｅは、半導体基板１０２上全面に緩衝領域１０６ｄおよび緩衝領域１０６ｅ形成領域に開口部を有するレジストを形成し、ｐ型不純物（ボロン等）を注入することにより形成することができる。
【００７９】
図１３は、緩衝領域１０６ｄおよび緩衝領域１０６ｅに注入するボロンの濃度を変化させた際の、ゲート電圧Ｖｇとドレイン領域１０６ａとソース領域１０６ｂとの間に流れる電流Ｉｄとの関係の一例を示す図である。ここで、ゲート電圧Ｖｇは、図１１に示した第一ゲート電極１１４と第二ゲート電極１０８ａに同時に印加した電圧値である。
【００８０】
図１１に示したように、緩衝領域１０６ｄおよび緩衝領域１０６ｅにボロンを注入して、ゲート電極端部近傍にｎ型不純物濃度の低い領域を形成することにより、オフリークを低減することができる。ＢＯＸ層１１０およびゲート絶縁膜１１２の膜厚、ドレイン電圧およびゲート電圧が一定の場合、ドレイン側のゲート電極端部近傍で生じるＢＴＢＴ現象によって生成されるホールの数は、ゲート酸化膜厚、およびＳＯＩ層１０６のゲート電極端部近傍のｎ型不純物濃度と電位に依存する。そのため、チャネル領域１０６ｃとソース領域１０６ｂとの間のＳＯＩ層１０６のｎ型不純物濃度は、上記構造パラメータと動作電源電圧を考慮して適切に設定しなければならない。
【００８１】
一方、オン時のオン電流を高くするためには、ＳＯＩ層１０６中の不純物濃度を高くしてＳＯＩ層１０６を低抵抗化することが好ましい。緩衝領域１０６ｄおよび緩衝領域１０６ｅの不純物濃度および幅は、ＢＴＢＴ現象によるホール生成量の減少の効果およびＳＯＩ層１０６の抵抗を考慮して適宜決定することができる。
【００８２】
図１４は、本実施の形態における半導体装置１００の構成の他の例を示す断面図である。
ここで、ｐ型不純物領域（緩衝領域）１９０は、ＳＯＩ層１０６とＢＯＸ層１１０との界面近傍、およびＳＯＩ層１０６とゲート絶縁膜１１２との界面近傍だけに選択的に形成される。また、チャネル領域１０６ｃは、中央部において、ドレイン領域１０６ａおよびソース領域１０６ｂと接して設けられる。このような構成とすることにより、ＢＴＢＴ現象によるホール生成とソース・ドレイン間寄生抵抗の増加を、図１１から図１３に示した例よりも、さらに効果的に抑制することができる。ｐ型不純物領域１９０は、上述したｎ型不純物とｐ型不純物のイオン注入条件、および熱処理条件を適切に設定することによって形成することができる。
【００８３】
以上のように、本実施の形態における半導体装置１００によれば、第１の実施の形態で説明した効果に加えて、ＢＴＢＴ現象によって生成されるホールの数を低減させてオフリーク電流をさらに効果的に低減することができる。
【００８４】
なお、図１１を参照して説明したチャネル領域１０６ｃと同導電型の緩衝領域１０６ｄおよび緩衝領域１０６ｅを含む構成の半導体装置１００においても、緩衝領域１０６ｄおよび緩衝領域１０６ｅを図１４に示したｐ型不純物領域１９０のようなパターンに形成することもできる。
【００８５】
（第３の実施の形態）
本実施の形態において、ＢＯＸ層１１０およびゲート絶縁膜１１２の、第１のゲート電極１１４端部近傍と第２のゲート電極１０８ａ端部近傍の膜厚がチャネル領域１０６ｃの他の領域の膜厚よりも厚い点で、第１および第２の実施の形態で説明した半導体装置１００と異なる。
【００８６】
図１５（ａ）に示すように、チャネル領域１０６ｃとドレイン領域１０６ａとの界面近傍、およびチャネル領域１０６ｃとソース領域１０６ｂとの界面近傍でＢＴＢＴ現象によるホールが生成しやすい。ゲート電極とドレイン近傍の電位差が同じ場合、ゲート絶縁膜の厚さが薄いほどｎ型ＳＯＩ層内での電位変化大きくなってＳＯＩ層内でのエネルギーバンドの曲がりが急激になるため、ゲート絶縁膜の膜厚が薄い方が、このようなホールが発生しやすくなる。
【００８７】
図１５（ｂ）は、本実施の形態における半導体装置１００の構成を示す断面図である。このように、チャネル領域１０６ｃとドレイン領域１０６ａとの界面近傍、およびチャネル領域１０６ｃとソース領域１０６ｂとの界面近傍のＢＯＸ層１１０ａおよびゲート絶縁膜１１２ａの膜厚を他の領域（チャネル領域１０６ｃの中央部）よりも厚くすることにより、ＢＴＢＴ現象によるホールの生成を低減することができる。また、チャネル領域１０６ｃの中央部の絶縁膜の膜厚を薄くすることにより、オフ時にチャネル領域１０６ｃの両表面の電位を低下することができ、オフリーク電流を低減することができる。
【００８８】
なお、本実施の形態における半導体装置１００の構成と、第２の実施の形態で説明した緩衝領域を有する構成とを組み合わせた構成とすることもできる。
【実施例１】
【００８９】
以下、本発明の実施の形態における半導体装置１００のシミュレーション結果の例を説明する。
【００９０】
（例１）
図１６から図１８は、図１に示した構成の半導体装置１００のシミュレーション結果の例を示す図である。第１のゲート電極１１４のゲート長ＬＧＦ＝５０ｎｍ、第２のゲート電極１０８ａのゲート長ＬＧＢ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層１０６の膜厚ＴＳＯＩ＝１０ｎｍ、ＢＯＸ層１１０の膜厚ｔＯＸ＝１．６ｎｍ、ゲート絶縁膜１１２の膜厚１．６ｎｍ、第１のゲート電極１１４および第２のゲート電極１０８ａのｐ型不純物（Ｂ）濃度＝５×１０１９ｃｍ−３、ドレイン領域１０６ａおよびソース領域１０６ｂの濃度のｎ型不純物（Ａｓ）濃度＝５×１０２０ｃｍ−３とした。
【００９１】
図１６（ａ）は、半導体装置１００のチャネル領域１０６ｃを含む領域における深さ（Depth）と不純物の濃度との関係を示す図である。図中に示したｆｒｏｎｔ ｇａｔｅとｂａｃｋ ｇａｔｅは、それぞれ第一ゲート電極１１４、および第２ゲート電極１０８ａに対応する。ここで、第２のゲート電極１０８ａ、チャネル領域１０６ｃ、および第１のゲート電極１１４におけるＡｓ濃度およびＢ濃度を示す。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度は、２．５×１０１９ｃｍ−３、３．０×１０１９ｃｍ−３、３．５×１０１９ｃｍ−３、４．０×１０１９ｃｍ−３、４．５×１０１９ｃｍ−３、５．０×１０１９ｃｍ−３とした。
【００９２】
図１６（ｂ）は、第１のゲート電極１１４および第２のゲート電極１０８ａに印加する電圧（ＶＧＦ＝ＶＧＢ）とドレイン領域１０６ａとソース領域１０６ｂとの間に流れる電流ＩＤＳとの関係を示す図である。ここで、ドレイン領域１０６ａとソース領域１０６ｂとの間には電圧ＶＤＳ＝１．０Ｖを印加した。
【００９３】
図１６（ｂ）に示すように、チャネル領域１０６ｃ中のｎ型不純物濃度が低くなるほど、オフ電流（ＶＧＦ＝ＶＧＢ＝０のときの電流ＩＤＳ）が低下した。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度が３．０×１０１９ｃｍ−３以下の場合、ＶＧＦ＝ＶＧＢ＝０Ｖにおけるオフ電流がＩＤＳ（Ａ）＝１×１０−１１以下になっている。ＳＯＩ層のｎ型不純物濃度をさらに低減するとオフリークは急激に減少するが、同時に、閾値電圧が上昇して、ＶＧＦ＝ＶＧＢ＝１．０Ｖにおけるオン電流が低下してしまう。そこで、以下では、チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝３．０×１０１９ｃｍ−３の場合についてシミュレーションを行った。
【００９４】
図１７は、ＳＯＩ層１０６のチャネル方向（またはソース・ドレイン方向）の電位分布と電子濃度分布を示す図である。ここで、図１６を参照して説明したのと同様の条件で、チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝３．０×１０１９ｃｍ−３とした。第１のゲート電極１１４に印加する電圧ＶＧＦおよび第２のゲート電極１０８ａに印加する電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）を変化させてトランジスタの内部状態の変化を調べた。ＶＤＳ＝１．０Ｖとした。ＶＧＦ＝ＶＧＢを０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖ、２．５Ｖとした。
【００９５】
図１７（ａ）は、半導体装置１００を部分的に示す断面図である。図１７（ｂ）は、図１７（ａ）に示した半導体装置１００のＳＯＩ層１０６の横方向ｘの位置とＳＯＩ層１０６の中央部のポテンシャル（Potential）（Ｖ）との関係を示す図である。電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が０Ｖのときは、チャネル領域１０６ｃの電位が井戸状に落ち込んで電子に対する電位障壁を形成している。一方、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が高くなるにつれて、チャネル領域１０６ｃの電位が上昇する。
【００９６】
図１７（ｃ）は、図１７（ａ）に示した半導体装置１００のＳＯＩ層１０６の横方向ｘの位置とＳＯＩ層１０６の中央部の電子密度（Electron Density）（ｃｍ−３）との関係を示す図である。電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が０Ｖのときは、チャネル領域１０６ｃの電子密度が井戸状に落ち込んで充分に空乏化している。一方、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が高くなるにつれて、チャネル領域１０６ｃの電子密度が指数関数的に上昇している。
【００９７】
図１８は、ＳＯＩ層１０６の深さ方向の電位分布と電子濃度分布を示す図である。動作バイアス条件は、図１７と同じである。
【００９８】
図１８（ａ）は、半導体装置１００を部分的に示す断面図である。図１８（ｂ）は、図１８（ａ）に示した半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部のポテンシャル（Potential）（Ｖ）との関係を示す図である。電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が０Ｖのときは、チャネル領域１０６ｃの電位が第２のゲート電極１０８ａや第１のゲート電極１１４よりも高くなっている。デバイスシミュレータの電位は、真性フェルミポテンシャルを基準にして定義されているため、Ｓｉのバンドギャップを１．１ｅＶとすると、接地しているｎ＋領域とｐ＋領域の電位はそれぞれ＋０．５５Ｖおよび−０．５５Ｖとなる。つまり、接地しているｎ＋ソース領域の電位は、シミュレーション結果を示す図中では０Ｖではなく、＋０．５５Ｖとなる。従って、ＶＧＦ＝ＶＧＢ＝０Ｖの場合、ＳＯＩ層１０６中央部の電位は表面界面や裏面界面の電位より高くなっているが、ソース領域１０６ｂの電位よりは約０．４Ｖ（≒０．５５Ｖ−０．１５Ｖ）も低い値になっており、ソースからドレインに向かって走行しようとする電子に対しては充分高い電位障壁を形成していることがわかる。一方、同じくＶＧＦ＝ＶＧＢ＝０Ｖの場合、表面界面と裏面界面の電位は、ｐ＋ポリＳｉ電極（接地しているので、その電位は−０．５５Ｖ）とｎ型ＳＯＩ層１０６との仕事関数差によって引き下げられており、ＳＯＩ層１０６中央部の電位は、その影響を受けて低下している。一方、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が高くなるにつれて、チャネル領域１０６ｃの電位は、第２のゲート電極１０８ａおよび第１のゲート電極１１４の電位変化の影響を受けて上昇している。
【００９９】
図１８（ｃ）は、図１８（ａ）に示した半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部の電子密度（Electron Density）（ｃｍ−３）との関係を示す図である。電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が０Ｖのときは、チャネル領域１０６ｃの第１のゲート電極１１４および第２のゲート電極１０８ａとの界面付近の電子密度が深さ方向中央部の電子密度よりも低くなっているが、上で説明したように、ｐ＋ポリＳｉゲート電極の影響によって、ソース領域１０６ｂからチャネル領域１０６ｃへの電子の流入が効果的に抑制された結果を示している。一方、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が高くなるにつれて、ＳＯＩ層１０６の電子濃度は指数間的に増加している。ＳＯＩ層１０６全体の電位が＋０．５５Ｖに到達すると、ソース領域１０６ｂとチャネル領域１０６ｃとの間の電子に対する電位障壁が無くなるため、大量の電子がソース領域１０６ｂからチャネル領域１０６ｃへ流入する。電子濃度がＳＯＩ層１０６に与えたｎ型不純物元素の濃度＝３×１０１９ｃｍ−３に達すると、印加したゲート電圧によって、表面界面と裏面界面に電子の蓄積層が形成される。
【０１００】
以上のように、図１に示した構成の半導体装置１００において、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）を切り替えることにより、チャネル領域１０６ｃの電位および電子密度を制御することができ、良好なスイッチング動作が実現できることが示された。
【０１０１】
（例２）
図１９および図２０は、図１０に示した構成の半導体装置１００のシミュレーション結果を示す図である。
図１９は、第１のゲート電極１１４に印加する電圧ＶＧＳとドレイン領域１０６ａとソース領域１０６ｂとの間に流れる電流ＩＤＳとの関係を示す図である。
【０１０２】
第１のゲート電極１１４のゲート長ＬＧＦ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層１０６の膜厚ＴＳＯＩ＝１０ｎｍ、ＢＯＸ層１１０の膜厚ｔＯＸ＝２．０ｎｍとした。第１のゲート電極１１４のｐ型不純物（Ｂ）濃度＝５×１０２０ｃｍ−３、ドレイン領域１０６ａおよびソース領域１０６ｂの濃度のｎ型不純物（Ａｓ）濃度＝５×１０２０ｃｍ−３、チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝１×１０１９ｃｍ−３とした。この条件で、導電層１０８のｐ型不純物（Ｂ）濃度＝５×１０１６ｃｍ−３、５×１０１７ｃｍ−３、５×１０１８ｃｍ−３、５×１０１９ｃｍ−３とした。電圧ＶＤＳ＝１．０Ｖ、半導体基板１０２に印加する電圧ＶＳＵＢ＝０Ｖとした。
【０１０３】
図１９に示すように、導電層１０８のｐ型不純物濃度が高くなるほど、オフ電流（ＶＧＳ＝０のときの電流ＩＤＳ）が低下することが示された。導電層１０８のｐ型不純物（Ｂ）濃度＝５．０×１０１８ｃｍ−３以上の場合、ｌｏｇＩＤＳ（Ａ）＝１ｅ−１１以下である。以下では、導電層１０８のｐ型不純物（Ｂ）濃度＝５．０×１０１９ｃｍ−３の場合についてシミュレーションを行った。
【０１０４】
図２０は、図１０に示した半導体装置１００のＳＯＩ層１０６の深さ方向の電位分布と電子濃度分布を示す図である。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝２×１０１９ｃｍ−３とした以外は図１９を参照して説明したのと同様の条件とした。ＶＧＳを０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖ、２．５Ｖとした。
【０１０５】
図２０（ａ）は、図１０に示した半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部の電位（Potential）（Ｖ）との関係を示す図である。電圧ＶＧＳが０Ｖのときは、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電位は、チャネル領域１０６ｃの深さ方向中央部の電位よりも低くなっている。（これは上述したｐ＋ポリＳｉゲート電極による効果である。）一方、第１のゲート電極１１４に印加する電圧ＶＧＳが高くなるにつれて、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電位は、チャネル領域１０６ｃの深さ方向中央部の電位よりも高くなっている。しかし、チャネル領域１０６ｃの導電層１０８との界面付近の電位は、チャネル領域１０６ｃの中央部の電位よりも低いままである。これは、接地されている導電層１０８による電位引き下げ効果による。
【０１０６】
図２０（ｂ）は、図１０に示した半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部の電子密度（Electron Density）（ｃｍ−３）との関係を示す図である。電圧ＶＧＳが０Ｖのときは、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電子密度がチャネル領域１０６ｃの深さ方向中央部の電子密度よりも低くなっている。一方、第１のゲート電極１１４に印加する電圧ＶＧＳが高くなるにつれて、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電子密度は、深さ方向中央部の電子密度よりも高くなっている。しかし、チャネル領域１０６ｃの導電層１０８との界面付近の電子密度は、中央部の電子密度よりも低いままである。
【０１０７】
図２１は、図１６〜図１８を参照して説明した例１と、図１９および図２０を参照して説明した例２の構成における閾値電圧Ｖｔｈ（Ｖ）とオン電流ＩＯＮ（ＶＧ＝１Ｖ）の関係を示す図である。上述したように、例２の図１０に示した構成においても、導電層１０８のｐ型不純物（Ｂ）濃度を所定値以上とすることにより、トランジスタオフ時のドレイン領域１０６ａおよびソース領域１０６ｂ間の導通を遮断してオフリークを低減することができることが示された。しかし、トランジスタオン状態（ＶＧ＝１Ｖにおける）の電流が、例１の構成に比べて低くなっている。この原因は、ＶＧ＝１Ｖを印加しても、接地されたｐ＋型導電層１０８の影響を受けて低下した結果、電子密度が増加しなかったためである。
【０１０８】
（例３）
図２２は、図１０に示した構成の半導体装置１００の他の例のシミュレーション結果を示す図である。ここで、ＳＯＩ層１０６の膜厚ＴＳＯＩが例２と異なる。第１のゲート電極１１４のゲート長ＬＧＦ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層１０６の膜厚ＴＳＯＩ＝３０ｎｍ、ＢＯＸ層１１０の膜厚ｔＯＸ＝２．０ｎｍ、ゲート絶縁膜１１２の膜厚２．０ｎｍとした。また、第１のゲート電極１１４のｐ型不純物（Ｂ）濃度＝５×１０１９ｃｍ−３、ドレイン領域１０６ａおよびソース領域１０６ｂのｎ型不純物（Ａｓ）濃度＝５×１０２０ｃｍ−３とした。
【０１０９】
図２２（ａ）は、導電層１０８中のｐ型不純物濃度を変化させた際の半導体装置１００のＳＯＩ層１０６の深さとＳＯＩ層１０６の中央部の電位（Potential）（Ｖ）との関係を示す図である。ここで、第１のゲート電極１１４に印加電圧ＶＧＳ＝０Ｖである。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝１．０×１０１６ｃｍ−３、導電層１０８のｐ型不純物（Ｂ）濃度＝５×１０１９ｃｍ−３、５×１０１８ｃｍ−３、５×１０１７ｃｍ−３、１×１０１７ｃｍ−３、５×１０１６ｃｍ−３とした。導電層１０８中のｐ型不純物濃度が高くなるにつれて、チャネル領域１０６ｃの導電層１０８との界面付近の電位が下がっている。
【０１１０】
図２２（ｂ）は、第１のゲート電極１１４に印加する電圧ＶＧＳ（Ｖ）とオフ電流ｌｏｇＩＤＳ（Ａ）との関係を示す図である。導電層１０８中のｐ型不純物濃度が高くなるにつれて、オフ電流が低下している。
【０１１１】
次に、導電層１０８中のｐ型不純物濃度＝５×１０１９ｃｍ−３として、閾値を所望の値まで低下させることを目的としてチャネル領域１０６ｃ中のｎ型不純物濃度を変化させた場合のシミュレーションを行った。図２３は、チャネル領域１０６ｃ中のｎ型不純物濃度を変化させた際の半導体装置１００のＳＯＩ層１０６の深さとＳＯＩ層１０６の中央部の電位（Potential）（Ｖ）との関係を示す図である。ここで、第１のゲート電極１１４と導電層１０８は接地している。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝１．０×１０１６ｃｍ−３、１．０×１０１７ｃｍ−３、１．０×１０１８ｃｍ−３、１．５×１０１８ｃｍ−３、２．０×１０１８ｃｍ−３とした。その他の条件は図２２で説明したのと同様とした。チャネル領域１０６ｃ中のｎ型不純物濃度が高くなるにつれて、チャネル領域１０６ｃの中央部の電位が上がっている。
【０１１２】
図２３（ｂ）は、第１のゲート電極１１４に印加する電圧ＶＧＳ（Ｖ）と電流ｌｏｇＩＤＳ（Ａ）との関係を示す図である。チャネル領域１０６ｃ中のｎ型不純物濃度が高くなるにつれて、閾値が低下している。
【０１１３】
次に、導電層１０８中のｐ型不純物濃度＝５×１０１９ｃｍ−３、チャネル領域１０６ｃ中のｎ型不純物濃度＝１．５×１０１８ｃｍ−３として第１のゲート電極１１４に印加する電圧ＶＧＳを変化させたシミュレーションを行った。図２４に結果を示す。導電層１０８は接地している。第１のゲート電極１１４に印加する電圧ＶＧＳを高くすると、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電位は上昇するが、導電層１０８との界面付近の電位は低下したままである。
【０１１４】
（例４）
図２５は、図１に示した構成の半導体装置１００の他の例のシミュレーション結果を示す図である。ここで、ＳＯＩ層１０６の膜厚ＴＳＯＩが例１と異なる。第１のゲート電極１１４のゲート長ＬＧＦ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層１０６の膜厚ＴＳＯＩ＝３０ｎｍ、ＢＯＸ層１１０の膜厚ｔＯＸ＝２．０ｎｍ、ゲート絶縁膜１１２の膜厚２．０ｎｍとした。また、第１のゲート電極１１４のｐ型不純物（Ｂ）濃度＝５×１０１９ｃｍ−３、第２のゲート電極１０８ａ中のｐ型不純物濃度＝１×１０１８ｃｍ−３、チャネル領域１０６ｃ中のｎ型不純物濃度＝１．０×１０１８ｃｍ−３、ドレイン領域１０６ａおよびソース領域１０６ｂの濃度のｎ型不純物濃度＝５×１０２０ｃｍ−３とした。第１のゲート電極１１４および第２のゲート電極１０８ａに印加する電圧ＶＧＳを変化させて電位状態を調べた。ＶＤＳ＝１．０Ｖとした。ＶＧＳを０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖとした。
【０１１５】
図２５（ａ）は、半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部のポテンシャル（Ｖ）との関係を示す図である。図２５（ｂ）は、半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部の電子密度（ｃｍ−３）との関係を示す図である。電圧ＶＧＳが高くなるにつれて、チャネル領域１０６ｃの第１のゲート電極１１４および第２のゲート電極１０８ａとの界面付近の電位がチャネル領域１０６ｃの深さ方向中央部の電位よりも高くなっている。
【０１１６】
（例５）
図２６は、本発明の実施の形態における半導体装置１００の比較例の半導体装置１の構成を示す断面図である。半導体装置１は、ｐ型半導体基板２と、半導体基板２上に形成された絶縁層５と、絶縁層５上に形成されたＳＯＩ層６と、ＳＯＩ層６上に形成されたゲート電極１４とを含む。ＳＯＩ層６は、ドレイン領域６ａと、ソース領域６ｂと、ドレイン領域６ａとソース領域６ｂとの間に設けられたチャネル領域６ｃとを含む。ドレイン領域６ａ、ソース領域６ｂおよびチャネル領域６ｃはいずれも同じ第１導電型を有する。ここで、第１導電型はｎ型である。ＳＯＩ層６は、半導体装置１００のＳＯＩ層１０６と同様の構成を有する。
【０１１７】
半導体装置１は、ＳＯＩ層６のチャネル領域６ｃとゲート電極１４との間に設けられたゲート絶縁膜１２、ゲート電極１４の側壁に設けられた絶縁層１６、ならびにドレイン領域６ａおよびソース領域６ｂ上に設けられた第１導電型のエピタキシャル層６６をさらに含む。
【０１１８】
図２７および図２８は、図２６に示した構成の半導体装置１のシミュレーション結果を示す図である。ゲート電極１４のゲート長ＬＧＦ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層６の膜厚ＴＳＯＩ＝３０ｎｍ、ゲート絶縁膜１２の膜厚２．０ｎｍ、ＢＯＸ層（絶縁層５）の膜厚ｔＯＸ＝１００ｎｍとした。
【０１１９】
図２７（ａ）は、半導体基板２中のｐ型不純物濃度を５×１０１６ｃｍ−３としてチャネル領域６ｃ中のｎ型不純物濃度を変化させた際のドレイン領域６ａとソース領域６ｂとの間に流れる電流（Ａ）とゲート電極１４に印加する電圧ＶＧＳ（Ｖ）との関係を示す図である。ｐ型半導体基板２は接地している。チャネル領域６ｃのｎ型不純物濃度＝１×１０１８ｃｍ−３、１×１０１６ｃｍ−３、１×１０１４ｃｍ−３、１×１０１２ｃｍ−３、１．５×１０１０ｃｍ−３とした。
【０１２０】
チャネル領域６ｃのｎ型不純物濃度を１×１０１８ｃｍ−３から１×１０１６ｃｍ−３に低下させると、オフ電流（電圧ＶＧＳ＝０のときの電流）がＩＤＳ（Ａ）＝１０−１０程度まで低下したが、チャネル領域６ｃのｎ型不純物濃度を１×１０１６ｃｍ−３より低くしても、オフ電流はこれ以上低下しなかった。
【０１２１】
図２７（ｂ）は、チャネル領域６ｃ中のｎ型不純物濃度を１×１０１６ｃｍ−３としてｐ型半導体基板２中のボロン濃度を変化させた際のドレイン領域６ａとソース領域６ｂとの間に流れる電流ＩＤＳ（Ａ）とゲート電極１４に印加する電圧ＶＧＳ（Ｖ）との関係を示す図である。ｐ型半導体基板２中のボロン濃度＝５×１０１９ｃｍ−３、５×１０１６ｃｍ−３とした。半導体基板２中のボロン濃度を変化させても、オフ電流は１０−１０（Ａ）程度以下には低下しなかった。
【０１２２】
図２８は、図２６に示した半導体装置１のＳＯＩ層６の深さ（μｍ）と電位（Potential）（Ｖ）との関係を示す図である。図２８（ａ）は、図２７（ａ）を参照して説明したのと同様の条件、図２８（ｂ）は、図２７（ｂ）を参照して説明したのと同様の条件である。
【０１２３】
例５に示したように、図２６に示した半導体装置１においては、チャネル領域６ｃ中の不純物濃度や半導体基板２中の不純物濃度を変化させても、オフリーク電流を所望値まで低減することができなかった。一方、例３に示したように、チャネル領域１０６ｃの裏面側に膜厚の薄いＢＯＸ層１１０を介して導電層１０８を設け、導電層１０８中の不純物濃度やチャネル領域１０６ｃ中の不純物濃度を適宜設定することにより、オフリーク電流を低減することができた。両者の最も大きな違いは、ＳＯＩ層下部の導電層との間の距離、および絶縁層の膜厚である。ＳＯＩ層下部の導電層との間の距離が長く、絶縁層の厚さが１００ｎｍ程度であると、ドレイン電圧による電気力線が絶縁層の中に浸透する。そのため、図２８に示したように、チャネル領域中央部付近の裏面界面の表面電位が上昇してしまう。その結果、ＶＧＳ＝０Ｖにおける裏面界面の電位が０．２Ｖ程度まで上昇し、ソース領域の電子に対する電位障壁が低下し、オフリークが増加する。ｔＯＸ＝１００ｎｍの場合に、ｐ型Ｓｉ基板のボロン濃度を高くしても、ＳＯＩ層との仕事関数差の効果が顕著に現れなかったのも、ＳＯＩ層下部の導電層との間の距離、および絶縁層の膜厚絶縁層の厚さが原因である。
【０１２４】
一方、ゲート電極１４に印加する電圧ＶＧＳを高くすると、チャネル領域６ｃのゲート電極１４との界面付近の電位は上昇するが、半導体基板２との界面付近の電位は低下したままである。
【０１２５】
なお、図２４に示したように、例３の構成においては、第１のゲート電極１１４に印加する電圧を高くしても、チャネル領域１０６ｃの裏面側の電位が低下したままだった。これによって、オン電流が低減してしまうと考えられる。一方、例４に示したように、チャネル領域１０６ｃの裏面側に、電圧印加可能な第２のゲート電極１０８ａを設けることにより、リーク電流を低減することができるとともに、オン時にシリコン層の表面側と裏面側から電圧を印加することができ、オン電流を増大させることができる。
【０１２６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【０１２７】
以上の実施の形態において、第１導電型をｎ型、第２導電型をｐ型としたトランジスタを例として説明したが、第１導電型をｐ型、第２導電型をｎ型としたトランジスタとすることもできる。
【０１２８】
また、以上の実施の形態において、第１のゲート電極１１４および導電層１０８がドープトシリコンの場合を例として説明したが、これらは、Ｍｏ、Ｗ等の高融点金属、Ｓｉ−Ｇｅ、またはポリサイド等により構成することもできる。
【０１２９】
また、本発明は、以下の形態も含むことができる。
（１）シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域と前記ソース領域との間、および前記チャネル領域と前記ドレイン領域との間にそれぞれ設けられ、前記チャネル領域よりも低濃度の前記第１導電型の緩衝領域と、
を含む半導体装置。
【０１３０】
（２）シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域と前記ソース領域との間、および前記チャネル領域と前記ドレイン領域との間において、それぞれ、前記シリコン層と絶縁層との界面に選択的に形成された第２導電型の緩衝領域と、
を含む半導体装置。
【０１３１】
（３）シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
を含み、
前記ゲート絶縁膜は、前記チャネル領域と前記ソース領域との界面近傍、および前記チャネル領域と前記ドレイン領域との界面近傍と接する領域の膜厚が前記チャネル領域と接する他の領域の膜厚よりも厚い半導体装置。
【０１３２】
以上の構成によっても、ＢＴＢＴ現象によるホールの発生を低減することができ、オフリーク電流を低減することができる。
【図面の簡単な説明】
【０１３３】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図９】ＳＯＩ層の構成を示す模式図である。
【図１０】本発明の実施の形態における半導体装置の構成の他の例を示す図である。
【図１１】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１２】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１３】緩衝領域に注入するボロンの濃度を変化させた際の、ゲート電圧Ｖｇと電流ＩＤＳとの関係を示す図である。
【図１４】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１５】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１６】図１に示した構成の半導体装置のシミュレーション結果を示す図である。
【図１７】図１に示した構成の半導体装置のシミュレーション結果を示す図である。
【図１８】図１に示した構成の半導体装置のシミュレーション結果を示す図である。
【図１９】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２０】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２１】実施例におけるトランジスタオン時の閾値電圧Ｖｔｈ（Ｖ）と電流ＩＯＮとの関係を示す図である。
【図２２】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２３】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２４】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２５】図１に示した構成の半導体装置１００のシミュレーション結果を示す図である。
【図２６】本実施の形態における半導体装置の比較例である半導体装置の構成を示す図である。
【図２７】図２６に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２８】図２６に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２９】ドレイン領域およびチャネル領域をすべて同導電型のトランジスタの構成を示す図である。
【符号の説明】
【０１３４】
１００ 半導体装置
１０２ 半導体基板
１０４ 絶縁層
１０５ 絶縁層
１０６ ＳＯＩ層
１０６ａ ドレイン領域
１０６ｂ ソース領域
１０６ｃ チャネル領域
１０６ｄ 緩衝領域
１０６ｅ 緩衝領域
１０８ 導電層
１０８ａ 第２のゲート電極
１０９ 絶縁層
１１０ ＢＯＸ層
１１２ ゲート絶縁膜
１１４ 第１のゲート電極
１１６ 絶縁層
１２０ ゲート電極
１５０ ポリシリコン層
１５２ 絶縁層
１５４ 絶縁層
１５６ シリコン層
１５８ 絶縁層
１６０ ポリシリコン層
１６２ 絶縁層
１６４ 絶縁層
１６６ エピタキシャル層
１６８ サイドウォール
１６９ 絶縁層
１７０ シリサイド層
１７１ シリサイド層
１７２ コンタクト
１７４ シリサイド層
１８０ 金属層
１９０ ｐ型不純物領域
１９０ａ ｐ型不純物領域
１９０ｂ ｐ型不純物領域
２００ 第１のＳＯＩ層
２０２ 絶縁層
２０４ 第２のＳＯＩ層
２０６ 絶縁層
２０８ ポリシリコン層
２１０ 絶縁層
２１２ ポリシリコン層
２１４ 絶縁層
２１６ 絶縁層
２１８ エピタキシャル層
２２０ サイドウォール
２２２ 絶縁層
２２４ コンタクト
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくにトランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ集積回路の集積密度は急速に増加し続けているが、集積回路を構成する微細ＭＯＳトランジスタを安定に動作させるためには、様々な構造パラメータを最適化しなければならない。たとえば、ソース・ドレイン間のパンチスルー現象によるオフ状態のリーク電流（オフリーク）の急増を抑制するためには、チャネル領域の不純物濃度を増加しなければならない。その結果、チャネル領域の不純物濃度は素子の微細化と共に増加し、サブ０．１ミクロン世代の素子では、概ね１×１０１８ｃｍ−３以上の濃度が必要になる。チャネル領域の不純物濃度がこのように増加すると、チャネル移動度の低下やｐｎ接合逆方向リーク電流の増加などの問題が生じる。素子の微細化に伴う上記二つの課題のうち、特に、ｐｎ接合逆方向リーク電流の増加は極めて深刻である。これは、チャネル領域の不純物濃度が概ね１０１８ｃｍ−３以上になると、ｐｎ接合のゼロバイアス状態における空乏層幅が急激に減少し、１Ｖ程度の低電源電圧動作においても逆方向リーク電流が著しく増加して、集積回路システム全体の待機時消費電力が急増してしまうためである。
【０００３】
特許文献１には、ＳＯＩ基板のＳｉ層にｐｎ接合が存在せず、ソース領域、ドレイン領域およびチャネル領域のいずれもが同導電型のシングルゲート型ＣＭＯＳが開示されている。ここで、ゲート絶縁膜として高誘電率ゲート絶縁膜が用いられている。該ＣＭＯＳは、蓄積状態において動作させることを特徴としており、反転状態で動作する通常の素子と比べて、チャネルが基板表面から数ｎｍ離れたところに形成されるため、ゲート絶縁膜中に存在する固定電荷による移動度の低下が少なくできるとされている。
【０００４】
また、特許文献２や非特許文献１には、ｐ型のチャネル領域の両側に隣接するそれぞれ高不純物密度のｎ型ドレイン領域とｎ型ソース領域と、チャネル領域を挟んで互いに対向する第１のゲート電極と第２のゲート電極とを有するダブルゲート型ＭＯＳＦＥＴが開示されている。ダブルゲート構造とすることにより、従来のチャネル領域をソース領域およびドレイン領域と反対導電型としたトランジスタにおける短チャネル効果が抑制できることが期待されている。また、チャネルが２つ形成されるため、ドレイン電流を大きくすることも期待されている。
【特許文献１】特開２００４−２４７６４１号公報
【特許文献２】特開平９−１６７８３９号公報
【非特許文献１】Y. Hayashi et al., Solid-State Electronics, 27, 8/9, p.827 (1985)
【非特許文献２】F. Balestra et al. IEEE Electron Device Letters, vol. EDL-8, No.9, p. 410 (1987)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ソース領域、ドレイン領域およびチャネル領域をすべて同導電型のたとえばｎ型としたトランジスタは、「ｎ型抵抗」の上面にゲート酸化膜を介してゲート電極を設けただけの構造になる。そのため、図２９（ａ）に示すように、ソース・ドレイン間、およびドレイン（Ｄ）−基板（substrate）間が常に導通状態になってしまう。ドレイン（Ｄ）−基板（substrate）間の電流経路は、図２９（ｂ）に示すように、埋め込み酸化膜（ＢＯＸ：buried oxide）層を有するＳＯＩ （silicon-on-insulator）基板を用いることにより遮断できる。しかし、ＳＯＩ基板を用いただけでは、ソース−ドレイン間の横方向電流経路を遮断することはできない。ソース領域、ドレイン領域およびチャネル領域を同導電型としたトランジスタを機能させるためには、この電流経路を遮断しなければならない。このようなソース領域、ドレイン領域およびチャネル領域を同導電型としたトランジスタは、チャネル領域をソース領域およびドレイン領域と反対導電型とした従来のトランジスタとは全く違う原理で動作しており、良好なスイッチング動作を実現するためには、ソース−ドレイン間の導通を良好に遮断する仕組みを新たに導入することが求められる。
【０００６】
特許文献１に記載のトランジスタにおいて、チャネル部を完全に空乏化することにより素子をオフ状態にすると記載されている。しかし、本発明者の検討により、特許文献１に記載の構成では、１Ｖ程度の低電源電圧動作を想定した場合、オフ時のリーク電流が大きく、実用的な観点から問題があることが明らかになった。
【０００７】
また、特許文献２に記載のダブルゲート型ＮＭＯＳは、通常のＮＭＯＳトランジスタと同様に、ｐ型のチャネル領域を有し、かつ、パンチスルーを抑制するために、ソース・ドレインのｐｎ接合位置近傍に選択的にｐ型不純物元素を付加する構造になっている。その結果、このダブルゲート型ＭＯＳＦＥＴでは、チャネル領域不純物濃度の増加に起因するｐｎ接合リーク電流の急増という深刻な問題を解決することは困難である。
【課題を解決するための手段】
【０００８】
本発明者は、図２９（ｂ）に示したように、ＳＯＩ基板を用いるとともにドレイン領域、ソース領域およびチャネル領域を同導電型としたシングルゲート型ＳＯＩトランジスタにおいて、オフ時のリーク電流が大きくなってしまう原因をデバイスシミュレータを用いて種々検討した。その結果、ＳＯＩ層とＢＯＸ層との界面にリークパスが形成されていることを見出した。これは、ドレイン電圧の影響によってＳＯＩ層（ＢＯＸ層上のＳｉ層）と ＢＯＸ層との界面の電位が上昇してしまうためである。つまり、ソース−ドレイン間の導通を良好に遮断するためには、チャネル領域の裏面界面（back interface（基板側のＢＯＸ／ＳＯＩ層界面））の表面電位を、表面界面（front interface（表面側のゲート絶縁膜／ＳＯＩ層界面））と同程度のレベルまで低下させる必要がある。
【０００９】
ドレイン領域、ソース領域およびチャネル領域を同導電型としたＳＯＩ型トランジスタにおいて、ソース、ゲート電極および基板の電位を０Ｖに固定した状態で、ドレインにたとえば１Ｖの電圧を印加すると、表面界面と裏面界面の電位が充分低下していない場合には、ドレインからソースに向かって電流が流れる。従って、この電流を遮断するためには、表面界面、裏面界面、及びＳＯＩ層の電位を低下させることによって、ＳＯＩ層内のキャリアー密度を充分低下させなければならない。チャネル領域の表面界面の表面電位は、ＳＯＩ層とゲート電極間の仕事関数差の増加とともに低下する。また、チャネル領域の裏面界面の表面電位は、ＳＯＩ層と基板間の仕事関数差の増加とともに低下する。また、各表面電位は、それぞれ、ゲート絶縁膜膜厚とＢＯＸ膜厚の減少とともに低下する。したがって、ＳＯＩ層のｎ型不純物濃度が一定の場合、ＳＯＩ層の両界面電位を低下させるためには、ゲート電極および基板の仕事関数を高めるとともに、ゲート絶縁膜膜厚とＢＯＸ膜厚を薄くする方法が効果的である。
【００１０】
本発明によれば、
シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、
前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
を含み、
前記チャネル領域の下方にドープトシリコンまたは金属からなる導電層が前記シリコン層の膜厚よりも狭い間隔で設けられ、前記チャネル領域と前記導電層との間に前記絶縁層が設けられた半導体装置が提供される。
【００１１】
このような構成により、導電層の仕事関数により、シリコン層のチャネル領域の裏面側の表面電位も低下することができ、ソース−ドレイン間の導通を良好に遮断することができる。
【００１２】
ここで、シリコン層は、単結晶または多結晶からなる。また、絶縁膜の膜厚は、シリコン酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）とすることができる。
【００１３】
なお、導電層は、ＳＯＩ基板において、シリコン基板上に設けられた構成とすることができる。また、導電層としてシリコン基板を用いることもできる。ソース・ドレインおよびチャネル領域を第１導電型で構成した場合、導電層は、シリコン材料により構成され、前記第１導電型と反対の第２導電型の不純物を含むドープトシリコン、Ｓｉ−Ｇｅ、ポリサイド、またはＭｏ、Ｗ等の高融点金属等により構成することができる。また、導電層は、ゲート電極と同じ材料により構成することもできる。
【００１４】
本発明の半導体装置において、前記導電層は、電圧印加可能に構成することができる。導電層は、ゲート電極と電気的に接続されてゲート電極と同電圧が印加される構成とすることもでき、ゲート電極と電気的に接続されず、独立に制御される構成とすることもできる。
【００１５】
シリコン層の裏面側に設けられた導電層にも電圧印加可能な構成とすることにより、トランジスタのオン時にシリコン層の表面側と裏面側から電圧を印加することができ、シリコン層の両表面の電位を上昇させることができ、オン電流を増大させることができる。
【００１６】
本発明によれば、
シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成された第１のゲート絶縁膜および前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記ＳＯＩ基板内に、前記チャネル領域を挟んで前記第１のゲート電極と対向して設けられた第２のゲート電極および前記チャネル領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁膜と、
を含む半導体装置が提供される。
【００１７】
ここで、第１のゲート絶縁膜および第２のゲート絶縁膜は、それぞれ、シリコン層に接して設けた構成とすることができる。
【００１８】
このような構成とすることにより、トランジスタのオフ時には第１のゲート電極および第２のゲート電極の仕事関数の影響によりリーク電流を低減することができるとともに、オン時にシリコン層の表面側と裏面側から電圧を印加することができ、オン状態における電流駆動能力を飛躍的に向上することができる。
【００１９】
本発明のＭＯＳトランジスタは、チャネル領域の不純物濃度の増加に起因するｐｎ接合逆方向リーク電流の急増という問題を解決するために、通常のＭＯＳトランジスタからソース・ドレインｐｎ接合を排除した第１導電型半導体薄膜だけで構成されており、また、パンチスルーによるオフリークの急増を抑制するために、前記半導体薄膜のチャネル領域の上下と側面を覆うゲート絶縁膜とゲート電極で構成される。
【００２０】
本発明によれば、
シリコン基板上に第１の絶縁層、第１の導電層、第２の絶縁層、当該第２の絶縁層よりも膜厚が厚い第１導電型のシリコン層および当該シリコン層よりも膜厚が薄い第３の絶縁層がこの順で形成された積層構造上に、ゲート電極を形成する工程と、
前記シリコン層の前記ゲート電極が形成された領域下以外の領域に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域およびドレイン領域を形成する工程と、
を含む半導体装置の製造方法が提供される。
【発明の効果】
【００２１】
本発明によれば、ソース、ドレインおよびチャネルが同導電型で構成されたトランジスタにおいて、ソース−ドレイン間の導通を良好に遮断することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２３】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。
半導体装置１００は、半導体基板１０２と、半導体基板１０２上に形成された絶縁層１０５と、絶縁層１０５上に形成されたＳＯＩ層（シリコン層）１０６と、ＳＯＩ層１０６上に形成された第１のゲート電極１１４と、絶縁層１０５中に形成された導電層１０８とを含む。ここで、導電層１０８は、第２のゲート電極１０８ａとして機能するように構成することができる。絶縁層１０５とＳＯＩ層１０６とによりＳＯＩ基板が構成される。
【００２４】
ＳＯＩ層１０６は、ドレイン領域１０６ａと、ソース領域１０６ｂと、ドレイン領域１０６ａとソース領域１０６ｂとの間に設けられたチャネル領域１０６ｃとを含む。本実施の形態において、ドレイン領域１０６ａ、ソース領域１０６ｂおよびチャネル領域１０６ｃはいずれも同じ第１導電型を有する。ここで、第１導電型はｎ型である。チャネル領域１０６ｃはドレイン領域１０６ａおよびソース領域１０６ｂに接して設けられた構成とすることができる。
【００２５】
半導体装置１００は、ＳＯＩ層１０６のチャネル領域１０６ｃと導電層１０８との間に設けられたＢＯＸ層１１０、チャネル領域１０６ｃと第１のゲート電極１１４との間に設けられたゲート絶縁膜１１２、第１のゲート電極１１４の側壁に設けられた絶縁層１１６、ならびにドレイン領域１０６ａおよびソース領域１０６ｂ上に設けられた第１導電型のエピタキシャル層１６６をさらに含む。エピタキシャル層１６６を設けることにより、ソース・ドレインの寄生抵抗を低減することができる。
【００２６】
本実施の形態におけるトランジスタのスイッチング動作を良好にするためには、トランジスタのオフ時に、チャネル領域１０６ｃの表面界面と裏面界面の表面電位を低下させるとともに、ＳＯＩ層１０６中央部の電位も低下させる必要がある。ＳＯＩ層１０６の膜厚、ゲート絶縁膜１１２の膜厚、ＢＯＸ層１１０の膜厚、チャネル領域１０６ｃの不純物濃度、第一のゲート電極１１４および第二のゲート電極１０８ａの仕事関数等を適切に設定することにより、ドレイン領域１０６ａおよびソース領域１０６ｂ間の導通を良好に遮断することができる。
【００２７】
本実施の形態において、ＢＯＸ層１１０およびゲート絶縁膜１１２の膜厚は、ＳＯＩ層１０６の膜厚よりも薄くなるように構成することができる。ＢＯＸ層１１０の膜厚は、たとえば１０ｎｍ以下とすることができる。また、ゲート絶縁膜１１２の膜厚は、たとえば１０ｎｍ以下とすることができる。
【００２８】
本実施の形態において、半導体基板１０２は、第１導電型とは反対の第２導電型とすることができる。ここで、第２導電型はｐ型である。
【００２９】
第１のゲート電極１１４および導電層１０８は、それぞれ、少なくともゲート絶縁膜１１２およびＢＯＸ層１１０との界面近傍における仕事関数が概ね４．５ｅＶ以上となるように構成することができる。本実施の形態において、導電層１０８および第１のゲート電極１１４は、ＳｉやＳｉ−Ｇｅ等のシリコン系材料、またはＷやＭｏ等の高融点金属により構成することができる。シリコン系材料の場合、導電層１０８および第１のゲート電極１１４は、第１導電型とは反対の第２導電型不純物を含むドープトシリコンとすることができる。
【００３０】
第１のゲート電極１１４および導電層１０８をドープトシリコンにより構成した場合、ドープトシリコン中の不純物濃度を調整することにより、第１のゲート電極１１４および導電層１０８の仕事関数を調整することができる。第１のゲート電極１１４および導電層１０８のｐ型不純物濃度は、たとえば１×１０２０ｃｍ−３以上とすることができる。これにより、第１のゲート電極１１４および導電層１０８の仕事関数を増加させることができ、ＳＯＩ層１０６との仕事関数差を増加させて各表面電位を低下させることができる。そのため、ソース−ドレイン間の導通を良好に遮断することができる。
【００３１】
また、チャネル領域１０６ｃの不純物濃度を低減すれば、第１のゲート電極１１４および導電層１０８のｐ型不純物濃度は、たとえば１×１０２０ｃｍ−３より低くとすることもできる。
【００３２】
また、ＧＩＤＬ（Gate Induced Drain Leakage）を低減するという観点からは、第１のゲート電極１１４および導電層１０８のｐ型不純物濃度は、たとえば３×１０１９ｃｍ−３以下とすることもできる。第１のゲート電極１１４および導電層１０８のｐ型不純物濃度を５×１０１７ｃｍ−３〜５×１０１８ｃｍ−３程度に抑えた場合でも、ＳＯＩ層１０６の不純物濃度を調整することにより、ＳＯＩ層１０６と第１のゲート電極１１４および導電層１０８との仕事関数差を制御することができる。
【００３３】
なお、第１のゲート電極１１４と導電層１０８の仕事関数は、実質的に同じになるように構成することができる。また、ＢＯＸ層１１０の膜厚およびゲート絶縁膜１１２の膜厚（ＥＯＴ）は、実質的に同じ値に設定することができる。これにより、ＳＯＩ層１０６の表面界面と裏面界面の表面電位を同じ値にすることができる。
【００３４】
本実施の形態において、ドレイン領域１０６ａおよびソース領域１０６ｂの不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。エピタキシャル層１６６は、ドレイン領域１０６ａおよびソース領域１０６ｂと実質的に同じ不純物濃度を有するようにすることができる。チャネル領域１０６ｃの不純物濃度は、ドレイン領域１０６ａやソース領域１０６ｂの不純物濃度よりも低くすることができる。チャネル領域１０６ｃの不純物濃度は、たとえば５×１０１８ｃｍ−３とすることができる。ただし、これらの最適値は、ゲート絶縁膜の膜厚など、他のパラメータにも依存する。
【００３５】
次に、以上のように構成された半導体装置１００の動作を説明する。
トランジスタをオフとする際には、第１のゲート電極１１４および導電層１０８には電圧を印加しない。この状態において、第１のゲート電極１１４および導電層１０８の仕事関数により、チャネル領域１０６ｃの表面界面および裏面界面の表面電位を低下させる。これにより、ドレイン領域１０６ａとソース領域１０６ｂとの間の導通を良好に遮断することができる。
【００３６】
トランジスタをオンとする際には、第１のゲート電極１１４および導電層１０８にそれぞれ所定の電圧を印加する。これにより、チャネル領域１０６ｃの電位が上昇し、表面界面と裏面界面に蓄積層が形成され、ドレイン領域１０６ａおよびソース領域１０６ｂ間が導通して電流が流れる。
【００３７】
次に、半導体装置１００の製造手順を説明する。図２から図４は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。
本実施の形態において、半導体装置１００は、半導体基板１０２上に絶縁層１０５（第１の絶縁層）、導電層１０８（第１の導電層）、ＢＯＸ層１１０（第２の絶縁層、絶縁層１０５の一部）、ＢＯＸ層１１０よりも膜厚が厚いｎ型（第１導電型）のＳＯＩ層１０６（シリコン層）およびＳＯＩ層１０６よりも膜厚が薄いゲート絶縁膜１１２（第３の絶縁層）がこの順で形成された積層構造上に、第１のゲート電極１１４を形成する工程と、ＳＯＩ層１０６の第１のゲート電極１１４が形成された領域下以外の領域に、ｎ型の不純物を導入して、第１導電型のドレイン領域１０６ａおよびソース１０６ｂを形成する工程と、を含む。以下、詳述する。
【００３８】
まず、ｐ型半導体基板１０２上に絶縁層１０４（たとえば膜厚約５０〜３００ｎｍ）およびポリシリコン層１５０（たとえば膜厚約１００ｎｍ）を順次形成する（図２（ａ））。本実施の形態において、絶縁層１０４は、シリコン酸化（ＳｉＯ２）膜とすることができる。また、ポリシリコン層１５０は、ｐ型（ｐ＋）とすることができる。ポリシリコン層１５０の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。
【００３９】
つづいて、ＲＩＥ（Reactive Ion Etching）により、ポリシリコン層１５０を所定形状にエッチングして第２のゲート電極１０８ａを形成する（図２（ｂ））。ここで、第２のゲート電極１０８ａの横幅は、後に形成する第１のゲート電極１１４の横幅より広く形成することができる。このように第２のゲート電極１０８ａの横幅を広く形成することにより、第１のゲート電極１１４と第２のゲート電極１０８ａとの位置あわせを容易に行うことができる。他の例において、図１に示したように、第１のゲート電極１１４と第２のゲート電極１０８ａとの幅は略等しい構成とすることもできる。
【００４０】
次いで、絶縁層１０４および第２のゲート電極１０８ａ上に絶縁層１５２を形成する。絶縁層１５２は、ＨＴＯ（High Temperature Oxide）膜により構成することができる。所望の厚さのＨＴＯ膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）により、絶縁層１５２を平坦化して第２のゲート電極１０８ａの上面を露出させる（図２（ｃ））。絶縁層１０５は、絶縁層１０４および絶縁層１５２により構成される。
【００４１】
つづいて、第２のゲート電極１０８ａおよび絶縁層１５２上に絶縁層１５４（たとえば膜厚約１．５〜３ｎｍ）、シリコン層１５６（たとえば膜厚約５〜１０ｎｍ）、絶縁層１５８（たとえば膜厚約１．５〜３ｎｍ）、ポリシリコン層１６０（たとえば膜厚約１００ｎｍ）および絶縁層１６２（たとえば膜厚約１０〜３０ｎｍ）を順次形成する（図３（ａ））。絶縁層１５４、絶縁層１５８および絶縁層１６２は、ＨＴＯ膜により構成することができる。シリコン層１５６は、ｎ型とすることができる。シリコン層１５６の不純物濃度は、たとえば５×１０１８ｃｍ−３とすることができる。シリコン層１５６は、ポリシリコン（多結晶シリコン）とすることができる。また、ポリシリコン層１６０は、ｐ型（ｐ＋）とすることができる。ポリシリコン層１６０の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。
【００４２】
次いで、ＲＩＥにより、絶縁層１６２およびポリシリコン層１６０を所定形状にエッチングして第１のゲート電極１１４を形成する（図３（ｂ））。
【００４３】
その後、全面に絶縁層１６４を形成する。絶縁層１６４は、ＨＴＯ膜により構成することができる。つづいて、絶縁層１６４をエッチングして第１のゲート電極１１４の側壁に設けられたサイドウォール（たとえば幅約１０〜１００ｎｍ）とする。このとき、第１のゲート電極１１４をマスクとして絶縁層１５８もエッチングされ、ゲート絶縁膜１１２が形成される。これにより、シリコン層１５６が露出される（図３（ｃ））。
【００４４】
次いで、シリコン層１５６の露出した部分上にエピタキシャル層１６６（たとえば膜厚約５０ｎｍ）を形成する（図４（ａ））。エピタキシャル層１６６は、ｎ型（ｎ＋）とすることができる。エピタキシャル層１６６は、シリコン層１５６よりもｎ型不純物濃度が高いように構成される。エピタキシャル層１６６の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。エピタキシャル層１６６は、シリコン層１５６よりも高濃度のｎ型エピタキシャル層を成膜して形成してもよく、また、不純物を含有しないエピタキシャル層を形成した後、当該エピタキシャル層にｎ型不純物のイオンを注入して高濃度のｎ型エピタキシャル層としてもよい。
【００４５】
シリコン層１５６上にエピタキシャル層１６６を形成した後に熱処理を行うことにより、エピタキシャル層１６６中のｎ型不純物がシリコン層１５６中に拡散する。これにより、シリコン層１５６において、エピタキシャル層１６６と接している領域のｎ型不純物濃度が高くなる。これにより、シリコン層１５６にドレイン領域１０６ａおよびソース領域１０６ｂ、ならびにドレイン領域１０６ａとソース領域１０６ｂとの間にチャネル領域１０６ｃが形成される。
【００４６】
その後、全面に絶縁層を形成する。ここで、絶縁層はＨＴＯ膜により構成することができる。つづいて、絶縁層をエッチングしてサイドウォール１６８（たとえば幅約１０ｎｍ）を形成する（図４（ｂ））。このとき、第１のゲート電極１１４上に形成された絶縁層もエッチングして第１のゲート電極１１４上面とエピタキシャル層１６６の上面を露出させる。
【００４７】
この後、サイドウォール１６８をマスクとして、エピタキシャル層１６６の露出した表面および第１のゲート電極１１４上面をシリサイド化してシリサイド層１７０およびシリサイド層１７１をそれぞれ形成する。つづいて、全面に絶縁層１６９を形成して第１のゲート電極１１４を埋め込む。絶縁層１６９はＨＴＯ膜により構成することができる。次いで、絶縁層１６９にシリサイド層１７０に達するビアホールを形成し、ビアホールを導電性材料で埋め込みコンタクト１７２を形成する（図４（ｃ））。
【００４８】
以上の処理により、半導体装置１００が製造される。
【００４９】
また、以上の工程において、高濃度イオン注入を行うことなくドレイン領域１０６ａおよびソース領域１０６ｂを形成することができる。
【００５０】
図５は、図２から図４を参照して説明した半導体装置１００の製造手順の他の例を示す工程断面図である。ここでは、第２のゲート電極１０８ａ底面にもシリサイド層１７４が形成される点で、上述した構成と異なる。
【００５１】
まず、半導体基板１０２上に、絶縁層１０４を形成する。その後、絶縁層１０４上に金属層１８０を形成する。金属層１８０は、たとえばＣｏ、Ｎｉ等により構成することができる。つづいて、金属層１８０上にポリシリコン層１５０を形成する。次いで、熱処理により、金属層１８０をシリサイド化する（図５（ａ））。シリサイド化された金属層１８０はＣｏＳｉｘやＮｉＳｉｘとすることができる。
【００５２】
つづいて、ＲＩＥによりポリシリコン層１５０および金属層１８０を所定形状にエッチングして第２のゲート電極１０８ａおよびシリサイド層１７４を形成する（図５（ｂ））。
【００５３】
この後、図２（ｃ）〜図４（ｃ）を参照して説明したのと同様の手順で半導体装置１００を製造する。これにより、図５（ｃ）に示した構成の半導体装置１００が得られる。このように、第２のゲート電極１０８ａの下面にもシリサイド層１７４を設けることにより、第２のゲート電極１０８ａを低抵抗化することができる。
【００５４】
図６から図８は、本実施の形態における半導体装置１００の製造手順の他の例を示す工程断面図である。
【００５５】
まず、ｐ型半導体基板１０２上に絶縁層１０４（たとえば膜厚約１００ｎｍ）、第１のＳＯＩ層２００（たとえば膜厚約１００ｎｍ）、絶縁層２０２（たとえば膜厚約１０ｎｍ）、第２のＳＯＩ層２０４（たとえば膜厚約２０ｎｍ）および絶縁層２０６（たとえば膜厚約２ｎｍ）が形成された基板を準備する。ｐ型半導体基板１０２上の絶縁層１０４、第１のＳＯＩ層２００、絶縁層２０２、および第２のＳＯＩ層２０４は、２層ＳＩＭＯＸ（Separation by Implanted Oxygen）技術を用いて形成することができる（非特許文献２）。第１のＳＯＩ層２００は、ｐ型とすることができる。第１のＳＯＩ層２００の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。第２のＳＯＩ層２０４は、ｎ型とすることができる。第１のＳＯＩ層２００および第２のＳＯＩ層２０４は、単結晶層とすることができる。第２のＳＯＩ層２０４の不純物濃度は、イオン注入を用いて、たとえば５×１０１８ｃｍ−３とすることができる。絶縁層２０２および絶縁層２０６は、シリコン酸化膜とすることができる。つづいて、絶縁層２０６上にポリシリコン層２０８（たとえば膜厚約３０ｎｍ）を形成する。ポリシリコン層２０８は、ｐ型（ｐ＋）とすることができる。ポリシリコン層２０８の不純物濃度は、イオン注入を用いて、たとえば５×１０２０ｃｍ−３とすることができる。
【００５６】
つづいて、ＲＩＥにより、第１のＳＯＩ層２００、絶縁層２０２、第２のＳＯＩ層２０４、絶縁層２０６およびポリシリコン層２０８を所定形状にエッチングする。これにより、第２のゲート電極１０８ａが形成される（図６（ｂ））。
【００５７】
次いで、絶縁層１０４およびポリシリコン層２０８上に絶縁層２１０を形成する。絶縁層２１０は、ＨＴＯ膜により構成することができる。その後、ＣＭＰにより、 絶縁層２１０を平坦化してポリシリコン層２０８の上面を露出させる（図６（ｃ））。絶縁層１０５は、絶縁層１０４および絶縁層２１０により構成される。
【００５８】
その後、絶縁層２１０およびポリシリコン層２０８上の全面にポリシリコン層２１２を形成する。ポリシリコン層２１２は、ｐ型（ｐ＋）とすることができる。絶縁層２０６上において、ポリシリコン層２１２（ポリシリコン層２０８も含む）の膜厚は、たとえば約８０〜１００ｎｍとすることができる。つづいて、ポリシリコン層２１２上に絶縁層２１４（たとえば膜厚約３０ｎｍ）を形成する（図７（ａ））。絶縁層２１４は、ＨＴＯ膜により構成することができる。
【００５９】
次いで、ＲＩＥにより、絶縁層２１４およびポリシリコン層２１２を所定形状にエッチングして第１のゲート電極１１４を形成する（図７（ｂ））。
【００６０】
その後、全面に絶縁層２１６を形成する。絶縁層２１６は、ＨＴＯ膜により構成することができる。つづいて、絶縁層２１６をエッチングして第１のゲート電極１１４の側壁に設けられたサイドウォール（たとえば幅約１０〜１００ｎｍ）とする。このとき、第１のゲート電極１１４をマスクとして絶縁層２０６もエッチングされ、ゲート絶縁膜１１２が形成される。これにより、第２のＳＯＩ層２０４の上面が露出する（図７（ｃ））。
【００６１】
次いで、第２のＳＯＩ層２０４の露出した部分上にエピタキシャル層１６６（たとえば膜厚約５０〜７０ｎｍ）を形成する（図８（ａ））。エピタキシャル層１６６は、ｎ型（ｎ＋）とすることができる。エピタキシャル層１６６は、第２のＳＯＩ層２０４よりもｎ型不純物濃度が高いように構成される。エピタキシャル層１６６の不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。
【００６２】
第２のＳＯＩ層２０４上にエピタキシャル層１６６を形成した後に熱処理を行うことにより、エピタキシャル層１６６中のｎ型不純物が第２のＳＯＩ層２０４中に拡散する。これにより、第２のＳＯＩ層２０４において、エピタキシャル層１６６と接している領域のｎ型不純物濃度が高くなる。これにより、第２のＳＯＩ層２０４にドレイン領域１０６ａおよびソース領域１０６ｂ、ならびにチャネル領域１０６ｃが形成される。
【００６３】
その後、全面に絶縁層を形成する。ここで、絶縁層はＨＴＯ膜により構成することができる。つづいて、絶縁層をエッチングしてサイドウォール２２０（たとえば幅約２０〜３０ｎｍ）を形成する（図８（ｂ））。このとき、第１のゲート電極１１４上に形成された絶縁層もエッチングして第１のゲート電極１１４上面とエピタキシャル層１６６上面とを露出させる。
【００６４】
この後、サイドウォール２２０をマスクとして、エピタキシャル層１６６の露出した表面および第１のゲート電極１１４上面をシリサイド化してそれぞれにシリサイド層（不図示）をそれぞれ形成する。つづいて、全面に絶縁層２２２を形成して第１のゲート電極１１４を埋め込む。絶縁層２２２はＨＴＯ膜により構成することができる。次いで、絶縁層２２２にエピタキシャル層１６６上のシリサイド層に達するビアホールを形成し、ビアホールを導電性材料で埋め込みコンタクト２２４を形成する（図８（ｃ））。
【００６５】
なお、以上の説明において、図３（ｃ）で絶縁層１５８をエッチング除去して、その後にシリコン層１５６の露出した面上にエピタキシャル層１６６を形成することにより、シリコン層１５６に不純物を導入する例を示した。同様に、図７（ｃ）で絶縁層２０６をエッチング除去して、その後に第２のＳＯＩ層２０４の露出した面上にエピタキシャル層１６６を形成することにより、第２のＳＯＩ層２０４に不純物を導入する例を示した。しかし、不純物はたとえばイオン注入等により行うこともできる。この場合、絶縁層１５８や絶縁層２０６を選択的にエッチング除去する工程は省略することができる。
また、他の例において、半導体装置１００は、エピタキシャル層１６６を有しない構成とすることもできる。この場合、ＳＯＩ層１０６をたとえば厚く（たとえば６０〜１００ｎｍ程度）形成しておき、チャネル領域１０６ｃのＳＯＩ層１０６をたとえば選択的に酸化、除去することにより、薄くした構成とすることもできる。
【００６６】
図９は、半導体装置１００の構成の一例を示す模式図である。
図９（ａ）は、ＳＯＩ層１０６、第１のゲート電極１１４および導電層１０８の構成を示す模式図である。図９（ｂ）は、ＳＯＩ層１０６の構成を示す模式図である。ここで、導電層１０８および第１のゲート電極１１４は、ゲート電極１２０により構成することができる。ゲート電極１２０は、ＳＯＩ層１０６のチャネル領域１０６ｃの上面、下面および側面全面を覆った構成とすることができる。なお、ゲート電極１２０は、同じ材料により一体に構成されてもよく、複数の層の積層構造により構成することもできる。たとえば、ゲート電極１２０は、単結晶シリコン層および多結晶シリコン層の積層構造により構成することもできる。なお、ＳＯＩ層１０６は、ゲート絶縁膜（１１０、１１２）を介してゲート電極１２０に覆われる。
【００６７】
図１０は、本発明の実施の形態における半導体装置１００の他の例を示す図である。
この例では、トランジスタのオン時にも、導電層１０８には電圧が印加されない。また、導電層１０８は、ＳＯＩ層１０６の下方全面に形成されている。ＢＯＸ層１１０の膜厚をＳＯＩ層１０６の膜厚よりも薄く形成することによって、このような構成においても、トランジスタのオフ時には第１のゲート電極１１４および導電層１０８の仕事関数の影響によりオフ時のリーク電流を低減することができる。
【００６８】
以上のように、本実施の形態における半導体装置１００によれば、第１のゲート電極１１４および導電層１０８の仕事関数の影響によりオフ時のリーク電流を低減することができる。また、オン時に第１のゲート電極１１４および導電層１０８（第２のゲート電極１０８ａ）に適宜電圧を印加することにより、ＳＯＩ層１０６のチャネル領域１０６ｃの両表面の電位を上昇させることができ、オン電流を増大させることができる。また、本実施の形態における半導体装置１００によれば、通常のＭＯＳトランジスタにおける接合リークを完全に抑制することができる。
【００６９】
（第２の実施の形態）
図１１は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。本実施の形態において、チャネル領域１０６ｃとドレイン領域１０６ａおよびソース領域１０６ｂとの間に、チャネル領域１０６ｃよりもｎ型不純物濃度が低い緩衝領域が形成された点で、第１の実施の形態で説明した半導体装置１００の構成と異なる。
【００７０】
本発明者の検討により、ドレイン領域、ソース領域およびチャネル領域を同導電型としたトランジスタにおいて、条件によっては、ＢＴＢＴ（Band To Band Tunneling）現象で発生したホールがＳＯＩ層１０６内部に蓄積して、ＳＯＩ層１０６の電位が上昇し、オフリーク電流が急増してしまう場合があることが見出された。
【００７１】
チャネル領域１０６ｃとドレイン領域１０６ａおよびソース領域１０６ｂとの間に、チャネル領域１０６ｃよりもｎ型不純物濃度が低い緩衝領域を形成することにより、ＢＴＢＴ現象によるホール生成量を減少させ、オフリーク電流をさらに減少することができる。
【００７２】
次に、本実施の形態における半導体装置１００の製造手順を説明する。
まず、第１の実施の形態において図２から図４（ａ）を参照して説明したのと同様にして、図４（ａ）に示した構造を得る。つづいて、絶縁層１６４を選択的にエッチング除去する。これにより、図１１（ａ）に示すように、チャネル領域１０６ｃの一部が露出される。この状態で、ｐ型不純物（たとえばボロン）をイオン注入する。これにより、チャネル領域１０６ｃとドレイン領域１０６ａおよびソース領域１０６ｂとの間にそれぞれ緩衝領域１０６ｄおよび緩衝領域１０６ｅが形成される。
【００７３】
ここで、ドレイン領域１０６ａおよびソース領域１０６ｂのｎ型不純物濃度は、たとえば５×１０２０ｃｍ−３とすることができる。また、チャネル領域１０６ｃのｎ型不純物濃度の最適値はＳＯＩ層１０６の厚さ、チャネル領域１０６ｃのチャネル長、またはゲート酸化膜の厚さ等に依存するが、たとえば概ね５×１０１８〜５×１０１９ｃｍ−３の範囲に設定することができる。緩衝領域１０６ｄおよび緩衝領域１０６ｅのｎ型不純物濃度は、たとえば１×１０１８ｃｍ−３またはこれより低い濃度とすることができる。
【００７４】
また、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅は、たとえば１００Å以下とすることができる。これにより、ソース・ドレイン間の抵抗を低く保ってオン電流を低減させることなく、ＢＴＢＴ現象を効果的に抑制してオフリーク電流を減少させることができる。
【００７５】
以上の構成の半導体装置１００は、第１のゲート電極１１４形成後、選択エピタキシャル成長工程の前に、第１のゲート電極１１４をマスクとして、半導体基板１０２全面にボロンを注入することにより形成することもできる。
【００７６】
図１２は、本実施の形態における半導体装置１００を示す断面図である。
ここで、半導体装置１００は、チャネル領域１０６ｃとドレイン領域１０６ａおよびソース領域１０６ｂとの間にそれぞれ低濃度ｎ型不純物領域である緩衝領域１０６ｄおよび緩衝領域１０６ｅが設けられている。
【００７７】
図１２（ａ）に示した構成において、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅は、それぞれ、たとえば１０〜１００ｎｍ程度とすることができる。図１２（ｂ）に示した構成において、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅は、それぞれ、たとえば１０ｎｍより狭くすることができる。図１２（ａ）に示したように、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅を比較的広く形成した場合、一回の絶縁膜堆積と一回のエッチバックで側壁を形成することができる。また、図１２（ｂ）に示したように、緩衝領域１０６ｄおよび緩衝領域１０６ｅの幅を狭くした場合、これらの横幅を必要最小限に設定できるため、寄生抵を小さくすることができる。
【００７８】
緩衝領域１０６ｄおよび緩衝領域１０６ｅは、半導体基板１０２上全面に緩衝領域１０６ｄおよび緩衝領域１０６ｅ形成領域に開口部を有するレジストを形成し、ｐ型不純物（ボロン等）を注入することにより形成することができる。
【００７９】
図１３は、緩衝領域１０６ｄおよび緩衝領域１０６ｅに注入するボロンの濃度を変化させた際の、ゲート電圧Ｖｇとドレイン領域１０６ａとソース領域１０６ｂとの間に流れる電流Ｉｄとの関係の一例を示す図である。ここで、ゲート電圧Ｖｇは、図１１に示した第一ゲート電極１１４と第二ゲート電極１０８ａに同時に印加した電圧値である。
【００８０】
図１１に示したように、緩衝領域１０６ｄおよび緩衝領域１０６ｅにボロンを注入して、ゲート電極端部近傍にｎ型不純物濃度の低い領域を形成することにより、オフリークを低減することができる。ＢＯＸ層１１０およびゲート絶縁膜１１２の膜厚、ドレイン電圧およびゲート電圧が一定の場合、ドレイン側のゲート電極端部近傍で生じるＢＴＢＴ現象によって生成されるホールの数は、ゲート酸化膜厚、およびＳＯＩ層１０６のゲート電極端部近傍のｎ型不純物濃度と電位に依存する。そのため、チャネル領域１０６ｃとソース領域１０６ｂとの間のＳＯＩ層１０６のｎ型不純物濃度は、上記構造パラメータと動作電源電圧を考慮して適切に設定しなければならない。
【００８１】
一方、オン時のオン電流を高くするためには、ＳＯＩ層１０６中の不純物濃度を高くしてＳＯＩ層１０６を低抵抗化することが好ましい。緩衝領域１０６ｄおよび緩衝領域１０６ｅの不純物濃度および幅は、ＢＴＢＴ現象によるホール生成量の減少の効果およびＳＯＩ層１０６の抵抗を考慮して適宜決定することができる。
【００８２】
図１４は、本実施の形態における半導体装置１００の構成の他の例を示す断面図である。
ここで、ｐ型不純物領域（緩衝領域）１９０は、ＳＯＩ層１０６とＢＯＸ層１１０との界面近傍、およびＳＯＩ層１０６とゲート絶縁膜１１２との界面近傍だけに選択的に形成される。また、チャネル領域１０６ｃは、中央部において、ドレイン領域１０６ａおよびソース領域１０６ｂと接して設けられる。このような構成とすることにより、ＢＴＢＴ現象によるホール生成とソース・ドレイン間寄生抵抗の増加を、図１１から図１３に示した例よりも、さらに効果的に抑制することができる。ｐ型不純物領域１９０は、上述したｎ型不純物とｐ型不純物のイオン注入条件、および熱処理条件を適切に設定することによって形成することができる。
【００８３】
以上のように、本実施の形態における半導体装置１００によれば、第１の実施の形態で説明した効果に加えて、ＢＴＢＴ現象によって生成されるホールの数を低減させてオフリーク電流をさらに効果的に低減することができる。
【００８４】
なお、図１１を参照して説明したチャネル領域１０６ｃと同導電型の緩衝領域１０６ｄおよび緩衝領域１０６ｅを含む構成の半導体装置１００においても、緩衝領域１０６ｄおよび緩衝領域１０６ｅを図１４に示したｐ型不純物領域１９０のようなパターンに形成することもできる。
【００８５】
（第３の実施の形態）
本実施の形態において、ＢＯＸ層１１０およびゲート絶縁膜１１２の、第１のゲート電極１１４端部近傍と第２のゲート電極１０８ａ端部近傍の膜厚がチャネル領域１０６ｃの他の領域の膜厚よりも厚い点で、第１および第２の実施の形態で説明した半導体装置１００と異なる。
【００８６】
図１５（ａ）に示すように、チャネル領域１０６ｃとドレイン領域１０６ａとの界面近傍、およびチャネル領域１０６ｃとソース領域１０６ｂとの界面近傍でＢＴＢＴ現象によるホールが生成しやすい。ゲート電極とドレイン近傍の電位差が同じ場合、ゲート絶縁膜の厚さが薄いほどｎ型ＳＯＩ層内での電位変化大きくなってＳＯＩ層内でのエネルギーバンドの曲がりが急激になるため、ゲート絶縁膜の膜厚が薄い方が、このようなホールが発生しやすくなる。
【００８７】
図１５（ｂ）は、本実施の形態における半導体装置１００の構成を示す断面図である。このように、チャネル領域１０６ｃとドレイン領域１０６ａとの界面近傍、およびチャネル領域１０６ｃとソース領域１０６ｂとの界面近傍のＢＯＸ層１１０ａおよびゲート絶縁膜１１２ａの膜厚を他の領域（チャネル領域１０６ｃの中央部）よりも厚くすることにより、ＢＴＢＴ現象によるホールの生成を低減することができる。また、チャネル領域１０６ｃの中央部の絶縁膜の膜厚を薄くすることにより、オフ時にチャネル領域１０６ｃの両表面の電位を低下することができ、オフリーク電流を低減することができる。
【００８８】
なお、本実施の形態における半導体装置１００の構成と、第２の実施の形態で説明した緩衝領域を有する構成とを組み合わせた構成とすることもできる。
【実施例１】
【００８９】
以下、本発明の実施の形態における半導体装置１００のシミュレーション結果の例を説明する。
【００９０】
（例１）
図１６から図１８は、図１に示した構成の半導体装置１００のシミュレーション結果の例を示す図である。第１のゲート電極１１４のゲート長ＬＧＦ＝５０ｎｍ、第２のゲート電極１０８ａのゲート長ＬＧＢ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層１０６の膜厚ＴＳＯＩ＝１０ｎｍ、ＢＯＸ層１１０の膜厚ｔＯＸ＝１．６ｎｍ、ゲート絶縁膜１１２の膜厚１．６ｎｍ、第１のゲート電極１１４および第２のゲート電極１０８ａのｐ型不純物（Ｂ）濃度＝５×１０１９ｃｍ−３、ドレイン領域１０６ａおよびソース領域１０６ｂの濃度のｎ型不純物（Ａｓ）濃度＝５×１０２０ｃｍ−３とした。
【００９１】
図１６（ａ）は、半導体装置１００のチャネル領域１０６ｃを含む領域における深さ（Depth）と不純物の濃度との関係を示す図である。図中に示したｆｒｏｎｔ ｇａｔｅとｂａｃｋ ｇａｔｅは、それぞれ第一ゲート電極１１４、および第２ゲート電極１０８ａに対応する。ここで、第２のゲート電極１０８ａ、チャネル領域１０６ｃ、および第１のゲート電極１１４におけるＡｓ濃度およびＢ濃度を示す。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度は、２．５×１０１９ｃｍ−３、３．０×１０１９ｃｍ−３、３．５×１０１９ｃｍ−３、４．０×１０１９ｃｍ−３、４．５×１０１９ｃｍ−３、５．０×１０１９ｃｍ−３とした。
【００９２】
図１６（ｂ）は、第１のゲート電極１１４および第２のゲート電極１０８ａに印加する電圧（ＶＧＦ＝ＶＧＢ）とドレイン領域１０６ａとソース領域１０６ｂとの間に流れる電流ＩＤＳとの関係を示す図である。ここで、ドレイン領域１０６ａとソース領域１０６ｂとの間には電圧ＶＤＳ＝１．０Ｖを印加した。
【００９３】
図１６（ｂ）に示すように、チャネル領域１０６ｃ中のｎ型不純物濃度が低くなるほど、オフ電流（ＶＧＦ＝ＶＧＢ＝０のときの電流ＩＤＳ）が低下した。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度が３．０×１０１９ｃｍ−３以下の場合、ＶＧＦ＝ＶＧＢ＝０Ｖにおけるオフ電流がＩＤＳ（Ａ）＝１×１０−１１以下になっている。ＳＯＩ層のｎ型不純物濃度をさらに低減するとオフリークは急激に減少するが、同時に、閾値電圧が上昇して、ＶＧＦ＝ＶＧＢ＝１．０Ｖにおけるオン電流が低下してしまう。そこで、以下では、チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝３．０×１０１９ｃｍ−３の場合についてシミュレーションを行った。
【００９４】
図１７は、ＳＯＩ層１０６のチャネル方向（またはソース・ドレイン方向）の電位分布と電子濃度分布を示す図である。ここで、図１６を参照して説明したのと同様の条件で、チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝３．０×１０１９ｃｍ−３とした。第１のゲート電極１１４に印加する電圧ＶＧＦおよび第２のゲート電極１０８ａに印加する電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）を変化させてトランジスタの内部状態の変化を調べた。ＶＤＳ＝１．０Ｖとした。ＶＧＦ＝ＶＧＢを０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖ、２．５Ｖとした。
【００９５】
図１７（ａ）は、半導体装置１００を部分的に示す断面図である。図１７（ｂ）は、図１７（ａ）に示した半導体装置１００のＳＯＩ層１０６の横方向ｘの位置とＳＯＩ層１０６の中央部のポテンシャル（Potential）（Ｖ）との関係を示す図である。電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が０Ｖのときは、チャネル領域１０６ｃの電位が井戸状に落ち込んで電子に対する電位障壁を形成している。一方、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が高くなるにつれて、チャネル領域１０６ｃの電位が上昇する。
【００９６】
図１７（ｃ）は、図１７（ａ）に示した半導体装置１００のＳＯＩ層１０６の横方向ｘの位置とＳＯＩ層１０６の中央部の電子密度（Electron Density）（ｃｍ−３）との関係を示す図である。電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が０Ｖのときは、チャネル領域１０６ｃの電子密度が井戸状に落ち込んで充分に空乏化している。一方、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が高くなるにつれて、チャネル領域１０６ｃの電子密度が指数関数的に上昇している。
【００９７】
図１８は、ＳＯＩ層１０６の深さ方向の電位分布と電子濃度分布を示す図である。動作バイアス条件は、図１７と同じである。
【００９８】
図１８（ａ）は、半導体装置１００を部分的に示す断面図である。図１８（ｂ）は、図１８（ａ）に示した半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部のポテンシャル（Potential）（Ｖ）との関係を示す図である。電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が０Ｖのときは、チャネル領域１０６ｃの電位が第２のゲート電極１０８ａや第１のゲート電極１１４よりも高くなっている。デバイスシミュレータの電位は、真性フェルミポテンシャルを基準にして定義されているため、Ｓｉのバンドギャップを１．１ｅＶとすると、接地しているｎ＋領域とｐ＋領域の電位はそれぞれ＋０．５５Ｖおよび−０．５５Ｖとなる。つまり、接地しているｎ＋ソース領域の電位は、シミュレーション結果を示す図中では０Ｖではなく、＋０．５５Ｖとなる。従って、ＶＧＦ＝ＶＧＢ＝０Ｖの場合、ＳＯＩ層１０６中央部の電位は表面界面や裏面界面の電位より高くなっているが、ソース領域１０６ｂの電位よりは約０．４Ｖ（≒０．５５Ｖ−０．１５Ｖ）も低い値になっており、ソースからドレインに向かって走行しようとする電子に対しては充分高い電位障壁を形成していることがわかる。一方、同じくＶＧＦ＝ＶＧＢ＝０Ｖの場合、表面界面と裏面界面の電位は、ｐ＋ポリＳｉ電極（接地しているので、その電位は−０．５５Ｖ）とｎ型ＳＯＩ層１０６との仕事関数差によって引き下げられており、ＳＯＩ層１０６中央部の電位は、その影響を受けて低下している。一方、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が高くなるにつれて、チャネル領域１０６ｃの電位は、第２のゲート電極１０８ａおよび第１のゲート電極１１４の電位変化の影響を受けて上昇している。
【００９９】
図１８（ｃ）は、図１８（ａ）に示した半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部の電子密度（Electron Density）（ｃｍ−３）との関係を示す図である。電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が０Ｖのときは、チャネル領域１０６ｃの第１のゲート電極１１４および第２のゲート電極１０８ａとの界面付近の電子密度が深さ方向中央部の電子密度よりも低くなっているが、上で説明したように、ｐ＋ポリＳｉゲート電極の影響によって、ソース領域１０６ｂからチャネル領域１０６ｃへの電子の流入が効果的に抑制された結果を示している。一方、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）が高くなるにつれて、ＳＯＩ層１０６の電子濃度は指数間的に増加している。ＳＯＩ層１０６全体の電位が＋０．５５Ｖに到達すると、ソース領域１０６ｂとチャネル領域１０６ｃとの間の電子に対する電位障壁が無くなるため、大量の電子がソース領域１０６ｂからチャネル領域１０６ｃへ流入する。電子濃度がＳＯＩ層１０６に与えたｎ型不純物元素の濃度＝３×１０１９ｃｍ−３に達すると、印加したゲート電圧によって、表面界面と裏面界面に電子の蓄積層が形成される。
【０１００】
以上のように、図１に示した構成の半導体装置１００において、電圧ＶＧＢ（ＶＧＦ＝ＶＧＢ）を切り替えることにより、チャネル領域１０６ｃの電位および電子密度を制御することができ、良好なスイッチング動作が実現できることが示された。
【０１０１】
（例２）
図１９および図２０は、図１０に示した構成の半導体装置１００のシミュレーション結果を示す図である。
図１９は、第１のゲート電極１１４に印加する電圧ＶＧＳとドレイン領域１０６ａとソース領域１０６ｂとの間に流れる電流ＩＤＳとの関係を示す図である。
【０１０２】
第１のゲート電極１１４のゲート長ＬＧＦ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層１０６の膜厚ＴＳＯＩ＝１０ｎｍ、ＢＯＸ層１１０の膜厚ｔＯＸ＝２．０ｎｍとした。第１のゲート電極１１４のｐ型不純物（Ｂ）濃度＝５×１０２０ｃｍ−３、ドレイン領域１０６ａおよびソース領域１０６ｂの濃度のｎ型不純物（Ａｓ）濃度＝５×１０２０ｃｍ−３、チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝１×１０１９ｃｍ−３とした。この条件で、導電層１０８のｐ型不純物（Ｂ）濃度＝５×１０１６ｃｍ−３、５×１０１７ｃｍ−３、５×１０１８ｃｍ−３、５×１０１９ｃｍ−３とした。電圧ＶＤＳ＝１．０Ｖ、半導体基板１０２に印加する電圧ＶＳＵＢ＝０Ｖとした。
【０１０３】
図１９に示すように、導電層１０８のｐ型不純物濃度が高くなるほど、オフ電流（ＶＧＳ＝０のときの電流ＩＤＳ）が低下することが示された。導電層１０８のｐ型不純物（Ｂ）濃度＝５．０×１０１８ｃｍ−３以上の場合、ｌｏｇＩＤＳ（Ａ）＝１ｅ−１１以下である。以下では、導電層１０８のｐ型不純物（Ｂ）濃度＝５．０×１０１９ｃｍ−３の場合についてシミュレーションを行った。
【０１０４】
図２０は、図１０に示した半導体装置１００のＳＯＩ層１０６の深さ方向の電位分布と電子濃度分布を示す図である。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝２×１０１９ｃｍ−３とした以外は図１９を参照して説明したのと同様の条件とした。ＶＧＳを０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖ、２．５Ｖとした。
【０１０５】
図２０（ａ）は、図１０に示した半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部の電位（Potential）（Ｖ）との関係を示す図である。電圧ＶＧＳが０Ｖのときは、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電位は、チャネル領域１０６ｃの深さ方向中央部の電位よりも低くなっている。（これは上述したｐ＋ポリＳｉゲート電極による効果である。）一方、第１のゲート電極１１４に印加する電圧ＶＧＳが高くなるにつれて、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電位は、チャネル領域１０６ｃの深さ方向中央部の電位よりも高くなっている。しかし、チャネル領域１０６ｃの導電層１０８との界面付近の電位は、チャネル領域１０６ｃの中央部の電位よりも低いままである。これは、接地されている導電層１０８による電位引き下げ効果による。
【０１０６】
図２０（ｂ）は、図１０に示した半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部の電子密度（Electron Density）（ｃｍ−３）との関係を示す図である。電圧ＶＧＳが０Ｖのときは、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電子密度がチャネル領域１０６ｃの深さ方向中央部の電子密度よりも低くなっている。一方、第１のゲート電極１１４に印加する電圧ＶＧＳが高くなるにつれて、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電子密度は、深さ方向中央部の電子密度よりも高くなっている。しかし、チャネル領域１０６ｃの導電層１０８との界面付近の電子密度は、中央部の電子密度よりも低いままである。
【０１０７】
図２１は、図１６〜図１８を参照して説明した例１と、図１９および図２０を参照して説明した例２の構成における閾値電圧Ｖｔｈ（Ｖ）とオン電流ＩＯＮ（ＶＧ＝１Ｖ）の関係を示す図である。上述したように、例２の図１０に示した構成においても、導電層１０８のｐ型不純物（Ｂ）濃度を所定値以上とすることにより、トランジスタオフ時のドレイン領域１０６ａおよびソース領域１０６ｂ間の導通を遮断してオフリークを低減することができることが示された。しかし、トランジスタオン状態（ＶＧ＝１Ｖにおける）の電流が、例１の構成に比べて低くなっている。この原因は、ＶＧ＝１Ｖを印加しても、接地されたｐ＋型導電層１０８の影響を受けて低下した結果、電子密度が増加しなかったためである。
【０１０８】
（例３）
図２２は、図１０に示した構成の半導体装置１００の他の例のシミュレーション結果を示す図である。ここで、ＳＯＩ層１０６の膜厚ＴＳＯＩが例２と異なる。第１のゲート電極１１４のゲート長ＬＧＦ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層１０６の膜厚ＴＳＯＩ＝３０ｎｍ、ＢＯＸ層１１０の膜厚ｔＯＸ＝２．０ｎｍ、ゲート絶縁膜１１２の膜厚２．０ｎｍとした。また、第１のゲート電極１１４のｐ型不純物（Ｂ）濃度＝５×１０１９ｃｍ−３、ドレイン領域１０６ａおよびソース領域１０６ｂのｎ型不純物（Ａｓ）濃度＝５×１０２０ｃｍ−３とした。
【０１０９】
図２２（ａ）は、導電層１０８中のｐ型不純物濃度を変化させた際の半導体装置１００のＳＯＩ層１０６の深さとＳＯＩ層１０６の中央部の電位（Potential）（Ｖ）との関係を示す図である。ここで、第１のゲート電極１１４に印加電圧ＶＧＳ＝０Ｖである。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝１．０×１０１６ｃｍ−３、導電層１０８のｐ型不純物（Ｂ）濃度＝５×１０１９ｃｍ−３、５×１０１８ｃｍ−３、５×１０１７ｃｍ−３、１×１０１７ｃｍ−３、５×１０１６ｃｍ−３とした。導電層１０８中のｐ型不純物濃度が高くなるにつれて、チャネル領域１０６ｃの導電層１０８との界面付近の電位が下がっている。
【０１１０】
図２２（ｂ）は、第１のゲート電極１１４に印加する電圧ＶＧＳ（Ｖ）とオフ電流ｌｏｇＩＤＳ（Ａ）との関係を示す図である。導電層１０８中のｐ型不純物濃度が高くなるにつれて、オフ電流が低下している。
【０１１１】
次に、導電層１０８中のｐ型不純物濃度＝５×１０１９ｃｍ−３として、閾値を所望の値まで低下させることを目的としてチャネル領域１０６ｃ中のｎ型不純物濃度を変化させた場合のシミュレーションを行った。図２３は、チャネル領域１０６ｃ中のｎ型不純物濃度を変化させた際の半導体装置１００のＳＯＩ層１０６の深さとＳＯＩ層１０６の中央部の電位（Potential）（Ｖ）との関係を示す図である。ここで、第１のゲート電極１１４と導電層１０８は接地している。チャネル領域１０６ｃのｎ型不純物（Ａｓ）濃度＝１．０×１０１６ｃｍ−３、１．０×１０１７ｃｍ−３、１．０×１０１８ｃｍ−３、１．５×１０１８ｃｍ−３、２．０×１０１８ｃｍ−３とした。その他の条件は図２２で説明したのと同様とした。チャネル領域１０６ｃ中のｎ型不純物濃度が高くなるにつれて、チャネル領域１０６ｃの中央部の電位が上がっている。
【０１１２】
図２３（ｂ）は、第１のゲート電極１１４に印加する電圧ＶＧＳ（Ｖ）と電流ｌｏｇＩＤＳ（Ａ）との関係を示す図である。チャネル領域１０６ｃ中のｎ型不純物濃度が高くなるにつれて、閾値が低下している。
【０１１３】
次に、導電層１０８中のｐ型不純物濃度＝５×１０１９ｃｍ−３、チャネル領域１０６ｃ中のｎ型不純物濃度＝１．５×１０１８ｃｍ−３として第１のゲート電極１１４に印加する電圧ＶＧＳを変化させたシミュレーションを行った。図２４に結果を示す。導電層１０８は接地している。第１のゲート電極１１４に印加する電圧ＶＧＳを高くすると、チャネル領域１０６ｃの第１のゲート電極１１４との界面付近の電位は上昇するが、導電層１０８との界面付近の電位は低下したままである。
【０１１４】
（例４）
図２５は、図１に示した構成の半導体装置１００の他の例のシミュレーション結果を示す図である。ここで、ＳＯＩ層１０６の膜厚ＴＳＯＩが例１と異なる。第１のゲート電極１１４のゲート長ＬＧＦ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層１０６の膜厚ＴＳＯＩ＝３０ｎｍ、ＢＯＸ層１１０の膜厚ｔＯＸ＝２．０ｎｍ、ゲート絶縁膜１１２の膜厚２．０ｎｍとした。また、第１のゲート電極１１４のｐ型不純物（Ｂ）濃度＝５×１０１９ｃｍ−３、第２のゲート電極１０８ａ中のｐ型不純物濃度＝１×１０１８ｃｍ−３、チャネル領域１０６ｃ中のｎ型不純物濃度＝１．０×１０１８ｃｍ−３、ドレイン領域１０６ａおよびソース領域１０６ｂの濃度のｎ型不純物濃度＝５×１０２０ｃｍ−３とした。第１のゲート電極１１４および第２のゲート電極１０８ａに印加する電圧ＶＧＳを変化させて電位状態を調べた。ＶＤＳ＝１．０Ｖとした。ＶＧＳを０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖとした。
【０１１５】
図２５（ａ）は、半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部のポテンシャル（Ｖ）との関係を示す図である。図２５（ｂ）は、半導体装置１００のチャネル領域１０６ｃの深さとチャネル領域１０６ｃの中央部の電子密度（ｃｍ−３）との関係を示す図である。電圧ＶＧＳが高くなるにつれて、チャネル領域１０６ｃの第１のゲート電極１１４および第２のゲート電極１０８ａとの界面付近の電位がチャネル領域１０６ｃの深さ方向中央部の電位よりも高くなっている。
【０１１６】
（例５）
図２６は、本発明の実施の形態における半導体装置１００の比較例の半導体装置１の構成を示す断面図である。半導体装置１は、ｐ型半導体基板２と、半導体基板２上に形成された絶縁層５と、絶縁層５上に形成されたＳＯＩ層６と、ＳＯＩ層６上に形成されたゲート電極１４とを含む。ＳＯＩ層６は、ドレイン領域６ａと、ソース領域６ｂと、ドレイン領域６ａとソース領域６ｂとの間に設けられたチャネル領域６ｃとを含む。ドレイン領域６ａ、ソース領域６ｂおよびチャネル領域６ｃはいずれも同じ第１導電型を有する。ここで、第１導電型はｎ型である。ＳＯＩ層６は、半導体装置１００のＳＯＩ層１０６と同様の構成を有する。
【０１１７】
半導体装置１は、ＳＯＩ層６のチャネル領域６ｃとゲート電極１４との間に設けられたゲート絶縁膜１２、ゲート電極１４の側壁に設けられた絶縁層１６、ならびにドレイン領域６ａおよびソース領域６ｂ上に設けられた第１導電型のエピタキシャル層６６をさらに含む。
【０１１８】
図２７および図２８は、図２６に示した構成の半導体装置１のシミュレーション結果を示す図である。ゲート電極１４のゲート長ＬＧＦ＝５０ｎｍ、ゲート幅Ｗ＝３００ｎｍ、ＳＯＩ層６の膜厚ＴＳＯＩ＝３０ｎｍ、ゲート絶縁膜１２の膜厚２．０ｎｍ、ＢＯＸ層（絶縁層５）の膜厚ｔＯＸ＝１００ｎｍとした。
【０１１９】
図２７（ａ）は、半導体基板２中のｐ型不純物濃度を５×１０１６ｃｍ−３としてチャネル領域６ｃ中のｎ型不純物濃度を変化させた際のドレイン領域６ａとソース領域６ｂとの間に流れる電流（Ａ）とゲート電極１４に印加する電圧ＶＧＳ（Ｖ）との関係を示す図である。ｐ型半導体基板２は接地している。チャネル領域６ｃのｎ型不純物濃度＝１×１０１８ｃｍ−３、１×１０１６ｃｍ−３、１×１０１４ｃｍ−３、１×１０１２ｃｍ−３、１．５×１０１０ｃｍ−３とした。
【０１２０】
チャネル領域６ｃのｎ型不純物濃度を１×１０１８ｃｍ−３から１×１０１６ｃｍ−３に低下させると、オフ電流（電圧ＶＧＳ＝０のときの電流）がＩＤＳ（Ａ）＝１０−１０程度まで低下したが、チャネル領域６ｃのｎ型不純物濃度を１×１０１６ｃｍ−３より低くしても、オフ電流はこれ以上低下しなかった。
【０１２１】
図２７（ｂ）は、チャネル領域６ｃ中のｎ型不純物濃度を１×１０１６ｃｍ−３としてｐ型半導体基板２中のボロン濃度を変化させた際のドレイン領域６ａとソース領域６ｂとの間に流れる電流ＩＤＳ（Ａ）とゲート電極１４に印加する電圧ＶＧＳ（Ｖ）との関係を示す図である。ｐ型半導体基板２中のボロン濃度＝５×１０１９ｃｍ−３、５×１０１６ｃｍ−３とした。半導体基板２中のボロン濃度を変化させても、オフ電流は１０−１０（Ａ）程度以下には低下しなかった。
【０１２２】
図２８は、図２６に示した半導体装置１のＳＯＩ層６の深さ（μｍ）と電位（Potential）（Ｖ）との関係を示す図である。図２８（ａ）は、図２７（ａ）を参照して説明したのと同様の条件、図２８（ｂ）は、図２７（ｂ）を参照して説明したのと同様の条件である。
【０１２３】
例５に示したように、図２６に示した半導体装置１においては、チャネル領域６ｃ中の不純物濃度や半導体基板２中の不純物濃度を変化させても、オフリーク電流を所望値まで低減することができなかった。一方、例３に示したように、チャネル領域１０６ｃの裏面側に膜厚の薄いＢＯＸ層１１０を介して導電層１０８を設け、導電層１０８中の不純物濃度やチャネル領域１０６ｃ中の不純物濃度を適宜設定することにより、オフリーク電流を低減することができた。両者の最も大きな違いは、ＳＯＩ層下部の導電層との間の距離、および絶縁層の膜厚である。ＳＯＩ層下部の導電層との間の距離が長く、絶縁層の厚さが１００ｎｍ程度であると、ドレイン電圧による電気力線が絶縁層の中に浸透する。そのため、図２８に示したように、チャネル領域中央部付近の裏面界面の表面電位が上昇してしまう。その結果、ＶＧＳ＝０Ｖにおける裏面界面の電位が０．２Ｖ程度まで上昇し、ソース領域の電子に対する電位障壁が低下し、オフリークが増加する。ｔＯＸ＝１００ｎｍの場合に、ｐ型Ｓｉ基板のボロン濃度を高くしても、ＳＯＩ層との仕事関数差の効果が顕著に現れなかったのも、ＳＯＩ層下部の導電層との間の距離、および絶縁層の膜厚絶縁層の厚さが原因である。
【０１２４】
一方、ゲート電極１４に印加する電圧ＶＧＳを高くすると、チャネル領域６ｃのゲート電極１４との界面付近の電位は上昇するが、半導体基板２との界面付近の電位は低下したままである。
【０１２５】
なお、図２４に示したように、例３の構成においては、第１のゲート電極１１４に印加する電圧を高くしても、チャネル領域１０６ｃの裏面側の電位が低下したままだった。これによって、オン電流が低減してしまうと考えられる。一方、例４に示したように、チャネル領域１０６ｃの裏面側に、電圧印加可能な第２のゲート電極１０８ａを設けることにより、リーク電流を低減することができるとともに、オン時にシリコン層の表面側と裏面側から電圧を印加することができ、オン電流を増大させることができる。
【０１２６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【０１２７】
以上の実施の形態において、第１導電型をｎ型、第２導電型をｐ型としたトランジスタを例として説明したが、第１導電型をｐ型、第２導電型をｎ型としたトランジスタとすることもできる。
【０１２８】
また、以上の実施の形態において、第１のゲート電極１１４および導電層１０８がドープトシリコンの場合を例として説明したが、これらは、Ｍｏ、Ｗ等の高融点金属、Ｓｉ−Ｇｅ、またはポリサイド等により構成することもできる。
【０１２９】
また、本発明は、以下の形態も含むことができる。
（１）シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域と前記ソース領域との間、および前記チャネル領域と前記ドレイン領域との間にそれぞれ設けられ、前記チャネル領域よりも低濃度の前記第１導電型の緩衝領域と、
を含む半導体装置。
【０１３０】
（２）シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域と前記ソース領域との間、および前記チャネル領域と前記ドレイン領域との間において、それぞれ、前記シリコン層と絶縁層との界面に選択的に形成された第２導電型の緩衝領域と、
を含む半導体装置。
【０１３１】
（３）シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
を含み、
前記ゲート絶縁膜は、前記チャネル領域と前記ソース領域との界面近傍、および前記チャネル領域と前記ドレイン領域との界面近傍と接する領域の膜厚が前記チャネル領域と接する他の領域の膜厚よりも厚い半導体装置。
【０１３２】
以上の構成によっても、ＢＴＢＴ現象によるホールの発生を低減することができ、オフリーク電流を低減することができる。
【図面の簡単な説明】
【０１３３】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
【図９】ＳＯＩ層の構成を示す模式図である。
【図１０】本発明の実施の形態における半導体装置の構成の他の例を示す図である。
【図１１】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図１２】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１３】緩衝領域に注入するボロンの濃度を変化させた際の、ゲート電圧Ｖｇと電流ＩＤＳとの関係を示す図である。
【図１４】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１５】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１６】図１に示した構成の半導体装置のシミュレーション結果を示す図である。
【図１７】図１に示した構成の半導体装置のシミュレーション結果を示す図である。
【図１８】図１に示した構成の半導体装置のシミュレーション結果を示す図である。
【図１９】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２０】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２１】実施例におけるトランジスタオン時の閾値電圧Ｖｔｈ（Ｖ）と電流ＩＯＮとの関係を示す図である。
【図２２】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２３】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２４】図１０に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２５】図１に示した構成の半導体装置１００のシミュレーション結果を示す図である。
【図２６】本実施の形態における半導体装置の比較例である半導体装置の構成を示す図である。
【図２７】図２６に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２８】図２６に示した構成の半導体装置のシミュレーション結果を示す図である。
【図２９】ドレイン領域およびチャネル領域をすべて同導電型のトランジスタの構成を示す図である。
【符号の説明】
【０１３４】
１００ 半導体装置
１０２ 半導体基板
１０４ 絶縁層
１０５ 絶縁層
１０６ ＳＯＩ層
１０６ａ ドレイン領域
１０６ｂ ソース領域
１０６ｃ チャネル領域
１０６ｄ 緩衝領域
１０６ｅ 緩衝領域
１０８ 導電層
１０８ａ 第２のゲート電極
１０９ 絶縁層
１１０ ＢＯＸ層
１１２ ゲート絶縁膜
１１４ 第１のゲート電極
１１６ 絶縁層
１２０ ゲート電極
１５０ ポリシリコン層
１５２ 絶縁層
１５４ 絶縁層
１５６ シリコン層
１５８ 絶縁層
１６０ ポリシリコン層
１６２ 絶縁層
１６４ 絶縁層
１６６ エピタキシャル層
１６８ サイドウォール
１６９ 絶縁層
１７０ シリサイド層
１７１ シリサイド層
１７２ コンタクト
１７４ シリサイド層
１８０ 金属層
１９０ ｐ型不純物領域
１９０ａ ｐ型不純物領域
１９０ｂ ｐ型不純物領域
２００ 第１のＳＯＩ層
２０２ 絶縁層
２０４ 第２のＳＯＩ層
２０６ 絶縁層
２０８ ポリシリコン層
２１０ 絶縁層
２１２ ポリシリコン層
２１４ 絶縁層
２１６ 絶縁層
２１８ エピタキシャル層
２２０ サイドウォール
２２２ 絶縁層
２２４ コンタクト
【特許請求の範囲】
【請求項１】
シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
を含み、
前記チャネル領域の下方にドープトシリコンまたは金属からなる導電層が前記シリコン層の膜厚よりも狭い間隔で設けられ、前記チャネル領域と前記導電層との間に前記絶縁層が設けられた半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チャネル領域の上面、下面および側面全面が前記導電層および前記ゲート電極を構成する材料により覆われた半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記導電層は、シリコン材料により構成され、前記第１導電型と反対の第２導電型の不純物を含むドープトシリコンである半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記導電層は、電圧印加可能に構成された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記導電層は、前記ゲート電極と電気的に接続された半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記ゲート絶縁膜は、前記チャネル領域と前記ソース領域との界面近傍、および前記チャネル領域と前記ドレイン領域との界面近傍と接する領域の膜厚が前記チャネル領域と接する他の領域の膜厚よりも厚い半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
前記チャネル領域と前記導電層との間において、前記絶縁層は、前記チャネル領域と前記ソース領域との界面近傍、および前記チャネル領域と前記ドレイン領域との界面近傍と接する領域の膜厚が前記チャネル領域と接する他の領域の膜厚よりも厚い半導体装置。
【請求項８】
シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成された第１のゲート絶縁膜および前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記ＳＯＩ基板内に、前記チャネル領域を挟んで前記第１のゲート電極と対向して設けられた第２のゲート電極および前記チャネル領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁膜と、
を含む半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、前記チャネル領域と前記ソース領域との界面近傍、および前記チャネル領域と前記ドレイン領域との界面近傍と接する領域の膜厚が前記チャネル領域と接する他の領域の膜厚よりも厚い半導体装置。
【請求項１０】
請求項１から９いずれかに記載の半導体装置において、
前記チャネル領域と前記ソース領域との間、および前記チャネル領域と前記ドレイン領域との間にそれぞれ、前記チャネル領域よりも低濃度の前記第１導電型の緩衝領域が設けられた半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記緩衝領域は、前記シリコン層と絶縁層との界面に選択的に形成された半導体装置。
【請求項１２】
請求項１から９いずれかに記載の半導体装置において、
前記チャネル領域と前記ソース領域との間、および前記チャネル領域と前記ドレイン領域との間において、それぞれ、前記シリコン層と絶縁層との界面に選択的に形成された第２導電型の緩衝領域を含む半導体装置。
【請求項１３】
シリコン基板上に第１の絶縁層、第１の導電層、第２の絶縁層、当該第２の絶縁層よりも膜厚が厚い第１導電型のシリコン層および当該シリコン層よりも膜厚が薄い第３の絶縁層がこの順で形成された積層構造上に、ゲート電極を形成する工程と、
前記シリコン層の前記ゲート電極が形成された領域下以外の領域に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域およびドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記ソース領域およびドレイン領域を形成する工程の前に、前記ゲート電極をマスクとして、前記第３の絶縁層を選択的に除去して前記シリコン層を露出させる工程をさらに含み、
前記ソース領域およびドレイン領域を形成する工程において、前記シリコン層の露出した領域に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域およびドレイン領域を形成する半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記ソース領域およびドレイン領域を形成する工程は、
前記第１導電型のシリコン層よりも高濃度の前記第１導電型のエピタキシャル層を形成する工程と、
前記半導体基板全面に熱処理を施し、前記エピタキシャル層中の前記第１導電型の不純物を前記シリコン層中に拡散させる工程と、
を含む半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記エピタキシャル層を形成する工程は、
不純物を含有しないエピタキシャル層を形成する工程と、
当該エピタキシャル層に第１導電型不純物のイオンを注入する工程と、
を含む半導体装置の製造方法。
【請求項１】
シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成されたゲート絶縁膜および前記ゲート絶縁膜上に形成されたゲート電極と、
を含み、
前記チャネル領域の下方にドープトシリコンまたは金属からなる導電層が前記シリコン層の膜厚よりも狭い間隔で設けられ、前記チャネル領域と前記導電層との間に前記絶縁層が設けられた半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チャネル領域の上面、下面および側面全面が前記導電層および前記ゲート電極を構成する材料により覆われた半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記導電層は、シリコン材料により構成され、前記第１導電型と反対の第２導電型の不純物を含むドープトシリコンである半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記導電層は、電圧印加可能に構成された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記導電層は、前記ゲート電極と電気的に接続された半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記ゲート絶縁膜は、前記チャネル領域と前記ソース領域との界面近傍、および前記チャネル領域と前記ドレイン領域との界面近傍と接する領域の膜厚が前記チャネル領域と接する他の領域の膜厚よりも厚い半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
前記チャネル領域と前記導電層との間において、前記絶縁層は、前記チャネル領域と前記ソース領域との界面近傍、および前記チャネル領域と前記ドレイン領域との界面近傍と接する領域の膜厚が前記チャネル領域と接する他の領域の膜厚よりも厚い半導体装置。
【請求項８】
シリコン基板上に絶縁層およびシリコン層がこの順で形成されたＳＯＩ基板と、
前記シリコン層に形成された第１導電型のソース領域およびドレイン領域と、
前記シリコン層において、前記ソース領域および前記ドレイン領域の間に設けられ、前記ソース領域および前記ドレイン領域よりも低濃度の前記第１導電型のチャネル領域と、
前記ＳＯＩ基板上において、前記チャネル領域上に形成された第１のゲート絶縁膜および前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記ＳＯＩ基板内に、前記チャネル領域を挟んで前記第１のゲート電極と対向して設けられた第２のゲート電極および前記チャネル領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁膜と、
を含む半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、前記チャネル領域と前記ソース領域との界面近傍、および前記チャネル領域と前記ドレイン領域との界面近傍と接する領域の膜厚が前記チャネル領域と接する他の領域の膜厚よりも厚い半導体装置。
【請求項１０】
請求項１から９いずれかに記載の半導体装置において、
前記チャネル領域と前記ソース領域との間、および前記チャネル領域と前記ドレイン領域との間にそれぞれ、前記チャネル領域よりも低濃度の前記第１導電型の緩衝領域が設けられた半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記緩衝領域は、前記シリコン層と絶縁層との界面に選択的に形成された半導体装置。
【請求項１２】
請求項１から９いずれかに記載の半導体装置において、
前記チャネル領域と前記ソース領域との間、および前記チャネル領域と前記ドレイン領域との間において、それぞれ、前記シリコン層と絶縁層との界面に選択的に形成された第２導電型の緩衝領域を含む半導体装置。
【請求項１３】
シリコン基板上に第１の絶縁層、第１の導電層、第２の絶縁層、当該第２の絶縁層よりも膜厚が厚い第１導電型のシリコン層および当該シリコン層よりも膜厚が薄い第３の絶縁層がこの順で形成された積層構造上に、ゲート電極を形成する工程と、
前記シリコン層の前記ゲート電極が形成された領域下以外の領域に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域およびドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記ソース領域およびドレイン領域を形成する工程の前に、前記ゲート電極をマスクとして、前記第３の絶縁層を選択的に除去して前記シリコン層を露出させる工程をさらに含み、
前記ソース領域およびドレイン領域を形成する工程において、前記シリコン層の露出した領域に、前記第１導電型の不純物を導入して、前記第１導電型のソース領域およびドレイン領域を形成する半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記ソース領域およびドレイン領域を形成する工程は、
前記第１導電型のシリコン層よりも高濃度の前記第１導電型のエピタキシャル層を形成する工程と、
前記半導体基板全面に熱処理を施し、前記エピタキシャル層中の前記第１導電型の不純物を前記シリコン層中に拡散させる工程と、
を含む半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記エピタキシャル層を形成する工程は、
不純物を含有しないエピタキシャル層を形成する工程と、
当該エピタキシャル層に第１導電型不純物のイオンを注入する工程と、
を含む半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２００７−１４９８５３（Ｐ２００７−１４９８５３Ａ）
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願番号】特願２００５−３４０５９１（Ｐ２００５−３４０５９１）
【出願日】平成１７年１１月２５日（２００５．１１．２５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願日】平成１７年１１月２５日（２００５．１１．２５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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