半導体装置およびその製造方法
【課題】ドレイン電流コラプスを抑制すること。
【解決手段】窒化物半導体層１９上に形成されたソース電極２０、ゲート電極２４およびドレイン電極２２と、前記窒化物半導体層上に接して形成された窒化シリコン膜２６と、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して設けられた有機絶縁膜３２と、を含む半導体装置。
【解決手段】窒化物半導体層１９上に形成されたソース電極２０、ゲート電極２４およびドレイン電極２２と、前記窒化物半導体層上に接して形成された窒化シリコン膜２６と、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して設けられた有機絶縁膜３２と、を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に窒化物半導体を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）等のＦＥＴ（Field Effect Transistor）は、高周波かつ高出力で動作するパワー素子として用いられている。窒化物半導体を用いたＦＥＴにおいては、ドレイン電流コラプスとよばれる現象が生じることが知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２８６１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化物半導体を用いたＦＥＴにおいて、ドレイン電流コラプスを抑制することが求められている。本発明は、ドレイン電流コラプスを抑制することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、窒化物半導体層上に形成されたソース電極、ゲート電極およびドレイン電極と、前記窒化物半導体層上に接して形成された窒化シリコン膜と、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して設けられた有機絶縁膜と、を含む半導体装置である。本発明によれば、ドレイン電流コラプスを抑制することができる。
【０００６】
上記構成において、前記有機絶縁膜は、前記ソース電極と前記ゲート電極との間に設けられていない構成とすることができる。
【０００７】
上記構成において、前記ソース電極および前記ドレイン電極上にそれぞれ形成された配線を含み、前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面、さらに前記配線の上面に設けられていない構成とすることができる。
【０００８】
上記構成において、前記ソース電極および前記ドレイン電極上にそれぞれ形成された配線を含み、前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面の一部に設けられ、かつ前記配線の上面に設けられていない構成とすることができる。
【０００９】
上記構成において、前記有機絶縁膜はポリイミド、ベンゾジクロブテンまたは感光性有機絶縁膜である構成とすることができる。
【００１０】
本発明は、窒化物半導体層上に、ソース電極、ゲート電極およびドレイン電極をそれぞれ形成する工程と、前記窒化物半導体層上に接して窒化シリコン膜を形成する工程と、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して有機絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、ドレイン電流コラプスを抑制することができる。
【００１１】
上記構成において、前記有機絶縁膜は、前記ソース電極と前記ゲート電極との間に設けられていない構成とすることができる。
【００１２】
上記構成において、前記ソース電極および前記ドレイン電極上にそれぞれ配線を形成する工程を含み、前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面、さらに前記配線の上面に設けられていない構成とすることができる。
【００１３】
上記構成において、前記ソース電極および前記ドレイン電極上にそれぞれ配線を形成する工程を含み、前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面の一部に設けられ、かつ前記配線の上面に設けられていない構成とすることができる。
【００１４】
上記構成において、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面が露出した状態において３００℃以上の熱処理を行なう工程を含む構成とすることができる。
【００１５】
上記構成において、前記有機絶縁膜はポリイミド、ベンゾジクロブテンまたは感光性有機絶縁膜である構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、ドレイン電流コラプスを抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）から図１（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。
【図２】図２（ａ）および図２（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。
【図３】図３（ａ）から図３（ｃ）は、ドレイン電圧電流特性を示す図である。
【図４】図４（ａ）および図４（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）から図５（ｃ）は、実施例３に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は、ドレイン電圧電流特性を示す図である。
【図７】図７（ａ）から図７（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）および図８（ｃ）は、実施例５に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照し、本発明の実施例について説明する。
【実施例１】
【００１９】
図１（ａ）から図２（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１（ａ）のように、基板１０上に、半導体層１９として、バッファ層１２、チャネル層１４、電子供給層１６およびキャップ層１８が順次形成されている。基板１０は、ＳｉＣである。バッファ層１２は膜厚が３００ｎｍのＡｌＮ層である。チャネル層１４は膜厚が１μｍのＧａＮ層である。電子供給層１６は、膜厚が２０ｎｍ、Ａｌ組成比が０．２のｎ型ＡｌＧａＮ層である。キャップ層１８は、膜厚が５ｎｍのｎ型ＧａＮ層である。チャネル層１４の電子供給層１６界面には２ＤＥＧ（２次元電子ガス）１５が形成される。
【００２０】
図１（ｂ）のように、半導体層１９上にソース電極２０、ゲート電極２４およびドレイン電極２２を形成する。ソース電極２０およびドレイン電極２２は、半導体層１９側からＴａ層およびＡｌ層からなり、蒸着法およびリフトオフ法により形成する。ゲート電極２４は、半導体層１９側からＮｉ層およびＡｕ層をからなり、蒸着法およびリフトオフ法により形成する。図１（ｃ）のように、半導体層１９上に接して、およびソース電極２０，ゲート電極２４およびドレイン電極２２を覆うように、膜厚が４０ｎｍの窒化シリコン膜２６をＣＶＤ（Chemical Vapor Deposition）法を用い形成する。
【００２１】
図２（ａ）のように、ソース電極２０およびドレイン電極２２上の窒化シリコン膜２６を除去し、ソース電極２０およびドレイン電極２２に接する配線３０をソース電極２０およびドレイン電極２２上に形成する。配線３０はＡｕめっきにより形成する。めっきシンターとして３５０℃の温度で３０分間熱処理する。図２（ｂ）のように、感光性フォトレジスト３２を塗布し、露光現像する。これにより、膜厚が１μｍのフォトレジスト３２を、ソース電極２０からドレイン電極２２の間の窒化シリコン膜２６上に形成する。フォトレジスト３２は、ソース電極２０とドレイン電極２２との間において、ソース電極２０とドレイン電極２２との上面、さらに配線３０の上面に設けられていない。
【００２２】
図３（ａ）から図３（ｃ）は、ドレイン電圧電流特性を示す図である。ドレイン電圧電流特性を測定したＨＥＭＴは、ゲート長が１μｍ、ゲート幅が８０μｍ、ゲート−ドレイン距離が５μｍである。ドレイン電圧電流特性は、カーブトレーサを用い測定した。図３（ａ）から図３（ｃ）において、破線は、ドレイン電圧を１０Ｖまで印加し、ゲート電圧を２Ｖからマイナス方向に−１Ｖステップで印加したドレイン電圧電流特性を示している。実線は、ドレイン電圧を５０Ｖまで印加し、ゲート電圧を２Ｖからマイナス方向に−１Ｖステップで印加したドレイン電圧電流特性を示している。
【００２３】
図３（ａ）は、図２（ａ）の熱処理前に測定した結果を示す。図３（ａ）のように、ドレイン電圧を５０Ｖ印加する前後で、ドレイン電圧電流特性は変化していない。図３（ｂ）は、３５０℃において３０分熱処理を行なった後の測定結果を示す。図３（ｂ）のように、ドレイン電流が減少している。この現象は、ドレイン電流コラプス現象である。図３（ｃ）は、その後、図２（ｂ）の工程後に測定した結果を示す。図３（ｃ）のように、ドレイン電圧を５０Ｖ印加してもドレイン電流コラプス現象はほとんど観測されない。このように、窒化シリコン膜２６を形成した後に３５０℃の熱処理を行なうとドレイン電流コラプス現象が観測される。しかし、窒化シリコン膜２６上に有機絶縁膜を形成することによりドレイン電流コラプス現象が抑制できることがわかった。
【００２４】
ドレイン電流コラプスは、チャネル（例えば２ＤＥＧ）の電子が高エネルギーとなり半導体層１９表面または窒化シリコン膜２６内のトラップに捕獲されるために生じる現象と考えられる。窒化シリコン膜２６表面のＳｉのダングリングボンドが多いと、ダングリングボンドの影響により、電子がトラップに捕獲され易くなると考えられる。窒化シリコン膜２８が熱処理されると、Ｓｉ−Ｈ結合が離れ、窒化シリコン膜２８表面にＳｉのダングリングボンドが多数形成される。このため、ドレイン電流コラプスが大きくなる。特に、ゲート電極２４とドレイン電極２２との間は、電界が大きく２ＤＥＧの電子がトラップに捕獲され易い。図３（ｃ）のように、窒化シリコン膜２６上面に接して有機絶縁膜を形成すると、窒化シリコン膜２６表面のＳｉのダングリングボンドが終端され、ドレイン電流コラプスが抑制されると考えられる。
【００２５】
実施例１によれば、ゲート電極２４とドレイン電極２２との間の窒化シリコン膜２６の上面に接して有機絶縁膜を形成する。これにより、ドレイン電流コラプスを抑制することができる。窒化シリコン膜２６表面のＳｉのダングリングボンドは、３００℃以上の熱処理で生じやすく、３５０℃以上でより生じやすい。よって、ゲート電極２４とドレイン電極２２との間の窒化シリコン膜２６の上面が露出した状態において３００℃以上の熱処理を行なった後、窒化シリコン膜２６の上面に有機絶縁膜を形成することが好ましい。
【００２６】
実施例１においては、有機絶縁膜によるドレイン電流コラプスを抑制する効果を調べるため、有機絶縁膜としてフォトレジスト３２を用いた。有機絶縁膜（感光性有機絶縁膜）としては、ポリイミド、ＢＣＢ（ベンゾジクロブテン）または感光性有機絶縁膜等を用いることができる。
【実施例２】
【００２７】
実施例２は、感光性でない有機絶縁膜を用いる例である。図４（ａ）および図４（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図４（ａ）のように、実施例１の図２（ａ）の後に全面に有機絶縁膜３４を塗布する。有機絶縁膜３４の膜厚は例えば２μｍである。図４（ｂ）のように、有機絶縁膜３４を酸素プラズマにより全面エッチングする。例えば、有機絶縁膜３４の膜厚を１μｍエッチングする。これにより、配線３０からなるパッドが露出する。実施例２の有機絶縁膜３４は、ソース電極２０とドレイン電極２２との間において、ソース電極２０とドレイン電極２２の上面の一部に設けられ、かつ前記配線の上面に設けられていない。
【００２８】
実施例１のように、有機絶縁膜として感光性有機絶縁膜を用いることができる。また、実施例２のように、有機絶縁膜として感光性でない有機絶縁膜を用いることもできる。
【実施例３】
【００２９】
実施例３は有機絶縁膜としてポリイミドを用いる例である。図５（ａ）から図５（ｃ）は実施例３に係る半導体装置の製造方法を示す断面図である。図５（ａ）のように、実施例１の図２の後、窒化シリコン膜２６上に、プラズマＣＶＤ法を用い窒化シリコン膜２８を８００ｎｍ形成する。配線３０を覆うように、プラズマＣＶＤ法を用い窒化シリコン膜３６を６００ｎｍ形成する。
【００３０】
図５（ｂ）のように、窒化シリコン膜３６上に、有機絶縁膜として感光性ポリイミド膜３８を塗布する。露光現像することにより、配線３０からなるパッド上の感光性ポリイミド膜３８に開口３７を形成する。図５（ｃ）のように、感光性ポリイミド膜３８をマスクに窒化シリコン膜３６をエッチングする。これにより、パッド表面が露出する。パッド上に直接感光性ポリイミド膜３８が形成されていないため、ポリイミドの残渣によるパッドのコンタクト不良が抑制される。
【００３１】
図６（ａ）および図６（ｂ）は、ドレイン電圧電流特性を示す図である。ドレイン電圧電流特性を測定したＨＥＭＴは、ゲート長が１μｍ、ゲート幅が１ｍｍ、ゲート−ドレイン距離が５μｍである。ドレイン電圧が０Ｖ、ゲート電圧が０Ｖをベースに４μｓのパルスを用いドレイン電圧およびゲート電圧を印加することにより、ドレイン電圧電流特性を測定した結果を破線で示した。一方、ドレイン電圧が５０Ｖ、ゲート電圧が−３Ｖをベースに４μｓのパルスを用いドレイン電圧およびゲート電圧を印加することにより、ドレイン電圧電流特性を測定した結果を実線で示した。パルスのデュティは１％とした。ゲート電圧は−２Ｖから２Ｖまで０．４Ｖステップで印加した。ドレイン電圧が５Ｖ、ゲート電圧が２Ｖのときの破線に対する実線のドレイン電流値の比をコラプス率とした。
【００３２】
図６（ａ）は、図５（ａ）の工程でのドレイン電圧電流特性である。すなわち、感光性ポリイミド膜３８を形成する前のドレイン特性を示している。このとき、コラプス率は７６％であった。図６（ｂ）は、図５（ｃ）の工程でのドレイン電圧電流特性である。すなわち、感光性ポリイミド膜３８を形成した後のドレイン特性を示している。このとき、コラプス率は８４％であった。
【００３３】
以上のように、半導体層１９から感光性ポリイミド膜３８までの窒化シリコン膜２６、２８および３６の総膜厚が１４４０ｎｍにおいて、窒化シリコン膜に接して有機絶縁膜を形成することにより、ドレイン電流コラプス現象を抑制することができた。このように、ドレイン電流コラプス現象の抑制および窒化シリコン膜の成膜工数等を考慮した場合には、半導体層１９から有機絶縁膜までの窒化シリコン膜の総膜厚は１．５μｍ以下が好ましい。さらに、１．０μｍ以下が好ましい。さらに、実施例１のように、１００ｎｍ以下がより好ましい。
【実施例４】
【００３４】
実施例４はフィールドプレートを有する半導体装置の例である。図７（ａ）から図７（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図である。図７（ａ）のように、図５（ａ）の後、配線３０からなるパッド上の窒化シリコン膜３６を除去する。ゲート電極２４とドレイン電極２２との間の窒化シリコン膜３６上にフィールドプレート４０を形成する。フィールドプレート４０は例えばＡｕからなる。図７（ｂ）のように、全面に膜厚が２μｍの非感光性ポリイミド膜４２を塗布する。図７（ｃ）のように、非感光性ポリイミド膜４２を１μｍ全面エッチングする。これにより、パッドの表面が露出する。
【００３５】
実施例４のように、窒化シリコン膜３６上にフィールドプレート４０が形成されている場合に、窒化シリコン膜３６上に有機絶縁膜を形成してもよい。ゲート電極２４とドレイン電極２２との間にフィールドプレート４０が形成されている場合は、少なくともフィールドプレート４０とドレイン電極２２との間の窒化シリコン膜の上面上に有機絶縁膜を形成することが好ましい。
【実施例５】
【００３６】
実施例５は、ソース電極２０とゲート電極２４との間の有機絶縁膜を除去する例である。図８（ａ）および図８（ｃ）は、実施例５に係る半導体装置の製造方法を示す断面図である。図８（ａ）のように、実施例１の図２（ａ）の後、感光性有機絶縁膜４４を塗布する。露光現像することにより、配線３０からなるパッド上の有機絶縁膜４４を除去する。図８（ｂ）のように、開口を有するフォトレジスト５０を形成する。図８（ｃ）のように、フォトレジスト５０をマスクに有機絶縁膜４４を除去する。つまり、有機絶縁膜４４は、ゲート電極２４とドレイン電極２２との間のみに形成されている。これにより、ソース電極２０とゲート電極２４との間の有機絶縁膜４４が除去される。ソース電極２０とゲート電極２４との間の有機絶縁膜４４が除去されることにより、ソース−ゲート容量を低減することができる。
【００３７】
実施例５のように、ドレイン電流コラスプ現象の抑制に効果のあるゲート電極２４とドレイン電極２２との間に有機絶縁膜４４を形成し、ゲート電極２４とドレイン電極２２との間以外には有機絶縁膜４４を形成しない。例えば、有機絶縁膜４４を、ソース電極２０とゲート電極２４との間に形成しない。これにより、寄容量を抑制することができる。有機絶縁膜は、ゲート電極２４とドレイン電極２２との間の領域の少なくとも一部に形成されていればよい。また、ゲート電極２４とドレイン電極２２との間の領域の全てに形成されていてもよい。有機絶縁膜が形成される領域は、半導体層１９内の電界が最も強い領域を含むことが好ましい。
【００３８】
実施例１〜５において、ＡｌＧａＮを電子供給層１６、ＧａＮをチャネル層１４とするＨＥＭＴを例に説明したが、半導体層１９としては他の窒化物半導体を用いることができる。窒化物半導体とは、窒素を含む半導体であり、例えばＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮまたはＡｌＩｎＧａＮ等である。
【００３９】
また、実施例１〜５において、キャップ層１８を設けた例を説明したが、キャップ層１８を設けず、ゲート電極２４を電子供給層１６上に直接形成してもよい。また、基板１０としてＳｉＣの例を説明したが、基板１０は、サファイヤまたはＳｉ基板等でもよい。
【００４０】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４１】
１９ 半導体層
２０ ソース電極
２２ ドレイン電極
２４ ゲート電極
２６、２８、３６ 窒化シリコン膜
３２ フォトレジスト
３４、４４ 有機絶縁膜
３８ 感光性ポリイミド膜
４２ 非感光性ポリイミド膜
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に窒化物半導体を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）等のＦＥＴ（Field Effect Transistor）は、高周波かつ高出力で動作するパワー素子として用いられている。窒化物半導体を用いたＦＥＴにおいては、ドレイン電流コラプスとよばれる現象が生じることが知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２８６１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化物半導体を用いたＦＥＴにおいて、ドレイン電流コラプスを抑制することが求められている。本発明は、ドレイン電流コラプスを抑制することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、窒化物半導体層上に形成されたソース電極、ゲート電極およびドレイン電極と、前記窒化物半導体層上に接して形成された窒化シリコン膜と、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して設けられた有機絶縁膜と、を含む半導体装置である。本発明によれば、ドレイン電流コラプスを抑制することができる。
【０００６】
上記構成において、前記有機絶縁膜は、前記ソース電極と前記ゲート電極との間に設けられていない構成とすることができる。
【０００７】
上記構成において、前記ソース電極および前記ドレイン電極上にそれぞれ形成された配線を含み、前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面、さらに前記配線の上面に設けられていない構成とすることができる。
【０００８】
上記構成において、前記ソース電極および前記ドレイン電極上にそれぞれ形成された配線を含み、前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面の一部に設けられ、かつ前記配線の上面に設けられていない構成とすることができる。
【０００９】
上記構成において、前記有機絶縁膜はポリイミド、ベンゾジクロブテンまたは感光性有機絶縁膜である構成とすることができる。
【００１０】
本発明は、窒化物半導体層上に、ソース電極、ゲート電極およびドレイン電極をそれぞれ形成する工程と、前記窒化物半導体層上に接して窒化シリコン膜を形成する工程と、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して有機絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、ドレイン電流コラプスを抑制することができる。
【００１１】
上記構成において、前記有機絶縁膜は、前記ソース電極と前記ゲート電極との間に設けられていない構成とすることができる。
【００１２】
上記構成において、前記ソース電極および前記ドレイン電極上にそれぞれ配線を形成する工程を含み、前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面、さらに前記配線の上面に設けられていない構成とすることができる。
【００１３】
上記構成において、前記ソース電極および前記ドレイン電極上にそれぞれ配線を形成する工程を含み、前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面の一部に設けられ、かつ前記配線の上面に設けられていない構成とすることができる。
【００１４】
上記構成において、前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面が露出した状態において３００℃以上の熱処理を行なう工程を含む構成とすることができる。
【００１５】
上記構成において、前記有機絶縁膜はポリイミド、ベンゾジクロブテンまたは感光性有機絶縁膜である構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、ドレイン電流コラプスを抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）から図１（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。
【図２】図２（ａ）および図２（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。
【図３】図３（ａ）から図３（ｃ）は、ドレイン電圧電流特性を示す図である。
【図４】図４（ａ）および図４（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）から図５（ｃ）は、実施例３に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は、ドレイン電圧電流特性を示す図である。
【図７】図７（ａ）から図７（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）および図８（ｃ）は、実施例５に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照し、本発明の実施例について説明する。
【実施例１】
【００１９】
図１（ａ）から図２（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１（ａ）のように、基板１０上に、半導体層１９として、バッファ層１２、チャネル層１４、電子供給層１６およびキャップ層１８が順次形成されている。基板１０は、ＳｉＣである。バッファ層１２は膜厚が３００ｎｍのＡｌＮ層である。チャネル層１４は膜厚が１μｍのＧａＮ層である。電子供給層１６は、膜厚が２０ｎｍ、Ａｌ組成比が０．２のｎ型ＡｌＧａＮ層である。キャップ層１８は、膜厚が５ｎｍのｎ型ＧａＮ層である。チャネル層１４の電子供給層１６界面には２ＤＥＧ（２次元電子ガス）１５が形成される。
【００２０】
図１（ｂ）のように、半導体層１９上にソース電極２０、ゲート電極２４およびドレイン電極２２を形成する。ソース電極２０およびドレイン電極２２は、半導体層１９側からＴａ層およびＡｌ層からなり、蒸着法およびリフトオフ法により形成する。ゲート電極２４は、半導体層１９側からＮｉ層およびＡｕ層をからなり、蒸着法およびリフトオフ法により形成する。図１（ｃ）のように、半導体層１９上に接して、およびソース電極２０，ゲート電極２４およびドレイン電極２２を覆うように、膜厚が４０ｎｍの窒化シリコン膜２６をＣＶＤ（Chemical Vapor Deposition）法を用い形成する。
【００２１】
図２（ａ）のように、ソース電極２０およびドレイン電極２２上の窒化シリコン膜２６を除去し、ソース電極２０およびドレイン電極２２に接する配線３０をソース電極２０およびドレイン電極２２上に形成する。配線３０はＡｕめっきにより形成する。めっきシンターとして３５０℃の温度で３０分間熱処理する。図２（ｂ）のように、感光性フォトレジスト３２を塗布し、露光現像する。これにより、膜厚が１μｍのフォトレジスト３２を、ソース電極２０からドレイン電極２２の間の窒化シリコン膜２６上に形成する。フォトレジスト３２は、ソース電極２０とドレイン電極２２との間において、ソース電極２０とドレイン電極２２との上面、さらに配線３０の上面に設けられていない。
【００２２】
図３（ａ）から図３（ｃ）は、ドレイン電圧電流特性を示す図である。ドレイン電圧電流特性を測定したＨＥＭＴは、ゲート長が１μｍ、ゲート幅が８０μｍ、ゲート−ドレイン距離が５μｍである。ドレイン電圧電流特性は、カーブトレーサを用い測定した。図３（ａ）から図３（ｃ）において、破線は、ドレイン電圧を１０Ｖまで印加し、ゲート電圧を２Ｖからマイナス方向に−１Ｖステップで印加したドレイン電圧電流特性を示している。実線は、ドレイン電圧を５０Ｖまで印加し、ゲート電圧を２Ｖからマイナス方向に−１Ｖステップで印加したドレイン電圧電流特性を示している。
【００２３】
図３（ａ）は、図２（ａ）の熱処理前に測定した結果を示す。図３（ａ）のように、ドレイン電圧を５０Ｖ印加する前後で、ドレイン電圧電流特性は変化していない。図３（ｂ）は、３５０℃において３０分熱処理を行なった後の測定結果を示す。図３（ｂ）のように、ドレイン電流が減少している。この現象は、ドレイン電流コラプス現象である。図３（ｃ）は、その後、図２（ｂ）の工程後に測定した結果を示す。図３（ｃ）のように、ドレイン電圧を５０Ｖ印加してもドレイン電流コラプス現象はほとんど観測されない。このように、窒化シリコン膜２６を形成した後に３５０℃の熱処理を行なうとドレイン電流コラプス現象が観測される。しかし、窒化シリコン膜２６上に有機絶縁膜を形成することによりドレイン電流コラプス現象が抑制できることがわかった。
【００２４】
ドレイン電流コラプスは、チャネル（例えば２ＤＥＧ）の電子が高エネルギーとなり半導体層１９表面または窒化シリコン膜２６内のトラップに捕獲されるために生じる現象と考えられる。窒化シリコン膜２６表面のＳｉのダングリングボンドが多いと、ダングリングボンドの影響により、電子がトラップに捕獲され易くなると考えられる。窒化シリコン膜２８が熱処理されると、Ｓｉ−Ｈ結合が離れ、窒化シリコン膜２８表面にＳｉのダングリングボンドが多数形成される。このため、ドレイン電流コラプスが大きくなる。特に、ゲート電極２４とドレイン電極２２との間は、電界が大きく２ＤＥＧの電子がトラップに捕獲され易い。図３（ｃ）のように、窒化シリコン膜２６上面に接して有機絶縁膜を形成すると、窒化シリコン膜２６表面のＳｉのダングリングボンドが終端され、ドレイン電流コラプスが抑制されると考えられる。
【００２５】
実施例１によれば、ゲート電極２４とドレイン電極２２との間の窒化シリコン膜２６の上面に接して有機絶縁膜を形成する。これにより、ドレイン電流コラプスを抑制することができる。窒化シリコン膜２６表面のＳｉのダングリングボンドは、３００℃以上の熱処理で生じやすく、３５０℃以上でより生じやすい。よって、ゲート電極２４とドレイン電極２２との間の窒化シリコン膜２６の上面が露出した状態において３００℃以上の熱処理を行なった後、窒化シリコン膜２６の上面に有機絶縁膜を形成することが好ましい。
【００２６】
実施例１においては、有機絶縁膜によるドレイン電流コラプスを抑制する効果を調べるため、有機絶縁膜としてフォトレジスト３２を用いた。有機絶縁膜（感光性有機絶縁膜）としては、ポリイミド、ＢＣＢ（ベンゾジクロブテン）または感光性有機絶縁膜等を用いることができる。
【実施例２】
【００２７】
実施例２は、感光性でない有機絶縁膜を用いる例である。図４（ａ）および図４（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図４（ａ）のように、実施例１の図２（ａ）の後に全面に有機絶縁膜３４を塗布する。有機絶縁膜３４の膜厚は例えば２μｍである。図４（ｂ）のように、有機絶縁膜３４を酸素プラズマにより全面エッチングする。例えば、有機絶縁膜３４の膜厚を１μｍエッチングする。これにより、配線３０からなるパッドが露出する。実施例２の有機絶縁膜３４は、ソース電極２０とドレイン電極２２との間において、ソース電極２０とドレイン電極２２の上面の一部に設けられ、かつ前記配線の上面に設けられていない。
【００２８】
実施例１のように、有機絶縁膜として感光性有機絶縁膜を用いることができる。また、実施例２のように、有機絶縁膜として感光性でない有機絶縁膜を用いることもできる。
【実施例３】
【００２９】
実施例３は有機絶縁膜としてポリイミドを用いる例である。図５（ａ）から図５（ｃ）は実施例３に係る半導体装置の製造方法を示す断面図である。図５（ａ）のように、実施例１の図２の後、窒化シリコン膜２６上に、プラズマＣＶＤ法を用い窒化シリコン膜２８を８００ｎｍ形成する。配線３０を覆うように、プラズマＣＶＤ法を用い窒化シリコン膜３６を６００ｎｍ形成する。
【００３０】
図５（ｂ）のように、窒化シリコン膜３６上に、有機絶縁膜として感光性ポリイミド膜３８を塗布する。露光現像することにより、配線３０からなるパッド上の感光性ポリイミド膜３８に開口３７を形成する。図５（ｃ）のように、感光性ポリイミド膜３８をマスクに窒化シリコン膜３６をエッチングする。これにより、パッド表面が露出する。パッド上に直接感光性ポリイミド膜３８が形成されていないため、ポリイミドの残渣によるパッドのコンタクト不良が抑制される。
【００３１】
図６（ａ）および図６（ｂ）は、ドレイン電圧電流特性を示す図である。ドレイン電圧電流特性を測定したＨＥＭＴは、ゲート長が１μｍ、ゲート幅が１ｍｍ、ゲート−ドレイン距離が５μｍである。ドレイン電圧が０Ｖ、ゲート電圧が０Ｖをベースに４μｓのパルスを用いドレイン電圧およびゲート電圧を印加することにより、ドレイン電圧電流特性を測定した結果を破線で示した。一方、ドレイン電圧が５０Ｖ、ゲート電圧が−３Ｖをベースに４μｓのパルスを用いドレイン電圧およびゲート電圧を印加することにより、ドレイン電圧電流特性を測定した結果を実線で示した。パルスのデュティは１％とした。ゲート電圧は−２Ｖから２Ｖまで０．４Ｖステップで印加した。ドレイン電圧が５Ｖ、ゲート電圧が２Ｖのときの破線に対する実線のドレイン電流値の比をコラプス率とした。
【００３２】
図６（ａ）は、図５（ａ）の工程でのドレイン電圧電流特性である。すなわち、感光性ポリイミド膜３８を形成する前のドレイン特性を示している。このとき、コラプス率は７６％であった。図６（ｂ）は、図５（ｃ）の工程でのドレイン電圧電流特性である。すなわち、感光性ポリイミド膜３８を形成した後のドレイン特性を示している。このとき、コラプス率は８４％であった。
【００３３】
以上のように、半導体層１９から感光性ポリイミド膜３８までの窒化シリコン膜２６、２８および３６の総膜厚が１４４０ｎｍにおいて、窒化シリコン膜に接して有機絶縁膜を形成することにより、ドレイン電流コラプス現象を抑制することができた。このように、ドレイン電流コラプス現象の抑制および窒化シリコン膜の成膜工数等を考慮した場合には、半導体層１９から有機絶縁膜までの窒化シリコン膜の総膜厚は１．５μｍ以下が好ましい。さらに、１．０μｍ以下が好ましい。さらに、実施例１のように、１００ｎｍ以下がより好ましい。
【実施例４】
【００３４】
実施例４はフィールドプレートを有する半導体装置の例である。図７（ａ）から図７（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図である。図７（ａ）のように、図５（ａ）の後、配線３０からなるパッド上の窒化シリコン膜３６を除去する。ゲート電極２４とドレイン電極２２との間の窒化シリコン膜３６上にフィールドプレート４０を形成する。フィールドプレート４０は例えばＡｕからなる。図７（ｂ）のように、全面に膜厚が２μｍの非感光性ポリイミド膜４２を塗布する。図７（ｃ）のように、非感光性ポリイミド膜４２を１μｍ全面エッチングする。これにより、パッドの表面が露出する。
【００３５】
実施例４のように、窒化シリコン膜３６上にフィールドプレート４０が形成されている場合に、窒化シリコン膜３６上に有機絶縁膜を形成してもよい。ゲート電極２４とドレイン電極２２との間にフィールドプレート４０が形成されている場合は、少なくともフィールドプレート４０とドレイン電極２２との間の窒化シリコン膜の上面上に有機絶縁膜を形成することが好ましい。
【実施例５】
【００３６】
実施例５は、ソース電極２０とゲート電極２４との間の有機絶縁膜を除去する例である。図８（ａ）および図８（ｃ）は、実施例５に係る半導体装置の製造方法を示す断面図である。図８（ａ）のように、実施例１の図２（ａ）の後、感光性有機絶縁膜４４を塗布する。露光現像することにより、配線３０からなるパッド上の有機絶縁膜４４を除去する。図８（ｂ）のように、開口を有するフォトレジスト５０を形成する。図８（ｃ）のように、フォトレジスト５０をマスクに有機絶縁膜４４を除去する。つまり、有機絶縁膜４４は、ゲート電極２４とドレイン電極２２との間のみに形成されている。これにより、ソース電極２０とゲート電極２４との間の有機絶縁膜４４が除去される。ソース電極２０とゲート電極２４との間の有機絶縁膜４４が除去されることにより、ソース−ゲート容量を低減することができる。
【００３７】
実施例５のように、ドレイン電流コラスプ現象の抑制に効果のあるゲート電極２４とドレイン電極２２との間に有機絶縁膜４４を形成し、ゲート電極２４とドレイン電極２２との間以外には有機絶縁膜４４を形成しない。例えば、有機絶縁膜４４を、ソース電極２０とゲート電極２４との間に形成しない。これにより、寄容量を抑制することができる。有機絶縁膜は、ゲート電極２４とドレイン電極２２との間の領域の少なくとも一部に形成されていればよい。また、ゲート電極２４とドレイン電極２２との間の領域の全てに形成されていてもよい。有機絶縁膜が形成される領域は、半導体層１９内の電界が最も強い領域を含むことが好ましい。
【００３８】
実施例１〜５において、ＡｌＧａＮを電子供給層１６、ＧａＮをチャネル層１４とするＨＥＭＴを例に説明したが、半導体層１９としては他の窒化物半導体を用いることができる。窒化物半導体とは、窒素を含む半導体であり、例えばＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮまたはＡｌＩｎＧａＮ等である。
【００３９】
また、実施例１〜５において、キャップ層１８を設けた例を説明したが、キャップ層１８を設けず、ゲート電極２４を電子供給層１６上に直接形成してもよい。また、基板１０としてＳｉＣの例を説明したが、基板１０は、サファイヤまたはＳｉ基板等でもよい。
【００４０】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４１】
１９ 半導体層
２０ ソース電極
２２ ドレイン電極
２４ ゲート電極
２６、２８、３６ 窒化シリコン膜
３２ フォトレジスト
３４、４４ 有機絶縁膜
３８ 感光性ポリイミド膜
４２ 非感光性ポリイミド膜
【特許請求の範囲】
【請求項１】
窒化物半導体層上に形成されたソース電極、ゲート電極およびドレイン電極と、
前記窒化物半導体層上に接して形成された窒化シリコン膜と、
前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して設けられた有機絶縁膜と、
を含むことを特徴とする半導体装置。
【請求項２】
前記有機絶縁膜は、前記ソース電極と前記ゲート電極との間に設けられていないことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース電極および前記ドレイン電極上にそれぞれ形成された配線を含み、
前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面、さらに前記配線の上面に設けられていないことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ソース電極および前記ドレイン電極上にそれぞれ形成された配線を含み、
前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面の一部に設けられ、かつ前記配線の上面に設けられていないことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記有機絶縁膜はポリイミド、ベンゾジクロブテンまたは感光性有機絶縁膜であることを特徴とする請求項１記載の半導体装置。
【請求項６】
窒化物半導体層上に、ソース電極、ゲート電極およびドレイン電極をそれぞれ形成する工程と、
前記窒化物半導体層上に接して窒化シリコン膜を形成する工程と、
前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して有機絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記有機絶縁膜は、前記ソース電極と前記ゲート電極との間に設けられていないことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記ソース電極および前記ドレイン電極上にそれぞれ配線を形成する工程を含み、
前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面、さらに前記配線の上面に設けられていないことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記ソース電極および前記ドレイン電極上にそれぞれ配線を形成する工程を含み、
前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面の一部に設けられ、かつ前記配線の上面に設けられていないことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面が露出した状態において３００℃以上の熱処理を行なう工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１１】
前記有機絶縁膜はポリイミド、ベンゾジクロブテンまたは感光性有機絶縁膜であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１】
窒化物半導体層上に形成されたソース電極、ゲート電極およびドレイン電極と、
前記窒化物半導体層上に接して形成された窒化シリコン膜と、
前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して設けられた有機絶縁膜と、
を含むことを特徴とする半導体装置。
【請求項２】
前記有機絶縁膜は、前記ソース電極と前記ゲート電極との間に設けられていないことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース電極および前記ドレイン電極上にそれぞれ形成された配線を含み、
前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面、さらに前記配線の上面に設けられていないことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ソース電極および前記ドレイン電極上にそれぞれ形成された配線を含み、
前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面の一部に設けられ、かつ前記配線の上面に設けられていないことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記有機絶縁膜はポリイミド、ベンゾジクロブテンまたは感光性有機絶縁膜であることを特徴とする請求項１記載の半導体装置。
【請求項６】
窒化物半導体層上に、ソース電極、ゲート電極およびドレイン電極をそれぞれ形成する工程と、
前記窒化物半導体層上に接して窒化シリコン膜を形成する工程と、
前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面に接して有機絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記有機絶縁膜は、前記ソース電極と前記ゲート電極との間に設けられていないことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記ソース電極および前記ドレイン電極上にそれぞれ配線を形成する工程を含み、
前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面、さらに前記配線の上面に設けられていないことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記ソース電極および前記ドレイン電極上にそれぞれ配線を形成する工程を含み、
前記有機絶縁膜は、前記ソース電極と前記ドレイン電極との間において、前記ソース電極と前記ドレイン電極との上面の一部に設けられ、かつ前記配線の上面に設けられていないことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極と前記ドレイン電極との間の前記窒化シリコン膜の上面が露出した状態において３００℃以上の熱処理を行なう工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１１】
前記有機絶縁膜はポリイミド、ベンゾジクロブテンまたは感光性有機絶縁膜であることを特徴とする請求項６記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−３３５７８（Ｐ２０１２−３３５７８Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１６９８４４（Ｐ２０１０−１６９８４４）
【出願日】平成２２年７月２８日（２０１０．７．２８）
【出願人】（０００１５４３２５）住友電工デバイス・イノベーション株式会社 (291)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年７月２８日（２０１０．７．２８）
【出願人】（０００１５４３２５）住友電工デバイス・イノベーション株式会社 (291)
【Ｆターム（参考）】
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