半導体装置及びその製造方法
【課題】 本発明は小型化を図ると共に、デバイス形成層を保護した状態で貫通孔及び貫通電極を形成することを課題とする。
【解決手段】 半導体装置５０は、貫通電極５６を介してＡｌ電極パッド２０と再配線パターン５２とを接続し、半導体素子１４の再配線パターン５２と配線基板１２上の配線パターン２４とをはんだバンプ５８を介してフリップチップで接続する構成となっている。半導体素子１４の上面には、デバイス形成層１８と複数のＡｌ電極パッド２０が形成されている。Ａｌ電極パッド２０と再配線パターン５２との間には、半導体素子１４を貫通する貫通孔５４がドライエッチングにより設けられ、貫通孔５４の内部には、Ｃｕめっきにより貫通電極５６が形成される。デバイス形成層１８は、半導体素子１４の上面に配置され、受光または発光が容易に行なえる。
【解決手段】 半導体装置５０は、貫通電極５６を介してＡｌ電極パッド２０と再配線パターン５２とを接続し、半導体素子１４の再配線パターン５２と配線基板１２上の配線パターン２４とをはんだバンプ５８を介してフリップチップで接続する構成となっている。半導体素子１４の上面には、デバイス形成層１８と複数のＡｌ電極パッド２０が形成されている。Ａｌ電極パッド２０と再配線パターン５２との間には、半導体素子１４を貫通する貫通孔５４がドライエッチングにより設けられ、貫通孔５４の内部には、Ｃｕめっきにより貫通電極５６が形成される。デバイス形成層１８は、半導体素子１４の上面に配置され、受光または発光が容易に行なえる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一面側にデバイス形成層と電極パッドを有する半導体素子の電極パッドに接続される電極を形成するように構成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば、受光素子または発光素子などからなる光変換素子に代表されるデバイス形成層を基板上に形成した半導体素子の電極を基板に形成した配線パターンと接続した半導体装置としては、図１に示されるような構成とされたものがある。この半導体装置１０では、配線基板１２上に半導体素子１４を接着剤１６により固着し、半導体素子１４の上面にデバイス形成層１８及び電極パッド２０が作り込まれている。デバイス形成層１８の周囲に設けられた複数のＡｌ電極パッド２０は、ワイヤボンディングにより装架されたＡｕワイヤ２２を介して配線基板１２上の配線パターン２４に接続される。また、デバイス形成層１８の表面（デバイス面）は、パッシベーション層（保護膜）２６が積層されている。
【０００３】
このように構成された半導体装置１０では、半導体素子１４の周囲にＡｕワイヤ２０を引き出すためのスペースを設けることにより装置全体が大きくなり、小型化を図ることが難しい。
【０００４】
また、複数のＡｌ電極パッド２０をはんだバンプを用いて配線パターン２４にフリップチップ接続する方法も考えられるが、デバイス形成層１８が配線基板１２と対向することになり、配線基板１２により光が遮断されてしまうので、デバイス形成層１８が受光または発光を行なう光変換素子の場合には採用することができない。
【０００５】
このような問題を解消する方法として、基板に貫通電極を設ける構成とすることにより上記のようなワイヤボンディングを無くして装置の小型化を図ることが検討されている。
【０００６】
貫通電極を用いた半導体装置としては、複数の半導体素子を積み重ねるスタックド型の半導体装置において、各半導体素子間を貫通電極により接続するものがある（例えば、特許文献１、非特許文献１参照）。
【０００７】
また、従来の貫通電極の製造方法としては、半導体素子の貫通孔にはんだを埋め込む方法がある（例えば、特許文献２参照）。
【特許文献１】特開昭６３−１５６３４８号公報
【特許文献２】特開平２−２３９６２７号公報（特許第２５６９７８９号公報）
【非特許文献１】Process Integration of 3D Chip Stack with Vertical Interconnection;Kenji Takahashi,Yuichi Taguchi,Mnabu Tomisaka,Hitoshi Yonemura,Masatake Hoshino,Mitsuo Ueno,Yosimi Egawa,Yoshihiko Nemoto,Yasuhiro Yamaji,Hiroshi Terao,Mitsuo Umemoto,Kojiro Kameyama,Akira Suzuki,Yoshio Okayama,Toshihiro Yonezawa,Kazuo Kondo ;Association of Super-Advenced Electronic Techologies(ASET)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１及び非特許文献１に記載された方法を用いてデバイス形成層が形成を有する半導体素子をフリップチップで配線基板に接続すると、工程数が増加してしまい、実用化には適していない。また、特許文献２の製造方法では、貫通孔の直径が微小な孔径になると、貫通孔にはんだを埋め込むことが難しく、半導体装置の小型化に対応することが難しいという問題があった。
【０００９】
また、アスペクト比の高い微小な貫通孔を形成することが要望されている場合には、ドライエッチングを用いる方法も考えられるが、ドライエッチングの際のプラズマ雰囲気によって半導体素子のデバイス形成層が損傷するといった問題が生じる。
【００１０】
そこで、本発明は上記事情を鑑み、装置の小型化を図ると共に、デバイス形成層を保護した状態で貫通孔及び貫通電極を形成する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明は以下のような手段を有する。
【００１２】
請求項１記載の発明は、一面側にデバイス形成層と電極パッドを有する半導体素子の前記電極パッドと前記半導体素子の他面側に形成された配線パターンとを接続する貫通電極を有する半導体装置の製造方法であって、前記半導体素子の一面側に第１レジスト層を形成する第１工程と、前記第１レジスト層及び前記電極パッドの中心にエッチングにより開口を形成する第２工程と、前記半導体素子の前記開口と連通する位置に貫通孔を形成する第３工程と、前記半導体素子の他面側及び前記貫通孔の内周に絶縁層を形成する第４工程と、前記第１レジスト層のうち前記電極パッドの表面を覆う部分を除去する第５工程と、前記半導体素子の他面側に給電層を形成する第６工程と、前記給電層の前記貫通孔に対向する部分にめっきにより導電材を析出させ、前記貫通孔内及び前記電極パッドの表面に前記貫通電極を形成する第７工程と、前記給電層を除去する第８工程と、を有することを特徴とする。
【００１３】
請求項２記載の発明は、前記第１工程が、半導体素子の一面側及び前記電極パッドの表面に金属層を形成する工程を含み、前記第８工程は、前記金属層を除去する工程を含むことを特徴とする。
【００１４】
請求項３記載の発明は、前記第５工程が、前記第１レジスト層の表面に第２レジスト層を形成し、アッシングにより前記電極パッドの表面に積層された前記第１レジスト層を除去する工程を含むことを特徴とする。
【００１５】
請求項４記載の発明は、前記第５工程が、前記第１レジスト層を除去した前記電極パッドの表面に保護膜を形成する工程を含むことを特徴とする。
【００１６】
請求項５記載の発明は、前記第５工程が、前記第２レジスト層をリフトオフして前記電極パッドの表面に積層された保護膜を除く部分のシード層を除去する工程を含むことを特徴とする。
【００１７】
請求項６記載の発明は、前記給電層が、接着層を介して前記半導体素子の他面側に接着されたことを特徴とする。
【００１８】
請求項７記載の発明は、前記貫通電極が、前記電極パッドに全周で接続される鍔状端部と、一端が前記鍔状接続部と一体に結合され、他端が前記半導体素子の他面側に延在するように前記貫通孔内に形成された棒状接続部と有することを特徴とする。
【００１９】
請求項８記載の発明は、一面側にデバイス形成層と電極パッドを有する半導体素子の前記電極パッドと前記半導体素子の他面側に形成された配線パターンとを接続する貫通電極を有する半導体装置の製造方法であって、前記電極パッドの中心に開口を設け、該開口に連通し、前記半導体素子の一面側と前記半導体素子の他面側とを貫通する貫通孔を前記半導体素子に設け、前記貫通電極は、前記電極パッドに全周で接続される鍔状接続部と、一端が前記鍔状接続部と一体に結合され、他端が前記半導体素子板の他面側に延在するように前記貫通孔内に形成された棒状部と有することを特徴とする。
【００２０】
請求項９記載の発明は、前記デバイス形成層が、光を受光または発光する光機能素子であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、半導体素子の一面側に第１レジスト層を形成することで第１レジスト層及び前記電極パッドの中心にエッチングにより開口を形成する際のプラズマ雰囲気からデバイス形成層を保護することができる。さらに、給電層の貫通孔に対向する部分にめっきにより導電材を析出させ、貫通孔内及び電極パッドの表面に貫通電極を形成するため、貫通孔が微小であってもボイド(空洞)のない貫通電極を形成することが可能になり、従来のようにワイヤで接続するものよりも半導体装置の小型化を図ることができる。
【００２２】
さらに、半導体素子の一面側及び電極パッドの表面に金属層を形成することでデバイス形成層をプラズマ雰囲気から保護することができると共に、電極パッドの表面が酸化することも防止できる。また、第１レジスト層の表面に第２レジスト層を形成することにより、アッシングにより電極パッドの表面に積層された第１レジスト層を除去する際に第２レジスト層によってデバイス形成層を保護することができる。
【００２３】
さらに、電極パッドの表面に保護膜を形成することにより、貫通電極を電解めっきする際のめっき液から電極パッドを保護することができる。また、第２レジスト層をリフトオフすることで電極パッドの表面に積層された保護膜を除く部分の保護膜を容易に除去することができる。また、給電層が接着層を介して半導体素子の他面側に接着させるため、給電層の除去が容易に行なえる。
【００２４】
さらに、デバイス形成層が光機能素子からなる場合は、基板の上面側に光機能素子を配置した状態で貫通電極を形成することが可能になり、半導体素子の他面側の再配線を介したフリップチップ接続で配線基板に取り付けることが可能になり、光機能素子の受光または発光の妨げにならないように構成することが可能になる。
【００２５】
また、貫通電極が、電極パッドに全周で接続される鍔状接続部と、一端が鍔状接続部と一体に結合され、他端が半導体素子の他面側に延在するように貫通孔内に形成された棒状接続部と有するため、電極パッドの表面と貫通電極との電気的な接続を確実に行なえると共に、鍔状接続部が電極パッドを覆うことで電極パッドを保護することもできる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明を実施するための最良の形態について説明する。
【実施例１】
【００２７】
図２は本発明による半導体装置の一実施例を示す縦断面図である。尚、図２において、前述した図１と同一部分には同一符号を付す。図２に示されるように、半導体装置５０は、半導体素子１４（光機能素子からなるデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁層６２を含む）に電極パッド２０と再配線パターン５２とを導通する貫通電極５６を形成した構成である。また、デバイス形成層１８としては、例えば、光を受光する受光素子、あるいは光を発光する発光素子、あるいは光を検知して画像信号を出力するイメージセンサなどが挙げられる。
【００２８】
デバイス形成層１８の周囲には、デバイス形成層１８と電気的に接続された複数のＡｌ電極パッド２０が設けられ、半導体素子１４の下面には、再配線パターン５２が設けられている。Ａｌ電極パッド２０と再配線パターン５２との間には、半導体素子１４を貫通する貫通孔５４がドライエッチングにより設けられ、貫通孔５４の内部には、Ｃｕめっきにより貫通電極５６が形成されている。
【００２９】
さらに、半導体素子１４の下面に設けられた再配線パターン５２は、はんだバンプ５８を介して配線基板１２上の配線パターン２４に接続される。
【００３０】
このように、半導体装置５０は、貫通電極５６を介してＡｌ電極パッド２０と再配線パターン５２とを接続し、半導体素子１４の再配線パターン５２と配線基板１２上の配線パターン２４とをはんだバンプ５８を介してフリップチップで接続する構成となっているため、従来のようにワイヤボンディング（図１を参照）を用いた構成のものよりも大幅な小型化を実現することができる。しかも、半導体装置５０は、デバイス形成層１８を半導体素子１４の上面に配置できるので、デバイス形成層１８の受光または発光を妨げないように構成されている。
【００３１】
ここで、上記半導体装置５０の貫通電極５６の構成について説明する。図３は実施例１の貫通電極５６の構成を拡大して示す縦断面図である。図３に示されるように、貫通電極５６は、Ａｌ電極パッド２０に全周で接続される鍔状接続部５６ａと、一端が鍔状接続部５６ａと一体に結合され、他端が半導体素子１４の下面側に延在するように貫通孔５４内に形成された棒状接続部５６ｂと有する。Ａｌ電極パッド２０は中央に開口６０を有する環状に形成されている。そして、貫通電極５６は、鍔状接続部５６ａが電極パッド２０の上面を覆うように形成され、棒状接続部５６ｂがＡｌ電極パッド２０の開口及び貫通孔５４に挿通されるように形成されている。そして、鍔状接続部５６ａによりＡｌ電極パッド２０の表面と貫通電極５６との電気的な接続を確実に行なえると共に、鍔状接続部５６ａがＡｌ電極パッド２０を保護することもできる。尚、本実施例では、鍔状接続部５６ａの外径が１２０μｍ、棒状接続部５６ｂの外径が６０μｍ以下に設定されている。また、鍔状接続部５６ａと棒状接続部５６ｂとの外径比は、２：１以下の比率であるが、この外径比は任意の値に設定することができる。
【００３２】
Ａｌ電極パッド２０は、下面側が半導体素子１４の絶縁層（SiO2）６２に載置され、上面側には、電解Cuめっきを行なう際の保護を目的としたCr層とCu層からなるCr/Cu保護膜６４が形成されている。従って、Ａｌ電極パッド２０は、Cr/Cu保護膜６４を介して鍔状接続部５６ａが接続される。さらに、鍔状接続部５６ａの表面には、Ni層とAu層からなるNi/Au電極層６６が形成されている。
【００３３】
また、貫通孔５４の内周面及び半導体素子１４の下面には、絶縁層（SiO2またはSiN）６８が形成されている。そして、絶縁層６８の下面及び再配線パターン５２の表面は、ソルダレジスト層７０が積層されている。はんだバンプ５８は、ソルダレジスト層７０の開口により露出された再配線パターン５２にNi/Au電極層７２を介して接続されている。
【００３４】
半導体装置５０の製造方法としては、例えば、以下のような製造方法（ａ）〜（ｃ）がある。（ａ）第１の製造方法では、複数の半導体素子１４が形成されるＳｉウエハ上に各半導体素子１４を構成する複数のデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成した後、貫通電極５６を形成し、その後再配線工程及びはんだバンプ形成工程を行ない、最後にダイシング工程により各半導体装置５０を切り出す。
【００３５】
（ｂ）第２の製造方法では、複数の半導体素子１４が形成されるＳｉウエハ上に各半導体素子１４を構成する複数のデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成した後、ダイシング工程により各半導体素子１４を切り出し、その後各半導体素子１４毎に貫通電極５６を形成し、最後に再配線工程及びはんだバンプ形成工程を行う。
【００３６】
（ｃ）第３の製造方法では、Ｓｉウエハからダイシングにより半導体素子１４を構成する各Ｓｉ小片を切り出し、このＳｉ小片上にデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成して半導体素子１４を得た後、各半導体素子１４毎に貫通電極５６を形成し、最後に再配線及びはんだバンプ形成工程を行う。
【００３７】
本実施例では、上記（ｃ）の製造方法を用いた場合を例に挙げて以下説明する。
【００３８】
次に上記半導体装置５０の貫通電極５６の製造工程について説明する。貫通電極５６の製造工程は、大きく分けて(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程及び電極パッドとの導通確保工程、(4)再配線及びレジスト除去工程からなる。
【００３９】
(1)実施例１の開口形成工程
図４Ａ〜図４Ｅは実施例１の半導体装置の製造方法の開口形成工程（その１〜５）を説明するための図である。図４Ａに示す工程において、半導体素子１４を形成するための平板状のシリコン材料（シリコン基板）を用意する。そして、例えば、シリコン基板をダイシング工程により、所定寸法の半導体素子１４を切り出す。半導体素子１４の絶縁層（ＳｉＯ２）６２の上面に、デバイス形成層１８が形成し、さらにデバイス形成層１８の周辺にはＡｌ電極パッド２０を蒸着などの薄膜形成方法により形成する。また、絶縁層６２の表面及びＡｌ電極パッド２０の上面中央部を除く表面には、ＳｉＮやポリイミド等のパッシベーション層２６を積層する。Ａｌ電極パッド２０は、上面がパッシベーション層２６の開口８０により露出される。本実施例では、開口８０の直径が１２０μｍに設定されており、この開口８０の形状によって貫通電極５６の鍔状接続部５６ａの輪郭形状が決まる。
【００４０】
図４Ｂに示す工程において、パッシベーション層２６の表面にフォトレジストを塗布して第１レジスト層８２を形成する。この第１レジスト層８２は、ドライエッチングを行なう際にデバイス形成層１８を保護することを目的としており、ドライエッチングを複数回行なえるように通常よりも厚く塗布されている。
【００４１】
そして、第１レジスト層８２に対してＡｌ電極パッド２０に対応するマスクパターンを有するマスク（図示せず）を介して露光、現像が行なわれる。フォトレジストがポジ形レジストの場合には、Ａｌ電極パッド２０の上面中央部に光を照射してＡｌ電極パッド２０の上面中央部に塗布されたフォトレジストを可溶させてＡｌ電極パッド２０の上面中央部に対向する開口８４を形成する。
【００４２】
また、フォトレジストがネガ形レジストの場合には、Ａｌ電極パッド２０の上面中央部を除く周辺部分に光を照射してＡｌ電極パッド２０の上面中央部に塗布されたフォトレジストを可溶して開口８４を形成する。本実施例では、開口８４の直径が６０μｍに設定されており、この開口８４に連通する貫通孔５４も同径に形成されるので、開口８４によって貫通電極５６の棒状接続部５６ｂの輪郭形状が決まる。また、この工程では、半導体素子１４の上面側から光を照射して第１レジスト層８２に開口８４を形成させるため、半導体素子１４の下面（裏面）でのアライメントが不要になっている。
【００４３】
図４Ｃに示す工程において、Ａｌ電極パッド２０の中心部分にドライエッチングにより開口８６を設ける。塩素系ガスを反応ガスとして用いるリアクティブイオンエッチングなどのドライエッチングでは、プラズマ中の正イオンが第１レジスト層８２で覆われていないＡｌ電極パッド２０の上面中央部に突入してエッチングを行なうため、Ａｌ電極パッド２０の中央部が上方から垂下方向に除去される。これにより、Ａｌ電極パッド２０は、中心部に開口８６を有する中空形状となる。また、開口８６をドライエッチングする際、デバイス形成層１８が第１レジスト層８２で覆われているので、プラズマ雰囲気からデバイス形成層が保護される。
【００４４】
図４Ｄに示す工程において、Ａｌ電極パッド２０の下側に形成された絶縁層６２の開口８４，８６に対向する部分を上方からドライエッチング法により除去する。例えば、ＣＨＦ３またはＣＦ４等の反応ガスによりプラズマを生成し、化学反応によりエッチングを行なって絶縁層６２の露出部分を除去する。その際、デバイス形成層１８は、第１レジスト層８２によりプラズマ雰囲気から保護される。
【００４５】
図４Ｅに示す工程において、半導体素子１４に対して開口８６に連通する部分を上方からドライエッチング法により除去して貫通孔５４を半導体素子１４の下面側まで貫通させる。これにより、上記開口８４，８６及び貫通孔５４が一つの孔として貫通する。その際、デバイス形成層１８はプラズマ雰囲気から第１レジスト層８２により保護される。また、第１レジスト層８２は、ドライエッチングにより薄くなるが、当初の厚さを大きくしてあるので、エッチング処理後もデバイス形成層１８を保護している。
【００４６】
このように、デバイス形成層１８が形成された半導体素子１４の上方からドライエッチングにより貫通孔５４を設けることができるので、アスペクト比の高い微細な貫通孔５４を形成できると共に、第１レジスト層８２によりデパイス層１８をプラズマ雰囲気から保護することができる。しかも、開口８４、８６及び貫通孔５４を上面側から加工することができるので、裏面側からのアライメントが不要になり、開口形成工程が容易に行なえる。
【００４７】
(2)実施例１の絶縁層形成工程
図５Ａ〜図５Ｅは実施例１の半導体装置の製造方法の絶縁層形成工程（その１〜５）を説明するための図である。図５Ａに示す工程において、第１レジスト層８２の上面に保護フィルム９０を貼着する。この保護フィルム９０は、デバイス形成層を保護すると共に、貫通孔５４に連通された開口８４,８６を上面側から閉塞する。
【００４８】
図５Ｂに示す工程において、プラズマＣＶＤ（chemical vaper deposition）などの薄膜形成方法により半導体素子１４の下面側から絶縁層６８を形成する。尚、この絶縁層６８は、例えば、２５０°C以下の温度でTEOS(Tetra Ethyl OrthoSilicate:Si(OC2H3)4)とO3とから得た酸化膜を形成する方法が用いられる。また、絶縁層６８は、半導体素子１４の下面側及び貫通孔５４の内周面及び開口８４,８６の内周面にも積層形成される。また、開口８４の上面側は、保護フィルム９０によって閉塞されているので、開口８４に接する保護フィルム９０の下面にも絶縁層６８が形成される。
【００４９】
図５Ｃに示す工程において、保護フィルム９０を剥離させる。この保護フィルム９０は、下面に開口８４を閉塞する部分の絶縁層６８が付着したまま剥がされることで、貫通孔５４及び開口８４の内周面を覆う円筒状の絶縁層６８が上面側から下面側へ貫通した状態となる。前述した貫通孔５４及び開口８４,８６をドライエッチングしてから絶縁層６８を形成するまでの工程では、ドライ工程であるので、貫通孔５４及び開口８４,８６の内周面は清浄な状態に維持されている。そのため、貫通孔５４及び開口８４,８６の洗浄工程を省略することができる。
【００５０】
図５Ｄに示す工程において、第１レジスト層８２の表面にフォトレジストを塗布しパターニングして第２レジスト層９６を形成する。そして、パターニング（露光、現像）を行なってＡｌ電極パッド２０の上方に積層された第２レジスト層９６を部分的に除去して開口９８を形成する。
【００５１】
図５Ｅに示す工程において、オゾンアッシング装置またはプラズマアッシング装置を用いてＡｌ電極パッド２０の表面に積層された第１レジスト層８２のうち開口９８に露出する部分を除去すると共に、貫通孔５４、開口８４，８６の内周面に形成された円筒形状の絶縁層６８のうちＡｌ電極パッド２０の上方に突出する上端部分を除去する。これで、電極パッド２０の表面が露出した状態になる。尚、このアッシング工程により第２レジスト層９６が薄くなるが、アッシングによる減少分を考慮して第２レジスト層９６を通常よりも厚く塗布してある。
【００５２】
(3)実施例１の貫通電極形成工程及び電極パッドとの導通確保工程
図６Ａ〜図６Ｄは実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その１〜４）を説明するための図である。図６Ａに示す工程において、Ａｌ電極パッド２０及びＡｌ電極パッド２０の開口８４及び開口９８の内側にＣｒ層とＣｕ層からなるCr/Cu保護膜６４をスパッタ法などの薄膜形成法を用いて形成する。
【００５３】
電解めっき法によりＣｕめっきを行なって貫通電極５６を形成する際にめっき液が直接Ａｌ電極パッド２０に触れると、Ａｌ電極パッド２０の表面が侵されてしまう。そのため、Ａｌ電極パッド２０の表面をCr/Cu保護膜６４で覆うことにより、Ａｌ電極パッド２０を保護する。また、Cr/Cu保護膜６４をＡｌ電極パッド２０の表面に形成することにより、ＡｌとＣｕとの直接接続を避けることができ、拡散防止を図れると共に、Ｃｕめっきされる貫通電極５６とＡｌ電極パッド２０との電気的導通及び密着性を確保することができる。
【００５４】
図６Ｂに示す工程において、リフトオフ法により第２レジスト層９６を剥離させてCr/Cu保護膜６４のうち第２レジスト層９６の表面に積層されたCr/Cu保護膜６４を除去する。これにより、リフトオフ法を用いることで、容易にＡｌ電極パッド２０及びＡｌ電極パッド２０の開口８４の内側に形成された絶縁層６８の上部内壁にのみCr/Cu保護膜６４を残した状態にすることができる。尚、第２レジスト層９６を除去した後は、表面に第１レジスト層８２が露出した状態となる。
【００５５】
図６Ｃに示す工程において、絶縁層６８の下面に接着フィルム等による接着層１００の粘着性を利用してCu給電層１０２を接着する。このCu給電層１０２は電解めっきを行なう際のめっき電極となる。さらに、接着層１００のうち貫通孔５４の下部を閉塞する部分を露光、現像により開口１０４を形成する。これにより、Cu給電層１０２の表面は、開口１０４を介して貫通孔５４と連通する。
【００５６】
図６Ｄに示す工程において、電解めっき法により貫通孔５４内に連通するCu給電層１０２の表面にＣｕを析出させる。これにより、貫通孔５４内は、Cu給電層１０２に堆積したＣｕにより貫通電極５６が上方に向かって成長する。このように、貫通孔５４内においては、Ｃｕが下方から上方に向けて積層されることで、貫通電極５６にボイド(空洞)が発生しにくくなる。
【００５７】
そして、電解めっき法により堆積したＣｕが貫通孔６４の上部に達すると、棒状接続部５６ｂの上部がＡｌ電極パッド２０の開口８６の内壁に形成されたCr/Cu保護膜６４と密着し、さらにＣｕめっきがＡｌ電極パッド２０の表面に形成されたCr/Cu保護膜６４の上面に堆積することで鍔状接続部５６ａが形成される。Ａｌ電極パッド２０の表面は、Cr/Cu保護膜６４に覆われているので、めっき液が直接触れないように保護されている。
【００５８】
このように、貫通電極５６は、貫通孔５４内に充填された棒状接続部５６ｂと、棒状接続部５６ｂの上部からＡｌ電極パッド２０の表面を覆うように半径方向に拡張された鍔状接続部５６ａと有する形状に形成されることで、Cr/Cu保護膜６４を介してＡｌ電極パッド２０との導通が確保される。尚、電解めっきを行なう際のデバイス形成層１８は、第１レジスト層８２により保護されている。
【００５９】
(4)実施例１の再配線及びレジスト除去工程
図７Ａ〜図７Ｅは実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その１〜５）を説明するための図である。図７Ａに示す工程において、半導体素子１４の下面（裏面）の平坦化処理を行う。この平坦化処理では、Cu給電層１０２を除去した後、接着層１００を剥離し、その後絶縁層６８の下面を研磨して平坦化する。
【００６０】
図７Ｂに示す工程において、半導体素子１４の下面側（裏面側）に銅等のスパッタ法で金属片を形成し、エッチングすることで再配線パターン５２を形成する。再配線パターン５２の形成方法としては、例えば、セミアディティブ法が用いられ、以下の手順（ａ）〜（ｅ）で行なわれる。(ａ)絶縁層６８の下面にCr/Cu層をスパッタ法で形成する。(ｂ)レジスト層のパターニングを行なって再配線パターン５２の形状に応じた開口を形成してCr/Cu層を露出させる。(ｃ)電解Ｃｕめっき法によりCr/Cu層の表面にＣｕ層を形成する。(ｄ)レジスト層を剥離する。(ｅ)余分なCr/Cu層を除去する。このように、絶縁層６８の下面には、所定形状の再配線パターン５２が残る。
【００６１】
図７Ｃに示す工程において、絶縁層６８の下面にソルダレジスト層７０を形成する。ソルダレジスト層７０のうち再配線パターン５２に対向する部分を除去して再配線パターン５２に連通する開口１０８を形成する。そして、無電解めっき法により半導体素子１４の下面側（裏面側）の開口１０８により露出された再配線パターン５２の表面、及び半導体素子１４の上面側（表面側）に露出された鍔状接続部５６ａの表面にＮｉ層とＡｕ層からなるNi/Au電極層６６，７２を形成する。
【００６２】
図７Ｄに示す工程において、はんだバンプ５８を半導体素子１４の下面側（裏面側）に形成されたNi/Au電極層７２に搭載させる。
【００６３】
図７Ｅに示す工程において、半導体素子１４の上面側（表面側）に残っている第１レジスト層８２を除去する。これで、図２に示す半導体装置５０が完成する。このように、デバイス形成層１８を保護する第１レジスト層８２は、最初に形成され、最後の工程で除去されるため、上記(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程及び電極パッドとの導通確保工程、(4)再配線及びレジスト除去工程の各工程が終了するまでデバイス形成層１８を保護することができる。
【実施例２】
【００６４】
次に実施例２の貫通電極５６の製造工程について説明する。尚、実施例２において、上記実施例１と同一部分には、同一符号を付す。
【００６５】
(1)実施例２の開口形成工程
図８Ａ〜図８Ｆは実施例２の半導体装置の製造方法の開口形成工程（その１〜６）を説明するための図である。図８Ａに示す工程において、半導体素子１４を形成するための平板状のシリコン材料（シリコン基板）を用意する。そして、例えば、シリコン基板をダイシング工程により、所定寸法の半導体素子１４を切り出す。半導体素子１４の絶縁層（ＳｉＯ２）６２の上面に、デバイス形成層１８が形成し、さらにデバイス形成層１８の周辺にはＡｌ電極パッド２０を蒸着などの薄膜形成方法により形成する。また、絶縁層６２の表面及びＡｌ電極パッド２０の上面中央部を除く表面には、パッシベーション層２６を積層する。Ａｌ電極パッド２０は、上面がパッシベーション層２６の開口８０により露出される。本実施例では、開口８０の直径が１２０μｍに設定されており、この開口８０の形状によって貫通電極５６の鍔状接続部５６ａの輪郭形状が決まる。
【００６６】
図８Ｂに示す工程において、Ａｌ電極パッド２０の表面及びパッシベーション層２６の表面にデバイス形成層１８をプラズマ雰囲気から保護する金属層２００をスパッタ法などの薄膜形成法により形成する。金属層２００は、上面側全面に形成されるため、半導体素子１４の全面が同電位となり、デバイス素子１８の静電破壊を防止することができる。尚、スパッタされる金属層２００としては、例えば、Ti，Cr,Cr/Cu，Ti/Cuなどの導電性を有する金属材が用いられる。また、Ａｌ電極パッド２０は、腐食しやすいが、金属層２００に覆われているので、耐湿性が高められており、耐食性が向上している。
【００６７】
図８Ｃに示す工程において、フォトレジストを塗布して第１レジスト層８２を形成する。この第１レジスト層８２は、ドライエッチングを行なう際にデバイス形成層１８及び金属層２００を保護することを目的としており、ドライエッチングを複数回行なえるように通常よりも厚く塗布されている。
【００６８】
そして、第１レジスト層８２に対してＡｌ電極パッド２０に対応するマスクパターンを有するマスク（図示せず）を介して露光、現像が行なわれる。これにより、Ａｌ電極パッド２０の上面中央部に塗布されたフォトレジストを可溶させてＡｌ電極パッド２０の上面中央部に対向する開口８４を形成する。本実施例では、開口８４の直径が６０μｍに設定されており、この開口８４に連通する貫通孔５４も同径に形成されるので、開口８４によって貫通電極５６の棒状接続部５６ｂの輪郭形状が決まる。また、この工程では、半導体素子１４の上面側から光を照射して第１レジスト層８２に開口８４を形成させるため、半導体素子１４の下面（裏面）でのアライメントが不要になっている。
【００６９】
図８Ｄに示す工程において、金属層２００のうち開口８４に対向する部分及びＡｌ電極パッド２０の中心部分にドライエッチングにより開口８６を設ける。塩素系ガスを反応ガスとして用いるリアクティブイオンエッチング（ＲＩＥ）などのドライエッチングでは、プラズマ中の正イオンが第１レジスト層８２で覆われていない金属層２００及びＡｌ電極パッド２０の上面中央部に突入してエッチングを行なうため、Ａｌ電極パッド２０の中央部が上方から垂下方向に除去される。
【００７０】
これにより、Ａｌ電極パッド２０は、中心部に開口８６を有する中空形状となる。また、開口８６をドライエッチング法で除去する際、デバイス形成層１８が第１レジスト層８２で覆われているので、プラズマ雰囲気によりデバイス形成層１８が損傷するおそれはない。尚、ウエットエッチング法により開口８６を形成するようにしても良い。このウエットエッチング法を用いる場合には、デバイス形成層１８は第１レジスト層８２及び金属層２００によってエッチング溶液に接触しないように保護される。
【００７１】
図８Ｅに示す工程において、Ａｌ電極パッド２０の下側に形成された絶縁層６２の開口８６内に露出する部分を上方からドライエッチング法により除去する。例えば、ＣＨＦ３またはＣＦ４等の反応ガスによりプラズマを生成し、化学反応によりエッチングを行なって絶縁層６２の露出部分を除去する。その際、デバイス形成層１８は第１レジスト層８２及び金属層２００によりプラズマ雰囲気から保護される。
【００７２】
図８Ｆに示す工程において、半導体素子１４に対して開口８６に連通する部分を上方からドライエッチング法により除去して貫通孔５４を半導体素子１４の下面側まで貫通させる。これにより、上記開口８４，８６及び貫通孔５４が一つの孔として貫通する。その際、デバイス形成層１８はプラズマ雰囲気から第１レジスト層８２により保護される。また、第１レジスト層８２は、ドライエッチングにより薄くなるが、当初の厚さを厚くしてあるので、エッチング処理後もデバイス形成層１８を保護している。
【００７３】
このように、デバイス形成層１８が形成された半導体素子１４の上方からドライエッチングにより貫通孔５４を設けることができるので、アスペクト比の高い微細な貫通孔５４を形成できると共に、第１レジスト層８２及び金属層２００によりデパイス層１８をプラズマ雰囲気から保護することができる。しかも、開口８４、８６及び貫通孔５４を上面側から加工することができるので、裏面側からのアライメントが不要になり、開口形成工程が容易に行なえる。
【００７４】
(2)実施例２の絶縁層形成工程
図９Ａ〜図９Ｆは実施例２の半導体装置の製造方法の絶縁層形成工程（その１〜６）を説明するための図である。図９Ａに示す工程において、第１レジスト層８２の上面に樹脂からなる保護フィルム９０を貼着する。この保護フィルム９０は、デバイス形成層１８を保護すると共に、貫通孔５４に連通された開口８４,８６を上面側から閉塞する。
【００７５】
図９Ｂに示す工程において、プラズマＣＶＤ（chemical vaper deposition）などの薄膜形成方法により半導体素子１４の下面側からＳｉＯ２やＳｉＮ等の絶縁層６８を形成する。尚、この絶縁層６８は、例えば、２５０°C以下の温度でＴＥＯＳ(Ｔｅｔｒａ Ｅｔｈｙｌ ＯｒｔｈｏＳｉｌｉｃａｔｅ:Si(OC2H3)4)とO3とから得た酸化膜を形成する方法が用いられる。また、絶縁層６８は、半導体素子１４の下面側及び貫通孔５４の内周面及び開口８４,８６の内周面にも積層形成される。また、開口８４の上面側は、保護フィルム９０によって閉塞されているので、開口８４に接する保護フィルム９０の下面にも絶縁層６８が形成される。
【００７６】
図９Ｃに示す工程において、保護フィルム９０を剥離させる。この保護フィルム９０は、下面に開口８４を閉塞する部分の絶縁層６８が付着したまま剥がされることで、貫通孔５４及び開口８４の内周面を覆う円筒状の絶縁層６８が上面側から下面側へ貫通した状態となる。前述した貫通孔５４及び開口８４,８６をドライエッチングしてから絶縁層６８を形成するまでの工程では、ドライ工程であるので、貫通孔５４及び開口８４,８６の内周面は清浄な状態に維持されている。そのため、貫通孔５４及び開口８４,８６の洗浄工程を省略することができる。
【００７７】
図９Ｄに示す工程において、第１レジスト層８２の表面にフォトレジストを塗布して第２レジスト層９６を形成する。そして、パターニング（露光、現像）を行なってＡｌ電極パッド２０の上方に積層された第２レジスト層９６を部分的に除去して開口９８を形成する。
【００７８】
図９Ｅに示す工程において、オゾンアッシング装置またはプラズマアッシング装置を用いてＡｌ電極パッド２０の表面に積層された第１レジスト層８２のうち開口９８に露出する部分を除去。これで、電極パッド２０の表面に形成された金属層２００が露出した状態の環状凹部２０２が形成される。尚、このアッシング工程により第２レジスト層９６が薄くなるが、アッシングによる減少分を考慮して第２レジスト層９６を通常よりも厚く塗布してある。また、Ａｌ電極パッド２０は、金属層２００によりアッシング工程のプラズマ雰囲気から保護される。
【００７９】
図９Ｆに示す工程において、第２レジスト層９６をウエットエッチング法により除去する。これにより、第１レジスト層８２が露出した状態となる。ウエットエッチング法を用いることにより第１レジスト層８２の下側に形成されたパッシベーション層２６にダメージを与えないように第２レジスト層９６を除去できる。
【００８０】
(3)実施例２の貫通電極形成工程及び電極パッドとの導通確保工程
図１０Ａ〜図１０Ｄは実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その１〜４）を説明するための図である。図１０Ａに示す工程において、絶縁層６８の下面に接着フィルム等による接着層１００の粘着性を利用してCu給電層１０２を接着する。このCu給電層１０２は電解めっきを行なう際のめっき電極となる。
【００８１】
図１０Ｂに示す工程において、接着層１００のうち貫通孔５４の下部を閉塞する部分を露光、現像により開口１０４を形成する。これにより、Cu給電層１０２の表面は、開口１０４を介して貫通孔５４と連通する。
【００８２】
図１０Ｃに示す工程において、電解めっき法により貫通孔５４内に連通するCu給電層１０２の表面にＣｕを析出させる。これにより、貫通孔５４内は、Cu給電層１０２に堆積したＣｕにより貫通電極５６が上方に向かって成長する。このように、貫通孔５４内においては、Ｃｕが下方から上方に向けて積層されることで、貫通電極５６にボイド(空洞)が発生しにくくなる。
【００８３】
そして、電解めっき法により堆積したＣｕが貫通孔６４の上部に達すると、円筒形状の絶縁層６８の上端外周側を乗り越えるように絶縁層６８の外周側の環状凹部２０２にもＣｕめっきが拡張される。Ａｌ電極パッド２０の表面は、金属層２００に覆われているので、めっき液が直接触れないように保護されている。
【００８４】
図１０Ｄに示す工程において、Ｃｕめっきは、環状凹部２０２にも堆積することでＡｌ電極パッド２０の表面に形成された金属層２００の上面に鍔状接続部５６ａが密着した状態に形成される。従って、金属層２００は、Ａｌ電極パッド２０を露出しないようにパッド面が腐食しないように保護すると共に、Ｃｕめっきとの密着性により導通確保をより確実に行なう役目を有している。
【００８５】
このように、貫通電極５６は、貫通孔５４内に充填された棒状接続部５６ｂと、棒状接続部５６ｂの上部から金属層２００を覆うように半径方向に拡張された鍔状接続部５６ａと有する形状に形成されることで、金属層２００を介してＡｌ電極パッド２０との導通が確保される。尚、電解めっきを行なう際のデバイス形成層１８は、第１レジスト層８２及び金属層２００により保護されている。
【００８６】
(4)再配線及びレジスト除去工程
図１１Ａ〜図１１Ｆは実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その１〜６）を説明するための図である。図１１Ａに示す工程において、半導体素子１４の下面（裏面）の平坦化処理を行う。この平坦化処理では、Cu給電層１０２を除去した後、接着層１００を剥離し、その後絶縁層６８の下面を研磨して平坦化する。
【００８７】
図１１Ｂに示す工程において、半導体素子１４の下面側（裏面側）に再配線パターン５２を形成する。再配線パターン５２の形成方法としては、例えば、セミアディティブ法が用いられ、以下の手順（ａ）〜（ｅ）で行なわれる。(ａ)絶縁層６８の下面にCr/Cu層をスパッタ法で形成する。(ｂ)レジスト層のパターニングを行なって再配線パターン５２の形状に応じた開口を形成してCr/Cu層を露出させる。(ｃ)電解Ｃｕめっき法によりCr/Cu層の表面にＣｕ層を形成する。(ｄ)レジスト層を剥離する。(ｅ)余分なCr/Cu層を除去する。このように、絶縁層６８の下面には、所定形状の再配線パターン５２が残る。
【００８８】
図１１Ｃに示す工程において、絶縁層６８の下面にソルダレジスト層７０を形成する。ソルダレジスト層７０のうち再配線パターン５２に対向する部分を除去して再配線パターン５２に連通する開口１０８を形成する。そして、無電解めっき法により半導体素子１４の下面側（裏面側）の開口１０８により露出された再配線パターン５２の表面、及び半導体素子１４の上面側（表面側）に露出された鍔状接続部５６ａの表面にＮｉ層とＡｕ層からなるNi/Au電極層６６，７２を形成する。
【００８９】
図１１Ｄに示す工程において、はんだバンプ５８を半導体素子１４の下面側（裏面側）に形成されたNi/Au電極層７２に搭載させる。
【００９０】
図１１Ｅに示す工程において、半導体素子１４の上面側（表面側）に残っている第１レジスト層８２を除去する。これにより、金属層２００は、上面側で露出した状態になる。
【００９１】
このように、デバイス形成層１８を保護する第１レジスト層８２は、最初に形成され、最後の工程で除去されるため、上記(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程及び電極パッドとの導通確保工程、(4)再配線及びレジスト除去工程の各工程が終了するまでデバイス形成層１８を保護することができる。
【００９２】
図１１Ｆに示す工程において、鍔状接続部５６ａの表面をNi/Au電極層６６でマスクした状態で金属層２００をウエットエッチング法により除去する。これで、図２に示す半導体装置５０が完成する。尚、ウエットエッチング法を用いることにより金属層２００の下側に形成されたパッシベーション層２６にダメージを与えないように金属層２００を除去できる。このように、実施例２では、金属層２００を製造工程の初期段階に形成し、最終段階で金属層２００を除去するため、デバイス形成層１８への汚染（パーティクル、不純物）や静電破壊を防止することができる。
【産業上の利用可能性】
【００９３】
上記実施例では、半導体素子１４に形成されるデバイス形成層１８として光機能素子に限らず、他のデバイスでも良いのは勿論である。
【００９４】
上記実施例では、シリコン基板にデバイス形成層１８、Ａｌ電極パッド２０、パッシベーション２６、貫通電極５６、再配線パターン５２を形成する構成を一例として挙げたが、これに限らず、シリコン基板の代わりにガリ砒素等の半導体基板を用いても良いのは勿論である。
【００９５】
上記実施例では、シリコン基板の下面（裏面）側に再配線パターン５２を形成する場合について説明したが、これに限らず、再配線パターン５２の形成を省略し、貫通電極５６の下端に直接はんだバンプ５８を接合する構成としても良い。
【００９６】
上記実施例では、シリコン基板からダイシングにより切り出されたシリコン材料に、デバイス形成層１８、電極パッド２０、パッシベーション層２６が形成された半導体素子１４を得た後、さらに前述した各工程を行なって貫通電極５６が形成された半導体装置５０を製作する方法（（ｃ）第３の製造方法）について説明したが、これに限らず、前述した第１の製造方法または第２の製造方法を用いても良い。この第１、第２の製造方法では、多数の半導体素子１４を有するシリコン基板に対して貫通電極５６を一括して形成することができるので、量産性をより高めることができる。
【図面の簡単な説明】
【００９７】
【図１】従来の半導体装置の一例を示す図である。
【図２】図２は本発明になる半導体装置の一実施例を示す縦断面図である。
【図３】実施例１の貫通電極５６の構成を拡大して示す縦断面図である。
【図４Ａ】実施例１の半導体装置の製造方法の開口形成工程（その１）を説明するための図である。
【図４Ｂ】実施例１の半導体装置の製造方法の開口形成工程（その２）を説明するための図である。
【図４Ｃ】実施例１の半導体装置の製造方法の開口形成工程（その３）を説明するための図である。
【図４Ｄ】実施例１の半導体装置の製造方法の開口形成工程（その４）を説明するための図である。
【図４Ｅ】実施例１の半導体装置の製造方法の開口形成工程（その５）を説明するための図である。
【図５Ａ】実施例１の半導体装置の製造方法の絶縁層形成工程（その１）を説明するための図である。
【図５Ｂ】実施例１の半導体装置の製造方法の絶縁層形成工程（その２）を説明するための図である。
【図５Ｃ】実施例１の半導体装置の製造方法の絶縁層形成工程（その３）を説明するための図である。
【図５Ｄ】実施例１の半導体装置の製造方法の絶縁層形成工程（その４）を説明するための図である。
【図５Ｅ】実施例１の半導体装置の製造方法の絶縁層形成工程（その５）を説明するための図である。
【図６Ａ】実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その１）を説明するための図である。
【図６Ｂ】実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その２）を説明するための図である。
【図６Ｃ】実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その３）を説明するための図である。
【図６Ｄ】実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その４）を説明するための図である。
【図７Ａ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その１）を説明するための図である。
【図７Ｂ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その２）を説明するための図である。
【図７Ｃ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その３）を説明するための図である。
【図７Ｄ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その４）を説明するための図である。
【図７Ｅ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その５）を説明するための図である。
【図８Ａ】実施例２の半導体装置の製造方法の開口形成工程（その１）を説明するための図である。
【図８Ｂ】実施例２の半導体装置の製造方法の開口形成工程（その２）を説明するための図である。
【図８Ｃ】実施例２の半導体装置の製造方法の開口形成工程（その３）を説明するための図である。
【図８Ｄ】実施例２の半導体装置の製造方法の開口形成工程（その４）を説明するための図である。
【図８Ｅ】実施例２の半導体装置の製造方法の開口形成工程（その５）を説明するための図である。
【図８Ｆ】実施例２の半導体装置の製造方法の開口形成工程（その６）を説明するための図である。
【図９Ａ】実施例２の半導体装置の製造方法の絶縁層形成工程（その１）を説明するための図である。
【図９Ｂ】実施例２の半導体装置の製造方法の絶縁層形成工程（その２）を説明するための図である。
【図９Ｃ】実施例２の半導体装置の製造方法の絶縁層形成工程（その３）を説明するための図である。
【図９Ｄ】実施例２の半導体装置の製造方法の絶縁層形成工程（その４）を説明するための図である。
【図９Ｅ】実施例２の半導体装置の製造方法の絶縁層形成工程（その５）を説明するための図である。
【図９Ｆ】実施例２の半導体装置の製造方法の絶縁層形成工程（その６）を説明するための図である。
【図１０Ａ】実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その１）を説明するための図である。
【図１０Ｂ】実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その２）を説明するための図である。
【図１０Ｃ】実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その３）を説明するための図である。
【図１０Ｄ】実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その４）を説明するための図である。
【図１１Ａ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その１）を説明するための図である。
【図１１Ｂ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その２）を説明するための図である。
【図１１Ｃ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その３）を説明するための図である。
【図１１Ｄ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その４）を説明するための図である。
【図１１Ｅ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その５）を説明するための図である。
【図１１Ｆ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その６）を説明するための図である。
【符号の説明】
【００９８】
１４ 半導体素子
１８ デバイス形成層
２０ Ａｌ電極パッド
５０ 半導体装置
５２ 再配線パターン
５４ 貫通孔
５６ 貫通電極
５８ はんだバンプ
６２ 絶縁層
６４ Cr/Cu保護膜
６６，７２ Ni/Au電極層
６８ 絶縁層
７０ ソルダレジスト層
８２ 第１レジスト層
８４,８６ 開口
９０ 保護フィルム
９６ 第２レジスト層
１００ 接着層
１０２ Cu給電層
２００ 金属層
【技術分野】
【０００１】
本発明は一面側にデバイス形成層と電極パッドを有する半導体素子の電極パッドに接続される電極を形成するように構成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば、受光素子または発光素子などからなる光変換素子に代表されるデバイス形成層を基板上に形成した半導体素子の電極を基板に形成した配線パターンと接続した半導体装置としては、図１に示されるような構成とされたものがある。この半導体装置１０では、配線基板１２上に半導体素子１４を接着剤１６により固着し、半導体素子１４の上面にデバイス形成層１８及び電極パッド２０が作り込まれている。デバイス形成層１８の周囲に設けられた複数のＡｌ電極パッド２０は、ワイヤボンディングにより装架されたＡｕワイヤ２２を介して配線基板１２上の配線パターン２４に接続される。また、デバイス形成層１８の表面（デバイス面）は、パッシベーション層（保護膜）２６が積層されている。
【０００３】
このように構成された半導体装置１０では、半導体素子１４の周囲にＡｕワイヤ２０を引き出すためのスペースを設けることにより装置全体が大きくなり、小型化を図ることが難しい。
【０００４】
また、複数のＡｌ電極パッド２０をはんだバンプを用いて配線パターン２４にフリップチップ接続する方法も考えられるが、デバイス形成層１８が配線基板１２と対向することになり、配線基板１２により光が遮断されてしまうので、デバイス形成層１８が受光または発光を行なう光変換素子の場合には採用することができない。
【０００５】
このような問題を解消する方法として、基板に貫通電極を設ける構成とすることにより上記のようなワイヤボンディングを無くして装置の小型化を図ることが検討されている。
【０００６】
貫通電極を用いた半導体装置としては、複数の半導体素子を積み重ねるスタックド型の半導体装置において、各半導体素子間を貫通電極により接続するものがある（例えば、特許文献１、非特許文献１参照）。
【０００７】
また、従来の貫通電極の製造方法としては、半導体素子の貫通孔にはんだを埋め込む方法がある（例えば、特許文献２参照）。
【特許文献１】特開昭６３−１５６３４８号公報
【特許文献２】特開平２−２３９６２７号公報（特許第２５６９７８９号公報）
【非特許文献１】Process Integration of 3D Chip Stack with Vertical Interconnection;Kenji Takahashi,Yuichi Taguchi,Mnabu Tomisaka,Hitoshi Yonemura,Masatake Hoshino,Mitsuo Ueno,Yosimi Egawa,Yoshihiko Nemoto,Yasuhiro Yamaji,Hiroshi Terao,Mitsuo Umemoto,Kojiro Kameyama,Akira Suzuki,Yoshio Okayama,Toshihiro Yonezawa,Kazuo Kondo ;Association of Super-Advenced Electronic Techologies(ASET)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１及び非特許文献１に記載された方法を用いてデバイス形成層が形成を有する半導体素子をフリップチップで配線基板に接続すると、工程数が増加してしまい、実用化には適していない。また、特許文献２の製造方法では、貫通孔の直径が微小な孔径になると、貫通孔にはんだを埋め込むことが難しく、半導体装置の小型化に対応することが難しいという問題があった。
【０００９】
また、アスペクト比の高い微小な貫通孔を形成することが要望されている場合には、ドライエッチングを用いる方法も考えられるが、ドライエッチングの際のプラズマ雰囲気によって半導体素子のデバイス形成層が損傷するといった問題が生じる。
【００１０】
そこで、本発明は上記事情を鑑み、装置の小型化を図ると共に、デバイス形成層を保護した状態で貫通孔及び貫通電極を形成する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明は以下のような手段を有する。
【００１２】
請求項１記載の発明は、一面側にデバイス形成層と電極パッドを有する半導体素子の前記電極パッドと前記半導体素子の他面側に形成された配線パターンとを接続する貫通電極を有する半導体装置の製造方法であって、前記半導体素子の一面側に第１レジスト層を形成する第１工程と、前記第１レジスト層及び前記電極パッドの中心にエッチングにより開口を形成する第２工程と、前記半導体素子の前記開口と連通する位置に貫通孔を形成する第３工程と、前記半導体素子の他面側及び前記貫通孔の内周に絶縁層を形成する第４工程と、前記第１レジスト層のうち前記電極パッドの表面を覆う部分を除去する第５工程と、前記半導体素子の他面側に給電層を形成する第６工程と、前記給電層の前記貫通孔に対向する部分にめっきにより導電材を析出させ、前記貫通孔内及び前記電極パッドの表面に前記貫通電極を形成する第７工程と、前記給電層を除去する第８工程と、を有することを特徴とする。
【００１３】
請求項２記載の発明は、前記第１工程が、半導体素子の一面側及び前記電極パッドの表面に金属層を形成する工程を含み、前記第８工程は、前記金属層を除去する工程を含むことを特徴とする。
【００１４】
請求項３記載の発明は、前記第５工程が、前記第１レジスト層の表面に第２レジスト層を形成し、アッシングにより前記電極パッドの表面に積層された前記第１レジスト層を除去する工程を含むことを特徴とする。
【００１５】
請求項４記載の発明は、前記第５工程が、前記第１レジスト層を除去した前記電極パッドの表面に保護膜を形成する工程を含むことを特徴とする。
【００１６】
請求項５記載の発明は、前記第５工程が、前記第２レジスト層をリフトオフして前記電極パッドの表面に積層された保護膜を除く部分のシード層を除去する工程を含むことを特徴とする。
【００１７】
請求項６記載の発明は、前記給電層が、接着層を介して前記半導体素子の他面側に接着されたことを特徴とする。
【００１８】
請求項７記載の発明は、前記貫通電極が、前記電極パッドに全周で接続される鍔状端部と、一端が前記鍔状接続部と一体に結合され、他端が前記半導体素子の他面側に延在するように前記貫通孔内に形成された棒状接続部と有することを特徴とする。
【００１９】
請求項８記載の発明は、一面側にデバイス形成層と電極パッドを有する半導体素子の前記電極パッドと前記半導体素子の他面側に形成された配線パターンとを接続する貫通電極を有する半導体装置の製造方法であって、前記電極パッドの中心に開口を設け、該開口に連通し、前記半導体素子の一面側と前記半導体素子の他面側とを貫通する貫通孔を前記半導体素子に設け、前記貫通電極は、前記電極パッドに全周で接続される鍔状接続部と、一端が前記鍔状接続部と一体に結合され、他端が前記半導体素子板の他面側に延在するように前記貫通孔内に形成された棒状部と有することを特徴とする。
【００２０】
請求項９記載の発明は、前記デバイス形成層が、光を受光または発光する光機能素子であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、半導体素子の一面側に第１レジスト層を形成することで第１レジスト層及び前記電極パッドの中心にエッチングにより開口を形成する際のプラズマ雰囲気からデバイス形成層を保護することができる。さらに、給電層の貫通孔に対向する部分にめっきにより導電材を析出させ、貫通孔内及び電極パッドの表面に貫通電極を形成するため、貫通孔が微小であってもボイド(空洞)のない貫通電極を形成することが可能になり、従来のようにワイヤで接続するものよりも半導体装置の小型化を図ることができる。
【００２２】
さらに、半導体素子の一面側及び電極パッドの表面に金属層を形成することでデバイス形成層をプラズマ雰囲気から保護することができると共に、電極パッドの表面が酸化することも防止できる。また、第１レジスト層の表面に第２レジスト層を形成することにより、アッシングにより電極パッドの表面に積層された第１レジスト層を除去する際に第２レジスト層によってデバイス形成層を保護することができる。
【００２３】
さらに、電極パッドの表面に保護膜を形成することにより、貫通電極を電解めっきする際のめっき液から電極パッドを保護することができる。また、第２レジスト層をリフトオフすることで電極パッドの表面に積層された保護膜を除く部分の保護膜を容易に除去することができる。また、給電層が接着層を介して半導体素子の他面側に接着させるため、給電層の除去が容易に行なえる。
【００２４】
さらに、デバイス形成層が光機能素子からなる場合は、基板の上面側に光機能素子を配置した状態で貫通電極を形成することが可能になり、半導体素子の他面側の再配線を介したフリップチップ接続で配線基板に取り付けることが可能になり、光機能素子の受光または発光の妨げにならないように構成することが可能になる。
【００２５】
また、貫通電極が、電極パッドに全周で接続される鍔状接続部と、一端が鍔状接続部と一体に結合され、他端が半導体素子の他面側に延在するように貫通孔内に形成された棒状接続部と有するため、電極パッドの表面と貫通電極との電気的な接続を確実に行なえると共に、鍔状接続部が電極パッドを覆うことで電極パッドを保護することもできる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明を実施するための最良の形態について説明する。
【実施例１】
【００２７】
図２は本発明による半導体装置の一実施例を示す縦断面図である。尚、図２において、前述した図１と同一部分には同一符号を付す。図２に示されるように、半導体装置５０は、半導体素子１４（光機能素子からなるデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁層６２を含む）に電極パッド２０と再配線パターン５２とを導通する貫通電極５６を形成した構成である。また、デバイス形成層１８としては、例えば、光を受光する受光素子、あるいは光を発光する発光素子、あるいは光を検知して画像信号を出力するイメージセンサなどが挙げられる。
【００２８】
デバイス形成層１８の周囲には、デバイス形成層１８と電気的に接続された複数のＡｌ電極パッド２０が設けられ、半導体素子１４の下面には、再配線パターン５２が設けられている。Ａｌ電極パッド２０と再配線パターン５２との間には、半導体素子１４を貫通する貫通孔５４がドライエッチングにより設けられ、貫通孔５４の内部には、Ｃｕめっきにより貫通電極５６が形成されている。
【００２９】
さらに、半導体素子１４の下面に設けられた再配線パターン５２は、はんだバンプ５８を介して配線基板１２上の配線パターン２４に接続される。
【００３０】
このように、半導体装置５０は、貫通電極５６を介してＡｌ電極パッド２０と再配線パターン５２とを接続し、半導体素子１４の再配線パターン５２と配線基板１２上の配線パターン２４とをはんだバンプ５８を介してフリップチップで接続する構成となっているため、従来のようにワイヤボンディング（図１を参照）を用いた構成のものよりも大幅な小型化を実現することができる。しかも、半導体装置５０は、デバイス形成層１８を半導体素子１４の上面に配置できるので、デバイス形成層１８の受光または発光を妨げないように構成されている。
【００３１】
ここで、上記半導体装置５０の貫通電極５６の構成について説明する。図３は実施例１の貫通電極５６の構成を拡大して示す縦断面図である。図３に示されるように、貫通電極５６は、Ａｌ電極パッド２０に全周で接続される鍔状接続部５６ａと、一端が鍔状接続部５６ａと一体に結合され、他端が半導体素子１４の下面側に延在するように貫通孔５４内に形成された棒状接続部５６ｂと有する。Ａｌ電極パッド２０は中央に開口６０を有する環状に形成されている。そして、貫通電極５６は、鍔状接続部５６ａが電極パッド２０の上面を覆うように形成され、棒状接続部５６ｂがＡｌ電極パッド２０の開口及び貫通孔５４に挿通されるように形成されている。そして、鍔状接続部５６ａによりＡｌ電極パッド２０の表面と貫通電極５６との電気的な接続を確実に行なえると共に、鍔状接続部５６ａがＡｌ電極パッド２０を保護することもできる。尚、本実施例では、鍔状接続部５６ａの外径が１２０μｍ、棒状接続部５６ｂの外径が６０μｍ以下に設定されている。また、鍔状接続部５６ａと棒状接続部５６ｂとの外径比は、２：１以下の比率であるが、この外径比は任意の値に設定することができる。
【００３２】
Ａｌ電極パッド２０は、下面側が半導体素子１４の絶縁層（SiO2）６２に載置され、上面側には、電解Cuめっきを行なう際の保護を目的としたCr層とCu層からなるCr/Cu保護膜６４が形成されている。従って、Ａｌ電極パッド２０は、Cr/Cu保護膜６４を介して鍔状接続部５６ａが接続される。さらに、鍔状接続部５６ａの表面には、Ni層とAu層からなるNi/Au電極層６６が形成されている。
【００３３】
また、貫通孔５４の内周面及び半導体素子１４の下面には、絶縁層（SiO2またはSiN）６８が形成されている。そして、絶縁層６８の下面及び再配線パターン５２の表面は、ソルダレジスト層７０が積層されている。はんだバンプ５８は、ソルダレジスト層７０の開口により露出された再配線パターン５２にNi/Au電極層７２を介して接続されている。
【００３４】
半導体装置５０の製造方法としては、例えば、以下のような製造方法（ａ）〜（ｃ）がある。（ａ）第１の製造方法では、複数の半導体素子１４が形成されるＳｉウエハ上に各半導体素子１４を構成する複数のデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成した後、貫通電極５６を形成し、その後再配線工程及びはんだバンプ形成工程を行ない、最後にダイシング工程により各半導体装置５０を切り出す。
【００３５】
（ｂ）第２の製造方法では、複数の半導体素子１４が形成されるＳｉウエハ上に各半導体素子１４を構成する複数のデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成した後、ダイシング工程により各半導体素子１４を切り出し、その後各半導体素子１４毎に貫通電極５６を形成し、最後に再配線工程及びはんだバンプ形成工程を行う。
【００３６】
（ｃ）第３の製造方法では、Ｓｉウエハからダイシングにより半導体素子１４を構成する各Ｓｉ小片を切り出し、このＳｉ小片上にデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成して半導体素子１４を得た後、各半導体素子１４毎に貫通電極５６を形成し、最後に再配線及びはんだバンプ形成工程を行う。
【００３７】
本実施例では、上記（ｃ）の製造方法を用いた場合を例に挙げて以下説明する。
【００３８】
次に上記半導体装置５０の貫通電極５６の製造工程について説明する。貫通電極５６の製造工程は、大きく分けて(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程及び電極パッドとの導通確保工程、(4)再配線及びレジスト除去工程からなる。
【００３９】
(1)実施例１の開口形成工程
図４Ａ〜図４Ｅは実施例１の半導体装置の製造方法の開口形成工程（その１〜５）を説明するための図である。図４Ａに示す工程において、半導体素子１４を形成するための平板状のシリコン材料（シリコン基板）を用意する。そして、例えば、シリコン基板をダイシング工程により、所定寸法の半導体素子１４を切り出す。半導体素子１４の絶縁層（ＳｉＯ２）６２の上面に、デバイス形成層１８が形成し、さらにデバイス形成層１８の周辺にはＡｌ電極パッド２０を蒸着などの薄膜形成方法により形成する。また、絶縁層６２の表面及びＡｌ電極パッド２０の上面中央部を除く表面には、ＳｉＮやポリイミド等のパッシベーション層２６を積層する。Ａｌ電極パッド２０は、上面がパッシベーション層２６の開口８０により露出される。本実施例では、開口８０の直径が１２０μｍに設定されており、この開口８０の形状によって貫通電極５６の鍔状接続部５６ａの輪郭形状が決まる。
【００４０】
図４Ｂに示す工程において、パッシベーション層２６の表面にフォトレジストを塗布して第１レジスト層８２を形成する。この第１レジスト層８２は、ドライエッチングを行なう際にデバイス形成層１８を保護することを目的としており、ドライエッチングを複数回行なえるように通常よりも厚く塗布されている。
【００４１】
そして、第１レジスト層８２に対してＡｌ電極パッド２０に対応するマスクパターンを有するマスク（図示せず）を介して露光、現像が行なわれる。フォトレジストがポジ形レジストの場合には、Ａｌ電極パッド２０の上面中央部に光を照射してＡｌ電極パッド２０の上面中央部に塗布されたフォトレジストを可溶させてＡｌ電極パッド２０の上面中央部に対向する開口８４を形成する。
【００４２】
また、フォトレジストがネガ形レジストの場合には、Ａｌ電極パッド２０の上面中央部を除く周辺部分に光を照射してＡｌ電極パッド２０の上面中央部に塗布されたフォトレジストを可溶して開口８４を形成する。本実施例では、開口８４の直径が６０μｍに設定されており、この開口８４に連通する貫通孔５４も同径に形成されるので、開口８４によって貫通電極５６の棒状接続部５６ｂの輪郭形状が決まる。また、この工程では、半導体素子１４の上面側から光を照射して第１レジスト層８２に開口８４を形成させるため、半導体素子１４の下面（裏面）でのアライメントが不要になっている。
【００４３】
図４Ｃに示す工程において、Ａｌ電極パッド２０の中心部分にドライエッチングにより開口８６を設ける。塩素系ガスを反応ガスとして用いるリアクティブイオンエッチングなどのドライエッチングでは、プラズマ中の正イオンが第１レジスト層８２で覆われていないＡｌ電極パッド２０の上面中央部に突入してエッチングを行なうため、Ａｌ電極パッド２０の中央部が上方から垂下方向に除去される。これにより、Ａｌ電極パッド２０は、中心部に開口８６を有する中空形状となる。また、開口８６をドライエッチングする際、デバイス形成層１８が第１レジスト層８２で覆われているので、プラズマ雰囲気からデバイス形成層が保護される。
【００４４】
図４Ｄに示す工程において、Ａｌ電極パッド２０の下側に形成された絶縁層６２の開口８４，８６に対向する部分を上方からドライエッチング法により除去する。例えば、ＣＨＦ３またはＣＦ４等の反応ガスによりプラズマを生成し、化学反応によりエッチングを行なって絶縁層６２の露出部分を除去する。その際、デバイス形成層１８は、第１レジスト層８２によりプラズマ雰囲気から保護される。
【００４５】
図４Ｅに示す工程において、半導体素子１４に対して開口８６に連通する部分を上方からドライエッチング法により除去して貫通孔５４を半導体素子１４の下面側まで貫通させる。これにより、上記開口８４，８６及び貫通孔５４が一つの孔として貫通する。その際、デバイス形成層１８はプラズマ雰囲気から第１レジスト層８２により保護される。また、第１レジスト層８２は、ドライエッチングにより薄くなるが、当初の厚さを大きくしてあるので、エッチング処理後もデバイス形成層１８を保護している。
【００４６】
このように、デバイス形成層１８が形成された半導体素子１４の上方からドライエッチングにより貫通孔５４を設けることができるので、アスペクト比の高い微細な貫通孔５４を形成できると共に、第１レジスト層８２によりデパイス層１８をプラズマ雰囲気から保護することができる。しかも、開口８４、８６及び貫通孔５４を上面側から加工することができるので、裏面側からのアライメントが不要になり、開口形成工程が容易に行なえる。
【００４７】
(2)実施例１の絶縁層形成工程
図５Ａ〜図５Ｅは実施例１の半導体装置の製造方法の絶縁層形成工程（その１〜５）を説明するための図である。図５Ａに示す工程において、第１レジスト層８２の上面に保護フィルム９０を貼着する。この保護フィルム９０は、デバイス形成層を保護すると共に、貫通孔５４に連通された開口８４,８６を上面側から閉塞する。
【００４８】
図５Ｂに示す工程において、プラズマＣＶＤ（chemical vaper deposition）などの薄膜形成方法により半導体素子１４の下面側から絶縁層６８を形成する。尚、この絶縁層６８は、例えば、２５０°C以下の温度でTEOS(Tetra Ethyl OrthoSilicate:Si(OC2H3)4)とO3とから得た酸化膜を形成する方法が用いられる。また、絶縁層６８は、半導体素子１４の下面側及び貫通孔５４の内周面及び開口８４,８６の内周面にも積層形成される。また、開口８４の上面側は、保護フィルム９０によって閉塞されているので、開口８４に接する保護フィルム９０の下面にも絶縁層６８が形成される。
【００４９】
図５Ｃに示す工程において、保護フィルム９０を剥離させる。この保護フィルム９０は、下面に開口８４を閉塞する部分の絶縁層６８が付着したまま剥がされることで、貫通孔５４及び開口８４の内周面を覆う円筒状の絶縁層６８が上面側から下面側へ貫通した状態となる。前述した貫通孔５４及び開口８４,８６をドライエッチングしてから絶縁層６８を形成するまでの工程では、ドライ工程であるので、貫通孔５４及び開口８４,８６の内周面は清浄な状態に維持されている。そのため、貫通孔５４及び開口８４,８６の洗浄工程を省略することができる。
【００５０】
図５Ｄに示す工程において、第１レジスト層８２の表面にフォトレジストを塗布しパターニングして第２レジスト層９６を形成する。そして、パターニング（露光、現像）を行なってＡｌ電極パッド２０の上方に積層された第２レジスト層９６を部分的に除去して開口９８を形成する。
【００５１】
図５Ｅに示す工程において、オゾンアッシング装置またはプラズマアッシング装置を用いてＡｌ電極パッド２０の表面に積層された第１レジスト層８２のうち開口９８に露出する部分を除去すると共に、貫通孔５４、開口８４，８６の内周面に形成された円筒形状の絶縁層６８のうちＡｌ電極パッド２０の上方に突出する上端部分を除去する。これで、電極パッド２０の表面が露出した状態になる。尚、このアッシング工程により第２レジスト層９６が薄くなるが、アッシングによる減少分を考慮して第２レジスト層９６を通常よりも厚く塗布してある。
【００５２】
(3)実施例１の貫通電極形成工程及び電極パッドとの導通確保工程
図６Ａ〜図６Ｄは実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その１〜４）を説明するための図である。図６Ａに示す工程において、Ａｌ電極パッド２０及びＡｌ電極パッド２０の開口８４及び開口９８の内側にＣｒ層とＣｕ層からなるCr/Cu保護膜６４をスパッタ法などの薄膜形成法を用いて形成する。
【００５３】
電解めっき法によりＣｕめっきを行なって貫通電極５６を形成する際にめっき液が直接Ａｌ電極パッド２０に触れると、Ａｌ電極パッド２０の表面が侵されてしまう。そのため、Ａｌ電極パッド２０の表面をCr/Cu保護膜６４で覆うことにより、Ａｌ電極パッド２０を保護する。また、Cr/Cu保護膜６４をＡｌ電極パッド２０の表面に形成することにより、ＡｌとＣｕとの直接接続を避けることができ、拡散防止を図れると共に、Ｃｕめっきされる貫通電極５６とＡｌ電極パッド２０との電気的導通及び密着性を確保することができる。
【００５４】
図６Ｂに示す工程において、リフトオフ法により第２レジスト層９６を剥離させてCr/Cu保護膜６４のうち第２レジスト層９６の表面に積層されたCr/Cu保護膜６４を除去する。これにより、リフトオフ法を用いることで、容易にＡｌ電極パッド２０及びＡｌ電極パッド２０の開口８４の内側に形成された絶縁層６８の上部内壁にのみCr/Cu保護膜６４を残した状態にすることができる。尚、第２レジスト層９６を除去した後は、表面に第１レジスト層８２が露出した状態となる。
【００５５】
図６Ｃに示す工程において、絶縁層６８の下面に接着フィルム等による接着層１００の粘着性を利用してCu給電層１０２を接着する。このCu給電層１０２は電解めっきを行なう際のめっき電極となる。さらに、接着層１００のうち貫通孔５４の下部を閉塞する部分を露光、現像により開口１０４を形成する。これにより、Cu給電層１０２の表面は、開口１０４を介して貫通孔５４と連通する。
【００５６】
図６Ｄに示す工程において、電解めっき法により貫通孔５４内に連通するCu給電層１０２の表面にＣｕを析出させる。これにより、貫通孔５４内は、Cu給電層１０２に堆積したＣｕにより貫通電極５６が上方に向かって成長する。このように、貫通孔５４内においては、Ｃｕが下方から上方に向けて積層されることで、貫通電極５６にボイド(空洞)が発生しにくくなる。
【００５７】
そして、電解めっき法により堆積したＣｕが貫通孔６４の上部に達すると、棒状接続部５６ｂの上部がＡｌ電極パッド２０の開口８６の内壁に形成されたCr/Cu保護膜６４と密着し、さらにＣｕめっきがＡｌ電極パッド２０の表面に形成されたCr/Cu保護膜６４の上面に堆積することで鍔状接続部５６ａが形成される。Ａｌ電極パッド２０の表面は、Cr/Cu保護膜６４に覆われているので、めっき液が直接触れないように保護されている。
【００５８】
このように、貫通電極５６は、貫通孔５４内に充填された棒状接続部５６ｂと、棒状接続部５６ｂの上部からＡｌ電極パッド２０の表面を覆うように半径方向に拡張された鍔状接続部５６ａと有する形状に形成されることで、Cr/Cu保護膜６４を介してＡｌ電極パッド２０との導通が確保される。尚、電解めっきを行なう際のデバイス形成層１８は、第１レジスト層８２により保護されている。
【００５９】
(4)実施例１の再配線及びレジスト除去工程
図７Ａ〜図７Ｅは実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その１〜５）を説明するための図である。図７Ａに示す工程において、半導体素子１４の下面（裏面）の平坦化処理を行う。この平坦化処理では、Cu給電層１０２を除去した後、接着層１００を剥離し、その後絶縁層６８の下面を研磨して平坦化する。
【００６０】
図７Ｂに示す工程において、半導体素子１４の下面側（裏面側）に銅等のスパッタ法で金属片を形成し、エッチングすることで再配線パターン５２を形成する。再配線パターン５２の形成方法としては、例えば、セミアディティブ法が用いられ、以下の手順（ａ）〜（ｅ）で行なわれる。(ａ)絶縁層６８の下面にCr/Cu層をスパッタ法で形成する。(ｂ)レジスト層のパターニングを行なって再配線パターン５２の形状に応じた開口を形成してCr/Cu層を露出させる。(ｃ)電解Ｃｕめっき法によりCr/Cu層の表面にＣｕ層を形成する。(ｄ)レジスト層を剥離する。(ｅ)余分なCr/Cu層を除去する。このように、絶縁層６８の下面には、所定形状の再配線パターン５２が残る。
【００６１】
図７Ｃに示す工程において、絶縁層６８の下面にソルダレジスト層７０を形成する。ソルダレジスト層７０のうち再配線パターン５２に対向する部分を除去して再配線パターン５２に連通する開口１０８を形成する。そして、無電解めっき法により半導体素子１４の下面側（裏面側）の開口１０８により露出された再配線パターン５２の表面、及び半導体素子１４の上面側（表面側）に露出された鍔状接続部５６ａの表面にＮｉ層とＡｕ層からなるNi/Au電極層６６，７２を形成する。
【００６２】
図７Ｄに示す工程において、はんだバンプ５８を半導体素子１４の下面側（裏面側）に形成されたNi/Au電極層７２に搭載させる。
【００６３】
図７Ｅに示す工程において、半導体素子１４の上面側（表面側）に残っている第１レジスト層８２を除去する。これで、図２に示す半導体装置５０が完成する。このように、デバイス形成層１８を保護する第１レジスト層８２は、最初に形成され、最後の工程で除去されるため、上記(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程及び電極パッドとの導通確保工程、(4)再配線及びレジスト除去工程の各工程が終了するまでデバイス形成層１８を保護することができる。
【実施例２】
【００６４】
次に実施例２の貫通電極５６の製造工程について説明する。尚、実施例２において、上記実施例１と同一部分には、同一符号を付す。
【００６５】
(1)実施例２の開口形成工程
図８Ａ〜図８Ｆは実施例２の半導体装置の製造方法の開口形成工程（その１〜６）を説明するための図である。図８Ａに示す工程において、半導体素子１４を形成するための平板状のシリコン材料（シリコン基板）を用意する。そして、例えば、シリコン基板をダイシング工程により、所定寸法の半導体素子１４を切り出す。半導体素子１４の絶縁層（ＳｉＯ２）６２の上面に、デバイス形成層１８が形成し、さらにデバイス形成層１８の周辺にはＡｌ電極パッド２０を蒸着などの薄膜形成方法により形成する。また、絶縁層６２の表面及びＡｌ電極パッド２０の上面中央部を除く表面には、パッシベーション層２６を積層する。Ａｌ電極パッド２０は、上面がパッシベーション層２６の開口８０により露出される。本実施例では、開口８０の直径が１２０μｍに設定されており、この開口８０の形状によって貫通電極５６の鍔状接続部５６ａの輪郭形状が決まる。
【００６６】
図８Ｂに示す工程において、Ａｌ電極パッド２０の表面及びパッシベーション層２６の表面にデバイス形成層１８をプラズマ雰囲気から保護する金属層２００をスパッタ法などの薄膜形成法により形成する。金属層２００は、上面側全面に形成されるため、半導体素子１４の全面が同電位となり、デバイス素子１８の静電破壊を防止することができる。尚、スパッタされる金属層２００としては、例えば、Ti，Cr,Cr/Cu，Ti/Cuなどの導電性を有する金属材が用いられる。また、Ａｌ電極パッド２０は、腐食しやすいが、金属層２００に覆われているので、耐湿性が高められており、耐食性が向上している。
【００６７】
図８Ｃに示す工程において、フォトレジストを塗布して第１レジスト層８２を形成する。この第１レジスト層８２は、ドライエッチングを行なう際にデバイス形成層１８及び金属層２００を保護することを目的としており、ドライエッチングを複数回行なえるように通常よりも厚く塗布されている。
【００６８】
そして、第１レジスト層８２に対してＡｌ電極パッド２０に対応するマスクパターンを有するマスク（図示せず）を介して露光、現像が行なわれる。これにより、Ａｌ電極パッド２０の上面中央部に塗布されたフォトレジストを可溶させてＡｌ電極パッド２０の上面中央部に対向する開口８４を形成する。本実施例では、開口８４の直径が６０μｍに設定されており、この開口８４に連通する貫通孔５４も同径に形成されるので、開口８４によって貫通電極５６の棒状接続部５６ｂの輪郭形状が決まる。また、この工程では、半導体素子１４の上面側から光を照射して第１レジスト層８２に開口８４を形成させるため、半導体素子１４の下面（裏面）でのアライメントが不要になっている。
【００６９】
図８Ｄに示す工程において、金属層２００のうち開口８４に対向する部分及びＡｌ電極パッド２０の中心部分にドライエッチングにより開口８６を設ける。塩素系ガスを反応ガスとして用いるリアクティブイオンエッチング（ＲＩＥ）などのドライエッチングでは、プラズマ中の正イオンが第１レジスト層８２で覆われていない金属層２００及びＡｌ電極パッド２０の上面中央部に突入してエッチングを行なうため、Ａｌ電極パッド２０の中央部が上方から垂下方向に除去される。
【００７０】
これにより、Ａｌ電極パッド２０は、中心部に開口８６を有する中空形状となる。また、開口８６をドライエッチング法で除去する際、デバイス形成層１８が第１レジスト層８２で覆われているので、プラズマ雰囲気によりデバイス形成層１８が損傷するおそれはない。尚、ウエットエッチング法により開口８６を形成するようにしても良い。このウエットエッチング法を用いる場合には、デバイス形成層１８は第１レジスト層８２及び金属層２００によってエッチング溶液に接触しないように保護される。
【００７１】
図８Ｅに示す工程において、Ａｌ電極パッド２０の下側に形成された絶縁層６２の開口８６内に露出する部分を上方からドライエッチング法により除去する。例えば、ＣＨＦ３またはＣＦ４等の反応ガスによりプラズマを生成し、化学反応によりエッチングを行なって絶縁層６２の露出部分を除去する。その際、デバイス形成層１８は第１レジスト層８２及び金属層２００によりプラズマ雰囲気から保護される。
【００７２】
図８Ｆに示す工程において、半導体素子１４に対して開口８６に連通する部分を上方からドライエッチング法により除去して貫通孔５４を半導体素子１４の下面側まで貫通させる。これにより、上記開口８４，８６及び貫通孔５４が一つの孔として貫通する。その際、デバイス形成層１８はプラズマ雰囲気から第１レジスト層８２により保護される。また、第１レジスト層８２は、ドライエッチングにより薄くなるが、当初の厚さを厚くしてあるので、エッチング処理後もデバイス形成層１８を保護している。
【００７３】
このように、デバイス形成層１８が形成された半導体素子１４の上方からドライエッチングにより貫通孔５４を設けることができるので、アスペクト比の高い微細な貫通孔５４を形成できると共に、第１レジスト層８２及び金属層２００によりデパイス層１８をプラズマ雰囲気から保護することができる。しかも、開口８４、８６及び貫通孔５４を上面側から加工することができるので、裏面側からのアライメントが不要になり、開口形成工程が容易に行なえる。
【００７４】
(2)実施例２の絶縁層形成工程
図９Ａ〜図９Ｆは実施例２の半導体装置の製造方法の絶縁層形成工程（その１〜６）を説明するための図である。図９Ａに示す工程において、第１レジスト層８２の上面に樹脂からなる保護フィルム９０を貼着する。この保護フィルム９０は、デバイス形成層１８を保護すると共に、貫通孔５４に連通された開口８４,８６を上面側から閉塞する。
【００７５】
図９Ｂに示す工程において、プラズマＣＶＤ（chemical vaper deposition）などの薄膜形成方法により半導体素子１４の下面側からＳｉＯ２やＳｉＮ等の絶縁層６８を形成する。尚、この絶縁層６８は、例えば、２５０°C以下の温度でＴＥＯＳ(Ｔｅｔｒａ Ｅｔｈｙｌ ＯｒｔｈｏＳｉｌｉｃａｔｅ:Si(OC2H3)4)とO3とから得た酸化膜を形成する方法が用いられる。また、絶縁層６８は、半導体素子１４の下面側及び貫通孔５４の内周面及び開口８４,８６の内周面にも積層形成される。また、開口８４の上面側は、保護フィルム９０によって閉塞されているので、開口８４に接する保護フィルム９０の下面にも絶縁層６８が形成される。
【００７６】
図９Ｃに示す工程において、保護フィルム９０を剥離させる。この保護フィルム９０は、下面に開口８４を閉塞する部分の絶縁層６８が付着したまま剥がされることで、貫通孔５４及び開口８４の内周面を覆う円筒状の絶縁層６８が上面側から下面側へ貫通した状態となる。前述した貫通孔５４及び開口８４,８６をドライエッチングしてから絶縁層６８を形成するまでの工程では、ドライ工程であるので、貫通孔５４及び開口８４,８６の内周面は清浄な状態に維持されている。そのため、貫通孔５４及び開口８４,８６の洗浄工程を省略することができる。
【００７７】
図９Ｄに示す工程において、第１レジスト層８２の表面にフォトレジストを塗布して第２レジスト層９６を形成する。そして、パターニング（露光、現像）を行なってＡｌ電極パッド２０の上方に積層された第２レジスト層９６を部分的に除去して開口９８を形成する。
【００７８】
図９Ｅに示す工程において、オゾンアッシング装置またはプラズマアッシング装置を用いてＡｌ電極パッド２０の表面に積層された第１レジスト層８２のうち開口９８に露出する部分を除去。これで、電極パッド２０の表面に形成された金属層２００が露出した状態の環状凹部２０２が形成される。尚、このアッシング工程により第２レジスト層９６が薄くなるが、アッシングによる減少分を考慮して第２レジスト層９６を通常よりも厚く塗布してある。また、Ａｌ電極パッド２０は、金属層２００によりアッシング工程のプラズマ雰囲気から保護される。
【００７９】
図９Ｆに示す工程において、第２レジスト層９６をウエットエッチング法により除去する。これにより、第１レジスト層８２が露出した状態となる。ウエットエッチング法を用いることにより第１レジスト層８２の下側に形成されたパッシベーション層２６にダメージを与えないように第２レジスト層９６を除去できる。
【００８０】
(3)実施例２の貫通電極形成工程及び電極パッドとの導通確保工程
図１０Ａ〜図１０Ｄは実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その１〜４）を説明するための図である。図１０Ａに示す工程において、絶縁層６８の下面に接着フィルム等による接着層１００の粘着性を利用してCu給電層１０２を接着する。このCu給電層１０２は電解めっきを行なう際のめっき電極となる。
【００８１】
図１０Ｂに示す工程において、接着層１００のうち貫通孔５４の下部を閉塞する部分を露光、現像により開口１０４を形成する。これにより、Cu給電層１０２の表面は、開口１０４を介して貫通孔５４と連通する。
【００８２】
図１０Ｃに示す工程において、電解めっき法により貫通孔５４内に連通するCu給電層１０２の表面にＣｕを析出させる。これにより、貫通孔５４内は、Cu給電層１０２に堆積したＣｕにより貫通電極５６が上方に向かって成長する。このように、貫通孔５４内においては、Ｃｕが下方から上方に向けて積層されることで、貫通電極５６にボイド(空洞)が発生しにくくなる。
【００８３】
そして、電解めっき法により堆積したＣｕが貫通孔６４の上部に達すると、円筒形状の絶縁層６８の上端外周側を乗り越えるように絶縁層６８の外周側の環状凹部２０２にもＣｕめっきが拡張される。Ａｌ電極パッド２０の表面は、金属層２００に覆われているので、めっき液が直接触れないように保護されている。
【００８４】
図１０Ｄに示す工程において、Ｃｕめっきは、環状凹部２０２にも堆積することでＡｌ電極パッド２０の表面に形成された金属層２００の上面に鍔状接続部５６ａが密着した状態に形成される。従って、金属層２００は、Ａｌ電極パッド２０を露出しないようにパッド面が腐食しないように保護すると共に、Ｃｕめっきとの密着性により導通確保をより確実に行なう役目を有している。
【００８５】
このように、貫通電極５６は、貫通孔５４内に充填された棒状接続部５６ｂと、棒状接続部５６ｂの上部から金属層２００を覆うように半径方向に拡張された鍔状接続部５６ａと有する形状に形成されることで、金属層２００を介してＡｌ電極パッド２０との導通が確保される。尚、電解めっきを行なう際のデバイス形成層１８は、第１レジスト層８２及び金属層２００により保護されている。
【００８６】
(4)再配線及びレジスト除去工程
図１１Ａ〜図１１Ｆは実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その１〜６）を説明するための図である。図１１Ａに示す工程において、半導体素子１４の下面（裏面）の平坦化処理を行う。この平坦化処理では、Cu給電層１０２を除去した後、接着層１００を剥離し、その後絶縁層６８の下面を研磨して平坦化する。
【００８７】
図１１Ｂに示す工程において、半導体素子１４の下面側（裏面側）に再配線パターン５２を形成する。再配線パターン５２の形成方法としては、例えば、セミアディティブ法が用いられ、以下の手順（ａ）〜（ｅ）で行なわれる。(ａ)絶縁層６８の下面にCr/Cu層をスパッタ法で形成する。(ｂ)レジスト層のパターニングを行なって再配線パターン５２の形状に応じた開口を形成してCr/Cu層を露出させる。(ｃ)電解Ｃｕめっき法によりCr/Cu層の表面にＣｕ層を形成する。(ｄ)レジスト層を剥離する。(ｅ)余分なCr/Cu層を除去する。このように、絶縁層６８の下面には、所定形状の再配線パターン５２が残る。
【００８８】
図１１Ｃに示す工程において、絶縁層６８の下面にソルダレジスト層７０を形成する。ソルダレジスト層７０のうち再配線パターン５２に対向する部分を除去して再配線パターン５２に連通する開口１０８を形成する。そして、無電解めっき法により半導体素子１４の下面側（裏面側）の開口１０８により露出された再配線パターン５２の表面、及び半導体素子１４の上面側（表面側）に露出された鍔状接続部５６ａの表面にＮｉ層とＡｕ層からなるNi/Au電極層６６，７２を形成する。
【００８９】
図１１Ｄに示す工程において、はんだバンプ５８を半導体素子１４の下面側（裏面側）に形成されたNi/Au電極層７２に搭載させる。
【００９０】
図１１Ｅに示す工程において、半導体素子１４の上面側（表面側）に残っている第１レジスト層８２を除去する。これにより、金属層２００は、上面側で露出した状態になる。
【００９１】
このように、デバイス形成層１８を保護する第１レジスト層８２は、最初に形成され、最後の工程で除去されるため、上記(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程及び電極パッドとの導通確保工程、(4)再配線及びレジスト除去工程の各工程が終了するまでデバイス形成層１８を保護することができる。
【００９２】
図１１Ｆに示す工程において、鍔状接続部５６ａの表面をNi/Au電極層６６でマスクした状態で金属層２００をウエットエッチング法により除去する。これで、図２に示す半導体装置５０が完成する。尚、ウエットエッチング法を用いることにより金属層２００の下側に形成されたパッシベーション層２６にダメージを与えないように金属層２００を除去できる。このように、実施例２では、金属層２００を製造工程の初期段階に形成し、最終段階で金属層２００を除去するため、デバイス形成層１８への汚染（パーティクル、不純物）や静電破壊を防止することができる。
【産業上の利用可能性】
【００９３】
上記実施例では、半導体素子１４に形成されるデバイス形成層１８として光機能素子に限らず、他のデバイスでも良いのは勿論である。
【００９４】
上記実施例では、シリコン基板にデバイス形成層１８、Ａｌ電極パッド２０、パッシベーション２６、貫通電極５６、再配線パターン５２を形成する構成を一例として挙げたが、これに限らず、シリコン基板の代わりにガリ砒素等の半導体基板を用いても良いのは勿論である。
【００９５】
上記実施例では、シリコン基板の下面（裏面）側に再配線パターン５２を形成する場合について説明したが、これに限らず、再配線パターン５２の形成を省略し、貫通電極５６の下端に直接はんだバンプ５８を接合する構成としても良い。
【００９６】
上記実施例では、シリコン基板からダイシングにより切り出されたシリコン材料に、デバイス形成層１８、電極パッド２０、パッシベーション層２６が形成された半導体素子１４を得た後、さらに前述した各工程を行なって貫通電極５６が形成された半導体装置５０を製作する方法（（ｃ）第３の製造方法）について説明したが、これに限らず、前述した第１の製造方法または第２の製造方法を用いても良い。この第１、第２の製造方法では、多数の半導体素子１４を有するシリコン基板に対して貫通電極５６を一括して形成することができるので、量産性をより高めることができる。
【図面の簡単な説明】
【００９７】
【図１】従来の半導体装置の一例を示す図である。
【図２】図２は本発明になる半導体装置の一実施例を示す縦断面図である。
【図３】実施例１の貫通電極５６の構成を拡大して示す縦断面図である。
【図４Ａ】実施例１の半導体装置の製造方法の開口形成工程（その１）を説明するための図である。
【図４Ｂ】実施例１の半導体装置の製造方法の開口形成工程（その２）を説明するための図である。
【図４Ｃ】実施例１の半導体装置の製造方法の開口形成工程（その３）を説明するための図である。
【図４Ｄ】実施例１の半導体装置の製造方法の開口形成工程（その４）を説明するための図である。
【図４Ｅ】実施例１の半導体装置の製造方法の開口形成工程（その５）を説明するための図である。
【図５Ａ】実施例１の半導体装置の製造方法の絶縁層形成工程（その１）を説明するための図である。
【図５Ｂ】実施例１の半導体装置の製造方法の絶縁層形成工程（その２）を説明するための図である。
【図５Ｃ】実施例１の半導体装置の製造方法の絶縁層形成工程（その３）を説明するための図である。
【図５Ｄ】実施例１の半導体装置の製造方法の絶縁層形成工程（その４）を説明するための図である。
【図５Ｅ】実施例１の半導体装置の製造方法の絶縁層形成工程（その５）を説明するための図である。
【図６Ａ】実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その１）を説明するための図である。
【図６Ｂ】実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その２）を説明するための図である。
【図６Ｃ】実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その３）を説明するための図である。
【図６Ｄ】実施例１の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その４）を説明するための図である。
【図７Ａ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その１）を説明するための図である。
【図７Ｂ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その２）を説明するための図である。
【図７Ｃ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その３）を説明するための図である。
【図７Ｄ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その４）を説明するための図である。
【図７Ｅ】実施例１の半導体装置の製造方法の再配線及びレジスト除去工程（その５）を説明するための図である。
【図８Ａ】実施例２の半導体装置の製造方法の開口形成工程（その１）を説明するための図である。
【図８Ｂ】実施例２の半導体装置の製造方法の開口形成工程（その２）を説明するための図である。
【図８Ｃ】実施例２の半導体装置の製造方法の開口形成工程（その３）を説明するための図である。
【図８Ｄ】実施例２の半導体装置の製造方法の開口形成工程（その４）を説明するための図である。
【図８Ｅ】実施例２の半導体装置の製造方法の開口形成工程（その５）を説明するための図である。
【図８Ｆ】実施例２の半導体装置の製造方法の開口形成工程（その６）を説明するための図である。
【図９Ａ】実施例２の半導体装置の製造方法の絶縁層形成工程（その１）を説明するための図である。
【図９Ｂ】実施例２の半導体装置の製造方法の絶縁層形成工程（その２）を説明するための図である。
【図９Ｃ】実施例２の半導体装置の製造方法の絶縁層形成工程（その３）を説明するための図である。
【図９Ｄ】実施例２の半導体装置の製造方法の絶縁層形成工程（その４）を説明するための図である。
【図９Ｅ】実施例２の半導体装置の製造方法の絶縁層形成工程（その５）を説明するための図である。
【図９Ｆ】実施例２の半導体装置の製造方法の絶縁層形成工程（その６）を説明するための図である。
【図１０Ａ】実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その１）を説明するための図である。
【図１０Ｂ】実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その２）を説明するための図である。
【図１０Ｃ】実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その３）を説明するための図である。
【図１０Ｄ】実施例２の半導体装置の製造方法の貫通電極形成工程及び電極パッドとの導通確保工程（その４）を説明するための図である。
【図１１Ａ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その１）を説明するための図である。
【図１１Ｂ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その２）を説明するための図である。
【図１１Ｃ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その３）を説明するための図である。
【図１１Ｄ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その４）を説明するための図である。
【図１１Ｅ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その５）を説明するための図である。
【図１１Ｆ】実施例２の半導体装置の製造方法の再配線及びレジスト除去工程（その６）を説明するための図である。
【符号の説明】
【００９８】
１４ 半導体素子
１８ デバイス形成層
２０ Ａｌ電極パッド
５０ 半導体装置
５２ 再配線パターン
５４ 貫通孔
５６ 貫通電極
５８ はんだバンプ
６２ 絶縁層
６４ Cr/Cu保護膜
６６，７２ Ni/Au電極層
６８ 絶縁層
７０ ソルダレジスト層
８２ 第１レジスト層
８４,８６ 開口
９０ 保護フィルム
９６ 第２レジスト層
１００ 接着層
１０２ Cu給電層
２００ 金属層
【特許請求の範囲】
【請求項１】
一面側にデバイス形成層と電極パッドを有する半導体素子の前記電極パッドと前記半導体素子の他面側に形成された配線パターンとを接続する貫通電極を有する半導体装置の製造方法であって、
前記半導体素子の一面側に第１レジスト層を形成する第１工程と、
前記第１レジスト層及び前記電極パッドの中心にエッチングにより開口を形成する第２工程と、
前記半導体素子の前記開口と連通する位置に貫通孔を形成する第３工程と、
前記半導体素子の他面側及び前記貫通孔の内周に絶縁層を形成する第４工程と、
前記第１レジスト層のうち前記電極パッドの表面を覆う部分を除去する第５工程と、
前記半導体素子の他面側に給電層を形成する第６工程と、
前記給電層の前記貫通孔に対向する部分にめっきにより導電材を析出させ、前記貫通孔内及び前記電極パッドの表面に前記貫通電極を形成する第７工程と、
前記給電層を除去する第８工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程は、半導体素子の一面側及び前記電極パッドの表面に金属層を形成する工程を含み、
前記第８工程は、前記金属層を除去する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第５工程は、前記第１レジスト層の表面に第２レジスト層を形成し、アッシングにより前記電極パッドの表面に積層された前記第１レジスト層を除去する工程を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第５工程は、前記第１レジスト層を除去した前記電極パッドの表面に保護膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第５工程は、前記第２レジスト層をリフトオフして前記電極パッドの表面に積層された保護膜を除く部分の保護膜を除去する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記給電層は、接着層を介して前記半導体素子の他面側に接着されたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記貫通電極は、前記電極パッドに全周で接続される鍔状接続部と、
一端が前記鍔状接続部と一体に結合され、他端が前記半導体素子の他面側に延在するように前記貫通孔内に形成された棒状接続部と有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
一面側にデバイス形成層と電極パッドを有する半導体素子の前記電極パッドと前記半導体素子の他面側に形成された配線パターンとを接続する貫通電極を有する半導体装置の製造方法であって、
前記電極パッドの中心に開口を設け、
該開口に連通し、前記半導体素子の一面側と前記半導体素子の他面側とを貫通する貫通孔を前記半導体素子に設け、
前記貫通電極は、前記電極パッドに全周で接続される鍔状接続部と、
一端が前記鍔状接続部と一体に結合され、他端が前記半導体素子板の他面側に延在するように前記貫通孔内に形成された棒状部と有することを特徴とする半導体装置。
【請求項９】
前記デバイス形成層は、光を受光または発光する光機能素子であることを特徴とする請求項８に記載の半導体装置。
【請求項１】
一面側にデバイス形成層と電極パッドを有する半導体素子の前記電極パッドと前記半導体素子の他面側に形成された配線パターンとを接続する貫通電極を有する半導体装置の製造方法であって、
前記半導体素子の一面側に第１レジスト層を形成する第１工程と、
前記第１レジスト層及び前記電極パッドの中心にエッチングにより開口を形成する第２工程と、
前記半導体素子の前記開口と連通する位置に貫通孔を形成する第３工程と、
前記半導体素子の他面側及び前記貫通孔の内周に絶縁層を形成する第４工程と、
前記第１レジスト層のうち前記電極パッドの表面を覆う部分を除去する第５工程と、
前記半導体素子の他面側に給電層を形成する第６工程と、
前記給電層の前記貫通孔に対向する部分にめっきにより導電材を析出させ、前記貫通孔内及び前記電極パッドの表面に前記貫通電極を形成する第７工程と、
前記給電層を除去する第８工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程は、半導体素子の一面側及び前記電極パッドの表面に金属層を形成する工程を含み、
前記第８工程は、前記金属層を除去する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第５工程は、前記第１レジスト層の表面に第２レジスト層を形成し、アッシングにより前記電極パッドの表面に積層された前記第１レジスト層を除去する工程を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第５工程は、前記第１レジスト層を除去した前記電極パッドの表面に保護膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第５工程は、前記第２レジスト層をリフトオフして前記電極パッドの表面に積層された保護膜を除く部分の保護膜を除去する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記給電層は、接着層を介して前記半導体素子の他面側に接着されたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記貫通電極は、前記電極パッドに全周で接続される鍔状接続部と、
一端が前記鍔状接続部と一体に結合され、他端が前記半導体素子の他面側に延在するように前記貫通孔内に形成された棒状接続部と有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
一面側にデバイス形成層と電極パッドを有する半導体素子の前記電極パッドと前記半導体素子の他面側に形成された配線パターンとを接続する貫通電極を有する半導体装置の製造方法であって、
前記電極パッドの中心に開口を設け、
該開口に連通し、前記半導体素子の一面側と前記半導体素子の他面側とを貫通する貫通孔を前記半導体素子に設け、
前記貫通電極は、前記電極パッドに全周で接続される鍔状接続部と、
一端が前記鍔状接続部と一体に結合され、他端が前記半導体素子板の他面側に延在するように前記貫通孔内に形成された棒状部と有することを特徴とする半導体装置。
【請求項９】
前記デバイス形成層は、光を受光または発光する光機能素子であることを特徴とする請求項８に記載の半導体装置。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図８Ｆ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図８Ｆ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【公開番号】特開２００７−６７０１６（Ｐ２００７−６７０１６Ａ）
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００５−２４８３９８（Ｐ２００５−２４８３９８）
【出願日】平成１７年８月２９日（２００５．８．２９）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
【Ｆターム（参考）】
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１７年８月２９日（２００５．８．２９）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
【Ｆターム（参考）】
[ Back to top ]