半導体装置及びその製造方法
【課題】配線及び半導体素子等を自由に配置できない領域を減少させる。
【解決手段】半導体装置は、半導体素子３が形成されている第１面及び第１面とは反対側の第２面を有する半導体基板１と、半導体基板１の上に形成され、且つ、第１のビア７を有する層間絶縁膜と、半導体基板１内に形成され、且つ、第１のビア７と接続する第２のビア１３とを有し、第１のビア７の径は、第２のビア１３の径よりも小さいことを特徴とする。
【解決手段】半導体装置は、半導体素子３が形成されている第１面及び第１面とは反対側の第２面を有する半導体基板１と、半導体基板１の上に形成され、且つ、第１のビア７を有する層間絶縁膜と、半導体基板１内に形成され、且つ、第１のビア７と接続する第２のビア１３とを有し、第１のビア７の径は、第２のビア１３の径よりも小さいことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビアホールを有する半導体装置及びその製造方法に関し、特に、微細プロセスを用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ウェハにビアホール（接続孔）を貫通して形成し、そのウェハの裏面にグランド層を形成する技術が、特許文献１等に提示されている。
【０００３】
そのような従来の技術について図１０を参照しながら説明する。
【０００４】
まず、基板１０１の表面側に形成された第１の絶縁膜１０２の上に、パッド電極１０３、１０４を形成し、第１の保護膜１０５を形成する。次に、基板１０１の裏面側からエッチングを行い、ビアホールを形成する。なお、ビアホールは、パッド電極１０３に到達するように形成される。その後、ビアホールに第２の絶縁膜１０９と配線層１１０とを形成し、基板の裏面側に第２の保護膜１１１を形成し、さらに、導電端子１１２を形成する。
【０００５】
また、基板の表面の金属層とビアとの接続を安定させる技術が、特許文献２及び特許文献３等に提示されている。また、貫通ビアを形成したウェハ同士を接続する技術が特許文献４等に提示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０９６０３０号公報
【特許文献２】特開２００７−０４３１５４号公報
【特許文献３】特開２００７−０８１３０４号公報
【特許文献４】特表２００６−５２２４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前記従来の技術においては、ビアホール内に金属を埋め込みやすくするために、基板の裏面から形成されるビアホールの開口径をある程度大きくする必要がある。そうすると、大きい開口径を有するビアホールを基板の表面側に形成された電極パッドに接続することとなる。そのため、ビアホールが形成される部分には、配線及び半導体素子等を形成することができない。
【０００８】
従って、大きい開口径を有するビアホールを、基板の表面側に形成された電極パッドに接続しようとすると、配線及び半導体素子等を自由に配置できる領域が減少してしまうこととなる。
【０００９】
そこで、本発明は、前記従来の問題に鑑み、その目的は、配線及び半導体素子等を自由に配置できない領域を減少させることにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本発明に係る半導体装置は、半導体素子が形成されている第１面及び第１面とは反対側の第２面を有する半導体基板と、半導体基板の上に形成され、且つ、第１のビアを有する層間絶縁膜と、半導体基板内に形成され、且つ、第１のビアと接続する第２のビアとを有し、第１のビアの径は、第２のビアの径よりも小さいことを特徴とする。
【００１１】
本発明に係る半導体装置において、層間絶縁膜には、配線及びパッドが形成され、第１のビアは、配線又はパッドと接続していることが好ましい。
【００１２】
本発明に係る半導体装置において、第１のビアと第２のビアとが接続する面は、半導体基板と層間絶縁膜とが接触する面よりも上側に形成されていることが好ましい場合がある。
【００１３】
本発明に係る半導体装置において、第１のビアと第２のビアとが接続する面は、半導体基板と層間絶縁膜とが接触する面よりも下側に形成されていることが好ましい場合がある。
【００１４】
本発明に係る半導体装置において、第１のビアと第２のビアとが接続する面は、半導体基板と層間絶縁膜とが接触する面と実質的に同じ高さであることが好ましい場合がある。
【００１５】
本発明に係る半導体装置において、層間絶縁膜は、複数の絶縁膜と複数の配線から構成されており、複数の絶縁膜は、半導体基板と接触する第１の絶縁膜と、第１の絶縁膜よりも上層の第２の絶縁膜を含み、第１のビアは、第１の絶縁膜に形成され、複数の配線のうち、最下層に位置する配線と接続していることが好ましい。
【００１６】
本発明に係る半導体装置において、第１の絶縁膜は、半導体素子と接続するコンタクトを有し、第１のビアの径は、コンタクトの径と実質的に同じ大きさであることが好ましい。
【００１７】
本発明に係る半導体装置において、層間絶縁膜の最上部には、最上層配線が形成されており、第１のビアは、最上層配線と接続していることが好ましい。
【００１８】
本発明に係る半導体装置において、層間絶縁膜における第２のビアの直上には、第１のビアと重ならないような配線が形成されていることが好ましい。
【００１９】
本発明に係る半導体装置において、半導体基板における第２のビアの直上には、第１のビアと重ならないような半導体素子が形成されていることが好ましい。
【００２０】
本発明に係る半導体装置において、層間絶縁膜は、複数の絶縁膜から構成されており、複数の層間絶縁膜は、第１のビアと第２のビアとの接続面の近傍に形成される第１の絶縁膜と、第１の絶縁膜以外の絶縁膜である第２の絶縁膜を含み、第１の絶縁膜と第２の絶縁膜は異なる膜種の絶縁膜であることが好ましい。
【００２１】
本発明に係る半導体装置の製造方法は、半導体素子が形成されている第１面及び第１面とは反対側の第２面を有する半導体基板の上に、層間絶縁膜を形成する工程（ａ）と、層間絶縁膜に第１のビアを形成する工程（ｂ）と、半導体基板に第２のビアを形成する工程（ｃ）とを有し、第１のビアと第２のビアとは接続しており、第１のビアの径は、第２のビアの径よりも小さいことを特徴とする。
【００２２】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、工程（ｃ）の後に行われてもよい。
【００２３】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、工程（ｂ）の後に行われてもよい。
【００２４】
本発明に係る半導体装置の製造方法において、工程（ｃ）において、第２のビアは、第２面側から形成されることが好ましい。
【００２５】
本発明に係る半導体装置の製造方法において、工程（ｂ）において、第１のビアは、第２面側から形成されることが好ましい。
【発明の効果】
【００２６】
本発明に係る半導体装置によると、配線及び半導体素子の配置領域の自由度が向上し、半導体基板を有効に活用することができるため、半導体装置のサイズを小さくすることが可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態の第１の変形例に係る半導体装置の構造を示す断面図である。
【図６】本発明の第１の実施形態の第２の変形例に係る半導体装置の構造を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図８】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図９】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の第２の製造方法を工程順に示す断面図である。
【図１０】従来の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２８】
本発明に係る半導体装置及びその製造方法の実施形態について図面を参照しながら説明する。また、以下に示す各図、種々の構成要素の形状、材料及び寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。また、他の実施形態及び変形例に記載の内容を矛盾の無い範囲において、適宜組み合わせることも可能である。
【００２９】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００３０】
図１に示すように、半導体基板（ウェハ）１は、半導体素子３が形成されている第１面（表面側）と、第１面とは反対側の第２面（裏面側）とを有している。ここで、半導体素子とは、ソース及びドレイン等の素子を指すものとする。
【００３１】
まず、半導体基板１の第１面側について説明する。半導体基板１における第１面の上には、複数の絶縁膜から構成される層間絶縁膜が形成されている。ここで、半導体基板１と接触する絶縁膜５には、トランジスタを構成する半導体素子３と接続するコンタクト４、及びトランジスタを構成するゲート電極２が形成されている。また、絶縁膜５の上には複数の絶縁膜が形成されており、コンタクト４と接続し、且つ、複数の配線から構成される第１の配線層８及び第１の配線層８よりも上層の複数の配線から構成される複数の第２の配線層９が形成されている。また、層間絶縁膜の最上層の絶縁膜１０にはパッド１１が形成されており、パッド１１等の表面を保護するための絶縁膜である表面保護膜１２が形成されている。
【００３２】
次に、半導体基板１を貫通するビアホールについて説明する。このビアホールは、後に第１のビア７が形成される第１のビアホールと、後に第２のビア１３が形成される第２のビアホールとから構成されている。ここで、第１のビアホール及び第２のビアホールの側壁と半導体基板１の第２面側とには、ビアと基板等との絶縁性を保つための絶縁膜であるバリア膜１４が形成されている。また、ビアホールの側壁におけるバリア膜１４の上には金属膜１５が形成され、第２面側にまで延びるように形成されている。
【００３３】
次に、半導体基板１の第２面側について説明する。半導体基板１における第２面の金属膜１５の上には、半導体基板１の裏面側を保護するための絶縁膜である裏面保護膜１６が形成されている。また、ビア内に形成されて金属膜１５と接続するようにアンダーバンプメタル（ＵＢＭ）１７が形成され、ビアと電気的に接続している。
【００３４】
ここで、半導体基板１を貫通するビアは、径が比較的小さい第１のビア７と径が比較的大きい第２のビア１３とから構成されており、第１のビア７と第２のビア１３とが接続する接続面は、半導体基板１と層間絶縁膜が接触する接触面よりも高い位置にある。
【００３５】
また、第１のビア７と第２のビア１３とが接続する接続面の近傍には、エッチングストップ層６が形成されている。エッチングストップ層６は、半導体基板１と接触する絶縁膜５よりもエッチングされにくい絶縁膜である。
【００３６】
本発明の第１の実施形態に係る半導体装置によると、第２のビア１３よりも径が小さい第１のビア７が、第１の配線層８の直下に形成されているため、第１の配線層８よりも上層の第２の配線層９の配置の自由度が向上する効果がある。
【００３７】
なお、本実施形態では、第１のビア７を１個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
【００３８】
また、本実施形態では、第２のビア１３の径は３０μｍ〜１００μｍ程度であるのに対し、第１のビア７の径は１μｍ程度であることが好ましい。また、第２のビア１３の径は、第１のビア７の径と比較して約１０倍〜約１００倍程度であることが好ましい。このような寸法であると、第１のビア７の影響によるチップサイズのペナルティは数％以下となる。
【００３９】
また、本実施形態では、第２のビア１３と直接接続する配線とそれと同層の配線とにおいて、第１のビア７と第２のビア１３とからなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
【００４０】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２〜図４を参照しながら説明する。
【００４１】
まず、図２（ａ）に示すように、半導体基板１の第１面に、ソース及びドレイン等の半導体素子３を形成し、トランジスタを構成するゲート電極２を形成する。次に、半導体基板１の第１面の上に、絶縁膜５とエッチングストップ層６とを順次形成し、半導体素子３と接続するコンタクト４を形成する。ここで、エッチングストップ層６には、後にビアを形成する部分に、比較的開口が小さい第１のビアホールを形成しておく。次に、エッチングストップ層６の上に、第１の配線層８を形成し、その上に、複数の第２の配線層９を有する複数の絶縁膜を形成する。この際、第１のビアホール及びコンタクト４と接続するように、第１の配線層８は形成されている。ここで、絶縁膜５及び絶縁膜５よりも上層にある複数の絶縁膜から構成される層間絶縁膜の最上層には絶縁膜１０が形成されており、絶縁膜１０に、パッド１１が形成される。その後、パッド１１等を保護するための絶縁膜である表面保護膜１２を形成し、パッド部を開口する。ここで、エッチングストップ層６は、窒化シリコン（ＳｉＮ）膜又は酸化膜等の絶縁膜から形成されていることが好ましく、第１の配線層８及びその上層の第２の配線層９は、銅（Ｃｕ）等の金属材料から形成されることが好ましく、パッド１１は、アルミニウム等の金属材料から形成されることが好ましい。
【００４２】
次に、図２（ｂ）に示すように、半導体基板１の第１面側にサポートウェハ１８を貼り付ける。
【００４３】
次に、図３（ａ）に示すように、半導体基板１の第２面側を研磨して薄くする。これは、後の工程において、第２面側からエッチングを行ってビアホールを形成する際に、ビアホールを加工するための加工深さを浅くするためである。
【００４４】
次に、図３（ｂ）に示すように、半導体基板１の第２面側からエッチングストップ層６に到達するまでエッチングすることにより、比較的大きい開口径を有する第２のビアホールを形成する。その際、エッチングストップ層６に形成された第１のビアホールに絶縁膜等が埋め込まれている場合には、この絶縁膜等も除去することになる。この工程により、第２面側から第１の配線層８までが貫通されることとなる。その後、第２面側にまで延びるように、第１のビアホールと第２のビアホールとの側壁部にバリア膜１４を形成する。ここで、第１のビアホール及び第２のビアホールの底部にまでバリア膜１４を形成した後に、少なくとも第１のビアホールの底部に形成されたバリア膜１４を除去する必要がある。その後、Ｃｕ等の金属材料からなる金属膜１５をバリア膜１４の上に形成し、第１のビアホールを埋め込む。ここで、金属膜１５は、例えば以下のように形成される。まず、半導体基板１の第２面の全面にシード層を形成する。その後、パターニングすることにより第２のビアホールの開口部にのみＣｕをめっきし、その後、余分なシード層を除去することにより、金属膜１５は形成可能である。次に、半導体基板１の第２面側に、半導体基板１の第２面側を保護するために、例えば樹脂系の絶縁シート等からなる絶縁膜である裏面保護膜１６を金属膜１５の上に形成する。その後、金属膜１５と接続するようにＵＢＭ１７を形成する。
【００４５】
なお、図３（ｂ）においては、第２のビアホールの中心部を裏面保護膜１６により埋め込んでいるが、金属膜１５により埋め込んでも構わない。また、裏面保護膜１６を感光性の材料とすれば、簡単にパターニングをすることが可能である。
【００４６】
次に、図４に示すように、サポートウェハ１８を取り外すことにより、本実施形態に係る半導体装置を形成することが可能となる。
【００４７】
本発明の第１の実施形態に係る半導体装置の製造方法によると、第１のビアホールの開口径が第２のビアホールの開口径と比較して小さいために、アライメントが容易となる効果がある。
【００４８】
また、エッチングストップ層６により、第２のビアホールの加工を止めることが可能となるため、第２のビアホールを掘り込みすぎることを防止することができる効果がある。
【００４９】
また、第２のビア１３よりも径が小さい第１のビア７が、第１の配線層８の直下に形成されているため、第１の配線層８よりも上層の第２の配線層９の配置の自由度が向上する効果がある。
【００５０】
なお、本実施形態では、第１のビア７を１個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
【００５１】
また、本実施形態では、第２のビア１３の径は３０μｍ〜１００μｍ程度であるのに対し、第１のビア７の径は１μｍ程度であることが好ましい。また、第２のビア１３の径は、第１のビア７の径と比較して約１０倍〜約１００倍程度であることが好ましい。このような寸法であると、第１のビア７の影響によるチップサイズのペナルティは数％以下となる。
【００５２】
また、本実施形態では、第２のビア１３と直接接続する配線とそれと同層の配線とにおいて、第１のビア７と第２のビア１３とからなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
【００５３】
（第１の実施形態の第１の変形例）
本発明の第１の実施形態の第１の変形例に係る半導体装置について、図５を参照しながら説明する。
【００５４】
図５に示すように、第１の実施形態の第１の変形例に係る半導体装置は、第１の実施形態に係る半導体装置と比較して、第１のビア７と第２のビア１３とが接続している位置が異なっている。具体的には、第１の実施形態に係る半導体装置においては、第１のビア７と第２のビア１３との接続面は、半導体基板１と層間絶縁膜との接触面よりも上であったのに対し、本変形例においては、第１のビア７と第２のビア１３との接続面は、半導体基板１と層間絶縁膜の接触面とほぼ同じ高さに位置している。また、本変形例においては、エッチングストップ層６を半導体基板１と接触するように形成している。
【００５５】
本変形例に係る半導体装置においては、第１のビア７と第２のビア１３とから構成されるビア近傍において、層間絶縁膜の最下面（層間絶縁膜と半導体基板１とが接触する接触面）からの設計自由度が向上する効果がある。なお、他の効果については、第１の実施形態と同様であるので、説明を省略する。
【００５６】
次に、本変形例に係る半導体装置の製造方法について簡単に説明する。第１の実施形態に係る半導体装置の製造方法においては、第１のビアホールをエッチングストップ層６に形成した。それに対し、本変形例においては、コンタクト４を形成すると共に、第１のビア７を形成する点において異なる。つまり、半導体基板１の第１面に半導体素子３を形成した後に、エッチングストップ層６及びゲート電極２を形成し、その後、絶縁膜５を形成する。次に、絶縁膜５にコンタクト４を形成すると共に第１のビア７を形成する。
【００５７】
このようにすると、後の工程において第２のビアホールを半導体基板１に形成する場合に、エッチングストップ層６によりエッチングをストップすることが可能である。次に、第１の実施形態と同様に、バリア膜１４を第２のビアホール側壁に形成する。なお、他の工程は第１の実施形態と同様であるので、説明を省略する。
【００５８】
以上のように、本変形例に係る半導体装置の製造方法によると、第１のビア７と第２のビア１３とから構成されるビア近傍において、層間絶縁膜の最下面からの設計自由度が向上する効果がある。
【００５９】
さらに、第１のビア７をコンタクト４と同一工程において形成することができるため、工程を簡素化できる効果がある。そのため、第１のビア７の径は、コンタクト４の径と実質的に同じ大きさとなる。なお、他の効果については、第１の実施形態と同様であるので、説明を省略する。
【００６０】
（第１の実施形態の第２の変形例）
本発明の第１の実施形態の第２の変形例に係る半導体装置について図６を参照しながら説明する。
【００６１】
図６に示すように、本発明の第１の実施形態の第２の変形例に係る半導体装置は、第１の実施形態の第１の変形例に係る半導体装置と比較して、第１のビア７は、層間絶縁膜の最上層に位置する最上層配線にまで形成されている。具体的には、第１の実施形態の第１の変形例に係る半導体装置においては、第１のビア７は最下層の配線層である第１の配線層８と接続しているのに対し、本変形例においては、第１のビア７は最上層の配線層と接続している。
【００６２】
本変形例に係る半導体装置においては、第１のビア７の径が第２のビア１３の径よりも小さいため、第１のビア７の近傍において、配線配置等の設計自由度が向上する効果がある。
【００６３】
なお、絶縁膜５の上に複数の絶縁膜及び配線層を形成した後に、第１のビア７を形成すれば、本変形例に係る半導体装置を形成することが可能である。
【００６４】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について図７を参照しながら説明する。
【００６５】
図７に示すように、半導体基板（ウェハ）１は、半導体素子３が形成されている第１面（表面側）と、第１面とは反対側の第２面（裏面側）とを有している。ここで、半導体素子とは、ソース及びドレイン等の素子を指すものとする。
【００６６】
まず、半導体基板１の第１面側について説明する。半導体基板１における第１面の上には、複数の絶縁膜から構成される層間絶縁膜が形成されている。ここで、半導体基板１と接触する絶縁膜５には、トランジスタを構成する半導体素子３と接続するコンタクト４、及びトランジスタを構成するゲート電極２が形成されている。また、絶縁膜５の上には複数の絶縁膜が形成されており、コンタクト４と接続し、且つ、複数の配線から構成される第１の配線層８及び第１の配線層８よりも上層の複数の配線から構成される複数の第２の配線層９が形成されている。また、層間絶縁膜の最上層の絶縁膜１０にはパッド１１が形成されており、パッド１１等の表面を保護するための絶縁膜である表面保護膜１２が形成されている。
【００６７】
次に、半導体基板１を貫通するビアホールについて説明する。このビアホールは、後に第１のビア７が形成される第１のビアホールと、後に第２のビア１３が形成される第２のビアホールとから構成されている。ここで、第１のビアホール及び第２のビアホールの側壁と半導体基板１の第２面側とには、ビアと基板等との絶縁性を保つためのバリア膜１４が形成されている。また、ビアホールの側壁におけるバリア膜１４の上には金属膜１５が形成され、第２面側にまで延びるように形成されている。
【００６８】
次に、半導体基板１の第２面側について説明する。半導体基板１における第２面の金属膜１５の上には、半導体基板１の裏面側を保護するための絶縁膜である裏面保護膜１６が形成されている。また、ビア内に形成されて金属膜１５と接続するようにアンダーバンプメタル（ＵＢＭ）１７が形成され、ビアと電気的に接続している。
【００６９】
ここで、半導体基板１を貫通するビアは、径が比較的小さい第１のビア７と径が比較的大きい第２のビア１３とから構成されており、第１のビア７と第２のビア１３とが接続する接続面は、半導体基板１と層間絶縁膜が接触する接触面よりも低い位置にある。
【００７０】
本発明の第２の実施形態に係る半導体装置によると、第１のビア７と第２のビア１３との接続面が、半導体基板１と層間絶縁膜との接触面よりも下側に形成されているため、第２のビア１３の直上において、半導体基板１内に半導体素子を形成することが可能となる。そのため、半導体素子の配置の自由度が向上し、チップサイズを縮小することができる効果がある。
【００７１】
なお、本実施形態では、第１のビア７を１個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
【００７２】
また、本実施形態では、第２のビア１３の径は３０μｍ〜１００μｍ程度であるのに対し、第１のビア７の径は１μｍ程度であることが好ましい。また、第２のビア１３の径は、第１のビア７の径と比較して約１０倍〜約１００倍程度であることが好ましい。このような寸法であると、第１のビア７の影響によるチップサイズのペナルティは数％以下となる。
【００７３】
また、本実施形態では、第２のビア１３と直接接続する配線とそれと同層の配線とにおいて、第１のビア７と第２のビア１３からなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
【００７４】
次に、本発明の第２の実施形態に係る半導体装置の第１の製造方法について、図８を参照しながら説明する。
【００７５】
まず、図８（ａ）に示すように、半導体基板１の第１面に、ソース及びドレイン等の半導体素子３を形成し、トランジスタを構成するゲート電極２を形成する。次に、半導体基板１の第１面の上に、絶縁膜５を形成し、半導体素子３と接続するコンタクト４を形成する。ここで、比較的開口径が小さい第１のビアホールを、半導体基板１を掘り込むようにして形成しておく。その後に、第１のビアホールの側壁及び底部にバリア膜１４Ａを形成し、金属膜を埋め込むことにより第１のビア７を形成しておく。次に、絶縁膜５の上に、第１の配線層８を形成し、その上に、複数の第２の配線層９を有する複数の絶縁膜を形成する。この際、第１のビアホール及びコンタクト４と接続するように、第１の配線層８は形成されている。ここで、絶縁膜５及び絶縁膜５よりも上層にある複数の絶縁膜から構成される層間絶縁膜の最上層には絶縁膜１０が形成されており、絶縁膜１０に、パッド１１を形成する。その後、パッド１１等を保護するための絶縁膜である表面保護膜１２を形成し、パッド部を開口する。ここで、第１の配線層８及びその上層の第２の配線層９は、Ｃｕ等の金属材料から形成されることが好ましく、パッド１１は、アルミニウム等の金属材料から形成されることが好ましい。その後、第１の実施形態における図２（ｂ）及び（ｃ）に示す工程において説明したように、半導体基板１の第２面側を研磨して薄くする。
【００７６】
次に、図８（ｂ）に示すように、半導体基板１の第２面側から第１のビア７にまで到達するようにエッチングすることにより、比較的大きい開口径を有する第２のビアホールを形成する。その後、第２面側にまで延びるように、第１のビア７の底部と第２のビアホールの側壁部及び底部にバリア膜１４Ｂを形成する。ここで、第１のビア７の底部にまで形成された絶縁膜を除去する必要がある。次に、第２のビア１３等を形成するが、その後の工程は、第１の実施形態と同様であるので、説明を省略する。
【００７７】
本発明の第２の実施形態に係る半導体装置の製造方法によると、第１のビア７と第２のビア１３との接続面が、半導体基板１と層間絶縁膜の接触面よりも下側に形成されるため、第２のビア１３の直上において、半導体基板１内に半導体素子を形成することが可能となる。そのため、半導体素子の配置の自由度が向上し、チップサイズを縮小することができるという効果がある。
【００７８】
なお、本実施形態では、第１のビア７を１個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
【００７９】
また、本実施形態では、第２のビア１３の径は３０μｍ〜１００μｍ程度であるのに対し、第１のビア７の径は１μｍ程度であることが好ましい。また、第２のビア１３の径は、第１のビア７の径と比較して約１０倍〜約１００倍程度であることが好ましい。このような寸法であると、第１のビア７の影響によるチップサイズのペナルティは数％以下となる。
【００８０】
また、本実施形態では、第２のビア１３と直接接続する配線とそれと同層の配線とで、第１のビア７と第２のビア１３からなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
【００８１】
また、裏面からの第２のビア１３と第１のビア７とのアライメントをラフにできるため、簡単に本構造を構成することができる。
【００８２】
次に、本発明の第２の実施形態に係る半導体装置の第２の製造方法について、図９を参照しながら説明する。
【００８３】
まず、図９（ａ）に示すように、半導体基板１の第１面に、ソース及びドレイン等の半導体素子３を形成し、トランジスタを構成するゲート電極２を形成する。次に、半導体基板１の上に、絶縁膜５を形成し、半導体素子３と接続するコンタクト４を形成する。次に、絶縁膜５の上に、第１の配線層８を形成し、その上に、複数の第２の配線層９を有する複数の絶縁膜を形成する。この際、コンタクト４と接続するように、第１の配線層８は形成されている。ここで、絶縁膜５及び絶縁膜５よりも上層にある複数の絶縁膜から構成される層間絶縁膜の最上層には絶縁膜１０が形成されており、絶縁膜１０に、パッド１１を形成する。その後、パッド１１等を保護するための絶縁膜である表面保護膜１２を形成し、パッド部を開口する。第１の配線層８及びその上層の第２の配線層９は、Ｃｕ等の金属材料から形成されることが好ましく、パッド１１は、アルミニウム等の金属材料から形成されることが好ましい。その後、第１の実施形態における図２（ｂ）及び（ｃ）に示す工程において説明したように、半導体基板１の第２面側を研磨して薄くする。その後に、半導体基板１の第２面側から半導体基板１の途中までエッチングすることにより、比較的大きい開口径を有する第２のビアホールを形成する。
【００８４】
次に、図９（ｂ）に示すように、例えば、第２のビアホールの上に、裏面側からマスクパターンを形成したり、サイドウォール構造を形成したりすることにより、比較的小さい開口径を有する第１のビアホールを形成する。この工程により、第２面側から第１の配線層８までが貫通されることとなる。その後、第２面側にまで延びるように、第１のビアホールの側壁部と、第２のビアホールの側壁部及び底部とにバリア膜１４を形成する。ここで、第１のビアホールの底部にまで絶縁膜を形成した後に、第１のビアホールの底部に形成された絶縁膜を除去する必要がある。その後の工程は、第１の実施形態と同様であるので、説明を省略する。
【００８５】
本製造方法においても、第１の製造方法と同様の効果がある。
【００８６】
また、本実施形態及びその変形例において、貫通ビアは、層間絶縁膜内の配線と接続することを説明したが、層間絶縁膜の上に形成されたパッドと接続しても構わない。
【産業上の利用可能性】
【００８７】
本発明に係る半導体装置は、配線及び半導体素子の配置領域の自由度が向上し、半導体基板を有効に活用することができるため、半導体装置のサイズを小さくすることが可能となり、特に、微細プロセスを用いる半導体装置及びその製造方法等に有用である。
【符号の説明】
【００８８】
１ 半導体基板（ウェハ）
２ ゲート電極
３ 半導体素子（ソース・ドレイン）
４ コンタクト
５ 絶縁膜
６ エッチングストップ層
７ 第１のビア
８ 第１の配線層
９ 第２の配線層
１０ 最上層の絶縁膜
１１ パッド
１２ 表面保護膜
１３ 第２のビア
１４Ａ バリア膜
１４Ｂ バリア膜
１４ バリア膜
１５ 金属膜
１６ 裏面保護膜
１７ アンダーバンプメタル（ＵＢＭ）
１８ サポートウェハ
【技術分野】
【０００１】
本発明は、ビアホールを有する半導体装置及びその製造方法に関し、特に、微細プロセスを用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ウェハにビアホール（接続孔）を貫通して形成し、そのウェハの裏面にグランド層を形成する技術が、特許文献１等に提示されている。
【０００３】
そのような従来の技術について図１０を参照しながら説明する。
【０００４】
まず、基板１０１の表面側に形成された第１の絶縁膜１０２の上に、パッド電極１０３、１０４を形成し、第１の保護膜１０５を形成する。次に、基板１０１の裏面側からエッチングを行い、ビアホールを形成する。なお、ビアホールは、パッド電極１０３に到達するように形成される。その後、ビアホールに第２の絶縁膜１０９と配線層１１０とを形成し、基板の裏面側に第２の保護膜１１１を形成し、さらに、導電端子１１２を形成する。
【０００５】
また、基板の表面の金属層とビアとの接続を安定させる技術が、特許文献２及び特許文献３等に提示されている。また、貫通ビアを形成したウェハ同士を接続する技術が特許文献４等に提示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０９６０３０号公報
【特許文献２】特開２００７−０４３１５４号公報
【特許文献３】特開２００７−０８１３０４号公報
【特許文献４】特表２００６−５２２４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前記従来の技術においては、ビアホール内に金属を埋め込みやすくするために、基板の裏面から形成されるビアホールの開口径をある程度大きくする必要がある。そうすると、大きい開口径を有するビアホールを基板の表面側に形成された電極パッドに接続することとなる。そのため、ビアホールが形成される部分には、配線及び半導体素子等を形成することができない。
【０００８】
従って、大きい開口径を有するビアホールを、基板の表面側に形成された電極パッドに接続しようとすると、配線及び半導体素子等を自由に配置できる領域が減少してしまうこととなる。
【０００９】
そこで、本発明は、前記従来の問題に鑑み、その目的は、配線及び半導体素子等を自由に配置できない領域を減少させることにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本発明に係る半導体装置は、半導体素子が形成されている第１面及び第１面とは反対側の第２面を有する半導体基板と、半導体基板の上に形成され、且つ、第１のビアを有する層間絶縁膜と、半導体基板内に形成され、且つ、第１のビアと接続する第２のビアとを有し、第１のビアの径は、第２のビアの径よりも小さいことを特徴とする。
【００１１】
本発明に係る半導体装置において、層間絶縁膜には、配線及びパッドが形成され、第１のビアは、配線又はパッドと接続していることが好ましい。
【００１２】
本発明に係る半導体装置において、第１のビアと第２のビアとが接続する面は、半導体基板と層間絶縁膜とが接触する面よりも上側に形成されていることが好ましい場合がある。
【００１３】
本発明に係る半導体装置において、第１のビアと第２のビアとが接続する面は、半導体基板と層間絶縁膜とが接触する面よりも下側に形成されていることが好ましい場合がある。
【００１４】
本発明に係る半導体装置において、第１のビアと第２のビアとが接続する面は、半導体基板と層間絶縁膜とが接触する面と実質的に同じ高さであることが好ましい場合がある。
【００１５】
本発明に係る半導体装置において、層間絶縁膜は、複数の絶縁膜と複数の配線から構成されており、複数の絶縁膜は、半導体基板と接触する第１の絶縁膜と、第１の絶縁膜よりも上層の第２の絶縁膜を含み、第１のビアは、第１の絶縁膜に形成され、複数の配線のうち、最下層に位置する配線と接続していることが好ましい。
【００１６】
本発明に係る半導体装置において、第１の絶縁膜は、半導体素子と接続するコンタクトを有し、第１のビアの径は、コンタクトの径と実質的に同じ大きさであることが好ましい。
【００１７】
本発明に係る半導体装置において、層間絶縁膜の最上部には、最上層配線が形成されており、第１のビアは、最上層配線と接続していることが好ましい。
【００１８】
本発明に係る半導体装置において、層間絶縁膜における第２のビアの直上には、第１のビアと重ならないような配線が形成されていることが好ましい。
【００１９】
本発明に係る半導体装置において、半導体基板における第２のビアの直上には、第１のビアと重ならないような半導体素子が形成されていることが好ましい。
【００２０】
本発明に係る半導体装置において、層間絶縁膜は、複数の絶縁膜から構成されており、複数の層間絶縁膜は、第１のビアと第２のビアとの接続面の近傍に形成される第１の絶縁膜と、第１の絶縁膜以外の絶縁膜である第２の絶縁膜を含み、第１の絶縁膜と第２の絶縁膜は異なる膜種の絶縁膜であることが好ましい。
【００２１】
本発明に係る半導体装置の製造方法は、半導体素子が形成されている第１面及び第１面とは反対側の第２面を有する半導体基板の上に、層間絶縁膜を形成する工程（ａ）と、層間絶縁膜に第１のビアを形成する工程（ｂ）と、半導体基板に第２のビアを形成する工程（ｃ）とを有し、第１のビアと第２のビアとは接続しており、第１のビアの径は、第２のビアの径よりも小さいことを特徴とする。
【００２２】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、工程（ｃ）の後に行われてもよい。
【００２３】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、工程（ｂ）の後に行われてもよい。
【００２４】
本発明に係る半導体装置の製造方法において、工程（ｃ）において、第２のビアは、第２面側から形成されることが好ましい。
【００２５】
本発明に係る半導体装置の製造方法において、工程（ｂ）において、第１のビアは、第２面側から形成されることが好ましい。
【発明の効果】
【００２６】
本発明に係る半導体装置によると、配線及び半導体素子の配置領域の自由度が向上し、半導体基板を有効に活用することができるため、半導体装置のサイズを小さくすることが可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態の第１の変形例に係る半導体装置の構造を示す断面図である。
【図６】本発明の第１の実施形態の第２の変形例に係る半導体装置の構造を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図８】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図９】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の第２の製造方法を工程順に示す断面図である。
【図１０】従来の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２８】
本発明に係る半導体装置及びその製造方法の実施形態について図面を参照しながら説明する。また、以下に示す各図、種々の構成要素の形状、材料及び寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。また、他の実施形態及び変形例に記載の内容を矛盾の無い範囲において、適宜組み合わせることも可能である。
【００２９】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００３０】
図１に示すように、半導体基板（ウェハ）１は、半導体素子３が形成されている第１面（表面側）と、第１面とは反対側の第２面（裏面側）とを有している。ここで、半導体素子とは、ソース及びドレイン等の素子を指すものとする。
【００３１】
まず、半導体基板１の第１面側について説明する。半導体基板１における第１面の上には、複数の絶縁膜から構成される層間絶縁膜が形成されている。ここで、半導体基板１と接触する絶縁膜５には、トランジスタを構成する半導体素子３と接続するコンタクト４、及びトランジスタを構成するゲート電極２が形成されている。また、絶縁膜５の上には複数の絶縁膜が形成されており、コンタクト４と接続し、且つ、複数の配線から構成される第１の配線層８及び第１の配線層８よりも上層の複数の配線から構成される複数の第２の配線層９が形成されている。また、層間絶縁膜の最上層の絶縁膜１０にはパッド１１が形成されており、パッド１１等の表面を保護するための絶縁膜である表面保護膜１２が形成されている。
【００３２】
次に、半導体基板１を貫通するビアホールについて説明する。このビアホールは、後に第１のビア７が形成される第１のビアホールと、後に第２のビア１３が形成される第２のビアホールとから構成されている。ここで、第１のビアホール及び第２のビアホールの側壁と半導体基板１の第２面側とには、ビアと基板等との絶縁性を保つための絶縁膜であるバリア膜１４が形成されている。また、ビアホールの側壁におけるバリア膜１４の上には金属膜１５が形成され、第２面側にまで延びるように形成されている。
【００３３】
次に、半導体基板１の第２面側について説明する。半導体基板１における第２面の金属膜１５の上には、半導体基板１の裏面側を保護するための絶縁膜である裏面保護膜１６が形成されている。また、ビア内に形成されて金属膜１５と接続するようにアンダーバンプメタル（ＵＢＭ）１７が形成され、ビアと電気的に接続している。
【００３４】
ここで、半導体基板１を貫通するビアは、径が比較的小さい第１のビア７と径が比較的大きい第２のビア１３とから構成されており、第１のビア７と第２のビア１３とが接続する接続面は、半導体基板１と層間絶縁膜が接触する接触面よりも高い位置にある。
【００３５】
また、第１のビア７と第２のビア１３とが接続する接続面の近傍には、エッチングストップ層６が形成されている。エッチングストップ層６は、半導体基板１と接触する絶縁膜５よりもエッチングされにくい絶縁膜である。
【００３６】
本発明の第１の実施形態に係る半導体装置によると、第２のビア１３よりも径が小さい第１のビア７が、第１の配線層８の直下に形成されているため、第１の配線層８よりも上層の第２の配線層９の配置の自由度が向上する効果がある。
【００３７】
なお、本実施形態では、第１のビア７を１個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
【００３８】
また、本実施形態では、第２のビア１３の径は３０μｍ〜１００μｍ程度であるのに対し、第１のビア７の径は１μｍ程度であることが好ましい。また、第２のビア１３の径は、第１のビア７の径と比較して約１０倍〜約１００倍程度であることが好ましい。このような寸法であると、第１のビア７の影響によるチップサイズのペナルティは数％以下となる。
【００３９】
また、本実施形態では、第２のビア１３と直接接続する配線とそれと同層の配線とにおいて、第１のビア７と第２のビア１３とからなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
【００４０】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２〜図４を参照しながら説明する。
【００４１】
まず、図２（ａ）に示すように、半導体基板１の第１面に、ソース及びドレイン等の半導体素子３を形成し、トランジスタを構成するゲート電極２を形成する。次に、半導体基板１の第１面の上に、絶縁膜５とエッチングストップ層６とを順次形成し、半導体素子３と接続するコンタクト４を形成する。ここで、エッチングストップ層６には、後にビアを形成する部分に、比較的開口が小さい第１のビアホールを形成しておく。次に、エッチングストップ層６の上に、第１の配線層８を形成し、その上に、複数の第２の配線層９を有する複数の絶縁膜を形成する。この際、第１のビアホール及びコンタクト４と接続するように、第１の配線層８は形成されている。ここで、絶縁膜５及び絶縁膜５よりも上層にある複数の絶縁膜から構成される層間絶縁膜の最上層には絶縁膜１０が形成されており、絶縁膜１０に、パッド１１が形成される。その後、パッド１１等を保護するための絶縁膜である表面保護膜１２を形成し、パッド部を開口する。ここで、エッチングストップ層６は、窒化シリコン（ＳｉＮ）膜又は酸化膜等の絶縁膜から形成されていることが好ましく、第１の配線層８及びその上層の第２の配線層９は、銅（Ｃｕ）等の金属材料から形成されることが好ましく、パッド１１は、アルミニウム等の金属材料から形成されることが好ましい。
【００４２】
次に、図２（ｂ）に示すように、半導体基板１の第１面側にサポートウェハ１８を貼り付ける。
【００４３】
次に、図３（ａ）に示すように、半導体基板１の第２面側を研磨して薄くする。これは、後の工程において、第２面側からエッチングを行ってビアホールを形成する際に、ビアホールを加工するための加工深さを浅くするためである。
【００４４】
次に、図３（ｂ）に示すように、半導体基板１の第２面側からエッチングストップ層６に到達するまでエッチングすることにより、比較的大きい開口径を有する第２のビアホールを形成する。その際、エッチングストップ層６に形成された第１のビアホールに絶縁膜等が埋め込まれている場合には、この絶縁膜等も除去することになる。この工程により、第２面側から第１の配線層８までが貫通されることとなる。その後、第２面側にまで延びるように、第１のビアホールと第２のビアホールとの側壁部にバリア膜１４を形成する。ここで、第１のビアホール及び第２のビアホールの底部にまでバリア膜１４を形成した後に、少なくとも第１のビアホールの底部に形成されたバリア膜１４を除去する必要がある。その後、Ｃｕ等の金属材料からなる金属膜１５をバリア膜１４の上に形成し、第１のビアホールを埋め込む。ここで、金属膜１５は、例えば以下のように形成される。まず、半導体基板１の第２面の全面にシード層を形成する。その後、パターニングすることにより第２のビアホールの開口部にのみＣｕをめっきし、その後、余分なシード層を除去することにより、金属膜１５は形成可能である。次に、半導体基板１の第２面側に、半導体基板１の第２面側を保護するために、例えば樹脂系の絶縁シート等からなる絶縁膜である裏面保護膜１６を金属膜１５の上に形成する。その後、金属膜１５と接続するようにＵＢＭ１７を形成する。
【００４５】
なお、図３（ｂ）においては、第２のビアホールの中心部を裏面保護膜１６により埋め込んでいるが、金属膜１５により埋め込んでも構わない。また、裏面保護膜１６を感光性の材料とすれば、簡単にパターニングをすることが可能である。
【００４６】
次に、図４に示すように、サポートウェハ１８を取り外すことにより、本実施形態に係る半導体装置を形成することが可能となる。
【００４７】
本発明の第１の実施形態に係る半導体装置の製造方法によると、第１のビアホールの開口径が第２のビアホールの開口径と比較して小さいために、アライメントが容易となる効果がある。
【００４８】
また、エッチングストップ層６により、第２のビアホールの加工を止めることが可能となるため、第２のビアホールを掘り込みすぎることを防止することができる効果がある。
【００４９】
また、第２のビア１３よりも径が小さい第１のビア７が、第１の配線層８の直下に形成されているため、第１の配線層８よりも上層の第２の配線層９の配置の自由度が向上する効果がある。
【００５０】
なお、本実施形態では、第１のビア７を１個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
【００５１】
また、本実施形態では、第２のビア１３の径は３０μｍ〜１００μｍ程度であるのに対し、第１のビア７の径は１μｍ程度であることが好ましい。また、第２のビア１３の径は、第１のビア７の径と比較して約１０倍〜約１００倍程度であることが好ましい。このような寸法であると、第１のビア７の影響によるチップサイズのペナルティは数％以下となる。
【００５２】
また、本実施形態では、第２のビア１３と直接接続する配線とそれと同層の配線とにおいて、第１のビア７と第２のビア１３とからなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
【００５３】
（第１の実施形態の第１の変形例）
本発明の第１の実施形態の第１の変形例に係る半導体装置について、図５を参照しながら説明する。
【００５４】
図５に示すように、第１の実施形態の第１の変形例に係る半導体装置は、第１の実施形態に係る半導体装置と比較して、第１のビア７と第２のビア１３とが接続している位置が異なっている。具体的には、第１の実施形態に係る半導体装置においては、第１のビア７と第２のビア１３との接続面は、半導体基板１と層間絶縁膜との接触面よりも上であったのに対し、本変形例においては、第１のビア７と第２のビア１３との接続面は、半導体基板１と層間絶縁膜の接触面とほぼ同じ高さに位置している。また、本変形例においては、エッチングストップ層６を半導体基板１と接触するように形成している。
【００５５】
本変形例に係る半導体装置においては、第１のビア７と第２のビア１３とから構成されるビア近傍において、層間絶縁膜の最下面（層間絶縁膜と半導体基板１とが接触する接触面）からの設計自由度が向上する効果がある。なお、他の効果については、第１の実施形態と同様であるので、説明を省略する。
【００５６】
次に、本変形例に係る半導体装置の製造方法について簡単に説明する。第１の実施形態に係る半導体装置の製造方法においては、第１のビアホールをエッチングストップ層６に形成した。それに対し、本変形例においては、コンタクト４を形成すると共に、第１のビア７を形成する点において異なる。つまり、半導体基板１の第１面に半導体素子３を形成した後に、エッチングストップ層６及びゲート電極２を形成し、その後、絶縁膜５を形成する。次に、絶縁膜５にコンタクト４を形成すると共に第１のビア７を形成する。
【００５７】
このようにすると、後の工程において第２のビアホールを半導体基板１に形成する場合に、エッチングストップ層６によりエッチングをストップすることが可能である。次に、第１の実施形態と同様に、バリア膜１４を第２のビアホール側壁に形成する。なお、他の工程は第１の実施形態と同様であるので、説明を省略する。
【００５８】
以上のように、本変形例に係る半導体装置の製造方法によると、第１のビア７と第２のビア１３とから構成されるビア近傍において、層間絶縁膜の最下面からの設計自由度が向上する効果がある。
【００５９】
さらに、第１のビア７をコンタクト４と同一工程において形成することができるため、工程を簡素化できる効果がある。そのため、第１のビア７の径は、コンタクト４の径と実質的に同じ大きさとなる。なお、他の効果については、第１の実施形態と同様であるので、説明を省略する。
【００６０】
（第１の実施形態の第２の変形例）
本発明の第１の実施形態の第２の変形例に係る半導体装置について図６を参照しながら説明する。
【００６１】
図６に示すように、本発明の第１の実施形態の第２の変形例に係る半導体装置は、第１の実施形態の第１の変形例に係る半導体装置と比較して、第１のビア７は、層間絶縁膜の最上層に位置する最上層配線にまで形成されている。具体的には、第１の実施形態の第１の変形例に係る半導体装置においては、第１のビア７は最下層の配線層である第１の配線層８と接続しているのに対し、本変形例においては、第１のビア７は最上層の配線層と接続している。
【００６２】
本変形例に係る半導体装置においては、第１のビア７の径が第２のビア１３の径よりも小さいため、第１のビア７の近傍において、配線配置等の設計自由度が向上する効果がある。
【００６３】
なお、絶縁膜５の上に複数の絶縁膜及び配線層を形成した後に、第１のビア７を形成すれば、本変形例に係る半導体装置を形成することが可能である。
【００６４】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について図７を参照しながら説明する。
【００６５】
図７に示すように、半導体基板（ウェハ）１は、半導体素子３が形成されている第１面（表面側）と、第１面とは反対側の第２面（裏面側）とを有している。ここで、半導体素子とは、ソース及びドレイン等の素子を指すものとする。
【００６６】
まず、半導体基板１の第１面側について説明する。半導体基板１における第１面の上には、複数の絶縁膜から構成される層間絶縁膜が形成されている。ここで、半導体基板１と接触する絶縁膜５には、トランジスタを構成する半導体素子３と接続するコンタクト４、及びトランジスタを構成するゲート電極２が形成されている。また、絶縁膜５の上には複数の絶縁膜が形成されており、コンタクト４と接続し、且つ、複数の配線から構成される第１の配線層８及び第１の配線層８よりも上層の複数の配線から構成される複数の第２の配線層９が形成されている。また、層間絶縁膜の最上層の絶縁膜１０にはパッド１１が形成されており、パッド１１等の表面を保護するための絶縁膜である表面保護膜１２が形成されている。
【００６７】
次に、半導体基板１を貫通するビアホールについて説明する。このビアホールは、後に第１のビア７が形成される第１のビアホールと、後に第２のビア１３が形成される第２のビアホールとから構成されている。ここで、第１のビアホール及び第２のビアホールの側壁と半導体基板１の第２面側とには、ビアと基板等との絶縁性を保つためのバリア膜１４が形成されている。また、ビアホールの側壁におけるバリア膜１４の上には金属膜１５が形成され、第２面側にまで延びるように形成されている。
【００６８】
次に、半導体基板１の第２面側について説明する。半導体基板１における第２面の金属膜１５の上には、半導体基板１の裏面側を保護するための絶縁膜である裏面保護膜１６が形成されている。また、ビア内に形成されて金属膜１５と接続するようにアンダーバンプメタル（ＵＢＭ）１７が形成され、ビアと電気的に接続している。
【００６９】
ここで、半導体基板１を貫通するビアは、径が比較的小さい第１のビア７と径が比較的大きい第２のビア１３とから構成されており、第１のビア７と第２のビア１３とが接続する接続面は、半導体基板１と層間絶縁膜が接触する接触面よりも低い位置にある。
【００７０】
本発明の第２の実施形態に係る半導体装置によると、第１のビア７と第２のビア１３との接続面が、半導体基板１と層間絶縁膜との接触面よりも下側に形成されているため、第２のビア１３の直上において、半導体基板１内に半導体素子を形成することが可能となる。そのため、半導体素子の配置の自由度が向上し、チップサイズを縮小することができる効果がある。
【００７１】
なお、本実施形態では、第１のビア７を１個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
【００７２】
また、本実施形態では、第２のビア１３の径は３０μｍ〜１００μｍ程度であるのに対し、第１のビア７の径は１μｍ程度であることが好ましい。また、第２のビア１３の径は、第１のビア７の径と比較して約１０倍〜約１００倍程度であることが好ましい。このような寸法であると、第１のビア７の影響によるチップサイズのペナルティは数％以下となる。
【００７３】
また、本実施形態では、第２のビア１３と直接接続する配線とそれと同層の配線とにおいて、第１のビア７と第２のビア１３からなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
【００７４】
次に、本発明の第２の実施形態に係る半導体装置の第１の製造方法について、図８を参照しながら説明する。
【００７５】
まず、図８（ａ）に示すように、半導体基板１の第１面に、ソース及びドレイン等の半導体素子３を形成し、トランジスタを構成するゲート電極２を形成する。次に、半導体基板１の第１面の上に、絶縁膜５を形成し、半導体素子３と接続するコンタクト４を形成する。ここで、比較的開口径が小さい第１のビアホールを、半導体基板１を掘り込むようにして形成しておく。その後に、第１のビアホールの側壁及び底部にバリア膜１４Ａを形成し、金属膜を埋め込むことにより第１のビア７を形成しておく。次に、絶縁膜５の上に、第１の配線層８を形成し、その上に、複数の第２の配線層９を有する複数の絶縁膜を形成する。この際、第１のビアホール及びコンタクト４と接続するように、第１の配線層８は形成されている。ここで、絶縁膜５及び絶縁膜５よりも上層にある複数の絶縁膜から構成される層間絶縁膜の最上層には絶縁膜１０が形成されており、絶縁膜１０に、パッド１１を形成する。その後、パッド１１等を保護するための絶縁膜である表面保護膜１２を形成し、パッド部を開口する。ここで、第１の配線層８及びその上層の第２の配線層９は、Ｃｕ等の金属材料から形成されることが好ましく、パッド１１は、アルミニウム等の金属材料から形成されることが好ましい。その後、第１の実施形態における図２（ｂ）及び（ｃ）に示す工程において説明したように、半導体基板１の第２面側を研磨して薄くする。
【００７６】
次に、図８（ｂ）に示すように、半導体基板１の第２面側から第１のビア７にまで到達するようにエッチングすることにより、比較的大きい開口径を有する第２のビアホールを形成する。その後、第２面側にまで延びるように、第１のビア７の底部と第２のビアホールの側壁部及び底部にバリア膜１４Ｂを形成する。ここで、第１のビア７の底部にまで形成された絶縁膜を除去する必要がある。次に、第２のビア１３等を形成するが、その後の工程は、第１の実施形態と同様であるので、説明を省略する。
【００７７】
本発明の第２の実施形態に係る半導体装置の製造方法によると、第１のビア７と第２のビア１３との接続面が、半導体基板１と層間絶縁膜の接触面よりも下側に形成されるため、第２のビア１３の直上において、半導体基板１内に半導体素子を形成することが可能となる。そのため、半導体素子の配置の自由度が向上し、チップサイズを縮小することができるという効果がある。
【００７８】
なお、本実施形態では、第１のビア７を１個としているが、設計的な許容電流等によっては複数個設けることも可能である。こうすることにより、設計の自由度は向上する。
【００７９】
また、本実施形態では、第２のビア１３の径は３０μｍ〜１００μｍ程度であるのに対し、第１のビア７の径は１μｍ程度であることが好ましい。また、第２のビア１３の径は、第１のビア７の径と比較して約１０倍〜約１００倍程度であることが好ましい。このような寸法であると、第１のビア７の影響によるチップサイズのペナルティは数％以下となる。
【００８０】
また、本実施形態では、第２のビア１３と直接接続する配線とそれと同層の配線とで、第１のビア７と第２のビア１３からなるビアとは電位の異なるノードの配線を配置することが可能となる。そのため、設計的に自由度が向上し、さらには、チップサイズを小さくすることができる効果がある。
【００８１】
また、裏面からの第２のビア１３と第１のビア７とのアライメントをラフにできるため、簡単に本構造を構成することができる。
【００８２】
次に、本発明の第２の実施形態に係る半導体装置の第２の製造方法について、図９を参照しながら説明する。
【００８３】
まず、図９（ａ）に示すように、半導体基板１の第１面に、ソース及びドレイン等の半導体素子３を形成し、トランジスタを構成するゲート電極２を形成する。次に、半導体基板１の上に、絶縁膜５を形成し、半導体素子３と接続するコンタクト４を形成する。次に、絶縁膜５の上に、第１の配線層８を形成し、その上に、複数の第２の配線層９を有する複数の絶縁膜を形成する。この際、コンタクト４と接続するように、第１の配線層８は形成されている。ここで、絶縁膜５及び絶縁膜５よりも上層にある複数の絶縁膜から構成される層間絶縁膜の最上層には絶縁膜１０が形成されており、絶縁膜１０に、パッド１１を形成する。その後、パッド１１等を保護するための絶縁膜である表面保護膜１２を形成し、パッド部を開口する。第１の配線層８及びその上層の第２の配線層９は、Ｃｕ等の金属材料から形成されることが好ましく、パッド１１は、アルミニウム等の金属材料から形成されることが好ましい。その後、第１の実施形態における図２（ｂ）及び（ｃ）に示す工程において説明したように、半導体基板１の第２面側を研磨して薄くする。その後に、半導体基板１の第２面側から半導体基板１の途中までエッチングすることにより、比較的大きい開口径を有する第２のビアホールを形成する。
【００８４】
次に、図９（ｂ）に示すように、例えば、第２のビアホールの上に、裏面側からマスクパターンを形成したり、サイドウォール構造を形成したりすることにより、比較的小さい開口径を有する第１のビアホールを形成する。この工程により、第２面側から第１の配線層８までが貫通されることとなる。その後、第２面側にまで延びるように、第１のビアホールの側壁部と、第２のビアホールの側壁部及び底部とにバリア膜１４を形成する。ここで、第１のビアホールの底部にまで絶縁膜を形成した後に、第１のビアホールの底部に形成された絶縁膜を除去する必要がある。その後の工程は、第１の実施形態と同様であるので、説明を省略する。
【００８５】
本製造方法においても、第１の製造方法と同様の効果がある。
【００８６】
また、本実施形態及びその変形例において、貫通ビアは、層間絶縁膜内の配線と接続することを説明したが、層間絶縁膜の上に形成されたパッドと接続しても構わない。
【産業上の利用可能性】
【００８７】
本発明に係る半導体装置は、配線及び半導体素子の配置領域の自由度が向上し、半導体基板を有効に活用することができるため、半導体装置のサイズを小さくすることが可能となり、特に、微細プロセスを用いる半導体装置及びその製造方法等に有用である。
【符号の説明】
【００８８】
１ 半導体基板（ウェハ）
２ ゲート電極
３ 半導体素子（ソース・ドレイン）
４ コンタクト
５ 絶縁膜
６ エッチングストップ層
７ 第１のビア
８ 第１の配線層
９ 第２の配線層
１０ 最上層の絶縁膜
１１ パッド
１２ 表面保護膜
１３ 第２のビア
１４Ａ バリア膜
１４Ｂ バリア膜
１４ バリア膜
１５ 金属膜
１６ 裏面保護膜
１７ アンダーバンプメタル（ＵＢＭ）
１８ サポートウェハ
【特許請求の範囲】
【請求項１】
半導体素子が形成されている第１面及び前記第１面とは反対側の第２面を有する半導体基板と、
前記半導体基板の上に形成され、且つ、第１のビアを有する層間絶縁膜と、
前記半導体基板内に形成され、且つ、前記第１のビアと接続する第２のビアとを有し、
前記第１のビアの径は、前記第２のビアの径よりも小さいことを特徴とする半導体装置。
【請求項２】
前記層間絶縁膜には、配線及びパッドが形成され、
前記第１のビアは、前記配線又は前記パッドと接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のビアと前記第２のビアとが接続する面は、前記半導体基板と前記層間絶縁膜とが接触する面よりも上側に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のビアと前記第２のビアとが接続する面は、前記半導体基板と前記層間絶縁膜とが接触する面よりも下側に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１のビアと前記第２のビアとが接続する面は、前記半導体基板と前記層間絶縁膜とが接触する面と実質的に同じ高さであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記層間絶縁膜は、複数の絶縁膜と複数の配線とから構成されており、
前記複数の絶縁膜は、前記半導体基板と接触する第１の絶縁膜と、前記第１の絶縁膜よりも上層の第２の絶縁膜とを含み、
前記第１のビアは、前記第１の絶縁膜に形成され、前記複数の配線のうち、最下層に位置する配線と接続していることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の絶縁膜は、前記半導体素子と接続するコンタクトを有し、
前記第１のビアの径は、前記コンタクトの径と実質的に同じ大きさであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記層間絶縁膜の最上部には、最上層配線が形成されており、
前記第１のビアは、前記最上層配線と接続していることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項９】
前記層間絶縁膜における前記第２のビアの直上には、前記第１のビアと重ならないような配線が形成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体基板における前記第２のビアの直上には、前記第１のビアと重ならないような半導体素子が形成されていることを特徴とする請求項１、２及び４のいずれか１項に記載の半導体装置。
【請求項１１】
前記層間絶縁膜は、複数の絶縁膜から構成されており、
前記複数の層間絶縁膜は、前記第１のビアと前記第２のビアとの接続面の近傍に形成される第１の絶縁膜と、前記第１の絶縁膜以外の絶縁膜である第２の絶縁膜とを含み、
前記第１の絶縁膜と前記第２の絶縁膜とは、異なる膜種の絶縁膜であることを特徴とする請求項１、２、３及び５のいずれか１項に記載の半導体装置。
【請求項１２】
半導体素子が形成されている第１面及び前記第１面とは反対側の第２面を有する半導体基板の上に、層間絶縁膜を形成する工程（ａ）と、
前記層間絶縁膜に第１のビアを形成する工程（ｂ）と、
前記半導体基板に第２のビアを形成する工程（ｃ）とを有し、
前記第１のビアと前記第２のビアとは接続しており、
前記第１のビアの径は、前記第２のビアの径よりも小さいことを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｂ）は、前記工程（ｃ）の後に行われることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）は、前記工程（ｂ）の後に行われることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）において、前記第２のビアは、前記第２面から形成されることを特徴とする請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）において、前記第１のビアは、前記第２面から形成されることを特徴とする請求項１２〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体素子が形成されている第１面及び前記第１面とは反対側の第２面を有する半導体基板と、
前記半導体基板の上に形成され、且つ、第１のビアを有する層間絶縁膜と、
前記半導体基板内に形成され、且つ、前記第１のビアと接続する第２のビアとを有し、
前記第１のビアの径は、前記第２のビアの径よりも小さいことを特徴とする半導体装置。
【請求項２】
前記層間絶縁膜には、配線及びパッドが形成され、
前記第１のビアは、前記配線又は前記パッドと接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のビアと前記第２のビアとが接続する面は、前記半導体基板と前記層間絶縁膜とが接触する面よりも上側に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のビアと前記第２のビアとが接続する面は、前記半導体基板と前記層間絶縁膜とが接触する面よりも下側に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１のビアと前記第２のビアとが接続する面は、前記半導体基板と前記層間絶縁膜とが接触する面と実質的に同じ高さであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記層間絶縁膜は、複数の絶縁膜と複数の配線とから構成されており、
前記複数の絶縁膜は、前記半導体基板と接触する第１の絶縁膜と、前記第１の絶縁膜よりも上層の第２の絶縁膜とを含み、
前記第１のビアは、前記第１の絶縁膜に形成され、前記複数の配線のうち、最下層に位置する配線と接続していることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の絶縁膜は、前記半導体素子と接続するコンタクトを有し、
前記第１のビアの径は、前記コンタクトの径と実質的に同じ大きさであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記層間絶縁膜の最上部には、最上層配線が形成されており、
前記第１のビアは、前記最上層配線と接続していることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項９】
前記層間絶縁膜における前記第２のビアの直上には、前記第１のビアと重ならないような配線が形成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体基板における前記第２のビアの直上には、前記第１のビアと重ならないような半導体素子が形成されていることを特徴とする請求項１、２及び４のいずれか１項に記載の半導体装置。
【請求項１１】
前記層間絶縁膜は、複数の絶縁膜から構成されており、
前記複数の層間絶縁膜は、前記第１のビアと前記第２のビアとの接続面の近傍に形成される第１の絶縁膜と、前記第１の絶縁膜以外の絶縁膜である第２の絶縁膜とを含み、
前記第１の絶縁膜と前記第２の絶縁膜とは、異なる膜種の絶縁膜であることを特徴とする請求項１、２、３及び５のいずれか１項に記載の半導体装置。
【請求項１２】
半導体素子が形成されている第１面及び前記第１面とは反対側の第２面を有する半導体基板の上に、層間絶縁膜を形成する工程（ａ）と、
前記層間絶縁膜に第１のビアを形成する工程（ｂ）と、
前記半導体基板に第２のビアを形成する工程（ｃ）とを有し、
前記第１のビアと前記第２のビアとは接続しており、
前記第１のビアの径は、前記第２のビアの径よりも小さいことを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｂ）は、前記工程（ｃ）の後に行われることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）は、前記工程（ｂ）の後に行われることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）において、前記第２のビアは、前記第２面から形成されることを特徴とする請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）において、前記第１のビアは、前記第２面から形成されることを特徴とする請求項１２〜１５のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１０８６９０（Ｐ２０１１−１０８６９０Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２００９−２５９２３７（Ｐ２００９−２５９２３７）
【出願日】平成２１年１１月１２日（２００９．１１．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２１年１１月１２日（２００９．１１．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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