差動増幅回路、レギュレータモジュール及びハイパワーアンプ
【課題】製造時の工程及び製品の消費電力の点で優れたレギュレータモジュール、及びそれを用いたバイアス回路を提供する。
【解決手段】パワーアンプモジュールとレギュレータモジュール８０１を含むパワーアンプをバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術によって１チップで構成する。レギュレータモジュール８０１はデプリーション型トランジスタによる差動増幅回路を内包する。該差動増幅回路の一方のＦＥＴＱ４のソース端子を、ダイオード接続したバイポーラトランジスタＱ７を介して、ＦＥＴＱ３のソース端子と接続することで、バイポーラトランジスタＱ７の電位差をレギュレータの出力電圧とすることが可能となる。
【解決手段】パワーアンプモジュールとレギュレータモジュール８０１を含むパワーアンプをバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術によって１チップで構成する。レギュレータモジュール８０１はデプリーション型トランジスタによる差動増幅回路を内包する。該差動増幅回路の一方のＦＥＴＱ４のソース端子を、ダイオード接続したバイポーラトランジスタＱ７を介して、ＦＥＴＱ３のソース端子と接続することで、バイポーラトランジスタＱ７の電位差をレギュレータの出力電圧とすることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は携帯電話装置などに用いる電力増幅器、特にパワーアンプ内部のレギュレータモジュールとパワーアンプモジュールの構成に関する。
【背景技術】
【０００２】
第３世代仕様（一般的にはＷ−ＣＤＭＡ及びＣＤＭＡ２０００）の携帯電話機は、既に世界的に普及している。この第３世代の携帯電話機でも電力増幅器は不可欠である。これらの仕様においては、単一の仕様であっても複数の周波数帯域への対応が求められる。例えば、Ｗ−ＣＤＭＡ仕様においては８００ＭＨｚ、２．０ＧＨｚなどに対応することが現在の市場ではほぼ必須といえる。また、第２世代の仕様（ＧＳＭなど）では、異なる周波数帯域が割り振れられていることもある。
【０００３】
この複数の周波数帯域への対応には電力増幅器を複数の帯域または複数の方式に対応できるマルチモード電力増幅器を用いるか、複数のシングルモード電力増幅器を用いるか、設計者は選択することとなる。
【０００４】
シングルモード電力増幅器を用いる場合、小型かつ低価格化の要請が強い。この観点から、シングルモード電力増幅器を構成するに際しては１チップ化が望ましいこととなる。しかし、従来は高周波特性に優れたＨＢＴプロセスを用いたパワーアンプモジュールと、バイアス電圧を供給するＭＯＳＦＥＴプロセスを用いた電圧レギュレータモジュールの２チップで構成されている。
【０００５】
図１は、従来のシングルモード電力増幅器の構成を表す回路図である。この従来のシングルモード電力増幅器（パワーアンプ）は、レギュレータモジュール８０１とパワーアンプモジュール８０２を含んで構成される。
【０００６】
パワーアンプモジュール８０２はダイオード接続２段積みの構成となっている。このパワーアンプモジュール８０２が用いるＨＢＴプロセスではレギュレータモジュール８０１の出力電圧として２．８Ｖ以上必要となる。
【０００７】
一方レギュレータモジュール８０１は、出力段にＭＯＳＦＥＴを有する。このＭＯＳＦＥＴのドレイン・ソース間電圧を０．３Ｖとすると、この従来のレギュレータモジュール８０１が必要とする最低動作電源電圧は約３．１Ｖとなる。
【０００８】
この従来のシングルモード電力増幅器では２チップ構成となる為小型化に限界があり、また価格競争力も低下する。
【０００９】
また、最低動作電源電圧は３．１Ｖとなるため、低電圧駆動を指向する装置に適用することはできない。
【００１０】
さらにレギュレータモジュール８０１の出力電圧２．８Ｖには製品毎にランダムなばらつきが生じる。このばらつきに起因して従来のパワーアンプモジュール８０２は利得感度を有している。このばらつきの原因は、バンドギャップ電圧１．２３Ｖとの偏差を非反転増幅器で約２．３倍に増幅して出力するためである。この偏差が所定の値以上となると製品としての取り扱いに難を生じ、歩留まりの低下となる。
【００１１】
また、従来のレギュレータモジュール８０１はエンハンスメントＭＯＳで構成されていた。そのため、差動増幅器８０１ｂの基準としてバンドギャップ回路などの電圧発生回路８０１ａの１．２３Ｖ出力が必要であった。この電圧発生回路８０１ａにより、レギュレータモジュール８０１の回路規模が増大することとなる。
【００１２】
特開２００２−３４４２５９号公報（特許文献１）では、このレギュレータモジュール８０１の回路規模の増大への対策として、デプリーション型トランジスタ及びエンハンスメント型トランジスタを用いて差動増幅回路を構成し、閾値の差分を内部基準電圧とすることでチップサイズの増大を防ぐことが記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−３４４２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかし、閾値を代えるにはチャネル表面のインプラ濃度を変える必要がある。デプリーション型トランジスタ及びエンハンスメント型トランジスタの形成はそれぞれ別工程であるため、製品毎に独立した閾値ばらつきの差、ひいては内部基準電圧の差が生じることとなる。
【００１５】
本発明の目的は、製造時の工程及び製品の消費電力の点で優れたレギュレータモジュール、及びそれを用いたバイアス回路を提供することにある。
【００１６】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１８】
本発明の代表的な実施の形態に関わる差動増幅回路は、第１のデプリーション型ＦＥＴと、第２のデプリーション型ＦＥＴと、第３のデプリーション型ＦＥＴと、ベース端子とコレクタ端子が接続されたバイポーラトランジスタと、を含み、第３のデプリーション型ＦＥＴのソース端子及びゲート端子、及び第１のデプリーション型ＦＥＴのゲート端子は接地され、第３のデプリーション型ＦＥＴのドレイン端子は第１のデプリーション型ＦＥＴのソース端子及びバイポーラトランジスタのエミッタ端子に接続され、第２のデプリーション型ＦＥＴのソース端子はバイポーラトランジスタのコレクタ端子及びベース端子に接続される。
【発明の効果】
【００１９】
本発明に関わるレギュレータモジュールを用いる事で、レギュレータモジュール及びパワーアンプモジュールを１チップＭＭＩＣ（モノリシックマイクロ波集積回路）化することが可能となる。
【００２０】
また、本発明に関わるレギュレータモジュールを用いる事で、バンドギャップ電圧発生回路が不要となり、回路規模の縮小が可能となる。
【００２１】
また、本発明に関わるレギュレータモジュールを用いる事で、駆動用電圧を３Ｖ未満にすることが可能となり、リチウムイオンバッテリによる駆動も可能となる。
【図面の簡単な説明】
【００２２】
【図１】従来のシングルモード電力増幅器の構成を表す回路図である。
【図２】本発明の第１の実施の形態に関わるレギュレータモジュールの回路図である。
【図３】デプリーション型トランジスタ及びエンハンスメント型トランジスタの動作領域の違いを表す概念図である。
【図４】本発明の第１の実施の形態に関わる別のレギュレータモジュールの回路図である。
【図５】本発明の第１の実施の形態に関わる別のレギュレータモジュールの回路図である。
【図６】本発明の第１の実施の形態に関わる別のレギュレータモジュールの回路図である。
【図７】本発明の第２の実施の形態に関わるレギュレータモジュールの回路図である。
【図８】本発明の第２の実施の形態に関わる別のレギュレータモジュールの回路図である。
【図９】本発明に関わるレギュレータモジュールをＨＰＡで用いた場合の回路図である。
【図１０】本発明に関わるレギュレータモジュールを別のＨＰＡで用いた場合の回路図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【００２４】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。なお、実施の形態で、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：またはＭＯＳＦＥＴトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２５】
以下、図を用いて本発明の実施の形態を説明する。
【００２６】
（第１の実施の形態）
図２は、本発明の第1の実施の形態に関わるレギュレータモジュールの回路図である。この図を用いて本実施の形態について説明する。
【００２７】
このレギュレータモジュールは、能動負荷Ｑ１、Ｑ２、ＦＥＴＱ３、Ｑ４、定電流源Ｑ５、ＦＥＴＱ６、バイポーラトランジスタＱ７、抵抗Ｒ１より構成される。バイポーラトランジスタＱ７以外の素子は全てデプリーション型トランジスタで構成されている。
【００２８】
能動負荷Ｑ１、Ｑ２はＦＥＴＱ３、Ｑ４に電源電圧ＶＤＤを入力する際の負荷となるＦＥＴ抵抗である。能動負荷Ｑ１、Ｑ２のゲート・ソース間端子を短絡することで、これらのＦＥＴは抵抗として機能する。
【００２９】
定電流源Ｑ５は、ＦＥＴＱ３のソース端子及びバイポーラトランジスタＱ７のエミッタ端子を同電位にするための定電流源である。
【００３０】
バイポーラトランジスタＱ７は、ＮＰＮ型の構成を採る。バイポーラトランジスタＱ７は、コレクタ・ベース間を短絡することで、ダイオード接続されている。このバイポーラトランジスタＱ７の存在により、ＦＥＴＱ４のソース端子はＦＥＴＱ３のソース端子に対してバイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅ（例えばＧａＡｓ ＨＢＴの場合には約１．３Ｖ）分高くなることとなる。
【００３１】
ＦＥＴＱ３、Ｑ４及びバイポーラトランジスタＱ７は差動増幅器の構成となっている。
【００３２】
図３はデプリーション型トランジスタ及びエンハンスメント型トランジスタの動作領域の違いを表す概念図である。なお本図は、あくまでも概念図であり、図３は正確なグラフではない。
【００３３】
この図からも明らかなように、デプリーション型トランジスタではゲート・ソース間電圧（ソース端子から見たゲート端子の相対的な電圧）が０Ｖであってもドレイン端子に電流を流すことができる。ＦＥＴＱ３はこれを利用する。
【００３４】
ＦＥＴＱ３のゲート端子は接地されている。一方ソース端子は定電流源Ｑ５を介して接地されている。従って、ゲート・ソース間電圧Ｖｇｓが０Ｖであっても、ＦＥＴＱ３は問題なく動作する。
【００３５】
ＦＥＴＱ４もＦＥＴＱ３同様デプリーション型トランジスタである。ＦＥＴＱ４のゲート端子は抵抗Ｒ１を介して接地されている。また、ＦＥＴＱ４のソース端子の電位も、定電流源Ｑ５に加えてバイポーラトランジスタＱ７を介しているため、ＦＥＴＱ３のソース端子の電位よりも上昇する。
【００３６】
上記のようにＦＥＴＱ４のソース端子及びゲート端子ともに、電位がＦＥＴＱ３の対応する端子よりも高いため、結果としてゲート・ソース間電圧ＶｇｓはＦＥＴＱ３及びＦＥＴＱ４共に略同一となる。なお、ＦＥＴＱ３のゲート端子は接地されており、またＦＥＴＱ３のソース端子は接地電位と略同一となる。このため、ＦＥＴＱ４側から出力すると、バイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅ分だけ、差動増幅器の出力を高い電圧にすることができる。
【００３７】
ＦＥＴＱ６はＦＥＴＱ３及びＦＥＴＱ４からなる差動増幅回路の出力電圧（ＦＥＴＱ４のドレイン端子の電圧）をゲートに入力しソース端子から電圧を出力するドレイン接地回路である。ＦＥＴＱ６は、出力トランジスタとして働く。この出力電圧がＦＥＴＱ４のゲート端子に帰還されることでＦＥＴＱ４のゲート・ソース間電圧が変化する。
【００３８】
ＦＥＴＱ６の出力電圧はレギュレータモジュールの出力になると共にＦＥＴＱ４に帰還される。これにより、出力される電圧を一定に、すなわちバイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅに保つことが可能となる。
【００３９】
上述のように構成することで以下の利点が得られる。
【００４０】
上記の回路では、バイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅ（１．３Ｖ）を基準電圧として、差動増幅器を形成する。バイポーラトランジスタＱ７を含むレギュレータモジュールは、バイポーラトランジスタと電界効果トランジスタとを同一基板上に備えるプロセスで形成できる。従って、増幅素子としてバイポーラトランジスタを用いるパワーアンプモジュールとこのレギュレータモジュールを使う場合、パワーアンプモジュールとレギュレータモジュールを同一基板上に形成することが可能となる。つまり、レギュレータモジュールのバイポーラトランジスタと、パワーアンプモジュールのバイポーラトランジスタとが同一基板上に形成されるため、ベース・エミッタ間電圧の温度依存性や素子ばらつきをキャンセルすることが可能となる。
【００４１】
また、バイポーラトランジスタでは、ベース・エミッタ間電圧の閾値ばらつきは数十ｍＶ程度である。従って、出力電圧偏差を小さく抑えることが可能となる。
【００４２】
加えて、上述する回路をバイポーラトランジスタと電界効果トランジスタとを同一基板上に備えるプロセス（例えばＢＩＦＥＴなど）で作成することで、１チップ化することが可能となる。
【００４３】
なお、通常考えられる変更は本実施の形態の射程に含まれる。図４ないし図６は、この第１の実施の形態の変形例を列挙する図である。
【００４４】
図４は、本発明の第1の実施の形態に関わる別のレギュレータモジュールの回路図である。この例では抵抗Ｒ１に代えて、ＦＥＴＱ８を挿入している。
【００４５】
図５は、本発明の第1の実施の形態に関わる別のレギュレータモジュールの回路図である。この例では、ＦＥＴＱ６をバイポーラトランジスタＱ６ｂに置き換えている。
【００４６】
図６は、本発明の第1の実施の形態に関わる更に別のレギュレータモジュールの回路図である。この図の回路では、図４及び図５の対応を両方行っている。
【００４７】
これらの一般的な技術を転用するような変形は、当然に本願発明の射程に含まれる。
【００４８】
（第２の実施の形態）
次に本発明の第２の実施の形態について図を用いて説明する。
【００４９】
図７は、本発明の第２の実施の形態に関わるレギュレータモジュールの回路図である。
【００５０】
図２のレギュレータモジュールの抵抗Ｒ１に代えて、図７のレギュレータモジュールは、抵抗Ｒ１１、抵抗Ｒ１２から構成される分圧回路ＤＩＶを挿入する点で特徴がある。この分圧回路ＤＩＶの挿入により、抵抗Ｒ１１、Ｒ１２からなる分圧回路ＤＩＶは、ＦＥＴＱ６の出力電圧を分圧する。そして、この分圧した電位をＦＥＴＱ４に帰還する構成を採る。
【００５１】
このようにすることで、レギュレータモジュールの出力電圧（＝ＦＥＴＱ６の出力電圧）を、バイポーラトランジスタＱ７のベース・エミッタ間電圧の（Ｒ１１＋Ｒ１２）／Ｒ１２とすることができる。これにより本実施の形態のレギュレータモジュールは図１の差動増幅器８０１ｂの機能を有することとなる。
【００５２】
なお、本実施の形態でも、第１の実施の形態同様に、ＦＥＴＱ６をバイポーラトランジスタＱ６ｂに置き換えることが可能である。この置き換えたものが図８である。図８は、本発明の第２の実施の形態に関わる別のレギュレータモジュールの回路図である。
【００５３】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。第３の実施の形態は、第１の実施の形態、第２の実施の形態のレギュレータモジュールを実際にどのように使うかについての応用例である。
【００５４】
上記に記載したレギュレータモジュールをハイパワーアンプ（ＨＰＡ）でどのように用いるかを表すのが、本実施の形態である。
【００５５】
図９は、本発明に関わるレギュレータモジュールをＨＰＡで用いた場合の回路図である。
【００５６】
このＨＰＡではＲＦ入力信号を２度増幅する構成を採る。この際、前段をドライバ段、後段をパワー段と称呼する。各段には、本発明に関わるレギュレータモジュールが、バイアスモジュールとして接続されている。本図上では、これらのバイアスモジュールは破線で囲まれている。また、本図では、レギュレータモジュールの電源電圧ＶＤＤは２．３Ｖである。図上では電源電圧ＶＤＤを省略し「２．３Ｖ」とのみ記載している。
【００５７】
ＲＦ信号端子より入力されたＲＦ入力信号は、入力整合回路を経由してドライバ段に入力される。この際、レギュレータモジュール８０１−１の出力によりドライバ段のパワーアンプモジュール８０２−１のバイアス電圧が設定される。
【００５８】
パワー段についても同様である。ドライバ段の出力は段間整合回路を経由して、パワー段に入力される。この際、レギュレータモジュール８０１−２の出力によりパワー段のパワーアンプモジュール８０２−２のバイアス電圧が設定される。
【００５９】
上述のように、第１の実施の形態に関わる図２のレギュレータモジュールの出力はバイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅと略同一となる。この図２のレギュレータモジュールに代えて図７のレギュレータモジュールを用いれば、バイアス電圧を増加させることが可能となる。
【００６０】
図１０は、本発明に関わるレギュレータモジュールを別のＨＰＡで用いた場合の回路図である。こちらでは、図７のレギュレータモジュールを用いているが、もちろん図２のレギュレータモジュールでも動作する。
【００６１】
図１０の構成では、レギュレータモジュール外にワイドラー型カレントミラーを有している。これにより、各段のベース電流を制御する構成となっており、精度の高いバイアス設定を可能にしている。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【００６３】
特に、一般的にＧａＡｓ等の化合物半導体では、ＦＥＴをエンハンスメント動作とするためには、プロセス的な困難さや、電気特性低下など（の問題点）を伴う。また、ＧａＡｓのホールの移動度は低いため、Ｐ型のＦＥＴは実用性が低い。したがって、本発明の技術をＧａＡｓ等の化合物半導体で実現する場合、エンハンスメント型、Ｐ型のＦＥＴを使わなくて済むため、シリコン基板上に形成する場合に比べて、その効果は大きい。
【符号の説明】
【００６４】
８０１、８０１−１、８０１−２…レギュレータモジュール、
８０１ａ…電圧発生回路、８０１ｂ…差動増幅器、
８０２、８０２−１、８０２−２…パワーアンプモジュール。
【技術分野】
【０００１】
本発明は携帯電話装置などに用いる電力増幅器、特にパワーアンプ内部のレギュレータモジュールとパワーアンプモジュールの構成に関する。
【背景技術】
【０００２】
第３世代仕様（一般的にはＷ−ＣＤＭＡ及びＣＤＭＡ２０００）の携帯電話機は、既に世界的に普及している。この第３世代の携帯電話機でも電力増幅器は不可欠である。これらの仕様においては、単一の仕様であっても複数の周波数帯域への対応が求められる。例えば、Ｗ−ＣＤＭＡ仕様においては８００ＭＨｚ、２．０ＧＨｚなどに対応することが現在の市場ではほぼ必須といえる。また、第２世代の仕様（ＧＳＭなど）では、異なる周波数帯域が割り振れられていることもある。
【０００３】
この複数の周波数帯域への対応には電力増幅器を複数の帯域または複数の方式に対応できるマルチモード電力増幅器を用いるか、複数のシングルモード電力増幅器を用いるか、設計者は選択することとなる。
【０００４】
シングルモード電力増幅器を用いる場合、小型かつ低価格化の要請が強い。この観点から、シングルモード電力増幅器を構成するに際しては１チップ化が望ましいこととなる。しかし、従来は高周波特性に優れたＨＢＴプロセスを用いたパワーアンプモジュールと、バイアス電圧を供給するＭＯＳＦＥＴプロセスを用いた電圧レギュレータモジュールの２チップで構成されている。
【０００５】
図１は、従来のシングルモード電力増幅器の構成を表す回路図である。この従来のシングルモード電力増幅器（パワーアンプ）は、レギュレータモジュール８０１とパワーアンプモジュール８０２を含んで構成される。
【０００６】
パワーアンプモジュール８０２はダイオード接続２段積みの構成となっている。このパワーアンプモジュール８０２が用いるＨＢＴプロセスではレギュレータモジュール８０１の出力電圧として２．８Ｖ以上必要となる。
【０００７】
一方レギュレータモジュール８０１は、出力段にＭＯＳＦＥＴを有する。このＭＯＳＦＥＴのドレイン・ソース間電圧を０．３Ｖとすると、この従来のレギュレータモジュール８０１が必要とする最低動作電源電圧は約３．１Ｖとなる。
【０００８】
この従来のシングルモード電力増幅器では２チップ構成となる為小型化に限界があり、また価格競争力も低下する。
【０００９】
また、最低動作電源電圧は３．１Ｖとなるため、低電圧駆動を指向する装置に適用することはできない。
【００１０】
さらにレギュレータモジュール８０１の出力電圧２．８Ｖには製品毎にランダムなばらつきが生じる。このばらつきに起因して従来のパワーアンプモジュール８０２は利得感度を有している。このばらつきの原因は、バンドギャップ電圧１．２３Ｖとの偏差を非反転増幅器で約２．３倍に増幅して出力するためである。この偏差が所定の値以上となると製品としての取り扱いに難を生じ、歩留まりの低下となる。
【００１１】
また、従来のレギュレータモジュール８０１はエンハンスメントＭＯＳで構成されていた。そのため、差動増幅器８０１ｂの基準としてバンドギャップ回路などの電圧発生回路８０１ａの１．２３Ｖ出力が必要であった。この電圧発生回路８０１ａにより、レギュレータモジュール８０１の回路規模が増大することとなる。
【００１２】
特開２００２−３４４２５９号公報（特許文献１）では、このレギュレータモジュール８０１の回路規模の増大への対策として、デプリーション型トランジスタ及びエンハンスメント型トランジスタを用いて差動増幅回路を構成し、閾値の差分を内部基準電圧とすることでチップサイズの増大を防ぐことが記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−３４４２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかし、閾値を代えるにはチャネル表面のインプラ濃度を変える必要がある。デプリーション型トランジスタ及びエンハンスメント型トランジスタの形成はそれぞれ別工程であるため、製品毎に独立した閾値ばらつきの差、ひいては内部基準電圧の差が生じることとなる。
【００１５】
本発明の目的は、製造時の工程及び製品の消費電力の点で優れたレギュレータモジュール、及びそれを用いたバイアス回路を提供することにある。
【００１６】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１８】
本発明の代表的な実施の形態に関わる差動増幅回路は、第１のデプリーション型ＦＥＴと、第２のデプリーション型ＦＥＴと、第３のデプリーション型ＦＥＴと、ベース端子とコレクタ端子が接続されたバイポーラトランジスタと、を含み、第３のデプリーション型ＦＥＴのソース端子及びゲート端子、及び第１のデプリーション型ＦＥＴのゲート端子は接地され、第３のデプリーション型ＦＥＴのドレイン端子は第１のデプリーション型ＦＥＴのソース端子及びバイポーラトランジスタのエミッタ端子に接続され、第２のデプリーション型ＦＥＴのソース端子はバイポーラトランジスタのコレクタ端子及びベース端子に接続される。
【発明の効果】
【００１９】
本発明に関わるレギュレータモジュールを用いる事で、レギュレータモジュール及びパワーアンプモジュールを１チップＭＭＩＣ（モノリシックマイクロ波集積回路）化することが可能となる。
【００２０】
また、本発明に関わるレギュレータモジュールを用いる事で、バンドギャップ電圧発生回路が不要となり、回路規模の縮小が可能となる。
【００２１】
また、本発明に関わるレギュレータモジュールを用いる事で、駆動用電圧を３Ｖ未満にすることが可能となり、リチウムイオンバッテリによる駆動も可能となる。
【図面の簡単な説明】
【００２２】
【図１】従来のシングルモード電力増幅器の構成を表す回路図である。
【図２】本発明の第１の実施の形態に関わるレギュレータモジュールの回路図である。
【図３】デプリーション型トランジスタ及びエンハンスメント型トランジスタの動作領域の違いを表す概念図である。
【図４】本発明の第１の実施の形態に関わる別のレギュレータモジュールの回路図である。
【図５】本発明の第１の実施の形態に関わる別のレギュレータモジュールの回路図である。
【図６】本発明の第１の実施の形態に関わる別のレギュレータモジュールの回路図である。
【図７】本発明の第２の実施の形態に関わるレギュレータモジュールの回路図である。
【図８】本発明の第２の実施の形態に関わる別のレギュレータモジュールの回路図である。
【図９】本発明に関わるレギュレータモジュールをＨＰＡで用いた場合の回路図である。
【図１０】本発明に関わるレギュレータモジュールを別のＨＰＡで用いた場合の回路図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【００２４】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。なお、実施の形態で、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：またはＭＯＳＦＥＴトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２５】
以下、図を用いて本発明の実施の形態を説明する。
【００２６】
（第１の実施の形態）
図２は、本発明の第1の実施の形態に関わるレギュレータモジュールの回路図である。この図を用いて本実施の形態について説明する。
【００２７】
このレギュレータモジュールは、能動負荷Ｑ１、Ｑ２、ＦＥＴＱ３、Ｑ４、定電流源Ｑ５、ＦＥＴＱ６、バイポーラトランジスタＱ７、抵抗Ｒ１より構成される。バイポーラトランジスタＱ７以外の素子は全てデプリーション型トランジスタで構成されている。
【００２８】
能動負荷Ｑ１、Ｑ２はＦＥＴＱ３、Ｑ４に電源電圧ＶＤＤを入力する際の負荷となるＦＥＴ抵抗である。能動負荷Ｑ１、Ｑ２のゲート・ソース間端子を短絡することで、これらのＦＥＴは抵抗として機能する。
【００２９】
定電流源Ｑ５は、ＦＥＴＱ３のソース端子及びバイポーラトランジスタＱ７のエミッタ端子を同電位にするための定電流源である。
【００３０】
バイポーラトランジスタＱ７は、ＮＰＮ型の構成を採る。バイポーラトランジスタＱ７は、コレクタ・ベース間を短絡することで、ダイオード接続されている。このバイポーラトランジスタＱ７の存在により、ＦＥＴＱ４のソース端子はＦＥＴＱ３のソース端子に対してバイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅ（例えばＧａＡｓ ＨＢＴの場合には約１．３Ｖ）分高くなることとなる。
【００３１】
ＦＥＴＱ３、Ｑ４及びバイポーラトランジスタＱ７は差動増幅器の構成となっている。
【００３２】
図３はデプリーション型トランジスタ及びエンハンスメント型トランジスタの動作領域の違いを表す概念図である。なお本図は、あくまでも概念図であり、図３は正確なグラフではない。
【００３３】
この図からも明らかなように、デプリーション型トランジスタではゲート・ソース間電圧（ソース端子から見たゲート端子の相対的な電圧）が０Ｖであってもドレイン端子に電流を流すことができる。ＦＥＴＱ３はこれを利用する。
【００３４】
ＦＥＴＱ３のゲート端子は接地されている。一方ソース端子は定電流源Ｑ５を介して接地されている。従って、ゲート・ソース間電圧Ｖｇｓが０Ｖであっても、ＦＥＴＱ３は問題なく動作する。
【００３５】
ＦＥＴＱ４もＦＥＴＱ３同様デプリーション型トランジスタである。ＦＥＴＱ４のゲート端子は抵抗Ｒ１を介して接地されている。また、ＦＥＴＱ４のソース端子の電位も、定電流源Ｑ５に加えてバイポーラトランジスタＱ７を介しているため、ＦＥＴＱ３のソース端子の電位よりも上昇する。
【００３６】
上記のようにＦＥＴＱ４のソース端子及びゲート端子ともに、電位がＦＥＴＱ３の対応する端子よりも高いため、結果としてゲート・ソース間電圧ＶｇｓはＦＥＴＱ３及びＦＥＴＱ４共に略同一となる。なお、ＦＥＴＱ３のゲート端子は接地されており、またＦＥＴＱ３のソース端子は接地電位と略同一となる。このため、ＦＥＴＱ４側から出力すると、バイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅ分だけ、差動増幅器の出力を高い電圧にすることができる。
【００３７】
ＦＥＴＱ６はＦＥＴＱ３及びＦＥＴＱ４からなる差動増幅回路の出力電圧（ＦＥＴＱ４のドレイン端子の電圧）をゲートに入力しソース端子から電圧を出力するドレイン接地回路である。ＦＥＴＱ６は、出力トランジスタとして働く。この出力電圧がＦＥＴＱ４のゲート端子に帰還されることでＦＥＴＱ４のゲート・ソース間電圧が変化する。
【００３８】
ＦＥＴＱ６の出力電圧はレギュレータモジュールの出力になると共にＦＥＴＱ４に帰還される。これにより、出力される電圧を一定に、すなわちバイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅに保つことが可能となる。
【００３９】
上述のように構成することで以下の利点が得られる。
【００４０】
上記の回路では、バイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅ（１．３Ｖ）を基準電圧として、差動増幅器を形成する。バイポーラトランジスタＱ７を含むレギュレータモジュールは、バイポーラトランジスタと電界効果トランジスタとを同一基板上に備えるプロセスで形成できる。従って、増幅素子としてバイポーラトランジスタを用いるパワーアンプモジュールとこのレギュレータモジュールを使う場合、パワーアンプモジュールとレギュレータモジュールを同一基板上に形成することが可能となる。つまり、レギュレータモジュールのバイポーラトランジスタと、パワーアンプモジュールのバイポーラトランジスタとが同一基板上に形成されるため、ベース・エミッタ間電圧の温度依存性や素子ばらつきをキャンセルすることが可能となる。
【００４１】
また、バイポーラトランジスタでは、ベース・エミッタ間電圧の閾値ばらつきは数十ｍＶ程度である。従って、出力電圧偏差を小さく抑えることが可能となる。
【００４２】
加えて、上述する回路をバイポーラトランジスタと電界効果トランジスタとを同一基板上に備えるプロセス（例えばＢＩＦＥＴなど）で作成することで、１チップ化することが可能となる。
【００４３】
なお、通常考えられる変更は本実施の形態の射程に含まれる。図４ないし図６は、この第１の実施の形態の変形例を列挙する図である。
【００４４】
図４は、本発明の第1の実施の形態に関わる別のレギュレータモジュールの回路図である。この例では抵抗Ｒ１に代えて、ＦＥＴＱ８を挿入している。
【００４５】
図５は、本発明の第1の実施の形態に関わる別のレギュレータモジュールの回路図である。この例では、ＦＥＴＱ６をバイポーラトランジスタＱ６ｂに置き換えている。
【００４６】
図６は、本発明の第1の実施の形態に関わる更に別のレギュレータモジュールの回路図である。この図の回路では、図４及び図５の対応を両方行っている。
【００４７】
これらの一般的な技術を転用するような変形は、当然に本願発明の射程に含まれる。
【００４８】
（第２の実施の形態）
次に本発明の第２の実施の形態について図を用いて説明する。
【００４９】
図７は、本発明の第２の実施の形態に関わるレギュレータモジュールの回路図である。
【００５０】
図２のレギュレータモジュールの抵抗Ｒ１に代えて、図７のレギュレータモジュールは、抵抗Ｒ１１、抵抗Ｒ１２から構成される分圧回路ＤＩＶを挿入する点で特徴がある。この分圧回路ＤＩＶの挿入により、抵抗Ｒ１１、Ｒ１２からなる分圧回路ＤＩＶは、ＦＥＴＱ６の出力電圧を分圧する。そして、この分圧した電位をＦＥＴＱ４に帰還する構成を採る。
【００５１】
このようにすることで、レギュレータモジュールの出力電圧（＝ＦＥＴＱ６の出力電圧）を、バイポーラトランジスタＱ７のベース・エミッタ間電圧の（Ｒ１１＋Ｒ１２）／Ｒ１２とすることができる。これにより本実施の形態のレギュレータモジュールは図１の差動増幅器８０１ｂの機能を有することとなる。
【００５２】
なお、本実施の形態でも、第１の実施の形態同様に、ＦＥＴＱ６をバイポーラトランジスタＱ６ｂに置き換えることが可能である。この置き換えたものが図８である。図８は、本発明の第２の実施の形態に関わる別のレギュレータモジュールの回路図である。
【００５３】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。第３の実施の形態は、第１の実施の形態、第２の実施の形態のレギュレータモジュールを実際にどのように使うかについての応用例である。
【００５４】
上記に記載したレギュレータモジュールをハイパワーアンプ（ＨＰＡ）でどのように用いるかを表すのが、本実施の形態である。
【００５５】
図９は、本発明に関わるレギュレータモジュールをＨＰＡで用いた場合の回路図である。
【００５６】
このＨＰＡではＲＦ入力信号を２度増幅する構成を採る。この際、前段をドライバ段、後段をパワー段と称呼する。各段には、本発明に関わるレギュレータモジュールが、バイアスモジュールとして接続されている。本図上では、これらのバイアスモジュールは破線で囲まれている。また、本図では、レギュレータモジュールの電源電圧ＶＤＤは２．３Ｖである。図上では電源電圧ＶＤＤを省略し「２．３Ｖ」とのみ記載している。
【００５７】
ＲＦ信号端子より入力されたＲＦ入力信号は、入力整合回路を経由してドライバ段に入力される。この際、レギュレータモジュール８０１−１の出力によりドライバ段のパワーアンプモジュール８０２−１のバイアス電圧が設定される。
【００５８】
パワー段についても同様である。ドライバ段の出力は段間整合回路を経由して、パワー段に入力される。この際、レギュレータモジュール８０１−２の出力によりパワー段のパワーアンプモジュール８０２−２のバイアス電圧が設定される。
【００５９】
上述のように、第１の実施の形態に関わる図２のレギュレータモジュールの出力はバイポーラトランジスタＱ７のベース・エミッタ間電圧Ｖｂｅと略同一となる。この図２のレギュレータモジュールに代えて図７のレギュレータモジュールを用いれば、バイアス電圧を増加させることが可能となる。
【００６０】
図１０は、本発明に関わるレギュレータモジュールを別のＨＰＡで用いた場合の回路図である。こちらでは、図７のレギュレータモジュールを用いているが、もちろん図２のレギュレータモジュールでも動作する。
【００６１】
図１０の構成では、レギュレータモジュール外にワイドラー型カレントミラーを有している。これにより、各段のベース電流を制御する構成となっており、精度の高いバイアス設定を可能にしている。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【００６３】
特に、一般的にＧａＡｓ等の化合物半導体では、ＦＥＴをエンハンスメント動作とするためには、プロセス的な困難さや、電気特性低下など（の問題点）を伴う。また、ＧａＡｓのホールの移動度は低いため、Ｐ型のＦＥＴは実用性が低い。したがって、本発明の技術をＧａＡｓ等の化合物半導体で実現する場合、エンハンスメント型、Ｐ型のＦＥＴを使わなくて済むため、シリコン基板上に形成する場合に比べて、その効果は大きい。
【符号の説明】
【００６４】
８０１、８０１−１、８０１−２…レギュレータモジュール、
８０１ａ…電圧発生回路、８０１ｂ…差動増幅器、
８０２、８０２−１、８０２−２…パワーアンプモジュール。
【特許請求の範囲】
【請求項１】
第１のデプリーション型ＦＥＴと、第２のデプリーション型ＦＥＴと、第３のデプリーション型ＦＥＴと、ベース端子とコレクタ端子が接続されたバイポーラトランジスタと、を含む差動増幅回路であって、
前記第３のデプリーション型ＦＥＴのソース端子及びゲート端子、及び前記第１のデプリーション型ＦＥＴのゲート端子は接地され、
前記第３のデプリーション型ＦＥＴのドレイン端子は前記第１のデプリーション型ＦＥＴのソース端子及び前記バイポーラトランジスタのエミッタ端子に接続され、
前記第２のデプリーション型ＦＥＴのソース端子は前記バイポーラトランジスタのコレクタ端子及びベース端子に接続されることを特徴とする差動増幅回路。
【請求項２】
請求項１記載の差動増幅回路において、前記第１のデプリーション型ＦＥＴのドレイン端子及び前記第２のデプリーション型ＦＥＴのドレイン端子は電源に接続された能動負荷に別個独立に接続されることを特徴とする差動増幅回路。
【請求項３】
請求項１または２記載の差動増幅回路において、該差動増幅回路がバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術で構成されていることを特徴とする差動増幅回路。
【請求項４】
第１のデプリーション型ＦＥＴと第２のデプリーション型ＦＥＴを差動増幅させ、第３のデプリーション型ＦＥＴが出力トランジスタとして働くレギュレータモジュールであって、
前記第１のデプリーション型ＦＥＴのゲート端子は接地され、
前記第３のデプリーション型ＦＥＴのソース端子の出力電圧が前記第２のデプリーション型ＦＥＴのゲート端子に帰還されることを特徴とするレギュレータモジュール。
【請求項５】
請求項４記載のレギュレータモジュールにおいて、更にダイオード接続されたバイポーラトランジスタを有し、
前記バイポーラトランジスタのコレクタ端子及びベース端子は前記第２のデプリーション型ＦＥＴのソース端子に接続され、
前記バイポーラトランジスタのエミッタ端子及び前記第１のデプリーション型ＦＥＴのソース端子が同電位であることを特徴とするレギュレータモジュール。
【請求項６】
請求項４記載のレギュレータモジュールにおいて、前記第３のデプリーション型ＦＥＴのソース端子の出力電圧が分圧された後に前記第２のデプリーション型ＦＥＴのゲート端子に入力することで帰還されることを特徴とするレギュレータモジュール。
【請求項７】
請求項４記載のレギュレータモジュールにおいて、前記第３のデプリーション型ＦＥＴのソース端子の出力が該レギュレータモジュールの出力となることを特徴とするレギュレータモジュール。
【請求項８】
請求項７記載のレギュレータモジュールにおいて、該レギュレータモジュールの出力がパワーアンプモジュールに接続されていることを特徴とするレギュレータモジュール。
【請求項９】
請求項８記載のレギュレータモジュールにおいて、該レギュレータモジュールが前記パワーアンプモジュールと同一チップ上にバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術で構成されていることを特徴とするレギュレータモジュール。
【請求項１０】
レギュレータモジュールが出力する直流成分をバイアスとするパワーアンプモジュールが電力増幅するハイパワーアンプであって、
前記レギュレータモジュールは第１のデプリーション型ＦＥＴと、第２のデプリーション型ＦＥＴと、第３のデプリーション型ＦＥＴと、ダイオード接続されたバイポーラトランジスタと、を含む差動増幅回路を有し、
前記第３のデプリーション型ＦＥＴのソース端子及びゲート端子、及び前記第１のデプリーション型ＦＥＴのゲート端子は接地され、
前記第３のデプリーション型ＦＥＴのドレイン端子は前記第１のデプリーション型ＦＥＴのソース端子及び前記バイポーラトランジスタのエミッタ端子に接続され、
前記第２のデプリーション型ＦＥＴのソース端子は前記バイポーラトランジスタのコレクタ端子及びベース端子に接続されることを特徴とするハイパワーアンプ。
【請求項１１】
請求項１０記載のハイパワーアンプにおいて、前記第３のデプリーション型ＦＥＴのソース端子電圧が前記直流成分をバイアスとすることを特徴とするハイパワーアンプ。
【請求項１２】
請求項１０または１１記載のハイパワーアンプにおいて、該ハイパワーアンプがバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術で構成されていることを特徴とするハイパワーアンプ。
【請求項１３】
レギュレータモジュールと、パワーアンプモジュールと、を含むハイパワーアンプであって、
前記レギュレータモジュールと前記パワーアンプモジュールがバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術で一チップ上に構成されていることを特徴とするハイパワーアンプ。
【請求項１４】
請求項１３記載のハイパワーアンプにおいて、前記レギュレータモジュールは第１のＦＥＴと第２のＦＥＴを有する２以上のＦＥＴを含む差動増幅回路を含み、
前記第１のＦＥＴのソース端子は所定の電位に接続され、
前記第２のＦＥＴのソース端子はダイオード接続された前記バイポーラトランジスタを介して前記所定の電位に接続され、
前記第２のＦＥＴのドレイン端子電圧で前記パワーアンプモジュールへの出力電圧を駆動することを特徴とするハイパワーアンプ。
【請求項１５】
請求項１４記載のハイパワーアンプにおいて、前記パワーアンプモジュールへの出力電圧を前記第２のＦＥＴのゲート端子に帰還することを特徴とするハイパワーアンプ。
【請求項１６】
請求項１４記載のハイパワーアンプにおいて、前記パワーアンプモジュールへの出力電圧を分圧して前記第２のＦＥＴのゲート端子に帰還することを特徴とするハイパワーアンプ。
【請求項１】
第１のデプリーション型ＦＥＴと、第２のデプリーション型ＦＥＴと、第３のデプリーション型ＦＥＴと、ベース端子とコレクタ端子が接続されたバイポーラトランジスタと、を含む差動増幅回路であって、
前記第３のデプリーション型ＦＥＴのソース端子及びゲート端子、及び前記第１のデプリーション型ＦＥＴのゲート端子は接地され、
前記第３のデプリーション型ＦＥＴのドレイン端子は前記第１のデプリーション型ＦＥＴのソース端子及び前記バイポーラトランジスタのエミッタ端子に接続され、
前記第２のデプリーション型ＦＥＴのソース端子は前記バイポーラトランジスタのコレクタ端子及びベース端子に接続されることを特徴とする差動増幅回路。
【請求項２】
請求項１記載の差動増幅回路において、前記第１のデプリーション型ＦＥＴのドレイン端子及び前記第２のデプリーション型ＦＥＴのドレイン端子は電源に接続された能動負荷に別個独立に接続されることを特徴とする差動増幅回路。
【請求項３】
請求項１または２記載の差動増幅回路において、該差動増幅回路がバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術で構成されていることを特徴とする差動増幅回路。
【請求項４】
第１のデプリーション型ＦＥＴと第２のデプリーション型ＦＥＴを差動増幅させ、第３のデプリーション型ＦＥＴが出力トランジスタとして働くレギュレータモジュールであって、
前記第１のデプリーション型ＦＥＴのゲート端子は接地され、
前記第３のデプリーション型ＦＥＴのソース端子の出力電圧が前記第２のデプリーション型ＦＥＴのゲート端子に帰還されることを特徴とするレギュレータモジュール。
【請求項５】
請求項４記載のレギュレータモジュールにおいて、更にダイオード接続されたバイポーラトランジスタを有し、
前記バイポーラトランジスタのコレクタ端子及びベース端子は前記第２のデプリーション型ＦＥＴのソース端子に接続され、
前記バイポーラトランジスタのエミッタ端子及び前記第１のデプリーション型ＦＥＴのソース端子が同電位であることを特徴とするレギュレータモジュール。
【請求項６】
請求項４記載のレギュレータモジュールにおいて、前記第３のデプリーション型ＦＥＴのソース端子の出力電圧が分圧された後に前記第２のデプリーション型ＦＥＴのゲート端子に入力することで帰還されることを特徴とするレギュレータモジュール。
【請求項７】
請求項４記載のレギュレータモジュールにおいて、前記第３のデプリーション型ＦＥＴのソース端子の出力が該レギュレータモジュールの出力となることを特徴とするレギュレータモジュール。
【請求項８】
請求項７記載のレギュレータモジュールにおいて、該レギュレータモジュールの出力がパワーアンプモジュールに接続されていることを特徴とするレギュレータモジュール。
【請求項９】
請求項８記載のレギュレータモジュールにおいて、該レギュレータモジュールが前記パワーアンプモジュールと同一チップ上にバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術で構成されていることを特徴とするレギュレータモジュール。
【請求項１０】
レギュレータモジュールが出力する直流成分をバイアスとするパワーアンプモジュールが電力増幅するハイパワーアンプであって、
前記レギュレータモジュールは第１のデプリーション型ＦＥＴと、第２のデプリーション型ＦＥＴと、第３のデプリーション型ＦＥＴと、ダイオード接続されたバイポーラトランジスタと、を含む差動増幅回路を有し、
前記第３のデプリーション型ＦＥＴのソース端子及びゲート端子、及び前記第１のデプリーション型ＦＥＴのゲート端子は接地され、
前記第３のデプリーション型ＦＥＴのドレイン端子は前記第１のデプリーション型ＦＥＴのソース端子及び前記バイポーラトランジスタのエミッタ端子に接続され、
前記第２のデプリーション型ＦＥＴのソース端子は前記バイポーラトランジスタのコレクタ端子及びベース端子に接続されることを特徴とするハイパワーアンプ。
【請求項１１】
請求項１０記載のハイパワーアンプにおいて、前記第３のデプリーション型ＦＥＴのソース端子電圧が前記直流成分をバイアスとすることを特徴とするハイパワーアンプ。
【請求項１２】
請求項１０または１１記載のハイパワーアンプにおいて、該ハイパワーアンプがバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術で構成されていることを特徴とするハイパワーアンプ。
【請求項１３】
レギュレータモジュールと、パワーアンプモジュールと、を含むハイパワーアンプであって、
前記レギュレータモジュールと前記パワーアンプモジュールがバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術で一チップ上に構成されていることを特徴とするハイパワーアンプ。
【請求項１４】
請求項１３記載のハイパワーアンプにおいて、前記レギュレータモジュールは第１のＦＥＴと第２のＦＥＴを有する２以上のＦＥＴを含む差動増幅回路を含み、
前記第１のＦＥＴのソース端子は所定の電位に接続され、
前記第２のＦＥＴのソース端子はダイオード接続された前記バイポーラトランジスタを介して前記所定の電位に接続され、
前記第２のＦＥＴのドレイン端子電圧で前記パワーアンプモジュールへの出力電圧を駆動することを特徴とするハイパワーアンプ。
【請求項１５】
請求項１４記載のハイパワーアンプにおいて、前記パワーアンプモジュールへの出力電圧を前記第２のＦＥＴのゲート端子に帰還することを特徴とするハイパワーアンプ。
【請求項１６】
請求項１４記載のハイパワーアンプにおいて、前記パワーアンプモジュールへの出力電圧を分圧して前記第２のＦＥＴのゲート端子に帰還することを特徴とするハイパワーアンプ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２３５８３（Ｐ２０１２−２３５８３Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−１６０２１９（Ｐ２０１０−１６０２１９）
【出願日】平成２２年７月１５日（２０１０．７．１５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年７月１５日（２０１０．７．１５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]