演算増幅器及びそれを用いた走査電子顕微鏡
【課題】高電圧・大電流を扱うことができ、安定且つ精密な増幅が可能な演算増幅器、及び走査電子顕微鏡を提供する。
【解決手段】差動対と、当該差動対にカスコード接続されたベース接地増幅回路と、アクティブ負荷を含む初段増幅部と、エミッタフォロア回路と定電流負荷回路を備えたインバータを含む２段目増幅部と、ソースフォロア回路又はエミッタフォロア回路を含む３段目増幅部を備えた演算増幅器。
【解決手段】差動対と、当該差動対にカスコード接続されたベース接地増幅回路と、アクティブ負荷を含む初段増幅部と、エミッタフォロア回路と定電流負荷回路を備えたインバータを含む２段目増幅部と、ソースフォロア回路又はエミッタフォロア回路を含む３段目増幅部を備えた演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を増幅する演算増幅器に係り、特に走査電子顕微鏡の偏向器に用いられる演算増幅器に関するものである。
【背景技術】
【０００２】
集積化演算増幅器はその製造プロセスとパーケージ技術の限界から、±２０Ｖを超える電圧や数１００ｍＡを超える電流を扱うことが一般的に困難である。一方、ディスクリートトランジスタを用いた演算増幅器においては、優れたオフセット電圧ドリフト特性，高電圧利得，高いスリューレートを得ることが困難であった。また、高電圧利得を得ようとすると演算増幅器として負帰還をかけた時の安定性を確保することが困難であった。
【０００３】
図２に示す従来例の電力増幅器においては、初段差動対に対電圧の低いＩＣ化トランジスタペアを用い、カスコード接続したベース接地回路により電圧増幅を行っているが、２段目が差動増幅器のため過飽和からの回復がおそく、しかも２段目差動増幅器の初段に対する負荷効果のため充分な開放電圧利得が得られない欠点があった。
【０００４】
初段差動対のエミッタに抵抗を挿入し電圧利得を下げることにより、直流特性を犠牲にして位相補償を容易にする手段も必要であった。
【０００５】
位相補償のコンデンサの値も個別部品では各部の寄生容量も影響する小さな値であり、実装に細心の注意が必要であった。特許文献１、及び非特許文献１，２，３に記載された演算増幅器は、上述した問題を解決できるものではない。
【０００６】
【特許文献１】特開平８−１２５４７４号公報
【非特許文献１】「実践アナログ回路設計・解析入門」，岡山努著，日刊工業新聞社，ｐ２００，図６.２４
【非特許文献２】Bob. Widlar,“IC OP AMP BEATS FETS ON INPUT CURRENT”，EEE, Dec.1969
【非特許文献３】「ＯＰアンプの歴史と回路技術の基礎知識」，ＣＱ出版社，ｐ５７，図３−図５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した問題を解決し、高電圧・大電流を扱うことができ、安定且つ精密な増幅が可能な演算増幅器、及び走査電子顕微鏡を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では、上述した問題を解決するために、差動対と、当該差動対にカスコード接続されたベース接地増幅回路と、アクティブ負荷を含む初段増幅部と、エミッタフォロア回路と定電流負荷回路を備えたインバータを含む２段目増幅部と、ソースフォロア回路又はエミッタフォロア回路を含む３段目増幅部を備えた演算増幅器を提供する。なお、本発明の他の構成は、発明を実施するための最良の形態の欄にて詳細に説明される。
【発明の効果】
【０００９】
上記本発明によれば、高電圧・大電流を扱うことができる直流特性の良好な演算増幅器を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
（実施例１）
図１は本発明の一実施例である。Ｒ５，Ｄ４，Ｒ７からなるバイアス電圧発生回路の電圧を基準としてＱ５により、電流シンク回路を構成している。この回路は図１の定数で約２ｍＡの電流を吸い込む。Ｄ４を付加したことにより、Ｑ５のベース・エミッタ間電圧
ＶＢＥの温度係数とＤ４の温度係数がほぼ相殺し、温度に対しても安定な電流シンクとなっている。Ｒ６にかかる電圧は約２Ｖでモノリシック集積回路の定電流源の場合より数倍から数１０倍の電圧値を採用し、個別部品で良好な特性を得る定数設定としている。
【００１１】
ただし、図１の回路定数は、直流オフセット電圧特性は良好な演算増幅器を必要とするが、信号源インピーダンスが低い場合の定数例であって、初段の高周波特性とのトレードオフによってバイアス電流の低減を図ることができる。
【００１２】
ＩＣ１は差動対であり、図１ではトランジスタペアを使用し、それぞれ約１ｍＡの比較的大きなコレクタ電流で動作している。差動対に良好な温度特性を必要としない場合には個別トランジスタを熱結合させるだけで充分である。
【００１３】
差動対はＲ１，Ｄ１，Ｃ１によりベースに一定電圧を与えられたＱ３，Ｑ４のベース接地回路がカスコード接続されており、ＩＣ１の各トランジスタのコレクタ電圧の変動を抑制し、ＩＣ１のコレクタ・ベース間容量Ｃｏｂがミラー容量として寄与しないように構成し、ＩＣ１の動作可能周波数帯域を拡大している。Ｃｏｂの影響はＩＣ１のコレクタ電流を増すことにより、軽減できる。
【００１４】
なおＣ１はベース接地トランジスタのベースが高周波においても低インピーダンスになるように、モノリシック集積回路では実現できない０.１μＦ の大きな容量をツェナーダイオードＤ１に接続している。この構成によりＩＣ１のコレクタ電圧は低い一定電圧に保たれるので、耐電圧の低い集積化トランジスタペアＩＣ１を使用できるとともに、そのコレクタ電流変化に伴う熱帰還を低減できる。Ｄ１の代わりに抵抗を使用しても良い。Ｑ３，Ｑ４は電流増幅率が約１のベース接地回路であって、その負荷はＱ１，Ｑ２，Ｒ２，
Ｒ３からなるワイドラー形のカレントミラー回路であるが、特性の揃っていない高耐圧単体トランジスタを使用できるようにバラスト抵抗Ｒ２，Ｒ３を挿入しＱ１，Ｑ２のペア性が良好でないときにも対称性を保つように構成している。図１の定数ではバラスト抵抗に約１Ｖの電圧降下を与えている。個別部品のベース・エミッタ間電圧ＶＢＥの偏差は数
１０ｍＶ程度であるので、バラスト抵抗での電圧降下が０.３Ｖもあれば充分である。0.5Ｖあるとさらに許容範囲は広くなる。
【００１５】
この初段の構成によれば次段の負荷効果を考慮しても数１０００倍という高い電圧利得が得られる。したがって、２段目以降の回路の影響を受けにくく、良好なオフセット電圧特性を実現できる。
【００１６】
２段目はエミッタフォロワＱ６，Ｒ８，Ｒ９とＱ７，Ｒ１０からなるインバータ構成で、インバータの負荷はＱ９，Ｒ１２による定電流負荷としている。この段では、Ｑ７コレクタとＱ９コレクタの間にプッシュプル段のバイアス回路Ｃ３，Ｒ１０，Ｒ１１，Ｑ８を挿入している。
【００１７】
バイアス回路はｎ倍化ダイオード回路で、バイアス電圧値を任意に設定できるが、図１では３.２ＶＢＥ に設定している。適切なバイアス電圧が接合電圧の整数倍であれば、この部分はダイオードに置き換えることができる。
【００１８】
ダイオードＤ５，Ｄ６をインバータＱ７のエミッタに挿入したことにより、定電流負荷にもかかわらずインバータ部の実効電圧利得を数１００倍に設定できるとともに、Ｑ７コレクタ電流とＱ９コレクタ電流が等しくなるＱ４コレクタ電圧で動作する。ダイオード２個をエミッタに挿入することにより、Ｑ２のコレクタ電圧をＶＣＣから約４ＶＪ（ＶＪは接合電圧）の電圧で動作させることができる。Ｄ１，Ｄ２がないと、Ｑ２が低い電圧で動作することになるので、実行Ｃｏｂが大きくなるので、ダイナミックレンジのトレードオフとの兼ね合いでダイオードの個数を選択する。
【００１９】
この構成により、少ないＱ６ベース電圧変化で、Ｑ７のコレクタ電圧を変化させることが可能になる。したがって、Ｑ７コレクタの高い電圧時間変化率（スリューレート）を達成できる。高周波に対し定電圧性を改善するためにＣ３を並列負荷しているが、なくとも動作可能である。あれば過飽和状態からの回復を早くすることができる。
【００２０】
なお、Ｄ５，Ｄ６を抵抗に置き換えると、過大入力時の＋側ダイナミックレンジが減少する。Ｒ９は過大入力時にＱ７がダイオードとして動作している領域で、Ｑ７エミッタ電圧の変動を制限する目的で挿入している。
【００２１】
この定電流負荷は、Ｒ５，Ｄ４，Ｒ７で発生した電圧をエミッタフォロワＱ９で一定電流を発生させ、そのコレクタ側を電流シンクとして使用している。初段の差動対に使用している定電流回路と構成は同じであるが、約４倍の電流を流し、プッシュプル段への駆動能力を向上させている。
【００２２】
エミッタフォロワＱ６，Ｒ８，Ｒ９はＱ７ベースを適切にバイアスするとともに、初段への負荷効果を抑制し、初段の高い電圧利得を確保する。本実施例の初段の利得が非常に高いので、その特徴を発揮させるには次段のエミッタフォロワ回路でバッファすることが好ましい。なお、Ｒ９はＱ７故障時の保護抵抗でもあり、動作に必須のものではない。またＲ９の接続点は０Ｖラインでも、ＶＥＥ電源でも構わない。図１では、Ｑ３に対する
Ｑ１，Ｑ２のベース電流負荷を相殺するようにＱ６のベース電流を流している。この結果、良好なオフセット電圧特性を得ることができる。
【００２３】
この初段とインバータ段の構成により、高い電圧利得を得ることができるとともに、個別部品を用いた初段アクティブ負荷のバラスト抵抗に起因する電圧差を吸収し安定な反転動作を実現できる。
【００２４】
プッシュプル段はＲ１３，Ｑ１０，Ｒ１４，Ｑ１１，Ｒ１８からなるバイポーラトランジスタによるプッシュプル回路を構成しており、パワーＦＥＴによるソースフォロワ回路Ｑ１４，Ｑ１５,Ｑ１６,Ｑ１７を低インピーダンスで駆動する。Ｒ１８，Ｒ２０はＦＥＴの安定化抵抗である。ここでは大電力を扱うので、個別パワーＦＥＴを２個デバイス並列接続した図となっている。
【００２５】
電力用バイポーラトランジスタも安全動作領域が充分あればパワーＦＥＴを用いた場合と同様な効果を得ることができる。図１では安全動作領域の広いパワーＦＥＴを使用し、過酷な出力条件に耐えるようにしている。
【００２６】
さらに、高電圧のみで大電流を扱わない場合には、プッシュプルバイアス回路定数を変更し、プッシュプル段のみとしてパワーＦＥＴ部を省略できる。
【００２７】
抵抗Ｒ１３，Ｒ１４はプッシュプル段の過渡電流を制限する目的で挿入しているが、急峻な入力変化を想定しない場合や、そのときの出力能力の低下を許容する場合には省略可能である。ない場合には、過飽和状態からの回復時間が余分に必要となる。
【００２８】
Ｒ２０，Ｑ１２，Ｒ２１，Ｑ１３は演算増幅器の出力短絡保護回路で、出力電流が過大になりＲ２０にかかる電圧が約０.６Ｖ を超えるとＦＥＴのゲート電圧の絶対値を小さくし、出力電流を一定値に制限する。ＦＥＴの高速駆動には大きな瞬時電流が必要なので、バイポーラトランジスタによるプッシュプル回路は低インピーダンス回路となっているが、電流制限機構を効果的に動作させるため、Ｒ１５，Ｃ４とＲ１６，Ｃ５により、高周波に対しては低インピーダンスを保ち、低い周波数に対してはインピーダンス値を低くして、ＦＥＴの電流制限にともなう、Ｑ１２，Ｑ１３の消費電流を妥当な値に抑制している。
【００２９】
以上が演算増幅器としての構成であるが、この実施例ではインダクタンス負荷回路網を高速定電流制御した帰還回路も含めて図示している。Ｓ１がＯＮのとき、負荷はＬ１が接続される。重いインダクタンス負荷の高速駆動定電流回路においては、電流を高速に変化させるときの過大電圧の発生を回避するため、Ｒ２２，Ｃ６からなるダンパー回路を系の安定性のため必要とする。このダンパー回路は出力ラインの寄生容量がＬ１に並列に入ったときに生じる振動を抑制するとともに、演算増幅器本体の位相補償の役割も分担している。したがって、適切な定数設計を行えば演算増幅器の位相補償容量ＣＦを小さくすることができ、先に述べた回路形式の高速性との相乗効果で高い電圧の時間変化率（スリューレート）を達成できる。
【００３０】
Ｓ１をＯＦＦ，Ｓ２をＯＮにすると、インピーダンス比がどの周波数でも一定に保ちながら、負荷Ｌ１に実際に流れる電流を全電流より小さくできる。図１の定数では１：100の分流比となっている。さらに、Ｓ３，Ｓ４で、電流検出抵抗を切り替えて広い電流レンジ１：１から１：１０００を駆動可能としている。
【００３１】
高速駆動を広い電流レンジで行う際には、位相補償容量ＣＦの値をレンジ毎に必要に応じ切り替える。位相補償用ＲＣの値は用途により０を含む小さい値になることもある。
【００３２】
図１では、帰還ループを反転増幅器とすることにより、電流加算点（ＲＩとＲＦの接続点）およびＲ４をほぼ０Ｖに保ち、Ｑ３，Ｑ４のエミッタ電圧で制限される同相電圧を抑制している。もちろん、Ｄ１の電圧以下であれば、系全体を正相増幅器形式で構成することもできる。
【００３３】
高電圧を扱うので過渡的には演算増幅器として仮想短絡が成立しない瞬間がある。このため、Ｄ１，Ｄ２により、過大電圧がＩＣ１に印加されないように保護している。過大電圧が印加されない定数であれば、Ｄ１，Ｄ２は省略可能である。
【００３４】
図４は本実施例によるインダクタンスの高速駆動定電流回路の電流波形例である。右上がりの直線部を定電流制御している。２００μＨの負荷がきれいに定電流制御されている。
【００３５】
図５は同じタイミングの電圧波形である。ピーク電力６０Ｗ以上を扱いながら、約100Ｖ／μｓの高いスリューレートで動作していることがわかる。しかも、最大電圧を出力した後の回復が早い。
【００３６】
このような高速大電力の精密演算増幅器を使用することにより、たとえば図３に模式図を示す走査電子顕微鏡において画面精度を維持しながら、高速走査と低速走査を同一の増幅器を用いての偏向システムを実現できる。
【００３７】
また、上側コイルと下側コイルの電流比を動的にも、より精度高く制御できるので、収差の少ない対物レンズの軸上を確実に通るように電子線の軌道を制御できる。とくに、測長機能を有する走査電子顕微鏡においては、ソフトウェアによる各種補正を軽減する効果もある。以上の説明では、回路定数の抵抗値の値の単位はΩ、容量値の単位はＦであるものとして説明した。
【産業上の利用可能性】
【００３８】
本発明によれば、大電力を扱うことが可能な精密演算増幅器を構成できる。また、高スリューレートを得ることができる回路定数が存在するので、インダクタンス負荷を高い精度で高速かつ精密に定電流制御できるので、精密計測システム，センサシステムや走査型電子顕微鏡の偏向システムなどの精度を向上できる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例を説明する図である。
【図２】従来の増幅回路の例を説明する図である。
【図３】走査電子顕微鏡の概略図を説明する図である。
【図４】インダクタンス負荷駆動の電流波形例を説明する図である。
【図５】インダクタンス負荷駆動の電圧波形例を説明する図である。
【符号の説明】
【００４０】
Ｒ…抵抗、Ｃ…容量、Ｌ…インダクタンス、ＩＣ…トランジスタペア、Ｄ…ダイオード、Ｓ…スイッチ、Ｑ…トランジスタ。
【技術分野】
【０００１】
本発明は、信号を増幅する演算増幅器に係り、特に走査電子顕微鏡の偏向器に用いられる演算増幅器に関するものである。
【背景技術】
【０００２】
集積化演算増幅器はその製造プロセスとパーケージ技術の限界から、±２０Ｖを超える電圧や数１００ｍＡを超える電流を扱うことが一般的に困難である。一方、ディスクリートトランジスタを用いた演算増幅器においては、優れたオフセット電圧ドリフト特性，高電圧利得，高いスリューレートを得ることが困難であった。また、高電圧利得を得ようとすると演算増幅器として負帰還をかけた時の安定性を確保することが困難であった。
【０００３】
図２に示す従来例の電力増幅器においては、初段差動対に対電圧の低いＩＣ化トランジスタペアを用い、カスコード接続したベース接地回路により電圧増幅を行っているが、２段目が差動増幅器のため過飽和からの回復がおそく、しかも２段目差動増幅器の初段に対する負荷効果のため充分な開放電圧利得が得られない欠点があった。
【０００４】
初段差動対のエミッタに抵抗を挿入し電圧利得を下げることにより、直流特性を犠牲にして位相補償を容易にする手段も必要であった。
【０００５】
位相補償のコンデンサの値も個別部品では各部の寄生容量も影響する小さな値であり、実装に細心の注意が必要であった。特許文献１、及び非特許文献１，２，３に記載された演算増幅器は、上述した問題を解決できるものではない。
【０００６】
【特許文献１】特開平８−１２５４７４号公報
【非特許文献１】「実践アナログ回路設計・解析入門」，岡山努著，日刊工業新聞社，ｐ２００，図６.２４
【非特許文献２】Bob. Widlar,“IC OP AMP BEATS FETS ON INPUT CURRENT”，EEE, Dec.1969
【非特許文献３】「ＯＰアンプの歴史と回路技術の基礎知識」，ＣＱ出版社，ｐ５７，図３−図５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した問題を解決し、高電圧・大電流を扱うことができ、安定且つ精密な増幅が可能な演算増幅器、及び走査電子顕微鏡を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では、上述した問題を解決するために、差動対と、当該差動対にカスコード接続されたベース接地増幅回路と、アクティブ負荷を含む初段増幅部と、エミッタフォロア回路と定電流負荷回路を備えたインバータを含む２段目増幅部と、ソースフォロア回路又はエミッタフォロア回路を含む３段目増幅部を備えた演算増幅器を提供する。なお、本発明の他の構成は、発明を実施するための最良の形態の欄にて詳細に説明される。
【発明の効果】
【０００９】
上記本発明によれば、高電圧・大電流を扱うことができる直流特性の良好な演算増幅器を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
（実施例１）
図１は本発明の一実施例である。Ｒ５，Ｄ４，Ｒ７からなるバイアス電圧発生回路の電圧を基準としてＱ５により、電流シンク回路を構成している。この回路は図１の定数で約２ｍＡの電流を吸い込む。Ｄ４を付加したことにより、Ｑ５のベース・エミッタ間電圧
ＶＢＥの温度係数とＤ４の温度係数がほぼ相殺し、温度に対しても安定な電流シンクとなっている。Ｒ６にかかる電圧は約２Ｖでモノリシック集積回路の定電流源の場合より数倍から数１０倍の電圧値を採用し、個別部品で良好な特性を得る定数設定としている。
【００１１】
ただし、図１の回路定数は、直流オフセット電圧特性は良好な演算増幅器を必要とするが、信号源インピーダンスが低い場合の定数例であって、初段の高周波特性とのトレードオフによってバイアス電流の低減を図ることができる。
【００１２】
ＩＣ１は差動対であり、図１ではトランジスタペアを使用し、それぞれ約１ｍＡの比較的大きなコレクタ電流で動作している。差動対に良好な温度特性を必要としない場合には個別トランジスタを熱結合させるだけで充分である。
【００１３】
差動対はＲ１，Ｄ１，Ｃ１によりベースに一定電圧を与えられたＱ３，Ｑ４のベース接地回路がカスコード接続されており、ＩＣ１の各トランジスタのコレクタ電圧の変動を抑制し、ＩＣ１のコレクタ・ベース間容量Ｃｏｂがミラー容量として寄与しないように構成し、ＩＣ１の動作可能周波数帯域を拡大している。Ｃｏｂの影響はＩＣ１のコレクタ電流を増すことにより、軽減できる。
【００１４】
なおＣ１はベース接地トランジスタのベースが高周波においても低インピーダンスになるように、モノリシック集積回路では実現できない０.１μＦ の大きな容量をツェナーダイオードＤ１に接続している。この構成によりＩＣ１のコレクタ電圧は低い一定電圧に保たれるので、耐電圧の低い集積化トランジスタペアＩＣ１を使用できるとともに、そのコレクタ電流変化に伴う熱帰還を低減できる。Ｄ１の代わりに抵抗を使用しても良い。Ｑ３，Ｑ４は電流増幅率が約１のベース接地回路であって、その負荷はＱ１，Ｑ２，Ｒ２，
Ｒ３からなるワイドラー形のカレントミラー回路であるが、特性の揃っていない高耐圧単体トランジスタを使用できるようにバラスト抵抗Ｒ２，Ｒ３を挿入しＱ１，Ｑ２のペア性が良好でないときにも対称性を保つように構成している。図１の定数ではバラスト抵抗に約１Ｖの電圧降下を与えている。個別部品のベース・エミッタ間電圧ＶＢＥの偏差は数
１０ｍＶ程度であるので、バラスト抵抗での電圧降下が０.３Ｖもあれば充分である。0.5Ｖあるとさらに許容範囲は広くなる。
【００１５】
この初段の構成によれば次段の負荷効果を考慮しても数１０００倍という高い電圧利得が得られる。したがって、２段目以降の回路の影響を受けにくく、良好なオフセット電圧特性を実現できる。
【００１６】
２段目はエミッタフォロワＱ６，Ｒ８，Ｒ９とＱ７，Ｒ１０からなるインバータ構成で、インバータの負荷はＱ９，Ｒ１２による定電流負荷としている。この段では、Ｑ７コレクタとＱ９コレクタの間にプッシュプル段のバイアス回路Ｃ３，Ｒ１０，Ｒ１１，Ｑ８を挿入している。
【００１７】
バイアス回路はｎ倍化ダイオード回路で、バイアス電圧値を任意に設定できるが、図１では３.２ＶＢＥ に設定している。適切なバイアス電圧が接合電圧の整数倍であれば、この部分はダイオードに置き換えることができる。
【００１８】
ダイオードＤ５，Ｄ６をインバータＱ７のエミッタに挿入したことにより、定電流負荷にもかかわらずインバータ部の実効電圧利得を数１００倍に設定できるとともに、Ｑ７コレクタ電流とＱ９コレクタ電流が等しくなるＱ４コレクタ電圧で動作する。ダイオード２個をエミッタに挿入することにより、Ｑ２のコレクタ電圧をＶＣＣから約４ＶＪ（ＶＪは接合電圧）の電圧で動作させることができる。Ｄ１，Ｄ２がないと、Ｑ２が低い電圧で動作することになるので、実行Ｃｏｂが大きくなるので、ダイナミックレンジのトレードオフとの兼ね合いでダイオードの個数を選択する。
【００１９】
この構成により、少ないＱ６ベース電圧変化で、Ｑ７のコレクタ電圧を変化させることが可能になる。したがって、Ｑ７コレクタの高い電圧時間変化率（スリューレート）を達成できる。高周波に対し定電圧性を改善するためにＣ３を並列負荷しているが、なくとも動作可能である。あれば過飽和状態からの回復を早くすることができる。
【００２０】
なお、Ｄ５，Ｄ６を抵抗に置き換えると、過大入力時の＋側ダイナミックレンジが減少する。Ｒ９は過大入力時にＱ７がダイオードとして動作している領域で、Ｑ７エミッタ電圧の変動を制限する目的で挿入している。
【００２１】
この定電流負荷は、Ｒ５，Ｄ４，Ｒ７で発生した電圧をエミッタフォロワＱ９で一定電流を発生させ、そのコレクタ側を電流シンクとして使用している。初段の差動対に使用している定電流回路と構成は同じであるが、約４倍の電流を流し、プッシュプル段への駆動能力を向上させている。
【００２２】
エミッタフォロワＱ６，Ｒ８，Ｒ９はＱ７ベースを適切にバイアスするとともに、初段への負荷効果を抑制し、初段の高い電圧利得を確保する。本実施例の初段の利得が非常に高いので、その特徴を発揮させるには次段のエミッタフォロワ回路でバッファすることが好ましい。なお、Ｒ９はＱ７故障時の保護抵抗でもあり、動作に必須のものではない。またＲ９の接続点は０Ｖラインでも、ＶＥＥ電源でも構わない。図１では、Ｑ３に対する
Ｑ１，Ｑ２のベース電流負荷を相殺するようにＱ６のベース電流を流している。この結果、良好なオフセット電圧特性を得ることができる。
【００２３】
この初段とインバータ段の構成により、高い電圧利得を得ることができるとともに、個別部品を用いた初段アクティブ負荷のバラスト抵抗に起因する電圧差を吸収し安定な反転動作を実現できる。
【００２４】
プッシュプル段はＲ１３，Ｑ１０，Ｒ１４，Ｑ１１，Ｒ１８からなるバイポーラトランジスタによるプッシュプル回路を構成しており、パワーＦＥＴによるソースフォロワ回路Ｑ１４，Ｑ１５,Ｑ１６,Ｑ１７を低インピーダンスで駆動する。Ｒ１８，Ｒ２０はＦＥＴの安定化抵抗である。ここでは大電力を扱うので、個別パワーＦＥＴを２個デバイス並列接続した図となっている。
【００２５】
電力用バイポーラトランジスタも安全動作領域が充分あればパワーＦＥＴを用いた場合と同様な効果を得ることができる。図１では安全動作領域の広いパワーＦＥＴを使用し、過酷な出力条件に耐えるようにしている。
【００２６】
さらに、高電圧のみで大電流を扱わない場合には、プッシュプルバイアス回路定数を変更し、プッシュプル段のみとしてパワーＦＥＴ部を省略できる。
【００２７】
抵抗Ｒ１３，Ｒ１４はプッシュプル段の過渡電流を制限する目的で挿入しているが、急峻な入力変化を想定しない場合や、そのときの出力能力の低下を許容する場合には省略可能である。ない場合には、過飽和状態からの回復時間が余分に必要となる。
【００２８】
Ｒ２０，Ｑ１２，Ｒ２１，Ｑ１３は演算増幅器の出力短絡保護回路で、出力電流が過大になりＲ２０にかかる電圧が約０.６Ｖ を超えるとＦＥＴのゲート電圧の絶対値を小さくし、出力電流を一定値に制限する。ＦＥＴの高速駆動には大きな瞬時電流が必要なので、バイポーラトランジスタによるプッシュプル回路は低インピーダンス回路となっているが、電流制限機構を効果的に動作させるため、Ｒ１５，Ｃ４とＲ１６，Ｃ５により、高周波に対しては低インピーダンスを保ち、低い周波数に対してはインピーダンス値を低くして、ＦＥＴの電流制限にともなう、Ｑ１２，Ｑ１３の消費電流を妥当な値に抑制している。
【００２９】
以上が演算増幅器としての構成であるが、この実施例ではインダクタンス負荷回路網を高速定電流制御した帰還回路も含めて図示している。Ｓ１がＯＮのとき、負荷はＬ１が接続される。重いインダクタンス負荷の高速駆動定電流回路においては、電流を高速に変化させるときの過大電圧の発生を回避するため、Ｒ２２，Ｃ６からなるダンパー回路を系の安定性のため必要とする。このダンパー回路は出力ラインの寄生容量がＬ１に並列に入ったときに生じる振動を抑制するとともに、演算増幅器本体の位相補償の役割も分担している。したがって、適切な定数設計を行えば演算増幅器の位相補償容量ＣＦを小さくすることができ、先に述べた回路形式の高速性との相乗効果で高い電圧の時間変化率（スリューレート）を達成できる。
【００３０】
Ｓ１をＯＦＦ，Ｓ２をＯＮにすると、インピーダンス比がどの周波数でも一定に保ちながら、負荷Ｌ１に実際に流れる電流を全電流より小さくできる。図１の定数では１：100の分流比となっている。さらに、Ｓ３，Ｓ４で、電流検出抵抗を切り替えて広い電流レンジ１：１から１：１０００を駆動可能としている。
【００３１】
高速駆動を広い電流レンジで行う際には、位相補償容量ＣＦの値をレンジ毎に必要に応じ切り替える。位相補償用ＲＣの値は用途により０を含む小さい値になることもある。
【００３２】
図１では、帰還ループを反転増幅器とすることにより、電流加算点（ＲＩとＲＦの接続点）およびＲ４をほぼ０Ｖに保ち、Ｑ３，Ｑ４のエミッタ電圧で制限される同相電圧を抑制している。もちろん、Ｄ１の電圧以下であれば、系全体を正相増幅器形式で構成することもできる。
【００３３】
高電圧を扱うので過渡的には演算増幅器として仮想短絡が成立しない瞬間がある。このため、Ｄ１，Ｄ２により、過大電圧がＩＣ１に印加されないように保護している。過大電圧が印加されない定数であれば、Ｄ１，Ｄ２は省略可能である。
【００３４】
図４は本実施例によるインダクタンスの高速駆動定電流回路の電流波形例である。右上がりの直線部を定電流制御している。２００μＨの負荷がきれいに定電流制御されている。
【００３５】
図５は同じタイミングの電圧波形である。ピーク電力６０Ｗ以上を扱いながら、約100Ｖ／μｓの高いスリューレートで動作していることがわかる。しかも、最大電圧を出力した後の回復が早い。
【００３６】
このような高速大電力の精密演算増幅器を使用することにより、たとえば図３に模式図を示す走査電子顕微鏡において画面精度を維持しながら、高速走査と低速走査を同一の増幅器を用いての偏向システムを実現できる。
【００３７】
また、上側コイルと下側コイルの電流比を動的にも、より精度高く制御できるので、収差の少ない対物レンズの軸上を確実に通るように電子線の軌道を制御できる。とくに、測長機能を有する走査電子顕微鏡においては、ソフトウェアによる各種補正を軽減する効果もある。以上の説明では、回路定数の抵抗値の値の単位はΩ、容量値の単位はＦであるものとして説明した。
【産業上の利用可能性】
【００３８】
本発明によれば、大電力を扱うことが可能な精密演算増幅器を構成できる。また、高スリューレートを得ることができる回路定数が存在するので、インダクタンス負荷を高い精度で高速かつ精密に定電流制御できるので、精密計測システム，センサシステムや走査型電子顕微鏡の偏向システムなどの精度を向上できる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例を説明する図である。
【図２】従来の増幅回路の例を説明する図である。
【図３】走査電子顕微鏡の概略図を説明する図である。
【図４】インダクタンス負荷駆動の電流波形例を説明する図である。
【図５】インダクタンス負荷駆動の電圧波形例を説明する図である。
【符号の説明】
【００４０】
Ｒ…抵抗、Ｃ…容量、Ｌ…インダクタンス、ＩＣ…トランジスタペア、Ｄ…ダイオード、Ｓ…スイッチ、Ｑ…トランジスタ。
【特許請求の範囲】
【請求項１】
差動対と、当該差動対にカスコード接続されたベース接地増幅回路と、アクティブ負荷を含む初段増幅部と、エミッタフォロア回路と定電流負荷回路を備えたインバータを含む２段目増幅部と、ソースフォロア回路又はエミッタフォロア回路を含む３段目増幅部を備えたことを特徴とする演算増幅器。
【請求項２】
請求項１において、
前記電流増幅部は、プッシュプルエミッタォロワおよびパワーＦＥＴソースフォロワの２段構成であることを特徴とする演算増幅器。
【請求項３】
請求項２において、
前記アクティブ負荷は、バラスト抵抗を有するワイドラー形カレントミラー回路であって、該バラスト抵抗にかかる電圧が０.３Ｖ 以上であることを特徴とする演算増幅器。
【請求項４】
請求項３において、
前記インバータのエミッタ負荷がダイオードであることを特徴とする演算増幅器。
【請求項５】
請求項２において、
前記差動対がモノリシックバイポーラトランジスタであることを特徴とする演算増幅器。
【請求項６】
請求項１において、
前記アクティブ負荷が、バラスト抵抗を有するワイドラー形カレントミラー回路であって、該バラスト抵抗にかかる電圧が０.３Ｖ以上であることを特徴とする演算増幅器。
【請求項７】
請求項６において、電源電圧が±２０Ｖあるいは正電源と負電源の差が４０Ｖ以上であることを特徴とする演算増幅器。
【請求項８】
請求項６において、前記差動対がモノリシックバイポーラトランジスタであることを特徴とする演算増幅器。
【請求項９】
請求項１において、前記差動対がモノリシックバイポーラトランジスタであることを特徴とする演算増幅器。
【請求項１０】
請求項１において、
その負荷がインダクタンス負荷であって、当該負荷を流れる電流を基準抵抗で検出し定電流制御を行う帰還回路を有することを特徴とする演算増幅器。
【請求項１１】
請求項１０において、
前記インダクタンス負荷に並列に接続した抵抗と、コンデンサおよび前記アクティブ負荷と、前記インバータのコレクタにより位相補償を行うことを特徴とする演算増幅器。
【請求項１２】
請求項１０において、
前記帰還回路が、反転増幅器形式であることを特徴とする演算増幅器。
【請求項１３】
電子源と、当該電子源から放出される電子ビームを偏向器と、当該偏向器に供給する信号を増幅する増幅器を備えた走査電子顕微鏡において、
前記増幅器は、差動対と当該差動対にカスコード接続されたベース接地増幅回路を含む初段増幅部と、当該初段増幅部に接続されると共に、エミッタフォロワと当該エミッタフォロワの定電流負荷回路を備えた二段目増幅部を備えていることを特徴とする走査電子顕微鏡。
【請求項１４】
請求項１３において、
ソースフォロア回路、又はエミッタフォロア回路を含む三段目増幅部を備えていることを特徴とする走査電子顕微鏡。
【請求項１】
差動対と、当該差動対にカスコード接続されたベース接地増幅回路と、アクティブ負荷を含む初段増幅部と、エミッタフォロア回路と定電流負荷回路を備えたインバータを含む２段目増幅部と、ソースフォロア回路又はエミッタフォロア回路を含む３段目増幅部を備えたことを特徴とする演算増幅器。
【請求項２】
請求項１において、
前記電流増幅部は、プッシュプルエミッタォロワおよびパワーＦＥＴソースフォロワの２段構成であることを特徴とする演算増幅器。
【請求項３】
請求項２において、
前記アクティブ負荷は、バラスト抵抗を有するワイドラー形カレントミラー回路であって、該バラスト抵抗にかかる電圧が０.３Ｖ 以上であることを特徴とする演算増幅器。
【請求項４】
請求項３において、
前記インバータのエミッタ負荷がダイオードであることを特徴とする演算増幅器。
【請求項５】
請求項２において、
前記差動対がモノリシックバイポーラトランジスタであることを特徴とする演算増幅器。
【請求項６】
請求項１において、
前記アクティブ負荷が、バラスト抵抗を有するワイドラー形カレントミラー回路であって、該バラスト抵抗にかかる電圧が０.３Ｖ以上であることを特徴とする演算増幅器。
【請求項７】
請求項６において、電源電圧が±２０Ｖあるいは正電源と負電源の差が４０Ｖ以上であることを特徴とする演算増幅器。
【請求項８】
請求項６において、前記差動対がモノリシックバイポーラトランジスタであることを特徴とする演算増幅器。
【請求項９】
請求項１において、前記差動対がモノリシックバイポーラトランジスタであることを特徴とする演算増幅器。
【請求項１０】
請求項１において、
その負荷がインダクタンス負荷であって、当該負荷を流れる電流を基準抵抗で検出し定電流制御を行う帰還回路を有することを特徴とする演算増幅器。
【請求項１１】
請求項１０において、
前記インダクタンス負荷に並列に接続した抵抗と、コンデンサおよび前記アクティブ負荷と、前記インバータのコレクタにより位相補償を行うことを特徴とする演算増幅器。
【請求項１２】
請求項１０において、
前記帰還回路が、反転増幅器形式であることを特徴とする演算増幅器。
【請求項１３】
電子源と、当該電子源から放出される電子ビームを偏向器と、当該偏向器に供給する信号を増幅する増幅器を備えた走査電子顕微鏡において、
前記増幅器は、差動対と当該差動対にカスコード接続されたベース接地増幅回路を含む初段増幅部と、当該初段増幅部に接続されると共に、エミッタフォロワと当該エミッタフォロワの定電流負荷回路を備えた二段目増幅部を備えていることを特徴とする走査電子顕微鏡。
【請求項１４】
請求項１３において、
ソースフォロア回路、又はエミッタフォロア回路を含む三段目増幅部を備えていることを特徴とする走査電子顕微鏡。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−１５０３８０（Ｐ２００７−１５０３８０Ａ）
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願番号】特願２００５−３３８０１１（Ｐ２００５−３３８０１１）
【出願日】平成１７年１１月２４日（２００５．１１．２４）
【出願人】（５０１３８７８３９）株式会社日立ハイテクノロジーズ (4,325)
【出願人】（０００２３３５５０）株式会社日立ハイテクサイエンスシステムズ (112)
【Ｆターム（参考）】
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願日】平成１７年１１月２４日（２００５．１１．２４）
【出願人】（５０１３８７８３９）株式会社日立ハイテクノロジーズ (4,325)
【出願人】（０００２３３５５０）株式会社日立ハイテクサイエンスシステムズ (112)
【Ｆターム（参考）】
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