炭化珪素半導体装置の製造方法
【課題】製造工程の途中でエピ膜厚を測定できる手段を提供する。
【解決手段】半導体基板１の表面にｎ型エピ層２を成膜すると、第１、第２の溝４ａ、４ｂの外側ではｎ型エピ層２が成膜されるが、これらの間となる突出部５の上にはｎ型エピ層２が成膜されない。このため、これらの高さの差、つまり段差を測定することにより、ｎ型エピ層２を測定することができる。すなわち、これら各部において、測定装置から測定対象の最表面までの距離を求め、その差を測定することにより、半導体基板１の表面に成長したｎ型エピ層２の膜厚を測定することが可能となる。
【解決手段】半導体基板１の表面にｎ型エピ層２を成膜すると、第１、第２の溝４ａ、４ｂの外側ではｎ型エピ層２が成膜されるが、これらの間となる突出部５の上にはｎ型エピ層２が成膜されない。このため、これらの高さの差、つまり段差を測定することにより、ｎ型エピ層２を測定することができる。すなわち、これら各部において、測定装置から測定対象の最表面までの距離を求め、その差を測定することにより、半導体基板１の表面に成長したｎ型エピ層２の膜厚を測定することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）からなる基板などに対してトレンチを形成し、そのトレンチ内にエピタキシャル（以下、エピという）膜を製造する炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
【０００３】
半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されており、ＳｉＣ半導体装置にも適用されている。例えば、ＳｉＣ半導体装置の場合、｛１１−２０｝面や｛１−１００｝面に平行な方向をチャネル形成面としたトレンチゲート構造のＭＯＳＦＥＴを製造することができる。
【０００４】
このようなトレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置において、トレンチゲート構造のＭＯＳＦＥＴの閾値、オン抵抗を制御する方法が特許文献１に提案されている。具体的には、ＳｉＣ基板に対してトレンチを形成したのち、トレンチの側面、つまりチャネル形成面にＳｉＣからなるｎ型エピ膜を形成することで、蓄積型チャネルを構成し、ｎ型エピ膜の膜厚や濃度を任意の値に設定することにより、閾値やオン抵抗を制御している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−１９９７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、トレンチ内へｎ型エピ膜を形成する場合、従来のエピ成長技術では、チャネル形成面であるトレンチ側壁にのみｎ型エピ層を形成することは難しく、トレンチ形状に沿って基板表面上、トレンチ側壁、トレンチ底部にエピ膜が成長してしまう。そして、トレンチゲート構造のＭＯＳＦＥＴでは、基板表面上に成長したエピ膜については、その下に配置されたｎ+型ソース領域やｐ型ベース領域と接続されるｐ+型コンタクト部をソース電極との電気的接続のために、除去しなければならない。仮に、エピ膜が完全に除去できずに残ってしまうとコンタクト抵抗が増大してしまい好ましくない。
【０００７】
一方、トレンチ側壁に形成されたエピ膜については、トレンチゲート構造のＭＯＳＦＥＴの閾値制御、移動度制御が適切に行われるように、設計通りの膜厚で形成する必要がある。
【０００８】
このように、基板表面上のエピ膜の除去を適切に行えるようにすること、および、トレンチ側壁に形成されるエピ膜の膜厚を設計通りにすることが重要である。
【０００９】
しかしながら、エピ膜の成長レートはバッチごとに微妙な誤差を生じたり、基板面内でのバラツキが存在するため、工程の途中でエピ膜厚の出来栄えを観察できるようにしなければ、適切な膜厚管理ができない。
【００１０】
本発明は上記点に鑑みて、トレンチ内にエピ膜を形成するＳｉＣ半導体装置の製造方法において、製造工程の途中でエピ膜厚を測定できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）の表面に対して、複数の溝（４）を形成することにより、該複数の溝（４）の間に、一方向を長手方向とし、かつ、エピ成長時の原子の表面マイグレーション量よりも小さな幅（Ｗｔ）を有する突出部（５）を含む膜厚測定用構造（３）を形成する工程と、半導体基板（１）の表面上およびトレンチ（１０）の底面や側面上に加えて、複数の溝（４）の底面や側面上にもエピ層（２）をエピ成長させる工程と、を含み、エピ成長させる工程では、半導体基板（１）の表面のうち膜厚測定用構造（３）とは異なる場所の上と膜厚測定用構造（３）に含まれる突出部（５）の上の段差を半導体基板（１）の表面上に形成されたエピ層（２）の膜厚として測定する工程を含んでいることを特徴としている。
【００１２】
このように、突出部（５）の幅（ｗｔ）をエピ成長時の原子の表面マイグレーション量よりも小さくすれば、突出部（５）の上にはエピ層（２）が成長しないようにできる。このため、半導体基板（１）の表面のうち膜厚測定用構造（３）とは異なる場所の上と膜厚測定用構造（３）に含まれる突出部（５）の上の段差を半導体基板（１）の表面上に形成されたエピ層（２）の膜厚として測定することができる。これにより、製造工程の途中で半導体基板（１）の表面上のエピ層（２）の膜厚を測定することができる。例えば、請求項７に記載したように、突出部（５）の幅（Ｗｔ）については、１μｍ以下に設定すれば良い。
【００１３】
請求項２に記載の発明では、エピ成長させる工程では、エピ層（２）を成長させているときの複数の溝（４）の間の幅から突出部（５）の幅（Ｗｔ）を差し引いた半分の値をトレンチ（１０）の側面に形成されたエピ層（２）の膜厚として測定する工程を含んでいることを特徴としている。
【００１４】
このように、エピ層（２）を成長させているときの複数の溝（４）の間の幅から突出部（５）の幅（Ｗｔ）を差し引いた半分の値をトレンチ（１０）の側面に形成されたエピ層（２）の膜厚とすることができる。これにより、トレンチ（１０）の側面に形成されたエピ層（２）の膜厚についても測定できる。
【００１５】
なお、複数の溝（４）の幅については任意であるが、請求項３に記載したように、エピ層（２）の膜厚測定に触針式段差計またはレーザ顕微鏡を用いる場合、複数の溝（４）の溝幅を触針式段差計のプローブ径またはレーザ顕微鏡のスポット径よりも大きくすれば良い。
【００１６】
請求項４に記載の発明では、膜厚測定用構造（３）を形成する工程では、複数の溝（４）として、互いに対向する辺を有する第１の溝（４ａ）と第２の溝（４ｂ）とを形成し、これら第１の溝（４ａ）と第２の溝（４ｂ）の間に突出部（５）を複数本並べて形成することを特徴としている。
【００１７】
このように、突出部（５）を複数本とすれば、幅狭な突出部（５）の強度を確保することが可能になるという効果が得られる。
【００１８】
請求項５に記載の発明では、膜厚測定用構造（３）を形成する工程では、突出部（５）の長手方向が互いに垂直とされた第１、第２膜厚測定用構造（３ａ、３ｂ）を形成することを特徴としている。
【００１９】
このような構造とした場合、ＳｉＣのようにエピ成長の成長レートに面方位依存性があったとしても、トレンチ（１０）の側面でのエピ成長の量を異なる２面それぞれにおいて測定することができる。このため、面方位依存性に対応して、側面上に形成されるエピ層（２）の膜厚をそれぞれ測定することができる。
【００２０】
請求項６に記載の発明では、膜厚測定用構造（３）を形成する工程では、突出部（５）を互いに垂直に交差する二辺にて構成された十字状に形成することを特徴としている。
【００２１】
このような構造にすれば、トレンチ（１０）の側面でのエピ成長の成長レートが面方位依存性によって異なっていたとしても、異なる２面それぞれにおいて、側面上に形成されるｎ型エピ層２の膜厚を測定することができる。また、１箇所に膜厚測定用構造（３）を形成すれば済むため、省スペース化が行えるし、１つの膜厚測定用構造（３）のみによって膜厚測定が行えるため、膜厚測定の簡略化を図ることが可能となる。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の製造方法においてエピ層の膜厚測定に用いる膜厚測定用構造の斜視図である。
【図２】（ａ）は、膜厚測定用構造の上面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。
【図３】（ａ）は、膜厚測定用構造にｎ型エピ層を成膜したときの上面図、（ｂ）は、（ａ）のＢ−Ｂ断面図である。
【図４】（ａ）は、エピ成長における成長条件と表面マイグレーション量との関係を示したグラフであり、（ｂ）、（ｃ）は表面マイグレーション量を変えたときのエピ成長の変化を示した断面図である。
【図５】（ａ）、（ｂ）は、ｎ型エピ層を成膜する前の膜厚測定用構造の様子を示した上面図および断面図、（ｃ）は、（ｂ）の断面においてｎ型エピ層を成膜した後の図である。
【図６】（ａ）は、本発明の第２実施形態にかかる膜厚測定用構造の上面図、（ｂ）は、（ａ）のＣ−Ｃ断面図、（ｃ）は、（ｂ）の断面においてｎ型エピ層を成膜した後の図である。
【図７】本発明の第３実施形態にかかる膜厚測定用構造が形成されたウェハ状態の半導体基板のイメージ図である。
【図８】（ａ）は、本発明の第４実施形態にかかる膜厚測定用構造が形成されたウェハ状態の半導体基板のイメージ図、（ｂ）は、（ａ）のＤ−Ｄ断面図（Ｅ−Ｅ断面図）である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２５】
（第１実施形態）
以下、本発明の第１実施形態について説明する。本実施形態は、ｎ型チャネルタイプのトレンチゲート構造の蓄積型ＭＯＳＦＥＴを有するＳｉＣ半導体装置として、ＳｉＣ基板に対してトレンチを形成し、トレンチ内に蓄積型チャネルを形成する場合に、本発明の一実施形態である製造方法を適用する場合について説明する。ただし、蓄積型ＭＯＳＦＥＴの構造に関しては特許文献１などに示される従来構造と同じであるため、この蓄積型チャネルを構成するｎ型エピ層の形成工程について、そのｎ型エピ層の膜厚を測定する手法と共に説明する。
【００２６】
図１および図２は、ＳｉＣからなる半導体基板１に対してｎ型エピ層２（図３参照）を成膜する前に、ｎ型エピ層２の膜厚を測定するために形成しておく膜厚測定用構造３を示したものであり、図１は膜厚測定用構造３の斜視図、図２（ａ）は膜厚測定用構造３の上面図、図２（ｂ）は図２（ａ）のＡ−Ａ断面図である。
【００２７】
図１および図２に示した膜厚測定用構造３は、蓄積型ＭＯＳＦＥＴを形成するウェハにおけるチップ形成領域以外の領域、例えばウェハの外縁部やスクライブ領域に形成されている。この膜厚測定用構造３を半導体基板１に形成した後でｎ型エピ層２を成膜するようにし、ｎ型エピ層２のうち膜厚測定用構造３に成膜される部分の膜厚を測定することにより、チップ内に成膜されたｎ型エピ層２の膜厚を測定する。
【００２８】
図１に示すように、膜厚測定用構造３は、互いに対向する一辺を有する複数の溝４によって構成されている。この複数の溝４は、半導体基板１に対して異方性エッチングを行うことにより形成されるが、蓄積型ＭＯＳＦＥＴにおけるトレンチゲート形成用のトレンチと同時に形成されることで、製造工程の増加無しで形成可能である。本実施形態では、複数の溝４は、図２（ａ）に示すように上面形状が四角形（本実施形態では正方形）となる第１、第２溝４ａ、４ｂにて構成され、第１溝４ａの一辺と第２溝４ｂの一辺とが等間隔とされることで、平行に向かい合うような配置とされている。
【００２９】
第１溝４ａと第２溝４ｂの間隔（以下、溝間幅という）、つまり第１溝４ａと第２溝４ｂの間に形成される突出部５の幅は、ｎ型エピ層２のエピ成長条件によって決まる表面マイグレーション量よりも小さく設定されている。具体的には、エピ成長条件は、温度、圧力、Ｃ／Ｓｉ比などによって設定され、これらによって表面マイグレーション量が決まり、例えば、突出部５の幅を１．０μｍ以下に設定すると、表面マイグレーション量よりも小さくすることができる。
【００３０】
第１溝４ａと第２溝４ｂの間に形成される突出部５の幅以外については、第１、第２溝４ａ、４ｂの幅に特に制約は無いが、膜厚測定を行うための測定装置の仕様に応じて設定されることになる。すなわち、測定装置として触針式段差計を用いる場合、そのプローブ径（例えばφ５０μｍ）よりも第１溝４ａと第２溝４ｂの各辺の寸法を大きくすることが必要である。また、測定装置としてレーザー顕微鏡を用いる場合、そのレーザースポット径（例えば、波長４０８ｎｍの紫色光レーザースポット径はφ１．０μｍ〜３．０μｍ）よりも第１溝４ａと第２溝４ｂの各辺の寸法を大きくすることが必要である。
【００３１】
また、第１溝４ａと第２溝４ｂの深さについては、これら第１溝４ａと第２溝４ｂの側面えのエピ成長が行われるように突出部５の幅よりも大きくしてある。
【００３２】
このように構成した膜厚測定用構造３を用いてｎ型エピ層２の膜厚測定を行う。図３は、チップ形成領域における蓄積型ＭＯＳＦＥＴのトレンチゲート形成用のトレンチ内と共に、チップ形成領域以外の領域に配置された膜厚測定用構造３を構成する複数の溝４内にもｎ型エピ層２を成膜したときの様子を示しており、図３（ａ）は膜厚測定用構造３にｎ型エピ層２を成膜したときの上面図、図３（ｂ）は図３（ａ）のＢ−Ｂ断面図である。
【００３３】
図３に示したように、ｎ型エピ層２をエピ成長させた場合、第１、第２の溝４ａ、４ｂの底面上および側面上にエピ成長すると共に、第１、第２の溝４ａ、４ｂよりも外側において半導体基板１の表面上にもエピ成長する。しかしながら、第１の溝４ａと第２の溝４ｂの間、つまり突出部５の上においては、ほとんどエピ成長しない。このメカニズムについて、図４を参照して説明する。
【００３４】
図４（ａ）は、エピ成長における成長条件と表面マイグレーション量との関係を示したグラフであり、図４（ｂ）、（ｃ）は表面マイグレーション量を変えたときのエピ成長の変化を示した断面図である。
【００３５】
図４（ａ）に示すように、エピ成長における成長条件として、温度、圧力、Ｃ／Ｓｉ比を変えると、それに応じて表面マイグレーション量が変化する。すなわち、温度の上昇もしくは圧力の上昇に伴って表面マイグレーション量は増加し、Ｃ／Ｓｉ比の増加に伴って表面マイグレーション量が減少する。そして、エピ成長での標準的な成長条件の範囲の中から温度、圧力およびＣ／Ｓｉ比を選択し、それと対応する表面マイグレーション量をＸ（図中では参考的な値としてＸを示してある）として、その表面マイグレーション量Ｘよりも突出部５の幅Ｗｔを狭めた場合と広げた場合それぞれについて実験した。その成長結果を図示したのが、それぞれ、図４（ｂ）、（ｃ）である。
【００３６】
これら図４（ｂ）、（ｃ）を確認すると分かるように、表面マイグレーション量Ｘよりも突出部５の幅Ｗｔが広いと、各溝４の間においても半導体基板１の表面上（突出部５の上）にｎ型エピ層２が成長するが、表面マイグレーション量Ｘよりも突出部５の幅Ｗｔが狭いと、各溝４の間において半導体基板１の表面上にｎ型エピ層２が成長していない。これは、原子の表面マイグレーション量Ｘよりも突出部５の幅Ｗｔが狭いと、原子のマイグレーションにより、各溝４の間に原子が留まらずエピ成長が生じなくなるが、表面マイグレーション量Ｘよりも突出部５の幅Ｗｔが広いと、原子のマイグレーションが止まり、各溝４の間に原子が留まってエピ成長が生じていると考えられる。
【００３７】
したがって、この現象を利用して、半導体基板１の表面に形成されたｎ型エピ層２の膜厚測定を行う。さらに、溝間幅および突出部５の幅Ｗｔに基づいて、これら各溝４内の側面に形成されたｎ型エピ層２の膜厚測定も行う。図５を参照して、それらの測定手法について説明する。
【００３８】
図５（ａ）、（ｂ）は、ｎ型エピ層２を成膜する前の膜厚測定用構造３の様子を示した上面図および断面図であり、図２（ａ）、（ｂ）に対応した図である。また、図５（ｃ）は、ｎ型エピ層２を成膜した後の断面図であり、図３（ｂ）に対応した図である。
【００３９】
図５（ａ）、（ｂ）の状態では、半導体基板１の表面にも第１、第２の溝４ａ、４ｂの側面にもｎ型エピ層２が成膜されていないため、第１、第２の溝４ａ、４ｂの外側でもこれらの間（突出部５の上）においても、測定対象（この状態では半導体基板１）の最表面の高さ、すなわち測定装置からの距離は変わらず、段差が無い状態であり、また、溝間幅も突出部５の幅Ｗｔとなっている。
【００４０】
これに対して、ｎ型エピ層２を成膜して図５（ｃ）の状態になると、第１、第２の溝４ａ、４ｂの外側ではｎ型エピ層２が成膜されるが、これらの間となる突出部５の上にはｎ型エピ層２が成膜されない。このため、これらの高さの差、つまり段差を測定することにより、ｎ型エピ層２を測定することができる。すなわち、これら各部において、測定装置から測定対象の最表面までの距離を求め、その差を測定することにより、半導体基板１の表面に成長したｎ型エピ層２の膜厚を測定することが可能となる。
【００４１】
同様に、第１、第２の溝４ａ、４ｂの間において、突出部５の側面を含む各側面にｎ型エピ層２が形成される。このとき、突出部５の側面にｎ型エピ層２が成長することから、溝間幅が最初に設定した突出部５の幅Ｗｔに対してｎ型エピ層２の膜厚２層分だけ広がる。このため、ｎ型エピ層２の成長後の溝間幅からｎ型エピ層２の成長前に予め設定しておいた突出部５の幅Ｗｔを差し引いた半分の値が溝側面に成長したｎ型エピ層２の膜厚となる。この膜厚は、トレンチゲート形成用のトレンチの側面に成長したｎ型エピ層２の膜厚と等しい。
【００４２】
このようにすれば、半導体基板１の表面に成長したｎ型エピ層２の膜厚も、トレンチの側面に成長したｎ型エピ層２の膜厚も、両方共に、製造工程の途中で測定することが可能となる。
【００４３】
そして、蓄積型ＭＯＳＦＥＴに関しては、トレンチゲート形成用のトレンチの側面に形成されたｎ型エピ層２の膜厚が所望値になった時点でｎ型エピ層２の成膜をやめると共に、そのときの半導体基板１の表面に形成されたｎ型エピ層２の膜厚を測定しておく。その後、基板表面上に形成されたｎ型エピ層２を除去して図示しないｎ+型ソース領域やｐ型ベース領域と接続されるｐ+型コンタクト部を露出させる際に、測定しておいた膜厚分、基板表面上のｎ型エピ層２を除去するようにすれば、ｎ型エピ層２を残すことなく的確に除去できる。このため、この後形成される図示しないソース電極との電気的接続を行う場合に、コンタクト抵抗が増大するなどの問題が生じないようにできる。したがって、特性の良好な蓄積型ＭＯＳＦＥＴを製造することが可能となる。
【００４４】
以上説明したように、本実施形態によれば、半導体基板１の表面に成長したｎ型エピ層２の膜厚も、トレンチの側面に成長したｎ型エピ層２の膜厚も、両方共に、製造工程の途中で測定することが可能となる。このため、非破壊かつＳｉＣ半導体装置の製造工程の途中で基板表面上のｎ型エピ層２の膜厚測定およびトレンチの側面でのｎ型エピ層２の膜厚測定を行うことが可能となる。
【００４５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態に対して膜厚測定用構造３の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４６】
図６（ａ）は本実施形態にかかる膜厚測定用構造３の上面図、図６（ｂ）は図６（ａ）のＣ−Ｃ断面図、図６（ｃ）は図６（ｂ）の断面においてｎ型エピ層２を成膜した後の図である。
【００４７】
図６（ａ）、（ｂ）に示すように、本実施形態では、第１の溝４ａと第２の溝４ｂとの間の突出部５を複数（本実施形態では２本）にし、各突出部５を平行に並べて配置している。各突出部５の幅Ｗｔについては、第１実施形態と同様であり、例えば１．０μｍ以下に設定されている。また、各突出部５の間隔は、各突出部５の間が後で成長させるｎ型エピ層２によって埋め尽くされてしまわないように、ｎ型エピ層２の予定膜厚の２倍以上に設定してある。なお、各突出部５の間は第１、第２の溝４ａ、４ｂと比較して狭いため、これらの間に成長するｎ型エピ層２の膜厚は第１、第２の溝４ａ、４ｂの側面に形成されるｎ型エピ層２の膜厚よりも小さく、それを見込んで各突出部５の間隔を設定すれば良い。
【００４８】
このような構造の場合でも、ｎ型エピ層２を成膜したときに、各突出部５の上にはｎ型エピ層２が成長しないため、半導体基板１の表面に形成されたｎ型エピ層２の表面と突出部５との段差を測定することで、基板表面上のｎ型エピ層２の膜厚を測定することができる。また、溝間幅については、突出部５を複数にしても予め決められるため、ｎ型エピ層２を成長させた後の溝間幅から、ｎ型エピ層２を成長させる前の溝間幅を差し引いた半分の値が溝側面に成長したｎ型エピ層２の膜厚となる。
【００４９】
このように、突出部５を複数にしても、上記第１実施形態と同様の効果を得ることができる。さらに、突出部５を並列に複数並べることにより、幅狭な突出部５の強度を確保することが可能になるという効果も得られる。
【００５０】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態に対して膜厚測定用構造３の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５１】
本実施形態では、エピ成長における成長レートの面方位依存性を考慮して、膜厚測定用構造３を２つ形成したものである。図７は、本実施形態にかかる膜厚測定用構造３が形成されたウェハ状態の半導体基板１のイメージ図である。なお、本図では、膜厚測定用構造３を拡大して記載してある。
【００５２】
この図に示されるように、半導体基板１の表面において蓄積型ＭＯＳＦＥＴのトレンチゲート形成用のトレンチ１０が一方向を長手方向として延設されている場合、その延設方向と突出部５の長手方向とが平行になるように配置した第１膜厚測定用構造３ａと、その延設方向と突出部５の長手方向とが垂直になるように配置した第２膜厚測定用構造３ｂとを形成している。第１、第２膜厚測定用構造３ａ、３ｂそれぞれに含まれる第１、第２の溝４ａ、４ｂや突出部５の寸法関係については、第１実施形態と同様である。
【００５３】
このような構造とした場合、ＳｉＣのようにエピ成長の成長レートに面方位依存性があったとしても、トレンチ１０の側面でのエピ成長の量を異なる２面それぞれにおいて測定することができる。このため、面方位依存性に対応して、側面上に形成されるｎ型エピ層２の膜厚をそれぞれ測定することができる。
【００５４】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態と同様の効果を１つの膜厚測定用構造３にて得られるようにしたものである。
【００５５】
図８（ａ）は、本実施形態にかかる膜厚測定用構造３が形成された半導体基板１のイメージ図である。なお、本図では、膜厚測定用構造３を拡大して記載してある。また、図８（ｂ）は、図８（ａ）の断面図である。ただし、図８（ａ）のＤ−Ｄ断面もＥ−Ｅ断面も同じであるため、１つの図のみ示してある。
【００５６】
図８（ａ）、（ｂ）に示すように、複数の溝４を４つ備え、各溝４を四角形（本実施形態では正方形）にて構成すると共に、各溝４の１つの角部を突き合わせることにより、突出部５が十字状となるようにしている。つまり、突出部５は、トレンチ１０の長手方向と同方向に延設された一辺と、それに対して垂直な方向に延設された他の一辺が交差することで十字状とされている。各辺の幅は、第１実施形態と同様の条件とされ、例えば１μｍ以下に設定されている。
【００５７】
このような構造にすれば、トレンチ１０の側面でのエピ成長の成長レートが面方位依存性によって異なっていたとしても、異なる２面それぞれにおいて、側面上に形成されるｎ型エピ層２の膜厚を測定することができる。また、１箇所に膜厚測定用構造３を形成すれば済むため、省スペース化が行えるし、１つの膜厚測定用構造３のみによって膜厚測定が行えるため、膜厚測定の簡略化を図ることが可能となる。
【００５８】
（他の実施形態）
上記実施形態では、突出部５を形成するための複数の溝４を四角形としたが、突出部５が表面マイグレーション量よりも小さな幅で形成されてさえいれば、必ずしも四角形とする必要は無い。
【符号の説明】
【００５９】
１ 半導体基板
２ ｎ型エピ層
３ 膜厚測定用構造
４ 複数の溝
４ａ 第１の溝
４ｂ 第２の溝
５ 突出部
１０ トレンチ
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）からなる基板などに対してトレンチを形成し、そのトレンチ内にエピタキシャル（以下、エピという）膜を製造する炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
【０００３】
半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されており、ＳｉＣ半導体装置にも適用されている。例えば、ＳｉＣ半導体装置の場合、｛１１−２０｝面や｛１−１００｝面に平行な方向をチャネル形成面としたトレンチゲート構造のＭＯＳＦＥＴを製造することができる。
【０００４】
このようなトレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置において、トレンチゲート構造のＭＯＳＦＥＴの閾値、オン抵抗を制御する方法が特許文献１に提案されている。具体的には、ＳｉＣ基板に対してトレンチを形成したのち、トレンチの側面、つまりチャネル形成面にＳｉＣからなるｎ型エピ膜を形成することで、蓄積型チャネルを構成し、ｎ型エピ膜の膜厚や濃度を任意の値に設定することにより、閾値やオン抵抗を制御している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−１９９７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、トレンチ内へｎ型エピ膜を形成する場合、従来のエピ成長技術では、チャネル形成面であるトレンチ側壁にのみｎ型エピ層を形成することは難しく、トレンチ形状に沿って基板表面上、トレンチ側壁、トレンチ底部にエピ膜が成長してしまう。そして、トレンチゲート構造のＭＯＳＦＥＴでは、基板表面上に成長したエピ膜については、その下に配置されたｎ+型ソース領域やｐ型ベース領域と接続されるｐ+型コンタクト部をソース電極との電気的接続のために、除去しなければならない。仮に、エピ膜が完全に除去できずに残ってしまうとコンタクト抵抗が増大してしまい好ましくない。
【０００７】
一方、トレンチ側壁に形成されたエピ膜については、トレンチゲート構造のＭＯＳＦＥＴの閾値制御、移動度制御が適切に行われるように、設計通りの膜厚で形成する必要がある。
【０００８】
このように、基板表面上のエピ膜の除去を適切に行えるようにすること、および、トレンチ側壁に形成されるエピ膜の膜厚を設計通りにすることが重要である。
【０００９】
しかしながら、エピ膜の成長レートはバッチごとに微妙な誤差を生じたり、基板面内でのバラツキが存在するため、工程の途中でエピ膜厚の出来栄えを観察できるようにしなければ、適切な膜厚管理ができない。
【００１０】
本発明は上記点に鑑みて、トレンチ内にエピ膜を形成するＳｉＣ半導体装置の製造方法において、製造工程の途中でエピ膜厚を測定できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）の表面に対して、複数の溝（４）を形成することにより、該複数の溝（４）の間に、一方向を長手方向とし、かつ、エピ成長時の原子の表面マイグレーション量よりも小さな幅（Ｗｔ）を有する突出部（５）を含む膜厚測定用構造（３）を形成する工程と、半導体基板（１）の表面上およびトレンチ（１０）の底面や側面上に加えて、複数の溝（４）の底面や側面上にもエピ層（２）をエピ成長させる工程と、を含み、エピ成長させる工程では、半導体基板（１）の表面のうち膜厚測定用構造（３）とは異なる場所の上と膜厚測定用構造（３）に含まれる突出部（５）の上の段差を半導体基板（１）の表面上に形成されたエピ層（２）の膜厚として測定する工程を含んでいることを特徴としている。
【００１２】
このように、突出部（５）の幅（ｗｔ）をエピ成長時の原子の表面マイグレーション量よりも小さくすれば、突出部（５）の上にはエピ層（２）が成長しないようにできる。このため、半導体基板（１）の表面のうち膜厚測定用構造（３）とは異なる場所の上と膜厚測定用構造（３）に含まれる突出部（５）の上の段差を半導体基板（１）の表面上に形成されたエピ層（２）の膜厚として測定することができる。これにより、製造工程の途中で半導体基板（１）の表面上のエピ層（２）の膜厚を測定することができる。例えば、請求項７に記載したように、突出部（５）の幅（Ｗｔ）については、１μｍ以下に設定すれば良い。
【００１３】
請求項２に記載の発明では、エピ成長させる工程では、エピ層（２）を成長させているときの複数の溝（４）の間の幅から突出部（５）の幅（Ｗｔ）を差し引いた半分の値をトレンチ（１０）の側面に形成されたエピ層（２）の膜厚として測定する工程を含んでいることを特徴としている。
【００１４】
このように、エピ層（２）を成長させているときの複数の溝（４）の間の幅から突出部（５）の幅（Ｗｔ）を差し引いた半分の値をトレンチ（１０）の側面に形成されたエピ層（２）の膜厚とすることができる。これにより、トレンチ（１０）の側面に形成されたエピ層（２）の膜厚についても測定できる。
【００１５】
なお、複数の溝（４）の幅については任意であるが、請求項３に記載したように、エピ層（２）の膜厚測定に触針式段差計またはレーザ顕微鏡を用いる場合、複数の溝（４）の溝幅を触針式段差計のプローブ径またはレーザ顕微鏡のスポット径よりも大きくすれば良い。
【００１６】
請求項４に記載の発明では、膜厚測定用構造（３）を形成する工程では、複数の溝（４）として、互いに対向する辺を有する第１の溝（４ａ）と第２の溝（４ｂ）とを形成し、これら第１の溝（４ａ）と第２の溝（４ｂ）の間に突出部（５）を複数本並べて形成することを特徴としている。
【００１７】
このように、突出部（５）を複数本とすれば、幅狭な突出部（５）の強度を確保することが可能になるという効果が得られる。
【００１８】
請求項５に記載の発明では、膜厚測定用構造（３）を形成する工程では、突出部（５）の長手方向が互いに垂直とされた第１、第２膜厚測定用構造（３ａ、３ｂ）を形成することを特徴としている。
【００１９】
このような構造とした場合、ＳｉＣのようにエピ成長の成長レートに面方位依存性があったとしても、トレンチ（１０）の側面でのエピ成長の量を異なる２面それぞれにおいて測定することができる。このため、面方位依存性に対応して、側面上に形成されるエピ層（２）の膜厚をそれぞれ測定することができる。
【００２０】
請求項６に記載の発明では、膜厚測定用構造（３）を形成する工程では、突出部（５）を互いに垂直に交差する二辺にて構成された十字状に形成することを特徴としている。
【００２１】
このような構造にすれば、トレンチ（１０）の側面でのエピ成長の成長レートが面方位依存性によって異なっていたとしても、異なる２面それぞれにおいて、側面上に形成されるｎ型エピ層２の膜厚を測定することができる。また、１箇所に膜厚測定用構造（３）を形成すれば済むため、省スペース化が行えるし、１つの膜厚測定用構造（３）のみによって膜厚測定が行えるため、膜厚測定の簡略化を図ることが可能となる。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の製造方法においてエピ層の膜厚測定に用いる膜厚測定用構造の斜視図である。
【図２】（ａ）は、膜厚測定用構造の上面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。
【図３】（ａ）は、膜厚測定用構造にｎ型エピ層を成膜したときの上面図、（ｂ）は、（ａ）のＢ−Ｂ断面図である。
【図４】（ａ）は、エピ成長における成長条件と表面マイグレーション量との関係を示したグラフであり、（ｂ）、（ｃ）は表面マイグレーション量を変えたときのエピ成長の変化を示した断面図である。
【図５】（ａ）、（ｂ）は、ｎ型エピ層を成膜する前の膜厚測定用構造の様子を示した上面図および断面図、（ｃ）は、（ｂ）の断面においてｎ型エピ層を成膜した後の図である。
【図６】（ａ）は、本発明の第２実施形態にかかる膜厚測定用構造の上面図、（ｂ）は、（ａ）のＣ−Ｃ断面図、（ｃ）は、（ｂ）の断面においてｎ型エピ層を成膜した後の図である。
【図７】本発明の第３実施形態にかかる膜厚測定用構造が形成されたウェハ状態の半導体基板のイメージ図である。
【図８】（ａ）は、本発明の第４実施形態にかかる膜厚測定用構造が形成されたウェハ状態の半導体基板のイメージ図、（ｂ）は、（ａ）のＤ−Ｄ断面図（Ｅ−Ｅ断面図）である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２５】
（第１実施形態）
以下、本発明の第１実施形態について説明する。本実施形態は、ｎ型チャネルタイプのトレンチゲート構造の蓄積型ＭＯＳＦＥＴを有するＳｉＣ半導体装置として、ＳｉＣ基板に対してトレンチを形成し、トレンチ内に蓄積型チャネルを形成する場合に、本発明の一実施形態である製造方法を適用する場合について説明する。ただし、蓄積型ＭＯＳＦＥＴの構造に関しては特許文献１などに示される従来構造と同じであるため、この蓄積型チャネルを構成するｎ型エピ層の形成工程について、そのｎ型エピ層の膜厚を測定する手法と共に説明する。
【００２６】
図１および図２は、ＳｉＣからなる半導体基板１に対してｎ型エピ層２（図３参照）を成膜する前に、ｎ型エピ層２の膜厚を測定するために形成しておく膜厚測定用構造３を示したものであり、図１は膜厚測定用構造３の斜視図、図２（ａ）は膜厚測定用構造３の上面図、図２（ｂ）は図２（ａ）のＡ−Ａ断面図である。
【００２７】
図１および図２に示した膜厚測定用構造３は、蓄積型ＭＯＳＦＥＴを形成するウェハにおけるチップ形成領域以外の領域、例えばウェハの外縁部やスクライブ領域に形成されている。この膜厚測定用構造３を半導体基板１に形成した後でｎ型エピ層２を成膜するようにし、ｎ型エピ層２のうち膜厚測定用構造３に成膜される部分の膜厚を測定することにより、チップ内に成膜されたｎ型エピ層２の膜厚を測定する。
【００２８】
図１に示すように、膜厚測定用構造３は、互いに対向する一辺を有する複数の溝４によって構成されている。この複数の溝４は、半導体基板１に対して異方性エッチングを行うことにより形成されるが、蓄積型ＭＯＳＦＥＴにおけるトレンチゲート形成用のトレンチと同時に形成されることで、製造工程の増加無しで形成可能である。本実施形態では、複数の溝４は、図２（ａ）に示すように上面形状が四角形（本実施形態では正方形）となる第１、第２溝４ａ、４ｂにて構成され、第１溝４ａの一辺と第２溝４ｂの一辺とが等間隔とされることで、平行に向かい合うような配置とされている。
【００２９】
第１溝４ａと第２溝４ｂの間隔（以下、溝間幅という）、つまり第１溝４ａと第２溝４ｂの間に形成される突出部５の幅は、ｎ型エピ層２のエピ成長条件によって決まる表面マイグレーション量よりも小さく設定されている。具体的には、エピ成長条件は、温度、圧力、Ｃ／Ｓｉ比などによって設定され、これらによって表面マイグレーション量が決まり、例えば、突出部５の幅を１．０μｍ以下に設定すると、表面マイグレーション量よりも小さくすることができる。
【００３０】
第１溝４ａと第２溝４ｂの間に形成される突出部５の幅以外については、第１、第２溝４ａ、４ｂの幅に特に制約は無いが、膜厚測定を行うための測定装置の仕様に応じて設定されることになる。すなわち、測定装置として触針式段差計を用いる場合、そのプローブ径（例えばφ５０μｍ）よりも第１溝４ａと第２溝４ｂの各辺の寸法を大きくすることが必要である。また、測定装置としてレーザー顕微鏡を用いる場合、そのレーザースポット径（例えば、波長４０８ｎｍの紫色光レーザースポット径はφ１．０μｍ〜３．０μｍ）よりも第１溝４ａと第２溝４ｂの各辺の寸法を大きくすることが必要である。
【００３１】
また、第１溝４ａと第２溝４ｂの深さについては、これら第１溝４ａと第２溝４ｂの側面えのエピ成長が行われるように突出部５の幅よりも大きくしてある。
【００３２】
このように構成した膜厚測定用構造３を用いてｎ型エピ層２の膜厚測定を行う。図３は、チップ形成領域における蓄積型ＭＯＳＦＥＴのトレンチゲート形成用のトレンチ内と共に、チップ形成領域以外の領域に配置された膜厚測定用構造３を構成する複数の溝４内にもｎ型エピ層２を成膜したときの様子を示しており、図３（ａ）は膜厚測定用構造３にｎ型エピ層２を成膜したときの上面図、図３（ｂ）は図３（ａ）のＢ−Ｂ断面図である。
【００３３】
図３に示したように、ｎ型エピ層２をエピ成長させた場合、第１、第２の溝４ａ、４ｂの底面上および側面上にエピ成長すると共に、第１、第２の溝４ａ、４ｂよりも外側において半導体基板１の表面上にもエピ成長する。しかしながら、第１の溝４ａと第２の溝４ｂの間、つまり突出部５の上においては、ほとんどエピ成長しない。このメカニズムについて、図４を参照して説明する。
【００３４】
図４（ａ）は、エピ成長における成長条件と表面マイグレーション量との関係を示したグラフであり、図４（ｂ）、（ｃ）は表面マイグレーション量を変えたときのエピ成長の変化を示した断面図である。
【００３５】
図４（ａ）に示すように、エピ成長における成長条件として、温度、圧力、Ｃ／Ｓｉ比を変えると、それに応じて表面マイグレーション量が変化する。すなわち、温度の上昇もしくは圧力の上昇に伴って表面マイグレーション量は増加し、Ｃ／Ｓｉ比の増加に伴って表面マイグレーション量が減少する。そして、エピ成長での標準的な成長条件の範囲の中から温度、圧力およびＣ／Ｓｉ比を選択し、それと対応する表面マイグレーション量をＸ（図中では参考的な値としてＸを示してある）として、その表面マイグレーション量Ｘよりも突出部５の幅Ｗｔを狭めた場合と広げた場合それぞれについて実験した。その成長結果を図示したのが、それぞれ、図４（ｂ）、（ｃ）である。
【００３６】
これら図４（ｂ）、（ｃ）を確認すると分かるように、表面マイグレーション量Ｘよりも突出部５の幅Ｗｔが広いと、各溝４の間においても半導体基板１の表面上（突出部５の上）にｎ型エピ層２が成長するが、表面マイグレーション量Ｘよりも突出部５の幅Ｗｔが狭いと、各溝４の間において半導体基板１の表面上にｎ型エピ層２が成長していない。これは、原子の表面マイグレーション量Ｘよりも突出部５の幅Ｗｔが狭いと、原子のマイグレーションにより、各溝４の間に原子が留まらずエピ成長が生じなくなるが、表面マイグレーション量Ｘよりも突出部５の幅Ｗｔが広いと、原子のマイグレーションが止まり、各溝４の間に原子が留まってエピ成長が生じていると考えられる。
【００３７】
したがって、この現象を利用して、半導体基板１の表面に形成されたｎ型エピ層２の膜厚測定を行う。さらに、溝間幅および突出部５の幅Ｗｔに基づいて、これら各溝４内の側面に形成されたｎ型エピ層２の膜厚測定も行う。図５を参照して、それらの測定手法について説明する。
【００３８】
図５（ａ）、（ｂ）は、ｎ型エピ層２を成膜する前の膜厚測定用構造３の様子を示した上面図および断面図であり、図２（ａ）、（ｂ）に対応した図である。また、図５（ｃ）は、ｎ型エピ層２を成膜した後の断面図であり、図３（ｂ）に対応した図である。
【００３９】
図５（ａ）、（ｂ）の状態では、半導体基板１の表面にも第１、第２の溝４ａ、４ｂの側面にもｎ型エピ層２が成膜されていないため、第１、第２の溝４ａ、４ｂの外側でもこれらの間（突出部５の上）においても、測定対象（この状態では半導体基板１）の最表面の高さ、すなわち測定装置からの距離は変わらず、段差が無い状態であり、また、溝間幅も突出部５の幅Ｗｔとなっている。
【００４０】
これに対して、ｎ型エピ層２を成膜して図５（ｃ）の状態になると、第１、第２の溝４ａ、４ｂの外側ではｎ型エピ層２が成膜されるが、これらの間となる突出部５の上にはｎ型エピ層２が成膜されない。このため、これらの高さの差、つまり段差を測定することにより、ｎ型エピ層２を測定することができる。すなわち、これら各部において、測定装置から測定対象の最表面までの距離を求め、その差を測定することにより、半導体基板１の表面に成長したｎ型エピ層２の膜厚を測定することが可能となる。
【００４１】
同様に、第１、第２の溝４ａ、４ｂの間において、突出部５の側面を含む各側面にｎ型エピ層２が形成される。このとき、突出部５の側面にｎ型エピ層２が成長することから、溝間幅が最初に設定した突出部５の幅Ｗｔに対してｎ型エピ層２の膜厚２層分だけ広がる。このため、ｎ型エピ層２の成長後の溝間幅からｎ型エピ層２の成長前に予め設定しておいた突出部５の幅Ｗｔを差し引いた半分の値が溝側面に成長したｎ型エピ層２の膜厚となる。この膜厚は、トレンチゲート形成用のトレンチの側面に成長したｎ型エピ層２の膜厚と等しい。
【００４２】
このようにすれば、半導体基板１の表面に成長したｎ型エピ層２の膜厚も、トレンチの側面に成長したｎ型エピ層２の膜厚も、両方共に、製造工程の途中で測定することが可能となる。
【００４３】
そして、蓄積型ＭＯＳＦＥＴに関しては、トレンチゲート形成用のトレンチの側面に形成されたｎ型エピ層２の膜厚が所望値になった時点でｎ型エピ層２の成膜をやめると共に、そのときの半導体基板１の表面に形成されたｎ型エピ層２の膜厚を測定しておく。その後、基板表面上に形成されたｎ型エピ層２を除去して図示しないｎ+型ソース領域やｐ型ベース領域と接続されるｐ+型コンタクト部を露出させる際に、測定しておいた膜厚分、基板表面上のｎ型エピ層２を除去するようにすれば、ｎ型エピ層２を残すことなく的確に除去できる。このため、この後形成される図示しないソース電極との電気的接続を行う場合に、コンタクト抵抗が増大するなどの問題が生じないようにできる。したがって、特性の良好な蓄積型ＭＯＳＦＥＴを製造することが可能となる。
【００４４】
以上説明したように、本実施形態によれば、半導体基板１の表面に成長したｎ型エピ層２の膜厚も、トレンチの側面に成長したｎ型エピ層２の膜厚も、両方共に、製造工程の途中で測定することが可能となる。このため、非破壊かつＳｉＣ半導体装置の製造工程の途中で基板表面上のｎ型エピ層２の膜厚測定およびトレンチの側面でのｎ型エピ層２の膜厚測定を行うことが可能となる。
【００４５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態に対して膜厚測定用構造３の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４６】
図６（ａ）は本実施形態にかかる膜厚測定用構造３の上面図、図６（ｂ）は図６（ａ）のＣ−Ｃ断面図、図６（ｃ）は図６（ｂ）の断面においてｎ型エピ層２を成膜した後の図である。
【００４７】
図６（ａ）、（ｂ）に示すように、本実施形態では、第１の溝４ａと第２の溝４ｂとの間の突出部５を複数（本実施形態では２本）にし、各突出部５を平行に並べて配置している。各突出部５の幅Ｗｔについては、第１実施形態と同様であり、例えば１．０μｍ以下に設定されている。また、各突出部５の間隔は、各突出部５の間が後で成長させるｎ型エピ層２によって埋め尽くされてしまわないように、ｎ型エピ層２の予定膜厚の２倍以上に設定してある。なお、各突出部５の間は第１、第２の溝４ａ、４ｂと比較して狭いため、これらの間に成長するｎ型エピ層２の膜厚は第１、第２の溝４ａ、４ｂの側面に形成されるｎ型エピ層２の膜厚よりも小さく、それを見込んで各突出部５の間隔を設定すれば良い。
【００４８】
このような構造の場合でも、ｎ型エピ層２を成膜したときに、各突出部５の上にはｎ型エピ層２が成長しないため、半導体基板１の表面に形成されたｎ型エピ層２の表面と突出部５との段差を測定することで、基板表面上のｎ型エピ層２の膜厚を測定することができる。また、溝間幅については、突出部５を複数にしても予め決められるため、ｎ型エピ層２を成長させた後の溝間幅から、ｎ型エピ層２を成長させる前の溝間幅を差し引いた半分の値が溝側面に成長したｎ型エピ層２の膜厚となる。
【００４９】
このように、突出部５を複数にしても、上記第１実施形態と同様の効果を得ることができる。さらに、突出部５を並列に複数並べることにより、幅狭な突出部５の強度を確保することが可能になるという効果も得られる。
【００５０】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態に対して膜厚測定用構造３の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５１】
本実施形態では、エピ成長における成長レートの面方位依存性を考慮して、膜厚測定用構造３を２つ形成したものである。図７は、本実施形態にかかる膜厚測定用構造３が形成されたウェハ状態の半導体基板１のイメージ図である。なお、本図では、膜厚測定用構造３を拡大して記載してある。
【００５２】
この図に示されるように、半導体基板１の表面において蓄積型ＭＯＳＦＥＴのトレンチゲート形成用のトレンチ１０が一方向を長手方向として延設されている場合、その延設方向と突出部５の長手方向とが平行になるように配置した第１膜厚測定用構造３ａと、その延設方向と突出部５の長手方向とが垂直になるように配置した第２膜厚測定用構造３ｂとを形成している。第１、第２膜厚測定用構造３ａ、３ｂそれぞれに含まれる第１、第２の溝４ａ、４ｂや突出部５の寸法関係については、第１実施形態と同様である。
【００５３】
このような構造とした場合、ＳｉＣのようにエピ成長の成長レートに面方位依存性があったとしても、トレンチ１０の側面でのエピ成長の量を異なる２面それぞれにおいて測定することができる。このため、面方位依存性に対応して、側面上に形成されるｎ型エピ層２の膜厚をそれぞれ測定することができる。
【００５４】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態と同様の効果を１つの膜厚測定用構造３にて得られるようにしたものである。
【００５５】
図８（ａ）は、本実施形態にかかる膜厚測定用構造３が形成された半導体基板１のイメージ図である。なお、本図では、膜厚測定用構造３を拡大して記載してある。また、図８（ｂ）は、図８（ａ）の断面図である。ただし、図８（ａ）のＤ−Ｄ断面もＥ−Ｅ断面も同じであるため、１つの図のみ示してある。
【００５６】
図８（ａ）、（ｂ）に示すように、複数の溝４を４つ備え、各溝４を四角形（本実施形態では正方形）にて構成すると共に、各溝４の１つの角部を突き合わせることにより、突出部５が十字状となるようにしている。つまり、突出部５は、トレンチ１０の長手方向と同方向に延設された一辺と、それに対して垂直な方向に延設された他の一辺が交差することで十字状とされている。各辺の幅は、第１実施形態と同様の条件とされ、例えば１μｍ以下に設定されている。
【００５７】
このような構造にすれば、トレンチ１０の側面でのエピ成長の成長レートが面方位依存性によって異なっていたとしても、異なる２面それぞれにおいて、側面上に形成されるｎ型エピ層２の膜厚を測定することができる。また、１箇所に膜厚測定用構造３を形成すれば済むため、省スペース化が行えるし、１つの膜厚測定用構造３のみによって膜厚測定が行えるため、膜厚測定の簡略化を図ることが可能となる。
【００５８】
（他の実施形態）
上記実施形態では、突出部５を形成するための複数の溝４を四角形としたが、突出部５が表面マイグレーション量よりも小さな幅で形成されてさえいれば、必ずしも四角形とする必要は無い。
【符号の説明】
【００５９】
１ 半導体基板
２ ｎ型エピ層
３ 膜厚測定用構造
４ 複数の溝
４ａ 第１の溝
４ｂ 第２の溝
５ 突出部
１０ トレンチ
【特許請求の範囲】
【請求項１】
炭化珪素からなる半導体基板（１）の表面上および前記半導体基板（１）に形成されたトレンチ（１０）の底面や側面上に炭化珪素からなるエピタキシャル層（２）を形成したのち、前記エピタキシャル層（２）のうち前記半導体基板（１）の表面上に形成された部分を除去することで前記半導体基板（１）の表面を露出させ、前記トレンチ（１０）内に前記エピタキシャル層（２）を残すようにした炭化珪素半導体装置の製造方法であって、
前記半導体基板（１）の表面に対して、複数の溝（４）を形成することにより、該複数の溝（４）の間に、一方向を長手方向とし、かつ、エピタキシャル成長時の原子の表面マイグレーション量よりも小さな幅（Ｗｔ）を有する突出部（５）を含む膜厚測定用構造（３）を形成する工程と、
前記半導体基板（１）の表面上および前記トレンチ（１０）の底面や側面上に加えて、前記複数の溝（４）の底面や側面上にも前記エピタキシャル層（２）をエピタキシャル成長させる工程と、を含み、
前記エピタキシャル成長させる工程では、前記半導体基板（１）の表面のうち前記膜厚測定用構造（３）とは異なる場所の上と前記膜厚測定用構造（３）に含まれる前記突出部（５）の上の段差を前記半導体基板（１）の表面上に形成された前記エピタキシャル層（２）の膜厚として測定する工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記エピタキシャル成長させる工程では、前記エピタキシャル層（２）を成長させているときの前記複数の溝（４）の間の幅から前記突出部（５）の幅（Ｗｔ）を差し引いた半分の値を前記トレンチ（１０）の側面に形成された前記エピタキシャル層（２）の膜厚として測定する工程を含んでいることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記エピタキシャル層（２）の膜厚測定に触針式段差計またはレーザ顕微鏡を用い、前記複数の溝（４）の溝幅を前記触針式段差計のプローブ径または前記レーザ顕微鏡のスポット径よりも大きくすることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記膜厚測定用構造（３）を形成する工程では、前記複数の溝（４）として、互いに対向する辺を有する第１の溝（４ａ）と第２の溝（４ｂ）とを形成し、これら第１の溝（４ａ）と第２の溝（４ｂ）の間に前記突出部（５）を複数本並べて形成することを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記膜厚測定用構造（３）を形成する工程では、前記突出部（５）の長手方向が互いに垂直とされた第１、第２膜厚測定用構造（３ａ、３ｂ）を形成することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記膜厚測定用構造（３）を形成する工程では、前記突出部（５）を互いに垂直に交差する二辺にて構成された十字状に形成することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記膜厚測定用構造（３）を形成する工程では、前記突出部（５）の幅（Ｗｔ）を１μｍ以下とすることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１】
炭化珪素からなる半導体基板（１）の表面上および前記半導体基板（１）に形成されたトレンチ（１０）の底面や側面上に炭化珪素からなるエピタキシャル層（２）を形成したのち、前記エピタキシャル層（２）のうち前記半導体基板（１）の表面上に形成された部分を除去することで前記半導体基板（１）の表面を露出させ、前記トレンチ（１０）内に前記エピタキシャル層（２）を残すようにした炭化珪素半導体装置の製造方法であって、
前記半導体基板（１）の表面に対して、複数の溝（４）を形成することにより、該複数の溝（４）の間に、一方向を長手方向とし、かつ、エピタキシャル成長時の原子の表面マイグレーション量よりも小さな幅（Ｗｔ）を有する突出部（５）を含む膜厚測定用構造（３）を形成する工程と、
前記半導体基板（１）の表面上および前記トレンチ（１０）の底面や側面上に加えて、前記複数の溝（４）の底面や側面上にも前記エピタキシャル層（２）をエピタキシャル成長させる工程と、を含み、
前記エピタキシャル成長させる工程では、前記半導体基板（１）の表面のうち前記膜厚測定用構造（３）とは異なる場所の上と前記膜厚測定用構造（３）に含まれる前記突出部（５）の上の段差を前記半導体基板（１）の表面上に形成された前記エピタキシャル層（２）の膜厚として測定する工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記エピタキシャル成長させる工程では、前記エピタキシャル層（２）を成長させているときの前記複数の溝（４）の間の幅から前記突出部（５）の幅（Ｗｔ）を差し引いた半分の値を前記トレンチ（１０）の側面に形成された前記エピタキシャル層（２）の膜厚として測定する工程を含んでいることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記エピタキシャル層（２）の膜厚測定に触針式段差計またはレーザ顕微鏡を用い、前記複数の溝（４）の溝幅を前記触針式段差計のプローブ径または前記レーザ顕微鏡のスポット径よりも大きくすることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記膜厚測定用構造（３）を形成する工程では、前記複数の溝（４）として、互いに対向する辺を有する第１の溝（４ａ）と第２の溝（４ｂ）とを形成し、これら第１の溝（４ａ）と第２の溝（４ｂ）の間に前記突出部（５）を複数本並べて形成することを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記膜厚測定用構造（３）を形成する工程では、前記突出部（５）の長手方向が互いに垂直とされた第１、第２膜厚測定用構造（３ａ、３ｂ）を形成することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記膜厚測定用構造（３）を形成する工程では、前記突出部（５）を互いに垂直に交差する二辺にて構成された十字状に形成することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記膜厚測定用構造（３）を形成する工程では、前記突出部（５）の幅（Ｗｔ）を１μｍ以下とすることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２１２５８１（Ｐ２０１０−２１２５８１Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２００９−５９２９９（Ｐ２００９−５９２９９）
【出願日】平成２１年３月１２日（２００９．３．１２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２１年３月１２日（２００９．３．１２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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