磁性積層体、方法、およびメモリセル

【課題】フォノンブロック絶縁層を有する不揮発性メモリセルのための装置および関連の方法を提供する。
【解決手段】さまざまな実施形態に従うと、磁性積層体は、トンネル接合と、強磁性フリー層と、ピンド層と、少なくとも１つの導電性構造を通る電気的伝導を許しつつフォノンをブロックする電気絶縁性および断熱性の材料から構築される絶縁層とを有する。

【発明の詳細な説明】
【技術分野】
【０００１】
概要
本発明のさまざまな実施形態は、フォノンブロック絶縁層を有して構成される不揮発性メモリセルに一般的に向けられている。
【発明の概要】
【課題を解決するための手段】
【０００２】
さまざまな実施形態に従うと、磁性積層体は、トンネル接合と、強磁性フリー層と、ピンド層と、少なくとも１つの導電性構造を通る電気的伝導を許しつつフォノンをブロックする電気絶縁性および断熱性の材料から構築される絶縁層とを有する。
【０００３】
以下の詳細な考察および添付の図面に鑑みて、本発明のさまざまな実施形態を特徴付けるこれらおよび他の特徴および利点を理解することができる。
【図面の簡単な説明】
【０００４】
【図１】本発明のさまざまな実施形態に従って構築されかつ動作される例示的なデータ記憶デバイスの一般化された機能図である。
【図２】図１のデバイスのメモリアレイからデータを読出すおよびそれにデータを書込むのに用いられる回路構成を示す図である。
【図３】メモリアレイのメモリセルにデータを書込める態様を一般的に図示する図である。
【図４】図３のメモリセルからデータを読出せる態様を一般的に図示する図である。
【図５】本発明のさまざまな実施形態に従って構築されかつ動作される例示的なメモリ積層体を示す図である。
【図６】本発明のさまざまな実施形態に従って構築されかつ動作される例示的なメモリ積層体の等角図である。
【図７】メモリ積層体の例示的な代替的構築を表わす図である。
【図８Ａ】絶縁層に導電性構造を形成することができる例示的なステップを示す図である。
【図８Ｂ】絶縁層に導電性構造を形成することができる例示的なステップを示す図である。
【図８Ｃ】絶縁層に導電性構造を形成することができる例示的なステップを示す図である。
【図９】フォノンおよび電気信号の伝送に関する例示的な動作データのグラフの図である。
【図１０】本発明のさまざまな実施形態に従って行なわれる例示的なセル作製ルーチンのフロー図であって、対応の例証的な磁性積層体の図である。
【発明を実施するための形態】
【０００５】
詳細な説明
本開示は、磁気ランダムアクセスメモリおよび磁性スピン注入磁化反転型ランダムアクセスメモリ（ＭＲＡＭおよびＳＴＲＡＭ）積層体などの不揮発性メモリセルに一般的に関する。固体不揮発性メモリは、小さくなり続ける形状因子において、信頼性のあるデータ記憶およびより高速のデータ転送速度を提供することを目的とする開発中の技術である。しかしながら、記憶デバイスの形状因子が小さくなるにつれ、メモリ機能を維持するのに必要な、要する異方性磁界が大きくなる。そのような異方性磁界の増大は、増大したスイッチング電流および低い動作マージンのような実際的な困難に対応する。最近の取組みは、固体セルを熱的に補助して、要するスイッチング電流を低減することを中心に展開しているが、大部分の固体メモリ材料の熱伝導率が高いため、適用される如何なる熱も放散されてしまう。
【０００６】
したがって、トンネル接合によって分離される強磁性フリー層とピンド層とを有する固体不揮発性メモリセルは、断熱性および電気絶縁性を呈する絶縁層に結合される。そのような絶縁層は、絶縁層を通って延在する、寸法決めされた導電性構造を通る電気的伝導を許しつつ、加えられた如何なる熱もメモリセル中に保持することができる。導電性構造の予め定められた寸法はフォノンをブロックするが電気信号の伝送は許し、これにより正常なメモリセルの動作に付加的な熱保持および低減されたスイッチング電流が与えられる。
【０００７】
本発明のさまざまな実施形態に従って構築されかつ動作されるような例示的なデータ記憶デバイス１００の機能ブロック図を図１に表わす。データ記憶デバイスは、ＰＣＭＣＩＡカードまたはＵＳＢ型外部メモリデバイスなどの携帯可能な不揮発性メモリ記憶デバイスを備えるものとして企図される。しかしながら、デバイス１００のそのような特徴付けは特定的な実施形態を図示する目的のためのみのものであり、請求される主題を限定するものではないことが認められるであろう。
【０００８】
デバイス１００の最上位レベルの制御は、プログラマブルなまたはハードウェアベースのマイクロコントローラであり得る好適なコントローラ１０２によって実行される。コントローラ１０２は、コントローラインターフェイス（Ｉ／Ｆ）回路１０４およびホストＩ／Ｆ回路１０６を介してホストデバイスと通信する。求められるコマンド、プログラミング、演算データなどのローカルな記憶はランダムアクセスメモリ（ＲＡＭ）１０８および読出専用メモリ（ＲＯＭ）１１０を介して提供される。バッファ１１２は、ホストデバイスからの入力書込データおよびホストデバイスへの転送待ち状態のリードバックデータを一時的に記憶するように働く。
【０００９】
（アレイ０−Ｎと記載される）多数のメモリアレイ１１６を備えるメモリ空間が１１４で示されるが、所望により単一のアレイを利用可能であることが認められるであろう。各々のアレイ１１６は、選択された記憶容量の半導体メモリのブロックを備える。コントローラ１０２とメモリ空間１１４との間の通信はメモリ（ＭＥＭ）Ｉ／Ｆ１１８を介して調整される。所望により、実行中誤り検出および訂正（ＥＤＣ）符号化および復号化動作がＥＤＣブロック１２０を介したデータ転送の際に行なわれる。
【００１０】
限定するものではないが、いくつかの実施形態では、図１に示されるさまざまな回路は、（明瞭性のために別個に示されていない）好適な封入、収納、および相互接続構造とともに１つ以上の半導体ダイ上に形成される単一のチップセットとして配置される。デバイスを動作させる入力電力は好適な電力管理回路１２２によって扱われ、電池、ＡＣ電力入力などの好適な源から供給される。電力は、ＵＳＢ型インターフェイスなどの使用によってなど、ホストから直接にデバイス１００に供給可能でもある。
【００１１】
論理ブロックアドレス（ＬＢＡ）などの任意の数のデータ記憶および転送プロトコルを利用することができ、これにより、データは（ユーザデータ＋ＥＣＣ、予備、ヘッダ情報などのためのオーバーヘッドバイトなどの５１２バイトの）固定サイズブロックに配置されかつ記憶される。ホストコマンドはＬＢＡの用語で発行可能であり、デバイス１００は対応のＬＢＡ−ＰＢＡ（物理的ブロックアドレス）変換を行なって、データを記憶または検索すべき関連の場所を同定しかつこれを使えるようにすることができる。
【００１２】
図２は、図１のメモリ空間１１４の選択された局面を一般化して表わす。データはさまざまな行（ワード）および列（ビット）線によってアクセス可能なメモリセル１２４の行列配置として記憶される。セルおよびそれへのアクセス線の実際の構成は所与の適用例の要件に依存する。しかしながら、一般的にさまざまな制御線は、個別のセルの値のそれぞれの書込および読出を選択的にイネーブルおよびディスエーブルするイネーブル線を一般的に含むことが認められるであろう。
【００１３】
制御論理１２６は、データ、アドレス情報、および制御／ステータス値をそれぞれマルチラインバス経路１２８、１３０および１３２に沿って受信しかつ転送する。ＸおよびＹ復号回路構成１３４、１３６は、適切なセル１２４にアクセスする適切なスイッチングおよび他の機能を提供する。書込回路１３８は書込動作を行なってセル１２４にデータを書込むように動作する回路構成要素を表わし、読出回路１４０は対応して動作してセル１２４からリードバックデータを取得する。転送されたデータおよび他の値のローカルでのバッファ記憶は１つ以上のローカルレジスタ１４４を介して提供可能である。この点で、図２の回路構成は本質的に単に例示的なものであり、所与の適用例の要件に依存して、所望により任意の数の代替的構成を容易に用いることができることが認められるであろう。
【００１４】
図３に一般的に示されるように、データはそれぞれのメモリセル１２４に書込まれる。一般的に、書込電力源１４６は、（電流、電圧、磁化などの形態などの）必要な入力を印加してメモリセル１２４を所望の状態に構成する。図３はビット書込動作の代表的な図示にすぎないことを認めることができる。書込電力源１４６、メモリセル１２４、および参照ノード１４８の構成は、選択された論理状態を各セルに書込めるようにするように好適に操作可能である。
【００１５】
以下に説明されるように、いくつかの実施形態では、メモリセル１２４は変形されたＳＴＲＡＭ構成を取り、この場合、書込電力源１４６は、接地などの好適な参照ノード１４８にメモリセル１２４を通して接続される電流ドライバとして特徴付けられる。書込電力源１４６は、メモリセル１２４中の磁性材料を通って移動することによってスピン偏極される電力の流れを与える。偏極されたスピンの結果的な回転は、メモリセル１２４の磁気モーメントを変更するトルクを生じる。
【００１６】
磁気モーメントに依存して、セル１２４は、比較的低い抵抗（Ｒ_L）または比較的高い抵抗（Ｒ_H）のいずれかを取り得る。限定するものではないが、例示的なＲ_Lの値は、約１００オーム（Ω）程度の範囲にあり得る一方で、例示的なＲ_Hの値は約１００ＫΩ程度の範囲にあり得る。これらの値は、その後の書込動作によって状態が変わるようなときまでそれぞれのセルによって保持される。限定するものではないが、本例では、高い抵抗値（Ｒ_H）はセル１２４による論理１の記憶を示し、低い抵抗値（Ｒ_L）は論理０の記憶を示すことが企図される。
【００１７】
各セル１２４に記憶される論理ビット値は、図４に図示されるような態様で定めることができる。読出電力源１５０は、メモリセル１２４に適切な入力（たとえば選択された読出電圧）を印加する。セル１２４を通って流れる読出電流Ｉ_Rの量は、セルの抵抗（それぞれＲ_LまたはＲ_H）の関数である。メモリセル両端での電圧降下（電圧Ｖ_MC）は、経路１５２を介して比較器（センス増幅器）１５４の正（＋）入力により検知される。（電圧参照Ｖ_REFなどの）好適な参照が参照源１５６から比較器１５４の負（−）入力に供給される。
【００１８】
電圧参照Ｖ_REFはさまざまな実施形態から選択可能であり、これによりメモリセル１２４両端での電圧降下Ｖ_MCは、セルの抵抗がＲ_Lに設定される場合はＶ_REF値よりも低く、セルの抵抗がＲ_Hに設定される場合はＶ_REF値よりも高くなる。このように、比較器１５４の出力電圧レベルはメモリセル１２４が記憶する論理ビット値（０または１）を示す。
【００１９】
図５は、本発明のさまざまな実施形態に従う不揮発性メモリセル１６０を一般的に図示する。セル１６０は、強磁性フリー層１６２と、ピンド層１６４と、磁気抵抗効果がセル１６０からプログラムされ読出されるのを許しつつ層１６２と１６４とを分離するトンネル接合１６６とを有する。ピンド層１６４は絶縁層１６８により予め定められた磁性に設定されかつ維持される。絶縁層１６８は特定的な材料または構築に限定されるものではなく、反強磁性体（ＡＦＭ）、合成反強磁性体、および磁化困難層などの、ピンド層１６４の磁性を設定する任意の構造であり得ることを認めることができる。
【００２０】
絶縁層１６８は、ＮｉＯなどであるがこれに限定されない、最小限の熱伝導性および導電性を呈する材料からさらに構築可能である。絶縁層１６８のそのような構成は、フリー層を選択された磁性にプログラムするのに必要なスイッチング電流の低減に有利であることを証明できる、セル１６０についての熱保持を与える。絶縁層１６８は、フォノン転送をブロックしつつ電子の転送を許すように寸法決めされる１つ以上の導電性構造１７０を通る電気信号の伝送を許すことができる。導電性構造１７０は、導電性と組合せて付加的なフォノンブロック特性を与える材料でさらに充填可能である。
【００２１】
ＮｉＯで絶縁層を構築することにより、磁気ランダムアクセスメモリおよびスピン注入磁化反転型ランダムアクセスメモリ（ＭＲＡＭおよびＳＴＲＡＭ）などのさまざまな固体メモリ構成での利用が可能になる。しかしながら、所望の動作を提供するためには、さまざまな適用例は、図５に示されるピニング層１６８の変形を要する可能性がある。１つのそのような変形は、Ｙ軸に沿って測定されるような予め定められた厚みの絶縁層を堆積し、予め必要な磁界を生成し、ピンド層１６４の磁性を確実に設定し維持することである。
【００２２】
絶縁層の厚みを増大させると、セル１６０のさまざまな層を通過する電流に係るＳＴＲＡＭ適用例の向上した動作を与えることができる。しかし、厚みがより大きいと、より厚いピニング層１６８に関連の増大した抵抗の影響を受け得るフィールドプログラムされたＭＲＡＭ適用例には問題となる可能性がある。そのようなＭＲＡＭ適用例には、フォノンブロック電子伝導（ＰＢＥＴ）材料を用いて、電気絶縁および断熱特性を有するＡＦＭピニング層１６８を構築することができる。
【００２３】
ＭＲＡＭまたはＳＴＲＡＭセルのいずれかとしてのセル１６０の動作は、ピニング層１６８の指定された導電領域１７２中での向きを定めることができる導電性構造１７０の構成に影響を及ぼさない。示されるように、複数の分離された導電性構造は各々、Ｘ軸に沿って測定されるような均一な幅１７４を有し、これにより電子とフォノンとの伝送の間の波長の差による導電性およびフォノンブロックが提供される。絶縁層１６８中に任意の数の導電性構造１７０が存在できるが、いくつかの実施形態では、導電領域はセル１７６に一致する幅に延在し、これによりより多くの導電性構造１７０のための余地およびより高い電子転送能力が提供されるであろう。
【００２４】
図６は、トンネル接合１８２が磁性フリー層１８４とピンド層１８６との間に配設された例示的なメモリセル１８０の等角図を図示する。ピンド層１８６に結合された絶縁層１８８は、交換バイアス磁界を用いてピンド層１８６の磁性を維持するＡＦＭとして構成される。絶縁層１８８は予め定められた導電領域１９０を有し、導電領域１９０は、各構造１９２を電気的および熱的に絶縁するように働く絶縁層材料によって各々が取囲まれる複数の導電性構造１９２を有する。導電領域１９０は、所望により、予め定められたパターンに、選択された幅１９４および長さ１９６だけ延在する。
【００２５】
動作の際、トンネル接合１８２は、絶縁層１８８によってセル１８０中に保持される熱を生成することができ、これは次に、要するプログラミング電流／磁界を低減する。絶縁層１８８としてＰＢＥＴ材料を用いる場合、ＰＢＥＴは比較的より高い抵抗のために熱を生成することもできる。絶縁層１８８中の複数の導電性構造１９２により、セル１８０は、電流またはフィールドプログラミングによって動作するのに十分な導電性を有する。すなわち、導電性構造１９２は、ＳＴＲＡＭ、相変化ＲＡＭ、および抵抗変化ＲＡＭセルとして動作するのに十分な電気的電流密度を伝えることができる。絶縁層１８８の絶縁特性もフィールドプログラムされたＭＲＡＭまたはＳＴＲＡＭセルとしてのセル１８０の動作を妨げない。
【００２６】
いくつかの実施形態では、メモリセル１８０に如何なる熱もさらに保持するように複数の絶縁層が設けられる。１つのそのような実施形態は、絶縁材料がセル１８０の頂面および底面上に存在するように、フリー層１８４に接して隣接する第２の絶縁層を構成する。別の実施形態では、さらなる動作上の利点を与えるように、図７に表示されるように、第１の絶縁層１８８に直接に隣接して第２の絶縁層を位置決め可能である。
【００２７】
図７は、各々がＡＦＭ層として構成される第１および第２の絶縁層２０２および２０４を有する例示的なメモリセル２００を一般的に図示する。絶縁層２０２および２０４は、ピンド層２１０中の予め定められた磁性を個別にまたはまとめて維持することができる。２つの絶縁層２０２および２０４は、セル２００に供給される熱的補助と関連して高められたスピントルクおよび低減されたプログラミング磁界／電流を与えることができる。第１の絶縁層２０２は、セル２００のサイズをほとんど加えることなく向上した動作を与えるように、第２の絶縁層２０４よりも小さい厚みとこれより高い密度を有することができる。
【００２８】
２つの絶縁層２０２および２０４により、第１の絶縁層２０２においてＮｉＯなどの強い絶縁材料を、第２の絶縁層２０４におけるＰＢＥＴなどの強いフォノンブロック材料と関連して両方を用いることができるようにして、両方の材料の動作特性を与える。第１の絶縁層２０２中の密な絶縁材料は、入来する電流および磁界を、フリー層２１２のＳＴＲＡＭプログラミングに用いるべき予め定められた向きにスピンするようにさらに構成可能である。そのような第１の絶縁層２０２は、導電性構造２１０の磁気伝導性がフリー層２１２またはピンド層２０６からいずれの磁性も拡散しないようにブロックすることも行なう。
【００２９】
図８Ａ−図８Ｃは、図５−図７のメモリセルの導電性構造を形成するために行なうことができる例示的なステップを表示する。図８Ａで、約３から１０オングストロームのシード層２２０と約２０から２００オングストロームの絶縁層２２２とが均一な予め定められた形状で互いの上に続けて堆積される。認められ得るように、形状および堆積プロセスは限定されるものではない。というのも、さまざまな層を構築するのに用いられる気相成長および結晶成長などの任意の形状およびプロセスが企図されかつ受入れ可能であるからである。絶縁層２２２は導電性構造２２４を有するように形成されるかまたは処理される。導電性構造２２４は、層２２２の絶縁材料の予め定められた導電領域２２６中の分離された中空空隙である。
【００３０】
次に、導電領域２２６中の各々の導電性構造２２４を包含しかつ充填するように、導通層２２８として電子導通材料が絶縁層２２２上に堆積される。導電性構造２２４が導電性かつ断熱性のフォノンブロック材料で充填されると、図８Ｃに示されるように、導通層２２８を除去して、絶縁層２２２の部分を占める導電性構造２２４を露出することができる。
【００３１】
さまざまな実施形態において、シード層２２０は、絶縁層２２２より薄い密な絶縁層である。そのような実施形態は、密な層を生じる結果となる低いアルゴン圧での断熱性および電気絶縁性材料の気相成長によって絶縁層としてシード層２２０を構成することによって構築することができる。絶縁層２２２および導通層２２８は次により低いアルゴン圧の存在下で堆積されて、シード層２２０と比べて異なる密度を与えることができる。アニールプロセスは、層２２０、２２２、および２２８の構成を設定するように完了することができ、その後、層を通して電圧を印加し、導通層材料を絶縁層２２２の中に注入することにより導電性構造の形成が達成される。
【００３２】
このように、導電性構造２２４は、図８Ｃに示されるような予め定められたパターンに形成可能であるか、または絶縁層中の導電フィラメントとしてランダムに注入可能である。絶縁層２２２中への導電材料の注入の実行は抵抗変化ＲＡＭメモリの動作と同様であるが、ＲＲＡＭ（登録商標）のような、除去できないフィラメントの永久的な形成による、論理状態を記憶するメモリ能力を導電フィラメントは全く与えない。しかしながら、絶縁層２２２は、単独でもまたは密な絶縁シード層２２０と組合せても、ＲＲＡＭ（登録商標）メモリセル中に熱を保持し、プログラミング要件を低減するのに用いることができることが企図される。
【００３３】
導電性構造２２４が絶縁層２２２中に精密に形成されるかまたは注入されるかに関わらず、構造２２４は、電気的に導通しかつフォノンをブロックするように寸法決めされる。このような寸法決めは、導電層２２８を通して予め定められた電圧を通すことにより、または各構造２２４毎に特定的な幅をマスクしエッチングすることにより、達成可能である。導電性構造２２４の幅の寸法決めは、比較的大きなフォノンの波長をブロックしつつ電気信号の小さな波長が通過するのを許すように機能する。
【００３４】
図９は、導電性構造を通る可変伝送に対応する波長が異なる例示的な電気信号２３０およびフォノン信号２３２をグラフで比較する。電気信号２３０の波長はフォノン信号波長よりも小さいので、フォノン信号２３２のより大きな波長はブロックされつつ、ＰＢＥＴ材料で充填された導電性構造を通るその伝送は許される。したがって、図５−図７の絶縁層中に示される導電性構造は、電気信号の伝送を許しつつフォノン信号をブロックするように構成可能である。
【００３５】
図１０は、本発明のさまざまな実施形態に従う例示的なメモリセルを形成するセル作製ルーチン２５０のフローチャートを与える。ルーチン２５０はまず、ステップ２５２で、トンネル接合によって分離される強磁性フリー層とピンド層とを設ける。次に決定２５４は、メモリセルに含めるべき絶縁層の数を定める。たとえば、図５は、ＡＦＭとして働く単一の絶縁層を有する一方で、図７は各々がＡＦＭとして働く２つの絶縁層を有する。しかしながら、さまざまな図にＡＦＭ絶縁層が明示的に記載される一方で、そのような構成は限定されるものではないことに留意すべきである。というのも、合成ＡＦＭ多層などの他の磁性ピニング構造を用いることができるからである。
【００３６】
決定２５４から単一の絶縁層が所望される場合は、ステップ２５６で、図８Ａに示されるように、シード層の上にＡＦＭ材料が堆積される。ステップ２５８は、堆積されたＡＦＭ絶縁層中に特定的な寸法の中空の導電性構造を形成するように進行する。次に、ステップ２６０で、絶縁ＡＦＭ層上に導電材料が堆積されて中空の導電性構造を充填し、その後ステップ２６２でこれが除去されて、固体導電性構造に絶縁層を残す。以上論じたように、ＡＦＭおよび導電材料は、異なるメモリセル動作を与えるように選択および最適化可能である。
【００３７】
決定２５４で複数の絶縁ＡＦＭ層が結果的に生じる場合、ステップ２６４でＮｉＯからなる第１の密度の第１の絶縁ＡＦＭ層を設け、その後ステップ２６６で、ＰＢＥＴからなるより低い第２の密度の第２の絶縁ＡＦＭ層を堆積する。次に、ステップ２６８で、第２の絶縁層上に導電材料層を堆積し、その後ステップ２７０で、層を通して予め定められた電圧を通して、フォノンをブロックしつつ電気信号の伝送を許す予め定められた幅を有する導電性構造として、第２の絶縁層中に絶縁材料を注入する。
【００３８】
最後に、ステップ２７２で導電材料層を除去し、結果的に得られたメモリセルの磁流または磁界プログラミングの準備が整う。作製ルーチン２５０は、図１０に示されるステップおよび対応の例示的な磁性積層体に限定されるものではないことに留意すべきである。所望により新たなステップを加えることができる一方で、さまざまなステップを変更または省略することができる。一例として、ステップ２６６−２７２でステップ２５６−２６２を置き換えて、特定的な寸法決めされた幅の注入導電性構造を有する単一の絶縁ＡＦＭ層を作ることができる。さらに、付加的な絶縁層および導電性構造を決定２５４の前後に形成し構成することができる。
【００３９】
当業者には認められ得るように、本明細書中に図示されるさまざまな実施形態はメモリセル構造および動作の両者に利点を与える。要するスイッチング磁界／電流を熱的補助によって低減できることにより、密なメモリアレイにおけるメモリセル機能および実際的な適用例が改良される。さらに、電気信号の伝送を許しつつフォノンブロックによりセル中に熱を保持できることにより、プログラミングの速度または信頼性の損失なく、加熱効率が増大する。しかしながら、本明細書中で論じたさまざまな実施形態は数多くの潜在的な適用例を有し、ある分野の電子媒体またはある種類のデータ記憶デバイスに限定されるものではないことが認められる。
【００４０】
以上の説明において、本発明のさまざまな実施形態の数多くの特性および利点を発明のさまざまな実施形態の構造および機能の詳細とともに述べたが、この詳細な説明は例証のためのみのものであり、添付の請求項に表現される用語の広い一般的な意味によって示される全範囲に、詳細、特に本発明の原則の範囲内の部品の構造および配置の点で変更がなされてもよいことを理解すべきである。
【符号の説明】
【００４１】
１０２コントローラ、１１４メモリ、１２４、１６０、１８０メモリセル、１６２、１８４フリー層、１６６、１８２トンネル接合、１６４、１８６ピンド層。

【特許請求の範囲】
【請求項１】
トンネル接合と、強磁性フリー層と、ピンド層と、少なくとも１つの導電性構造を通した電気的伝導を許しつつフォノンをブロックする電気絶縁性および断熱性の材料から構築される少なくとも１つの絶縁層とを備える、磁性積層体。
【請求項２】
前記導電性構造は、フォノン伝送をブロックしつつ電気的導通を許すように寸法決めされる、請求項１に記載の磁性積層体。
【請求項３】
前記導電性構造は、電気信号波長がフォノン波長よりも小さいことによりフォノンをブロックする、請求項１に記載の磁性積層体。
【請求項４】
前記電気的伝導はプログラミング電流である、請求項１に記載の磁性積層体。
【請求項５】
前記プログラミング電流は、前記フリー層に共通のスピントルクを与えるように均一なスピンを有する、請求項４に記載の磁性積層体。
【請求項６】
前記電気的伝導は読出電流であり、前記フリー層は磁界でプログラムされる、請求項１に記載の磁性積層体。
【請求項７】
前記導電性構造は前記絶縁層よりも磁界抵抗が低い、請求項１に記載の磁性積層体。
【請求項８】
前記絶縁層はＮｉＯである、請求項１に記載の磁性積層体。
【請求項９】
前記絶縁層はフォノンブロック電子伝導（ＰＢＥＴ）材料である、請求項１に記載の磁性積層体。
【請求項１０】
前記導電性構造はフォノンブロック電子伝導（ＰＢＥＴ）材料で充填される、請求項１に記載の磁性積層体。
【請求項１１】
前記導電性構造は前記ピンド層から前記絶縁層を通って延在する、請求項１に記載の磁性積層体。
【請求項１２】
複数の導電性構造は、選択された長さおよび幅を有する予め定められたパターンで絶縁層内に配置される、請求項１に記載の磁性積層体。
【請求項１３】
導電性構造および第１の密度を有する第１の絶縁層は、導電性構造を有しておらず前記第１の密度よりも高い第２の密度を有する第２の絶縁層に接するように隣接する、請求項１に記載の磁性積層体。
【請求項１４】
前記第１および第２の絶縁層は同じ材料から構築される、請求項１３に記載の磁性積層体。
【請求項１５】
第１の絶縁層は前記ピンド層に接するように隣接し、第２の絶縁層は前記フリー層に接するように隣接する、請求項１に記載の磁性積層体。
【請求項１６】
トンネル接合と、強磁性フリー層と、ピンド層と、電気絶縁性および断熱性の材料から構築される少なくとも１つの絶縁層とを設けるステップと、
前記絶縁層の少なくとも１つの導電性構造を通した電気的伝導を許しつつフォノンをブロックするステップとを備える、方法。
【請求項１７】
前記導電性構造は、予め定められた電流を導電材料に通して前記材料を予め定められた幅を有する前記絶縁性の材料に注入することによって形成される、請求項１６に記載の方法。
【請求項１８】
前記導電性構造は、予め定められた幅を有する前記絶縁層の部分を除去し、除去された前記部分をフォノンブロック電子伝導（ＰＢＥＴ）材料で充填することによって形成される、請求項１６に記載の方法。
【請求項１９】
前記絶縁層は、前記トンネル接合の近くに熱を保持して、前記フリー層中の磁性をプログラムするのに要する電流を低減する、請求項１６に記載の方法。
【請求項２０】
メモリセルであって、
トンネル接合、強磁性フリー層、およびピンド層と、
電気絶縁性および断熱性の材料から各々が構築される第１および第２の絶縁層とを備え、前記第１の絶縁層は、前記第１の絶縁層を通した電気的伝導を許しつつフォノンをブロックする少なくとも１つの導電性構造を有し、前記第２の絶縁層は、導電性構造を全く有しておらず前記第１の絶縁層よりも密度が高い、メモリセル。

【図１】