集積デバイスおよび集積デバイスの製造方法
【課題】基板上に搭載される部品を加熱することなく精度良く簡単に実装できること。
【解決手段】集積デバイスは、光素子であるＬＤ１２１，波長変換素子１２２と、電気素子であるドライバＩＣ１２３とを基板１００上に混載して実装する。光素子と電気素子とは、基板１００上に形成された金属材料からなる接合部１１０，１１１，１１２に表面活性化接合により接合される。この接合部１１０，１１１，１１２にはマイクロバンプが形成され、原子間の凝着力を利用して常温で接合できる。
【解決手段】集積デバイスは、光素子であるＬＤ１２１，波長変換素子１２２と、電気素子であるドライバＩＣ１２３とを基板１００上に混載して実装する。光素子と電気素子とは、基板１００上に形成された金属材料からなる接合部１１０，１１１，１１２に表面活性化接合により接合される。この接合部１１０，１１１，１１２にはマイクロバンプが形成され、原子間の凝着力を利用して常温で接合できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光素子と電気素子が同一の基板上に搭載された集積デバイスおよび集積デバイスの製造方法に関する。
【背景技術】
【０００２】
従来から、レーザ素子などの光素子とＩＣなどの電気素子が、同一基板上に混載されたモジュールが知られている（例えば、下記特許文献１参照。）。特許文献１に記載のモジュールは、光素子と、光素子を制御する電気素子が、シリコン等からなる基板上に実装されたものである。基板上には、光素子と光結合し、光を外部に導出する光導波路が形成されたものもある。
【０００３】
また、特許文献１に記載のモジュールでは、光素子および電気素子は、基板に対してフリップチップ実装により実装される。すなわち、光素子および電気素子の下面にバンプを形成し、このバンプを基板の電極等に接触させ加圧加熱して金属接合することにより実装がおこなわれる。
【０００４】
また上記とは別に、レーザ素子などの光素子を、表面活性化接合法により基板に対して接合する技術が知られている（例えば、下記特許文献２参照。）。表面活性化接合法を簡単に説明すると、物質表面を覆っている酸化膜・コンタミなどの不活性層をプラズマ処理などで取り除いて活性化し、表面エネルギーの高い原子同士を接触させることで、原子間の凝着力を利用して低温で接合する手法である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−７２２０６号公報
【特許文献２】特開２００５−３１１２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記構成の集積デバイスでは、高機能な集積デバイスを得るために異なる材料からなる機能素子を混載する際に、光導波路を形成した搭載基板の熱履歴による変形の蓄積に起因する光軸ずれ等のため、基板上に搭載される光素子と、基板上に形成される光導波路とを正しく光結合させることができなかった。特に混載する光素子や電子素子の数が増えて工程数が増えるにつれて、搭載基板の熱履歴による変形の蓄積が多くなり、基板上に搭載される光素子と、基板上に形成される光導波路とを正しく光結合させることができなかった。すなわち、光素子と光導波路とを正しく光結合させるためには、光素子と光導波路とをサブミクロンの精度で位置あわせする必要があるが、これがおこなえなかった。
【０００７】
特許文献１に記載のように、光素子および電気素子をフリップチップ実装により実装した場合、光素子、電気素子および基板が加熱されるため、各部材の熱膨張係数の違いにより各部材同士が位置ずれを起こしてしまう問題がある。
【０００８】
また、電気素子をフリップチップ実装した後に、光素子を特許文献２に記載のように表面活性化接合させる場合も、電気素子の実装時に基板が加熱されることにより基板に反りが発生し、光素子を表面活性化接合させるときの位置精度に悪影響を及ぼしてしまうという問題がある。
【０００９】
このほか、電気素子をフロー方式、リフロー方式などにより基板に対して半田実装する場合も、電気素子および基板が加熱されるため、同様の問題が生じる。このように、従来の集積デバイスでは、基板上に光素子、電気素子を搭載してもそれぞれの位置精度を向上できなかった。同様に、基板上に搭載される光素子と、基板上に形成される光導波路とを正しく光結合させることができなかった。
【００１０】
本発明は、上述の従来技術による問題点を解消するため、基板上に搭載される部品を加熱することなく精度良く簡単に実装できる集積デバイスおよび集積デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、本発明にかかる集積デバイスは、光素子と電気素子とが基板上に実装された集積デバイスにおいて、前記光素子と前記電気素子とは、前記基板上に形成された金属材料からなる接合部に表面活性化接合技術で接合されたことを特徴とする。
【００１２】
上記の構成により、互いに熱膨張係数が異なる材質からなる光素子と前記電気素子とを、同一の基板上の接合部に精度よく簡単に実装できるようになる。
【００１３】
また、前記接合部は、マイクロバンプ構造を有することを特徴とする。
【００１４】
上記の構成により、接合部に形成されたマイクロバンプを設けたので、光素子および電気素子の電極に、表面活性化接合技術で容易に接合できるようになる。
【００１５】
また、前記金属材料はＡｕであることを特徴とする。
【００１６】
上記の構成により、マイクロバンプが塑性変形しやすい材質であり、接合を容易にする。
【００１７】
また、前記光素子として、レーザ素子が前記接合部に接合されたことを特徴とする。
【００１８】
また、前記光素子として、波長変換素子が前記接合部に接合されたことを特徴とする。
【００１９】
また、前記光素子として、受光素子が前記接合部に接合されたことを特徴とする。
【００２０】
上記の構成により、異なる材質からなり、熱膨張係数が異なる素子であっても、搭載の順番を問わず、互いに影響を及ぼすことなく同一の基板上に搭載できるようになる。
【００２１】
また、前記基板は、シリコン基板であることを特徴とする。
【００２２】
また、前記シリコン基板内に、集積回路が内蔵されたことを特徴とする。
【００２３】
上記の構成により、シリコン基板は、ＣＭＯＳ−ＬＳＩの形成工程を経て平坦化することができ、光配線・回路となる導波路を形成できる。また、電気配線、ロジックＬＳＩや温度センサ等の集積回路を内蔵することができる。
【００２４】
また、本発明にかかる集積デバイスの製造方法は、光素子と電気素子とが基板上に実装された集積デバイスの製造方法において、前記基板上に金属材料からなる接合部を形成する接合部形成工程と、前記光素子と前記電気素子とを、前記接合部に表面活性化接合により接合する接合工程と、を含むことを特徴とする。
【００２５】
上記の構成により、互いに熱膨張係数が異なる材質からなる光素子と前記電気素子とを、同一の基板上の接合部に精度よく簡単に実装できるようになる。
【００２６】
また、前記接合部形成工程において、前記マイクロバンプ構造を有する前記接合部を形成し、前記接合工程において、前記マイクロバンプ構造に対して前記光素子と前記電気素子とを接合することを特徴とする。
【００２７】
上記の構成により、光素子と電気素子では、互いの熱膨張係数が異なるが、搭載の順番を問わず、互いに影響を及ぼすことなく同一の基板上に搭載できるようになる。
【００２８】
また、前記接合部形成工程において、Ａｕからなる前記接合部を形成することを特徴とする。
【００２９】
上記の構成により、マイクロバンプが塑性変形しやすい材質であり、接合を容易にする。
【００３０】
また、前記接合部形成工程が、前記基板上に金属膜を形成する金属膜形成工程と、前記金属膜上に第１のレジストを形成する第１のレジスト形成工程と、前記第１のレジストが形成された金属膜をエッチングして、配線パターンおよび前記接合部となる金属パターンを形成する第１のエッチング工程と、前記金属パターン上に第２のレジストを形成する第２のレジスト形成工程と、前記第２のレジストが形成された金属パターンをハーフエッチングして、接合用マイクロバンプを形成する第２のエッチング工程と、を有することを特徴とする。
【００３１】
上記の構成により、基板上に必要な金属膜である配線パターンと接合部、および接合部のマイクロバンプを効率的に製造することができる。
【００３２】
また、前記接合工程において、前記光素子として、レーザ素子を前記接合部に接合することを特徴とする。
【００３３】
また、前記接合工程において、前記光素子として、波長変換素子を前記接合部に接合することを特徴とする。
【００３４】
また、前記接合工程において、前記光素子として、受光素子を前記接合部に接合することを特徴とする。
【００３５】
また、前記基板としてシリコン基板を用いることを特徴とする。
【００３６】
また、前記シリコン基板内に集積回路を形成する集積回路形成工程と、前記集積回路が形成された前記シリコン基板を平坦化する平坦化工程と、を有することを特徴とする。
【００３７】
上記の構成により、シリコン基板は、ＣＭＯＳ−ＬＳＩの形成工程を経て平坦化することができ、光配線・回路となる導波路を形成できる。また、電気配線、ロジックＬＳＩや温度センサ等の集積回路を内蔵することができる。
【発明の効果】
【００３８】
本発明によれば、異なる材質からなり、熱膨張係数が異なる素子であっても、搭載の順番を問わず、互いに影響を及ぼすことなく同一の基板上に搭載できるようになる。これにより、光素子と電気素子とを基板上に精度良く簡単に実装できるという効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】実施の形態にかかる集積デバイスを示す斜視図である。
【図２】実施の形態にかかる集積デバイスを示す平面図である。
【図３】接合部のマイクロバンプ製造工程の一例を示す工程図である。
【図４】電極上に形成されたマイクロバンプを示す斜視図である。
【図５】基板の導波路形成工程の一例を示す工程図である。
【図６】表面活性化接合を用いた部品実装の状態を示す図である。
【図７】基板の導波路形成工程の一例を示す工程図である。
【図８】接合部のマイクロバンプ製造工程の一例を示す工程図である。
【図９】接合箇所の補強の工程を示す工程図である。
【図１０】接合箇所の補強状態を示す斜視図である。
【図１１】基板上に形成される導波路の構成を示す平面図である。
【発明を実施するための形態】
【００４０】
以下に添付図面を参照して、本発明にかかる集積デバイスおよび集積デバイスの製造方法の好適な実施の形態を詳細に説明する。
【００４１】
（実施の形態）
（集積デバイスの構成）
本発明の集積デバイスは、シリコン基板（Ｓｉプラットフォーム）上に光素子であるレーザ発光素子（ＬＤ）や導波路、ＬＤ駆動回路、受光素子および電子情報処理をおこなうＳｉ等からなるＬＳＩを混載することで、ハイブリッド型の光・電子集積回路を実現するものである。このシリコン基板として、好ましくは、電気配線、ロジックＬＳＩや温度センサを内蔵し、更に、平坦化し光配線・回路となる導波路を形成したものを用いる。
【００４２】
このＳｉプラットフォーム上に、例えば、ピコプロジェクター装置のエンジンを基本とした機能を搭載する場合、光素子としては、ＬＤや、必要に応じて光の波長変換をおこなうニオブ酸リチウム（ＰＰＬＮ，ＬｉＮｂＯ３）の導波路を有する波長変換素子、出力補正をおこなうためのＰＤを搭載し、このほかに、電気素子としてＬＤ駆動回路、画像プロセシング用のＬＳＩ、通信用ＬＳＩなどのパッケージ部品を混載する。
【００４３】
そして、この混載により搭載する各デバイスの材料が異なる場合、一般に熱膨張係数や熱伝導率が大きく異なるが、本発明では、基板上に形成された金属製の電極にマイクロバンプを形成し、表面活性化接合法により光および電子機能素子を実装する。これにより、各素子を従来技術と比較して低温（例えば、常温）で基板上に接合することが可能となるため、異なる材料のデバイスを混載した場合、および搭載の順番を問わず、接合界面での剥がれやクラックの発生を防止する。
【００４４】
図１は、実施の形態にかかる集積デバイスを示す斜視図である。Ｓｉ材質の平板状の基板１００上には、各種部品が混載される。この図の例では、複数のＬＤ１２１、ＬＤ１２１から出射される光を波長変換する波長変換素子１２２、ＬＤ１２１および波長変換素子１２２のドライバＩＣ１２３等が搭載される。
【００４５】
ＬＤ１２１は、ＧａＡｓ，ＧａＮ等の材質からなり、光の３原色Ｒ，Ｇ，Ｂに対応して３個のＬＤが配置されている。波長変換素子１２２は、Ｒ，Ｇ，Ｂの系統にそれぞれ配置され、Ｒ，Ｇ，Ｂの光に変換する。例えばＲの系統だけは波長変換素子１２２を配置せず、ＬＤ１２１のＲ成分の光を直接出射する構成にもできる。
【００４６】
このほか、基板１００上には、所定の平坦化工程を経た後、波長変換素子１２２から出力される光をポート１０５まで導く光回路を構成する導波路１０４が形成される。基板１００内部には、不図示であるが、あらかじめ、ＣＰＵ、メモリ等のＣＭＯＳＬＳＩ（集積回路）、電気配線・温度センサ等が内蔵される。基板１００上には、ドライバＩＣ、ビデオプロセッサ、ＭＥＭＳドライバ等の電力消費で発熱する部品を配置し、基板１００内部には、論理素子を配置する構成が望ましい。この基板１００の下面には、放熱用のヒートシンクが設けられる。
【００４７】
図２は、実施の形態にかかる集積デバイスを示す平面図である。図１の構成から部品を取り除いた状態である。ＬＤ搭載領域１０１には、光の３原色Ｒ，Ｇ，Ｂに対応して３個のＬＤ搭載領域１０１ａ〜１０１ｃが形成される。波長変換素子搭載領域１０２は、Ｒ，Ｇ，Ｂの系統にそれぞれ波長変換素子搭載領域１０２ａ〜１０２ｃが形成される。
【００４８】
ドライバＩＣ１０３搭載領域には、ドライバＩＣの電極位置に対応する複数の接合部１１０が形成されている。この接合部１１０は、ドライバＩＣの電極に接合し、配線パターン１２０を介してＬＤ搭載領域１０１および波長変換素子搭載領域１０２に導出されている。また、ＬＤ搭載領域１０１および波長変換素子搭載領域１０２にも同様に、ＬＤ、波長変換素子の電極位置に対応する接合部１１１，１１２が形成されている。これらＬＤ搭載領域１０１、波長変換素子搭載領域１０２、ドライバＩＣ搭載領域１０３には、ＬＤ、波長変換素子、およびドライバＩＣが常温でおこなう表面活性化接合法（詳細は後述する）により搭載される。
【００４９】
（製造工程例１−接合部のマイクロバンプ形成例）
図３は、接合部のマイクロバンプ製造工程の一例を示す工程図である。この図３は、図２のＡ−Ａ線断面図であり、基板１００上には、ＬＤ搭載領域１０１、波長変換素子搭載領域１０２、配線パターン１２０が設けられる。
【００５０】
まず、工程（ａ）に示すように、ＣＭＯＳ−ＬＳＩの形成工程を経て平坦化されたＳｉの基板１００上に材質が金のＡｕ膜３０１を形成する。次に工程（ｂ）では、電極として残したい部分にレジスト膜３０２を形成する。この電極とは、上記接合部１１０，１１１，１１２である。図示の例では、図２に示した接合部１１１，１１２と、配線パターン１２０に相当する。
【００５１】
次に、工程（ｃ）に示すように、エッチングをおこない、レジスト膜３０２で覆われていない部分のＡｕ膜３０１を除去し、電極を形成する。そして、工程（ｄ）に示すように、電極のうち、部品を実装する接合部１１１，１１２にマイクロバンプ用のレジスト膜３０３を形成する。また、配線パターン１２０として残す部分には、レジスト膜３０３をＡｕ膜３０１の全面に形成する。
【００５２】
最後に、工程（ｅ）では、ハーフエッチングにより、レジスト膜３０３間の接合部１１１，１１２上に所定深さの溝３０１ａを形成する。これにより、レジスト膜３０３を取り除いた後には、接合部１１１，１１２上にマイクロバンプ３０１ｂが形成される。なお、接合部１１１，１１２は、マイクロバンプ３０１ｂを形成した後においても、マイクロバンプ３０１ｂ下部がＡｕ膜３０１で繋がっているため、全体が電極として導通可能な状態である。また、配線パターン１２０の部分は、マイクロバンプが形成されず、平坦なパターンのままである。
【００５３】
上記工程（ｄ）におけるレジスト膜３０３は、例えば、平面でみて複数個の円形状に形成する。これにより、工程（ｅ）では、接合部１１１，１１２上に円形のマイクロバンプ３０１ｂが複数形成される。図４は、電極上に形成されたマイクロバンプを示す斜視図である。このマイクロバンプ３０１ｂは、例えば直径がΦ８μｍ、高さ２μｍ程度で形成できる。上記工程によれば、基板１００上に必要な金属膜である配線パターン１２０と、接合部１１１，１１２、および接合部１１１，１１２のマイクロバンプ３０１ｂを効率的に製造することができる。
【００５４】
（基板上の導波路形成工程）
図５は、基板の導波路形成工程の一例を示す工程図である。図３に示したマイクロバンプ形成後の工程を示してある。工程（ａ）は、図３の工程（ｅ）の後にレジスト膜３０３を取り除いた状態であり、接合部１１１，１１２上にマイクロバンプ３０１ｂが形成されている。次に、工程（ｂ）に示すように、基板１００の全面にプラズマＣＶＤ等によりシリコン酸化膜５０１およびシリコン窒化膜５０２を形成する。
【００５５】
この後、工程（ｃ）に示すように、導波路１０４を形成する箇所にレジスト膜５０３を形成する。そして、工程（ｄ）に示すように、エッチングをおこない、導波路１０４部分以外のシリコン酸化膜５０１およびシリコン窒化膜５０２を除去する。最後に、レジスト膜５０３を取り除くことにより、工程（ｅ）に示すように、シリコン酸化膜５０１およびシリコン窒化膜５０２による導波路１０４の設置が完了する。
【００５６】
（表面活性化接合による部品実装工程について）
表面活性化接合技術は、物質表面を覆っている酸化膜、塵（コンタミ）などの不活性層をプラズマ処理などで取り除いて活性化し、表面エネルギーの高い原子同士を接触させることで原子間の凝着力を利用して接合する技術である。但し、この技術でもフラットな接合面同士での接合では、加熱をある程度（１００〜１５０℃）かけないと接合ができない。本願発明では、接合温度をより低くすべく、接合面の片側、すなわち上述した基板１００の接合部１１１，１１２等に塑性変形しやすいＡｕの材質からなるマイクロバンプ３０１ｂを形成することにより、常温での接合を可能とした。
【００５７】
ここで、表面活性化接合の原理を説明する。実在表面（接合部１１１，１１２等）上には、酸化膜、コンタミが存在している。このため、プラズマ洗浄やイオンビームによるスパッタエッチングをおこない、接合部１１１，１１２の表面を活性化させ、接合部１１１，１１２が結合手を持った原子が露出している活性状態にする。これにより、接合の対象である、ドライバＩＣや波長変換素子の電極を接合部１１１，１１２に接触させるだけで原子間接合させることができる。
【００５８】
上記の表面活性化接合技術を用いて、基板１００上に部品を常温接合することができる。この表面活性化接合によれば、無加熱接合であるため、下記の各利点を有する。
１．熱膨張係数差の残留応力による部品破壊が発生しない。
２．部品に対する熱ストレスがなく部品の機能劣化が生じない。
３．無加熱および固相接合であるため、実装時の位置ずれが生じない。
４．他部品への熱影響が生じない。
５．原子の直接接合であるため、接合層の経時劣化が生じない。
【００５９】
上述した基板１００上に混載する部品を構成する材料の熱膨張係数の例を挙げる。熱膨張係数は一般に温度の関数であるがここでは、簡易的な比較のために室温近傍での値を示す。
・ＬＤ１２１材料
ＧａＡｓ：５．７×１０−６／Ｋ
ＧａＮ ：５．６×１０−６／Ｋ
・波長変換素子１２２材料
ＬｉＮｂＯ３：Ｘ、Ｙ軸方向の熱膨張率 １．５４×１０−５−５／Ｋ
Ｚ軸方向の熱膨張率 ０．７５×１０−５−５／Ｋ
・電子情報処理用ＬＳＩ、ＬＤドライバ（ドライバＩＣ１２３）およびＳｉプラットフォーム
Ｓｉ：４．２×１０−６−６／Ｋ
【００６０】
図６は、表面活性化接合を用いた部品実装の状態を示す図である。基板１００上には、接合部１１１，１１２が形成され、これら接合部１１１，１１２上には、上述した工程を経てマイクロバンプ３０１ｂが複数形成されている。この状態で上述した表面活性化接合により、ＬＤ１２１と、波長変換素子１２２を接合させる。（ａ）に示すように、基板１００の接合部１１１，１１２、および部品であるＬＤ１２１，波長変換素子１２２の電極は、アルゴンプラズマにより洗浄し、それぞれの表面を活性化させる。そして、（ｂ）に示すように、接合部１１１には、ＬＤ１２１の電極７０１を位置させ、接合部１１２には、波長変換素子１２２の電極７０２を位置させ、互いに接触・加圧させるだけで常温にて接合でき、部品実装が可能となる。
【００６１】
（製造工程例２−基板上の導波路形成工程）
この工程例では、先に導波路を形成してからマイクロバンプを形成する。図７は、基板の導波路形成工程の一例を示す工程図である。製造工程例１と同様の符号を付して説明する。まず、工程（ａ）に示すように、基板１００の全面にプラズマＣＶＤ等によりシリコン酸化膜５０１およびシリコン窒化膜５０２を形成する。
【００６２】
この後、工程（ｂ）に示すように、導波路１０４を形成する箇所にレジスト膜５０３を形成する。そして、工程（ｃ）に示すように、エッチングをおこない、導波路１０４部分以外のシリコン酸化膜５０１およびシリコン窒化膜５０２を除去する。この後、工程（ｄ）に示すように、レジスト膜５０３を取り除くことにより、シリコン酸化膜５０１およびシリコン窒化膜５０２による導波路１０４の設置が完了する。そして、工程（ｅ）に示すように、Ｓｉの基板１００上にＡｕ膜３０１を形成する。
【００６３】
（接合部のマイクロバンプ形成例）
図８は、接合部のマイクロバンプ製造工程の一例を示す工程図である。図７（ｅ）の工程後におこなう工程を説明する。まず、工程（ａ）では、電極として残したい部分にレジスト膜３０２を形成する。この電極とは、上記接合部１１０，１１１，１１２である。図示の例では、図２に示した接合部１１１，１１２と、配線パターン１２０に相当する。
【００６４】
次に、工程（ｂ）に示すように、エッチングをおこない、レジスト膜３０２で覆われていない部分のＡｕ膜３０１を除去し、電極を形成する。この際、シリコン酸化膜５０１およびシリコン窒化膜５０２による導波路１０４は残る。そして、工程（ｃ）に示すように、電極のうち、部品を実装する接合部１１１，１１２にマイクロバンプ用のレジスト膜３０３を形成する。また、配線パターン１２０として残す部分には、レジスト膜３０３をＡｕ膜３０１の全面に形成する。
【００６５】
この後、工程（ｄ）では、ハーフエッチングにより、レジスト膜３０３間の接合部１１１，１１２上に所定深さの溝３０１ａを形成する。これにより、工程（ｅ）に示すように、レジスト膜３０３を取り除いた後には、接合部１１１，１１２上にマイクロバンプ３０１ｂが形成される。なお、接合部１１１，１１２は、マイクロバンプ３０１ｂを形成した後においても、マイクロバンプ３０１ｂ下部がＡｕ膜３０１で繋がっているため、全体が電極として導通可能な状態である。また、配線パターン１２０の部分は、マイクロバンプが形成されず、平坦なパターンのままである。
【００６６】
上述の製造工程例１，２では、いずれも図２をＡ−Ａ線断面で切断した箇所の基板１００上にマイクロバンプ３０１ｂを形成する例を説明したため、ＬＤ１２１および波長変換素子１２２の接合部１１１，１１２にマイクロバンプ３０１ｂが形成される構成としたが、接合部１１０、すなわち、ドライバＩＣ１２３が搭載される電極にも同様に形成することができる。
【００６７】
（接合箇所の補強について）
上述した表面活性化接合により接合された接合部は、樹脂の塗布により接合状態を補強することができる。図９は、接合箇所の補強の工程を示す工程図である。図には、波長変換素子１２２部分を側面から見た図を示している。
【００６８】
図９の工程（ａ）に示すように、接合部１１２に、波長変換素子１２２の電極７０２を位置させ、互いに接触させ接合した後、工程（ｂ）に示すように、ディスペンサー１００１等により波長変換素子１２２の電極７０２と、基板１００上の接合部１１２の部分を中心として、樹脂（例えばＵＶ樹脂）を塗布する。そして、工程（ｃ）に示すように、波長変換素子１２２側面から接合部１１２，電極７０２を挟んで基板１００上面との間に渡って樹脂フィレット１００２が形成される。これにより、基板１００上に搭載された波長変換素子１２２をより強固に接合させることができる。この図では、波長変換素子１２２の接合補強について説明したが、図１０の斜視図に示すように、基板１００上に搭載される部品であれば、上述したＬＤ１２１、ドライバＩＣ１２３等、他の部品に対しても同様に接合補強することができる。
【００６９】
（導波路を用いた合波の構成）
図１１は、基板上に形成される導波路の構成を示す平面図である。図１１の記載は、便宜上図２に示す寸法を変更してある。図１１において、基板１００上には、ＬＤ１２１（１２１ａ〜１２１ｃ）、９０度ベンド部を兼ねた９０°ピッチコンバータ１２０１（１２０１ａ〜１２０１ｃ）、多波長合波器１２０２、検出器１２０３（１２０３ａ，１２０３ｂ），制御部１２０４等が配置されてなる。多波長合波器１２０２は、導波路型方向性結合器１２１０ａ，１２１０ｂからなる。例えば、ＬＤ１２１ａは、ＡｌＩｎＧａＰ（赤色；Ｒ），ＬＤ１２１ｂがＩｎＧａＮ（青色；Ｂ）の半導体レーザを用いる。また、ＬＤ１２１ｃは、直接発光型の緑色（Ｇ）のＬＤを用いても良いが、図示の例では、ＧａＡｓ（近赤外、例えば１０６４ｎｍ）のＬＤとし、波長変換素子１２２を配置している。
【００７０】
図２に示したように、ＬＤ１２１ａ〜１２１ｃ実装間隔に比して、多波長合波器１２０２の導波路型方向性結合器１２１０ａ，１２１０ｂの間隔は非常に狭い。このため、ＬＤ１２１側の導波路のピッチ間隔と、多波長合波器１２０２側のピッチ間隔を整合するために、９０度ベンド部を兼ねた９０°ピッチコンバータ１２０１（１２０１ａ〜１２０１ｃ）をＬＤ１２１の接続用導波路と多波長合波器１２０２の入力との間の角部分に設ける。この９０°ピッチコンバータ１２０１（１２０１ａ〜１２０１ｃ）により光の進行方向を９０°変更する。９０°ピッチコンバータ１２０１としては、内側に共振エリアを設けた方式のほか、共振エリアを設けない単純な９０°エルボー型の導波路も用いることができる。
【００７１】
多波長合波器１２０２における合波について説明する。導波路型方向性結合器１２１０では、２本の導波路を結合長の長さにわたって平行に近接して配置させる。そして、２つの入力ポートから波長を異にする少なくとも２つの複数の入射波を入射させることにより、複数の入射波のうちから波長選択性によって選択される複数の入射波を合波し、合波した光波を１つの出力ポートから出射させる。残りの出力ポートからは、合波されなかった波長の光波が出射される。
【００７２】
具体的には、図１１に示すように、３つのＬＤ１２１に接続された３本の導波路のなかで隣接するＲ，Ｂ２本の導波路間に第１段目の導波路型方向性結合器１２１０ａを結合長Ｌ１で形成している。次に、Ｒ，Ｂを結合した導波路と、残りのＧの導波路との間に第２段目の導波路型方向性結合器１２１０ｂを結合長Ｌ２で形成する。各導波路からそれぞれ異なる波長の光Ｒ，Ｇ，Ｂを入射する。ＬＤ１２１ａから入射したＲ（波長λ１）の光と、ＬＤ１２１ｂから入射したＢ（波長λ２）の光は、導波路型方向性結合器１２１０ａの結合長Ｌ１を有して合波（結合）される。この後、合波されたＲ，Ｂの光とＧの光が導波路型方向性結合器１２１０ｂの結合長Ｌ２を有して合波（結合）される。合波されたＲＧＢの光は、ポート１０５から出力される。
【００７３】
また、図示の例では、青色（Ｂ）の光出力をモニタするための検出器（ＰＤ）１２０３ａを導波路型方向性結合器１２１０ａの他方の出力ポートに接続し、緑色（Ｇ）の光出力をモニタするための検出器１２０３ｂを導波路型方向性結合器１２１０ｂの他方の出力ポートに接続する。また、赤色（Ｒ）光の出力をモニタするための検出器１２０３ｃをＬＤ１２１ａのバック光側に配置している。
【００７４】
上記の多波長合波器１２０２によれば、導波路型方向性結合器１２１０を単に多段接続するという簡易な構成であり、各段の導波路型方向性結合器１２１０によって波長の異なる光波を順次結合していくことによって複数の入射波を段階的に合波する。この構成によれば、プリズム等の空間光学系の素子を用いることなく複数の波長の異なる光波を合波することができ、部品点数の増加を抑制し、小型化することが可能となる。
【００７５】
以上説明した集積デバイスによれば、電極にマイクロバンプを形成し、表面活性化接合法を用いることにより、光配線となる導波路を形成した同一の平坦化基板上に、材質の異なる部品である光素子と電気素子の全てを低温で簡単に搭載することができるようになる。
【００７６】
これにより、この発明によれば、基板の歪みを抑えることができ、また、上述した光素子と電気素子のような熱膨張係数の差が大きい部品であっても熱履歴を気にすることなく、同一の基板上に高精度に実装できるようになる。同一の基板上に機能が異なる光素子や電気素子を混載できることにより、この集積デバイスが有する機能を向上させることができ、集積デバイスを用いた装置の基板の数を少なくでき装置全体の小型化、低コスト化、および信頼性の向上を図ることができる。
【００７７】
また、Ｓｉの基板１００内部にさらに他のＬＳＩを内蔵する構成とすれば、より機能を集積した集積デバイスの製造が可能となる。
【産業上の利用可能性】
【００７８】
以上のように、本発明にかかる集積デバイスは、複数の異なる部品を同一の基板に搭載する場合に有用であり、特に、材質が異なり熱膨張係数が異なる光素子や電気素子などを混載するハイブリッド型の光・電子集積回路、およびこの集積デバイスを用いたプロジェクタ・通信用モジュール・高機能照明等の装置に適している。
【符号の説明】
【００７９】
１００ 基板
１０１（１０１ａ〜１０１ｃ） ＬＤ搭載領域
１０２（１０２ａ〜１０２ｃ） 波長変換素子搭載領域
１０３ ドライバＩＣ搭載領域
１０４ 導波路
１０５ ポート
１１０，１１１，１１２ 接合部
１２０ 配線パターン
１２１ レーザ発光素子（ＬＤ）
１２２ 波長変換素子
１２３ ドライバＩＣ
３０１ Ａｕ膜
３０１ａ 溝
３０１ｂ マイクロバンプ
３０２，３０３，５０３ レジスト膜
５０１ シリコン酸化膜
５０２ シリコン窒化膜
６００ コンタミ
１００１ ディスペンサー
１００２ 樹脂フィレット
１２０１ ９０°ピッチコンバータ
１２０２ 多波長合波器
１２０３（１２０３ａ〜１２０３ｃ） 検出器
１２０４ 制御部
１２１０（１２１０ａ，１２１０ｂ） 導波路型方向性結合器
【技術分野】
【０００１】
本発明は、光素子と電気素子が同一の基板上に搭載された集積デバイスおよび集積デバイスの製造方法に関する。
【背景技術】
【０００２】
従来から、レーザ素子などの光素子とＩＣなどの電気素子が、同一基板上に混載されたモジュールが知られている（例えば、下記特許文献１参照。）。特許文献１に記載のモジュールは、光素子と、光素子を制御する電気素子が、シリコン等からなる基板上に実装されたものである。基板上には、光素子と光結合し、光を外部に導出する光導波路が形成されたものもある。
【０００３】
また、特許文献１に記載のモジュールでは、光素子および電気素子は、基板に対してフリップチップ実装により実装される。すなわち、光素子および電気素子の下面にバンプを形成し、このバンプを基板の電極等に接触させ加圧加熱して金属接合することにより実装がおこなわれる。
【０００４】
また上記とは別に、レーザ素子などの光素子を、表面活性化接合法により基板に対して接合する技術が知られている（例えば、下記特許文献２参照。）。表面活性化接合法を簡単に説明すると、物質表面を覆っている酸化膜・コンタミなどの不活性層をプラズマ処理などで取り除いて活性化し、表面エネルギーの高い原子同士を接触させることで、原子間の凝着力を利用して低温で接合する手法である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−７２２０６号公報
【特許文献２】特開２００５−３１１２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記構成の集積デバイスでは、高機能な集積デバイスを得るために異なる材料からなる機能素子を混載する際に、光導波路を形成した搭載基板の熱履歴による変形の蓄積に起因する光軸ずれ等のため、基板上に搭載される光素子と、基板上に形成される光導波路とを正しく光結合させることができなかった。特に混載する光素子や電子素子の数が増えて工程数が増えるにつれて、搭載基板の熱履歴による変形の蓄積が多くなり、基板上に搭載される光素子と、基板上に形成される光導波路とを正しく光結合させることができなかった。すなわち、光素子と光導波路とを正しく光結合させるためには、光素子と光導波路とをサブミクロンの精度で位置あわせする必要があるが、これがおこなえなかった。
【０００７】
特許文献１に記載のように、光素子および電気素子をフリップチップ実装により実装した場合、光素子、電気素子および基板が加熱されるため、各部材の熱膨張係数の違いにより各部材同士が位置ずれを起こしてしまう問題がある。
【０００８】
また、電気素子をフリップチップ実装した後に、光素子を特許文献２に記載のように表面活性化接合させる場合も、電気素子の実装時に基板が加熱されることにより基板に反りが発生し、光素子を表面活性化接合させるときの位置精度に悪影響を及ぼしてしまうという問題がある。
【０００９】
このほか、電気素子をフロー方式、リフロー方式などにより基板に対して半田実装する場合も、電気素子および基板が加熱されるため、同様の問題が生じる。このように、従来の集積デバイスでは、基板上に光素子、電気素子を搭載してもそれぞれの位置精度を向上できなかった。同様に、基板上に搭載される光素子と、基板上に形成される光導波路とを正しく光結合させることができなかった。
【００１０】
本発明は、上述の従来技術による問題点を解消するため、基板上に搭載される部品を加熱することなく精度良く簡単に実装できる集積デバイスおよび集積デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、本発明にかかる集積デバイスは、光素子と電気素子とが基板上に実装された集積デバイスにおいて、前記光素子と前記電気素子とは、前記基板上に形成された金属材料からなる接合部に表面活性化接合技術で接合されたことを特徴とする。
【００１２】
上記の構成により、互いに熱膨張係数が異なる材質からなる光素子と前記電気素子とを、同一の基板上の接合部に精度よく簡単に実装できるようになる。
【００１３】
また、前記接合部は、マイクロバンプ構造を有することを特徴とする。
【００１４】
上記の構成により、接合部に形成されたマイクロバンプを設けたので、光素子および電気素子の電極に、表面活性化接合技術で容易に接合できるようになる。
【００１５】
また、前記金属材料はＡｕであることを特徴とする。
【００１６】
上記の構成により、マイクロバンプが塑性変形しやすい材質であり、接合を容易にする。
【００１７】
また、前記光素子として、レーザ素子が前記接合部に接合されたことを特徴とする。
【００１８】
また、前記光素子として、波長変換素子が前記接合部に接合されたことを特徴とする。
【００１９】
また、前記光素子として、受光素子が前記接合部に接合されたことを特徴とする。
【００２０】
上記の構成により、異なる材質からなり、熱膨張係数が異なる素子であっても、搭載の順番を問わず、互いに影響を及ぼすことなく同一の基板上に搭載できるようになる。
【００２１】
また、前記基板は、シリコン基板であることを特徴とする。
【００２２】
また、前記シリコン基板内に、集積回路が内蔵されたことを特徴とする。
【００２３】
上記の構成により、シリコン基板は、ＣＭＯＳ−ＬＳＩの形成工程を経て平坦化することができ、光配線・回路となる導波路を形成できる。また、電気配線、ロジックＬＳＩや温度センサ等の集積回路を内蔵することができる。
【００２４】
また、本発明にかかる集積デバイスの製造方法は、光素子と電気素子とが基板上に実装された集積デバイスの製造方法において、前記基板上に金属材料からなる接合部を形成する接合部形成工程と、前記光素子と前記電気素子とを、前記接合部に表面活性化接合により接合する接合工程と、を含むことを特徴とする。
【００２５】
上記の構成により、互いに熱膨張係数が異なる材質からなる光素子と前記電気素子とを、同一の基板上の接合部に精度よく簡単に実装できるようになる。
【００２６】
また、前記接合部形成工程において、前記マイクロバンプ構造を有する前記接合部を形成し、前記接合工程において、前記マイクロバンプ構造に対して前記光素子と前記電気素子とを接合することを特徴とする。
【００２７】
上記の構成により、光素子と電気素子では、互いの熱膨張係数が異なるが、搭載の順番を問わず、互いに影響を及ぼすことなく同一の基板上に搭載できるようになる。
【００２８】
また、前記接合部形成工程において、Ａｕからなる前記接合部を形成することを特徴とする。
【００２９】
上記の構成により、マイクロバンプが塑性変形しやすい材質であり、接合を容易にする。
【００３０】
また、前記接合部形成工程が、前記基板上に金属膜を形成する金属膜形成工程と、前記金属膜上に第１のレジストを形成する第１のレジスト形成工程と、前記第１のレジストが形成された金属膜をエッチングして、配線パターンおよび前記接合部となる金属パターンを形成する第１のエッチング工程と、前記金属パターン上に第２のレジストを形成する第２のレジスト形成工程と、前記第２のレジストが形成された金属パターンをハーフエッチングして、接合用マイクロバンプを形成する第２のエッチング工程と、を有することを特徴とする。
【００３１】
上記の構成により、基板上に必要な金属膜である配線パターンと接合部、および接合部のマイクロバンプを効率的に製造することができる。
【００３２】
また、前記接合工程において、前記光素子として、レーザ素子を前記接合部に接合することを特徴とする。
【００３３】
また、前記接合工程において、前記光素子として、波長変換素子を前記接合部に接合することを特徴とする。
【００３４】
また、前記接合工程において、前記光素子として、受光素子を前記接合部に接合することを特徴とする。
【００３５】
また、前記基板としてシリコン基板を用いることを特徴とする。
【００３６】
また、前記シリコン基板内に集積回路を形成する集積回路形成工程と、前記集積回路が形成された前記シリコン基板を平坦化する平坦化工程と、を有することを特徴とする。
【００３７】
上記の構成により、シリコン基板は、ＣＭＯＳ−ＬＳＩの形成工程を経て平坦化することができ、光配線・回路となる導波路を形成できる。また、電気配線、ロジックＬＳＩや温度センサ等の集積回路を内蔵することができる。
【発明の効果】
【００３８】
本発明によれば、異なる材質からなり、熱膨張係数が異なる素子であっても、搭載の順番を問わず、互いに影響を及ぼすことなく同一の基板上に搭載できるようになる。これにより、光素子と電気素子とを基板上に精度良く簡単に実装できるという効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】実施の形態にかかる集積デバイスを示す斜視図である。
【図２】実施の形態にかかる集積デバイスを示す平面図である。
【図３】接合部のマイクロバンプ製造工程の一例を示す工程図である。
【図４】電極上に形成されたマイクロバンプを示す斜視図である。
【図５】基板の導波路形成工程の一例を示す工程図である。
【図６】表面活性化接合を用いた部品実装の状態を示す図である。
【図７】基板の導波路形成工程の一例を示す工程図である。
【図８】接合部のマイクロバンプ製造工程の一例を示す工程図である。
【図９】接合箇所の補強の工程を示す工程図である。
【図１０】接合箇所の補強状態を示す斜視図である。
【図１１】基板上に形成される導波路の構成を示す平面図である。
【発明を実施するための形態】
【００４０】
以下に添付図面を参照して、本発明にかかる集積デバイスおよび集積デバイスの製造方法の好適な実施の形態を詳細に説明する。
【００４１】
（実施の形態）
（集積デバイスの構成）
本発明の集積デバイスは、シリコン基板（Ｓｉプラットフォーム）上に光素子であるレーザ発光素子（ＬＤ）や導波路、ＬＤ駆動回路、受光素子および電子情報処理をおこなうＳｉ等からなるＬＳＩを混載することで、ハイブリッド型の光・電子集積回路を実現するものである。このシリコン基板として、好ましくは、電気配線、ロジックＬＳＩや温度センサを内蔵し、更に、平坦化し光配線・回路となる導波路を形成したものを用いる。
【００４２】
このＳｉプラットフォーム上に、例えば、ピコプロジェクター装置のエンジンを基本とした機能を搭載する場合、光素子としては、ＬＤや、必要に応じて光の波長変換をおこなうニオブ酸リチウム（ＰＰＬＮ，ＬｉＮｂＯ３）の導波路を有する波長変換素子、出力補正をおこなうためのＰＤを搭載し、このほかに、電気素子としてＬＤ駆動回路、画像プロセシング用のＬＳＩ、通信用ＬＳＩなどのパッケージ部品を混載する。
【００４３】
そして、この混載により搭載する各デバイスの材料が異なる場合、一般に熱膨張係数や熱伝導率が大きく異なるが、本発明では、基板上に形成された金属製の電極にマイクロバンプを形成し、表面活性化接合法により光および電子機能素子を実装する。これにより、各素子を従来技術と比較して低温（例えば、常温）で基板上に接合することが可能となるため、異なる材料のデバイスを混載した場合、および搭載の順番を問わず、接合界面での剥がれやクラックの発生を防止する。
【００４４】
図１は、実施の形態にかかる集積デバイスを示す斜視図である。Ｓｉ材質の平板状の基板１００上には、各種部品が混載される。この図の例では、複数のＬＤ１２１、ＬＤ１２１から出射される光を波長変換する波長変換素子１２２、ＬＤ１２１および波長変換素子１２２のドライバＩＣ１２３等が搭載される。
【００４５】
ＬＤ１２１は、ＧａＡｓ，ＧａＮ等の材質からなり、光の３原色Ｒ，Ｇ，Ｂに対応して３個のＬＤが配置されている。波長変換素子１２２は、Ｒ，Ｇ，Ｂの系統にそれぞれ配置され、Ｒ，Ｇ，Ｂの光に変換する。例えばＲの系統だけは波長変換素子１２２を配置せず、ＬＤ１２１のＲ成分の光を直接出射する構成にもできる。
【００４６】
このほか、基板１００上には、所定の平坦化工程を経た後、波長変換素子１２２から出力される光をポート１０５まで導く光回路を構成する導波路１０４が形成される。基板１００内部には、不図示であるが、あらかじめ、ＣＰＵ、メモリ等のＣＭＯＳＬＳＩ（集積回路）、電気配線・温度センサ等が内蔵される。基板１００上には、ドライバＩＣ、ビデオプロセッサ、ＭＥＭＳドライバ等の電力消費で発熱する部品を配置し、基板１００内部には、論理素子を配置する構成が望ましい。この基板１００の下面には、放熱用のヒートシンクが設けられる。
【００４７】
図２は、実施の形態にかかる集積デバイスを示す平面図である。図１の構成から部品を取り除いた状態である。ＬＤ搭載領域１０１には、光の３原色Ｒ，Ｇ，Ｂに対応して３個のＬＤ搭載領域１０１ａ〜１０１ｃが形成される。波長変換素子搭載領域１０２は、Ｒ，Ｇ，Ｂの系統にそれぞれ波長変換素子搭載領域１０２ａ〜１０２ｃが形成される。
【００４８】
ドライバＩＣ１０３搭載領域には、ドライバＩＣの電極位置に対応する複数の接合部１１０が形成されている。この接合部１１０は、ドライバＩＣの電極に接合し、配線パターン１２０を介してＬＤ搭載領域１０１および波長変換素子搭載領域１０２に導出されている。また、ＬＤ搭載領域１０１および波長変換素子搭載領域１０２にも同様に、ＬＤ、波長変換素子の電極位置に対応する接合部１１１，１１２が形成されている。これらＬＤ搭載領域１０１、波長変換素子搭載領域１０２、ドライバＩＣ搭載領域１０３には、ＬＤ、波長変換素子、およびドライバＩＣが常温でおこなう表面活性化接合法（詳細は後述する）により搭載される。
【００４９】
（製造工程例１−接合部のマイクロバンプ形成例）
図３は、接合部のマイクロバンプ製造工程の一例を示す工程図である。この図３は、図２のＡ−Ａ線断面図であり、基板１００上には、ＬＤ搭載領域１０１、波長変換素子搭載領域１０２、配線パターン１２０が設けられる。
【００５０】
まず、工程（ａ）に示すように、ＣＭＯＳ−ＬＳＩの形成工程を経て平坦化されたＳｉの基板１００上に材質が金のＡｕ膜３０１を形成する。次に工程（ｂ）では、電極として残したい部分にレジスト膜３０２を形成する。この電極とは、上記接合部１１０，１１１，１１２である。図示の例では、図２に示した接合部１１１，１１２と、配線パターン１２０に相当する。
【００５１】
次に、工程（ｃ）に示すように、エッチングをおこない、レジスト膜３０２で覆われていない部分のＡｕ膜３０１を除去し、電極を形成する。そして、工程（ｄ）に示すように、電極のうち、部品を実装する接合部１１１，１１２にマイクロバンプ用のレジスト膜３０３を形成する。また、配線パターン１２０として残す部分には、レジスト膜３０３をＡｕ膜３０１の全面に形成する。
【００５２】
最後に、工程（ｅ）では、ハーフエッチングにより、レジスト膜３０３間の接合部１１１，１１２上に所定深さの溝３０１ａを形成する。これにより、レジスト膜３０３を取り除いた後には、接合部１１１，１１２上にマイクロバンプ３０１ｂが形成される。なお、接合部１１１，１１２は、マイクロバンプ３０１ｂを形成した後においても、マイクロバンプ３０１ｂ下部がＡｕ膜３０１で繋がっているため、全体が電極として導通可能な状態である。また、配線パターン１２０の部分は、マイクロバンプが形成されず、平坦なパターンのままである。
【００５３】
上記工程（ｄ）におけるレジスト膜３０３は、例えば、平面でみて複数個の円形状に形成する。これにより、工程（ｅ）では、接合部１１１，１１２上に円形のマイクロバンプ３０１ｂが複数形成される。図４は、電極上に形成されたマイクロバンプを示す斜視図である。このマイクロバンプ３０１ｂは、例えば直径がΦ８μｍ、高さ２μｍ程度で形成できる。上記工程によれば、基板１００上に必要な金属膜である配線パターン１２０と、接合部１１１，１１２、および接合部１１１，１１２のマイクロバンプ３０１ｂを効率的に製造することができる。
【００５４】
（基板上の導波路形成工程）
図５は、基板の導波路形成工程の一例を示す工程図である。図３に示したマイクロバンプ形成後の工程を示してある。工程（ａ）は、図３の工程（ｅ）の後にレジスト膜３０３を取り除いた状態であり、接合部１１１，１１２上にマイクロバンプ３０１ｂが形成されている。次に、工程（ｂ）に示すように、基板１００の全面にプラズマＣＶＤ等によりシリコン酸化膜５０１およびシリコン窒化膜５０２を形成する。
【００５５】
この後、工程（ｃ）に示すように、導波路１０４を形成する箇所にレジスト膜５０３を形成する。そして、工程（ｄ）に示すように、エッチングをおこない、導波路１０４部分以外のシリコン酸化膜５０１およびシリコン窒化膜５０２を除去する。最後に、レジスト膜５０３を取り除くことにより、工程（ｅ）に示すように、シリコン酸化膜５０１およびシリコン窒化膜５０２による導波路１０４の設置が完了する。
【００５６】
（表面活性化接合による部品実装工程について）
表面活性化接合技術は、物質表面を覆っている酸化膜、塵（コンタミ）などの不活性層をプラズマ処理などで取り除いて活性化し、表面エネルギーの高い原子同士を接触させることで原子間の凝着力を利用して接合する技術である。但し、この技術でもフラットな接合面同士での接合では、加熱をある程度（１００〜１５０℃）かけないと接合ができない。本願発明では、接合温度をより低くすべく、接合面の片側、すなわち上述した基板１００の接合部１１１，１１２等に塑性変形しやすいＡｕの材質からなるマイクロバンプ３０１ｂを形成することにより、常温での接合を可能とした。
【００５７】
ここで、表面活性化接合の原理を説明する。実在表面（接合部１１１，１１２等）上には、酸化膜、コンタミが存在している。このため、プラズマ洗浄やイオンビームによるスパッタエッチングをおこない、接合部１１１，１１２の表面を活性化させ、接合部１１１，１１２が結合手を持った原子が露出している活性状態にする。これにより、接合の対象である、ドライバＩＣや波長変換素子の電極を接合部１１１，１１２に接触させるだけで原子間接合させることができる。
【００５８】
上記の表面活性化接合技術を用いて、基板１００上に部品を常温接合することができる。この表面活性化接合によれば、無加熱接合であるため、下記の各利点を有する。
１．熱膨張係数差の残留応力による部品破壊が発生しない。
２．部品に対する熱ストレスがなく部品の機能劣化が生じない。
３．無加熱および固相接合であるため、実装時の位置ずれが生じない。
４．他部品への熱影響が生じない。
５．原子の直接接合であるため、接合層の経時劣化が生じない。
【００５９】
上述した基板１００上に混載する部品を構成する材料の熱膨張係数の例を挙げる。熱膨張係数は一般に温度の関数であるがここでは、簡易的な比較のために室温近傍での値を示す。
・ＬＤ１２１材料
ＧａＡｓ：５．７×１０−６／Ｋ
ＧａＮ ：５．６×１０−６／Ｋ
・波長変換素子１２２材料
ＬｉＮｂＯ３：Ｘ、Ｙ軸方向の熱膨張率 １．５４×１０−５−５／Ｋ
Ｚ軸方向の熱膨張率 ０．７５×１０−５−５／Ｋ
・電子情報処理用ＬＳＩ、ＬＤドライバ（ドライバＩＣ１２３）およびＳｉプラットフォーム
Ｓｉ：４．２×１０−６−６／Ｋ
【００６０】
図６は、表面活性化接合を用いた部品実装の状態を示す図である。基板１００上には、接合部１１１，１１２が形成され、これら接合部１１１，１１２上には、上述した工程を経てマイクロバンプ３０１ｂが複数形成されている。この状態で上述した表面活性化接合により、ＬＤ１２１と、波長変換素子１２２を接合させる。（ａ）に示すように、基板１００の接合部１１１，１１２、および部品であるＬＤ１２１，波長変換素子１２２の電極は、アルゴンプラズマにより洗浄し、それぞれの表面を活性化させる。そして、（ｂ）に示すように、接合部１１１には、ＬＤ１２１の電極７０１を位置させ、接合部１１２には、波長変換素子１２２の電極７０２を位置させ、互いに接触・加圧させるだけで常温にて接合でき、部品実装が可能となる。
【００６１】
（製造工程例２−基板上の導波路形成工程）
この工程例では、先に導波路を形成してからマイクロバンプを形成する。図７は、基板の導波路形成工程の一例を示す工程図である。製造工程例１と同様の符号を付して説明する。まず、工程（ａ）に示すように、基板１００の全面にプラズマＣＶＤ等によりシリコン酸化膜５０１およびシリコン窒化膜５０２を形成する。
【００６２】
この後、工程（ｂ）に示すように、導波路１０４を形成する箇所にレジスト膜５０３を形成する。そして、工程（ｃ）に示すように、エッチングをおこない、導波路１０４部分以外のシリコン酸化膜５０１およびシリコン窒化膜５０２を除去する。この後、工程（ｄ）に示すように、レジスト膜５０３を取り除くことにより、シリコン酸化膜５０１およびシリコン窒化膜５０２による導波路１０４の設置が完了する。そして、工程（ｅ）に示すように、Ｓｉの基板１００上にＡｕ膜３０１を形成する。
【００６３】
（接合部のマイクロバンプ形成例）
図８は、接合部のマイクロバンプ製造工程の一例を示す工程図である。図７（ｅ）の工程後におこなう工程を説明する。まず、工程（ａ）では、電極として残したい部分にレジスト膜３０２を形成する。この電極とは、上記接合部１１０，１１１，１１２である。図示の例では、図２に示した接合部１１１，１１２と、配線パターン１２０に相当する。
【００６４】
次に、工程（ｂ）に示すように、エッチングをおこない、レジスト膜３０２で覆われていない部分のＡｕ膜３０１を除去し、電極を形成する。この際、シリコン酸化膜５０１およびシリコン窒化膜５０２による導波路１０４は残る。そして、工程（ｃ）に示すように、電極のうち、部品を実装する接合部１１１，１１２にマイクロバンプ用のレジスト膜３０３を形成する。また、配線パターン１２０として残す部分には、レジスト膜３０３をＡｕ膜３０１の全面に形成する。
【００６５】
この後、工程（ｄ）では、ハーフエッチングにより、レジスト膜３０３間の接合部１１１，１１２上に所定深さの溝３０１ａを形成する。これにより、工程（ｅ）に示すように、レジスト膜３０３を取り除いた後には、接合部１１１，１１２上にマイクロバンプ３０１ｂが形成される。なお、接合部１１１，１１２は、マイクロバンプ３０１ｂを形成した後においても、マイクロバンプ３０１ｂ下部がＡｕ膜３０１で繋がっているため、全体が電極として導通可能な状態である。また、配線パターン１２０の部分は、マイクロバンプが形成されず、平坦なパターンのままである。
【００６６】
上述の製造工程例１，２では、いずれも図２をＡ−Ａ線断面で切断した箇所の基板１００上にマイクロバンプ３０１ｂを形成する例を説明したため、ＬＤ１２１および波長変換素子１２２の接合部１１１，１１２にマイクロバンプ３０１ｂが形成される構成としたが、接合部１１０、すなわち、ドライバＩＣ１２３が搭載される電極にも同様に形成することができる。
【００６７】
（接合箇所の補強について）
上述した表面活性化接合により接合された接合部は、樹脂の塗布により接合状態を補強することができる。図９は、接合箇所の補強の工程を示す工程図である。図には、波長変換素子１２２部分を側面から見た図を示している。
【００６８】
図９の工程（ａ）に示すように、接合部１１２に、波長変換素子１２２の電極７０２を位置させ、互いに接触させ接合した後、工程（ｂ）に示すように、ディスペンサー１００１等により波長変換素子１２２の電極７０２と、基板１００上の接合部１１２の部分を中心として、樹脂（例えばＵＶ樹脂）を塗布する。そして、工程（ｃ）に示すように、波長変換素子１２２側面から接合部１１２，電極７０２を挟んで基板１００上面との間に渡って樹脂フィレット１００２が形成される。これにより、基板１００上に搭載された波長変換素子１２２をより強固に接合させることができる。この図では、波長変換素子１２２の接合補強について説明したが、図１０の斜視図に示すように、基板１００上に搭載される部品であれば、上述したＬＤ１２１、ドライバＩＣ１２３等、他の部品に対しても同様に接合補強することができる。
【００６９】
（導波路を用いた合波の構成）
図１１は、基板上に形成される導波路の構成を示す平面図である。図１１の記載は、便宜上図２に示す寸法を変更してある。図１１において、基板１００上には、ＬＤ１２１（１２１ａ〜１２１ｃ）、９０度ベンド部を兼ねた９０°ピッチコンバータ１２０１（１２０１ａ〜１２０１ｃ）、多波長合波器１２０２、検出器１２０３（１２０３ａ，１２０３ｂ），制御部１２０４等が配置されてなる。多波長合波器１２０２は、導波路型方向性結合器１２１０ａ，１２１０ｂからなる。例えば、ＬＤ１２１ａは、ＡｌＩｎＧａＰ（赤色；Ｒ），ＬＤ１２１ｂがＩｎＧａＮ（青色；Ｂ）の半導体レーザを用いる。また、ＬＤ１２１ｃは、直接発光型の緑色（Ｇ）のＬＤを用いても良いが、図示の例では、ＧａＡｓ（近赤外、例えば１０６４ｎｍ）のＬＤとし、波長変換素子１２２を配置している。
【００７０】
図２に示したように、ＬＤ１２１ａ〜１２１ｃ実装間隔に比して、多波長合波器１２０２の導波路型方向性結合器１２１０ａ，１２１０ｂの間隔は非常に狭い。このため、ＬＤ１２１側の導波路のピッチ間隔と、多波長合波器１２０２側のピッチ間隔を整合するために、９０度ベンド部を兼ねた９０°ピッチコンバータ１２０１（１２０１ａ〜１２０１ｃ）をＬＤ１２１の接続用導波路と多波長合波器１２０２の入力との間の角部分に設ける。この９０°ピッチコンバータ１２０１（１２０１ａ〜１２０１ｃ）により光の進行方向を９０°変更する。９０°ピッチコンバータ１２０１としては、内側に共振エリアを設けた方式のほか、共振エリアを設けない単純な９０°エルボー型の導波路も用いることができる。
【００７１】
多波長合波器１２０２における合波について説明する。導波路型方向性結合器１２１０では、２本の導波路を結合長の長さにわたって平行に近接して配置させる。そして、２つの入力ポートから波長を異にする少なくとも２つの複数の入射波を入射させることにより、複数の入射波のうちから波長選択性によって選択される複数の入射波を合波し、合波した光波を１つの出力ポートから出射させる。残りの出力ポートからは、合波されなかった波長の光波が出射される。
【００７２】
具体的には、図１１に示すように、３つのＬＤ１２１に接続された３本の導波路のなかで隣接するＲ，Ｂ２本の導波路間に第１段目の導波路型方向性結合器１２１０ａを結合長Ｌ１で形成している。次に、Ｒ，Ｂを結合した導波路と、残りのＧの導波路との間に第２段目の導波路型方向性結合器１２１０ｂを結合長Ｌ２で形成する。各導波路からそれぞれ異なる波長の光Ｒ，Ｇ，Ｂを入射する。ＬＤ１２１ａから入射したＲ（波長λ１）の光と、ＬＤ１２１ｂから入射したＢ（波長λ２）の光は、導波路型方向性結合器１２１０ａの結合長Ｌ１を有して合波（結合）される。この後、合波されたＲ，Ｂの光とＧの光が導波路型方向性結合器１２１０ｂの結合長Ｌ２を有して合波（結合）される。合波されたＲＧＢの光は、ポート１０５から出力される。
【００７３】
また、図示の例では、青色（Ｂ）の光出力をモニタするための検出器（ＰＤ）１２０３ａを導波路型方向性結合器１２１０ａの他方の出力ポートに接続し、緑色（Ｇ）の光出力をモニタするための検出器１２０３ｂを導波路型方向性結合器１２１０ｂの他方の出力ポートに接続する。また、赤色（Ｒ）光の出力をモニタするための検出器１２０３ｃをＬＤ１２１ａのバック光側に配置している。
【００７４】
上記の多波長合波器１２０２によれば、導波路型方向性結合器１２１０を単に多段接続するという簡易な構成であり、各段の導波路型方向性結合器１２１０によって波長の異なる光波を順次結合していくことによって複数の入射波を段階的に合波する。この構成によれば、プリズム等の空間光学系の素子を用いることなく複数の波長の異なる光波を合波することができ、部品点数の増加を抑制し、小型化することが可能となる。
【００７５】
以上説明した集積デバイスによれば、電極にマイクロバンプを形成し、表面活性化接合法を用いることにより、光配線となる導波路を形成した同一の平坦化基板上に、材質の異なる部品である光素子と電気素子の全てを低温で簡単に搭載することができるようになる。
【００７６】
これにより、この発明によれば、基板の歪みを抑えることができ、また、上述した光素子と電気素子のような熱膨張係数の差が大きい部品であっても熱履歴を気にすることなく、同一の基板上に高精度に実装できるようになる。同一の基板上に機能が異なる光素子や電気素子を混載できることにより、この集積デバイスが有する機能を向上させることができ、集積デバイスを用いた装置の基板の数を少なくでき装置全体の小型化、低コスト化、および信頼性の向上を図ることができる。
【００７７】
また、Ｓｉの基板１００内部にさらに他のＬＳＩを内蔵する構成とすれば、より機能を集積した集積デバイスの製造が可能となる。
【産業上の利用可能性】
【００７８】
以上のように、本発明にかかる集積デバイスは、複数の異なる部品を同一の基板に搭載する場合に有用であり、特に、材質が異なり熱膨張係数が異なる光素子や電気素子などを混載するハイブリッド型の光・電子集積回路、およびこの集積デバイスを用いたプロジェクタ・通信用モジュール・高機能照明等の装置に適している。
【符号の説明】
【００７９】
１００ 基板
１０１（１０１ａ〜１０１ｃ） ＬＤ搭載領域
１０２（１０２ａ〜１０２ｃ） 波長変換素子搭載領域
１０３ ドライバＩＣ搭載領域
１０４ 導波路
１０５ ポート
１１０，１１１，１１２ 接合部
１２０ 配線パターン
１２１ レーザ発光素子（ＬＤ）
１２２ 波長変換素子
１２３ ドライバＩＣ
３０１ Ａｕ膜
３０１ａ 溝
３０１ｂ マイクロバンプ
３０２，３０３，５０３ レジスト膜
５０１ シリコン酸化膜
５０２ シリコン窒化膜
６００ コンタミ
１００１ ディスペンサー
１００２ 樹脂フィレット
１２０１ ９０°ピッチコンバータ
１２０２ 多波長合波器
１２０３（１２０３ａ〜１２０３ｃ） 検出器
１２０４ 制御部
１２１０（１２１０ａ，１２１０ｂ） 導波路型方向性結合器
【特許請求の範囲】
【請求項１】
光素子と電気素子とが基板上に実装された集積デバイスにおいて、
前記光素子と前記電気素子とは、前記基板上に形成された金属材料からなる接合部に表面活性化接合技術で接合された
ことを特徴とする集積デバイス。
【請求項２】
前記接合部は、マイクロバンプ構造を有する
ことを特徴とする請求項１に記載の集積デバイス。
【請求項３】
前記金属材料はＡｕである
ことを特徴とする請求項１または２に記載の集積デバイス。
【請求項４】
前記光素子として、レーザ素子が前記接合部に接合された
ことを特徴とする請求項１〜３のいずれか一つに記載の集積デバイス。
【請求項５】
前記光素子として、波長変換素子が前記接合部に接合された
ことを特徴とする請求項１〜４のいずれか一つに記載の集積デバイス。
【請求項６】
前記光素子として、受光素子が前記接合部に接合された
ことを特徴とする請求項１〜５のいずれか一つに記載の集積デバイス。
【請求項７】
前記基板はシリコン基板である
ことを特徴とする請求項１〜６のいずれか一つに記載の集積デバイス。
【請求項８】
前記シリコン基板内に、集積回路が内蔵された
ことを特徴とする請求項７に記載の集積デバイス。
【請求項９】
光素子と電気素子とが基板上に実装された集積デバイスの製造方法において、
前記基板上に金属材料からなる接合部を形成する接合部形成工程と、
前記光素子と前記電気素子とを、前記接合部に表面活性化接合により接合する接合工程と、
を含むことを特徴とする集積デバイスの製造方法。
【請求項１０】
前記接合部形成工程において、前記マイクロバンプ構造を有する前記接合部を形成し、
前記前記接合工程において、前記マイクロバンプ構造に対して前記光素子と前記電気素子とを接合する
ことを特徴とする請求項９に記載の集積デバイスの製造方法。
【請求項１１】
前記接合部形成工程において、Ａｕからなる前記接合部を形成する
ことを特徴とする請求項９または１０に記載の集積デバイスの製造方法。
【請求項１２】
前記接合部形成工程が、
前記基板上に金属膜を形成する金属膜形成工程と、
前記金属膜上に第１のレジストを形成する第１のレジスト形成工程と、
前記第１のレジストが形成された金属膜をエッチングして、配線パターンおよび前記接合部となる金属パターンを形成する第１のエッチング工程と、
前記金属パターン上に第２のレジストを形成する第２のレジスト形成工程と、
前記第２のレジストが形成された金属パターンをハーフエッチングして、接合用マイクロバンプを形成する第２のエッチング工程と、を有する
ことを特徴とする請求項９〜１１のいずれか一つに記載の集積デバイスの製造方法。
【請求項１３】
前記接合工程において、前記光素子として、レーザ素子を前記接合部に接合する
ことを特徴とする請求項９〜１２のいずれか一つに記載の集積デバイスの製造方法。
【請求項１４】
前記接合工程において、前記光素子として、波長変換素子を前記接合部に接合する
ことを特徴とする請求項９〜１３のいずれか一つに記載の集積デバイスの製造方法。
【請求項１５】
前記接合工程において、前記光素子として、受光素子を前記接合部に接合する
ことを特徴とする請求項９〜１４のいずれか一つに記載の集積デバイスの製造方法。
【請求項１６】
前記基板としてシリコン基板を用いる
ことを特徴とする請求項９〜１５のいずれか一つに記載の集積デバイスの製造方法。
【請求項１７】
前記シリコン基板内に集積回路を形成する集積回路形成工程と、
前記集積回路が形成された前記シリコン基板を平坦化する平坦化工程と、を有する
ことを特徴とする請求項９〜１６のいずれか一つに記載の集積デバイスの製造方法。
【請求項１】
光素子と電気素子とが基板上に実装された集積デバイスにおいて、
前記光素子と前記電気素子とは、前記基板上に形成された金属材料からなる接合部に表面活性化接合技術で接合された
ことを特徴とする集積デバイス。
【請求項２】
前記接合部は、マイクロバンプ構造を有する
ことを特徴とする請求項１に記載の集積デバイス。
【請求項３】
前記金属材料はＡｕである
ことを特徴とする請求項１または２に記載の集積デバイス。
【請求項４】
前記光素子として、レーザ素子が前記接合部に接合された
ことを特徴とする請求項１〜３のいずれか一つに記載の集積デバイス。
【請求項５】
前記光素子として、波長変換素子が前記接合部に接合された
ことを特徴とする請求項１〜４のいずれか一つに記載の集積デバイス。
【請求項６】
前記光素子として、受光素子が前記接合部に接合された
ことを特徴とする請求項１〜５のいずれか一つに記載の集積デバイス。
【請求項７】
前記基板はシリコン基板である
ことを特徴とする請求項１〜６のいずれか一つに記載の集積デバイス。
【請求項８】
前記シリコン基板内に、集積回路が内蔵された
ことを特徴とする請求項７に記載の集積デバイス。
【請求項９】
光素子と電気素子とが基板上に実装された集積デバイスの製造方法において、
前記基板上に金属材料からなる接合部を形成する接合部形成工程と、
前記光素子と前記電気素子とを、前記接合部に表面活性化接合により接合する接合工程と、
を含むことを特徴とする集積デバイスの製造方法。
【請求項１０】
前記接合部形成工程において、前記マイクロバンプ構造を有する前記接合部を形成し、
前記前記接合工程において、前記マイクロバンプ構造に対して前記光素子と前記電気素子とを接合する
ことを特徴とする請求項９に記載の集積デバイスの製造方法。
【請求項１１】
前記接合部形成工程において、Ａｕからなる前記接合部を形成する
ことを特徴とする請求項９または１０に記載の集積デバイスの製造方法。
【請求項１２】
前記接合部形成工程が、
前記基板上に金属膜を形成する金属膜形成工程と、
前記金属膜上に第１のレジストを形成する第１のレジスト形成工程と、
前記第１のレジストが形成された金属膜をエッチングして、配線パターンおよび前記接合部となる金属パターンを形成する第１のエッチング工程と、
前記金属パターン上に第２のレジストを形成する第２のレジスト形成工程と、
前記第２のレジストが形成された金属パターンをハーフエッチングして、接合用マイクロバンプを形成する第２のエッチング工程と、を有する
ことを特徴とする請求項９〜１１のいずれか一つに記載の集積デバイスの製造方法。
【請求項１３】
前記接合工程において、前記光素子として、レーザ素子を前記接合部に接合する
ことを特徴とする請求項９〜１２のいずれか一つに記載の集積デバイスの製造方法。
【請求項１４】
前記接合工程において、前記光素子として、波長変換素子を前記接合部に接合する
ことを特徴とする請求項９〜１３のいずれか一つに記載の集積デバイスの製造方法。
【請求項１５】
前記接合工程において、前記光素子として、受光素子を前記接合部に接合する
ことを特徴とする請求項９〜１４のいずれか一つに記載の集積デバイスの製造方法。
【請求項１６】
前記基板としてシリコン基板を用いる
ことを特徴とする請求項９〜１５のいずれか一つに記載の集積デバイスの製造方法。
【請求項１７】
前記シリコン基板内に集積回路を形成する集積回路形成工程と、
前記集積回路が形成された前記シリコン基板を平坦化する平坦化工程と、を有する
ことを特徴とする請求項９〜１６のいずれか一つに記載の集積デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１０９００２（Ｐ２０１１−１０９００２Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２００９−２６５０５５（Ｐ２００９−２６５０５５）
【出願日】平成２１年１１月２０日（２００９．１１．２０）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（０００１６６９４８）シチズンファインテックミヨタ株式会社 (438)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２１年１１月２０日（２００９．１１．２０）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（０００１６６９４８）シチズンファインテックミヨタ株式会社 (438)
【Ｆターム（参考）】
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