電子回路装置とその製造方法
【課題】 比較的簡単な製造工程によって膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能な電子回路装置とその製造方法を提供し、併せてクロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を実現可能な配線構造を実現する。
【解決手段】 複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板１００と、多層配線層を内蔵する多層配線構造２００とを備える。半導体基板１００の前記配線層の表面と多層配線構造２００の接合面とが、接続用電極を用いてあるいは接続用電極を用いずに電気的・機械的に相互接続されることによって、前記半導体基板と前記多層配線構造とが一体化されている。
【解決手段】 複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板１００と、多層配線層を内蔵する多層配線構造２００とを備える。半導体基板１００の前記配線層の表面と多層配線構造２００の接合面とが、接続用電極を用いてあるいは接続用電極を用いずに電気的・機械的に相互接続されることによって、前記半導体基板と前記多層配線構造とが一体化されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路装置とその製造方法に関し、さらに言えば、配線層によって相互接続された複数の電子回路素子を有する半導体基板と、多層配線層を内蔵した多層配線構造とを備え、前記半導体基板上の前記配線層と前記多層配線構造の前記多層配線層とを複数の接続用電極を用いて相互接続してなる電子回路装置と、その製造方法に関する。
【背景技術】
【０００２】
近年、超大規模集積回路装置（Ultra Large-Scale Integrated Circuit Devices、ＵＬＳＩ）は、ますます高集積化が進んでおり、それに応じて当該装置の内部の各種素子はますます微細化・複雑化している。そして、これらの膨大な数の素子を相互接続して複雑な電子回路を形成するために、膨大な数の配線が内蔵されている。これら配線は、例えば、素子の近傍にあって素子間を相互接続するローカル（下位）配線層と、当該ローカル（下位）配線層の上に形成された中間配線層と、当該中間配線層の上に形成されたグローバル（上位）配線層とからなる多層配線構造として構成される。
【０００３】
ＵＬＳＩチップのサイズが大きくなると、製造コストが上昇し、歩留まりが低下するため、従来より、ＵＬＳＩチップとは別に多層配線構造を三次元的に形成し、その多層配線構造をＵＬＳＩチップの表面に電気的・機械的に接続することが提案されている。その一例が、ＵＬＳＩチップとは別個に形成されたインターポーザ（interposer）を、ＵＬＳＩチップに接合して電子回路装置（システム）とする技術（積層パッケージ技術）である。この技術は、パッケージ内にシステムが組み込まれることから、システム・イン・ア・パッケージ（System-in-a-Package、ＳｉＰ）とも呼ばれる。
【０００４】
例えば、特許文献１には、「基板に形成された素子から基板を貫通する電極を介して他の配線構造体の電極に接続する構造を有する半導体装置であって、前記基板の裏面の略全面が前記他の配線構造体の主面に接着または接合されていることを特徴とする半導体装置」が開示されている（請求項１参照）。この半導体装置によれば、「基板と配線構造体（例えばインターポーザー、素子が形成された他の基板など）の間の間隙をなくすことができるため、積層方向の厚さをその分薄くすることができ、実装サイズのさらなる小型化をすることができるとともに、チップの放熱性を良好にすることができる」とされている（段落（００１１）、（００１３）を参照）。
【０００５】
特許文献１には、二種類の半導体装置の製造方法も開示されている。一つは、「素子が形成された基板の裏面の略全面に絶縁膜を介して電極を有する他の配線構造体を接着または接合する工程と、その後、前記基板に形成された素子から他の配線構造体に形成された電極に達する孔を形成する工程と、前記孔内に金属を埋め込んで、前記素子の電極と前記配線構造体の電極とを接続する接続電極を形成する工程とを具備することを特徴とする半導体装置の製造方法」である（請求項８参照）。この製造方法によれば、「ハンダバンプにともなう間隙を生じることなく素子が形成された基板と他の配線構造体とを接合することができるため、積層方向の厚さをその分薄くすることができ、実装サイズのさらなる小型化をすることができるとともに、チップの放熱性を良好にすることができる。また、前記孔に金属を埋め込んで接続電極を形成した際にその周囲の絶縁耐圧の信頼性が高い」とされている（段落（０００８）を参照）。
【０００６】
他の一つは、「素子が形成された基板の素子と電気的に繋がっている電極に対応する位置にその裏面に達する孔を形成する工程と、少なくとも前記基板の裏面の略全面に絶縁膜を形成する工程と、前記基板の裏面に前記絶縁膜を介して電極を有する他の配線構造体を電極が前記孔に対応するように接着または接合する工程と、前記孔内に金属を埋め込んで、前記素子の電極と前記配線構造体の電極とを接続する接続電極を形成する工程とを具備することと特徴とする半導体装置の製造方法」である（請求項１０参照）。この製造方法によれば、上記の製造方法と同じ効果が得られると共に、「上記方法よりも工程を簡略化することが可能である」という効果も得られる、とされている（段落（００１０）を参照）。
【特許文献１】特開２００５−０１２１８０号公報 （図１〜図５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１に開示された半導体装置によれば、「貫通電極」と「積層パッケージ技術」を用いた半導体装置において実装サイズの小型化と放熱性の改善が可能である。しかし、特許文献１の半導体装置は、その請求項１の記載からも明らかなように、素子を内蔵した基板の貫通電極を利用して、前記基板中の素子を配線構造体の電極に接続する構造を持つものである。したがって、特許文献１の半導体装置を製造する際には、前記基板をその表裏両面から加工しなければならず、製造工程が複雑であるという難点がある。
【０００８】
また、特許文献１の半導体装置は、所定の素子を有する基板と、所定の配線を有する配線構造体とを別個に製造しておき、前記基板の裏面に前記配線構造体の主面を接着または接合することが必要であるが、その製造歩留まりについては言及されていない。
【０００９】
他方、半導体装置のいっそうの性能向上のため、クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を可能にする配線構造が求められている。
【００１０】
本発明は、これらの点を考慮してなされたものであって、その目的とするところは、比較的簡単な製造工程によって膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能な電子回路装置とその製造方法を提供することにある。
【００１１】
本発明の他の目的は、クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を実現可能な配線構造を持つ電子回路装置とその製造方法を提供することにある。
【００１２】
ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
（１） 本発明の第１の観点では、電子回路装置が提供される。この電子回路装置は、
複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨張係数を持つ多層配線構造とを備え、
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いてあるいは接続用電極を用いずに電気的・機械的に相互接続されることによって、前記半導体基板と前記多層配線構造とが一体化されていることを特徴とするものである。
【００１４】
（２） 本発明の電子回路装置は、上記構成の半導体基板の前記配線層の表面と上記構成の多層配線構造の接合面とが、接続用電極を用いてあるいは用いずに電気的・機械的に相互接続されており、それによって一体化されている。したがって、比較的簡単な製造工程によって膨大な数の配線を実装することができる。また、前記多層配線構造の熱膨張係数が前記半導体基板の熱膨張係数とほぼ同一であるので、一体化された前記半導体基板と前記多層配線構造が、温度変化に起因して剥離する恐れもない。
【００１５】
また、上記構成の半導体基板の製造歩留まりは、一般的に、半導体基板上の電子回路素子とそれら素子の上に形成される配線層（例えば２〜３層程度の下位配線部）については、９８〜９９％が得られる。他方、上記構成の多層配線構造については、ほぼ１００％の製造歩留まりが得られる。そこで、上記構成の半導体基板を製造して試験を行い、良品と判断されたものに対して、上記構成の多層配線構造を接合・一体化することにより、電子回路装置全体としての歩留まりをほぼ１００％に上げることができる。つまり、本発明の電子回路装置を極めて高い歩留まりで製造することが可能である。
【００１６】
（３） 本発明の電子回路装置において、「半導体基板」は、任意の素子（電子素子または回路素子）を内蔵した半導体基板であればよい。所望の素子や回路を形成できるものであれば、シリコンでもよいし、化合物半導体でもよいし、その他の半導体でもよい。「半導体基板」の構造も任意であり、半導体製の単なる板でもよいし、いわゆるＳＯＩ（Silicon On Insulator）基板でもよい。典型的には、内部に素子や回路が形成された半導体基板、すなわち、いわゆるＬＳＩウェハーまたはＬＳＩチップが使用されるが、これに限定されるわけではない。
【００１７】
「半導体基板」の物理寸法には制限はなく、半導体ウェハーのサイズ（ウェハーサイズ）でもよいし、半導体ウェハーを分割して得られるチップのサイズ（チップサイズ）でもよいし、ウェハーサイズとチップサイズの中間のサイズであってもよいし、ウェハーサイズより大きいサイズであってもよい。
【００１８】
「多層配線構造」は、「半導体基板」と一体化されて単一のＵＬＳＩのような構造としてもよいし、インターポーザの構造でもよい。
【００１９】
「半導体基板」と「多層配線構造」の相互接続は、上記「接続用電極」を用いて行うことができるが、その際に、電気的絶縁性を持つ接着剤（例えばエポキシ樹脂、ポリイミド）を併用するのが好ましい。
【００２０】
「接続用電極」としては、半導体装置の電極として使用できるものであればよく、任意の導電性材料が使用できる。例えば、ポリシリコン等の半導体、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属が好適に使用できる。
【００２１】
「接続用電極」の材質が、加熱・加圧しながら接触させた時に両者が互いに接合するもの（例えば、金（Ａｕ））であれば、両者を直接接触させて機械的に接続すればよい。しかし、そのようにしただけでは両者が互いに接合しない場合（例えば、タングステン（Ｗ））は、適当な接合用金属を挟んで両者の機械的接続を行う必要がある。接合用金属としては、例えば、Ｉｎ−Ａｕ合金、錫（Ｓｎ）−金（Ａｇ）合金、Ｉｎ単体、Ｓｎ単体等を使用することができる。
【００２２】
（４） 本発明の電子回路装置の好ましい例では、前記多層配線構造が、前記半導体基板と一体化されて単一のＵＬＳＩと同様の構造を持つ。
【００２３】
本発明の電子回路装置の他の好ましい例では、前記半導体基板が半導体装置として機能し、前記多層配線構造が前記半導体装置のインターポーザとして前記半導体基板と一体化される。
【００２４】
本発明の電子回路装置のさらに他の好ましい例では、前記多層配線構造の前記多層配線層を構成する各層の熱膨張率及び厚さが、温度変化に伴う前記多層配線構造の反りを防止するように調整される。この例では、温度変化に伴う前記多層配線構造の反りが確実に防止されるので、一体化された前記半導体基板と前記多層配線構造が温度変化によって剥離するのをいっそう確実に防止できる、という利点がある。
【００２５】
本発明の電子回路装置のさらに他の好ましい例では、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いて電気的・機械的に相互接続される。この場合、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面の間に、電気的絶縁性の接着剤が充填されるのが好ましい。
【００２６】
本発明の電子回路装置のさらに他の好ましい例では、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いずに電気的・機械的に相互接続されてもよい。この場合、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれアモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に相互接合されるのが好ましい。
【００２７】
本発明の電子回路装置のさらに他の好ましい例では、前記多層配線構造が、絶縁層と、その絶縁層の内部に一方向に沿って所定間隔をあけて交互に配置された信号線及びグランド線と、前記信号線及びグランド線を含む面に対して直交する方向において前記絶縁層の両側に配置された一対のグランド層とを備える。この例では、クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を実現することが可能となる、という利点がある。
【００２８】
この例では、前記所定間隔が２．４μｍであり、前記信号線及び前記グランド線の各々が一辺１．２μｍの正方形断面を持ち、前記信号線及び前記グランド線の各々と前記一対のグランド層との距離が２．４μｍであるのがより好ましい。上記のような高速信号伝送に最適化されるからである。
【００２９】
（５） 本発明の第２の観点では、電子回路装置の製造方法が提供される。この製造方法は、
複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板を形成する工程と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨張係数を持つ多層配線構造を形成する工程と、
複数の接続用電極を用いてあるいは用いずに、前記半導体基板と前記多層配線構造とを相互接続し、もって前記半導体基板と前記多層配線構造とを一体化する工程と
を備えたことを特徴とするものである。
【００３０】
（６） 本発明の電子回路装置の製造方法では、上記のようにして前記半導体基板と前記多層配線構造とを一体化して電子回路装置を製造するので、比較的簡単な製造工程によって素子間接続用の膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能である。
【００３１】
（７） 本発明の電子回路装置の製造方法の好ましい例では、前記半導体基板と前記多層配線構造とを相互接続するための複数の接続用電極を形成する工程を含む。この場合、前記半導体基板と前記多層配線構造とが、複数の接続用電極を用いて相互接続せしめられる。この例では、前記半導体基板と前記多層配線構造の間の隙間に電気的絶縁性の接着剤を充填する工程を含むのが好ましい。前記接着剤としては、例えば、エポキシ樹脂またはポリイミド樹脂が使用される。
【００３２】
本発明の電子回路装置の製造方法のさらに他の好ましい例では、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれアモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に相互接合されることによって、前記半導体基板と前記多層配線構造とが相互接続せしめられる。この例では、前記半導体基板と前記多層配線構造とを相互接続するための複数の接続用電極を形成する工程が不要であるという利点がある。
【００３３】
（８） 上述した本発明の電子回路装置およびその製造方法は、上記のような半導体基板と多層配線構造を持つ任意の電子回路装置に適用可能であり、そのサイズは問わない。電子回路装置がウェハーサイズ（この場合、基板がウェハーサイズとなる）であってもよいし、チップサイズ（この場合、基板がチップサイズとなる）であってもよいし、ウェハーサイズとチップサイズの中間のサイズ（この場合、基板がウェハーサイズとチップサイズの中間のサイズとなる）であってもよいし、ウェハーサイズより大きいサイズ（この場合、基板がウェハーサイズより大きいサイズとなる）であってもよい。ここに「ウェハーサイズ」とは、半導体ウェハーとほぼ同じサイズ（例えば直径８インチ）を意味する。
【発明の効果】
【００３４】
本発明の電子回路装置及びその製造方法では、（ｉ）比較的簡単な製造工程によって膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能である、（ｉｉ）クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を実現可能である、といった効果が得られる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る電子回路装置の概略構成を示す要部断面図である。
【００３６】
この電子回路装置は、図１に示すように、多数の回路素子とそれら回路素子を相互接続するローカル配線層を有する半導体基板（半導体装置）１００と、インターポーザとして機能する多層配線構造２００とを備えている。半導体基板１００は、所定機能を持つ半導体装置（半導体チップ）として機能する。
【００３７】
半導体基板（半導体装置）１００と多層配線構造２００は、半導体基板１００のマイクロバンプ電極（接続用電極）１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄと、それらに対応する多層配線構造２００のマイクロバンプ電極（接続用電極）２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄとを接合することにより、電気的・機械的に接続されている。半導体基板１００と多層配線構造２００はまた、両者の間の隙間に充填された電気的絶縁性の接着剤３００によって相互に接合・一体化されている。
【００３８】
半導体基板１００は、内部にウェル領域１０２ａ、１０２ｂ及び１０２ｃを持つ板状のシリコン基材１０１を有している。シリコン基材１０１は第１導電型（例えばｐ型）の単結晶シリコン（Ｓｉ）であり、ウェル領域１０２ａ、１０２ｂ及び１０２ｃはいずれも第２導電型（例えばｎ型）である。ウェル領域１０２ａ及び１０２ｂの内部には、それぞれ拡散領域１０３ａ及び１０３ｂが形成されている。ウェル領域１０２ｃの内部には、拡散領域１０３ｃ及び１０３ｄが形成されている。基材１０１の全表面は絶縁膜（例えばＳｉＯ2膜）１０４で覆われている。
【００３９】
絶縁膜１０４の上には、パターン化された導電膜（例えばポリシリコン膜やＡｌ等の金属膜）１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄが形成されている。導電膜１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄは、それぞれ、絶縁膜１０４に形成されたコンタクトホールを介して、拡散領域１０３ａ、１０３ｂ、１０３ｃ及び１０３ｄに接触せしめられている。これらの導電膜１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄは、絶縁膜１０４上に形成された層間絶縁膜（例えばＳｉＯ2膜やＢＰＳＧ膜）１０６によって覆われている。
【００４０】
層間絶縁膜１０６の上には、絶縁膜（例えばＳｉＯ2膜）１０８が形成されており、その中にパターン化された導電膜（例えばＡｌ、Ｃｕ等の金属膜）１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄが埋め込まれている。導電膜１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄは、それぞれ、層間絶縁膜１０６のコンタクトホール内に埋め込まれた導電性プラグ（例えばポリシリコンや金属）１１４ａ、１１４ｂ、１１４ｃ及び１１４ｄを介して、導電膜１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄに接続されている。
【００４１】
絶縁膜１０８の上には、層間絶縁膜（例えばＳｉＯ2膜やＢＰＳＧ膜）１１０が形成されており、その中に導電性プラグ（例えばポリシリコンや金属）１１８ａ、１１８ｂ、１１８ｃ及び１１８ｄが埋め込まれている。導電性プラグ１１８ａ、１１８ｂ、１１８ｃ及び１１８ｄの下端は、それぞれ、導電膜１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄに接続され、それらの上端は、層間絶縁膜１１０の表面に露出せしめられている。
【００４２】
層間絶縁膜１１０の表面には、接続用電極としてのマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄが形成されている。これらマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄは、導電性プラグ１１８ａ、１１８ｂ、１１８ｃ及び１１８ｄの上端に接続されている。
【００４３】
以上のようにして、シリコン基材１０１内に形成された拡散層１０３ａ、１３０ｂ、１３０ｃ及び１０３ｄは、半導体基板１００の上面（接合面）にあるマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄに対して、電気的に接続されている。
【００４４】
多層配線構造２００は、その下端から上端に向かって順に積層形成された層間絶縁膜２０２、絶縁膜２０４、層間絶縁膜２０６、絶縁膜２０８及び層間絶縁膜２１０を有している。絶縁膜２０４の内部には、パターン化された配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄが形成されている。同様に、絶縁膜２０８の内部には、パターン化された配線膜２１８ａ、２１８ｂ、２１８ｃ及び２１８ｄが形成されている。
【００４５】
配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄは、それぞれ、層間絶縁膜２０２の内部に埋め込まれた導電性プラグ２１２ａ、２１２ｂ、２１２ｃ及び２１２ｄを介して、層間絶縁膜２０２の下面（接合面）にある接続用電極としてのマイクロバンプ電極２２０ａ、２２０ｂ、２２０ｃ及び２２０ｄに、電気的に接続されている。
【００４６】
配線膜２１８ａ、２１８ｂ、２１８ｃ及び２１８ｄは、それぞれ、層間絶縁膜２０６の内部に埋め込まれた導電性プラグ２１６ａ、２１６ｂ、２１６ｃ及び２１６ｄを介して、配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄに電気的に接続されている。また、配線膜２１８ｂ及び２１８ｄは、それぞれ、層間絶縁膜２１０の内部に埋め込まれた導電性プラグ２２０ｂ及び２２０ｄを介して、層間絶縁膜２１０の上面にある外部電極２３０ｂ及び２３０ｄに電気的に接続されている。配線膜２１８ａは、層間絶縁膜２１０の内部に埋め込まれた導電性プラグ２２０ａを介して、層間絶縁膜２１０の上面にある図示しない外部電極に電気的に接続されている。配線膜２１８ｃは、層間絶縁膜２１０の内部に埋め込まれた図示しない導電性プラグを介して、層間絶縁膜２１０の上面にある図示しない外部電極に電気的に接続されている。
【００４７】
多層配線構造２００は、配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄからなる第１配線層と、配線膜２１８ａ、２１８ｂ、２１８ｃ及び２１８ｄからなる第２配線層とを含んでいるが、多層配線構造２００全体の熱膨張係数は、半導体基板１００の熱膨張係数（Ｓｉの熱膨張係数＝約３〜３．５×１０-6／℃）とほぼ同一となっている。また、温度変化に起因する反りを防止する構造になっている。このような多層配線構造２００は、次のようにして実現できる。
【００４８】
［第１の方法］
負の熱膨張係数を持つ「βユークリプタイト」と呼ばれる結晶化ガラス（セラミック）を、絶縁材料に添加・混合する方法である。
【００４９】
βユークリプタイトは、β−石英固溶体（Ｌｉ2Ｏ−Ａｌ2Ｏ3−ｎＳｉＯ2；ｎ≧２）であり、日本電気硝子株式会社が「ＣＥＲＳＴ」という名称で市販しているマイナス膨張セラミックス基板材料である。この材料には「Ｎー８０」、「Ｎー７０」の２種類があり、「Ｎー８０」は熱膨張係数が−８２×１０-7／℃、「Ｎー７０」は熱膨張係数が−７０×１０-7／℃である。
【００５０】
「βユークリプタイト」を繊維状または粒子状として、エポキシ、ポリイミド等の有機絶縁材料に添加・混合することにより、当該絶縁膜の熱膨張係数をＳｉの熱膨張係数（＝約３〜３．５×１０-6／℃）にほぼ一致させることが可能である。そして、こうして得た有機絶縁材料を用いて、層間絶縁膜２０２、２０６、２１０（と絶縁膜２０４、２０８）を形成すればよい。
【００５１】
［第２の方法］
負の熱膨張係数を持つ「βユークリプタイト」と呼ばれる結晶化ガラス（セラミック）による板に、セラミック板やガラス板を貼り合わせる方法である。
【００５２】
当該絶縁膜の熱膨張係数をＳｉの熱膨張係数（＝約３〜３．５×１０-6／℃）にほぼ一致させることが可能である。
【００５３】
例えば、中間の層間絶縁膜２０６を「βユークリプタイト」と呼ばれる結晶化ガラスで形成し、その上下両側に配置される層間絶縁膜２１０と２０２をそれぞれアルミナ（Ａｌ2Ｏ3）または石英ガラス（ＳｉＯ2）または窒化アルミニウム（ＡｌＮ）で形成するのである。逆に、中間の層間絶縁膜２０６をアルミナや石英ガラスや窒化アルミニウムで形成し、その上下両側に配置される層間絶縁膜２１０と２０２をそれぞれ「βユークリプタイト」と呼ばれる結晶化ガラスで形成してもよい。
【００５４】
層間絶縁膜２１０と２０２は、同じ材料で形成し、その厚さは互いに等しくすることが、簡単で好ましい。しかし、熱膨張係数とヤング率と厚さがバランスしていれば、層間絶縁膜２１０と２０２を互いに異なる材料で形成してもよい。これにより、多層配線構造２００の反りを回避することも可能となる。
【００５５】
具体例を挙げれば次のようになる。
【００５６】
［具体例１］
層間絶縁膜２１０： Ａｌ2Ｏ3（純度＝９６％）で形成
ヤング率（Ｙ210）＝３．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α210）＝６．７×１０-6／℃
厚さ（ｔ210）＝０．２ｍｍ
層間絶縁膜２０６： βユークリプタイト「Ｎ−７０」で形成
ヤング率（Ｙ206）＝１．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α206）＝−７．０×１０-6／℃
厚さ（ｔ206）＝０．３ｍｍ
層間絶縁膜２０２： 層間絶縁膜２１０と同じ
［具体例２］
層間絶縁膜２１０： Ａｌ2Ｏ3（純度＝９６％）で形成
ヤング率（Ｙ210）＝３．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α210）＝６．７×１０-6／℃
厚さ（ｔ210）＝０．２ｍｍ
層間絶縁膜２０６： βユークリプタイト「Ｎ−７０」で形成
ヤング率（Ｙ206）＝１．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α206）＝−７．０×１０-6／℃
厚さ（ｔ206）＝０．２５ｍｍ
層間絶縁膜２０２： ＡｌＮで形成、
ヤング率（Ｙ202）＝３．３×１０4ｋｇ／ｍｍ2
熱膨張係数（α202）＝４．５×１０-6／℃
厚さ（ｔ202）＝０．３３ｍｍ
［具体例３］
層間絶縁膜２１０： ＡｌＮで形成
ヤング率（Ｙ210）＝３．３×１０4ｋｇ／ｍｍ2
熱膨張係数（α210）＝４．５×１０-6／℃
厚さ（ｔ210）＝０．１ｍｍ
層間絶縁膜２０６： βユークリプタイト「Ｎ−７０」で形成
ヤング率（Ｙ206）＝１．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α206）＝−７．０×１０-6／℃
厚さ（ｔ206）＝０．０３７ｍｍ
層間絶縁膜２０２： 層間絶縁膜２１０と同じ
上記以外の方法としては、有機材料系の低熱膨張率の芳香族ポリアミド（例えば、「ＣＤＨ３６０」と呼ばれるもの）も使用可能である。この芳香族ポリアミドを膜状に形成すると、当該膜の面内方向の熱膨張率がゼロとなる特徴がある。
【００５７】
この場合、上下の層間絶縁膜２１０と２０２を上記芳香族ポリアミドで形成し、中間の層間絶縁膜２０６をポリイミド樹脂やエポキシ樹脂やトリアジン等で形成すればよい。あるいは、上記芳香族ポリアミドを粒子状として適当な有機材料に添加・混合したものを使用してもよい。
【００５８】
また、Ｆｅ−Ｎｉ合金系のインバー合金は、マイナス熱膨張係数を持つので、これを用いて配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄや配線膜２１８ａ、２１８ｂ、２１８ｃ及び２１８ｄを形成してもよい。
【００５９】
さらに、必要に応じて、上述した絶縁膜や導電膜を複数個組み合わせて複合構造としてもよいことは言うまでもない。
【００６０】
上述した絶縁膜や導電膜は、後述する第３実施形態の絶縁膜４０１やグランド線４１１、信号線４１２、グランド層４０２、４０３にも使用可能である。
【００６１】
半導体基板１００中に形成される拡散領域１０３ａ及び１０３ｂ等の距離（ピッチ）は、約０．１〜２μｍであるが、導電性プラグ１１８ａ、１１８ｂ、１１８ｃ及び１１８ｄやマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄのピッチは、約３〜５μｍまで大きくなっている。また、多層配線構造２００のマイクロバンプ電極２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄや導電性プラグ２１２ａ、２１２ｂ、２１２ｃ及び２１２ｄのピッチは、約３〜５μｍであるが、外部電極２３０ａ、２３０ｂ及び２３０ｄのピッチは３０〜１００μｍまで大きくなっている。
【００６２】
次に、図２（ａ）〜図５（ｆ）を参照しながら、上記構成を持つ第１実施形態の電子回路装置の製造方法について説明する。
【００６３】
まず、図２（ａ）に示すように、公知の方法によって半導体基板１００を形成する。次に、図２（ｂ）に示すように、最上位にある層間絶縁膜１１０の表面に、接続用のマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄを形成する。これは、例えば、層間絶縁膜１１０の表面に導電膜を堆積してからパターニングする等の公知の方法によって、容易に実現できる。
【００６４】
他方、図３（ｃ）に示すように、公知の方法によって、支持基板４００の上に多層配線構造２００を形成する。次に、図３（ｄ）に示すように、最下位にある層間絶縁膜２０２の下面に、接続用のマイクロバンプ電極２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄを形成する。これは、例えば、層間絶縁膜２０２の下面に導電膜を堆積してからパターニングする等の公知の方法によって、容易に実現できる。
【００６５】
次に、図４（ｅ）に示すように、支持基板４００上に取り付けられた多層配線構造２００の下面を、半導体基板１００の表面に対向させてから、両者を徐々に近接させる。そして、図５（ｆ）に示すように、多層配線構造２００の下面のマイクロバンプ電極２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄを、それぞれ、半導体基板１００の表面のマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄに接触させ、相互に固着させる。この状態では、多層配線構造２００の下面と半導体基板１００の表面の間には隙間があいているので、その隙間に接着剤３００を充填し、加熱、紫外線照射等によって硬化させる。こうして、図１に示す構成を持つ第１実施形態の電子回路装置が製造される。
【００６６】
以上説明したように、本発明の第１実施形態の電子回路装置では、上記構成の半導体基板１００の配線層の表面と上記構成の多層配線構造２００の下面とが、マイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄと２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄを用いて電気的・機械的に相互接続され、それによって一体化されている。このため、多層配線構造２００を形成する際に半導体基板１００における加熱温度の制限を考慮する必要がない。このため、所望の材料（ガラス、セラミック等の無機材料、ポリイミド等の有機材料、金属等）を用いて且つ所望の熱処理を行って多層配線構造２００を形成することができる。したがって、比較的簡単な製造工程によって膨大な数の配線を実装することができる。
【００６７】
また、上記構成の半導体基板１００の製造歩留まりは、一般的に、半導体基板１００上の電子回路素子とそれら素子の上に形成される配線層（すなわち、配線膜１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄ、配線膜１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄ）については、９８〜９９％が得られる。他方、上記構成の多層配線構造２００については、ほぼ１００％の製造歩留まりが得られる。そこで、上記構成の半導体基板１００を製造して試験を行い、良品と判断されたものに対して、上記構成の多層配線構造２００を接合・一体化することにより、第１実施形態の電子回路装置全体としての歩留まりをほぼ１００％に上げることができる。つまり、第１実施形態の電子回路装置を極めて高い歩留まりで製造することが可能である。
（第２実施形態）
図７（ａ）〜図１１（ｇ）は、本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図である。なお、これらの図では、半導体素子の実際の構造は省略しており、主として本実施形態に関係のある配線の接合部分を示してある。
【００６８】
本実施形態の電子回路装置は、第１実施形態の電子回路装置と同様に、半導体基板と多層配線構造を接合・一体化している。しかし、半導体基板と多層配線構造をマイクロバンプ電極と接着剤を用いて相互接続した第１実施形態の電子回路装置とは異なり、マイクロバンプ電極と接着剤を用いずに半導体基板と多層配線構造を相互接続している。したがって、第２実施形態に係る電子回路装置は、多層配線構造が半導体基板と一体化されて単一のＵＬＳＩと同様の構造を持っている。
【００６９】
第２実施形態に係る電子回路装置は、次のようにして製造される。
【００７０】
（素子を有する半導体基板（半導体装置）の形成）
まず最初に、公知の方法によって図７（ａ）に示す構成を形成する。この構成は、多数の半導体素子を有する半導体基板１と、その半導体基板１の表面上に形成され且つ所定形状にパターン化された二つの配線膜６及び９を持つものである。配線膜６と配線膜９は、半導体基板１上の半導体素子に電気的に接続されており、本発明の第２実施形態に係る電子回路装置の「下位配線」を構成するものである。図２（ａ）では、簡単化するため、半導体素子として一つのＭＯＳＦＥＴのみが示されている。図７（ａ）に示す構成を持つ半導体基板１１は、例えば、以下のようにして製造される。
【００７１】
すなわち、まず、半導体基板１として第１導電型（例えばｎ型）の単結晶シリコン（Ｓｉ）よりなるウェハー（Ｓｉウェハー）を用意する。次に、その半導体基板１（Ｓｉウェハー）１１の内部の所定位置に、第２導電型（例えばｐ型）のウェル領域２を形成してから、そのウェル領域２を利用してＭＯＳＦＥＴを形成する。図７（ａ）では、ＭＯＳＦＥＴのソース・ドレイン領域３（第１導電型）のみが示してある。さらに、ウェル領域２の内部あるいはウェル領域２の外部に、当該ＭＯＳＦＥＴ以外の他の必要な半導体素子も形成する。
【００７２】
必要な半導体素子をすべて形成した後、半導体基板１１の表面に層間絶縁膜４を形成し、半導体基板１１の表面全体を層間絶縁膜４で覆う。これによって、上記ＭＯＳＦＥＴとそれ以外の必要な半導体素子のすべてが層間絶縁膜によって覆われる。層間絶縁膜４としては、例えば、二酸化シリコン（ＳｉＯ2）膜や窒化シリコン（Ｓｉ3Ｎ4）膜が好適に使用される。
【００７３】
以下の記述では、説明を簡略化するために、上記ＭＯＳＦＥＴに関係する部分のみについて説明し、当該ＭＯＳＦＥＴ以外の他の必要な半導体素子に関係する部分については、説明を省略する。
【００７４】
続いて、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜４の所定位置にソース・ドレイン領域３に達するコンタクトホール５を形成する。次に、層間絶縁膜４の上に、コンタクトホール５を埋め込むことができる厚さで導電膜を形成し、その導電膜をフォトリソグラフィ法とドライエッチング法により所定形状にパターン化して、配線膜６を形成する。導電膜としては、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）が好適に使用される。こうして形成された配線膜６は、第１レベル（最下位レベル）の配線を構成する。
【００７５】
次に、配線膜６の上に層間絶縁膜７を形成し、配線膜６の全体と配線膜６から露出した層間絶縁膜４の全体を覆う。層間絶縁膜７としては、例えば、ＳｉＯ2膜やＳｉ3Ｎ4膜やＢＰＳＧ膜が好適に使用される。
【００７６】
続いて、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜７の所定位置に配線膜６に達するコンタクトホール８を形成する。次に、層間絶縁膜７の上に、コンタクトホール８を埋め込むことができる厚さで導電膜を形成し、その導電膜をフォトリソグラフィ法とドライエッチング法で所定形状にパターン化して、配線膜９を形成する。導電膜としては、例えば、ＡｌやＣｕが好適に使用される。こうして形成された配線膜９は、第２レベル（下から二番目のレベル）の配線を構成する。
【００７７】
次に、配線膜９の上に層間絶縁膜１０を形成し、配線膜９の全体と配線膜９から露出した層間絶縁膜７の全体を覆う。層間絶縁膜１０としては、例えば、ＣＶＤ法により形成されたＳｉＯ2膜が好適に使用される。層間絶縁膜１０は、フォトリソグラフィ法とドライエッチング法で所定形状にパターン化され、配線膜９を選択的に覆うようにする。
【００７８】
次に、層間絶縁膜１０の上に重ねて層間絶縁膜１１を形成し、層間絶縁膜１０の全体と層間絶縁膜１０から露出した層間絶縁膜７を覆う。層間絶縁膜１１としては、例えば、ＣＶＤ法により形成されたアモルファスのＳｉＯ2膜が好適に使用される。
【００７９】
次に、層間絶縁膜１１の表面を公知の機械研削法で研削した後、ＣＭＰ（Chemical Mechanical Polishing）法により研磨し、層間絶縁膜１１の表面全体を平坦化する。こうして、図７（ａ）に示された構成が得られる。
【００８０】
アモルファスＳｉＯ2膜よりなる層間絶縁膜１１の電気的絶縁性を確保するため、例えば、アモルファスＳｉＯ2膜を形成する際に酸化性雰囲気でＣＶＤ法を実行することにより、あるいはＣＶＤ法でアモルファスＳｉＯ2膜を形成した後にそのアモルファスＳｉＯ2膜酸化性雰囲気で酸化する等により、アモルファスＳｉＯ2膜の表面にごく薄い酸化膜を形成するのが好ましい。
【００８１】
以上のようにして図７（ａ）に示された構成が得られると、引き続いて、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜１１と１０を選択的にエッチングし、図７（ｂ）に示すように、層間絶縁膜１１と１０の双方を貫通して配線膜９に達するコンタクトホール１２を形成する。層間絶縁膜１１と１０のエッチングは、単一のエッチングプロセスで層間絶縁膜１１と１０の双方を順次除去するようにしてもよいし、層間絶縁膜１１と１０のエッチングを別のプロセスで実行してもよい。後者の場合、最初に、フォトリソグラフィ法でパターン化されたマスクを利用して上位にある層間絶縁膜１１のエッチングを行い、次に、層間絶縁膜１１をマスクとして利用して下位にある層間絶縁膜１０のエッチングを行うことになる。
【００８２】
その後、図８（ｃ）に示すように、層間絶縁膜１１の上に、コンタクトホール１２を埋め込むことができる厚さで導電膜１３を形成する。この導電膜１３としては、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）やタングステン（Ｗ）が好適に使用される。次に、こうして形成された導電膜１３を、公知の機械研削法で研削した後、ＣＭＰ法で研磨し、層間絶縁膜１１の上にある部分を選択的に除去する。その結果、導電膜１３はコンタクトホール１２の内部にのみ残り、図８（ｄ）に示すように、コンタクトプラグ１４となる。コンタクトプラグ１４の下端（底）は、配線膜９の表面に接触している。
【００８３】
図８（ｄ）の状態では、最上位にある層間絶縁膜１１の表面が平坦化されており、その表面にコンタクトプラグ１４の上端（頂）が露出している。この状態にされた半導体基板１が、後述する多層配線構造５０と接合される。
【００８４】
（多層配線構造の形成）
多層配線構造５０全体の熱膨張係数は、第１実施形態と同様にして、半導体基板１の熱膨張係数（Ｓｉの熱膨張係数＝約３〜３．５×１０-6／℃）とほぼ同一となっている。また、温度変化に起因する反りを防止する構造になっている。
【００８５】
多層配線構造５０は、図９（ｅ）に示すような構成を持つ。すなわち、支持基板５１の表面（図中では下面）に、コンタクトプラグ５３が埋め込まれた層間絶縁膜５２、配線膜５５が埋め込まれた層間絶縁膜５４、コンタクトプラグ５７が埋め込まれた層間絶縁膜５６、配線膜５９が埋め込まれた層間絶縁膜５８が、この順に形成されている。層間絶縁膜５８の上には、さらに、層間絶縁膜６０と６１がこの順に重ねて形成されている。層間絶縁膜６０と６１には、それらを貫通して配線膜５９に達するコンタクトプラグ６２が埋め込まれている。配線膜５５は、コンタクトプラグ５３と５７にそれぞれ接触している。配線膜５９は、コンタクトプラグ５７と５６にそれぞれ接触している。
【００８６】
最も外側の層間絶縁膜６１としては、半導体基板１の最上部に形成された層間絶縁膜１１と同一のアモルファスのＳｉＯ2膜が好適に使用される。コンタクトプラグ５３、５７、６２としては、ＡｌまたはＣｕまたはＷ等が好適に使用される。層間絶縁膜５２、５４、５６、５８、６０としては、熱膨張率と反りを考慮して適当な材料の膜が使用される。
【００８７】
導電膜５９は第３レベルの配線を構成し、導電膜５５は第４レベルの配線を構成する。したがって、多層配線構造５０は、二つの積層された内蔵配線を持つことになる。
【００８８】
多層配線構造５０の厚さが大きく、製造工程で必要な機械的強度を持っている場合は、支持基板５１は省略することができる。
【００８９】
図９（ｅ）に示す構成の多層配線構造５０は、公知の方法で容易に製造することができる。例えば、次のようにして製造することができる。
【００９０】
支持基板５１の表面を上に向け、その上に層間絶縁膜５２と５４をこの順に重ねて形成する。その後、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜５４の所定位置に層間絶縁膜５２に達する配線用溝を形成する。次に、同様にして、層間絶縁膜５４の配線用溝の内部の所定位置で層間絶縁膜５２をエッチングし、支持基板５１に達するコンタクトホールを形成する。こうして、相互に連結された配線用溝とコンタクトホールが形成される。その後、層間絶縁膜５４の上に、連結された配線用溝とコンタクトホールの両方を埋め込むことができる厚さで導電膜を形成してから、公知の機械研削法とＣＭＰ法により層間絶縁膜５４の上の部分を選択的に除去する。その結果、連結された配線用溝とコンタクトホールの中にその導電膜が残り、相互に接続されたコンタクトプラグ５３と配線膜５５が得られる（デュアルダマシン法）。
【００９１】
層間絶縁膜５６と５８についても、これと同様にして形成できる。すなわち、層間絶縁膜５４の上に層間絶縁膜５６と５８をこの順に重ねて形成する。その後、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜５８の所定位置に層間絶縁膜５６に達する配線用溝を形成する。次に、同様にして、層間絶縁膜５８の配線用溝の内部の所定位置で層間絶縁膜５６をエッチングし、層間絶縁膜５４に達するコンタクトホールを形成する。こうして、相互に連結された配線用溝とコンタクトホールが形成される。その後、層間絶縁膜５８の上に、連結された配線用溝とコンタクトホールの両方を埋め込むことができる厚さで導電膜を形成してから、公知の機械研削法とＣＭＰ法により層間絶縁膜５８の上の部分を選択的に除去する。その結果、連結された配線用溝とコンタクトホールの中に導電膜が残り、相互に接続されたコンタクトプラグ５７と配線膜５９が得られる。
【００９２】
続いて、層間絶縁膜５８の上に層間絶縁膜６０と６１をこの順に重ねて形成する。その後、フォトリソグラフィ法とドライエッチング法により、所定位置で層間絶縁膜６０と６１を順に選択的にエッチングし、層間絶縁膜６０と６１を貫通して配線膜５９に達するコンタクトホールを形成する。そして、層間絶縁膜６１の上に、そのコンタクトホールを埋め込むことができる厚さで導電膜を形成してから、公知の機械研削法とＣＭＰ法により層間絶縁膜６１の上の部分を選択的に除去する。その結果、コンタクトホール中に導電膜が残り、コンタクトプラグ６２が得られる。
【００９３】
以上のようにして、図９（ｅ）に示す構成の多層配線構造５０が得られる。
【００９４】
アモルファスＳｉＯ2膜よりなる層間絶縁膜１１と同様に、アモルファスＳｉＯ2膜よりなる層間絶縁膜６１の電気的絶縁性を確保するため、例えば、アモルファスＳｉＯ2膜を形成する際に酸化性雰囲気でＣＶＤ法を実行することにより、あるいはＣＶＤ法でアモルファスＳｉＯ2膜を形成した後にそのアモルファスＳｉＯ2膜酸化性雰囲気で酸化する等により、アモルファスＳｉＯ2膜の表面にごく薄い酸化膜を形成するのが好ましい。
【００９５】
（半導体基板と上部配線構造の接合）
以上のようにして、半導体素子を有する半導体基板１と、二層の内蔵配線を有する多層配線構造５０が別個に形成されると、次に、例えば以下のようにして、半導体基板１と多層配線構造５０とを相互に接合させる。
【００９６】
すなわち、図１０（ｆ）のように、上向きにした半導体基板１の表面に、下向きにした多層配線構造５０の裏面を対向して接触させる。この時、相互に対応するコンタクトプラグ１４と６２が対向して接触せしめられる。図示していない他のコンタクトプラグについても、同様に対向して接触せしめられる。そして、その対向・接触状態を保ちながら所定温度まで加熱し、それと同時に半導体基板１と多層配線構造５０の少なくとも一方に押圧力を印加する。すると、コンタクトプラグ１４と６２は相互に高温圧着せしめられ、機械的に相互接続されると同時に電気的にも相互接続される。このコンタクトプラグ１４と６２の相互接続は、コンタクトプラグ１４と６２を構成するＡｌやＣｕ原子の相互拡散によって実現するものである。
【００９７】
この時の状態を図６に模式的に示す。図６では、コンタクトプラグ（すなわち電極）１４と６２における原子拡散領域を符号１４ａと６２ａで示している。コンタクトプラグ１４の原子拡散領域１４ａには、コンタクトプラグ６２中の原子（例えばＡｌまたはＣｕまたはＷ原子）が拡散している。コンタクトプラグ６２の原子拡散領域６２ａには、コンタクトプラグ１４中の原子（例えばＡｌまたはＣｕまたはＷ原子）が拡散している。コンタクトプラグ１４と６２は、このように原子の相互拡散によって相互接合される。
【００９８】
図６の符号９ａは、コンタクトプラグ（すなわち電極）１４と接触している配線膜９における原子拡散領域を示す。配線膜９の原子拡散領域９ａには、コンタクトプラグ１４中の原子（例えばＡｌまたはＣｕまたはＷ原子）が拡散している。図６の符号５９ａは、コンタクトプラグ（すなわち電極）６２と接触している配線膜５９における原子拡散領域を示す。配線膜５９の原子拡散領域５９ａには、コンタクトプラグ６２中の原子（例えばＡｌまたはＣｕまたはＷ原子）が拡散している。
【００９９】
図１２は、配線膜５９のパターンの一例を模式的に示した平面図である。同図では、配線膜５９がその一端でコンタクトプラグ（電極）６２と重なっていることが示されている。
【０１００】
この接合工程では、半導体基板１の表面に露出した層間絶縁膜１１と、配線構造５０の裏面に露出した層間絶縁膜６１とが対向して全面で接触せしめられているが、上記の所定温度が層間絶縁膜１１と６１のガラス転移温度より高く設定されているため、層間絶縁膜１１と６１が軟化して流動状態となる（リフローする）。この時、層間絶縁膜１１と６１は相互に加圧されているため、相互に接着せしめられる。
【０１０１】
この接合工程で印加された熱により、アモルファスＳｉＯ2よりなる層間絶縁膜１１と６１中に含まれている水分が蒸発し、層間絶縁膜１１と６１の含有水分が減少する。その結果、層間絶縁膜１１と６１の体積が収縮する。この層間絶縁膜１１と６１の体積収縮は、層間絶縁膜１１と６１の間の接着強度の増加をもたらす、という利点がある。
【０１０２】
（配線構造の支持基板の剥離）
上述のようにして半導体基板１の表面に露出した層間絶縁膜１１と、多層配線構造５０の裏面に露出した層間絶縁膜６１とが相互接合せしめられると、次に、多層配線構造５０の支持基板５１を層間絶縁膜５２から引き離す。この時の状態は図１１（ｇ）のようになる。こうして、本発明の第２実施形態に係る電子回路装置が得られる。
【０１０３】
この電子回路装置は、半導体素子と第１〜第２レベルの配線を持つ半導体基板１の表面に、第３〜第４レベルの配線を持つ多層配線構造５０が一体的に形成された構成を持つ。したがって、この電子回路装置は第１〜第４レベルの配線を持つことになる。また、半導体基板１に対して最も外側にある層間絶縁膜５２中に埋め込まれたコンタクトプラグ５３は、上端が外部に露出しており、当該電子回路装置の外部引き出し電極として使用される。なお、コンタクトプラグ５３の上端にバンプ電極を形成し、それらバンプ電極を外部引き出し電極としてもよい。
【０１０４】
以上説明したように、本発明の第２実施形態に係る電子回路装置の製造方法では、まず、上述した構成を持つ半導体基板１と多層配線構造５０を別個に形成してから、半導体基板１の層間絶縁膜１１と多層配線構造５０の層間絶縁膜６１とを相互に対向・接着させ、さらに、層間絶縁膜１１と６１の界面の近傍でコンタクトプラグ（電極）１４とコンタクトプラグ（電極）６２とを相互に接合させ、それによって基板１と多層配線構造５０とを一体化させている。この工程では、加熱により層間絶縁膜１１と６１が相互に接着されると共に、脱水により層間絶縁膜１１と６１の各々が収縮してそれらの間に引張応力が生じる。このため、層間絶縁膜１１と６１の間の接合強度が増加する。最後に、アモルファス材料からなる層間絶縁膜１１と６１の各々を部分的に結晶化させることにより、それらは化学的に安定な状態となる。
【０１０５】
このようにして製造された第２実施形態の電子回路装置は、良品と判断された半導体基板（半導体装置）１に対して、当該半導体基板１とは別個に形成した多層配線構造５０を接合することにより、電子回路装置全体としての歩留まりをほぼ１００％に上げることができる。また、半導体基板１の上に多層配線構造５０を重ねて接合するだけであるから、当該電子回路装置のサイズが不必要に増加することもない。つまり、半導体装置のサイズを不必要に大きくすることなく、微細化された素子を接続する膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能である。
【０１０６】
さらに、この半導体装置では、半導体基板１の表面を覆う層間絶縁膜１１と、多層配線構造５０の裏面を覆う層間絶縁膜６１が、相互に接着されていると共に、それら層間絶縁膜１１、６１の各々が加熱収縮性を持ち且つ部分的に結晶化した（つまり結晶化途中の）アモルファス材料により形成されている。このため、加熱することにより、相互に接着された層間絶縁膜１１と６１の間に収縮力が作用し、層間絶縁膜６１は層間絶縁膜１１に向かって強く引かれた状態で接合される。その結果、素子を有する半導体基板１と、内蔵配線を有する多層配線構造５０との間に接合強度の問題は生じない。
【０１０７】
なお、以上の説明から明らかなように、第２実施形態の電子回路装置は、第１実施形態の電子回路装置と同様に、半導体基板１と多層配線構造５０を接合・一体化した構成を持っている。しかし、半導体基板１００と多層配線構造２００をマイクロバンプ電極と接着剤を用いて相互接続した第１実施形態の電子回路装置とは異なり、マイクロバンプ電極と接着剤を用いずに半導体基板１と多層配線構造５０を相互接続している。したがって、第２実施形態に係る電子回路装置は、多層配線構造５０が半導体基板１と一体化されて単一のＵＬＳＩと同様の構造を持っている。
【０１０８】
熱膨張係数（または線膨張係数）の差に起因する問題については、層間絶縁膜１１及び６１として、熱膨張係数（線膨張係数）が同じまたは近接した材料をそれぞれ使用することにより、容易に防止することができる。
（第３実施形態）
図１３〜図１５は、本発明の第３実施形態に係る電子回路装置の多層配線構造に使用される配線の構成を示す説明図である。本実施形態は、クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を可能にする配線構成を持ち、電子回路装置のいっそうの性能向上を可能とするものである。
【０１０９】
図１３の配線構造４００は、絶縁膜４０１と、絶縁膜４０１の内部に埋設された相互に並行に延在する直線状のグランド（接地）線４１１及び信号線４１２と、絶縁膜４０１の上下両面に配置されたグランド（接地）層４０２及び４０３とを備えている。この配線構造４００が従来の配線構造と異なる点は、絶縁膜４０１の上下両面に配置されたグランド層４０２及び４０３である。すなわち、従来の配線構造では、グランド層４０２の位置にグランド線４１１及び信号線４１２と直交する複数のグランド線が配置されており、グランド層４０３の位置にグランド線４１１及び信号線４１２と直交する複数のグランド線が配置される。グランド層４０２の位置にあるグランド線と、グランド層４０３の位置にあるグランド線は、互いに平行である。つまり、配線構造４００は、従来の配線構造において絶縁膜４０１の上下にあるグランド線に代えてグランド層４０２及び４０３を設けたものに相当する。
【０１１０】
発明者らが行ったシミュレーションに用いたモデルにおける各要素の大きさと物理特性は、グランド線４１１及び信号線４１２の幅ｗと高さｈが、それぞれ０．２μｍ、０．４４μｍ、グランド線４１１と信号線４１２の間の距離ｄが０．２μｍ、グランド線４１１及び信号線４１２の長さｘが２０μｍ、絶縁膜４０１の厚さＴが０．４４μｍ、絶縁膜４０１の比透磁率、比誘電率及び誘電正接がそれぞれ１、２．１及び０、グランド線４１１及び信号線４１２の導電率と比透磁率がそれぞれ５．８×１０7Ｓ／ｍ及び１である（図１４を参照）。
【０１１１】
境界条件は次のとおりである。すなわち、Ｘ−Ｙ面（絶縁膜４０１に平行な面）とＸ−Ｚ面及びＹ−Ｚ面（絶縁膜４０１に直交する面）の境界条件は、電磁波が放射できるように設定した。
【０１１２】
シミュレーションにおいて伝送時における信号減衰、クロストークノイズ、容量性結合、誘導性結合について比較検討した結果、図１３の配線構造４００は、上記従来の配線構造よりも高周波化に有効であることが判明した。また、グランド線４１１と信号線４１２の最適の位置関係と寸法関係が判明した。それを図１４に示す。すなわち、グランド線４１１または信号線４１２の幅ｗと高さｈがいずれも１．２μｍであり、グランド線４１１と信号線４１２の間の距離ｄが２．４μｍであり、グランド線４１１または信号線４１２とグランド（接地）層４０２または４０３との距離Ｔが２．４μｍである。
【０１１３】
これらの最適値は、ＵＬＳＩチップ上で実現するのは困難であるため、インターポーザ等との組み合わせが必要であると思われる。
【０１１４】
なお、発明者らが行ったこのシミュレーションの詳細は、本発明者らによる下記論文に記載されている。
【０１１５】
安田尚平、岩田剛治、佐藤了平、11th Symposium on “Microjoining and Assembly Technology in Electronics”, February 3-4, 2005, Yokohama, pp.451-456,「次世代ＳｉＰに向けた適正配線に関する基礎検討（Basic Study of Proper Circuit Line Structure for Advanced System in Package）」
図１５は、本発明の第３実施形態に係る電子回路装置５００の概略構成を示す説明図である。この電子回路装置５００は、４個のＣＰＵ（Central Processing Unit）チップ５０１と複数のメモリチップ５０２及び５０３を組み合わせたものであり、隣接するＣＰＵチップ５０１間の電気的相互接続に図１３に示す配線構造４００を適用している。本実施形態によれば、１０ＧＨｚのクロック周波数でＵＬＳＩサイズの最大距離である１０ｍｍの信号伝送が可能である。また、伝送される信号の減衰が抑制されるため、信号減衰対策のためのリピータ回路が不要となり、その結果、消費電力も低減できる。
【０１１６】
なお、図１３に示す配線構造４００は、上述した第１実施形態の多層配線構造２００（これはインターポーザとして機能する）の配線としても使用可能である。
【０１１７】
（変形例）
上述した第１〜第３の実施形態は本発明を具体化した例を示すものであり、したがって本発明はこの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上述した実施形態では、コンタクトプラグ（電極）１４が積層された二つの層間絶縁膜１０と１１に埋め込まれ、コンタクトプラグ（電極）６２が積層された二つの層間絶縁膜６０と６１に埋め込まれているが、本発明はこれに限定されない。コンタクトプラグ（電極）１４は単一の層間絶縁膜に埋め込まれてもよいし、コンタクトプラグ（電極）６２も単一の層間絶縁膜に埋め込まれてもよいことは言うまでもない。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１実施形態に係る電子回路装置の部分断面図である。
【図２】本発明の第１実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板の製造工程を示している。
【図３】本発明の第１実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、多層回線構造の製造工程を示している。
【図４】本発明の第１実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板と多層配線構造の接合工程を示している。
【図５】本発明の第１実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板と多層配線構造の接合後の状態を示している。
【図６】本発明の第２実施形態に係る電子回路装置の接合部を示す部分拡大断面図である。
【図７】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板の製造工程を示している。
【図８】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、図７の続きである。
【図９】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、多層配線構造の製造工程を示している。
【図１０】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板と多層配線構造の接合工程を示している。
【図１１】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板と多層配線構造の接合後に支持基板を外した状態を示している。
【図１２】本発明の第２実施形態に係る電子回路装置において、多層配線構造内の配線膜のパターンの一例を示す概略部分平面図である。
【図１３】本発明の第３実施形態に係る電子回路装置の多層配線構造に使用される配線の例を示す部分拡大説明図である。
【図１４】本発明の第３実施形態に係る電子回路装置の多層配線構造に使用される配線の寸法関係を示す説明図である。
【図１５】本発明の第３実施形態に係る電子回路装置を示す要部断面説明図である。
【符号の説明】
【０１１９】
１ 半導体基板
２ ウェル領域
３ ソース・ドレイン領域
４ 層間絶縁膜
５ コンタクトホール
６ 配線膜
７ 層間絶縁膜
８ コンタクトホール
９ 配線膜
１０ 層間絶縁膜
１１ 層間絶縁膜
１２ コンタクトホール
１３ 導電膜
１４ コンタクトプラグ
５０ 配線構造
５１ 支持基板
５２ 層間絶縁膜
５３ コンタクトプラグ
５４ 層間絶縁膜
５５ 配線膜
５６ 層間絶縁膜
５７ コンタクトプラグ
５８ 層間絶縁膜
５９ 配線膜
６０ 層間絶縁膜
６１ 層間絶縁膜
６２ コンタクトプラグ
１００ 半導体基板
１０１ シリコン基材
１０２ａ、１０２ｂ、１０２ｃ ウェル領域
１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ 拡散領域
１０４ 絶縁膜
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 導電膜
１０６ 層間絶縁膜
１０８ 絶縁膜
１１０ 層間絶縁膜
１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ 導電膜
１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ 導電性プラグ
１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ マイクロバンプ電極（接続用電極）
２００ 多層配線構造
２０２ 層間絶縁膜
２０４ 絶縁膜
２０６ 層間絶縁膜
２０８ 絶縁膜
２１０ 層間絶縁膜
２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ 導電性プラグ
２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ 配線膜
２１６ａ、２１６ｂ、２１６ｃ、２１６ｄ 導電性プラグ
２１８ａ、２１８ｂ、２１８ｃ、２１８ｄ 配線膜
２２０ｂ、２２０ｄ 導電性プラグ
２２２ａ、２２２ｂ、２２２ｃ、２２２ｄ マイクロバンプ電極（接続用電極）
２３０ｂ、２３０ｄ 外部電極
３００ 電気的絶縁性接着剤
【技術分野】
【０００１】
本発明は、電子回路装置とその製造方法に関し、さらに言えば、配線層によって相互接続された複数の電子回路素子を有する半導体基板と、多層配線層を内蔵した多層配線構造とを備え、前記半導体基板上の前記配線層と前記多層配線構造の前記多層配線層とを複数の接続用電極を用いて相互接続してなる電子回路装置と、その製造方法に関する。
【背景技術】
【０００２】
近年、超大規模集積回路装置（Ultra Large-Scale Integrated Circuit Devices、ＵＬＳＩ）は、ますます高集積化が進んでおり、それに応じて当該装置の内部の各種素子はますます微細化・複雑化している。そして、これらの膨大な数の素子を相互接続して複雑な電子回路を形成するために、膨大な数の配線が内蔵されている。これら配線は、例えば、素子の近傍にあって素子間を相互接続するローカル（下位）配線層と、当該ローカル（下位）配線層の上に形成された中間配線層と、当該中間配線層の上に形成されたグローバル（上位）配線層とからなる多層配線構造として構成される。
【０００３】
ＵＬＳＩチップのサイズが大きくなると、製造コストが上昇し、歩留まりが低下するため、従来より、ＵＬＳＩチップとは別に多層配線構造を三次元的に形成し、その多層配線構造をＵＬＳＩチップの表面に電気的・機械的に接続することが提案されている。その一例が、ＵＬＳＩチップとは別個に形成されたインターポーザ（interposer）を、ＵＬＳＩチップに接合して電子回路装置（システム）とする技術（積層パッケージ技術）である。この技術は、パッケージ内にシステムが組み込まれることから、システム・イン・ア・パッケージ（System-in-a-Package、ＳｉＰ）とも呼ばれる。
【０００４】
例えば、特許文献１には、「基板に形成された素子から基板を貫通する電極を介して他の配線構造体の電極に接続する構造を有する半導体装置であって、前記基板の裏面の略全面が前記他の配線構造体の主面に接着または接合されていることを特徴とする半導体装置」が開示されている（請求項１参照）。この半導体装置によれば、「基板と配線構造体（例えばインターポーザー、素子が形成された他の基板など）の間の間隙をなくすことができるため、積層方向の厚さをその分薄くすることができ、実装サイズのさらなる小型化をすることができるとともに、チップの放熱性を良好にすることができる」とされている（段落（００１１）、（００１３）を参照）。
【０００５】
特許文献１には、二種類の半導体装置の製造方法も開示されている。一つは、「素子が形成された基板の裏面の略全面に絶縁膜を介して電極を有する他の配線構造体を接着または接合する工程と、その後、前記基板に形成された素子から他の配線構造体に形成された電極に達する孔を形成する工程と、前記孔内に金属を埋め込んで、前記素子の電極と前記配線構造体の電極とを接続する接続電極を形成する工程とを具備することを特徴とする半導体装置の製造方法」である（請求項８参照）。この製造方法によれば、「ハンダバンプにともなう間隙を生じることなく素子が形成された基板と他の配線構造体とを接合することができるため、積層方向の厚さをその分薄くすることができ、実装サイズのさらなる小型化をすることができるとともに、チップの放熱性を良好にすることができる。また、前記孔に金属を埋め込んで接続電極を形成した際にその周囲の絶縁耐圧の信頼性が高い」とされている（段落（０００８）を参照）。
【０００６】
他の一つは、「素子が形成された基板の素子と電気的に繋がっている電極に対応する位置にその裏面に達する孔を形成する工程と、少なくとも前記基板の裏面の略全面に絶縁膜を形成する工程と、前記基板の裏面に前記絶縁膜を介して電極を有する他の配線構造体を電極が前記孔に対応するように接着または接合する工程と、前記孔内に金属を埋め込んで、前記素子の電極と前記配線構造体の電極とを接続する接続電極を形成する工程とを具備することと特徴とする半導体装置の製造方法」である（請求項１０参照）。この製造方法によれば、上記の製造方法と同じ効果が得られると共に、「上記方法よりも工程を簡略化することが可能である」という効果も得られる、とされている（段落（００１０）を参照）。
【特許文献１】特開２００５−０１２１８０号公報 （図１〜図５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１に開示された半導体装置によれば、「貫通電極」と「積層パッケージ技術」を用いた半導体装置において実装サイズの小型化と放熱性の改善が可能である。しかし、特許文献１の半導体装置は、その請求項１の記載からも明らかなように、素子を内蔵した基板の貫通電極を利用して、前記基板中の素子を配線構造体の電極に接続する構造を持つものである。したがって、特許文献１の半導体装置を製造する際には、前記基板をその表裏両面から加工しなければならず、製造工程が複雑であるという難点がある。
【０００８】
また、特許文献１の半導体装置は、所定の素子を有する基板と、所定の配線を有する配線構造体とを別個に製造しておき、前記基板の裏面に前記配線構造体の主面を接着または接合することが必要であるが、その製造歩留まりについては言及されていない。
【０００９】
他方、半導体装置のいっそうの性能向上のため、クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を可能にする配線構造が求められている。
【００１０】
本発明は、これらの点を考慮してなされたものであって、その目的とするところは、比較的簡単な製造工程によって膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能な電子回路装置とその製造方法を提供することにある。
【００１１】
本発明の他の目的は、クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を実現可能な配線構造を持つ電子回路装置とその製造方法を提供することにある。
【００１２】
ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
（１） 本発明の第１の観点では、電子回路装置が提供される。この電子回路装置は、
複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨張係数を持つ多層配線構造とを備え、
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いてあるいは接続用電極を用いずに電気的・機械的に相互接続されることによって、前記半導体基板と前記多層配線構造とが一体化されていることを特徴とするものである。
【００１４】
（２） 本発明の電子回路装置は、上記構成の半導体基板の前記配線層の表面と上記構成の多層配線構造の接合面とが、接続用電極を用いてあるいは用いずに電気的・機械的に相互接続されており、それによって一体化されている。したがって、比較的簡単な製造工程によって膨大な数の配線を実装することができる。また、前記多層配線構造の熱膨張係数が前記半導体基板の熱膨張係数とほぼ同一であるので、一体化された前記半導体基板と前記多層配線構造が、温度変化に起因して剥離する恐れもない。
【００１５】
また、上記構成の半導体基板の製造歩留まりは、一般的に、半導体基板上の電子回路素子とそれら素子の上に形成される配線層（例えば２〜３層程度の下位配線部）については、９８〜９９％が得られる。他方、上記構成の多層配線構造については、ほぼ１００％の製造歩留まりが得られる。そこで、上記構成の半導体基板を製造して試験を行い、良品と判断されたものに対して、上記構成の多層配線構造を接合・一体化することにより、電子回路装置全体としての歩留まりをほぼ１００％に上げることができる。つまり、本発明の電子回路装置を極めて高い歩留まりで製造することが可能である。
【００１６】
（３） 本発明の電子回路装置において、「半導体基板」は、任意の素子（電子素子または回路素子）を内蔵した半導体基板であればよい。所望の素子や回路を形成できるものであれば、シリコンでもよいし、化合物半導体でもよいし、その他の半導体でもよい。「半導体基板」の構造も任意であり、半導体製の単なる板でもよいし、いわゆるＳＯＩ（Silicon On Insulator）基板でもよい。典型的には、内部に素子や回路が形成された半導体基板、すなわち、いわゆるＬＳＩウェハーまたはＬＳＩチップが使用されるが、これに限定されるわけではない。
【００１７】
「半導体基板」の物理寸法には制限はなく、半導体ウェハーのサイズ（ウェハーサイズ）でもよいし、半導体ウェハーを分割して得られるチップのサイズ（チップサイズ）でもよいし、ウェハーサイズとチップサイズの中間のサイズであってもよいし、ウェハーサイズより大きいサイズであってもよい。
【００１８】
「多層配線構造」は、「半導体基板」と一体化されて単一のＵＬＳＩのような構造としてもよいし、インターポーザの構造でもよい。
【００１９】
「半導体基板」と「多層配線構造」の相互接続は、上記「接続用電極」を用いて行うことができるが、その際に、電気的絶縁性を持つ接着剤（例えばエポキシ樹脂、ポリイミド）を併用するのが好ましい。
【００２０】
「接続用電極」としては、半導体装置の電極として使用できるものであればよく、任意の導電性材料が使用できる。例えば、ポリシリコン等の半導体、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属が好適に使用できる。
【００２１】
「接続用電極」の材質が、加熱・加圧しながら接触させた時に両者が互いに接合するもの（例えば、金（Ａｕ））であれば、両者を直接接触させて機械的に接続すればよい。しかし、そのようにしただけでは両者が互いに接合しない場合（例えば、タングステン（Ｗ））は、適当な接合用金属を挟んで両者の機械的接続を行う必要がある。接合用金属としては、例えば、Ｉｎ−Ａｕ合金、錫（Ｓｎ）−金（Ａｇ）合金、Ｉｎ単体、Ｓｎ単体等を使用することができる。
【００２２】
（４） 本発明の電子回路装置の好ましい例では、前記多層配線構造が、前記半導体基板と一体化されて単一のＵＬＳＩと同様の構造を持つ。
【００２３】
本発明の電子回路装置の他の好ましい例では、前記半導体基板が半導体装置として機能し、前記多層配線構造が前記半導体装置のインターポーザとして前記半導体基板と一体化される。
【００２４】
本発明の電子回路装置のさらに他の好ましい例では、前記多層配線構造の前記多層配線層を構成する各層の熱膨張率及び厚さが、温度変化に伴う前記多層配線構造の反りを防止するように調整される。この例では、温度変化に伴う前記多層配線構造の反りが確実に防止されるので、一体化された前記半導体基板と前記多層配線構造が温度変化によって剥離するのをいっそう確実に防止できる、という利点がある。
【００２５】
本発明の電子回路装置のさらに他の好ましい例では、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いて電気的・機械的に相互接続される。この場合、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面の間に、電気的絶縁性の接着剤が充填されるのが好ましい。
【００２６】
本発明の電子回路装置のさらに他の好ましい例では、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いずに電気的・機械的に相互接続されてもよい。この場合、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれアモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に相互接合されるのが好ましい。
【００２７】
本発明の電子回路装置のさらに他の好ましい例では、前記多層配線構造が、絶縁層と、その絶縁層の内部に一方向に沿って所定間隔をあけて交互に配置された信号線及びグランド線と、前記信号線及びグランド線を含む面に対して直交する方向において前記絶縁層の両側に配置された一対のグランド層とを備える。この例では、クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を実現することが可能となる、という利点がある。
【００２８】
この例では、前記所定間隔が２．４μｍであり、前記信号線及び前記グランド線の各々が一辺１．２μｍの正方形断面を持ち、前記信号線及び前記グランド線の各々と前記一対のグランド層との距離が２．４μｍであるのがより好ましい。上記のような高速信号伝送に最適化されるからである。
【００２９】
（５） 本発明の第２の観点では、電子回路装置の製造方法が提供される。この製造方法は、
複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板を形成する工程と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨張係数を持つ多層配線構造を形成する工程と、
複数の接続用電極を用いてあるいは用いずに、前記半導体基板と前記多層配線構造とを相互接続し、もって前記半導体基板と前記多層配線構造とを一体化する工程と
を備えたことを特徴とするものである。
【００３０】
（６） 本発明の電子回路装置の製造方法では、上記のようにして前記半導体基板と前記多層配線構造とを一体化して電子回路装置を製造するので、比較的簡単な製造工程によって素子間接続用の膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能である。
【００３１】
（７） 本発明の電子回路装置の製造方法の好ましい例では、前記半導体基板と前記多層配線構造とを相互接続するための複数の接続用電極を形成する工程を含む。この場合、前記半導体基板と前記多層配線構造とが、複数の接続用電極を用いて相互接続せしめられる。この例では、前記半導体基板と前記多層配線構造の間の隙間に電気的絶縁性の接着剤を充填する工程を含むのが好ましい。前記接着剤としては、例えば、エポキシ樹脂またはポリイミド樹脂が使用される。
【００３２】
本発明の電子回路装置の製造方法のさらに他の好ましい例では、前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれアモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に相互接合されることによって、前記半導体基板と前記多層配線構造とが相互接続せしめられる。この例では、前記半導体基板と前記多層配線構造とを相互接続するための複数の接続用電極を形成する工程が不要であるという利点がある。
【００３３】
（８） 上述した本発明の電子回路装置およびその製造方法は、上記のような半導体基板と多層配線構造を持つ任意の電子回路装置に適用可能であり、そのサイズは問わない。電子回路装置がウェハーサイズ（この場合、基板がウェハーサイズとなる）であってもよいし、チップサイズ（この場合、基板がチップサイズとなる）であってもよいし、ウェハーサイズとチップサイズの中間のサイズ（この場合、基板がウェハーサイズとチップサイズの中間のサイズとなる）であってもよいし、ウェハーサイズより大きいサイズ（この場合、基板がウェハーサイズより大きいサイズとなる）であってもよい。ここに「ウェハーサイズ」とは、半導体ウェハーとほぼ同じサイズ（例えば直径８インチ）を意味する。
【発明の効果】
【００３４】
本発明の電子回路装置及びその製造方法では、（ｉ）比較的簡単な製造工程によって膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能である、（ｉｉ）クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を実現可能である、といった効果が得られる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る電子回路装置の概略構成を示す要部断面図である。
【００３６】
この電子回路装置は、図１に示すように、多数の回路素子とそれら回路素子を相互接続するローカル配線層を有する半導体基板（半導体装置）１００と、インターポーザとして機能する多層配線構造２００とを備えている。半導体基板１００は、所定機能を持つ半導体装置（半導体チップ）として機能する。
【００３７】
半導体基板（半導体装置）１００と多層配線構造２００は、半導体基板１００のマイクロバンプ電極（接続用電極）１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄと、それらに対応する多層配線構造２００のマイクロバンプ電極（接続用電極）２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄとを接合することにより、電気的・機械的に接続されている。半導体基板１００と多層配線構造２００はまた、両者の間の隙間に充填された電気的絶縁性の接着剤３００によって相互に接合・一体化されている。
【００３８】
半導体基板１００は、内部にウェル領域１０２ａ、１０２ｂ及び１０２ｃを持つ板状のシリコン基材１０１を有している。シリコン基材１０１は第１導電型（例えばｐ型）の単結晶シリコン（Ｓｉ）であり、ウェル領域１０２ａ、１０２ｂ及び１０２ｃはいずれも第２導電型（例えばｎ型）である。ウェル領域１０２ａ及び１０２ｂの内部には、それぞれ拡散領域１０３ａ及び１０３ｂが形成されている。ウェル領域１０２ｃの内部には、拡散領域１０３ｃ及び１０３ｄが形成されている。基材１０１の全表面は絶縁膜（例えばＳｉＯ2膜）１０４で覆われている。
【００３９】
絶縁膜１０４の上には、パターン化された導電膜（例えばポリシリコン膜やＡｌ等の金属膜）１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄが形成されている。導電膜１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄは、それぞれ、絶縁膜１０４に形成されたコンタクトホールを介して、拡散領域１０３ａ、１０３ｂ、１０３ｃ及び１０３ｄに接触せしめられている。これらの導電膜１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄは、絶縁膜１０４上に形成された層間絶縁膜（例えばＳｉＯ2膜やＢＰＳＧ膜）１０６によって覆われている。
【００４０】
層間絶縁膜１０６の上には、絶縁膜（例えばＳｉＯ2膜）１０８が形成されており、その中にパターン化された導電膜（例えばＡｌ、Ｃｕ等の金属膜）１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄが埋め込まれている。導電膜１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄは、それぞれ、層間絶縁膜１０６のコンタクトホール内に埋め込まれた導電性プラグ（例えばポリシリコンや金属）１１４ａ、１１４ｂ、１１４ｃ及び１１４ｄを介して、導電膜１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄに接続されている。
【００４１】
絶縁膜１０８の上には、層間絶縁膜（例えばＳｉＯ2膜やＢＰＳＧ膜）１１０が形成されており、その中に導電性プラグ（例えばポリシリコンや金属）１１８ａ、１１８ｂ、１１８ｃ及び１１８ｄが埋め込まれている。導電性プラグ１１８ａ、１１８ｂ、１１８ｃ及び１１８ｄの下端は、それぞれ、導電膜１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄに接続され、それらの上端は、層間絶縁膜１１０の表面に露出せしめられている。
【００４２】
層間絶縁膜１１０の表面には、接続用電極としてのマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄが形成されている。これらマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄは、導電性プラグ１１８ａ、１１８ｂ、１１８ｃ及び１１８ｄの上端に接続されている。
【００４３】
以上のようにして、シリコン基材１０１内に形成された拡散層１０３ａ、１３０ｂ、１３０ｃ及び１０３ｄは、半導体基板１００の上面（接合面）にあるマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄに対して、電気的に接続されている。
【００４４】
多層配線構造２００は、その下端から上端に向かって順に積層形成された層間絶縁膜２０２、絶縁膜２０４、層間絶縁膜２０６、絶縁膜２０８及び層間絶縁膜２１０を有している。絶縁膜２０４の内部には、パターン化された配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄが形成されている。同様に、絶縁膜２０８の内部には、パターン化された配線膜２１８ａ、２１８ｂ、２１８ｃ及び２１８ｄが形成されている。
【００４５】
配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄは、それぞれ、層間絶縁膜２０２の内部に埋め込まれた導電性プラグ２１２ａ、２１２ｂ、２１２ｃ及び２１２ｄを介して、層間絶縁膜２０２の下面（接合面）にある接続用電極としてのマイクロバンプ電極２２０ａ、２２０ｂ、２２０ｃ及び２２０ｄに、電気的に接続されている。
【００４６】
配線膜２１８ａ、２１８ｂ、２１８ｃ及び２１８ｄは、それぞれ、層間絶縁膜２０６の内部に埋め込まれた導電性プラグ２１６ａ、２１６ｂ、２１６ｃ及び２１６ｄを介して、配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄに電気的に接続されている。また、配線膜２１８ｂ及び２１８ｄは、それぞれ、層間絶縁膜２１０の内部に埋め込まれた導電性プラグ２２０ｂ及び２２０ｄを介して、層間絶縁膜２１０の上面にある外部電極２３０ｂ及び２３０ｄに電気的に接続されている。配線膜２１８ａは、層間絶縁膜２１０の内部に埋め込まれた導電性プラグ２２０ａを介して、層間絶縁膜２１０の上面にある図示しない外部電極に電気的に接続されている。配線膜２１８ｃは、層間絶縁膜２１０の内部に埋め込まれた図示しない導電性プラグを介して、層間絶縁膜２１０の上面にある図示しない外部電極に電気的に接続されている。
【００４７】
多層配線構造２００は、配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄからなる第１配線層と、配線膜２１８ａ、２１８ｂ、２１８ｃ及び２１８ｄからなる第２配線層とを含んでいるが、多層配線構造２００全体の熱膨張係数は、半導体基板１００の熱膨張係数（Ｓｉの熱膨張係数＝約３〜３．５×１０-6／℃）とほぼ同一となっている。また、温度変化に起因する反りを防止する構造になっている。このような多層配線構造２００は、次のようにして実現できる。
【００４８】
［第１の方法］
負の熱膨張係数を持つ「βユークリプタイト」と呼ばれる結晶化ガラス（セラミック）を、絶縁材料に添加・混合する方法である。
【００４９】
βユークリプタイトは、β−石英固溶体（Ｌｉ2Ｏ−Ａｌ2Ｏ3−ｎＳｉＯ2；ｎ≧２）であり、日本電気硝子株式会社が「ＣＥＲＳＴ」という名称で市販しているマイナス膨張セラミックス基板材料である。この材料には「Ｎー８０」、「Ｎー７０」の２種類があり、「Ｎー８０」は熱膨張係数が−８２×１０-7／℃、「Ｎー７０」は熱膨張係数が−７０×１０-7／℃である。
【００５０】
「βユークリプタイト」を繊維状または粒子状として、エポキシ、ポリイミド等の有機絶縁材料に添加・混合することにより、当該絶縁膜の熱膨張係数をＳｉの熱膨張係数（＝約３〜３．５×１０-6／℃）にほぼ一致させることが可能である。そして、こうして得た有機絶縁材料を用いて、層間絶縁膜２０２、２０６、２１０（と絶縁膜２０４、２０８）を形成すればよい。
【００５１】
［第２の方法］
負の熱膨張係数を持つ「βユークリプタイト」と呼ばれる結晶化ガラス（セラミック）による板に、セラミック板やガラス板を貼り合わせる方法である。
【００５２】
当該絶縁膜の熱膨張係数をＳｉの熱膨張係数（＝約３〜３．５×１０-6／℃）にほぼ一致させることが可能である。
【００５３】
例えば、中間の層間絶縁膜２０６を「βユークリプタイト」と呼ばれる結晶化ガラスで形成し、その上下両側に配置される層間絶縁膜２１０と２０２をそれぞれアルミナ（Ａｌ2Ｏ3）または石英ガラス（ＳｉＯ2）または窒化アルミニウム（ＡｌＮ）で形成するのである。逆に、中間の層間絶縁膜２０６をアルミナや石英ガラスや窒化アルミニウムで形成し、その上下両側に配置される層間絶縁膜２１０と２０２をそれぞれ「βユークリプタイト」と呼ばれる結晶化ガラスで形成してもよい。
【００５４】
層間絶縁膜２１０と２０２は、同じ材料で形成し、その厚さは互いに等しくすることが、簡単で好ましい。しかし、熱膨張係数とヤング率と厚さがバランスしていれば、層間絶縁膜２１０と２０２を互いに異なる材料で形成してもよい。これにより、多層配線構造２００の反りを回避することも可能となる。
【００５５】
具体例を挙げれば次のようになる。
【００５６】
［具体例１］
層間絶縁膜２１０： Ａｌ2Ｏ3（純度＝９６％）で形成
ヤング率（Ｙ210）＝３．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α210）＝６．７×１０-6／℃
厚さ（ｔ210）＝０．２ｍｍ
層間絶縁膜２０６： βユークリプタイト「Ｎ−７０」で形成
ヤング率（Ｙ206）＝１．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α206）＝−７．０×１０-6／℃
厚さ（ｔ206）＝０．３ｍｍ
層間絶縁膜２０２： 層間絶縁膜２１０と同じ
［具体例２］
層間絶縁膜２１０： Ａｌ2Ｏ3（純度＝９６％）で形成
ヤング率（Ｙ210）＝３．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α210）＝６．７×１０-6／℃
厚さ（ｔ210）＝０．２ｍｍ
層間絶縁膜２０６： βユークリプタイト「Ｎ−７０」で形成
ヤング率（Ｙ206）＝１．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α206）＝−７．０×１０-6／℃
厚さ（ｔ206）＝０．２５ｍｍ
層間絶縁膜２０２： ＡｌＮで形成、
ヤング率（Ｙ202）＝３．３×１０4ｋｇ／ｍｍ2
熱膨張係数（α202）＝４．５×１０-6／℃
厚さ（ｔ202）＝０．３３ｍｍ
［具体例３］
層間絶縁膜２１０： ＡｌＮで形成
ヤング率（Ｙ210）＝３．３×１０4ｋｇ／ｍｍ2
熱膨張係数（α210）＝４．５×１０-6／℃
厚さ（ｔ210）＝０．１ｍｍ
層間絶縁膜２０６： βユークリプタイト「Ｎ−７０」で形成
ヤング率（Ｙ206）＝１．７×１０4ｋｇ／ｍｍ2
熱膨張係数（α206）＝−７．０×１０-6／℃
厚さ（ｔ206）＝０．０３７ｍｍ
層間絶縁膜２０２： 層間絶縁膜２１０と同じ
上記以外の方法としては、有機材料系の低熱膨張率の芳香族ポリアミド（例えば、「ＣＤＨ３６０」と呼ばれるもの）も使用可能である。この芳香族ポリアミドを膜状に形成すると、当該膜の面内方向の熱膨張率がゼロとなる特徴がある。
【００５７】
この場合、上下の層間絶縁膜２１０と２０２を上記芳香族ポリアミドで形成し、中間の層間絶縁膜２０６をポリイミド樹脂やエポキシ樹脂やトリアジン等で形成すればよい。あるいは、上記芳香族ポリアミドを粒子状として適当な有機材料に添加・混合したものを使用してもよい。
【００５８】
また、Ｆｅ−Ｎｉ合金系のインバー合金は、マイナス熱膨張係数を持つので、これを用いて配線膜２１４ａ、２１４ｂ、２１４ｃ及び２１４ｄや配線膜２１８ａ、２１８ｂ、２１８ｃ及び２１８ｄを形成してもよい。
【００５９】
さらに、必要に応じて、上述した絶縁膜や導電膜を複数個組み合わせて複合構造としてもよいことは言うまでもない。
【００６０】
上述した絶縁膜や導電膜は、後述する第３実施形態の絶縁膜４０１やグランド線４１１、信号線４１２、グランド層４０２、４０３にも使用可能である。
【００６１】
半導体基板１００中に形成される拡散領域１０３ａ及び１０３ｂ等の距離（ピッチ）は、約０．１〜２μｍであるが、導電性プラグ１１８ａ、１１８ｂ、１１８ｃ及び１１８ｄやマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄのピッチは、約３〜５μｍまで大きくなっている。また、多層配線構造２００のマイクロバンプ電極２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄや導電性プラグ２１２ａ、２１２ｂ、２１２ｃ及び２１２ｄのピッチは、約３〜５μｍであるが、外部電極２３０ａ、２３０ｂ及び２３０ｄのピッチは３０〜１００μｍまで大きくなっている。
【００６２】
次に、図２（ａ）〜図５（ｆ）を参照しながら、上記構成を持つ第１実施形態の電子回路装置の製造方法について説明する。
【００６３】
まず、図２（ａ）に示すように、公知の方法によって半導体基板１００を形成する。次に、図２（ｂ）に示すように、最上位にある層間絶縁膜１１０の表面に、接続用のマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄを形成する。これは、例えば、層間絶縁膜１１０の表面に導電膜を堆積してからパターニングする等の公知の方法によって、容易に実現できる。
【００６４】
他方、図３（ｃ）に示すように、公知の方法によって、支持基板４００の上に多層配線構造２００を形成する。次に、図３（ｄ）に示すように、最下位にある層間絶縁膜２０２の下面に、接続用のマイクロバンプ電極２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄを形成する。これは、例えば、層間絶縁膜２０２の下面に導電膜を堆積してからパターニングする等の公知の方法によって、容易に実現できる。
【００６５】
次に、図４（ｅ）に示すように、支持基板４００上に取り付けられた多層配線構造２００の下面を、半導体基板１００の表面に対向させてから、両者を徐々に近接させる。そして、図５（ｆ）に示すように、多層配線構造２００の下面のマイクロバンプ電極２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄを、それぞれ、半導体基板１００の表面のマイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄに接触させ、相互に固着させる。この状態では、多層配線構造２００の下面と半導体基板１００の表面の間には隙間があいているので、その隙間に接着剤３００を充填し、加熱、紫外線照射等によって硬化させる。こうして、図１に示す構成を持つ第１実施形態の電子回路装置が製造される。
【００６６】
以上説明したように、本発明の第１実施形態の電子回路装置では、上記構成の半導体基板１００の配線層の表面と上記構成の多層配線構造２００の下面とが、マイクロバンプ電極１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄと２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄを用いて電気的・機械的に相互接続され、それによって一体化されている。このため、多層配線構造２００を形成する際に半導体基板１００における加熱温度の制限を考慮する必要がない。このため、所望の材料（ガラス、セラミック等の無機材料、ポリイミド等の有機材料、金属等）を用いて且つ所望の熱処理を行って多層配線構造２００を形成することができる。したがって、比較的簡単な製造工程によって膨大な数の配線を実装することができる。
【００６７】
また、上記構成の半導体基板１００の製造歩留まりは、一般的に、半導体基板１００上の電子回路素子とそれら素子の上に形成される配線層（すなわち、配線膜１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄ、配線膜１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄ）については、９８〜９９％が得られる。他方、上記構成の多層配線構造２００については、ほぼ１００％の製造歩留まりが得られる。そこで、上記構成の半導体基板１００を製造して試験を行い、良品と判断されたものに対して、上記構成の多層配線構造２００を接合・一体化することにより、第１実施形態の電子回路装置全体としての歩留まりをほぼ１００％に上げることができる。つまり、第１実施形態の電子回路装置を極めて高い歩留まりで製造することが可能である。
（第２実施形態）
図７（ａ）〜図１１（ｇ）は、本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図である。なお、これらの図では、半導体素子の実際の構造は省略しており、主として本実施形態に関係のある配線の接合部分を示してある。
【００６８】
本実施形態の電子回路装置は、第１実施形態の電子回路装置と同様に、半導体基板と多層配線構造を接合・一体化している。しかし、半導体基板と多層配線構造をマイクロバンプ電極と接着剤を用いて相互接続した第１実施形態の電子回路装置とは異なり、マイクロバンプ電極と接着剤を用いずに半導体基板と多層配線構造を相互接続している。したがって、第２実施形態に係る電子回路装置は、多層配線構造が半導体基板と一体化されて単一のＵＬＳＩと同様の構造を持っている。
【００６９】
第２実施形態に係る電子回路装置は、次のようにして製造される。
【００７０】
（素子を有する半導体基板（半導体装置）の形成）
まず最初に、公知の方法によって図７（ａ）に示す構成を形成する。この構成は、多数の半導体素子を有する半導体基板１と、その半導体基板１の表面上に形成され且つ所定形状にパターン化された二つの配線膜６及び９を持つものである。配線膜６と配線膜９は、半導体基板１上の半導体素子に電気的に接続されており、本発明の第２実施形態に係る電子回路装置の「下位配線」を構成するものである。図２（ａ）では、簡単化するため、半導体素子として一つのＭＯＳＦＥＴのみが示されている。図７（ａ）に示す構成を持つ半導体基板１１は、例えば、以下のようにして製造される。
【００７１】
すなわち、まず、半導体基板１として第１導電型（例えばｎ型）の単結晶シリコン（Ｓｉ）よりなるウェハー（Ｓｉウェハー）を用意する。次に、その半導体基板１（Ｓｉウェハー）１１の内部の所定位置に、第２導電型（例えばｐ型）のウェル領域２を形成してから、そのウェル領域２を利用してＭＯＳＦＥＴを形成する。図７（ａ）では、ＭＯＳＦＥＴのソース・ドレイン領域３（第１導電型）のみが示してある。さらに、ウェル領域２の内部あるいはウェル領域２の外部に、当該ＭＯＳＦＥＴ以外の他の必要な半導体素子も形成する。
【００７２】
必要な半導体素子をすべて形成した後、半導体基板１１の表面に層間絶縁膜４を形成し、半導体基板１１の表面全体を層間絶縁膜４で覆う。これによって、上記ＭＯＳＦＥＴとそれ以外の必要な半導体素子のすべてが層間絶縁膜によって覆われる。層間絶縁膜４としては、例えば、二酸化シリコン（ＳｉＯ2）膜や窒化シリコン（Ｓｉ3Ｎ4）膜が好適に使用される。
【００７３】
以下の記述では、説明を簡略化するために、上記ＭＯＳＦＥＴに関係する部分のみについて説明し、当該ＭＯＳＦＥＴ以外の他の必要な半導体素子に関係する部分については、説明を省略する。
【００７４】
続いて、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜４の所定位置にソース・ドレイン領域３に達するコンタクトホール５を形成する。次に、層間絶縁膜４の上に、コンタクトホール５を埋め込むことができる厚さで導電膜を形成し、その導電膜をフォトリソグラフィ法とドライエッチング法により所定形状にパターン化して、配線膜６を形成する。導電膜としては、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）が好適に使用される。こうして形成された配線膜６は、第１レベル（最下位レベル）の配線を構成する。
【００７５】
次に、配線膜６の上に層間絶縁膜７を形成し、配線膜６の全体と配線膜６から露出した層間絶縁膜４の全体を覆う。層間絶縁膜７としては、例えば、ＳｉＯ2膜やＳｉ3Ｎ4膜やＢＰＳＧ膜が好適に使用される。
【００７６】
続いて、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜７の所定位置に配線膜６に達するコンタクトホール８を形成する。次に、層間絶縁膜７の上に、コンタクトホール８を埋め込むことができる厚さで導電膜を形成し、その導電膜をフォトリソグラフィ法とドライエッチング法で所定形状にパターン化して、配線膜９を形成する。導電膜としては、例えば、ＡｌやＣｕが好適に使用される。こうして形成された配線膜９は、第２レベル（下から二番目のレベル）の配線を構成する。
【００７７】
次に、配線膜９の上に層間絶縁膜１０を形成し、配線膜９の全体と配線膜９から露出した層間絶縁膜７の全体を覆う。層間絶縁膜１０としては、例えば、ＣＶＤ法により形成されたＳｉＯ2膜が好適に使用される。層間絶縁膜１０は、フォトリソグラフィ法とドライエッチング法で所定形状にパターン化され、配線膜９を選択的に覆うようにする。
【００７８】
次に、層間絶縁膜１０の上に重ねて層間絶縁膜１１を形成し、層間絶縁膜１０の全体と層間絶縁膜１０から露出した層間絶縁膜７を覆う。層間絶縁膜１１としては、例えば、ＣＶＤ法により形成されたアモルファスのＳｉＯ2膜が好適に使用される。
【００７９】
次に、層間絶縁膜１１の表面を公知の機械研削法で研削した後、ＣＭＰ（Chemical Mechanical Polishing）法により研磨し、層間絶縁膜１１の表面全体を平坦化する。こうして、図７（ａ）に示された構成が得られる。
【００８０】
アモルファスＳｉＯ2膜よりなる層間絶縁膜１１の電気的絶縁性を確保するため、例えば、アモルファスＳｉＯ2膜を形成する際に酸化性雰囲気でＣＶＤ法を実行することにより、あるいはＣＶＤ法でアモルファスＳｉＯ2膜を形成した後にそのアモルファスＳｉＯ2膜酸化性雰囲気で酸化する等により、アモルファスＳｉＯ2膜の表面にごく薄い酸化膜を形成するのが好ましい。
【００８１】
以上のようにして図７（ａ）に示された構成が得られると、引き続いて、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜１１と１０を選択的にエッチングし、図７（ｂ）に示すように、層間絶縁膜１１と１０の双方を貫通して配線膜９に達するコンタクトホール１２を形成する。層間絶縁膜１１と１０のエッチングは、単一のエッチングプロセスで層間絶縁膜１１と１０の双方を順次除去するようにしてもよいし、層間絶縁膜１１と１０のエッチングを別のプロセスで実行してもよい。後者の場合、最初に、フォトリソグラフィ法でパターン化されたマスクを利用して上位にある層間絶縁膜１１のエッチングを行い、次に、層間絶縁膜１１をマスクとして利用して下位にある層間絶縁膜１０のエッチングを行うことになる。
【００８２】
その後、図８（ｃ）に示すように、層間絶縁膜１１の上に、コンタクトホール１２を埋め込むことができる厚さで導電膜１３を形成する。この導電膜１３としては、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）やタングステン（Ｗ）が好適に使用される。次に、こうして形成された導電膜１３を、公知の機械研削法で研削した後、ＣＭＰ法で研磨し、層間絶縁膜１１の上にある部分を選択的に除去する。その結果、導電膜１３はコンタクトホール１２の内部にのみ残り、図８（ｄ）に示すように、コンタクトプラグ１４となる。コンタクトプラグ１４の下端（底）は、配線膜９の表面に接触している。
【００８３】
図８（ｄ）の状態では、最上位にある層間絶縁膜１１の表面が平坦化されており、その表面にコンタクトプラグ１４の上端（頂）が露出している。この状態にされた半導体基板１が、後述する多層配線構造５０と接合される。
【００８４】
（多層配線構造の形成）
多層配線構造５０全体の熱膨張係数は、第１実施形態と同様にして、半導体基板１の熱膨張係数（Ｓｉの熱膨張係数＝約３〜３．５×１０-6／℃）とほぼ同一となっている。また、温度変化に起因する反りを防止する構造になっている。
【００８５】
多層配線構造５０は、図９（ｅ）に示すような構成を持つ。すなわち、支持基板５１の表面（図中では下面）に、コンタクトプラグ５３が埋め込まれた層間絶縁膜５２、配線膜５５が埋め込まれた層間絶縁膜５４、コンタクトプラグ５７が埋め込まれた層間絶縁膜５６、配線膜５９が埋め込まれた層間絶縁膜５８が、この順に形成されている。層間絶縁膜５８の上には、さらに、層間絶縁膜６０と６１がこの順に重ねて形成されている。層間絶縁膜６０と６１には、それらを貫通して配線膜５９に達するコンタクトプラグ６２が埋め込まれている。配線膜５５は、コンタクトプラグ５３と５７にそれぞれ接触している。配線膜５９は、コンタクトプラグ５７と５６にそれぞれ接触している。
【００８６】
最も外側の層間絶縁膜６１としては、半導体基板１の最上部に形成された層間絶縁膜１１と同一のアモルファスのＳｉＯ2膜が好適に使用される。コンタクトプラグ５３、５７、６２としては、ＡｌまたはＣｕまたはＷ等が好適に使用される。層間絶縁膜５２、５４、５６、５８、６０としては、熱膨張率と反りを考慮して適当な材料の膜が使用される。
【００８７】
導電膜５９は第３レベルの配線を構成し、導電膜５５は第４レベルの配線を構成する。したがって、多層配線構造５０は、二つの積層された内蔵配線を持つことになる。
【００８８】
多層配線構造５０の厚さが大きく、製造工程で必要な機械的強度を持っている場合は、支持基板５１は省略することができる。
【００８９】
図９（ｅ）に示す構成の多層配線構造５０は、公知の方法で容易に製造することができる。例えば、次のようにして製造することができる。
【００９０】
支持基板５１の表面を上に向け、その上に層間絶縁膜５２と５４をこの順に重ねて形成する。その後、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜５４の所定位置に層間絶縁膜５２に達する配線用溝を形成する。次に、同様にして、層間絶縁膜５４の配線用溝の内部の所定位置で層間絶縁膜５２をエッチングし、支持基板５１に達するコンタクトホールを形成する。こうして、相互に連結された配線用溝とコンタクトホールが形成される。その後、層間絶縁膜５４の上に、連結された配線用溝とコンタクトホールの両方を埋め込むことができる厚さで導電膜を形成してから、公知の機械研削法とＣＭＰ法により層間絶縁膜５４の上の部分を選択的に除去する。その結果、連結された配線用溝とコンタクトホールの中にその導電膜が残り、相互に接続されたコンタクトプラグ５３と配線膜５５が得られる（デュアルダマシン法）。
【００９１】
層間絶縁膜５６と５８についても、これと同様にして形成できる。すなわち、層間絶縁膜５４の上に層間絶縁膜５６と５８をこの順に重ねて形成する。その後、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜５８の所定位置に層間絶縁膜５６に達する配線用溝を形成する。次に、同様にして、層間絶縁膜５８の配線用溝の内部の所定位置で層間絶縁膜５６をエッチングし、層間絶縁膜５４に達するコンタクトホールを形成する。こうして、相互に連結された配線用溝とコンタクトホールが形成される。その後、層間絶縁膜５８の上に、連結された配線用溝とコンタクトホールの両方を埋め込むことができる厚さで導電膜を形成してから、公知の機械研削法とＣＭＰ法により層間絶縁膜５８の上の部分を選択的に除去する。その結果、連結された配線用溝とコンタクトホールの中に導電膜が残り、相互に接続されたコンタクトプラグ５７と配線膜５９が得られる。
【００９２】
続いて、層間絶縁膜５８の上に層間絶縁膜６０と６１をこの順に重ねて形成する。その後、フォトリソグラフィ法とドライエッチング法により、所定位置で層間絶縁膜６０と６１を順に選択的にエッチングし、層間絶縁膜６０と６１を貫通して配線膜５９に達するコンタクトホールを形成する。そして、層間絶縁膜６１の上に、そのコンタクトホールを埋め込むことができる厚さで導電膜を形成してから、公知の機械研削法とＣＭＰ法により層間絶縁膜６１の上の部分を選択的に除去する。その結果、コンタクトホール中に導電膜が残り、コンタクトプラグ６２が得られる。
【００９３】
以上のようにして、図９（ｅ）に示す構成の多層配線構造５０が得られる。
【００９４】
アモルファスＳｉＯ2膜よりなる層間絶縁膜１１と同様に、アモルファスＳｉＯ2膜よりなる層間絶縁膜６１の電気的絶縁性を確保するため、例えば、アモルファスＳｉＯ2膜を形成する際に酸化性雰囲気でＣＶＤ法を実行することにより、あるいはＣＶＤ法でアモルファスＳｉＯ2膜を形成した後にそのアモルファスＳｉＯ2膜酸化性雰囲気で酸化する等により、アモルファスＳｉＯ2膜の表面にごく薄い酸化膜を形成するのが好ましい。
【００９５】
（半導体基板と上部配線構造の接合）
以上のようにして、半導体素子を有する半導体基板１と、二層の内蔵配線を有する多層配線構造５０が別個に形成されると、次に、例えば以下のようにして、半導体基板１と多層配線構造５０とを相互に接合させる。
【００９６】
すなわち、図１０（ｆ）のように、上向きにした半導体基板１の表面に、下向きにした多層配線構造５０の裏面を対向して接触させる。この時、相互に対応するコンタクトプラグ１４と６２が対向して接触せしめられる。図示していない他のコンタクトプラグについても、同様に対向して接触せしめられる。そして、その対向・接触状態を保ちながら所定温度まで加熱し、それと同時に半導体基板１と多層配線構造５０の少なくとも一方に押圧力を印加する。すると、コンタクトプラグ１４と６２は相互に高温圧着せしめられ、機械的に相互接続されると同時に電気的にも相互接続される。このコンタクトプラグ１４と６２の相互接続は、コンタクトプラグ１４と６２を構成するＡｌやＣｕ原子の相互拡散によって実現するものである。
【００９７】
この時の状態を図６に模式的に示す。図６では、コンタクトプラグ（すなわち電極）１４と６２における原子拡散領域を符号１４ａと６２ａで示している。コンタクトプラグ１４の原子拡散領域１４ａには、コンタクトプラグ６２中の原子（例えばＡｌまたはＣｕまたはＷ原子）が拡散している。コンタクトプラグ６２の原子拡散領域６２ａには、コンタクトプラグ１４中の原子（例えばＡｌまたはＣｕまたはＷ原子）が拡散している。コンタクトプラグ１４と６２は、このように原子の相互拡散によって相互接合される。
【００９８】
図６の符号９ａは、コンタクトプラグ（すなわち電極）１４と接触している配線膜９における原子拡散領域を示す。配線膜９の原子拡散領域９ａには、コンタクトプラグ１４中の原子（例えばＡｌまたはＣｕまたはＷ原子）が拡散している。図６の符号５９ａは、コンタクトプラグ（すなわち電極）６２と接触している配線膜５９における原子拡散領域を示す。配線膜５９の原子拡散領域５９ａには、コンタクトプラグ６２中の原子（例えばＡｌまたはＣｕまたはＷ原子）が拡散している。
【００９９】
図１２は、配線膜５９のパターンの一例を模式的に示した平面図である。同図では、配線膜５９がその一端でコンタクトプラグ（電極）６２と重なっていることが示されている。
【０１００】
この接合工程では、半導体基板１の表面に露出した層間絶縁膜１１と、配線構造５０の裏面に露出した層間絶縁膜６１とが対向して全面で接触せしめられているが、上記の所定温度が層間絶縁膜１１と６１のガラス転移温度より高く設定されているため、層間絶縁膜１１と６１が軟化して流動状態となる（リフローする）。この時、層間絶縁膜１１と６１は相互に加圧されているため、相互に接着せしめられる。
【０１０１】
この接合工程で印加された熱により、アモルファスＳｉＯ2よりなる層間絶縁膜１１と６１中に含まれている水分が蒸発し、層間絶縁膜１１と６１の含有水分が減少する。その結果、層間絶縁膜１１と６１の体積が収縮する。この層間絶縁膜１１と６１の体積収縮は、層間絶縁膜１１と６１の間の接着強度の増加をもたらす、という利点がある。
【０１０２】
（配線構造の支持基板の剥離）
上述のようにして半導体基板１の表面に露出した層間絶縁膜１１と、多層配線構造５０の裏面に露出した層間絶縁膜６１とが相互接合せしめられると、次に、多層配線構造５０の支持基板５１を層間絶縁膜５２から引き離す。この時の状態は図１１（ｇ）のようになる。こうして、本発明の第２実施形態に係る電子回路装置が得られる。
【０１０３】
この電子回路装置は、半導体素子と第１〜第２レベルの配線を持つ半導体基板１の表面に、第３〜第４レベルの配線を持つ多層配線構造５０が一体的に形成された構成を持つ。したがって、この電子回路装置は第１〜第４レベルの配線を持つことになる。また、半導体基板１に対して最も外側にある層間絶縁膜５２中に埋め込まれたコンタクトプラグ５３は、上端が外部に露出しており、当該電子回路装置の外部引き出し電極として使用される。なお、コンタクトプラグ５３の上端にバンプ電極を形成し、それらバンプ電極を外部引き出し電極としてもよい。
【０１０４】
以上説明したように、本発明の第２実施形態に係る電子回路装置の製造方法では、まず、上述した構成を持つ半導体基板１と多層配線構造５０を別個に形成してから、半導体基板１の層間絶縁膜１１と多層配線構造５０の層間絶縁膜６１とを相互に対向・接着させ、さらに、層間絶縁膜１１と６１の界面の近傍でコンタクトプラグ（電極）１４とコンタクトプラグ（電極）６２とを相互に接合させ、それによって基板１と多層配線構造５０とを一体化させている。この工程では、加熱により層間絶縁膜１１と６１が相互に接着されると共に、脱水により層間絶縁膜１１と６１の各々が収縮してそれらの間に引張応力が生じる。このため、層間絶縁膜１１と６１の間の接合強度が増加する。最後に、アモルファス材料からなる層間絶縁膜１１と６１の各々を部分的に結晶化させることにより、それらは化学的に安定な状態となる。
【０１０５】
このようにして製造された第２実施形態の電子回路装置は、良品と判断された半導体基板（半導体装置）１に対して、当該半導体基板１とは別個に形成した多層配線構造５０を接合することにより、電子回路装置全体としての歩留まりをほぼ１００％に上げることができる。また、半導体基板１の上に多層配線構造５０を重ねて接合するだけであるから、当該電子回路装置のサイズが不必要に増加することもない。つまり、半導体装置のサイズを不必要に大きくすることなく、微細化された素子を接続する膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能である。
【０１０６】
さらに、この半導体装置では、半導体基板１の表面を覆う層間絶縁膜１１と、多層配線構造５０の裏面を覆う層間絶縁膜６１が、相互に接着されていると共に、それら層間絶縁膜１１、６１の各々が加熱収縮性を持ち且つ部分的に結晶化した（つまり結晶化途中の）アモルファス材料により形成されている。このため、加熱することにより、相互に接着された層間絶縁膜１１と６１の間に収縮力が作用し、層間絶縁膜６１は層間絶縁膜１１に向かって強く引かれた状態で接合される。その結果、素子を有する半導体基板１と、内蔵配線を有する多層配線構造５０との間に接合強度の問題は生じない。
【０１０７】
なお、以上の説明から明らかなように、第２実施形態の電子回路装置は、第１実施形態の電子回路装置と同様に、半導体基板１と多層配線構造５０を接合・一体化した構成を持っている。しかし、半導体基板１００と多層配線構造２００をマイクロバンプ電極と接着剤を用いて相互接続した第１実施形態の電子回路装置とは異なり、マイクロバンプ電極と接着剤を用いずに半導体基板１と多層配線構造５０を相互接続している。したがって、第２実施形態に係る電子回路装置は、多層配線構造５０が半導体基板１と一体化されて単一のＵＬＳＩと同様の構造を持っている。
【０１０８】
熱膨張係数（または線膨張係数）の差に起因する問題については、層間絶縁膜１１及び６１として、熱膨張係数（線膨張係数）が同じまたは近接した材料をそれぞれ使用することにより、容易に防止することができる。
（第３実施形態）
図１３〜図１５は、本発明の第３実施形態に係る電子回路装置の多層配線構造に使用される配線の構成を示す説明図である。本実施形態は、クロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を可能にする配線構成を持ち、電子回路装置のいっそうの性能向上を可能とするものである。
【０１０９】
図１３の配線構造４００は、絶縁膜４０１と、絶縁膜４０１の内部に埋設された相互に並行に延在する直線状のグランド（接地）線４１１及び信号線４１２と、絶縁膜４０１の上下両面に配置されたグランド（接地）層４０２及び４０３とを備えている。この配線構造４００が従来の配線構造と異なる点は、絶縁膜４０１の上下両面に配置されたグランド層４０２及び４０３である。すなわち、従来の配線構造では、グランド層４０２の位置にグランド線４１１及び信号線４１２と直交する複数のグランド線が配置されており、グランド層４０３の位置にグランド線４１１及び信号線４１２と直交する複数のグランド線が配置される。グランド層４０２の位置にあるグランド線と、グランド層４０３の位置にあるグランド線は、互いに平行である。つまり、配線構造４００は、従来の配線構造において絶縁膜４０１の上下にあるグランド線に代えてグランド層４０２及び４０３を設けたものに相当する。
【０１１０】
発明者らが行ったシミュレーションに用いたモデルにおける各要素の大きさと物理特性は、グランド線４１１及び信号線４１２の幅ｗと高さｈが、それぞれ０．２μｍ、０．４４μｍ、グランド線４１１と信号線４１２の間の距離ｄが０．２μｍ、グランド線４１１及び信号線４１２の長さｘが２０μｍ、絶縁膜４０１の厚さＴが０．４４μｍ、絶縁膜４０１の比透磁率、比誘電率及び誘電正接がそれぞれ１、２．１及び０、グランド線４１１及び信号線４１２の導電率と比透磁率がそれぞれ５．８×１０7Ｓ／ｍ及び１である（図１４を参照）。
【０１１１】
境界条件は次のとおりである。すなわち、Ｘ−Ｙ面（絶縁膜４０１に平行な面）とＸ−Ｚ面及びＹ−Ｚ面（絶縁膜４０１に直交する面）の境界条件は、電磁波が放射できるように設定した。
【０１１２】
シミュレーションにおいて伝送時における信号減衰、クロストークノイズ、容量性結合、誘導性結合について比較検討した結果、図１３の配線構造４００は、上記従来の配線構造よりも高周波化に有効であることが判明した。また、グランド線４１１と信号線４１２の最適の位置関係と寸法関係が判明した。それを図１４に示す。すなわち、グランド線４１１または信号線４１２の幅ｗと高さｈがいずれも１．２μｍであり、グランド線４１１と信号線４１２の間の距離ｄが２．４μｍであり、グランド線４１１または信号線４１２とグランド（接地）層４０２または４０３との距離Ｔが２．４μｍである。
【０１１３】
これらの最適値は、ＵＬＳＩチップ上で実現するのは困難であるため、インターポーザ等との組み合わせが必要であると思われる。
【０１１４】
なお、発明者らが行ったこのシミュレーションの詳細は、本発明者らによる下記論文に記載されている。
【０１１５】
安田尚平、岩田剛治、佐藤了平、11th Symposium on “Microjoining and Assembly Technology in Electronics”, February 3-4, 2005, Yokohama, pp.451-456,「次世代ＳｉＰに向けた適正配線に関する基礎検討（Basic Study of Proper Circuit Line Structure for Advanced System in Package）」
図１５は、本発明の第３実施形態に係る電子回路装置５００の概略構成を示す説明図である。この電子回路装置５００は、４個のＣＰＵ（Central Processing Unit）チップ５０１と複数のメモリチップ５０２及び５０３を組み合わせたものであり、隣接するＣＰＵチップ５０１間の電気的相互接続に図１３に示す配線構造４００を適用している。本実施形態によれば、１０ＧＨｚのクロック周波数でＵＬＳＩサイズの最大距離である１０ｍｍの信号伝送が可能である。また、伝送される信号の減衰が抑制されるため、信号減衰対策のためのリピータ回路が不要となり、その結果、消費電力も低減できる。
【０１１６】
なお、図１３に示す配線構造４００は、上述した第１実施形態の多層配線構造２００（これはインターポーザとして機能する）の配線としても使用可能である。
【０１１７】
（変形例）
上述した第１〜第３の実施形態は本発明を具体化した例を示すものであり、したがって本発明はこの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上述した実施形態では、コンタクトプラグ（電極）１４が積層された二つの層間絶縁膜１０と１１に埋め込まれ、コンタクトプラグ（電極）６２が積層された二つの層間絶縁膜６０と６１に埋め込まれているが、本発明はこれに限定されない。コンタクトプラグ（電極）１４は単一の層間絶縁膜に埋め込まれてもよいし、コンタクトプラグ（電極）６２も単一の層間絶縁膜に埋め込まれてもよいことは言うまでもない。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１実施形態に係る電子回路装置の部分断面図である。
【図２】本発明の第１実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板の製造工程を示している。
【図３】本発明の第１実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、多層回線構造の製造工程を示している。
【図４】本発明の第１実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板と多層配線構造の接合工程を示している。
【図５】本発明の第１実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板と多層配線構造の接合後の状態を示している。
【図６】本発明の第２実施形態に係る電子回路装置の接合部を示す部分拡大断面図である。
【図７】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板の製造工程を示している。
【図８】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、図７の続きである。
【図９】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、多層配線構造の製造工程を示している。
【図１０】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板と多層配線構造の接合工程を示している。
【図１１】本発明の第２実施形態に係る電子回路装置の製造方法を工程毎に示す部分断面図で、半導体基板と多層配線構造の接合後に支持基板を外した状態を示している。
【図１２】本発明の第２実施形態に係る電子回路装置において、多層配線構造内の配線膜のパターンの一例を示す概略部分平面図である。
【図１３】本発明の第３実施形態に係る電子回路装置の多層配線構造に使用される配線の例を示す部分拡大説明図である。
【図１４】本発明の第３実施形態に係る電子回路装置の多層配線構造に使用される配線の寸法関係を示す説明図である。
【図１５】本発明の第３実施形態に係る電子回路装置を示す要部断面説明図である。
【符号の説明】
【０１１９】
１ 半導体基板
２ ウェル領域
３ ソース・ドレイン領域
４ 層間絶縁膜
５ コンタクトホール
６ 配線膜
７ 層間絶縁膜
８ コンタクトホール
９ 配線膜
１０ 層間絶縁膜
１１ 層間絶縁膜
１２ コンタクトホール
１３ 導電膜
１４ コンタクトプラグ
５０ 配線構造
５１ 支持基板
５２ 層間絶縁膜
５３ コンタクトプラグ
５４ 層間絶縁膜
５５ 配線膜
５６ 層間絶縁膜
５７ コンタクトプラグ
５８ 層間絶縁膜
５９ 配線膜
６０ 層間絶縁膜
６１ 層間絶縁膜
６２ コンタクトプラグ
１００ 半導体基板
１０１ シリコン基材
１０２ａ、１０２ｂ、１０２ｃ ウェル領域
１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ 拡散領域
１０４ 絶縁膜
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 導電膜
１０６ 層間絶縁膜
１０８ 絶縁膜
１１０ 層間絶縁膜
１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ 導電膜
１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ 導電性プラグ
１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ マイクロバンプ電極（接続用電極）
２００ 多層配線構造
２０２ 層間絶縁膜
２０４ 絶縁膜
２０６ 層間絶縁膜
２０８ 絶縁膜
２１０ 層間絶縁膜
２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ 導電性プラグ
２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ 配線膜
２１６ａ、２１６ｂ、２１６ｃ、２１６ｄ 導電性プラグ
２１８ａ、２１８ｂ、２１８ｃ、２１８ｄ 配線膜
２２０ｂ、２２０ｄ 導電性プラグ
２２２ａ、２２２ｂ、２２２ｃ、２２２ｄ マイクロバンプ電極（接続用電極）
２３０ｂ、２３０ｄ 外部電極
３００ 電気的絶縁性接着剤
【特許請求の範囲】
【請求項１】
複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨張係数を持つ多層配線構造とを備え、
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いてあるいは接続用電極を用いずに電気的・機械的に相互接続されることによって、前記半導体基板と前記多層配線構造とが一体化されていることを特徴とする電子回路装置。
【請求項２】
前記多層配線構造が、前記半導体基板と一体化されて単一のＵＬＳＩのような構造を持つ請求項１に記載の電子回路装置。
【請求項３】
前記多層配線構造が、インターポーザとして機能する請求項１に記載の電子回路装置。
【請求項４】
前記多層配線構造の前記多層配線層を構成する各層の熱膨張率及び厚さが、温度変化に伴う前記多層配線構造の反りを防止するように調整される請求項１〜３のいずれか１項に記載の電子回路装置。
【請求項５】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いて電気的・機械的に相互接続されている請求項１〜４のいずれか１項に記載の電子回路装置。
【請求項６】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面の間に、電気的絶縁性の接着剤が充填されている請求項５に記載の電子回路装置。
【請求項７】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いずに電気的・機械的に相互接続されている請求項１〜４のいずれか１項に記載の電子回路装置。
【請求項８】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれアモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に相互接合されている請求項７に記載の電子回路装置。
【請求項９】
前記多層配線構造が、絶縁層と、その絶縁層の内部に一方向に沿って所定間隔をあけて交互に配置された信号線及びグランド線と、前記信号線及びグランド線を含む面に対して直交する方向において前記絶縁層の両側に配置された一対のグランド層とを備えている請求項１〜８のいずれか１項に記載の電子回路装置。
【請求項１０】
前記グランド線または前記信号線の幅と高さがいずれも１．２μｍであり、前記グランド線と前記信号線の間の距離が２．４μｍであり、前記グランド線または前記信号線と一対の前記グランド層のいずれか一方との距離が２．４μｍである請求項９に記載の電子回路装置。
【請求項１１】
複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板を形成する工程と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨張係数を持つ多層配線構造を形成する工程と、
複数の接続用電極を用いてあるいは用いずに、前記半導体基板と前記多層配線構造とを相互接続し、もって前記半導体基板と前記多層配線構造とを一体化する工程と
を備えたことを特徴とする電子回路装置の製造方法。
【請求項１２】
前記半導体基板と前記多層配線構造とを相互接続するための複数の接続用電極を形成する工程を含む請求項１１に記載の電子回路装置の製造方法。
【請求項１３】
前記半導体基板と前記多層配線構造の間の隙間に電気的絶縁性の接着剤を充填する工程を含む請求項１２に記載の電子回路装置の製造方法。
【請求項１４】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれアモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に相互接合されることによって、前記半導体基板と前記多層配線構造とが相互接続せしめられる請求項１１に記載の電子回路装置の製造方法。
【請求項１】
複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨張係数を持つ多層配線構造とを備え、
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いてあるいは接続用電極を用いずに電気的・機械的に相互接続されることによって、前記半導体基板と前記多層配線構造とが一体化されていることを特徴とする電子回路装置。
【請求項２】
前記多層配線構造が、前記半導体基板と一体化されて単一のＵＬＳＩのような構造を持つ請求項１に記載の電子回路装置。
【請求項３】
前記多層配線構造が、インターポーザとして機能する請求項１に記載の電子回路装置。
【請求項４】
前記多層配線構造の前記多層配線層を構成する各層の熱膨張率及び厚さが、温度変化に伴う前記多層配線構造の反りを防止するように調整される請求項１〜３のいずれか１項に記載の電子回路装置。
【請求項５】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いて電気的・機械的に相互接続されている請求項１〜４のいずれか１項に記載の電子回路装置。
【請求項６】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面の間に、電気的絶縁性の接着剤が充填されている請求項５に記載の電子回路装置。
【請求項７】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用電極を用いずに電気的・機械的に相互接続されている請求項１〜４のいずれか１項に記載の電子回路装置。
【請求項８】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれアモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に相互接合されている請求項７に記載の電子回路装置。
【請求項９】
前記多層配線構造が、絶縁層と、その絶縁層の内部に一方向に沿って所定間隔をあけて交互に配置された信号線及びグランド線と、前記信号線及びグランド線を含む面に対して直交する方向において前記絶縁層の両側に配置された一対のグランド層とを備えている請求項１〜８のいずれか１項に記載の電子回路装置。
【請求項１０】
前記グランド線または前記信号線の幅と高さがいずれも１．２μｍであり、前記グランド線と前記信号線の間の距離が２．４μｍであり、前記グランド線または前記信号線と一対の前記グランド層のいずれか一方との距離が２．４μｍである請求項９に記載の電子回路装置。
【請求項１１】
複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板を形成する工程と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨張係数を持つ多層配線構造を形成する工程と、
複数の接続用電極を用いてあるいは用いずに、前記半導体基板と前記多層配線構造とを相互接続し、もって前記半導体基板と前記多層配線構造とを一体化する工程と
を備えたことを特徴とする電子回路装置の製造方法。
【請求項１２】
前記半導体基板と前記多層配線構造とを相互接続するための複数の接続用電極を形成する工程を含む請求項１１に記載の電子回路装置の製造方法。
【請求項１３】
前記半導体基板と前記多層配線構造の間の隙間に電気的絶縁性の接着剤を充填する工程を含む請求項１２に記載の電子回路装置の製造方法。
【請求項１４】
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれアモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に相互接合されることによって、前記半導体基板と前記多層配線構造とが相互接続せしめられる請求項１１に記載の電子回路装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００７−４２８２４（Ｐ２００７−４２８２４Ａ）
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願番号】特願２００５−２２４７５４（Ｐ２００５−２２４７５４）
【出願日】平成１７年８月２日（２００５．８．２）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 第１１回エレクトロニクスにおけるマイクロ接合・実装技術シンポジウム（１１ｔｈ Ｓｙｍｐｏｓｉｕｍ ｏｎ“Ｍｉｃｒｏｊｏｉｎｉｎｇ ａｎｄ Ａｓｓｅｍｂｌｙ Ｔｅｃｈｎｏｌｏｇｙ ｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ”）（Ｍａｔｅ２００５）、社団法人溶接学会、２００５年２月３−４日
【出願人】（５０４１７６９１１）国立大学法人大阪大学 (1,536)
【出願人】（５０３４５６８３２）株式会社ザイキューブ (36)
【Ｆターム（参考）】
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願日】平成１７年８月２日（２００５．８．２）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 第１１回エレクトロニクスにおけるマイクロ接合・実装技術シンポジウム（１１ｔｈ Ｓｙｍｐｏｓｉｕｍ ｏｎ“Ｍｉｃｒｏｊｏｉｎｉｎｇ ａｎｄ Ａｓｓｅｍｂｌｙ Ｔｅｃｈｎｏｌｏｇｙ ｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ”）（Ｍａｔｅ２００５）、社団法人溶接学会、２００５年２月３−４日
【出願人】（５０４１７６９１１）国立大学法人大阪大学 (1,536)
【出願人】（５０３４５６８３２）株式会社ザイキューブ (36)
【Ｆターム（参考）】
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