電気光学装置用基板、電気光学装置、及び電子機器
【課題】十分な容量値を有する蓄積容量を備えることで表示ムラの発生を確実に抑制し得るとともに、消費エネルギーの少ない電気光学装置用基板を提供する。
【解決手段】本発明の電気光学装置用基板30は、第1、第2TFT72,73が、第1導電膜からなるゲート電極74,75と、第1絶縁膜からなるゲート絶縁膜83と、半導体層76と、第2導電膜からなるソース電極77、ドレイン電極79と、を備え、蓄積容量71が、前記第2導電膜からなるドレイン電極79と、第2絶縁膜からなる第1保護膜85Aと、第1保護膜85Aを間に挟んでドレイン電極79と重なる第3導電膜からなる蓄積容量上部電極80とから構成され、第1、第2TFT72,73を覆う第2保護膜85B、平坦化膜92が形成され、平坦化膜92上に画素電極35が形成されている。
【解決手段】本発明の電気光学装置用基板30は、第1、第2TFT72,73が、第1導電膜からなるゲート電極74,75と、第1絶縁膜からなるゲート絶縁膜83と、半導体層76と、第2導電膜からなるソース電極77、ドレイン電極79と、を備え、蓄積容量71が、前記第2導電膜からなるドレイン電極79と、第2絶縁膜からなる第1保護膜85Aと、第1保護膜85Aを間に挟んでドレイン電極79と重なる第3導電膜からなる蓄積容量上部電極80とから構成され、第1、第2TFT72,73を覆う第2保護膜85B、平坦化膜92が形成され、平坦化膜92上に画素電極35が形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気光学装置用基板、電気光学装置、及び電子機器に関する。
【背景技術】
【0002】
電気光学装置の一種である電気泳動表示装置として、一対の基板間に液相分散媒と電気泳動粒子とを有する電気泳動素子を挟持した構成のものが知られている。この種の電気泳動表示装置は記憶性を有しているため、表示状態を維持するのに常に電圧を印加する必要はなく、表示状態を変えるのに必要な期間だけ電圧を印加できれば良い。しかしながら、表示を構成する各画素において電圧を一定期間は保持しなければならず、各画素が蓄積容量を備える必要がある。そこで、蓄積容量を備えた電気泳動表示装置が下記の特許文献1、2等に開示されている。特許文献1,2によれば、これらの装置においては、画素電極と共通電極との間で形成される電気泳動素子容量と電気的に並列に蓄積容量を付加することによって画素電圧を十分に保持できる、とされている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第4275671号公報
【特許文献2】特開2005−346090号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記の特許文献1、2の装置における蓄積容量は、走査線と同層に形成された容量下部電極と、ゲート絶縁膜と、ゲート絶縁膜を挟んでデータ線と同層に形成された容量上部電極と、から構成されている。この構成を採用する場合、走査線と容量下部電極とが同層に配置されるため、両者の短絡を防ぐ必要がある。しかしながら、特に画素を高精細化しようとすると、画素をむやみに大きくできないため、短絡防止のためのスペースを大きく取って配置すると、十分な容量値を有する蓄積容量を形成することができない。逆に十分な容量値を得るために走査線と容量下部電極とを十分なスペースを取って配置すると、画素の高精細化を図ることができない。
【0005】
また、他の方法として、容量絶縁膜に比誘電率の高い材料を用いたり、容量絶縁膜を薄膜化したりすることで蓄積容量値を大きくする試みもある。ところが、これらの方法では、容量絶縁膜がゲート絶縁膜で構成されているため、例えば薄膜トランジスター(Thin Film Transistor, 以下、TFTと略記する)の漏れ電流が増大する等、TFTの特性に悪影響を及ぼす恐れがある。
【0006】
また、蓄積容量値が十分に取れないと、TFTのオフ時のフィードスルー電圧が大きくなり、また、TFT容量のばらつきによるフィードスルー電圧のばらつきが許容できなくなる。その結果、特に中間調の表示における表示ムラが顕著に表れる。この表示ムラは直流表示素子である電気泳動表示装置特有の問題であり、実効値応答の液晶表示装置よりもフィードスルー電圧のばらつきが大きいために生じる問題である。
【0007】
また、蓄積容量値が十分に取れないと、画素電圧をリフレッシュするために蓄積容量を複数のフレームにわたって書き込む必要がある。ところが、電気泳動表示装置における消費エネルギー(電力×時間)は、データ線の寄生容量を充電するために消費される分が大半を占めるため、複数フレーム駆動の場合はデータ線を充電する分のエネルギーが無駄に消費される恐れがあり、消費電力が増大するという問題がある。
【0008】
また、例えば特許文献2に記載の装置では、容量絶縁膜であるゲート絶縁膜をエッチングで薄膜化している。ところが、この場合、ゲート絶縁膜の成膜ばらつきに加えて、エッチングばらつきが加わるため、蓄積容量の均一性が低下し、上述のフィードスルー電圧のばらつきによる表示ムラの問題が生じる。
【0009】
以上、ここでは顕著な例として電気泳動表示装置を例に挙げて説明したが、この種の問題は電気泳動表示装置に限るものではなく、TFT等の画素スイッチング素子と蓄積容量とを用いて電気光学材料を駆動する、他の電気光学装置にも当てはまる問題である。
【0010】
本発明は、上記の課題を解決するためになされたものであって、十分な容量値を有する蓄積容量を備えることで表示ムラの発生を確実に抑制し得るとともに、消費エネルギーの少ない電気光学装置に用いる基板、および電気光学装置を提供することを目的とする。また、表示ムラのない表示部を備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記の目的を達成するために、本発明の電気光学装置用基板は、基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、前記複数の画素の各々が、画素スイッチング素子と画素電極と第1蓄積容量とを備えた電気光学装置用基板であって、前記画素スイッチング素子が、前記基板本体上に形成された第1導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第1絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第2導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第2導電膜からなるドレイン電極と、を備え、前記第1蓄積容量が、前記第2導電膜からなる第1蓄積容量下部電極と、少なくとも前記第1蓄積容量下部電極を覆うように形成された第2絶縁膜からなる第1蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第1蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第1蓄積容量下部電極と重なるように形成された第3導電膜からなる第1蓄積容量上部電極と、から構成され、前記画素スイッチング素子および前記第1蓄積容量の少なくとも一部を覆うように第3絶縁膜が形成され、前記第3絶縁膜上に前記画素電極が形成されていることを特徴とする。
【0012】
本発明の電気光学装置用基板において、第1蓄積容量は、画素スイッチング素子のソース電極およびドレイン電極と同層の第2導電膜からなる第1蓄積容量下部電極と、第2絶縁膜からなる第1蓄積容量絶縁膜と、少なくとも一部が第1蓄積容量電極と重なるように第2絶縁膜上に形成された第3導電膜からなる第1蓄積容量上部電極と、から構成されている。すなわち、本発明における第1蓄積容量は、従来の特許文献1,2に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜を用いて構成されている。
【0013】
この構成により、第1蓄積容量絶縁膜(第2絶縁膜)の膜厚や比誘電率を適切に設定することで、第1蓄積容量の特性を画素スイッチング素子の特性とは独立して設計することができる。すなわち、画素スイッチング素子の特性に制約を受けることなく、十分な容量値を有する蓄積容量を形成することができる。また、表示状態を変化させるのに必要な期間の画素電位を確実に保持できるため、蓄積容量を複数回書き込む必要がなく、消費エネルギーを大きく低減することができる。
【0014】
さらに、本発明の電気光学装置用基板においては、画素スイッチング素子および第1蓄積容量の少なくとも一部を覆うように第3絶縁膜が形成され、第3絶縁膜上に画素電極が形成されている。本発明の構成において、第3絶縁膜は蓄積容量の構成要素ではないため、蓄積容量の特性とは関係なく膜厚を厚くすることができる。第3絶縁膜は画素スイッチング素子や第1蓄積容量を覆っており、第3絶縁膜の膜厚を厚くすることによって画素スイッチング素子や第1蓄積容量の形状を反映した段差が十分埋められるので、基板全体の平坦性を高めることができる。その結果、電気光学材料層を挟んで本発明の電気光学装置用基板と他の基板とを対向させ、電気光学装置を作製する場合に、電気光学装置用基板と電気光学材料層との密着性、あるいは電気光学装置用基板と他の基板との密着性を高めることができ、信頼性の高い電気光学装置を実現できる。
【0015】
また、第3絶縁膜の膜厚を厚くすることによって画素電極の位置(基板表面からの高さ)をデータ線や走査線等の配線の位置から離す(高くする)ことができるため、画素電極と配線との間の寄生容量を低減できる。また、データ線や走査線等の配線の上方に画素電極を配置でき、画素電極によって配線を電気的に遮蔽できるため、配線からの漏れ電界を抑制でき、画素電位の変動を抑えて表示品位を高めることができる。
【0016】
本発明の電気光学装置用基板において、前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第1蓄積容量と重なるように形成された第2蓄積容量を備え、前記第2蓄積容量が、前記第1導電膜からなる第2蓄積容量下部電極と、少なくとも前記第2蓄積容量下部電極を覆うように形成された前記第1絶縁膜からなる第2蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第2蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第2蓄積容量下部電極と重なるように形成され、前記第1蓄積容量下部電極として前記第1蓄積容量と兼用で用いられる第2蓄積容量上部電極と、からなる構成を採用できる。
【0017】
この構成によれば、基板本体の法線方向から見たときに少なくとも一部が第1蓄積容量と重なるように形成された第2蓄積容量を備えているので、第1蓄積容量と第2蓄積容量とが足し合わされることで単位面積当たりの容量値が大きくなり、占有面積を大きくすることなく十分大きな蓄積容量値が得られる。また、第1蓄積容量下部電極と第2蓄積容量上部電極とが同じ電極であり、第1蓄積容量と第2蓄積容量とで兼用されるため、第1蓄積容量と第2蓄積容量との積層構造が複雑になったり、占有面積が大きくなったりすることがない。
【0018】
本発明の電気光学装置用基板において、第1蓄積容量と第2蓄積容量とが積層された場合の各容量電極の第1の接続構造として、前記第1蓄積容量下部電極が前記画素電極と電気的に接続され、前記第1蓄積容量上部電極が第1容量線と電気的に接続されるとともに、前記第2蓄積容量下部電極が前記第1容量線と異なる第2容量線と電気的に接続された構成を採用できる。
【0019】
すなわち、第1蓄積容量と第2蓄積容量とが積層された構成では、基板側から第2蓄積容量下部電極/第1蓄積容量下部電極(第2蓄積容量上部電極を兼ねる)/第1蓄積容量上部電極の3層の容量電極が存在する。上記第1の接続構造は、3層の容量電極のうち、上層側の容量電極と下層側の容量電極とがそれぞれ別の容量線(第1容量線、第2容量線)と電気的に接続され、中間の容量電極が画素電極と電気的に接続されたものである。この構成によれば、容量電極と画素電極とを電気的に接続するためのコンタクトホールが一つで済むため、その分だけ蓄積容量の面積を大きく取れ、大きな容量値を得ることができる。
【0020】
あるいは、各容量電極の第2の接続構造として、前記第1蓄積容量上部電極が前記画素電極と電気的に接続されるとともに、前記第2蓄積容量下部電極が前記画素電極と電気的に接続され、前記第1蓄積容量下部電極が容量線と電気的に接続された構成を採用できる。
【0021】
上記第2の接続構造は、第1の接続構造とは逆に、3層の容量電極のうち、上層側の容量電極と下層側の容量電極とがそれぞれ画素電極と電気的に接続され、中間の容量電極が容量線と電気的に接続されたものである。この構成によれば、容量電極と画素電極とを電気的に接続するためのコンタクトホールが2つ必要になる一方、1つの画素に対して容量線が1本で済み、配線の設計の自由度を高められる。
【0022】
本発明の電気光学装置用基板において、前記第2絶縁膜の膜厚が前記第1絶縁膜の膜厚よりも薄いことが望ましい。
この構成によれば、第1絶縁膜からなるゲート絶縁膜の膜厚を相対的に厚くできるので、画素スイッチング素子を構成するTFTの漏れ電流を防止でき、TFT特性を改善できる。また、第2絶縁膜からなる第1蓄積容量絶縁膜の膜厚を相対的に薄くできるので、蓄積容量を増加させることができる。
【0023】
本発明の電気光学装置用基板において、前記ソース電極の一部および前記ドレイン電極の一部が前記半導体層の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されている構成を採用できる。
この構成によれば、画素スイッチング素子として、半導体層の上面側にソース電極およびドレイン電極が接触する構造、いわゆるトップコンタクト構造のTFTを実現できる。
【0024】
上記の構成の場合、前記半導体層のチャネル領域の上方にあたる領域にエッチング停止層が設けられることが望ましい。
この構成によれば、画素スイッチング素子としてトップコンタクト構造のTFTを採用した場合に、エッチング停止層によって半導体層のチャネル領域がエッチングのダメージから保護されるため、特性に優れたTFTを形成できる。
【0025】
本発明の電気光学装置用基板において、前記半導体層の一部が前記ソース電極の上および前記ドレイン電極の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されている構成を採用できる。
この構成によれば、画素スイッチング素子として、半導体層の下面側にソース電極およびドレイン電極が接触する構造、いわゆるボトムコンタクト構造のTFTを実現できる。この場合、半導体層の形成前にソース電極およびドレイン電極をパタニングするという製造プロセスの関係から、半導体層がエッチングのダメージを受けることがなく、特性に優れたTFTを形成できる。
【0026】
本発明の電気光学装置用基板において、前記半導体層として、非単結晶シリコン、酸化物半導体材料、透明酸化物半導体材料、有機物半導体材料のいずれかを用いることができる。
この構成によれば、既存の製造プロセスを用いて、電気的特性に優れたTFTを比較的容易に製造することができる。
【0027】
本発明の電気光学装置は、一対の基板と、前記一対の基板の間に挟持された電気光学材料層と、を備え、前記一対の基板のうちの一方の基板が、上記本発明の電気光学装置用基板であることを特徴とする。
この構成によれば、一対の基板のうちの一方の基板として本発明の電気光学装置用基板が用いられているので、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気光学装置を実現できる。
【0028】
本発明の電子機器は、上記本発明の電気光学装置を備えたことを特徴とする。
本発明によれば、上記本発明の電気光学表示装置を備えているので、表示ムラが少ない表示部を備えた電子機器を実現できる。
【図面の簡単な説明】
【0029】
【図1】本発明の第1実施形態の電気泳動表示装置を示す等価回路図である。
【図2】同、電気泳動表示装置における各画素の等価回路図である。
【図3】(a)同、電気泳動表示装置の断面図、(b)マイクロカプセルの断面図、(c)電気泳動素子の動作を説明するための図である。
【図4】同、電気泳動表示装置の全体構成を示す平面図である。
【図5】同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。
【図6】図5のA−A’線に沿う断面図である。
【図7】フィードスルー電圧を示す図である。
【図8】共通電位を示す図である。
【図9】本発明の第2実施形態の電気泳動表示装置における素子基板の各画素の平面パターンを示す図である。
【図10】図10のA−A’線に沿う断面図である。
【図11】同、電気泳動表示装置の各画素の等価回路図である。
【図12】本発明の第3実施形態の電気泳動表示装置における素子基板の各画素の平面パターンを示す図である。
【図13】図12のA−A’線に沿う断面図である。
【図14】同、電気泳動表示装置の各画素の等価回路図である。
【図15】本発明の第4実施形態の電気泳動表示装置における素子基板の各画素の断面図である。
【図16】本発明の第5実施形態の電気泳動表示装置における素子基板の各画素の断面図である。
【図17】本発明の電子機器の一実施形態を示す図である。
【図18】本発明の電子機器の他の実施形態を示す図である。
【図19】本発明の電子機器のさらに他の実施形態を示す図である。
【発明を実施するための形態】
【0030】
[第1実施形態]
以下、本発明の第1実施形態について、図1〜図8を用いて説明する。
本実施形態の電気光学装置は、アクティブマトリクス型の電気泳動表示装置の例である。
図1は本実施形態の電気泳動表示装置を示す等価回路図である。図2は同、電気泳動表示装置の各画素の等価回路図である。図3は、(a)同、電気泳動表示装置の断面図、(b)マイクロカプセルの断面図、(c)電気泳動素子の動作を説明するための図である。図4は同、電気泳動表示装置の全体構成を示す平面図である。図5は同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図6は図5のA−A’線に沿う断面図である。図7はフィードスルー電圧を示す図である。図8は共通電位を示す図である。
なお、以下の各図面においては各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
【0031】
本実施形態の電気泳動表示装置100は、図1に示すように、複数の画素40がマトリクス状に配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路61、データ線駆動回路62、コントローラー(制御部)63、および容量線駆動回路64が配置されている。走査線駆動回路61、データ線駆動回路62、および容量線駆動回路64は、それぞれコントローラー63と接続されている。コントローラー63は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【0032】
表示部5には、走査線駆動回路61から延びる複数の走査線66と、データ線駆動回路62から延びる複数のデータ線68とが形成されており、これらの交差位置に対応して画素40が設けられている。また、容量線駆動回路64から延びる容量線67がデータ線68と平行に設けられており、これら走査線66、データ線68、容量線67は画素40とそれぞれ接続されている。
【0033】
走査線駆動回路61は、m本の走査線66(Y1、Y2、...、Ym)を介して各々の画素40に接続されており、コントローラー63の制御の下、1行目からm行目までの走査線66を順次選択し、画素40に設けられた選択トランジスター41(画素スイッチング素子、図2参照)をオン状態とするタイミングを規定する選択信号を、選択した走査線66を介して供給する。データ線駆動回路62は、n本のデータ線68(X1、X2、...、Xn)を介して各々の画素40に接続されており、コントローラー63の制御の下、画素40の各々に対応する画素データを規定する画像信号を画素40に供給する。容量線駆動回路64は、コントローラー63の制御の下、容量線67に所定の電位を供給する。
【0034】
図2に示すように、各画素40には、選択トランジスター41と、蓄積容量71と、画素電極35と、電気泳動素子32と、共通電極37と、が設けられている。本実施形態の画素回路としては、1個のトランジスターと1個の蓄積容量とを備えた方式、いわゆる1T1C(1Transistor,1Capacitor)方式の画素回路が採用されているが、トランジスターには、2個のTFTを直列接続したダブルゲート型のトランジスターが使用されている。この構成により、選択トランジスターへの印加電圧が2個のTFTで分配され、各TFTの耐圧を十分に確保できる。
なお、本実施形態における蓄積容量は、特許請求の範囲における「第1蓄積容量」に相当する。
【0035】
上述したように、各画素40には、走査線66と、データ線68と、容量線67とが接続されている。選択トランジスター41を構成する第1TFT72のゲートおよび第2TFT73のゲートが走査線66に接続され、第1TFT72のソースがデータ線68に接続され、第1TFT72のドレインと第2TFT73のソースとが相互に接続され、第2TFT73のドレインが画素電極35と蓄積容量71の一方の電極とに接続されている。蓄積容量71の他方の電極は容量線67に接続されている。
なお、本実施形態の説明では、各TFT72,73のソース、ドレインのうち、データ線68と接続された側(データ線68に近い側)をソース、画素電極35と接続された側(画素電極35に近い側)をドレインと呼ぶが、これは便宜的にこのように決めただけであり、各TFT72,73のソース、ドレインの呼称は上記と逆であってもよい。
【0036】
本実施形態の場合、選択トランジスター41としてnチャネル型トランジスターの使用を想定するが、nチャネル型トランジスターと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、nチャネル型トランジスターに代えて、pチャネル型トランジスターを用いてもよく、インバーターやトランスミッションゲートを用いてもよい。
【0037】
各画素40において、走査線66を介して入力される選択信号により選択トランジスター41がオン状態となると、選択トランジスター41を介してデータ線68から画素電極35に画像信号が入力されるとともに、蓄積容量71が充電される。そして、蓄積容量71に蓄積されたエネルギーにより画素電極35が所定の電位レベルに保持され、画素電極35と共通電極37との電位差によって電気泳動素子32が駆動される。
【0038】
図3(a)に示すように、電気泳動表示装置100は、素子基板30と対向基板31との間に、複数のマイクロカプセル20を配列してなる電気泳動素子32を挟持した構成を備えている。表示部5において、素子基板30の電気泳動素子32側には、図1や図2に示した走査線66、データ線68、選択トランジスター41などが形成された回路層34が設けられており、回路層34上に複数の画素電極35が配列形成されている。なお、図3(a)では、回路層34の内部にある具体的な構成要素の図示は省略している。
【0039】
素子基板30(電気光学装置用基板)は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明なものでなくてもよい。画素電極35は、例えばITO(インジウム・スズ酸化物)等の透明導電材料やAl等の金属材料などにより形成されたものであり、共通電極37との間で電気泳動素子32に電圧を印加する電極である。
【0040】
一方、対向基板31の電気泳動素子32側には複数の画素電極35と対向する平面形状の共通電極37が形成されており、共通電極37上に電気泳動素子32が設けられている。対向基板31はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため、透明基板が用いられる。共通電極37は、画素電極35とともに電気泳動素子32に電圧を印加する電極であり、MgAg(マグネシウム銀)、ITO、IZO(インジウム・亜鉛酸化物)などから形成された透明電極である。
そして、電気泳動素子32と画素電極35とが接着剤層33を介して接着されることによって、素子基板30と対向基板31とが接合されている。
【0041】
電気泳動素子32は、予め対向基板31側に形成され、接着剤層33までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは、接着剤層33の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板30(画素電極35や各種回路などが形成されている)に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部5を形成する。このため、接着剤層33は画素電極35側のみに存在することになる。
【0042】
図3(b)に示すように、マイクロカプセル20は、例えば50μm程度の粒径を有しており、内部に分散媒21と、複数の白色粒子(電気泳動粒子)27と、複数の黒色粒子(電気泳動粒子)26とが封入された球状体である。マイクロカプセル20は、図3(a)に示すように、共通電極37と画素電極35とに挟持され、1つの画素40内に1つ又は複数のマイクロカプセル20が配置されている。
【0043】
マイクロカプセル20の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成されている。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。
【0044】
分散媒21としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独または混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【0045】
白色粒子27は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負に帯電されて用いられる。黒色粒子26は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正に帯電されて用いられる。
【0046】
これらの顔料には、必要に応じて、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子26および白色粒子27に代えて、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。かかる構成によれば、表示部5に赤色、緑色、青色、イエロー、シアン、マゼンタなどを表示することができる。
【0047】
上記構成の電気泳動素子32において、画素40を黒表示させる場合、図3(c)に示すように、共通電極37が相対的に低電位、画素電極35が相対的に高電位に保持される。すなわち、共通電極37の電位を基準電位としたとき、画素電極35が正極性に保持される。これにより、正に帯電した黒色粒子26が共通電極37に引き寄せられる一方、負に帯電した白色粒子27が画素電極35に引き寄せられる。その結果、共通電極37側からこの画素を見ると黒色が視認される。一方、 画素40を白表示させる場合には、共通電極37を相対的に高電位、画素電極35を相対的に低電位に保持し、画素電極35を共通電極37の電位に対して負極性にする。これにより、負に帯電した白色粒子27が共通電極37側へ引き寄せられ、表示面側から見たときに白色が視認される。
【0048】
図4は、電気泳動表示装置100の全体構成の2つの例を示している。
図4(a)に示す例では、素子基板30は電気泳動シートである対向基板31よりも大きな平面寸法を有しており、対向基板31よりも外側に張り出した素子基板30上に2つの走査線駆動回路61と2つのデータ線駆動回路62とがCOG(Chip On Glass)実装されている。また、データ線駆動回路62の近傍の辺縁部に端子形成領域110が設けられており、端子形成領域110に、外部機器と接続するためのフレキシブル基板201が、ACP(異方性導電ペースト)やACF(異方性導電フィルム)を介して接着されている。
【0049】
図4(a)に示す例では、素子基板30と対向基板31とが重なる領域に表示部5が形成されており、表示部5から延びる走査線66やデータ線68が、走査線駆動回路61およびデータ線駆動回路62が実装されている領域に延出され、当該実装領域に形成された接続端子に接続されている。そして、接続端子に対して走査線駆動回路61やデータ線駆動回路62がACPやACFを介して実装されている。
【0050】
一方、図4(b)に示す例では、走査線駆動回路61およびデータ線駆動回路62は素子基板30上に実装されておらず、フレキシブル基板202、203上にCOF(Chip On Film)実装(あるいはTAB(Tape Automated Bonding)実装)されている。そして、走査線駆動回路61が実装されたフレキシブル基板202が、素子基板30の一短辺に沿った辺縁部に形成された端子形成領域120に、ACP等を介して実装されている。また、データ線駆動回路62が実装されたフレキシブル基板203が、素子基板30の一長辺に沿った辺縁部に形成された端子形成領域130に、ACP等を介して実装されている。端子形成領域120、130には、それぞれ複数の接続端子が形成されており、各々の接続端子に対して表示部5から延びる走査線66やデータ線68が接続されている。さらに、データ線駆動回路62が実装されたフレキシブル基板203は、リジッド基板204にも接続され、リジッド基板204に外部接続用のフレキシブル基板205が接続されている。
【0051】
次に、本発明の本質である素子基板30(電気光学装置用基板)の構成について説明する。
素子基板30では、図5の平面パターンに示すように、図5の縦方向に延びるデータ線68と図5の横方向に延びる走査線66とが互いに交差するように配置され、隣接する2本のデータ線68と隣接する2本の走査線66とによって区画された領域が一つの画素40である。矩形状の画素40の一つの角部に第1TFT72、第2TFT73の2つのTFTからなる選択トランジスター41が設けられ、選択トランジスター41と平面的に重なるように矩形状の画素電極35が設けられている。
【0052】
走査線66から分岐して第1TFT72、第2TFT73のゲート電極74,75がそれぞれ形成されており、第1TFT72のゲート電極74と第2TFT73のゲート電極75とに跨るように半導体層76が形成されている。データ線68から分岐して第1TFT72のゲート電極74と一部重なるように、第1TFT72のソース電極77が形成されている。第1TFT72のゲート電極74上および第2TFT73のゲート電極75と一部重なるように、第1TFT72のドレイン電極と第2TFT73のソース電極とを兼ねる電極78(この電極のことを以下、便宜的にソース・ドレイン電極78と記す)が形成されている。第2TFT73のゲート電極75と一部重なるように、第2TFT73のドレイン電極79が形成されている。ドレイン電極79は、画素40内において選択トランジスター41と平面的に重ならない領域に大きく形成されている。
【0053】
すなわち、第1TFT72と第2TFT73とを一つの選択トランジスター41と考えると、データ線68から分岐した第1TFT72のソース電極77が選択トランジスター41のソース電極に相当し、第1,第2TFT72,73の2つのゲート電極74,75がダブルゲート型の選択トランジスター41のゲート電極に相当し、第2TFT73のドレイン電極79が選択トランジスター41のドレイン電極に相当する。
【0054】
データ線68と略平行に、図5の縦方向に延びるように容量線67が配置されており、各画素40内には、蓄積容量上部電極80(第1蓄積容量上部電極)が、ドレイン電極79および画素電極35と一部重なるように容量線67と一体に形成されている。蓄積容量上部電極80がドレイン電極79と平面的に重なる部分が各画素40の蓄積容量71となる。すなわち、ドレイン電極79のうち、蓄積容量上部電極80と平面的に重なる部分は蓄積容量71の蓄積容量下部電極(第1蓄積容量下部電極)として機能する。また、ドレイン電極79と画素電極35との重なり部分(蓄積容量上部電極80は重なっていない)にドレイン電極79と画素電極35とを電気的に接続するためのコンタクトホール81が形成されている。なお、符号92Aは、後述する平坦化膜92の開口部である。
なお、本実施形態における「蓄積容量上部電極」は、特許請求の範囲における「第1蓄積容量上部電極」に相当する。
【0055】
以上説明した第1TFT72、第2TFT73と蓄積容量71の断面構造を示したのが図6である。また、図6における省略部分より左側は画素40の断面構造、右側は周辺回路部86の一部(保護回路部)の断面構造を示している。
図6に示すように、素子基板30を構成する基板本体82の電気泳動素子32が配置された側の面には、第1TFT72、第2TFT73からなる選択トランジスター41、画素電極35、蓄積容量上部電極80、走査線66、データ線68等が形成されている。
【0056】
基板本体82上には第1導電膜からなるゲート電極74,75が形成されている。なお、図6には表れないが、基板本体82上にはゲート電極74,75と一体になった走査線66も形成されている。基板本体82は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明でなくてもよい。特に、選択トランジスター41として有機物半導体層を有する有機TFTを用いた場合には、安価で軽量、かつ柔軟性に優れたプラスチック基板を用いることが望ましい。また、ゲート電極74,75および走査線66を構成する第1導電膜の材料としては、例えばAl−Nd合金とMoとの金属積層膜等を用いることができる。その他、Al単体、ITO、Cu、Cr、Ta、Mo、Nb、Ag、Pt、Pd、In、Ndやそれらの合金等を用いることができる。
【0057】
基板本体82の全面に、第1絶縁膜からなるゲート絶縁膜83がゲート電極74,75を覆うように形成されている。ゲート絶縁膜83を構成する第1絶縁膜の材料としては、例えば膜厚400nmのシリコン窒化膜を用いることができる。その他の材料としては、シリコン酸化膜、シリコン窒化酸化膜等の無機絶縁材料、有機絶縁材料を用いることができる。
【0058】
ゲート電極74,75の上方にあたるゲート絶縁膜83の上面に、半導体層76が形成されている。半導体層76の材料としては、例えばアモルファスシリコン、多結晶シリコン等の非単結晶シリコン材料、酸化物半導体材料、In−Ga−Zn−O等の透明酸化物半導体材料、フルオレン−ビチオフェン共重合体等の有機物半導体材料、等を用いることができる。本実施形態では、In−Ga−Zn−O膜を用いることにする。なお、半導体層76に酸化物半導体材料を用いる場合、ゲート絶縁膜83(第1絶縁膜)にも酸化物絶縁材料を用いることが望ましく、半導体層76に有機物半導体材料を用いる場合には、ゲート絶縁膜83(第1絶縁膜)にも有機絶縁材料を用いることが望ましい。また、半導体層76のチャネル領域の上方にあたる領域に、膜厚200nmのシリコン窒化膜からなるエッチング停止層91が形成されている。
【0059】
ゲート絶縁膜83上に、第2導電膜からなるソース電極77、ソース・ドレイン電極78、およびドレイン電極79が、半導体層76の上面およびエッチング停止層91の上面に一部乗り上げるように形成されている。ソース電極77、ソース・ドレイン電極78、およびドレイン電極79は、半導体層76と直接接触することによって各TFT72,73のソース領域、ドレイン領域とそれぞれ電気的に接続されている。すなわち、本実施形態の第1TFT72、第2TFT73としては、いわゆるボトムゲート・トップコンタクト型のTFTが採用されている。
【0060】
また、第2TFT73の側方にあたるゲート絶縁膜83上に、ドレイン電極79の端部が長く延び、蓄積容量下部電極として機能する部分が形成されている。ソース電極77、ソース・ドレイン電極78、ドレイン電極79を構成する第2導電膜の材料としては、例えばMo/Al/Mo等の金属積層膜を用いることができる。その他、ゲート電極74,75を構成する第1導電膜と同じ材料を用いることもできる。
なお、本実施形態における「蓄積容量下部電極」は、特許請求の範囲における「第1蓄積容量下部電極」に相当する。
【0061】
ゲート絶縁膜83上の全面に、第2絶縁膜からなる第1保護膜85Aがソース電極77、ソース・ドレイン電極78、ドレイン電極79を覆うように形成されている。第1保護膜85Aは、基本的にはTFT72,73を絶縁、保護するための膜であるが、本実施形態において、蓄積容量上部電極80とドレイン電極79とが第1保護膜85Aを挟んで対向する部分では蓄積容量71の蓄積容量絶縁膜として機能する。第1保護膜85Aを構成する第2絶縁膜の材料としては、例えば膜厚150nmのシリコン窒化膜を用いることができる。したがって、本実施形態では、第1保護膜85Aの膜厚がゲート絶縁膜83の膜厚よりも薄く設定されている。また、第1保護膜85Aのその他の材料として、シリコン酸化膜等の無機絶縁材料など、ゲート絶縁膜83(第1絶縁膜)と同様の絶縁材料を用いることができる。あるいは、アクリル樹脂等の有機絶縁材料を用いても良い。
なお、本実施形態における「蓄積容量絶縁膜」は、特許請求の範囲における「第1蓄積容量絶縁膜」に相当する。
【0062】
第1保護膜85A上において、第1保護膜85Aを挟んでドレイン電極79と対向する領域に、第3導電膜からなる蓄積容量上部電極80が形成されている。蓄積容量上部電極80を構成する第3導電膜の材料としては、ソース電極77等を構成する第2導電膜と同様、例えばMo/Al/Mo等の金属積層膜を用いることができる。その他、ゲート電極74,75を構成する第1導電膜と同じ材料を用いることもできる。なお、図6には表れないが、第1保護膜85A上には蓄積容量上部電極80と一体となった容量線67も形成されている。
【0063】
第1TFT72、第2TFT73、および蓄積容量上部電極80(容量線67)を覆うように第2保護膜85Bが形成されている。第2保護膜85Bには第1保護膜85Aと同じ材料を用いることができる。ただし、第2保護膜85Bは蓄積容量絶縁膜として機能するわけではないので、保護膜としての機能から材料や膜厚を適宜決定すれば良い。第2保護膜85Bを覆う基板上の全面に、アクリル樹脂等の有機絶縁材料からなる平坦化膜92が形成されている。この平坦化膜92は、第1TFT72、第2TFT73、蓄積容量71等の形状を反映した段差を埋めて基板を平坦化するための膜であり、平坦化に必要なだけの膜厚(例えば数μm)で形成される。
【0064】
また、平坦化膜92、第2保護膜85B、第1保護膜85Aを貫通してドレイン電極79に達するコンタクトホール81が形成され、コンタクトホール81の内部を含む平坦化膜92上に画素電極35が形成されている。この構成により、コンタクトホール81を介してドレイン電極79と画素電極35とが電気的に接続されている。画素電極35の材料としては、例えばITO等の透明導電材料を用いることができる。あるいは、画素電極35は電気泳動素子32に対して視認側と反対側に位置するため、透明材料でなくても良く、Al等の金属材料を用いても良い。また、これらの積層膜を用いても良い。
【0065】
図6の右側には、周辺回路部86の一例として保護回路部を図示した。保護回路部は、ゲート電極74,75と同層の第1導電膜からなる第1電極87と、ソース電極77等と同層の第2導電膜からなる第2電極88と、第1電極87と第2電極88とを電気的に短絡させる短絡配線89と、を備えている。
【0066】
以下、上記構成の素子基板の製造プロセスについて説明する。
最初に、ガラスやプラスチック等の基板本体82の一面に、スパッタ法により下層側から膜厚150nmのAl−Nd、膜厚20nmのMoの金属積層膜からなる第1導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第1導電膜をパターニングし、走査線66およびゲート電極74,75を形成する。
【0067】
次いで、ゲート絶縁膜83となる膜厚400nmのシリコン窒化膜(第1絶縁膜)、半導体層76となるIn−Ga−Zn−O膜、エッチング停止層91となる膜厚200nmのシリコン窒化膜の3層を成膜する。In−Ga−Zn−O膜については、InGaZnO4ターゲットを用いたスパッタ法により、組成比がIn:Ga:Zn=1:1:1のアモルファスIn−Ga−Zn−O膜を形成する。
次いで、フォトリソグラフィー法、フッ酸を含むエッチング液を用いたウェットエッチング法によりシリコン窒化膜をパターニングし、エッチング停止層91を形成する。ここでは、エッチング停止層91の材料としてシリコン窒化膜を用いたが、これに代えて、シリコン酸化膜を用いても良いし、シリコン酸化膜/シリコン窒化膜を積層してなる積層膜を用いても良い。
【0068】
次いで、フォトリソグラフィー法、エッチング法によりIn−Ga−Zn−O膜をパターニングし、半導体層76を形成する。
次いで、例えばMo/Al/Mo等の導電膜を成膜し、フォトリソグラフィー法、エッチング法により上記の導電膜をパターニングし、ソース電極77、ソース・ドレイン電極78、ドレイン電極79を形成する。
次いで、プラズマCVD法により、第1保護膜85A(第2絶縁膜)となる膜厚150nmのシリコン窒化膜を成膜する。
【0069】
次いで、例えばMo/Al/Mo等の第3導電膜を成膜し、フォトリソグラフィー法、エッチング法により上記の第3導電膜をパターニングし、蓄積容量上部電極80および容量線67を形成する。
次いで、プラズマCVD法により、第2保護膜85Bとなるシリコン窒化膜を成膜する。
次いで、感光性のアクリル樹脂の塗布、露光を行い、平坦化膜92を形成するとともに、コンタクトホール81のうち、第2保護膜85Bが露出するまでの深さの部分を形成する。さらに、フォトリソグラフィー法、エッチング法により第2保護膜85B、第1保護膜85Aを選択的に除去し、ドレイン電極79表面に達するコンタクトホール81を形成する。
【0070】
最後に、スパッタ法により膜厚100nmのITOからなる透明導電膜を形成する。
次いで、フォトリソグラフィー法、ウェットエッチング法により透明導電膜をパターニングし、画素電極35を形成する。
以上の工程により、本実施形態の素子基板30が完成する。
【0071】
本実施形態において、蓄積容量71は、従来の特許文献1,2に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜、すなわち、ドレイン電極79の一部からなる蓄積容量下部電極80と、第1保護膜85Aと、蓄積容量上部電極80と、で構成されている。したがって、第1保護膜85Aの膜厚や比誘電率を適切に設定することで、蓄積容量71の特性を、第1TFT72、第2TFT73からなる選択トランジスター41の特性とは独立して設計することができる。すなわち、選択トランジスター41の特性に制約を受けることなく、十分な容量値を有する蓄積容量71を形成することができる。その結果、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【0072】
ここで、フィードスルー電圧について、図2、図7を参照しながら説明する。
TFTには、構造に起因する寄生容量が存在する。図2に破線のキャパシターの記号で表したものが寄生容量であり、ゲート電極とドレイン電極との重なり部分で形成されるゲート−ドレイン間寄生容量Cgd、TFTがオン状態のときにチャネル領域に形成される容量の約半分、等がそれに該当する。このとき、蓄積容量をCst、電気泳動素子容量をCepd、ゲート電圧のハイレベルをVgh、ローレベルをVglとすると、フィードスルー電圧ΔVgは、ゲート−ドレイン間寄生容量Cgdと画素容量Cpix(=Cgd+Cst+Cepd)との比を用いて、以下のように表される。
ΔVg=(Cgd/Cpix)×(Vgh−Vgl)
=(Cgd/(Cgd+Cst+Cepd))×(Vgh−Vgl) …(1)
【0073】
また、加工ばらつき等の製造ばらつきによってフィードスルー電圧ΔVgがΔVばらついた時の画素実効電圧VPIX−VCOMは、図8のように表すことができる。
画素実効電圧を数式で表すと、交流駆動の液晶表示装置の場合と直流駆動の電気泳動表示装置の場合とで異なり、それぞれ下記の(2)式、(3)式のようになる。
【0074】
【数1】
【0075】
(2)式、(3)式から明らかなように、液晶表示装置の場合、フィードスルー電圧ばらつきΔVがΔV<1のときは画素実効電圧への影響がほとんどない。これに対して、電気泳動表示装置の場合、±ΔVが画素実効電圧のばらつきに直接影響し、特に中間調表示の際に表示ムラとして認識されてしまう。したがって、表示の均一性を向上させるためには、フィードスルー電圧ばらつきΔVを低減することが重要である。
【0076】
そして、フィードスルー電圧ばらつきΔVを低減するためには、(1)式から、製造ばらつき等によるゲート−ドレイン間寄生容量Cgdのばらつきを抑制するだけでなく、蓄積容量Cstを大きくとることが有効である。
その点、本実施形態の電気泳動表示装置100においては、蓄積容量絶縁膜として膜厚150nmのシリコン窒化膜からなる第1保護膜85Aを用いたため、単位面積当たりの容量値を大きくでき、十分大きな蓄積容量を形成することができる。その結果、フィードスルー電圧ばらつきΔVを低減できるため、画素電位の変動が抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
なお、蓄積容量値にはドレイン電極79と蓄積容量上部電極80との重なり部分の面積が関係するため、ドレイン電極79と蓄積容量上部電極80とのアライメントばらつき等の加工ばらつきを極力低減できる設計を行うことが望ましい。
【0077】
次に、電気泳動表示装置の消費エネルギーについて説明する。
一般に、消費電力Pは、駆動周波数をf、容量をC、印加電圧をVとすると、P=fCV2で表され、消費電力Pの大半は、駆動周波数fが高く、印加電圧Vが大きいデータ線の駆動で占められる。電気泳動表示装置の駆動電圧は例えば15V程度と、液晶表示装置の5V程度と比べて大きいため、データ線駆動のための消費電力は液晶表示装置に比べて大きい。一方、消費エネルギーは消費電力と駆動時間との積で表され、表示の記憶性を有する電気泳動表示装置の場合、表示を維持するためのリフレッシュ駆動が不要である。そのため、書き換え頻度が少ない使い方においては、消費エネルギーは液晶表示装置よりも小さくできる。
【0078】
その点、本実施形態の電気泳動表示装置100においては、十分大きな蓄積容量を形成できるため、表示状態を変化させるのに必要な期間の画素電位を確実に保持できる。すなわち、蓄積容量を複数回書き込む必要がなく、1回の書き込みを行うだけで画素電位を確実に保持できる。したがって、画素電圧をリフレッシュするための駆動が必要ないため、データ線68を充電するためのエネルギーを低減でき、消費エネルギーを大きく低減することができる。
【0079】
さらに、本実施形態においては、第1TFT72、第2TFT73および蓄積容量71を覆うように第2保護膜85Bおよび平坦化膜92が形成され、これらの絶縁膜上に画素電極35が形成されている。第2保護膜85Bや平坦化膜92は蓄積容量71の構成要素ではないため、これらの膜、特に平坦化膜92は膜厚を厚くすることができる。例えば、平坦化膜92を厚く形成することによって基板上の段差が十分に埋められるので、素子基板30全体の平坦性を高めることができる。その結果、電気泳動表示装置100を作製する場合に、素子基板30と電気泳動素子32との密着性、あるいは素子基板30と対向基板31との密着性を高めることができ、信頼性の高い電気泳動表示装置を実現できる。
【0080】
また、平坦化膜92を厚くすることによって画素電極35の位置(基板表面からの高さ)をデータ線68や走査線66等の配線の位置から離すことができるため、画素電極35とこれら配線との間の寄生容量を低減できる。また、データ線68や走査線66等の配線の上方に画素電極35を配置でき、画素電極35によってこれらの配線を遮蔽できるため、配線からの漏れ電界を抑制でき、画素電位の変動を抑えて表示品位を高めることができる。
【0081】
さらに本実施形態では、第1,第2TFT72,73の半導体材料にIn−Ga−Zn−O等の透明酸化物半導体材料を用いたため、非単結晶シリコン材料を用いた場合と比べて、外光によるTFTのリーク電流を大幅に抑制できる。特に対向基板31にブラックマトリクス等の遮光部を設けない構成においても、外光によるリーク電流を抑制できるため、電気泳動表示装置用途の素子基板として好適である。
【0082】
[第2実施形態]
以下、本発明の第2実施形態について、図9〜図11を用いて説明する。
本実施形態の電気光学装置も、第1実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第1実施形態と同様であり、積層した2つの蓄積容量によって各画素の蓄積容量が構成されている点が異なる。
図9は本実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図10は図10のA−A’線に沿う断面図である。図11は同、電気泳動表示装置の各画素の等価回路図である。
図9〜図11において、第1実施形態で用いた図2、図5、図6と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【0083】
本実施形態の電気泳動表示装置においては、図11に示すように、各画素40Aが、互いに並列に接続された2つの蓄積容量71A,71Bを有している。第1蓄積容量71Aの一方の電極と第2蓄積容量71Bの一方の電極とが画素電極35と電気的に接続され、第1蓄積容量71Aの他方の電極が第1容量線67Aと電気的に接続され、第2蓄積容量71Bの他方の電極が第2容量線67Bと電気的に接続されている。
【0084】
図9に平面パターンで示したように、第1実施形態と同様、第1蓄積容量上部電極80Aと、走査線66と略平行に図9の横方向に延びる第1容量線67Aと、が一体に形成されている。また、本実施形態では、第1実施形態と異なり、第2蓄積容量下部電極80Bが、第1蓄積容量上部電極80Aおよびドレイン電極79と一部重なるように形成されている。また、走査線66と略平行に図9の横方向に延びる第2容量線67Bが配置されており、各画素40内には、第2蓄積容量下部電極80Bが第2容量線67Bと一体に形成されている。したがって、第1蓄積容量上部電極80Aとドレイン電極79とが重なる領域が第1蓄積容量71Aとなり、第2蓄積容量下部電極80Bとドレイン電極79とが重なる領域が第2蓄積容量71Bとなる。その他については、第1実施形態の図5と略同様である。なお、第1容量線67Aと第2容量線67Bとは、図示しない表示部5の外側で電気的に接続されており、同電位とされる。
【0085】
図10に素子基板30Bの断面構造を示したように、第3導電膜からなる第1蓄積容量上部電極80Aと、第1保護膜85Aからなる第1容量絶縁膜と、第1蓄積容量上部電極80Aと平面的に重なるドレイン電極79の一部とによって第1蓄積容量71Aが構成されている点は、第1実施形態と同様である。本実施形態では、第1蓄積容量71Aの下層側にさらに第2蓄積容量71Bが形成され、第2蓄積容量71Bの上に第1蓄積容量71Aが積層されている点が第1実施形態と異なっている。第2蓄積容量71Bは、ゲート電極74,75および走査線66と同層の第1導電膜からなる第2蓄積容量下部電極80Bと、ドレイン電極79の一部と、第2蓄積容量下部電極80Bとドレイン電極79の一部とによって挟持されて第2蓄積容量絶縁膜として機能するゲート絶縁膜83とによって構成されている。その他については、第1実施形態の図6と略同様である。
【0086】
本実施形態における各種膜の材料や膜厚等は第1実施形態と同様である。また、製造プロセスも第1実施形態と同様であり、ゲート電極74,75および走査線66の形成工程で第2蓄積容量下部電極80Bを同時に形成すれば良いため、フォトマスクのみを設計変更すれば良く、製造工程が増えることはない。
【0087】
本実施形態においては、第2蓄積容量71B上に第1蓄積容量71Aが積層され、これら2つの蓄積容量71A,71Bの容量値の合計が画素全体の蓄積容量値となる。したがって、第1実施形態の構成と比較して、蓄積容量の占有面積を大きくすることなく、より大きな容量値を得ることができる。その結果、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【0088】
また本実施形態の場合、ドレイン電極79が画素電極35と電気的に接続され、第1蓄積容量上部電極80Aが第1容量線67Aと電気的に接続され、第2蓄積容量下部電極80Bが第2容量線67Bと電気的に接続されている。この構成によれば、双方の蓄積容量71A,71Bの電極として機能するドレイン電極79と、画素電極35とを電気的に接続するためのコンタクトホール81が一つで済むため、その分だけ蓄積容量の面積を大きく取れ、大きな容量値を得ることができる。
【0089】
[第3実施形態]
以下、本発明の第3実施形態について、図12〜図14を用いて説明する。
本実施形態の電気光学装置も、第1、第2実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第2実施形態と同様であり、積層した2つの蓄積容量によって各画素の蓄積容量が構成されている。
図12は本実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図13は図12のA−A’線に沿う断面図である。図14は同、電気泳動表示装置の各画素の等価回路図である。
図12〜図14において、第1実施形態で用いた図2、図5、図6と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【0090】
本実施形態の電気泳動表示装置においては、図14に示すように、各画素40Aが、互いに並列に接続された2つの蓄積容量71A,71Bを有している。第1蓄積容量71Aの一方の電極と第2蓄積容量71Bの一方の電極とが画素電極35と電気的に接続され、第1蓄積容量71Aの他方の電極と第2蓄積容量71Bの他方の電極とが容量線67と電気的に接続されている。
【0091】
本実施形態の素子基板30Cにおいては、図12に平面パターンで示すように、第2実施形態と異なり、ドレイン電極79Cとは別個に第1蓄積容量下部電極93が形成されている。また、ドレイン電極79Cと画素電極35とを電気的に接続するためのコンタクトホール94A、第1蓄積容量上部電極80Aと画素電極35とを電気的に接続するためのコンタクトホール94B、第2蓄積容量下部電極80Bと画素電極35とを電気的に接続するためのコンタクトホール94Cの3個のコンタクトホールが平坦化膜92の開口部92A内に設けられている。また、データ線68と略平行に図12の縦方向に延びる容量線67と、第1蓄積容量下部電極93と、が一体に形成されている。その他については、第2実施形態の図9と略同様である。
【0092】
図13に素子基板30Cの断面構造を示したように、第1蓄積容量71A、第2蓄積容量71Bからなる2段の蓄積容量が、第1蓄積容量上部電極80A、第1蓄積容量下部電極93(第2蓄積容量上部電極を兼ねる)、第1蓄積容量下部電極80Bの3層の電極で構成されている。そして、これら電極間の接続構造が第2実施形態と異なっている。すなわち、第2実施形態では、3層の電極のうち、中間の電極が画素電極35と電気的に接続され、上層と下層の2層の電極がそれぞれ別の容量線67A,67Bと電気的に接続されていた。これに対して、本実施形態では、上層の第1蓄積容量上部電極80Aが画素電極35と電気的に接続され、下層の第2蓄積容量下部電極80Bが画素電極35と電気的に接続され、第1蓄積容量下部電極93が容量線67と電気的に接続されている。言い換えると、画素電極35を中継層として第1蓄積容量上部電極80Aと第2蓄積容量下部電極80Bとが互いに電気的に接続され、第1蓄積容量下部電極93が容量線67と電気的に接続されている。
【0093】
上記の接続構造を実現するため、第2保護膜85Bと第1保護膜85Aとを貫通してドレイン電極79Cに達し、ドレイン電極79Cと画素電極35とを電気的に接続するコンタクトホール94A、第2保護膜85Bと第1保護膜85Aとゲート絶縁膜83を貫通して第2蓄積容量下部電極80Bに達し、第2蓄積容量下部電極80Bと画素電極35とを電気的に接続するコンタクトホール94C、第2保護膜85Bを貫通して第1蓄積容量上部電極80Aに達し、第1蓄積容量上部電極80Aと画素電極35とを電気的に接続するコンタクトホール94B、がそれぞれ形成されている。その他については、第2実施形態の図10と略同様である。
【0094】
第2実施形態と同様、本実施形態における各種膜の材料や膜厚等は第1実施形態と同様である。また、製造プロセスも第1実施形態と同様であり、構成要素として第2蓄積容量電極80Bが増えているが、ゲート電極74,75および走査線66の形成工程で第2蓄積容量電極80Bを同時に形成すれば良いため、フォトマスクのみを設計変更すれば良く、製造工程が増えることはない。
【0095】
本実施形態においては、第2蓄積容量71B上に第1蓄積容量71Aが積層され、これら2つの蓄積容量71A,71Bの容量値の合計が画素全体の蓄積容量値となる。したがって、第1実施形態の構成と比較して、蓄積容量の占有面積を大きくすることなく、より大きな容量値を得ることができる。その結果、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【0096】
また本実施形態の構成によれば、ドレイン電極79C、画素電極35、第1蓄積容量上部電極80A、第2蓄積容量下部電極80Bを相互に接続するコンタクトホールがコンタクトホール94A,94B,94Cであり、全部で3個必要になるが、第2実施形態と異なり、1つの画素に対して容量線が1本で済むため、配線の設計の自由度を高められる。
【0097】
なお、本実施形態では、画素電極35を中継層として第1蓄積容量上部電極80Aと第2蓄積容量下部電極80Bとを相互に接続したが、必ずしも画素電極35を中継層とする必要はない。例えば、第1蓄積容量上部電極80Aを構成する第3導電膜を成膜する前にコンタクトホール形成工程を追加し、第1保護膜85A、ゲート絶縁膜83を貫通して第2蓄積容量下部電極80Bに達するコンタクトホールを形成した後、第3導電膜を成膜し、この第3導電膜を中継層としても良い。
【0098】
[第4実施形態]
以下、本発明の第4実施形態について、図15を用いて説明する。
本実施形態の電気光学装置も、第1〜第3実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第2、第3実施形態と同様であり、積層した2つの蓄積容量によって各画素の蓄積容量が構成されている。また、容量電極の接続構造も第2実施形態と同様であり、TFTの構成が第2実施形態と異なるのみである。
図15は本実施形態の電気泳動表示装置における素子基板の断面図である。
図15において、第2実施形態で用いた図11と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【0099】
本実施形態の素子基板30Dにおいては、図15に示すように、ゲート絶縁膜83上にソース電極77Dおよびドレイン電極79Dが形成され、半導体層76Dの一部がソース電極77Dおよびドレイン電極79Dの上に乗り上げるように形成されている。すなわち、本実施形態のTFT72Dは、第1〜第3実施形態のTFTと異なり、ボトムコンタクト型のTFTである。本実施形態の場合も第1〜第3実施形態と同様、半導体層76Dには、In−Ga−Zn−O等の透明酸化物半導体材料が用いられている。その他の構成は第2実施形態と同様である。
【0100】
上記の素子基板30Dを製造する際には、基板本体82の一面にゲート電極74および走査線66、第2蓄積容量下部電極80Bを形成した後、ゲート絶縁膜83となる膜厚400nmのシリコン窒化膜(第1絶縁膜)を成膜する。
次いで、例えばMo/Al/Mo等の導電膜を成膜し、フォトリソグラフィー法、エッチング法により上記の導電膜をパターニングし、ソース電極77D、ドレイン電極79D等を形成する。
【0101】
次いで、半導体層76DとなるIn−Ga−Zn−O膜を成膜する。In−Ga−Zn−O膜については、InGaZnO4ターゲットを用いたスパッタ法により、組成比がIn:Ga:Zn=1:1:1のアモルファスIn−Ga−Zn−O膜を形成する。
次いで、フォトリソグラフィー法、エッチング法によりIn−Ga−Zn−O膜をパターニングし、半導体層76Dを形成する。
以下の工程は第1〜第3実施形態と同様であり、第1保護膜85A、第1蓄積容量上部電極80A、第2保護膜85B、平坦化膜92を形成した後、画素電極35を形成する。
以上の工程により、本実施形態の素子基板30Dが完成する。
【0102】
本実施形態においても、十分な蓄積容量を形成したことでフィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第1〜第3実施形態と同様の効果を得ることができる。
また、本実施形態の製造プロセスによれば、半導体層76Dの形成前にソース電極77D、ドレイン電極79Dが形成されているため、半導体層76Dがエッチングダメージを受けることがない。そのため、第1〜第3実施形態のようなエッチング停止層を形成することなく、簡素な製造プロセスで電気的特性に優れたTFTを形成できる。
また、In−Ga−Zn−O等の透明酸化物半導体TFTの採用により、外光によるTFTのリーク電流を大幅に抑制できる、という効果が得られるのは第1〜第3実施形態と同様である。
【0103】
[第5実施形態]
以下、本発明の第5実施形態について、図16を用いて説明する。
本実施形態の電気光学装置も、第1〜第4実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第2〜第4実施形態と同様であり、積層した2つの蓄積容量によって各画素の蓄積容量が構成されている。また、容量電極の接続構造は第2、第4実施形態と同様であり、TFTの構成が第2、第4実施形態と異なるのみである。
図16は本実施形態の電気泳動表示装置における素子基板の断面図である。
図16において、第2実施形態で用いた図10と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【0104】
本実施形態の素子基板30Eにおいては、図16に示すように、半導体層76の両端に、半導体材料中にリン等のN型不純物が導入されたN+半導体層84が形成されている。各N+半導体層84は、それぞれソース領域、ドレイン領域として機能する。本実施形態で用いるTFTは、いわゆるバックチャネルエッチ型と呼ばれるものである。半導体層76およびN+半導体層84の材料としては、例えば膜厚150nmのアモルファスシリコンが用いられる。その他、多結晶シリコン等の非単結晶シリコン材料、酸化物半導体材料、透明酸化物半導体材料、有機物半導体材料、等を用いることができる。半導体層76に有機物半導体材料を用いる場合には、ゲート絶縁膜83(第1絶縁膜)にも有機絶縁材料を用いることが望ましい。
【0105】
以下、上記構成の素子基板30Eを製造する際には、基板本体82の一面に走査線66およびゲート電極74、第2蓄積容量下部電極80Bを形成した後、プラズマCVD法により、ゲート絶縁膜83(第1絶縁膜)となる膜厚400nmのシリコン窒化膜、半導体層76となる膜厚150nmのノンドープのアモルファスシリコン膜、N+半導体層84となる膜厚50nmのリンをドープしたアモルファスシリコン膜の3層を、チャンバーの真空を破らずに連続成膜する。本実施形態のTFT72Eは逆スタガー型であり、特にゲート絶縁膜83とチャネル領域となる半導体層76とを連続成膜することにより清浄な界面が得られ、TFT特性の再現性や安定性が向上する。
【0106】
次いで、フォトリソグラフィー法、エッチング法により、前工程で成膜した3層のうち、ゲート絶縁膜83を残してノンドープアモルファスシリコン膜、リンドープアモルファスシリコン膜を選択的にパターニングし、半導体層76およびN+半導体層84を形成する。本工程でのエッチングは、SF6を含むエッチングガスを用いたドライエッチングを採用する。このとき、プラズマモードを用いることによってゲート絶縁膜83へのダメージを最小限に抑えることが望ましい。
【0107】
次いで、スパッタ法により下層側から膜厚5nmのMo、膜厚150nmのAl、膜厚50nmのMoの金属積層膜からなる第2導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第2導電膜をパターニングし、ソース電極77、ドレイン電極79を形成する。
次いで、ドライエッチング法により、TFT72Eのソース電極77−ドレイン電極79間にあるN+半導体層84を選択的に除去し、ソース領域とドレイン領域とを分離する。
【0108】
次いで、プラズマCVD法により、第1保護膜85A(第2絶縁膜)となる膜厚150nmのシリコン窒化膜を成膜する。
次いで、例えば第2導電膜と同様の金属積層膜からなる第3導電膜をスパッタ法により形成した後、フォトリソグラフィー法、エッチング法により第3導電膜をパターニングし、第1蓄積容量上部電極80Aを形成する。
以下は第1実施形態と同様である。
【0109】
本実施形態においても、十分な蓄積容量を形成したことでフィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第1〜第4実施形態と同様の効果を得ることができる。
【0110】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば上記実施形態では、アモルファスシリコンTFT、透明酸化物半導体TFTを用いた例を挙げたが、有機TFT、多結晶シリコンTFT等を用いても良い。なお、酸化物半導体TFTはアモルファスシリコンに比べて移動度が高く、TFTを小型化できるため、ゲート−ドレイン間寄生容量を小さくでき、フィードスルー電圧ばらつきを小さくできる点で好適である。
その他、電気泳動表示装置の各部材の材料、膜厚、形状、製法等の具体的な構成については、上記実施形態に限らず、適宜変更が可能である。
【0111】
また、上記実施形態では、アクティブマトリクス型電気泳動表示装置の例を挙げたが、本発明をアクティブマトリクス型液晶表示装置等の他の電気光学装置に適用しても良い。例えば反射型液晶表示装置に適用した場合には、蓄積容量が大きいため、書き込み周波数を低くしても画素電位の保持率を高くすることができ、フリッカーを抑制しつつ、消費電力を低減できる、という効果が得られる。
【0112】
さらに、本発明は、容量密度を高めるための他の技術と組み合わせると、より効果的である。例えば、ゲート絶縁膜のうち、蓄積容量を形成する領域だけを薄膜化しても良い。この構成によれば、TFTの耐圧を確保し、漏れ電流を抑制しつつ、消費電力の低減を図ることができる。具体的に、ゲート絶縁膜を薄膜化する方法としては、ゲート絶縁膜を2層構造とし、第1のゲート絶縁膜を全面に形成した後、蓄積容量形成領域の第1のゲート絶縁膜を除去し、第2のゲート絶縁膜を全面に形成する方法を挙げることができる。この方法によれば、蓄積容量形成領域におけるゲート絶縁膜全体の膜厚ばらつきが第2のゲート絶縁膜の成膜ばらつきのみとなるので、1層のゲート絶縁膜を途中までエッチングして薄膜化する方法よりも、膜厚ばらつきを小さくできる。
【0113】
[電子機器]
次に、上記実施形態の電気泳動表示装置100を、電子機器に適用した場合について説明する。
図17は、腕時計1000の正面図である。腕時計1000は、時計ケース1002と、時計ケース1002に連結された一対のバンド1003とを備えている。
時計ケース1002の正面には、上記各実施形態の電気泳動表示装置からなる表示部1005と、秒針1021と、分針1022と、時針1023とが設けられている。時計ケース1002の側面には、操作子としての竜頭1010と操作ボタン1011とが設けられている。竜頭1010は、ケース内部に設けられる巻真(図示は省略)に連結されており、巻真と一体となって多段階(例えば2段階)で押し引き自在、かつ、回転自在に設けられている。表示部1005では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【0114】
図18は電子ペーパー1100の構成を示す斜視図である。電子ペーパー1100は、上記実施形態の電気泳動表示装置を表示領域1101に備えている。電子ペーパー1100は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体1102を備えて構成されている。
【0115】
図19は、電子ノート1200の構成を示す斜視図である。電子ノート1200は、上記の電子ペーパー1100が複数枚束ねられ、カバー1201に挟まれているものである。カバー1201は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【0116】
以上の腕時計1000、電子ペーパー1100、および電子ノート1200によれば、本発明に係る電気泳動表示装置が採用されているので、長期にわたって優れた信頼性が得られる表示手段を備えた電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気光学装置は好適に用いることができる。
【符号の説明】
【0117】
30,30B,30C,30D,30E…素子基板(電気光学装置用基板)、35…画素電極、40,40A…画素、41…選択トランジスター(画素スイッチング素子)、66…走査線、67…容量線、67A…第1容量線、67B…第2容量線、68…データ線、71…蓄積容量、71A…第1蓄積容量、71B…第2蓄積容量、74,75…ゲート電極、76,76D…半導体層、77,77D…ソース電極、79,79C,79D…ドレイン電極(第1蓄積容量下部電極兼第2蓄積容量上部電極)、80…蓄積容量上部電極、80A…第1蓄積容量上部電極、80B…第2蓄積容量下部電極、83…ゲート絶縁膜、85A…第1保護膜、85B…第2保護膜(第3絶縁膜)、91…エッチング停止層、92…平坦化膜(第3絶縁膜)、93…第1蓄積容量下部電極、100…電気泳動表示装置、1000…腕時計(電子機器)、1100…電子ペーパー(電子機器)、1200…電子ノート(電子機器)。
【技術分野】
【0001】
本発明は、電気光学装置用基板、電気光学装置、及び電子機器に関する。
【背景技術】
【0002】
電気光学装置の一種である電気泳動表示装置として、一対の基板間に液相分散媒と電気泳動粒子とを有する電気泳動素子を挟持した構成のものが知られている。この種の電気泳動表示装置は記憶性を有しているため、表示状態を維持するのに常に電圧を印加する必要はなく、表示状態を変えるのに必要な期間だけ電圧を印加できれば良い。しかしながら、表示を構成する各画素において電圧を一定期間は保持しなければならず、各画素が蓄積容量を備える必要がある。そこで、蓄積容量を備えた電気泳動表示装置が下記の特許文献1、2等に開示されている。特許文献1,2によれば、これらの装置においては、画素電極と共通電極との間で形成される電気泳動素子容量と電気的に並列に蓄積容量を付加することによって画素電圧を十分に保持できる、とされている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第4275671号公報
【特許文献2】特開2005−346090号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記の特許文献1、2の装置における蓄積容量は、走査線と同層に形成された容量下部電極と、ゲート絶縁膜と、ゲート絶縁膜を挟んでデータ線と同層に形成された容量上部電極と、から構成されている。この構成を採用する場合、走査線と容量下部電極とが同層に配置されるため、両者の短絡を防ぐ必要がある。しかしながら、特に画素を高精細化しようとすると、画素をむやみに大きくできないため、短絡防止のためのスペースを大きく取って配置すると、十分な容量値を有する蓄積容量を形成することができない。逆に十分な容量値を得るために走査線と容量下部電極とを十分なスペースを取って配置すると、画素の高精細化を図ることができない。
【0005】
また、他の方法として、容量絶縁膜に比誘電率の高い材料を用いたり、容量絶縁膜を薄膜化したりすることで蓄積容量値を大きくする試みもある。ところが、これらの方法では、容量絶縁膜がゲート絶縁膜で構成されているため、例えば薄膜トランジスター(Thin Film Transistor, 以下、TFTと略記する)の漏れ電流が増大する等、TFTの特性に悪影響を及ぼす恐れがある。
【0006】
また、蓄積容量値が十分に取れないと、TFTのオフ時のフィードスルー電圧が大きくなり、また、TFT容量のばらつきによるフィードスルー電圧のばらつきが許容できなくなる。その結果、特に中間調の表示における表示ムラが顕著に表れる。この表示ムラは直流表示素子である電気泳動表示装置特有の問題であり、実効値応答の液晶表示装置よりもフィードスルー電圧のばらつきが大きいために生じる問題である。
【0007】
また、蓄積容量値が十分に取れないと、画素電圧をリフレッシュするために蓄積容量を複数のフレームにわたって書き込む必要がある。ところが、電気泳動表示装置における消費エネルギー(電力×時間)は、データ線の寄生容量を充電するために消費される分が大半を占めるため、複数フレーム駆動の場合はデータ線を充電する分のエネルギーが無駄に消費される恐れがあり、消費電力が増大するという問題がある。
【0008】
また、例えば特許文献2に記載の装置では、容量絶縁膜であるゲート絶縁膜をエッチングで薄膜化している。ところが、この場合、ゲート絶縁膜の成膜ばらつきに加えて、エッチングばらつきが加わるため、蓄積容量の均一性が低下し、上述のフィードスルー電圧のばらつきによる表示ムラの問題が生じる。
【0009】
以上、ここでは顕著な例として電気泳動表示装置を例に挙げて説明したが、この種の問題は電気泳動表示装置に限るものではなく、TFT等の画素スイッチング素子と蓄積容量とを用いて電気光学材料を駆動する、他の電気光学装置にも当てはまる問題である。
【0010】
本発明は、上記の課題を解決するためになされたものであって、十分な容量値を有する蓄積容量を備えることで表示ムラの発生を確実に抑制し得るとともに、消費エネルギーの少ない電気光学装置に用いる基板、および電気光学装置を提供することを目的とする。また、表示ムラのない表示部を備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記の目的を達成するために、本発明の電気光学装置用基板は、基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、前記複数の画素の各々が、画素スイッチング素子と画素電極と第1蓄積容量とを備えた電気光学装置用基板であって、前記画素スイッチング素子が、前記基板本体上に形成された第1導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第1絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第2導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第2導電膜からなるドレイン電極と、を備え、前記第1蓄積容量が、前記第2導電膜からなる第1蓄積容量下部電極と、少なくとも前記第1蓄積容量下部電極を覆うように形成された第2絶縁膜からなる第1蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第1蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第1蓄積容量下部電極と重なるように形成された第3導電膜からなる第1蓄積容量上部電極と、から構成され、前記画素スイッチング素子および前記第1蓄積容量の少なくとも一部を覆うように第3絶縁膜が形成され、前記第3絶縁膜上に前記画素電極が形成されていることを特徴とする。
【0012】
本発明の電気光学装置用基板において、第1蓄積容量は、画素スイッチング素子のソース電極およびドレイン電極と同層の第2導電膜からなる第1蓄積容量下部電極と、第2絶縁膜からなる第1蓄積容量絶縁膜と、少なくとも一部が第1蓄積容量電極と重なるように第2絶縁膜上に形成された第3導電膜からなる第1蓄積容量上部電極と、から構成されている。すなわち、本発明における第1蓄積容量は、従来の特許文献1,2に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜を用いて構成されている。
【0013】
この構成により、第1蓄積容量絶縁膜(第2絶縁膜)の膜厚や比誘電率を適切に設定することで、第1蓄積容量の特性を画素スイッチング素子の特性とは独立して設計することができる。すなわち、画素スイッチング素子の特性に制約を受けることなく、十分な容量値を有する蓄積容量を形成することができる。また、表示状態を変化させるのに必要な期間の画素電位を確実に保持できるため、蓄積容量を複数回書き込む必要がなく、消費エネルギーを大きく低減することができる。
【0014】
さらに、本発明の電気光学装置用基板においては、画素スイッチング素子および第1蓄積容量の少なくとも一部を覆うように第3絶縁膜が形成され、第3絶縁膜上に画素電極が形成されている。本発明の構成において、第3絶縁膜は蓄積容量の構成要素ではないため、蓄積容量の特性とは関係なく膜厚を厚くすることができる。第3絶縁膜は画素スイッチング素子や第1蓄積容量を覆っており、第3絶縁膜の膜厚を厚くすることによって画素スイッチング素子や第1蓄積容量の形状を反映した段差が十分埋められるので、基板全体の平坦性を高めることができる。その結果、電気光学材料層を挟んで本発明の電気光学装置用基板と他の基板とを対向させ、電気光学装置を作製する場合に、電気光学装置用基板と電気光学材料層との密着性、あるいは電気光学装置用基板と他の基板との密着性を高めることができ、信頼性の高い電気光学装置を実現できる。
【0015】
また、第3絶縁膜の膜厚を厚くすることによって画素電極の位置(基板表面からの高さ)をデータ線や走査線等の配線の位置から離す(高くする)ことができるため、画素電極と配線との間の寄生容量を低減できる。また、データ線や走査線等の配線の上方に画素電極を配置でき、画素電極によって配線を電気的に遮蔽できるため、配線からの漏れ電界を抑制でき、画素電位の変動を抑えて表示品位を高めることができる。
【0016】
本発明の電気光学装置用基板において、前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第1蓄積容量と重なるように形成された第2蓄積容量を備え、前記第2蓄積容量が、前記第1導電膜からなる第2蓄積容量下部電極と、少なくとも前記第2蓄積容量下部電極を覆うように形成された前記第1絶縁膜からなる第2蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第2蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第2蓄積容量下部電極と重なるように形成され、前記第1蓄積容量下部電極として前記第1蓄積容量と兼用で用いられる第2蓄積容量上部電極と、からなる構成を採用できる。
【0017】
この構成によれば、基板本体の法線方向から見たときに少なくとも一部が第1蓄積容量と重なるように形成された第2蓄積容量を備えているので、第1蓄積容量と第2蓄積容量とが足し合わされることで単位面積当たりの容量値が大きくなり、占有面積を大きくすることなく十分大きな蓄積容量値が得られる。また、第1蓄積容量下部電極と第2蓄積容量上部電極とが同じ電極であり、第1蓄積容量と第2蓄積容量とで兼用されるため、第1蓄積容量と第2蓄積容量との積層構造が複雑になったり、占有面積が大きくなったりすることがない。
【0018】
本発明の電気光学装置用基板において、第1蓄積容量と第2蓄積容量とが積層された場合の各容量電極の第1の接続構造として、前記第1蓄積容量下部電極が前記画素電極と電気的に接続され、前記第1蓄積容量上部電極が第1容量線と電気的に接続されるとともに、前記第2蓄積容量下部電極が前記第1容量線と異なる第2容量線と電気的に接続された構成を採用できる。
【0019】
すなわち、第1蓄積容量と第2蓄積容量とが積層された構成では、基板側から第2蓄積容量下部電極/第1蓄積容量下部電極(第2蓄積容量上部電極を兼ねる)/第1蓄積容量上部電極の3層の容量電極が存在する。上記第1の接続構造は、3層の容量電極のうち、上層側の容量電極と下層側の容量電極とがそれぞれ別の容量線(第1容量線、第2容量線)と電気的に接続され、中間の容量電極が画素電極と電気的に接続されたものである。この構成によれば、容量電極と画素電極とを電気的に接続するためのコンタクトホールが一つで済むため、その分だけ蓄積容量の面積を大きく取れ、大きな容量値を得ることができる。
【0020】
あるいは、各容量電極の第2の接続構造として、前記第1蓄積容量上部電極が前記画素電極と電気的に接続されるとともに、前記第2蓄積容量下部電極が前記画素電極と電気的に接続され、前記第1蓄積容量下部電極が容量線と電気的に接続された構成を採用できる。
【0021】
上記第2の接続構造は、第1の接続構造とは逆に、3層の容量電極のうち、上層側の容量電極と下層側の容量電極とがそれぞれ画素電極と電気的に接続され、中間の容量電極が容量線と電気的に接続されたものである。この構成によれば、容量電極と画素電極とを電気的に接続するためのコンタクトホールが2つ必要になる一方、1つの画素に対して容量線が1本で済み、配線の設計の自由度を高められる。
【0022】
本発明の電気光学装置用基板において、前記第2絶縁膜の膜厚が前記第1絶縁膜の膜厚よりも薄いことが望ましい。
この構成によれば、第1絶縁膜からなるゲート絶縁膜の膜厚を相対的に厚くできるので、画素スイッチング素子を構成するTFTの漏れ電流を防止でき、TFT特性を改善できる。また、第2絶縁膜からなる第1蓄積容量絶縁膜の膜厚を相対的に薄くできるので、蓄積容量を増加させることができる。
【0023】
本発明の電気光学装置用基板において、前記ソース電極の一部および前記ドレイン電極の一部が前記半導体層の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されている構成を採用できる。
この構成によれば、画素スイッチング素子として、半導体層の上面側にソース電極およびドレイン電極が接触する構造、いわゆるトップコンタクト構造のTFTを実現できる。
【0024】
上記の構成の場合、前記半導体層のチャネル領域の上方にあたる領域にエッチング停止層が設けられることが望ましい。
この構成によれば、画素スイッチング素子としてトップコンタクト構造のTFTを採用した場合に、エッチング停止層によって半導体層のチャネル領域がエッチングのダメージから保護されるため、特性に優れたTFTを形成できる。
【0025】
本発明の電気光学装置用基板において、前記半導体層の一部が前記ソース電極の上および前記ドレイン電極の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されている構成を採用できる。
この構成によれば、画素スイッチング素子として、半導体層の下面側にソース電極およびドレイン電極が接触する構造、いわゆるボトムコンタクト構造のTFTを実現できる。この場合、半導体層の形成前にソース電極およびドレイン電極をパタニングするという製造プロセスの関係から、半導体層がエッチングのダメージを受けることがなく、特性に優れたTFTを形成できる。
【0026】
本発明の電気光学装置用基板において、前記半導体層として、非単結晶シリコン、酸化物半導体材料、透明酸化物半導体材料、有機物半導体材料のいずれかを用いることができる。
この構成によれば、既存の製造プロセスを用いて、電気的特性に優れたTFTを比較的容易に製造することができる。
【0027】
本発明の電気光学装置は、一対の基板と、前記一対の基板の間に挟持された電気光学材料層と、を備え、前記一対の基板のうちの一方の基板が、上記本発明の電気光学装置用基板であることを特徴とする。
この構成によれば、一対の基板のうちの一方の基板として本発明の電気光学装置用基板が用いられているので、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気光学装置を実現できる。
【0028】
本発明の電子機器は、上記本発明の電気光学装置を備えたことを特徴とする。
本発明によれば、上記本発明の電気光学表示装置を備えているので、表示ムラが少ない表示部を備えた電子機器を実現できる。
【図面の簡単な説明】
【0029】
【図1】本発明の第1実施形態の電気泳動表示装置を示す等価回路図である。
【図2】同、電気泳動表示装置における各画素の等価回路図である。
【図3】(a)同、電気泳動表示装置の断面図、(b)マイクロカプセルの断面図、(c)電気泳動素子の動作を説明するための図である。
【図4】同、電気泳動表示装置の全体構成を示す平面図である。
【図5】同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。
【図6】図5のA−A’線に沿う断面図である。
【図7】フィードスルー電圧を示す図である。
【図8】共通電位を示す図である。
【図9】本発明の第2実施形態の電気泳動表示装置における素子基板の各画素の平面パターンを示す図である。
【図10】図10のA−A’線に沿う断面図である。
【図11】同、電気泳動表示装置の各画素の等価回路図である。
【図12】本発明の第3実施形態の電気泳動表示装置における素子基板の各画素の平面パターンを示す図である。
【図13】図12のA−A’線に沿う断面図である。
【図14】同、電気泳動表示装置の各画素の等価回路図である。
【図15】本発明の第4実施形態の電気泳動表示装置における素子基板の各画素の断面図である。
【図16】本発明の第5実施形態の電気泳動表示装置における素子基板の各画素の断面図である。
【図17】本発明の電子機器の一実施形態を示す図である。
【図18】本発明の電子機器の他の実施形態を示す図である。
【図19】本発明の電子機器のさらに他の実施形態を示す図である。
【発明を実施するための形態】
【0030】
[第1実施形態]
以下、本発明の第1実施形態について、図1〜図8を用いて説明する。
本実施形態の電気光学装置は、アクティブマトリクス型の電気泳動表示装置の例である。
図1は本実施形態の電気泳動表示装置を示す等価回路図である。図2は同、電気泳動表示装置の各画素の等価回路図である。図3は、(a)同、電気泳動表示装置の断面図、(b)マイクロカプセルの断面図、(c)電気泳動素子の動作を説明するための図である。図4は同、電気泳動表示装置の全体構成を示す平面図である。図5は同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図6は図5のA−A’線に沿う断面図である。図7はフィードスルー電圧を示す図である。図8は共通電位を示す図である。
なお、以下の各図面においては各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
【0031】
本実施形態の電気泳動表示装置100は、図1に示すように、複数の画素40がマトリクス状に配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路61、データ線駆動回路62、コントローラー(制御部)63、および容量線駆動回路64が配置されている。走査線駆動回路61、データ線駆動回路62、および容量線駆動回路64は、それぞれコントローラー63と接続されている。コントローラー63は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【0032】
表示部5には、走査線駆動回路61から延びる複数の走査線66と、データ線駆動回路62から延びる複数のデータ線68とが形成されており、これらの交差位置に対応して画素40が設けられている。また、容量線駆動回路64から延びる容量線67がデータ線68と平行に設けられており、これら走査線66、データ線68、容量線67は画素40とそれぞれ接続されている。
【0033】
走査線駆動回路61は、m本の走査線66(Y1、Y2、...、Ym)を介して各々の画素40に接続されており、コントローラー63の制御の下、1行目からm行目までの走査線66を順次選択し、画素40に設けられた選択トランジスター41(画素スイッチング素子、図2参照)をオン状態とするタイミングを規定する選択信号を、選択した走査線66を介して供給する。データ線駆動回路62は、n本のデータ線68(X1、X2、...、Xn)を介して各々の画素40に接続されており、コントローラー63の制御の下、画素40の各々に対応する画素データを規定する画像信号を画素40に供給する。容量線駆動回路64は、コントローラー63の制御の下、容量線67に所定の電位を供給する。
【0034】
図2に示すように、各画素40には、選択トランジスター41と、蓄積容量71と、画素電極35と、電気泳動素子32と、共通電極37と、が設けられている。本実施形態の画素回路としては、1個のトランジスターと1個の蓄積容量とを備えた方式、いわゆる1T1C(1Transistor,1Capacitor)方式の画素回路が採用されているが、トランジスターには、2個のTFTを直列接続したダブルゲート型のトランジスターが使用されている。この構成により、選択トランジスターへの印加電圧が2個のTFTで分配され、各TFTの耐圧を十分に確保できる。
なお、本実施形態における蓄積容量は、特許請求の範囲における「第1蓄積容量」に相当する。
【0035】
上述したように、各画素40には、走査線66と、データ線68と、容量線67とが接続されている。選択トランジスター41を構成する第1TFT72のゲートおよび第2TFT73のゲートが走査線66に接続され、第1TFT72のソースがデータ線68に接続され、第1TFT72のドレインと第2TFT73のソースとが相互に接続され、第2TFT73のドレインが画素電極35と蓄積容量71の一方の電極とに接続されている。蓄積容量71の他方の電極は容量線67に接続されている。
なお、本実施形態の説明では、各TFT72,73のソース、ドレインのうち、データ線68と接続された側(データ線68に近い側)をソース、画素電極35と接続された側(画素電極35に近い側)をドレインと呼ぶが、これは便宜的にこのように決めただけであり、各TFT72,73のソース、ドレインの呼称は上記と逆であってもよい。
【0036】
本実施形態の場合、選択トランジスター41としてnチャネル型トランジスターの使用を想定するが、nチャネル型トランジスターと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、nチャネル型トランジスターに代えて、pチャネル型トランジスターを用いてもよく、インバーターやトランスミッションゲートを用いてもよい。
【0037】
各画素40において、走査線66を介して入力される選択信号により選択トランジスター41がオン状態となると、選択トランジスター41を介してデータ線68から画素電極35に画像信号が入力されるとともに、蓄積容量71が充電される。そして、蓄積容量71に蓄積されたエネルギーにより画素電極35が所定の電位レベルに保持され、画素電極35と共通電極37との電位差によって電気泳動素子32が駆動される。
【0038】
図3(a)に示すように、電気泳動表示装置100は、素子基板30と対向基板31との間に、複数のマイクロカプセル20を配列してなる電気泳動素子32を挟持した構成を備えている。表示部5において、素子基板30の電気泳動素子32側には、図1や図2に示した走査線66、データ線68、選択トランジスター41などが形成された回路層34が設けられており、回路層34上に複数の画素電極35が配列形成されている。なお、図3(a)では、回路層34の内部にある具体的な構成要素の図示は省略している。
【0039】
素子基板30(電気光学装置用基板)は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明なものでなくてもよい。画素電極35は、例えばITO(インジウム・スズ酸化物)等の透明導電材料やAl等の金属材料などにより形成されたものであり、共通電極37との間で電気泳動素子32に電圧を印加する電極である。
【0040】
一方、対向基板31の電気泳動素子32側には複数の画素電極35と対向する平面形状の共通電極37が形成されており、共通電極37上に電気泳動素子32が設けられている。対向基板31はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため、透明基板が用いられる。共通電極37は、画素電極35とともに電気泳動素子32に電圧を印加する電極であり、MgAg(マグネシウム銀)、ITO、IZO(インジウム・亜鉛酸化物)などから形成された透明電極である。
そして、電気泳動素子32と画素電極35とが接着剤層33を介して接着されることによって、素子基板30と対向基板31とが接合されている。
【0041】
電気泳動素子32は、予め対向基板31側に形成され、接着剤層33までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは、接着剤層33の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板30(画素電極35や各種回路などが形成されている)に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部5を形成する。このため、接着剤層33は画素電極35側のみに存在することになる。
【0042】
図3(b)に示すように、マイクロカプセル20は、例えば50μm程度の粒径を有しており、内部に分散媒21と、複数の白色粒子(電気泳動粒子)27と、複数の黒色粒子(電気泳動粒子)26とが封入された球状体である。マイクロカプセル20は、図3(a)に示すように、共通電極37と画素電極35とに挟持され、1つの画素40内に1つ又は複数のマイクロカプセル20が配置されている。
【0043】
マイクロカプセル20の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成されている。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。
【0044】
分散媒21としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独または混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【0045】
白色粒子27は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負に帯電されて用いられる。黒色粒子26は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正に帯電されて用いられる。
【0046】
これらの顔料には、必要に応じて、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子26および白色粒子27に代えて、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。かかる構成によれば、表示部5に赤色、緑色、青色、イエロー、シアン、マゼンタなどを表示することができる。
【0047】
上記構成の電気泳動素子32において、画素40を黒表示させる場合、図3(c)に示すように、共通電極37が相対的に低電位、画素電極35が相対的に高電位に保持される。すなわち、共通電極37の電位を基準電位としたとき、画素電極35が正極性に保持される。これにより、正に帯電した黒色粒子26が共通電極37に引き寄せられる一方、負に帯電した白色粒子27が画素電極35に引き寄せられる。その結果、共通電極37側からこの画素を見ると黒色が視認される。一方、 画素40を白表示させる場合には、共通電極37を相対的に高電位、画素電極35を相対的に低電位に保持し、画素電極35を共通電極37の電位に対して負極性にする。これにより、負に帯電した白色粒子27が共通電極37側へ引き寄せられ、表示面側から見たときに白色が視認される。
【0048】
図4は、電気泳動表示装置100の全体構成の2つの例を示している。
図4(a)に示す例では、素子基板30は電気泳動シートである対向基板31よりも大きな平面寸法を有しており、対向基板31よりも外側に張り出した素子基板30上に2つの走査線駆動回路61と2つのデータ線駆動回路62とがCOG(Chip On Glass)実装されている。また、データ線駆動回路62の近傍の辺縁部に端子形成領域110が設けられており、端子形成領域110に、外部機器と接続するためのフレキシブル基板201が、ACP(異方性導電ペースト)やACF(異方性導電フィルム)を介して接着されている。
【0049】
図4(a)に示す例では、素子基板30と対向基板31とが重なる領域に表示部5が形成されており、表示部5から延びる走査線66やデータ線68が、走査線駆動回路61およびデータ線駆動回路62が実装されている領域に延出され、当該実装領域に形成された接続端子に接続されている。そして、接続端子に対して走査線駆動回路61やデータ線駆動回路62がACPやACFを介して実装されている。
【0050】
一方、図4(b)に示す例では、走査線駆動回路61およびデータ線駆動回路62は素子基板30上に実装されておらず、フレキシブル基板202、203上にCOF(Chip On Film)実装(あるいはTAB(Tape Automated Bonding)実装)されている。そして、走査線駆動回路61が実装されたフレキシブル基板202が、素子基板30の一短辺に沿った辺縁部に形成された端子形成領域120に、ACP等を介して実装されている。また、データ線駆動回路62が実装されたフレキシブル基板203が、素子基板30の一長辺に沿った辺縁部に形成された端子形成領域130に、ACP等を介して実装されている。端子形成領域120、130には、それぞれ複数の接続端子が形成されており、各々の接続端子に対して表示部5から延びる走査線66やデータ線68が接続されている。さらに、データ線駆動回路62が実装されたフレキシブル基板203は、リジッド基板204にも接続され、リジッド基板204に外部接続用のフレキシブル基板205が接続されている。
【0051】
次に、本発明の本質である素子基板30(電気光学装置用基板)の構成について説明する。
素子基板30では、図5の平面パターンに示すように、図5の縦方向に延びるデータ線68と図5の横方向に延びる走査線66とが互いに交差するように配置され、隣接する2本のデータ線68と隣接する2本の走査線66とによって区画された領域が一つの画素40である。矩形状の画素40の一つの角部に第1TFT72、第2TFT73の2つのTFTからなる選択トランジスター41が設けられ、選択トランジスター41と平面的に重なるように矩形状の画素電極35が設けられている。
【0052】
走査線66から分岐して第1TFT72、第2TFT73のゲート電極74,75がそれぞれ形成されており、第1TFT72のゲート電極74と第2TFT73のゲート電極75とに跨るように半導体層76が形成されている。データ線68から分岐して第1TFT72のゲート電極74と一部重なるように、第1TFT72のソース電極77が形成されている。第1TFT72のゲート電極74上および第2TFT73のゲート電極75と一部重なるように、第1TFT72のドレイン電極と第2TFT73のソース電極とを兼ねる電極78(この電極のことを以下、便宜的にソース・ドレイン電極78と記す)が形成されている。第2TFT73のゲート電極75と一部重なるように、第2TFT73のドレイン電極79が形成されている。ドレイン電極79は、画素40内において選択トランジスター41と平面的に重ならない領域に大きく形成されている。
【0053】
すなわち、第1TFT72と第2TFT73とを一つの選択トランジスター41と考えると、データ線68から分岐した第1TFT72のソース電極77が選択トランジスター41のソース電極に相当し、第1,第2TFT72,73の2つのゲート電極74,75がダブルゲート型の選択トランジスター41のゲート電極に相当し、第2TFT73のドレイン電極79が選択トランジスター41のドレイン電極に相当する。
【0054】
データ線68と略平行に、図5の縦方向に延びるように容量線67が配置されており、各画素40内には、蓄積容量上部電極80(第1蓄積容量上部電極)が、ドレイン電極79および画素電極35と一部重なるように容量線67と一体に形成されている。蓄積容量上部電極80がドレイン電極79と平面的に重なる部分が各画素40の蓄積容量71となる。すなわち、ドレイン電極79のうち、蓄積容量上部電極80と平面的に重なる部分は蓄積容量71の蓄積容量下部電極(第1蓄積容量下部電極)として機能する。また、ドレイン電極79と画素電極35との重なり部分(蓄積容量上部電極80は重なっていない)にドレイン電極79と画素電極35とを電気的に接続するためのコンタクトホール81が形成されている。なお、符号92Aは、後述する平坦化膜92の開口部である。
なお、本実施形態における「蓄積容量上部電極」は、特許請求の範囲における「第1蓄積容量上部電極」に相当する。
【0055】
以上説明した第1TFT72、第2TFT73と蓄積容量71の断面構造を示したのが図6である。また、図6における省略部分より左側は画素40の断面構造、右側は周辺回路部86の一部(保護回路部)の断面構造を示している。
図6に示すように、素子基板30を構成する基板本体82の電気泳動素子32が配置された側の面には、第1TFT72、第2TFT73からなる選択トランジスター41、画素電極35、蓄積容量上部電極80、走査線66、データ線68等が形成されている。
【0056】
基板本体82上には第1導電膜からなるゲート電極74,75が形成されている。なお、図6には表れないが、基板本体82上にはゲート電極74,75と一体になった走査線66も形成されている。基板本体82は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明でなくてもよい。特に、選択トランジスター41として有機物半導体層を有する有機TFTを用いた場合には、安価で軽量、かつ柔軟性に優れたプラスチック基板を用いることが望ましい。また、ゲート電極74,75および走査線66を構成する第1導電膜の材料としては、例えばAl−Nd合金とMoとの金属積層膜等を用いることができる。その他、Al単体、ITO、Cu、Cr、Ta、Mo、Nb、Ag、Pt、Pd、In、Ndやそれらの合金等を用いることができる。
【0057】
基板本体82の全面に、第1絶縁膜からなるゲート絶縁膜83がゲート電極74,75を覆うように形成されている。ゲート絶縁膜83を構成する第1絶縁膜の材料としては、例えば膜厚400nmのシリコン窒化膜を用いることができる。その他の材料としては、シリコン酸化膜、シリコン窒化酸化膜等の無機絶縁材料、有機絶縁材料を用いることができる。
【0058】
ゲート電極74,75の上方にあたるゲート絶縁膜83の上面に、半導体層76が形成されている。半導体層76の材料としては、例えばアモルファスシリコン、多結晶シリコン等の非単結晶シリコン材料、酸化物半導体材料、In−Ga−Zn−O等の透明酸化物半導体材料、フルオレン−ビチオフェン共重合体等の有機物半導体材料、等を用いることができる。本実施形態では、In−Ga−Zn−O膜を用いることにする。なお、半導体層76に酸化物半導体材料を用いる場合、ゲート絶縁膜83(第1絶縁膜)にも酸化物絶縁材料を用いることが望ましく、半導体層76に有機物半導体材料を用いる場合には、ゲート絶縁膜83(第1絶縁膜)にも有機絶縁材料を用いることが望ましい。また、半導体層76のチャネル領域の上方にあたる領域に、膜厚200nmのシリコン窒化膜からなるエッチング停止層91が形成されている。
【0059】
ゲート絶縁膜83上に、第2導電膜からなるソース電極77、ソース・ドレイン電極78、およびドレイン電極79が、半導体層76の上面およびエッチング停止層91の上面に一部乗り上げるように形成されている。ソース電極77、ソース・ドレイン電極78、およびドレイン電極79は、半導体層76と直接接触することによって各TFT72,73のソース領域、ドレイン領域とそれぞれ電気的に接続されている。すなわち、本実施形態の第1TFT72、第2TFT73としては、いわゆるボトムゲート・トップコンタクト型のTFTが採用されている。
【0060】
また、第2TFT73の側方にあたるゲート絶縁膜83上に、ドレイン電極79の端部が長く延び、蓄積容量下部電極として機能する部分が形成されている。ソース電極77、ソース・ドレイン電極78、ドレイン電極79を構成する第2導電膜の材料としては、例えばMo/Al/Mo等の金属積層膜を用いることができる。その他、ゲート電極74,75を構成する第1導電膜と同じ材料を用いることもできる。
なお、本実施形態における「蓄積容量下部電極」は、特許請求の範囲における「第1蓄積容量下部電極」に相当する。
【0061】
ゲート絶縁膜83上の全面に、第2絶縁膜からなる第1保護膜85Aがソース電極77、ソース・ドレイン電極78、ドレイン電極79を覆うように形成されている。第1保護膜85Aは、基本的にはTFT72,73を絶縁、保護するための膜であるが、本実施形態において、蓄積容量上部電極80とドレイン電極79とが第1保護膜85Aを挟んで対向する部分では蓄積容量71の蓄積容量絶縁膜として機能する。第1保護膜85Aを構成する第2絶縁膜の材料としては、例えば膜厚150nmのシリコン窒化膜を用いることができる。したがって、本実施形態では、第1保護膜85Aの膜厚がゲート絶縁膜83の膜厚よりも薄く設定されている。また、第1保護膜85Aのその他の材料として、シリコン酸化膜等の無機絶縁材料など、ゲート絶縁膜83(第1絶縁膜)と同様の絶縁材料を用いることができる。あるいは、アクリル樹脂等の有機絶縁材料を用いても良い。
なお、本実施形態における「蓄積容量絶縁膜」は、特許請求の範囲における「第1蓄積容量絶縁膜」に相当する。
【0062】
第1保護膜85A上において、第1保護膜85Aを挟んでドレイン電極79と対向する領域に、第3導電膜からなる蓄積容量上部電極80が形成されている。蓄積容量上部電極80を構成する第3導電膜の材料としては、ソース電極77等を構成する第2導電膜と同様、例えばMo/Al/Mo等の金属積層膜を用いることができる。その他、ゲート電極74,75を構成する第1導電膜と同じ材料を用いることもできる。なお、図6には表れないが、第1保護膜85A上には蓄積容量上部電極80と一体となった容量線67も形成されている。
【0063】
第1TFT72、第2TFT73、および蓄積容量上部電極80(容量線67)を覆うように第2保護膜85Bが形成されている。第2保護膜85Bには第1保護膜85Aと同じ材料を用いることができる。ただし、第2保護膜85Bは蓄積容量絶縁膜として機能するわけではないので、保護膜としての機能から材料や膜厚を適宜決定すれば良い。第2保護膜85Bを覆う基板上の全面に、アクリル樹脂等の有機絶縁材料からなる平坦化膜92が形成されている。この平坦化膜92は、第1TFT72、第2TFT73、蓄積容量71等の形状を反映した段差を埋めて基板を平坦化するための膜であり、平坦化に必要なだけの膜厚(例えば数μm)で形成される。
【0064】
また、平坦化膜92、第2保護膜85B、第1保護膜85Aを貫通してドレイン電極79に達するコンタクトホール81が形成され、コンタクトホール81の内部を含む平坦化膜92上に画素電極35が形成されている。この構成により、コンタクトホール81を介してドレイン電極79と画素電極35とが電気的に接続されている。画素電極35の材料としては、例えばITO等の透明導電材料を用いることができる。あるいは、画素電極35は電気泳動素子32に対して視認側と反対側に位置するため、透明材料でなくても良く、Al等の金属材料を用いても良い。また、これらの積層膜を用いても良い。
【0065】
図6の右側には、周辺回路部86の一例として保護回路部を図示した。保護回路部は、ゲート電極74,75と同層の第1導電膜からなる第1電極87と、ソース電極77等と同層の第2導電膜からなる第2電極88と、第1電極87と第2電極88とを電気的に短絡させる短絡配線89と、を備えている。
【0066】
以下、上記構成の素子基板の製造プロセスについて説明する。
最初に、ガラスやプラスチック等の基板本体82の一面に、スパッタ法により下層側から膜厚150nmのAl−Nd、膜厚20nmのMoの金属積層膜からなる第1導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第1導電膜をパターニングし、走査線66およびゲート電極74,75を形成する。
【0067】
次いで、ゲート絶縁膜83となる膜厚400nmのシリコン窒化膜(第1絶縁膜)、半導体層76となるIn−Ga−Zn−O膜、エッチング停止層91となる膜厚200nmのシリコン窒化膜の3層を成膜する。In−Ga−Zn−O膜については、InGaZnO4ターゲットを用いたスパッタ法により、組成比がIn:Ga:Zn=1:1:1のアモルファスIn−Ga−Zn−O膜を形成する。
次いで、フォトリソグラフィー法、フッ酸を含むエッチング液を用いたウェットエッチング法によりシリコン窒化膜をパターニングし、エッチング停止層91を形成する。ここでは、エッチング停止層91の材料としてシリコン窒化膜を用いたが、これに代えて、シリコン酸化膜を用いても良いし、シリコン酸化膜/シリコン窒化膜を積層してなる積層膜を用いても良い。
【0068】
次いで、フォトリソグラフィー法、エッチング法によりIn−Ga−Zn−O膜をパターニングし、半導体層76を形成する。
次いで、例えばMo/Al/Mo等の導電膜を成膜し、フォトリソグラフィー法、エッチング法により上記の導電膜をパターニングし、ソース電極77、ソース・ドレイン電極78、ドレイン電極79を形成する。
次いで、プラズマCVD法により、第1保護膜85A(第2絶縁膜)となる膜厚150nmのシリコン窒化膜を成膜する。
【0069】
次いで、例えばMo/Al/Mo等の第3導電膜を成膜し、フォトリソグラフィー法、エッチング法により上記の第3導電膜をパターニングし、蓄積容量上部電極80および容量線67を形成する。
次いで、プラズマCVD法により、第2保護膜85Bとなるシリコン窒化膜を成膜する。
次いで、感光性のアクリル樹脂の塗布、露光を行い、平坦化膜92を形成するとともに、コンタクトホール81のうち、第2保護膜85Bが露出するまでの深さの部分を形成する。さらに、フォトリソグラフィー法、エッチング法により第2保護膜85B、第1保護膜85Aを選択的に除去し、ドレイン電極79表面に達するコンタクトホール81を形成する。
【0070】
最後に、スパッタ法により膜厚100nmのITOからなる透明導電膜を形成する。
次いで、フォトリソグラフィー法、ウェットエッチング法により透明導電膜をパターニングし、画素電極35を形成する。
以上の工程により、本実施形態の素子基板30が完成する。
【0071】
本実施形態において、蓄積容量71は、従来の特許文献1,2に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜、すなわち、ドレイン電極79の一部からなる蓄積容量下部電極80と、第1保護膜85Aと、蓄積容量上部電極80と、で構成されている。したがって、第1保護膜85Aの膜厚や比誘電率を適切に設定することで、蓄積容量71の特性を、第1TFT72、第2TFT73からなる選択トランジスター41の特性とは独立して設計することができる。すなわち、選択トランジスター41の特性に制約を受けることなく、十分な容量値を有する蓄積容量71を形成することができる。その結果、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【0072】
ここで、フィードスルー電圧について、図2、図7を参照しながら説明する。
TFTには、構造に起因する寄生容量が存在する。図2に破線のキャパシターの記号で表したものが寄生容量であり、ゲート電極とドレイン電極との重なり部分で形成されるゲート−ドレイン間寄生容量Cgd、TFTがオン状態のときにチャネル領域に形成される容量の約半分、等がそれに該当する。このとき、蓄積容量をCst、電気泳動素子容量をCepd、ゲート電圧のハイレベルをVgh、ローレベルをVglとすると、フィードスルー電圧ΔVgは、ゲート−ドレイン間寄生容量Cgdと画素容量Cpix(=Cgd+Cst+Cepd)との比を用いて、以下のように表される。
ΔVg=(Cgd/Cpix)×(Vgh−Vgl)
=(Cgd/(Cgd+Cst+Cepd))×(Vgh−Vgl) …(1)
【0073】
また、加工ばらつき等の製造ばらつきによってフィードスルー電圧ΔVgがΔVばらついた時の画素実効電圧VPIX−VCOMは、図8のように表すことができる。
画素実効電圧を数式で表すと、交流駆動の液晶表示装置の場合と直流駆動の電気泳動表示装置の場合とで異なり、それぞれ下記の(2)式、(3)式のようになる。
【0074】
【数1】
【0075】
(2)式、(3)式から明らかなように、液晶表示装置の場合、フィードスルー電圧ばらつきΔVがΔV<1のときは画素実効電圧への影響がほとんどない。これに対して、電気泳動表示装置の場合、±ΔVが画素実効電圧のばらつきに直接影響し、特に中間調表示の際に表示ムラとして認識されてしまう。したがって、表示の均一性を向上させるためには、フィードスルー電圧ばらつきΔVを低減することが重要である。
【0076】
そして、フィードスルー電圧ばらつきΔVを低減するためには、(1)式から、製造ばらつき等によるゲート−ドレイン間寄生容量Cgdのばらつきを抑制するだけでなく、蓄積容量Cstを大きくとることが有効である。
その点、本実施形態の電気泳動表示装置100においては、蓄積容量絶縁膜として膜厚150nmのシリコン窒化膜からなる第1保護膜85Aを用いたため、単位面積当たりの容量値を大きくでき、十分大きな蓄積容量を形成することができる。その結果、フィードスルー電圧ばらつきΔVを低減できるため、画素電位の変動が抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
なお、蓄積容量値にはドレイン電極79と蓄積容量上部電極80との重なり部分の面積が関係するため、ドレイン電極79と蓄積容量上部電極80とのアライメントばらつき等の加工ばらつきを極力低減できる設計を行うことが望ましい。
【0077】
次に、電気泳動表示装置の消費エネルギーについて説明する。
一般に、消費電力Pは、駆動周波数をf、容量をC、印加電圧をVとすると、P=fCV2で表され、消費電力Pの大半は、駆動周波数fが高く、印加電圧Vが大きいデータ線の駆動で占められる。電気泳動表示装置の駆動電圧は例えば15V程度と、液晶表示装置の5V程度と比べて大きいため、データ線駆動のための消費電力は液晶表示装置に比べて大きい。一方、消費エネルギーは消費電力と駆動時間との積で表され、表示の記憶性を有する電気泳動表示装置の場合、表示を維持するためのリフレッシュ駆動が不要である。そのため、書き換え頻度が少ない使い方においては、消費エネルギーは液晶表示装置よりも小さくできる。
【0078】
その点、本実施形態の電気泳動表示装置100においては、十分大きな蓄積容量を形成できるため、表示状態を変化させるのに必要な期間の画素電位を確実に保持できる。すなわち、蓄積容量を複数回書き込む必要がなく、1回の書き込みを行うだけで画素電位を確実に保持できる。したがって、画素電圧をリフレッシュするための駆動が必要ないため、データ線68を充電するためのエネルギーを低減でき、消費エネルギーを大きく低減することができる。
【0079】
さらに、本実施形態においては、第1TFT72、第2TFT73および蓄積容量71を覆うように第2保護膜85Bおよび平坦化膜92が形成され、これらの絶縁膜上に画素電極35が形成されている。第2保護膜85Bや平坦化膜92は蓄積容量71の構成要素ではないため、これらの膜、特に平坦化膜92は膜厚を厚くすることができる。例えば、平坦化膜92を厚く形成することによって基板上の段差が十分に埋められるので、素子基板30全体の平坦性を高めることができる。その結果、電気泳動表示装置100を作製する場合に、素子基板30と電気泳動素子32との密着性、あるいは素子基板30と対向基板31との密着性を高めることができ、信頼性の高い電気泳動表示装置を実現できる。
【0080】
また、平坦化膜92を厚くすることによって画素電極35の位置(基板表面からの高さ)をデータ線68や走査線66等の配線の位置から離すことができるため、画素電極35とこれら配線との間の寄生容量を低減できる。また、データ線68や走査線66等の配線の上方に画素電極35を配置でき、画素電極35によってこれらの配線を遮蔽できるため、配線からの漏れ電界を抑制でき、画素電位の変動を抑えて表示品位を高めることができる。
【0081】
さらに本実施形態では、第1,第2TFT72,73の半導体材料にIn−Ga−Zn−O等の透明酸化物半導体材料を用いたため、非単結晶シリコン材料を用いた場合と比べて、外光によるTFTのリーク電流を大幅に抑制できる。特に対向基板31にブラックマトリクス等の遮光部を設けない構成においても、外光によるリーク電流を抑制できるため、電気泳動表示装置用途の素子基板として好適である。
【0082】
[第2実施形態]
以下、本発明の第2実施形態について、図9〜図11を用いて説明する。
本実施形態の電気光学装置も、第1実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第1実施形態と同様であり、積層した2つの蓄積容量によって各画素の蓄積容量が構成されている点が異なる。
図9は本実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図10は図10のA−A’線に沿う断面図である。図11は同、電気泳動表示装置の各画素の等価回路図である。
図9〜図11において、第1実施形態で用いた図2、図5、図6と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【0083】
本実施形態の電気泳動表示装置においては、図11に示すように、各画素40Aが、互いに並列に接続された2つの蓄積容量71A,71Bを有している。第1蓄積容量71Aの一方の電極と第2蓄積容量71Bの一方の電極とが画素電極35と電気的に接続され、第1蓄積容量71Aの他方の電極が第1容量線67Aと電気的に接続され、第2蓄積容量71Bの他方の電極が第2容量線67Bと電気的に接続されている。
【0084】
図9に平面パターンで示したように、第1実施形態と同様、第1蓄積容量上部電極80Aと、走査線66と略平行に図9の横方向に延びる第1容量線67Aと、が一体に形成されている。また、本実施形態では、第1実施形態と異なり、第2蓄積容量下部電極80Bが、第1蓄積容量上部電極80Aおよびドレイン電極79と一部重なるように形成されている。また、走査線66と略平行に図9の横方向に延びる第2容量線67Bが配置されており、各画素40内には、第2蓄積容量下部電極80Bが第2容量線67Bと一体に形成されている。したがって、第1蓄積容量上部電極80Aとドレイン電極79とが重なる領域が第1蓄積容量71Aとなり、第2蓄積容量下部電極80Bとドレイン電極79とが重なる領域が第2蓄積容量71Bとなる。その他については、第1実施形態の図5と略同様である。なお、第1容量線67Aと第2容量線67Bとは、図示しない表示部5の外側で電気的に接続されており、同電位とされる。
【0085】
図10に素子基板30Bの断面構造を示したように、第3導電膜からなる第1蓄積容量上部電極80Aと、第1保護膜85Aからなる第1容量絶縁膜と、第1蓄積容量上部電極80Aと平面的に重なるドレイン電極79の一部とによって第1蓄積容量71Aが構成されている点は、第1実施形態と同様である。本実施形態では、第1蓄積容量71Aの下層側にさらに第2蓄積容量71Bが形成され、第2蓄積容量71Bの上に第1蓄積容量71Aが積層されている点が第1実施形態と異なっている。第2蓄積容量71Bは、ゲート電極74,75および走査線66と同層の第1導電膜からなる第2蓄積容量下部電極80Bと、ドレイン電極79の一部と、第2蓄積容量下部電極80Bとドレイン電極79の一部とによって挟持されて第2蓄積容量絶縁膜として機能するゲート絶縁膜83とによって構成されている。その他については、第1実施形態の図6と略同様である。
【0086】
本実施形態における各種膜の材料や膜厚等は第1実施形態と同様である。また、製造プロセスも第1実施形態と同様であり、ゲート電極74,75および走査線66の形成工程で第2蓄積容量下部電極80Bを同時に形成すれば良いため、フォトマスクのみを設計変更すれば良く、製造工程が増えることはない。
【0087】
本実施形態においては、第2蓄積容量71B上に第1蓄積容量71Aが積層され、これら2つの蓄積容量71A,71Bの容量値の合計が画素全体の蓄積容量値となる。したがって、第1実施形態の構成と比較して、蓄積容量の占有面積を大きくすることなく、より大きな容量値を得ることができる。その結果、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【0088】
また本実施形態の場合、ドレイン電極79が画素電極35と電気的に接続され、第1蓄積容量上部電極80Aが第1容量線67Aと電気的に接続され、第2蓄積容量下部電極80Bが第2容量線67Bと電気的に接続されている。この構成によれば、双方の蓄積容量71A,71Bの電極として機能するドレイン電極79と、画素電極35とを電気的に接続するためのコンタクトホール81が一つで済むため、その分だけ蓄積容量の面積を大きく取れ、大きな容量値を得ることができる。
【0089】
[第3実施形態]
以下、本発明の第3実施形態について、図12〜図14を用いて説明する。
本実施形態の電気光学装置も、第1、第2実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第2実施形態と同様であり、積層した2つの蓄積容量によって各画素の蓄積容量が構成されている。
図12は本実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図13は図12のA−A’線に沿う断面図である。図14は同、電気泳動表示装置の各画素の等価回路図である。
図12〜図14において、第1実施形態で用いた図2、図5、図6と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【0090】
本実施形態の電気泳動表示装置においては、図14に示すように、各画素40Aが、互いに並列に接続された2つの蓄積容量71A,71Bを有している。第1蓄積容量71Aの一方の電極と第2蓄積容量71Bの一方の電極とが画素電極35と電気的に接続され、第1蓄積容量71Aの他方の電極と第2蓄積容量71Bの他方の電極とが容量線67と電気的に接続されている。
【0091】
本実施形態の素子基板30Cにおいては、図12に平面パターンで示すように、第2実施形態と異なり、ドレイン電極79Cとは別個に第1蓄積容量下部電極93が形成されている。また、ドレイン電極79Cと画素電極35とを電気的に接続するためのコンタクトホール94A、第1蓄積容量上部電極80Aと画素電極35とを電気的に接続するためのコンタクトホール94B、第2蓄積容量下部電極80Bと画素電極35とを電気的に接続するためのコンタクトホール94Cの3個のコンタクトホールが平坦化膜92の開口部92A内に設けられている。また、データ線68と略平行に図12の縦方向に延びる容量線67と、第1蓄積容量下部電極93と、が一体に形成されている。その他については、第2実施形態の図9と略同様である。
【0092】
図13に素子基板30Cの断面構造を示したように、第1蓄積容量71A、第2蓄積容量71Bからなる2段の蓄積容量が、第1蓄積容量上部電極80A、第1蓄積容量下部電極93(第2蓄積容量上部電極を兼ねる)、第1蓄積容量下部電極80Bの3層の電極で構成されている。そして、これら電極間の接続構造が第2実施形態と異なっている。すなわち、第2実施形態では、3層の電極のうち、中間の電極が画素電極35と電気的に接続され、上層と下層の2層の電極がそれぞれ別の容量線67A,67Bと電気的に接続されていた。これに対して、本実施形態では、上層の第1蓄積容量上部電極80Aが画素電極35と電気的に接続され、下層の第2蓄積容量下部電極80Bが画素電極35と電気的に接続され、第1蓄積容量下部電極93が容量線67と電気的に接続されている。言い換えると、画素電極35を中継層として第1蓄積容量上部電極80Aと第2蓄積容量下部電極80Bとが互いに電気的に接続され、第1蓄積容量下部電極93が容量線67と電気的に接続されている。
【0093】
上記の接続構造を実現するため、第2保護膜85Bと第1保護膜85Aとを貫通してドレイン電極79Cに達し、ドレイン電極79Cと画素電極35とを電気的に接続するコンタクトホール94A、第2保護膜85Bと第1保護膜85Aとゲート絶縁膜83を貫通して第2蓄積容量下部電極80Bに達し、第2蓄積容量下部電極80Bと画素電極35とを電気的に接続するコンタクトホール94C、第2保護膜85Bを貫通して第1蓄積容量上部電極80Aに達し、第1蓄積容量上部電極80Aと画素電極35とを電気的に接続するコンタクトホール94B、がそれぞれ形成されている。その他については、第2実施形態の図10と略同様である。
【0094】
第2実施形態と同様、本実施形態における各種膜の材料や膜厚等は第1実施形態と同様である。また、製造プロセスも第1実施形態と同様であり、構成要素として第2蓄積容量電極80Bが増えているが、ゲート電極74,75および走査線66の形成工程で第2蓄積容量電極80Bを同時に形成すれば良いため、フォトマスクのみを設計変更すれば良く、製造工程が増えることはない。
【0095】
本実施形態においては、第2蓄積容量71B上に第1蓄積容量71Aが積層され、これら2つの蓄積容量71A,71Bの容量値の合計が画素全体の蓄積容量値となる。したがって、第1実施形態の構成と比較して、蓄積容量の占有面積を大きくすることなく、より大きな容量値を得ることができる。その結果、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【0096】
また本実施形態の構成によれば、ドレイン電極79C、画素電極35、第1蓄積容量上部電極80A、第2蓄積容量下部電極80Bを相互に接続するコンタクトホールがコンタクトホール94A,94B,94Cであり、全部で3個必要になるが、第2実施形態と異なり、1つの画素に対して容量線が1本で済むため、配線の設計の自由度を高められる。
【0097】
なお、本実施形態では、画素電極35を中継層として第1蓄積容量上部電極80Aと第2蓄積容量下部電極80Bとを相互に接続したが、必ずしも画素電極35を中継層とする必要はない。例えば、第1蓄積容量上部電極80Aを構成する第3導電膜を成膜する前にコンタクトホール形成工程を追加し、第1保護膜85A、ゲート絶縁膜83を貫通して第2蓄積容量下部電極80Bに達するコンタクトホールを形成した後、第3導電膜を成膜し、この第3導電膜を中継層としても良い。
【0098】
[第4実施形態]
以下、本発明の第4実施形態について、図15を用いて説明する。
本実施形態の電気光学装置も、第1〜第3実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第2、第3実施形態と同様であり、積層した2つの蓄積容量によって各画素の蓄積容量が構成されている。また、容量電極の接続構造も第2実施形態と同様であり、TFTの構成が第2実施形態と異なるのみである。
図15は本実施形態の電気泳動表示装置における素子基板の断面図である。
図15において、第2実施形態で用いた図11と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【0099】
本実施形態の素子基板30Dにおいては、図15に示すように、ゲート絶縁膜83上にソース電極77Dおよびドレイン電極79Dが形成され、半導体層76Dの一部がソース電極77Dおよびドレイン電極79Dの上に乗り上げるように形成されている。すなわち、本実施形態のTFT72Dは、第1〜第3実施形態のTFTと異なり、ボトムコンタクト型のTFTである。本実施形態の場合も第1〜第3実施形態と同様、半導体層76Dには、In−Ga−Zn−O等の透明酸化物半導体材料が用いられている。その他の構成は第2実施形態と同様である。
【0100】
上記の素子基板30Dを製造する際には、基板本体82の一面にゲート電極74および走査線66、第2蓄積容量下部電極80Bを形成した後、ゲート絶縁膜83となる膜厚400nmのシリコン窒化膜(第1絶縁膜)を成膜する。
次いで、例えばMo/Al/Mo等の導電膜を成膜し、フォトリソグラフィー法、エッチング法により上記の導電膜をパターニングし、ソース電極77D、ドレイン電極79D等を形成する。
【0101】
次いで、半導体層76DとなるIn−Ga−Zn−O膜を成膜する。In−Ga−Zn−O膜については、InGaZnO4ターゲットを用いたスパッタ法により、組成比がIn:Ga:Zn=1:1:1のアモルファスIn−Ga−Zn−O膜を形成する。
次いで、フォトリソグラフィー法、エッチング法によりIn−Ga−Zn−O膜をパターニングし、半導体層76Dを形成する。
以下の工程は第1〜第3実施形態と同様であり、第1保護膜85A、第1蓄積容量上部電極80A、第2保護膜85B、平坦化膜92を形成した後、画素電極35を形成する。
以上の工程により、本実施形態の素子基板30Dが完成する。
【0102】
本実施形態においても、十分な蓄積容量を形成したことでフィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第1〜第3実施形態と同様の効果を得ることができる。
また、本実施形態の製造プロセスによれば、半導体層76Dの形成前にソース電極77D、ドレイン電極79Dが形成されているため、半導体層76Dがエッチングダメージを受けることがない。そのため、第1〜第3実施形態のようなエッチング停止層を形成することなく、簡素な製造プロセスで電気的特性に優れたTFTを形成できる。
また、In−Ga−Zn−O等の透明酸化物半導体TFTの採用により、外光によるTFTのリーク電流を大幅に抑制できる、という効果が得られるのは第1〜第3実施形態と同様である。
【0103】
[第5実施形態]
以下、本発明の第5実施形態について、図16を用いて説明する。
本実施形態の電気光学装置も、第1〜第4実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第2〜第4実施形態と同様であり、積層した2つの蓄積容量によって各画素の蓄積容量が構成されている。また、容量電極の接続構造は第2、第4実施形態と同様であり、TFTの構成が第2、第4実施形態と異なるのみである。
図16は本実施形態の電気泳動表示装置における素子基板の断面図である。
図16において、第2実施形態で用いた図10と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【0104】
本実施形態の素子基板30Eにおいては、図16に示すように、半導体層76の両端に、半導体材料中にリン等のN型不純物が導入されたN+半導体層84が形成されている。各N+半導体層84は、それぞれソース領域、ドレイン領域として機能する。本実施形態で用いるTFTは、いわゆるバックチャネルエッチ型と呼ばれるものである。半導体層76およびN+半導体層84の材料としては、例えば膜厚150nmのアモルファスシリコンが用いられる。その他、多結晶シリコン等の非単結晶シリコン材料、酸化物半導体材料、透明酸化物半導体材料、有機物半導体材料、等を用いることができる。半導体層76に有機物半導体材料を用いる場合には、ゲート絶縁膜83(第1絶縁膜)にも有機絶縁材料を用いることが望ましい。
【0105】
以下、上記構成の素子基板30Eを製造する際には、基板本体82の一面に走査線66およびゲート電極74、第2蓄積容量下部電極80Bを形成した後、プラズマCVD法により、ゲート絶縁膜83(第1絶縁膜)となる膜厚400nmのシリコン窒化膜、半導体層76となる膜厚150nmのノンドープのアモルファスシリコン膜、N+半導体層84となる膜厚50nmのリンをドープしたアモルファスシリコン膜の3層を、チャンバーの真空を破らずに連続成膜する。本実施形態のTFT72Eは逆スタガー型であり、特にゲート絶縁膜83とチャネル領域となる半導体層76とを連続成膜することにより清浄な界面が得られ、TFT特性の再現性や安定性が向上する。
【0106】
次いで、フォトリソグラフィー法、エッチング法により、前工程で成膜した3層のうち、ゲート絶縁膜83を残してノンドープアモルファスシリコン膜、リンドープアモルファスシリコン膜を選択的にパターニングし、半導体層76およびN+半導体層84を形成する。本工程でのエッチングは、SF6を含むエッチングガスを用いたドライエッチングを採用する。このとき、プラズマモードを用いることによってゲート絶縁膜83へのダメージを最小限に抑えることが望ましい。
【0107】
次いで、スパッタ法により下層側から膜厚5nmのMo、膜厚150nmのAl、膜厚50nmのMoの金属積層膜からなる第2導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第2導電膜をパターニングし、ソース電極77、ドレイン電極79を形成する。
次いで、ドライエッチング法により、TFT72Eのソース電極77−ドレイン電極79間にあるN+半導体層84を選択的に除去し、ソース領域とドレイン領域とを分離する。
【0108】
次いで、プラズマCVD法により、第1保護膜85A(第2絶縁膜)となる膜厚150nmのシリコン窒化膜を成膜する。
次いで、例えば第2導電膜と同様の金属積層膜からなる第3導電膜をスパッタ法により形成した後、フォトリソグラフィー法、エッチング法により第3導電膜をパターニングし、第1蓄積容量上部電極80Aを形成する。
以下は第1実施形態と同様である。
【0109】
本実施形態においても、十分な蓄積容量を形成したことでフィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第1〜第4実施形態と同様の効果を得ることができる。
【0110】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば上記実施形態では、アモルファスシリコンTFT、透明酸化物半導体TFTを用いた例を挙げたが、有機TFT、多結晶シリコンTFT等を用いても良い。なお、酸化物半導体TFTはアモルファスシリコンに比べて移動度が高く、TFTを小型化できるため、ゲート−ドレイン間寄生容量を小さくでき、フィードスルー電圧ばらつきを小さくできる点で好適である。
その他、電気泳動表示装置の各部材の材料、膜厚、形状、製法等の具体的な構成については、上記実施形態に限らず、適宜変更が可能である。
【0111】
また、上記実施形態では、アクティブマトリクス型電気泳動表示装置の例を挙げたが、本発明をアクティブマトリクス型液晶表示装置等の他の電気光学装置に適用しても良い。例えば反射型液晶表示装置に適用した場合には、蓄積容量が大きいため、書き込み周波数を低くしても画素電位の保持率を高くすることができ、フリッカーを抑制しつつ、消費電力を低減できる、という効果が得られる。
【0112】
さらに、本発明は、容量密度を高めるための他の技術と組み合わせると、より効果的である。例えば、ゲート絶縁膜のうち、蓄積容量を形成する領域だけを薄膜化しても良い。この構成によれば、TFTの耐圧を確保し、漏れ電流を抑制しつつ、消費電力の低減を図ることができる。具体的に、ゲート絶縁膜を薄膜化する方法としては、ゲート絶縁膜を2層構造とし、第1のゲート絶縁膜を全面に形成した後、蓄積容量形成領域の第1のゲート絶縁膜を除去し、第2のゲート絶縁膜を全面に形成する方法を挙げることができる。この方法によれば、蓄積容量形成領域におけるゲート絶縁膜全体の膜厚ばらつきが第2のゲート絶縁膜の成膜ばらつきのみとなるので、1層のゲート絶縁膜を途中までエッチングして薄膜化する方法よりも、膜厚ばらつきを小さくできる。
【0113】
[電子機器]
次に、上記実施形態の電気泳動表示装置100を、電子機器に適用した場合について説明する。
図17は、腕時計1000の正面図である。腕時計1000は、時計ケース1002と、時計ケース1002に連結された一対のバンド1003とを備えている。
時計ケース1002の正面には、上記各実施形態の電気泳動表示装置からなる表示部1005と、秒針1021と、分針1022と、時針1023とが設けられている。時計ケース1002の側面には、操作子としての竜頭1010と操作ボタン1011とが設けられている。竜頭1010は、ケース内部に設けられる巻真(図示は省略)に連結されており、巻真と一体となって多段階(例えば2段階)で押し引き自在、かつ、回転自在に設けられている。表示部1005では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【0114】
図18は電子ペーパー1100の構成を示す斜視図である。電子ペーパー1100は、上記実施形態の電気泳動表示装置を表示領域1101に備えている。電子ペーパー1100は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体1102を備えて構成されている。
【0115】
図19は、電子ノート1200の構成を示す斜視図である。電子ノート1200は、上記の電子ペーパー1100が複数枚束ねられ、カバー1201に挟まれているものである。カバー1201は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【0116】
以上の腕時計1000、電子ペーパー1100、および電子ノート1200によれば、本発明に係る電気泳動表示装置が採用されているので、長期にわたって優れた信頼性が得られる表示手段を備えた電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気光学装置は好適に用いることができる。
【符号の説明】
【0117】
30,30B,30C,30D,30E…素子基板(電気光学装置用基板)、35…画素電極、40,40A…画素、41…選択トランジスター(画素スイッチング素子)、66…走査線、67…容量線、67A…第1容量線、67B…第2容量線、68…データ線、71…蓄積容量、71A…第1蓄積容量、71B…第2蓄積容量、74,75…ゲート電極、76,76D…半導体層、77,77D…ソース電極、79,79C,79D…ドレイン電極(第1蓄積容量下部電極兼第2蓄積容量上部電極)、80…蓄積容量上部電極、80A…第1蓄積容量上部電極、80B…第2蓄積容量下部電極、83…ゲート絶縁膜、85A…第1保護膜、85B…第2保護膜(第3絶縁膜)、91…エッチング停止層、92…平坦化膜(第3絶縁膜)、93…第1蓄積容量下部電極、100…電気泳動表示装置、1000…腕時計(電子機器)、1100…電子ペーパー(電子機器)、1200…電子ノート(電子機器)。
【特許請求の範囲】
【請求項1】
基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、
前記複数の画素の各々が、画素スイッチング素子と画素電極と第1蓄積容量とを備えた電気光学装置用基板であって、
前記画素スイッチング素子が、前記基板本体上に形成された第1導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第1絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第2導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第2導電膜からなるドレイン電極と、を備え、
前記第1蓄積容量が、前記第2導電膜からなる第1蓄積容量下部電極と、少なくとも前記第1蓄積容量下部電極を覆うように形成された第2絶縁膜からなる第1蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第1蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第1蓄積容量下部電極と重なるように形成された第3導電膜からなる第1蓄積容量上部電極と、から構成され、
前記画素スイッチング素子および前記第1蓄積容量の少なくとも一部を覆うように第3絶縁膜が形成され、前記第3絶縁膜上に前記画素電極が形成されていることを特徴とする電気光学装置用基板。
【請求項2】
前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第1蓄積容量と重なるように形成された第2蓄積容量を備え、
前記第2蓄積容量が、前記第1導電膜からなる第2蓄積容量下部電極と、少なくとも前記第2蓄積容量下部電極を覆うように形成された前記第1絶縁膜からなる第2蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第2蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第2蓄積容量下部電極と重なるように形成され、前記第1蓄積容量下部電極として前記第1蓄積容量と兼用で用いられる第2蓄積容量上部電極と、から構成されていることを特徴とする請求項1に記載の電気光学装置用基板。
【請求項3】
前記第1蓄積容量下部電極が前記画素電極と電気的に接続され、前記第1蓄積容量上部電極が第1容量線と電気的に接続されるとともに、前記第2蓄積容量下部電極が前記第1容量線と異なる第2容量線と電気的に接続されたことを特徴とする請求項2に記載の電気光学装置用基板。
【請求項4】
前記第1蓄積容量上部電極が前記画素電極と電気的に接続されるとともに、前記第2蓄積容量下部電極が前記画素電極と電気的に接続され、前記第1蓄積容量下部電極が容量線と電気的に接続されたことを特徴とする請求項2に記載の電気光学装置用基板。
【請求項5】
前記第2絶縁膜の膜厚が前記第1絶縁膜の膜厚よりも薄いことを特徴とする請求項1ないし4のいずれか一項に記載の電気光学装置用基板。
【請求項6】
前記ソース電極の一部および前記ドレイン電極の一部が前記半導体層の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されていることを特徴とする請求項1ないし5のいずれか一項に記載の電気光学装置用基板。
【請求項7】
前記半導体層のチャネル領域の上方にあたる領域にエッチング停止層が設けられたことを特徴とする請求項6に記載の電気光学装置用基板。
【請求項8】
前記半導体層の一部が前記ソース電極の上および前記ドレイン電極の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されていることを特徴とする請求項1ないし5のいずれか一項に記載の電気光学装置用基板。
【請求項9】
前記半導体層が非単結晶シリコンからなることを特徴とする請求項1ないし8のいずれか一項に記載の電気光学装置用基板。
【請求項10】
前記半導体層が酸化物半導体材料からなることを特徴とする請求項1ないし8のいずれか一項に記載の電気光学装置用基板。
【請求項11】
前記半導体層が透明酸化物半導体材料からなることを特徴とする請求項1ないし8のいずれか一項に記載の電気光学装置用基板。
【請求項12】
前記半導体層が有機物半導体材料からなることを特徴とする請求項1ないし8のいずれか一項に記載の電気光学装置用基板。
【請求項13】
一対の基板と、前記一対の基板の間に挟持された電気光学材料層と、を備え、
前記一対の基板のうちの一方の基板が、請求項1ないし12のいずれか一項に記載の電気光学装置用基板であることを特徴とする電気光学装置。
【請求項14】
請求項13に記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項1】
基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、
前記複数の画素の各々が、画素スイッチング素子と画素電極と第1蓄積容量とを備えた電気光学装置用基板であって、
前記画素スイッチング素子が、前記基板本体上に形成された第1導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第1絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第2導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第2導電膜からなるドレイン電極と、を備え、
前記第1蓄積容量が、前記第2導電膜からなる第1蓄積容量下部電極と、少なくとも前記第1蓄積容量下部電極を覆うように形成された第2絶縁膜からなる第1蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第1蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第1蓄積容量下部電極と重なるように形成された第3導電膜からなる第1蓄積容量上部電極と、から構成され、
前記画素スイッチング素子および前記第1蓄積容量の少なくとも一部を覆うように第3絶縁膜が形成され、前記第3絶縁膜上に前記画素電極が形成されていることを特徴とする電気光学装置用基板。
【請求項2】
前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第1蓄積容量と重なるように形成された第2蓄積容量を備え、
前記第2蓄積容量が、前記第1導電膜からなる第2蓄積容量下部電極と、少なくとも前記第2蓄積容量下部電極を覆うように形成された前記第1絶縁膜からなる第2蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第2蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第2蓄積容量下部電極と重なるように形成され、前記第1蓄積容量下部電極として前記第1蓄積容量と兼用で用いられる第2蓄積容量上部電極と、から構成されていることを特徴とする請求項1に記載の電気光学装置用基板。
【請求項3】
前記第1蓄積容量下部電極が前記画素電極と電気的に接続され、前記第1蓄積容量上部電極が第1容量線と電気的に接続されるとともに、前記第2蓄積容量下部電極が前記第1容量線と異なる第2容量線と電気的に接続されたことを特徴とする請求項2に記載の電気光学装置用基板。
【請求項4】
前記第1蓄積容量上部電極が前記画素電極と電気的に接続されるとともに、前記第2蓄積容量下部電極が前記画素電極と電気的に接続され、前記第1蓄積容量下部電極が容量線と電気的に接続されたことを特徴とする請求項2に記載の電気光学装置用基板。
【請求項5】
前記第2絶縁膜の膜厚が前記第1絶縁膜の膜厚よりも薄いことを特徴とする請求項1ないし4のいずれか一項に記載の電気光学装置用基板。
【請求項6】
前記ソース電極の一部および前記ドレイン電極の一部が前記半導体層の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されていることを特徴とする請求項1ないし5のいずれか一項に記載の電気光学装置用基板。
【請求項7】
前記半導体層のチャネル領域の上方にあたる領域にエッチング停止層が設けられたことを特徴とする請求項6に記載の電気光学装置用基板。
【請求項8】
前記半導体層の一部が前記ソース電極の上および前記ドレイン電極の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されていることを特徴とする請求項1ないし5のいずれか一項に記載の電気光学装置用基板。
【請求項9】
前記半導体層が非単結晶シリコンからなることを特徴とする請求項1ないし8のいずれか一項に記載の電気光学装置用基板。
【請求項10】
前記半導体層が酸化物半導体材料からなることを特徴とする請求項1ないし8のいずれか一項に記載の電気光学装置用基板。
【請求項11】
前記半導体層が透明酸化物半導体材料からなることを特徴とする請求項1ないし8のいずれか一項に記載の電気光学装置用基板。
【請求項12】
前記半導体層が有機物半導体材料からなることを特徴とする請求項1ないし8のいずれか一項に記載の電気光学装置用基板。
【請求項13】
一対の基板と、前記一対の基板の間に挟持された電気光学材料層と、を備え、
前記一対の基板のうちの一方の基板が、請求項1ないし12のいずれか一項に記載の電気光学装置用基板であることを特徴とする電気光学装置。
【請求項14】
請求項13に記載の電気光学装置を備えたことを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2011−221099(P2011−221099A)
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願番号】特願2010−87244(P2010−87244)
【出願日】平成22年4月5日(2010.4.5)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願日】平成22年4月5日(2010.4.5)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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