電気回路

【課題】本発明は、端子数を低減した電気回路を提供することを目的とする。
【解決手段】第一回路と、該第一回路に接続された第一端子と、該第一回路と同時使用されない第二回路と、該第二回路に接続された第二端子と、該第一回路および該第二回路に接続された第三端子と、該第一回路および該第二回路に印加される電源電圧と所定の基準電圧とを比較し、該電源電圧と該基準電圧の大小に応じて該第一回路または該第二回路のいずれか一方を停止させる切り替え手段とを備える。そして、該切り替え手段により該第一回路を停止させた場合には該第二回路が該第二端子と該第三端子により信号の入出力を行い、該切り替え手段により該第二回路を停止させた場合には該第一回路が該第一端子と該第三端子により信号の入出力を行うことを特徴とする。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能の異なる複数の回路を備えた電気回路に関する。
【背景技術】
【０００２】
たとえばＡＳＩＣなどの電気回路は、外部と接続するための端子を有する。電気回路が備える端子の数は可能な限り低減することが要求されている。端子数削減は、電気回路の小型化や、モールドパッケージへのアセンブリ容易化のために要求されるものである。ここで、アセンブリ容易化とは電気回路を規定のパッケージに収容することをいう。なお、以下の特許文献１−５には端子数の削減などについての記載がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２６２６９号公報
【特許文献２】特開２００３−１５２５５０号公報
【特許文献３】特開昭６０−３５８２３号公報
【特許文献４】特開平７−７８８７６号公報
【特許文献５】特開平１０−２５４８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１１を参照して周知の電気回路について説明する。図１１に示す電気回路１００はバッファ回路１０２とオペアンプ１０４を備える。バッファ回路１０２は入力端子１０６と出力端子１０８を備える。オペアンプ１０４は入力端子１１０と出力端子１１２を備える。電気回路１００は上述の４端子を備える。ここで、バッファ回路１０２はＡＳＩＣの特性調整時に使用するのみで、調整後には使用しない。つまり、電気回路１００は４端子を常設する必要はない。このように、周知の電気回路では、各回路に必要な端子がそのまま電気回路の端子として配置されていた。そして、端子数が多くなり電気回路の小型化やアセンブリ容易化ができない問題があった。
【０００５】
図１１に記載される４端子の場合に限らず、電気回路を構成する各回路が必要とする端子をそのまま使用した場合にも同様の問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、電気回路の端子数を抑制し、小型化、アセンブリ容易化ができる電気回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願の発明にかかる電気回路は、第一回路と、該第一回路に接続された第一端子と、該第一回路と同時使用されない第二回路と、該第二回路に接続された第二端子と、該第一回路および該第二回路に接続された第三端子と、該第一回路および該第二回路に印加される電源電圧と所定の基準電圧とを比較し、該電源電圧と該基準電圧の大小に応じて該第一回路または該第二回路のいずれか一方を停止させる切り替え手段とを備える。そして、該切り替え手段により該第一回路を停止させた場合には該第二回路が該第二端子と該第三端子により信号の入出力を行い、該切り替え手段により該第二回路を停止させた場合には該第一回路が該第一端子と該第三端子により信号の入出力を行うことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、電気回路の端子数を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】実施形態１の電気回路のブロック図である。
【図２】第一回路と第二回路の切り替えの際の各端子の機能を説明する表である。
【図３】実施形態１の電気回路の回路図である。
【図４】各端子の波形などを説明する図である。
【図５】実施形態２の電気回路のブロック図である。
【図６】第一回路と第二回路の切り替えの際の各端子の機能を説明する表である。
【図７】実施形態２の電気回路の回路図である。
【図８】各端子の波形などを説明する図である。
【図９】第一回路を停止するスイッチの配置を変更した変形例を説明する回路図である。
【図１０】第一回路の出力端子が複数である場合の変形例を説明する回路図である。
【図１１】周知の電気回路を説明する図である。
【発明を実施するための形態】
【００１０】
実施の形態１
本実施形態は図１乃至図４を参照して説明する。なお、同一又は対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある。他の実施形態でも同様である。
【００１１】
図１は本実施形態の電気回路１０のブロック図である。電気回路１０は第一回路１２と第二回路１４を備える。第一回路１２はバッファ回路であり、第二回路１４はオペアンプである。第一回路１２と第二回路１４は同時使用されない。第一回路１２は第一端子１６を備える。第二回路１４は第二端子１８を備える。さらに、第一回路１２および第二回路１４にはスイッチ２２を介して第三端子２０が接続される。第一端子１６、第二端子１８、第三端子２０は図１においてそれぞれＯＵＴ、ＯＰＩＮ、ＩＮ／ＯＰＯＵＴと記載されている。
【００１２】
スイッチ２２の切り替えはコンパレータ３０の出力により制御される。コンパレータ３０は電源電圧（ＶＣＣ）を抵抗２４（Ｒ１）抵抗２６（Ｒ２）で分圧したＶＲ電位(ＶＲ)と基準電位２８（ＶＲｅｆ）を比較する。ここで、ＶＲ電位とは抵抗２４と抵抗２６の間の点の電位である。ＶＲ電位はＲ１／Ｒ２とＶＣＣの積で求めることができる。なお、図１から自明なとおり基準電位２８は電源電位に依存しない。そのため、スイッチ２２の切り替えは電源電位の変動によりもたらされる。
【００１３】
図２はスイッチ２２による切り替えを説明する図である。ＶＲ電位が基準電位２８より低いとき、すなわちＶＲ＜ＶＲｅｆであるときは、スイッチ２２により第一回路１２が停止され第二回路１４を使用する。このとき、第二端子１８と第三端子２０が使用される。一方、ＶＲ電位が基準電位２８より高いとき、すなわちＶＲ＞ＶＲｅｆであるときは、スイッチ２２により第二回路１４が停止され第一回路１２を使用する。このとき、第一端子１６と第三端子２０が使用される。
【００１４】
図３は電気回路１０の回路図である。図３の電気回路１０では定電流回路４０をさらに備える。また、図１のスイッチ２２は図３においてはスイッチ４２、スイッチ４４、スイッチ４６に相当する。スイッチ４２、４４、４６はいずれもコンパレータ３０の出力によりオンオフが制御される。また、スイッチ４２、４４、４６はいずれもＮＰＮトランジスタを用いる。以後、図３の電気回路の回路動作について説明する。この説明は端子波形などを説明する図４を参照すると理解しやすい。
【００１５】
ＶＲ＜ＶＲｅｆである場合は、スイッチ４２はオン状態（Ｈｉ)とされる。そしてスイッチ４４、４６はオフ状態(Ｌｏｗ）とされる。スイッチ４２がオン状態であるからスイッチ４２のコレクタ電位がＬｏ固定となり第一端子１６への出力を遮断する。よってＶＲ＜ＶＲｅｆである場合は、スイッチ４２により第一回路１２が停止される。そして、第二端子１８の入力が第三端子２０から出力される。つまり、ＶＲ＜ＶＲｅｆである場合は第二回路１４が使用される。
【００１６】
ＶＲ＞ＶＲｅｆである場合は、スイッチ４２はオフ状態とされる。そしてスイッチ４４、４６はオン状態とされる。よってスイッチ４２がＨｉインピーダンス状態となり第一回路１２が使用できる。スイッチ４４がオン状態であるからスイッチ４４のコレクタ電位がＬｏ固定となる。よって第二回路１４の後段の定電流回路が停止する。また、スイッチ４６がオフ状態であるからスイッチ４６のコレクタ電位がＬｏ固定となる。よって定電流回路４０が停止する。ゆえに、ＶＲ＞ＶＲｅｆである場合は、スイッチ４４、４６により第二回路１４が停止される。そして、第三端子２０の入力が第一端子１６から出力される。つまり、ＶＲ＞ＶＲｅｆである場合は第一回路１２が使用される。
【００１７】
本実施形態の電気回路１０は第三端子２０を第一回路１２の入力及び第二回路１４の出力に用いるため端子数を低減できる。よって電気回路１０の小型化、アセンブリ容易化ができる。
【００１８】
本実施形態は、第一回路１２利用時と第二回路１４利用時の電源電圧ＶＣＣが異なることを第一回路１２と第二回路１４の切り替えに活用することが特徴である。これにより、同時使用することのない端子については共用化し電気回路の小型化、アセンブリ容易化を行うことができる。
【００１９】
実施の形態２
本実施形態は第一回路の出力端子が２以上である場合にも端子数を低減できる電気回路に関する。本実施形態は図５乃至図８を参照して説明する。
【００２０】
図５は本実施形態の電気回路６０のブロック図である。本実施形態の電気回路６０は第一回路５４と第二回路１４のいずれか一方を利用し、これらを同時使用することはない。本実施形態の第一回路５４は、第一端子１６に加えて第四端子５６を備える点が実施形態１と相違する。図５において第一端子１６はＯＵＴ１、第四端子５６はＯＵＴ２と記載されている。さらに、第一端子１６と第四端子５６を切り替えるスイッチ５２を備える。スイッチ５２はコンパレータ５０の出力により切り替えられる。コンパレータ５０は、実施形態１で説明したコンパレータ３０と同様に、抵抗により分圧された電源電圧ＶＣＣと基準電位２８（ＶＲｅｆ）を比較しスイッチ５２を切り替える。なお、図５に示すように、抵抗により分圧された電圧は、ＶＲ１とＶＲ２の２箇所から取り出される。
【００２１】
図６はスイッチ５２による切り替えを説明する図である。ＶＲ１電位が基準電位２８より低いとき、すなわちＶＲ１＜ＶＲｅｆであるときは、スイッチ２２が第一回路５４を停止する。よって第二端子１８および第三端子２０を用いて第二回路１４が使用される。次に、ＶＲ２＜ＶＲｅｆ＜ＶＲ１の場合には第一回路５４が使用される。具体的には、第一端子１６と第三端子２０が導通する。次に、ＶＲｅｆ＜ＶＲ２の場合には第一回路５４が使用される。具体的には第四端子５６と第三端子２０が導通する。
【００２２】
図７は電気回路６０の回路図である。図５におけるスイッチ５２は回路図７では、コンパレータ３０およびコンパレータ５０の出力を入力とするＸＮＯＲゲート６４を有する。また、２つのトランジスタからなるスイッチ６２を有する。図８には本実施形態の電気回路６０の端子波形などを示す。図８から、電源電圧ＶＣＣに応じて第三端子２０（ＩＮ／ＯＰＯＵＴ）の信号が変化することがわかる。図７の電気回路６０では電源電圧ＶＣＣを３つの抵抗で分圧しＶＲ１、ＶＲ２で表される電圧を生成している。そして、コンパレータ５０、コンパレータ３０はＶＲ１、ＶＲ２をＶＲｅｆと比較し出力することで回路の切り替えが行われる。
【００２３】
本実施形態では、第一回路の出力端子数が増大したときにはコンパレータとスイッチを新たに設ける。これにより、第一回路用の入力端子数を増大させることなく第一回路の出力端子数を増加できる。よって電気回路６０の端子数増大を抑制できる。なお、本実施形態で第一回路の出力端子数は２であるが、出力端子数が３以上であっても同様に対応できる。
【００２４】
実施形態１、２で説明した本発明は様々な変形が可能である。
たとえば、ここまでの実施形態におけるスイッチはＮＰＮトランジスタを備えることとしたが、本発明はこれに限定されない。たとえば、図７に記載されるスイッチ６２、４４、４６を構成するトランジスタはＭＯＳトランジスタとしても良い。ＮＰＮトランジスタに代えてＭＯＳトランジスタを用いることにより電気回路６０を小型化できる。よってチップサイズを縮小できる。
【００２５】
たとえば、図３の構成のインバータ回路４１を省略することとしても良い。具体的には、図９に示すようにスイッチ４２を第三端子２０と接続するように配置しても良い。図９の構成では、スイッチ４２を第一回路１２の前段に配置している。スイッチ４２が第一回路のトランジスタＱ１と接続され、第一回路の停止を可能としている。これにより図３におけるインバータ回路４１を省略できるため、電気回路１０を更に小型化できる。
【００２６】
図９のように第一回路１２を停止させるスイッチ４２を第三端子２０と接続する構成は、第一回路１２の出力端子が複数の場合にも応用できる。そのような例は図１０に示されている。図１０では本実施形態と同様に、コンパレータ５０が追加されて出力端子５６（第四端子５６）の増加に対応できる。また、スイッチ６２は２つのトランジスタで構成されることになる。
【符号の説明】
【００２７】
１０電気回路、１２第一回路、１４第二回路、１６第一端子、１８第二端子、２０第三端子、２２スイッチ、３０コンパレータ、４２スイッチ、４４スイッチ、４６スイッチ

【特許請求の範囲】
【請求項１】
第一回路と、
前記第一回路に接続された第一端子と、
前記第一回路と同時使用されない第二回路と、
前記第二回路に接続された第二端子と、
前記第一回路および前記第二回路に接続された第三端子と、
電源電圧と所定の基準電圧とを比較し、前記電源電圧と前記基準電圧の大小に応じて前記第一回路または前記第二回路のいずれか一方を停止させる切り替え手段とを備え、
前記切り替え手段により前記第一回路を停止させた場合には前記第二回路が前記第二端子と前記第三端子により信号の入出力を行い、
前記切り替え手段により前記第二回路を停止させた場合には前記第一回路が前記第一端子と前記第三端子により信号の入出力を行うことを特徴とする電気回路。
【請求項２】
前記第二回路に接続された複数の端子と、
前記第二端子と前記複数の端子に個別に接続されたトランジスタとを備え、
前記第二端子と前記複数の端子は前記第二回路の出力端子であり、
前記切り替え手段はさらに、前記電源電圧と前記基準電圧の大小に応じて、前記第二端子と前記複数の端子の中の一つの端子から出力を行うように前記トランジスタのオンオフを制御する出力端子選択手段を有することを特徴とする請求項１に記載の電気回路。
【請求項３】
前記切り替え手段は、ＭＯＳトランジスタを用いて第一回路または第二回路のいずれか一方を停止させることを特徴とする請求項１に記載の電気回路。
【請求項４】
前記トランジスタはＭＯＳトランジスタであることを特徴とする請求項２に記載の電気回路。

【図１】