電源ドライバ回路
【課題】 電源ドライバ回路において、電力損失が少なく、出力の変化に対する応答特性に優れるとともに、小型化を図る。
【解決手段】 コイルＬ０に電流を流すパワートランジスタＱ１，Ｑ２をＰＷＭ方式でスイッチング制御して入力電圧を降圧または昇圧した電圧を出力するスイッチング電源装置を構成するドライバＩＣ１１０において、オペアンプＯＰ１の反転入力端子と非反転入力端子との間にスイッチ用トランジスタＱｓｇを設け、トランジスタＱ２がオンの期間にトランジスタＱ１がオン時、即ちトランジスタＱ２がオフ時に不確定となる電位の発生を防止し、電位が確定している状態のノード電位に保つことで、応答性の良い電流検出を可能にする。
【解決手段】 コイルＬ０に電流を流すパワートランジスタＱ１，Ｑ２をＰＷＭ方式でスイッチング制御して入力電圧を降圧または昇圧した電圧を出力するスイッチング電源装置を構成するドライバＩＣ１１０において、オペアンプＯＰ１の反転入力端子と非反転入力端子との間にスイッチ用トランジスタＱｓｇを設け、トランジスタＱ２がオンの期間にトランジスタＱ１がオン時、即ちトランジスタＱ２がオフ時に不確定となる電位の発生を防止し、電位が確定している状態のノード電位に保つことで、応答性の良い電流検出を可能にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を発生する電源装置の電流検出に関し、特に、スイッチング制御によってパワートランジスタを駆動する電源ドライバ回路における電流検出精度の向上に有効な技術に関する。
【背景技術】
【０００２】
近年、電子機器にはシステム制御装置としてマイクロプロセッサ（以下、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）という）が搭載されるものが多くなっている。また、ＣＰＵの動作周波数はますます高くなる傾向があり、動作周波数の増加に伴って最大動作電流も増大している。
【０００３】
そこで、この大電流の要求に答えるには、複数のスイッチング電源を並列に接続することで電流供給能力を高めたマルチフェーズ電源システムが提案されている。
【０００４】
かかる電源システムにおいては、コイルに流れる電流を検出して各電源（フェーズ）に対して均等な電流が流れるように各フェーズのパワートランジスタの駆動信号をフィードバック制御することが必要となる。
【０００５】
フィードバック制御のための電流検出には各フェーズの電流を均等に制御するため、比較的高い精度が要求される。
【０００６】
この種の電源システムにおいて、電流を精度よく検出する方法としては、たとえば特許文献１に記載されているものがある。
【特許文献１】特開２００３−２３２８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記のような電源システムによる電流検出技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
すなわち、上記特許文献は、スイッチング電源で用いる場合を考慮しておらず、検出電流の応答速度について触れていない。そのため、スイッチング電源のパワートランジスタがスイッチングする際に応答遅れが生じてしまい、正確な電流値を検出することが困難となってしまうという問題がある。
【０００９】
本発明の目的は、パワートランジスタのスイッチングによる影響を受けずに、スイッチング後の早いタイミングでも電流を高精度で検出することができ、それによって高精度かつ高速の電流制御が可能な技術を提供することにある。
【００１０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、インダクタに電流を流すパワー半導体素子をＰＷＭ方式でスイッチング制御して入力電圧を変換した電圧を出力するスイッチング電源装置を構成する電源ドライバ回路であって、該パワー半導体素子とドレイン端子同士またはコレクタ端子同士が結合され、同一の駆動電圧が制御端子に印加される電流検出用半導体素子と、該電流検出用半導体素子のソース端子またはエミッタ端子に接続された電流検出用抵抗と、該電流検出用抵抗と該電流検出用半導体素子との接続ノードである第１のノードに第１の入力端子が接続され、第２の入力端子に該パワー半導体素子のソース電圧またはエミッタ電圧と同一電位の電圧が印加された演算増幅回路と、該演算増幅回路の一対の入力端子が同一電位となるようにフィードバックループが形成され、電流検出用抵抗で生じる信号を電流検出信号として出力させる電流検出回路とを有するドライバ回路において、スイッチングの状態によらず電流検出回路内の電流が流れるルートを確保することにより、不確定な電位を確定させるものである。
【００１３】
また、本願の発明の内容をより具体的に説明すれば以下の通りである。
【００１４】
本発明は、インダクタとしてのコイルに電流を流すパワートランジスタをＰＷＭ方式でスイッチング制御して入力電圧を変換（昇圧または降圧）して出力電圧を得るスイッチング電源装置を構成する電源ドライバ回路において、電流検出回路のノード電位が不確定となるタイミング時においても電流検出動作状態のノード電位を保つように構成したものである。
【００１５】
たとえば、オペアンプの反転入力端子電圧のスイッチングによる接地電位化やオペアンプ内部の出力ＭＯＳトランジスタのゲート電位をダイオードとスイッチの直列回路による電位ホールドにより実施する。
【００１６】
上記の技術によれば、ノード電圧を電流検出動作状態の電位に設定するため、電圧が不確定になるノード、またはサージ電圧が発生するノードにおいて選択的に電位を設定することができるので、従来のようにノード電位のシフトは発生せず、スイッチング電源装置および電源ドライバ回路ならびにモジュールの出力電流に対し、検出電流の精度と応答速度を向上させることができる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
（１）電源ドライバのスイッチングによる電圧不確定状態の影響を抑制することにより、出力電流に対しての電流検出の応答速度を向上させるとともに、電流検出のタイミングによらず電流検出精度を高くすることができる。
【００１９】
（２）上記（１）により、高精度の電流制御が可能なスイッチング電源装置およびそれに好適な電源ドライバ回路ならびにモジュールを実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１によるスイッチングレギュレータの一例を示す回路図、図２は、図１のスイッチングレギュレータに設けられたオペアンプの一例を示す回路図、図３は、図１のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【００２２】
本実施の形態１において、スイッチングレギュレータ（電源ドライバ回路）は、降圧型スイッチングレギュレータよりなり、図１に示すように、電源ドライバモジュール１００、コントローラ２００、コイルＬ０、平滑容量Ｃ０、抵抗Ｒ１，Ｒ２、センス用抵抗（電流検出用抵抗）Ｒｓなどから構成されている。
【００２３】
コイルＬ０は、モジュール１００の出力端子ＯＵＴと負荷との間に接続されるインダクタである。平滑容量Ｃ０は、コイルＬ０の負荷側のノードｎ１と接地点との間に接続され、出力電圧Ｖｏｕｔを安定化させる。
【００２４】
抵抗Ｒ１，Ｒ２は、平滑容量Ｃ０と接地点（基準電位：ＧＮＤ）との間に直列接続され、出力電圧検出用の抵抗である。
【００２５】
センス用抵抗Ｒｓは、電流検出用抵抗であり、後述するトランジスタ（電流検出用素子）Ｑｓと直列接続される。コントローラ（ＰＷＭ制御回路）２００は、抵抗Ｒ１，Ｒ２の接続ノードｎ２の電位ＶＦＢに基づいてＰＷＭ制御パルスＰＷＭを生成してドライバＩＣ１１０へ供給する。
【００２６】
ドライバモジュール１００は、ドライバＩＣ１１０、ハイ側パワーＩＣ１３０、およびロー側パワーＩＣ１４０からなる。
【００２７】
ハイ側パワーＩＣ１３０は、トランジスタ（パワー半導体素子）Ｑ１からなる。トランジスタＱ１は、ハイ側のトランジスタであり、たとえば、パワーＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタよりなる。
【００２８】
ロー側パワーＩＣ１４０は、トランジスタ（パワー半導体素子）Ｑ２、センス用トランジスタＱｓからなる。トランジスタＱ２は、ロー側のトランジスタであり、パワーＭＯＳトランジスタよりなる。トランジスタＱ１，Ｑ２は、電池などの直流電源から供給される直流電圧Ｖｉｎが入力される電圧入力端子Ｐ０と接地点との間に直列接続されている。
【００２９】
ドライバＩＣ１００は、ゲート駆動回路１１１、ゲート駆動回路１１２、コントロールロジック１２０、反転回路（電流検出回路）ＮＯＴ、ダイオード（電流検出回路）Ｄ３、オペアンプ（演算増幅回路、電流検出回路）ＯＰ１、ならびにバイアス用ＭＯＳトランジスタ（電流検出回路）Ｑ３から構成されている。このドライバＩＣ１１０は、トランジスタＱ１，Ｑ２のゲート端子を駆動する。
【００３０】
ゲート駆動回路１１１は、トランジスタＱ１のゲート駆動電圧を生成する。ゲート駆動回路１１２は、トランジスタＱ２のゲート駆動電圧を生成する。コントロールロジック１２０は、コントローラ２００からのＰＷＭ制御パルスＰＷＭに基づいてトランジスタＱ１とトランジスタＱ２とが同時にオン状態になって貫通電流が流れないようにデッドタイムを有し、かつ相補的にオン・オフされるように、ゲート駆動回路１１１，１１２の入力信号を生成する。
【００３１】
センス用トランジスタＱｓは、電流検出用ＭＯＳトランジスタであり、トランジスタＱ２と並列接続され、該トランジスタＱ２のゲート駆動電圧と同一の電圧がゲート端子に印加される。トランジスタＱ３は、バイアス用のＭＯＳトランジスタであり、センス抵抗Ｒｓの他端と電源電圧ＶＤＤとの間に接続されている。
【００３２】
オペアンプＯＰ１の反転（−）入力端子には、センス用トランジスタＱｓとセンス用抵抗Ｒｓとの接続ノードｎ３に接続されている。そして、オペアンプＯＰ１は、センス用抵抗Ｒｓの両端子の電圧がコントローラ２００内の差動アンプＡＭＰに入力され、センス用抵抗Ｒｓの端子間電圧を検出する。
【００３３】
また、オペアンプＯＰ１の非反転（＋）入力端子は接地点に接続され、このオペアンプＯＰ１の出力がトランジスタＱ３のゲート端子に印加されている。ノードｎ３は、ダイオードＤ３によってクランプされている。
【００３４】
また、図１において、電流源ＩＬとして示されているのは、本実施の形態のスイッチングレギュレータからの電流の供給を受けて動作するＣＰＵなどの負荷としての半導体集積回路である。
【００３５】
ドライバＩＣ１１０には、電源電圧ＶＣＣを印加するための外部電源端子Ｐ１が設けられており、この外部電源端子Ｐ１とトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１との電源端子との間には、ダイオードＤ１が接続されているとともに、該ダイオードＤ１のカソード端子（ゲート駆動回路１１１の電源端子）に接続された外部電源端子Ｐ２が設けられており、該外部端子Ｐ２とモジュールの出力端子ＯＵＴとの間に容量素子Ｃ１が接続されることによりダイオードＤ１と容量素子Ｃ１がゲート駆動回路１１１の電源電圧を昇圧するブートストラップ回路を構成するようにされている。
【００３６】
ドライバＩＣ１１０内のコントロールロジック１２０では、コントローラ２００から供給されるＰＷＭ制御パルスＰＷＭに基づいて、ゲート駆動回路１１１とゲート駆動回路１１２とにそれぞれ入力されるゲート制御信号が生成される。
【００３７】
このとき、ゲート制御信号の遅延時間のばらつきなどでハイレベルの期間が重なるとトランジスタＱ１，Ｑ２に貫通電流が流れてしまう。これを回避するためコントロールロジック１２０では、トランジスタＱ１、Ｑ２のゲート駆動信号のハイレベルの期間が重ならないように、ゲート駆動回路１１１とゲート駆動回路１１２とにそれぞれ入力されるゲート制御信号が形成される。
【００３８】
これらゲート駆動回路１１１，１１２により、トランジスタＱ１とトランジスタＱ２とが入力ＰＷＭ制御パルスＰＷＭのパルス幅に応じて相補的にオン、オフ動作してコイルＬ０に電流が流され、ＰＷＭ制御パルスのデューティ比に応じた電圧Ｖｏｕｔが出力される。
【００３９】
前述したように、オペアンプＯＰ１を接続したことにより、センス用トランジスタＱｓのソース端子の電位が、トランジスタＱ２のソース端子に印加されている電位（ここでは接地電位ＧＮＤ）と同一の電位にされる。
【００４０】
トランジスタＱ２、およびセンス用トランジスタＱｓは、前述したように１つのＩＣによって構成されており、同一の半導体チップ上に同一のプロセスにて素子サイズ（ゲート幅）が所定の比（Ｎ：１）となるように形成されるとともに、センス用トランジスタＱｓのゲート端子にはトランジスタＱ２のゲート駆動電圧と同一の電圧が印加されている。
【００４１】
その結果、トランジスタＱ２とセンス用トランジスタＱｓとのゲートバイアス状態が同一になり、センス用トランジスタＱｓには、トランジスタＱ２のドレイン電流Ｉｍを１／Ｎに正確に比例縮小したドレイン電流Ｉｓ（＝Ｉｍ／Ｎ）が流れるようになり、精度の高い検出が可能となる。
【００４２】
ここで、センス用抵抗Ｒｓの端子間電圧を電圧Ｖｓｎｓとすると、電圧ＶｓｎｓはトランジスタＱ２のドレイン電流Ｉｍと、トランジスタＱ２とセンス用トランジスタＱｓとのサイズ比Ｎ、センス抵抗Ｒｓの抵抗値ｒｓを用いて次式
Ｖｓｎｓ＝Ｉｓ×ｒｓ＝（Ｉｍ／Ｎ）×ｒｓ
のように、表わすことができる。
【００４３】
図２は、図１のオペアンプＯＰ１の内部構成を示した回路図である。
【００４４】
オペアンプＯＰ１は、トランジスタＱ４〜Ｑ１１、電圧抑制部ＬＶ、および抵抗Ｒ３，Ｒ４から構成されている。電圧抑制部ＬＶは、スイッチ用トランジスタ（第１のスイッチ）Ｑｓｃ、およびダイオード（電圧降下素子）Ｄ２から構成されている。
【００４５】
オペアンプＯＰ１は、該オペアンプＯＰ１の出力端子ＯＰＯＵＴと接地点ＧＮＤ間にアンプ出力ＭＯＳトランジスタＱ４を配置してあり、該トランジスタＱ４のゲート端子と接地点間に直列にダイオードＤ２とスイッチ用トランジスタＱｓｃが設けられている。
【００４６】
また、スイッチ用トランジスタＱｓｃのゲートとトランジスタＱ２のゲート間には、反転回路ＮＯＴが設けられており、トランジスタＱ２のゲート電圧とスイッチ用トランジスタＱｓｃのゲート電圧Ｖｓｃは逆相になっている。
【００４７】
このゲート電圧Ｖｓｃは、トランジスタＱ２駆動電圧波形と同形の波形ならば同様の効果を得る。たとえば、コントロールロジック１２０内や、ゲート駆動回路１１１，１１２内のノードと接続することも可能である。
【００４８】
図３は、スイッチングレギュレータにおける各部の信号波形を示すタイミングチャートである。
【００４９】
トランジスタＱ２に流れる電流Ｉｍの形状に対し、オペアンプＯＰ１のダイオードＤ２、スイッチ用トランジスタＱｓｃが設けられていない一般的なオペアンプを用いた場合、検出電圧Ｖｓｎｓ’のように立ち上がりがなまり、応答が遅くなる。
【００５０】
その理由としてはまず、トランジスタＱ１がオンの期間は、トランジスタＱ２はオフとなっており、オペアンプＯＰ１の反転入力端子ｎ３において、その電位が不確定な状態となり電圧が発生する。
【００５１】
次に、その電圧によりトランジスタＱ９、およびトランジスタＱ１１に流れる電流が減少し、減少した分の電流がトランジスタＱ８，Ｑ１０へ流れ込む。よって、アンプ出力用ＭＯＳであるトランジスタＱ４のゲート電圧Ｖａｇが跳ね上がるので、出力電流に対し検出電流の反応が遅れてしまうためである。
【００５２】
この問題を回避するために、上記のようにダイオードＤ２とスイッチ用トランジスタＱｓｃを設けることにより、ノードｎ３の電位が不確定になるタイミング、即ちトランジスタＱ１がオンしているタイミングで、トランジスタＱ１０と並列にダイオードＤ２を配置することで、トランジスタＱ４のゲート電圧ＶａｇをトランジスタＱ２がオン状態時と同じ電位に保つことで、トランジスタＱ４のゲート電圧Ｖａｇに発生する電圧を抑制することができ、トランジスタＱ４のゲート電圧はＶａｇ’のようになる。
【００５３】
それにより、本実施の形態１によれば、トランジスタＱ４のゲート電圧Ｖａｇに発生する電圧を所望のタイミングで抑制することが可能となり、トランジスタＱ２に流れる電流Ｉｍの形状に対し、検出電圧Ｖｓｎｓは立ち上がりがなまることなく早いタイミングでの検出が可能となり、時間的にも検出精度を向上させることができる。
【００５４】
また、電圧を抑制するために用いたダイオードＤ２は、適当な値を持つ抵抗やトランジスタなどを用いることも可能である。
【００５５】
（実施の形態２）
図４は、本発明の実施の形態２によるスイッチングレギュレータの一例を示す回路図、図５は、図４のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【００５６】
本実施の形態２において、図４は、本発明に係る電源ドライバ回路を内蔵した電源ドライバモジュールとそれを適用した降圧型スイッチング・レギュレータの他の例を示す回路図を、図５は、そのタイミングチャートを示したものである。
【００５７】
本実施の形態２は、前記実施の形態１の図１におけるトランジスタＱ２のゲートとオペアンプＯＰ１間に反転回路ＮＯＴを配置し、ダイオードＤ２のスイッチにゲート電圧Ｖｓｃとして入力していた回路を、トランジスタＱ１のゲートとオペアンプＯＰ１間にレベルシフト回路ＬＳを配置し、スイッチ用トランジスタＱｓｃのゲートに入力する構成となっている。
【００５８】
トランジスタＱ１のゲート電圧とトランジスタＱ２のゲート電圧は交互にスイッチングするが、それぞれが同時にオン状態になることを回避するため、オン状態がスイッチングするときにハイ側、ロー側共にオフ状態のデッドタイムを設定してある。
【００５９】
そのため、トランジスタＱ２のゲート電圧の反転信号波形をゲート電圧ＶｓｃとするよりもトランジスタＱ１のゲート信号波形をレベルシフトし、たとえば、０Ｖと５Ｖのように信号を変換することで、トランジスタＱ２のゲート電圧の反転信号波形とするよりも、オン期間の短い信号を電圧抑制回路のスイッチ信号として入力することができる。
【００６０】
それにより、本実施の形態２では、前記実施の形態１より電圧を抑制する期間が短くなる効果があり、不確定になる電圧が小さい場合、または電圧が発生する期間の短い場合などに有効である。
【００６１】
（実施の形態３）
図６は、本発明の実施の形態３によるスイッチングレギュレータの一例を示す回路図、図７は、図６のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【００６２】
本実施の形態３において、降圧型のスイッチングレギュレータは、前記実施の形態１の図１におけるトランジスタＱ２のゲートとオペアンプＯＰ１間に配置してある反転回路ＮＯＴと直列にディレイ回路（タイミング設定手段）ＤＬを配置した構成となっている。なお、当然この場合は反転回路ＮＯＴとディレイ回路ＤＬとの順序は問わない。
【００６３】
この構成によって、図７に示すように、スイッチ用トランジスタＱｓｃのゲート電圧Ｖｓｃを任意のタイミングに設定することができる。そのため、ゲート電圧Ｖａｇに発生する電圧のタイミングがトランジスタＱ１のゲート電圧などに同期していない場合であっても所望のタイミングでクランプ動作をされることが可能となる。
【００６４】
それにより、本実施の形態３においては、いかなるタイミングで不確定電位が発生した場合においても前記実施の形態１と同様の効果を得ることができる。
【００６５】
（実施の形態４）
図８は、本発明の実施の形態４によるスイッチングレギュレータの一例を示す回路図、図９は、図８のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【００６６】
本実施の形態４において、降圧型のスイッチングレギュレータは、前記実施の形態１の図１におけるトランジスタＱ２のゲートとオペアンプＯＰ１間に配置してある反転回路ＮＯＴの代わりにワンショットマルチバイブレータ（信号幅設定手段）ＯＳＭにした構成となっている。
【００６７】
この構成によって、図９に示すように、スイッチ用トランジスタＱｓｃのゲート電圧を任意の幅に設定することができる。そのため、ゲート電圧Ｖａｇに発生する電圧の跳ね上がりのタイミングがトランジスタＱ１のゲート電圧と幅が異なっている場合においても、所望の時間幅での電圧抑制することが可能となる。
【００６８】
それにより、本実施の形態４によれば、不確定電位が発生する期間によらず前記実施の形態１と同様の効果を得ることができる。
【００６９】
（実施の形態５）
図１０は、本発明の実施の形態５によるスイッチングレギュレータの一例を示す回路図である。
【００７０】
本実施の形態５においては、降圧型のスイッチングレギュレータが、前記実施の形態１の図２における電圧抑制回路（ダイオードＤ２、スイッチ用トランジスタＱｓｃ）の代わりに、図１のオペアンプＯＰ１の反転入力端子と接地電位間にスイッチ用トランジスタ（第２のスイッチ）Ｑｓｇを設けて、そのゲートをスイッチ用電圧Ｖｓｃで駆動するように構成されたものである。
【００７１】
この場合、スイッチ用トランジスタＱｓｇを設けることによって、トランジスタＱ２がオンの期間にトランジスタＱ１がオン時、即ちトランジスタＱ２がオフ時に不確定となる電位の発生を防止することができる。
【００７２】
よって、前記実施の形態１〜４より整定時間は短くなり、電流検出精度をより向上させることができる。
【００７３】
また、本実施の形態５では、スイッチ用トランジスタＱｓｇのゲート幅サイズを大きくすることにより、さらに整定時間を早くすることができる。この方法は、スイッチ用トランジスタＱｓｇに検出電流が流れるため、その電圧降下に反比例して整定時間は短くなる傾向にある。
【００７４】
（実施の形態６）
図１１は、本発明の実施の形態６によるスイッチングレギュレータの一例を示す回路図である。
【００７５】
本実施の形態６では、降圧型のスイッチングレギュレータが、前記実施の形態５の図１０におけるスイッチ用トランジスタＱｓｇのドレインとセンス用トランジスタＱｓのソースとの間にスイッチ用トランジスタ（第３のスイッチ）Ｑｓ１を設け、該スイッチ用トランジスタＱｓ１のゲートとトランジスタＱ２，Ｑｓのゲートをそれぞれ接続し、また、トランジスタＱ２，Ｑｓのゲートからスイッチ用トランジスタＱｓｇのゲートに反転回路ＮＯＴを挿入し、ノードｎ３と接地電位間に抵抗（放電用抵抗）Ｒｓ１を配置した構成となっている。なお、特に規制されるものではないが、抵抗Ｒｓ１は１００Ω以上の抵抗値を用いることが望ましい。
【００７６】
ここでは、トランジスタＱ１がオン時、即ちトランジスタＱ２がオフ時にオペアンプＯＰ１の反転入力端子は接地電位となり不確定となる電位が発生せず、そのときの検出電流は抵抗Ｒｓ１を流れるため、この検出電流がオペアンプＯＰ１の反転入力端子に影響しないことにより、これまでの実施の形態１〜５より極小の整定時間と電流検出精度を得るいことができる。
【００７７】
また、本実施の形態６では、スイッチ用トランジスタＱｓ１と抵抗Ｒｓ１を配置したことにより、トランジスタＱ２，Ｑｓがオフ時に流れる電流を抵抗Ｒｓ１に流すことで、よりスイッチングによる影響を抑えることが可能となり、検出精度、応答性共に良くすることができる。
【００７８】
（実施の形態７）
図１２は、本発明の実施の形態７によるスイッチングレギュレータの一例を示す回路図である。
【００７９】
本実施の形態７は、降圧型のスイッチングレギュレータにおいて、前記実施の形態６の図１１における抵抗Ｒｓ１をＭＯＳトランジスタＱｒによって構成した際の一例を示したものである。
【００８０】
ここでは、前記実施の形態６の同様に動作し、スイッチングによる影響を抑え、検出精度、応答性共によくすることができる。このように抵抗は、ＭＯＳトランジスタ以外に、ＭＯＳ−ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やダイオードなどほかの素子に変更しても同様の効果を得ることができる。
【００８１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
たとえば、前記実施の形態１〜７に示した構成を組み合わせて用いることも可能であり、自由にスイッチの制御波形を変えることも、電圧を制御するノードを変えることも、電圧のレベルを変えることもできる。
【００８３】
また、前記実施の形態１〜７では、電源ドライバモジュールにおいて、トランジスタＱ１，Ｑ２（図１）やセンス用トランジスタＱｓ（図１）としてＭＯＳＦＥＴを使用したものを示したが、これらのトランジスタもバイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などで構成することもできる。
【産業上の利用可能性】
【００８４】
本発明の電源ドライバ回路は、たとえば、ＰＷＭ（パルス幅変調）方式でスイッチング制御して入力電圧を変換して出力電圧を得るスイッチング電源装置のパワートランジスタを駆動する電源ドライバ回路およびそれを内蔵したドライバモジュール、ならびにそのモジュールを使用したスイッチング電源などに適している。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１によるスイッチングレギュレータの一例を示す回路図である。
【図２】図１のスイッチングレギュレータに設けられたオペアンプの一例を示す回路図である。
【図３】図１のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【図４】本発明の実施の形態２によるスイッチングレギュレータの一例を示す回路図である。
【図５】図４のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【図６】本発明の実施の形態３によるスイッチングレギュレータの一例を示す回路図である。
【図７】図６のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【図８】本発明の実施の形態４によるスイッチングレギュレータの一例を示す回路図である。
【図９】図８のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【図１０】本発明の実施の形態５によるスイッチングレギュレータの一例を示す回路図である。
【図１１】本発明の実施の形態６によるスイッチングレギュレータの一例を示す回路図である。
【図１２】本発明の実施の形態７によるスイッチングレギュレータの一例を示す回路図である。
【符号の説明】
【００８６】
１００ 電源ドライバモジュール
１１０ ドライバＩＣ
１１１，１１２ ゲート駆動回路
１２０ コントロールロジック
１３０ ハイ側パワーＩＣ
１４０ ロー側パワーＩＣ
２００ コントローラ
Ｌ０ コイル
Ｃ０ 平滑容量
Ｒ１，Ｒ２ 抵抗
Ｒ３，Ｒ４ 抵抗
Ｒｓ１ 抵抗（放電用抵抗）
Ｒｓ センス用抵抗（電流検出用抵抗）
Ｑｓ トランジスタ（電流検出用素子）
Ｑ１ トランジスタ（パワー半導体素子）
Ｑ２ トランジスタ（パワー半導体素子）
Ｑ３ トランジスタ（電流検出回路）
Ｑ４〜Ｑ１１ トランジスタ
Ｑｓｃ スイッチ用トランジスタ（第１のスイッチ）
Ｑｓｇ スイッチ用トランジスタ（第２のスイッチ）
Ｑｓ１ スイッチ用トランジスタ（第３のスイッチ）
Ｑｒ トランジスタ
ＮＯＴ 反転回路（電流検出回路）
Ｄ２ ダイオード（電圧降下素子）
Ｄ３ ダイオード（電流検出回路）
ＯＰ１ オペアンプ（演算増幅回路、電流検出回路）
ＡＭＰ 差動アンプ
ＬＶ 電圧抑制部
ＬＳ レベルシフト回路
ＤＬ ディレイ回路（タイミング設定手段）
ＯＳＭ ワンショットマルチバイブレータ（信号幅設定手段）
【技術分野】
【０００１】
本発明は、直流電圧を発生する電源装置の電流検出に関し、特に、スイッチング制御によってパワートランジスタを駆動する電源ドライバ回路における電流検出精度の向上に有効な技術に関する。
【背景技術】
【０００２】
近年、電子機器にはシステム制御装置としてマイクロプロセッサ（以下、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）という）が搭載されるものが多くなっている。また、ＣＰＵの動作周波数はますます高くなる傾向があり、動作周波数の増加に伴って最大動作電流も増大している。
【０００３】
そこで、この大電流の要求に答えるには、複数のスイッチング電源を並列に接続することで電流供給能力を高めたマルチフェーズ電源システムが提案されている。
【０００４】
かかる電源システムにおいては、コイルに流れる電流を検出して各電源（フェーズ）に対して均等な電流が流れるように各フェーズのパワートランジスタの駆動信号をフィードバック制御することが必要となる。
【０００５】
フィードバック制御のための電流検出には各フェーズの電流を均等に制御するため、比較的高い精度が要求される。
【０００６】
この種の電源システムにおいて、電流を精度よく検出する方法としては、たとえば特許文献１に記載されているものがある。
【特許文献１】特開２００３−２３２８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記のような電源システムによる電流検出技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
すなわち、上記特許文献は、スイッチング電源で用いる場合を考慮しておらず、検出電流の応答速度について触れていない。そのため、スイッチング電源のパワートランジスタがスイッチングする際に応答遅れが生じてしまい、正確な電流値を検出することが困難となってしまうという問題がある。
【０００９】
本発明の目的は、パワートランジスタのスイッチングによる影響を受けずに、スイッチング後の早いタイミングでも電流を高精度で検出することができ、それによって高精度かつ高速の電流制御が可能な技術を提供することにある。
【００１０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、インダクタに電流を流すパワー半導体素子をＰＷＭ方式でスイッチング制御して入力電圧を変換した電圧を出力するスイッチング電源装置を構成する電源ドライバ回路であって、該パワー半導体素子とドレイン端子同士またはコレクタ端子同士が結合され、同一の駆動電圧が制御端子に印加される電流検出用半導体素子と、該電流検出用半導体素子のソース端子またはエミッタ端子に接続された電流検出用抵抗と、該電流検出用抵抗と該電流検出用半導体素子との接続ノードである第１のノードに第１の入力端子が接続され、第２の入力端子に該パワー半導体素子のソース電圧またはエミッタ電圧と同一電位の電圧が印加された演算増幅回路と、該演算増幅回路の一対の入力端子が同一電位となるようにフィードバックループが形成され、電流検出用抵抗で生じる信号を電流検出信号として出力させる電流検出回路とを有するドライバ回路において、スイッチングの状態によらず電流検出回路内の電流が流れるルートを確保することにより、不確定な電位を確定させるものである。
【００１３】
また、本願の発明の内容をより具体的に説明すれば以下の通りである。
【００１４】
本発明は、インダクタとしてのコイルに電流を流すパワートランジスタをＰＷＭ方式でスイッチング制御して入力電圧を変換（昇圧または降圧）して出力電圧を得るスイッチング電源装置を構成する電源ドライバ回路において、電流検出回路のノード電位が不確定となるタイミング時においても電流検出動作状態のノード電位を保つように構成したものである。
【００１５】
たとえば、オペアンプの反転入力端子電圧のスイッチングによる接地電位化やオペアンプ内部の出力ＭＯＳトランジスタのゲート電位をダイオードとスイッチの直列回路による電位ホールドにより実施する。
【００１６】
上記の技術によれば、ノード電圧を電流検出動作状態の電位に設定するため、電圧が不確定になるノード、またはサージ電圧が発生するノードにおいて選択的に電位を設定することができるので、従来のようにノード電位のシフトは発生せず、スイッチング電源装置および電源ドライバ回路ならびにモジュールの出力電流に対し、検出電流の精度と応答速度を向上させることができる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
（１）電源ドライバのスイッチングによる電圧不確定状態の影響を抑制することにより、出力電流に対しての電流検出の応答速度を向上させるとともに、電流検出のタイミングによらず電流検出精度を高くすることができる。
【００１９】
（２）上記（１）により、高精度の電流制御が可能なスイッチング電源装置およびそれに好適な電源ドライバ回路ならびにモジュールを実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１によるスイッチングレギュレータの一例を示す回路図、図２は、図１のスイッチングレギュレータに設けられたオペアンプの一例を示す回路図、図３は、図１のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【００２２】
本実施の形態１において、スイッチングレギュレータ（電源ドライバ回路）は、降圧型スイッチングレギュレータよりなり、図１に示すように、電源ドライバモジュール１００、コントローラ２００、コイルＬ０、平滑容量Ｃ０、抵抗Ｒ１，Ｒ２、センス用抵抗（電流検出用抵抗）Ｒｓなどから構成されている。
【００２３】
コイルＬ０は、モジュール１００の出力端子ＯＵＴと負荷との間に接続されるインダクタである。平滑容量Ｃ０は、コイルＬ０の負荷側のノードｎ１と接地点との間に接続され、出力電圧Ｖｏｕｔを安定化させる。
【００２４】
抵抗Ｒ１，Ｒ２は、平滑容量Ｃ０と接地点（基準電位：ＧＮＤ）との間に直列接続され、出力電圧検出用の抵抗である。
【００２５】
センス用抵抗Ｒｓは、電流検出用抵抗であり、後述するトランジスタ（電流検出用素子）Ｑｓと直列接続される。コントローラ（ＰＷＭ制御回路）２００は、抵抗Ｒ１，Ｒ２の接続ノードｎ２の電位ＶＦＢに基づいてＰＷＭ制御パルスＰＷＭを生成してドライバＩＣ１１０へ供給する。
【００２６】
ドライバモジュール１００は、ドライバＩＣ１１０、ハイ側パワーＩＣ１３０、およびロー側パワーＩＣ１４０からなる。
【００２７】
ハイ側パワーＩＣ１３０は、トランジスタ（パワー半導体素子）Ｑ１からなる。トランジスタＱ１は、ハイ側のトランジスタであり、たとえば、パワーＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタよりなる。
【００２８】
ロー側パワーＩＣ１４０は、トランジスタ（パワー半導体素子）Ｑ２、センス用トランジスタＱｓからなる。トランジスタＱ２は、ロー側のトランジスタであり、パワーＭＯＳトランジスタよりなる。トランジスタＱ１，Ｑ２は、電池などの直流電源から供給される直流電圧Ｖｉｎが入力される電圧入力端子Ｐ０と接地点との間に直列接続されている。
【００２９】
ドライバＩＣ１００は、ゲート駆動回路１１１、ゲート駆動回路１１２、コントロールロジック１２０、反転回路（電流検出回路）ＮＯＴ、ダイオード（電流検出回路）Ｄ３、オペアンプ（演算増幅回路、電流検出回路）ＯＰ１、ならびにバイアス用ＭＯＳトランジスタ（電流検出回路）Ｑ３から構成されている。このドライバＩＣ１１０は、トランジスタＱ１，Ｑ２のゲート端子を駆動する。
【００３０】
ゲート駆動回路１１１は、トランジスタＱ１のゲート駆動電圧を生成する。ゲート駆動回路１１２は、トランジスタＱ２のゲート駆動電圧を生成する。コントロールロジック１２０は、コントローラ２００からのＰＷＭ制御パルスＰＷＭに基づいてトランジスタＱ１とトランジスタＱ２とが同時にオン状態になって貫通電流が流れないようにデッドタイムを有し、かつ相補的にオン・オフされるように、ゲート駆動回路１１１，１１２の入力信号を生成する。
【００３１】
センス用トランジスタＱｓは、電流検出用ＭＯＳトランジスタであり、トランジスタＱ２と並列接続され、該トランジスタＱ２のゲート駆動電圧と同一の電圧がゲート端子に印加される。トランジスタＱ３は、バイアス用のＭＯＳトランジスタであり、センス抵抗Ｒｓの他端と電源電圧ＶＤＤとの間に接続されている。
【００３２】
オペアンプＯＰ１の反転（−）入力端子には、センス用トランジスタＱｓとセンス用抵抗Ｒｓとの接続ノードｎ３に接続されている。そして、オペアンプＯＰ１は、センス用抵抗Ｒｓの両端子の電圧がコントローラ２００内の差動アンプＡＭＰに入力され、センス用抵抗Ｒｓの端子間電圧を検出する。
【００３３】
また、オペアンプＯＰ１の非反転（＋）入力端子は接地点に接続され、このオペアンプＯＰ１の出力がトランジスタＱ３のゲート端子に印加されている。ノードｎ３は、ダイオードＤ３によってクランプされている。
【００３４】
また、図１において、電流源ＩＬとして示されているのは、本実施の形態のスイッチングレギュレータからの電流の供給を受けて動作するＣＰＵなどの負荷としての半導体集積回路である。
【００３５】
ドライバＩＣ１１０には、電源電圧ＶＣＣを印加するための外部電源端子Ｐ１が設けられており、この外部電源端子Ｐ１とトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１との電源端子との間には、ダイオードＤ１が接続されているとともに、該ダイオードＤ１のカソード端子（ゲート駆動回路１１１の電源端子）に接続された外部電源端子Ｐ２が設けられており、該外部端子Ｐ２とモジュールの出力端子ＯＵＴとの間に容量素子Ｃ１が接続されることによりダイオードＤ１と容量素子Ｃ１がゲート駆動回路１１１の電源電圧を昇圧するブートストラップ回路を構成するようにされている。
【００３６】
ドライバＩＣ１１０内のコントロールロジック１２０では、コントローラ２００から供給されるＰＷＭ制御パルスＰＷＭに基づいて、ゲート駆動回路１１１とゲート駆動回路１１２とにそれぞれ入力されるゲート制御信号が生成される。
【００３７】
このとき、ゲート制御信号の遅延時間のばらつきなどでハイレベルの期間が重なるとトランジスタＱ１，Ｑ２に貫通電流が流れてしまう。これを回避するためコントロールロジック１２０では、トランジスタＱ１、Ｑ２のゲート駆動信号のハイレベルの期間が重ならないように、ゲート駆動回路１１１とゲート駆動回路１１２とにそれぞれ入力されるゲート制御信号が形成される。
【００３８】
これらゲート駆動回路１１１，１１２により、トランジスタＱ１とトランジスタＱ２とが入力ＰＷＭ制御パルスＰＷＭのパルス幅に応じて相補的にオン、オフ動作してコイルＬ０に電流が流され、ＰＷＭ制御パルスのデューティ比に応じた電圧Ｖｏｕｔが出力される。
【００３９】
前述したように、オペアンプＯＰ１を接続したことにより、センス用トランジスタＱｓのソース端子の電位が、トランジスタＱ２のソース端子に印加されている電位（ここでは接地電位ＧＮＤ）と同一の電位にされる。
【００４０】
トランジスタＱ２、およびセンス用トランジスタＱｓは、前述したように１つのＩＣによって構成されており、同一の半導体チップ上に同一のプロセスにて素子サイズ（ゲート幅）が所定の比（Ｎ：１）となるように形成されるとともに、センス用トランジスタＱｓのゲート端子にはトランジスタＱ２のゲート駆動電圧と同一の電圧が印加されている。
【００４１】
その結果、トランジスタＱ２とセンス用トランジスタＱｓとのゲートバイアス状態が同一になり、センス用トランジスタＱｓには、トランジスタＱ２のドレイン電流Ｉｍを１／Ｎに正確に比例縮小したドレイン電流Ｉｓ（＝Ｉｍ／Ｎ）が流れるようになり、精度の高い検出が可能となる。
【００４２】
ここで、センス用抵抗Ｒｓの端子間電圧を電圧Ｖｓｎｓとすると、電圧ＶｓｎｓはトランジスタＱ２のドレイン電流Ｉｍと、トランジスタＱ２とセンス用トランジスタＱｓとのサイズ比Ｎ、センス抵抗Ｒｓの抵抗値ｒｓを用いて次式
Ｖｓｎｓ＝Ｉｓ×ｒｓ＝（Ｉｍ／Ｎ）×ｒｓ
のように、表わすことができる。
【００４３】
図２は、図１のオペアンプＯＰ１の内部構成を示した回路図である。
【００４４】
オペアンプＯＰ１は、トランジスタＱ４〜Ｑ１１、電圧抑制部ＬＶ、および抵抗Ｒ３，Ｒ４から構成されている。電圧抑制部ＬＶは、スイッチ用トランジスタ（第１のスイッチ）Ｑｓｃ、およびダイオード（電圧降下素子）Ｄ２から構成されている。
【００４５】
オペアンプＯＰ１は、該オペアンプＯＰ１の出力端子ＯＰＯＵＴと接地点ＧＮＤ間にアンプ出力ＭＯＳトランジスタＱ４を配置してあり、該トランジスタＱ４のゲート端子と接地点間に直列にダイオードＤ２とスイッチ用トランジスタＱｓｃが設けられている。
【００４６】
また、スイッチ用トランジスタＱｓｃのゲートとトランジスタＱ２のゲート間には、反転回路ＮＯＴが設けられており、トランジスタＱ２のゲート電圧とスイッチ用トランジスタＱｓｃのゲート電圧Ｖｓｃは逆相になっている。
【００４７】
このゲート電圧Ｖｓｃは、トランジスタＱ２駆動電圧波形と同形の波形ならば同様の効果を得る。たとえば、コントロールロジック１２０内や、ゲート駆動回路１１１，１１２内のノードと接続することも可能である。
【００４８】
図３は、スイッチングレギュレータにおける各部の信号波形を示すタイミングチャートである。
【００４９】
トランジスタＱ２に流れる電流Ｉｍの形状に対し、オペアンプＯＰ１のダイオードＤ２、スイッチ用トランジスタＱｓｃが設けられていない一般的なオペアンプを用いた場合、検出電圧Ｖｓｎｓ’のように立ち上がりがなまり、応答が遅くなる。
【００５０】
その理由としてはまず、トランジスタＱ１がオンの期間は、トランジスタＱ２はオフとなっており、オペアンプＯＰ１の反転入力端子ｎ３において、その電位が不確定な状態となり電圧が発生する。
【００５１】
次に、その電圧によりトランジスタＱ９、およびトランジスタＱ１１に流れる電流が減少し、減少した分の電流がトランジスタＱ８，Ｑ１０へ流れ込む。よって、アンプ出力用ＭＯＳであるトランジスタＱ４のゲート電圧Ｖａｇが跳ね上がるので、出力電流に対し検出電流の反応が遅れてしまうためである。
【００５２】
この問題を回避するために、上記のようにダイオードＤ２とスイッチ用トランジスタＱｓｃを設けることにより、ノードｎ３の電位が不確定になるタイミング、即ちトランジスタＱ１がオンしているタイミングで、トランジスタＱ１０と並列にダイオードＤ２を配置することで、トランジスタＱ４のゲート電圧ＶａｇをトランジスタＱ２がオン状態時と同じ電位に保つことで、トランジスタＱ４のゲート電圧Ｖａｇに発生する電圧を抑制することができ、トランジスタＱ４のゲート電圧はＶａｇ’のようになる。
【００５３】
それにより、本実施の形態１によれば、トランジスタＱ４のゲート電圧Ｖａｇに発生する電圧を所望のタイミングで抑制することが可能となり、トランジスタＱ２に流れる電流Ｉｍの形状に対し、検出電圧Ｖｓｎｓは立ち上がりがなまることなく早いタイミングでの検出が可能となり、時間的にも検出精度を向上させることができる。
【００５４】
また、電圧を抑制するために用いたダイオードＤ２は、適当な値を持つ抵抗やトランジスタなどを用いることも可能である。
【００５５】
（実施の形態２）
図４は、本発明の実施の形態２によるスイッチングレギュレータの一例を示す回路図、図５は、図４のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【００５６】
本実施の形態２において、図４は、本発明に係る電源ドライバ回路を内蔵した電源ドライバモジュールとそれを適用した降圧型スイッチング・レギュレータの他の例を示す回路図を、図５は、そのタイミングチャートを示したものである。
【００５７】
本実施の形態２は、前記実施の形態１の図１におけるトランジスタＱ２のゲートとオペアンプＯＰ１間に反転回路ＮＯＴを配置し、ダイオードＤ２のスイッチにゲート電圧Ｖｓｃとして入力していた回路を、トランジスタＱ１のゲートとオペアンプＯＰ１間にレベルシフト回路ＬＳを配置し、スイッチ用トランジスタＱｓｃのゲートに入力する構成となっている。
【００５８】
トランジスタＱ１のゲート電圧とトランジスタＱ２のゲート電圧は交互にスイッチングするが、それぞれが同時にオン状態になることを回避するため、オン状態がスイッチングするときにハイ側、ロー側共にオフ状態のデッドタイムを設定してある。
【００５９】
そのため、トランジスタＱ２のゲート電圧の反転信号波形をゲート電圧ＶｓｃとするよりもトランジスタＱ１のゲート信号波形をレベルシフトし、たとえば、０Ｖと５Ｖのように信号を変換することで、トランジスタＱ２のゲート電圧の反転信号波形とするよりも、オン期間の短い信号を電圧抑制回路のスイッチ信号として入力することができる。
【００６０】
それにより、本実施の形態２では、前記実施の形態１より電圧を抑制する期間が短くなる効果があり、不確定になる電圧が小さい場合、または電圧が発生する期間の短い場合などに有効である。
【００６１】
（実施の形態３）
図６は、本発明の実施の形態３によるスイッチングレギュレータの一例を示す回路図、図７は、図６のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【００６２】
本実施の形態３において、降圧型のスイッチングレギュレータは、前記実施の形態１の図１におけるトランジスタＱ２のゲートとオペアンプＯＰ１間に配置してある反転回路ＮＯＴと直列にディレイ回路（タイミング設定手段）ＤＬを配置した構成となっている。なお、当然この場合は反転回路ＮＯＴとディレイ回路ＤＬとの順序は問わない。
【００６３】
この構成によって、図７に示すように、スイッチ用トランジスタＱｓｃのゲート電圧Ｖｓｃを任意のタイミングに設定することができる。そのため、ゲート電圧Ｖａｇに発生する電圧のタイミングがトランジスタＱ１のゲート電圧などに同期していない場合であっても所望のタイミングでクランプ動作をされることが可能となる。
【００６４】
それにより、本実施の形態３においては、いかなるタイミングで不確定電位が発生した場合においても前記実施の形態１と同様の効果を得ることができる。
【００６５】
（実施の形態４）
図８は、本発明の実施の形態４によるスイッチングレギュレータの一例を示す回路図、図９は、図８のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【００６６】
本実施の形態４において、降圧型のスイッチングレギュレータは、前記実施の形態１の図１におけるトランジスタＱ２のゲートとオペアンプＯＰ１間に配置してある反転回路ＮＯＴの代わりにワンショットマルチバイブレータ（信号幅設定手段）ＯＳＭにした構成となっている。
【００６７】
この構成によって、図９に示すように、スイッチ用トランジスタＱｓｃのゲート電圧を任意の幅に設定することができる。そのため、ゲート電圧Ｖａｇに発生する電圧の跳ね上がりのタイミングがトランジスタＱ１のゲート電圧と幅が異なっている場合においても、所望の時間幅での電圧抑制することが可能となる。
【００６８】
それにより、本実施の形態４によれば、不確定電位が発生する期間によらず前記実施の形態１と同様の効果を得ることができる。
【００６９】
（実施の形態５）
図１０は、本発明の実施の形態５によるスイッチングレギュレータの一例を示す回路図である。
【００７０】
本実施の形態５においては、降圧型のスイッチングレギュレータが、前記実施の形態１の図２における電圧抑制回路（ダイオードＤ２、スイッチ用トランジスタＱｓｃ）の代わりに、図１のオペアンプＯＰ１の反転入力端子と接地電位間にスイッチ用トランジスタ（第２のスイッチ）Ｑｓｇを設けて、そのゲートをスイッチ用電圧Ｖｓｃで駆動するように構成されたものである。
【００７１】
この場合、スイッチ用トランジスタＱｓｇを設けることによって、トランジスタＱ２がオンの期間にトランジスタＱ１がオン時、即ちトランジスタＱ２がオフ時に不確定となる電位の発生を防止することができる。
【００７２】
よって、前記実施の形態１〜４より整定時間は短くなり、電流検出精度をより向上させることができる。
【００７３】
また、本実施の形態５では、スイッチ用トランジスタＱｓｇのゲート幅サイズを大きくすることにより、さらに整定時間を早くすることができる。この方法は、スイッチ用トランジスタＱｓｇに検出電流が流れるため、その電圧降下に反比例して整定時間は短くなる傾向にある。
【００７４】
（実施の形態６）
図１１は、本発明の実施の形態６によるスイッチングレギュレータの一例を示す回路図である。
【００７５】
本実施の形態６では、降圧型のスイッチングレギュレータが、前記実施の形態５の図１０におけるスイッチ用トランジスタＱｓｇのドレインとセンス用トランジスタＱｓのソースとの間にスイッチ用トランジスタ（第３のスイッチ）Ｑｓ１を設け、該スイッチ用トランジスタＱｓ１のゲートとトランジスタＱ２，Ｑｓのゲートをそれぞれ接続し、また、トランジスタＱ２，Ｑｓのゲートからスイッチ用トランジスタＱｓｇのゲートに反転回路ＮＯＴを挿入し、ノードｎ３と接地電位間に抵抗（放電用抵抗）Ｒｓ１を配置した構成となっている。なお、特に規制されるものではないが、抵抗Ｒｓ１は１００Ω以上の抵抗値を用いることが望ましい。
【００７６】
ここでは、トランジスタＱ１がオン時、即ちトランジスタＱ２がオフ時にオペアンプＯＰ１の反転入力端子は接地電位となり不確定となる電位が発生せず、そのときの検出電流は抵抗Ｒｓ１を流れるため、この検出電流がオペアンプＯＰ１の反転入力端子に影響しないことにより、これまでの実施の形態１〜５より極小の整定時間と電流検出精度を得るいことができる。
【００７７】
また、本実施の形態６では、スイッチ用トランジスタＱｓ１と抵抗Ｒｓ１を配置したことにより、トランジスタＱ２，Ｑｓがオフ時に流れる電流を抵抗Ｒｓ１に流すことで、よりスイッチングによる影響を抑えることが可能となり、検出精度、応答性共に良くすることができる。
【００７８】
（実施の形態７）
図１２は、本発明の実施の形態７によるスイッチングレギュレータの一例を示す回路図である。
【００７９】
本実施の形態７は、降圧型のスイッチングレギュレータにおいて、前記実施の形態６の図１１における抵抗Ｒｓ１をＭＯＳトランジスタＱｒによって構成した際の一例を示したものである。
【００８０】
ここでは、前記実施の形態６の同様に動作し、スイッチングによる影響を抑え、検出精度、応答性共によくすることができる。このように抵抗は、ＭＯＳトランジスタ以外に、ＭＯＳ−ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やダイオードなどほかの素子に変更しても同様の効果を得ることができる。
【００８１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
たとえば、前記実施の形態１〜７に示した構成を組み合わせて用いることも可能であり、自由にスイッチの制御波形を変えることも、電圧を制御するノードを変えることも、電圧のレベルを変えることもできる。
【００８３】
また、前記実施の形態１〜７では、電源ドライバモジュールにおいて、トランジスタＱ１，Ｑ２（図１）やセンス用トランジスタＱｓ（図１）としてＭＯＳＦＥＴを使用したものを示したが、これらのトランジスタもバイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などで構成することもできる。
【産業上の利用可能性】
【００８４】
本発明の電源ドライバ回路は、たとえば、ＰＷＭ（パルス幅変調）方式でスイッチング制御して入力電圧を変換して出力電圧を得るスイッチング電源装置のパワートランジスタを駆動する電源ドライバ回路およびそれを内蔵したドライバモジュール、ならびにそのモジュールを使用したスイッチング電源などに適している。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１によるスイッチングレギュレータの一例を示す回路図である。
【図２】図１のスイッチングレギュレータに設けられたオペアンプの一例を示す回路図である。
【図３】図１のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【図４】本発明の実施の形態２によるスイッチングレギュレータの一例を示す回路図である。
【図５】図４のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【図６】本発明の実施の形態３によるスイッチングレギュレータの一例を示す回路図である。
【図７】図６のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【図８】本発明の実施の形態４によるスイッチングレギュレータの一例を示す回路図である。
【図９】図８のスイッチングレギュレータの各部信号のタイミングを示すタイミングチャートである。
【図１０】本発明の実施の形態５によるスイッチングレギュレータの一例を示す回路図である。
【図１１】本発明の実施の形態６によるスイッチングレギュレータの一例を示す回路図である。
【図１２】本発明の実施の形態７によるスイッチングレギュレータの一例を示す回路図である。
【符号の説明】
【００８６】
１００ 電源ドライバモジュール
１１０ ドライバＩＣ
１１１，１１２ ゲート駆動回路
１２０ コントロールロジック
１３０ ハイ側パワーＩＣ
１４０ ロー側パワーＩＣ
２００ コントローラ
Ｌ０ コイル
Ｃ０ 平滑容量
Ｒ１，Ｒ２ 抵抗
Ｒ３，Ｒ４ 抵抗
Ｒｓ１ 抵抗（放電用抵抗）
Ｒｓ センス用抵抗（電流検出用抵抗）
Ｑｓ トランジスタ（電流検出用素子）
Ｑ１ トランジスタ（パワー半導体素子）
Ｑ２ トランジスタ（パワー半導体素子）
Ｑ３ トランジスタ（電流検出回路）
Ｑ４〜Ｑ１１ トランジスタ
Ｑｓｃ スイッチ用トランジスタ（第１のスイッチ）
Ｑｓｇ スイッチ用トランジスタ（第２のスイッチ）
Ｑｓ１ スイッチ用トランジスタ（第３のスイッチ）
Ｑｒ トランジスタ
ＮＯＴ 反転回路（電流検出回路）
Ｄ２ ダイオード（電圧降下素子）
Ｄ３ ダイオード（電流検出回路）
ＯＰ１ オペアンプ（演算増幅回路、電流検出回路）
ＡＭＰ 差動アンプ
ＬＶ 電圧抑制部
ＬＳ レベルシフト回路
ＤＬ ディレイ回路（タイミング設定手段）
ＯＳＭ ワンショットマルチバイブレータ（信号幅設定手段）
【特許請求の範囲】
【請求項１】
インダクタに電流を流すパワー半導体素子をＰＷＭ方式でスイッチング制御して入力電圧を変換した電圧を出力するスイッチング電源装置を構成する電源ドライバ回路であって、
前記パワー半導体素子とドレイン端子同士またはコレクタ端子同士が結合され、同一の駆動電圧が制御端子に印加される電流検出用半導体素子と、
前記電流検出用半導体素子のソース端子またはエミッタ端子に接続された電流検出用抵抗と、
前記電流検出用抵抗と前記電流検出用半導体素子との接続ノードである第１のノードに第１の入力端子が接続され、第２の入力端子に前記パワー半導体素子のソース電圧またはエミッタ電圧と同一電位の電圧が印加された演算増幅回路と、
前記演算増幅回路の一対の入力端子が同一電位となるようにフィードバックループが形成され、前記電流検出用抵抗で生じる信号を電流検出信号として出力させる電流検出回路とを有するドライバ回路において、
スイッチングの状態によらず前記電流検出回路内の電流が流れるルートを確保することにより、不確定な電位を確定させることを特徴とする電源ドライバ回路。
【請求項２】
請求項１記載の電源ドライバ回路において、
前記パワー半導体素子は、
第１と第２の電源電圧端子間に直列形態に接続された２つのパワー半導体素子からなり、
前記電流検出用半導体素子は、
前記２つのパワー半導体素子のうち、低電位側の電源電圧端子に接続されたパワー半導体素子とドレイン端子同士またはコレクタ端子同士が結合されていることを特徴とする電源ドライバ回路。
【請求項３】
請求項１または２記載の電源ドライバ回路において、
前記電流検出回路は、
電圧降下素子と、駆動制御信号に基づいて動作する第１のスイッチとを備え、
前記電圧降下素子、ならびに前記第１のスイッチは、
前記演算増幅器の出力ノードと接地電位との間に接続された半導体素子のゲート端子、またはベース端子と接地電位との間に直列接続された構成よりなることを特徴とする電源ドライバ回路。
【請求項４】
請求項１または２記載の電源ドライバ回路において、
前記演算増幅器の一方の入力端子と接地電位との間に接続され、駆動制御信号に基づいて動作する第２のスイッチを備え、
前記第２のスイッチは、
前記演算増幅器の一方の入力端子の電位が、前記パワー半導体素子がスイッチング状態となることによって不確定になる第一の状態において、電位が確定している第二の状態のノード電位を保つことを特徴とする電源ドライバ回路。
【請求項５】
請求項１〜３のいずれか１項に記載の電源ドライバ回路において、
前記演算増幅器の一方の入力端子と、前記電流検出用半導体素子のソース端子またはエミッタ端子と前記電流検出用抵抗の一方の端子が接続されているノードとの間に接続され、駆動制御信号に基づいて動作する第３のスイッチを備え、
前記第３のスイッチは、
前記パワー半導体素子がスイッチング状態の際に、前記演算増幅器の一方の入力端子を接地電位にすることを特徴とする電源ドライバ回路。
【請求項６】
請求項４記載の電源ドライバ回路において、
前記演算増幅器の一方の入力端子と、前記電流検出用半導体素子のソース端子またはエミッタ端子との間に接続され、駆動制御信号に基づいて動作する第３のスイッチを備え、
前記パワー半導体素子がスイッチング状態の際に、前記演算増幅器の一方の入力端子を接地電位にすることを特徴とする電源ドライバ回路。
【請求項７】
請求項１〜６のいずれか１項に記載の電源ドライバ回路において、
前記電流検出用半導体素子のソース端子またはエミッタ端子と前記電流検出用抵抗の一方の端子とが接続されているノードと、接地電位との間に接続され、第一の状態時に発生する電流を放電させる放電用抵抗を備えたことを特徴とする電源ドライバ回路。
【請求項８】
請求項１〜７のいずれか１項に記載の電源ドライバ回路において、
低電位側の電源電圧端子に接続された前記パワー半導体素子のゲート駆動電圧またはベース駆動電圧の信号を反転して駆動制御信号を生成する反転回路を備えたことを特徴とする電源ドライバ回路。
【請求項９】
請求項１〜８のいずれか１項に記載の電源ドライバ回路において、
高電位側の電源電圧回路に接続されたパワー半導体素子のゲート駆動電圧またはベース駆動電圧の信号をレベルシフトして駆動制御信号を生成することを特徴とする電源ドライバ回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の電源ドライバ回路において、
前記第１〜第３のスイッチの駆動制御信号の電圧を任意のタイミングに設定するタイミング設定手段を備えたこと特徴とする電源ドライバ回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載の電源ドライバ回路において、
前記第１〜第３のスイッチの駆動制御信号の時間幅を任意の時間に設定する信号幅設定手段を備えたこと特徴とする電源ドライバ回路。
【請求項１】
インダクタに電流を流すパワー半導体素子をＰＷＭ方式でスイッチング制御して入力電圧を変換した電圧を出力するスイッチング電源装置を構成する電源ドライバ回路であって、
前記パワー半導体素子とドレイン端子同士またはコレクタ端子同士が結合され、同一の駆動電圧が制御端子に印加される電流検出用半導体素子と、
前記電流検出用半導体素子のソース端子またはエミッタ端子に接続された電流検出用抵抗と、
前記電流検出用抵抗と前記電流検出用半導体素子との接続ノードである第１のノードに第１の入力端子が接続され、第２の入力端子に前記パワー半導体素子のソース電圧またはエミッタ電圧と同一電位の電圧が印加された演算増幅回路と、
前記演算増幅回路の一対の入力端子が同一電位となるようにフィードバックループが形成され、前記電流検出用抵抗で生じる信号を電流検出信号として出力させる電流検出回路とを有するドライバ回路において、
スイッチングの状態によらず前記電流検出回路内の電流が流れるルートを確保することにより、不確定な電位を確定させることを特徴とする電源ドライバ回路。
【請求項２】
請求項１記載の電源ドライバ回路において、
前記パワー半導体素子は、
第１と第２の電源電圧端子間に直列形態に接続された２つのパワー半導体素子からなり、
前記電流検出用半導体素子は、
前記２つのパワー半導体素子のうち、低電位側の電源電圧端子に接続されたパワー半導体素子とドレイン端子同士またはコレクタ端子同士が結合されていることを特徴とする電源ドライバ回路。
【請求項３】
請求項１または２記載の電源ドライバ回路において、
前記電流検出回路は、
電圧降下素子と、駆動制御信号に基づいて動作する第１のスイッチとを備え、
前記電圧降下素子、ならびに前記第１のスイッチは、
前記演算増幅器の出力ノードと接地電位との間に接続された半導体素子のゲート端子、またはベース端子と接地電位との間に直列接続された構成よりなることを特徴とする電源ドライバ回路。
【請求項４】
請求項１または２記載の電源ドライバ回路において、
前記演算増幅器の一方の入力端子と接地電位との間に接続され、駆動制御信号に基づいて動作する第２のスイッチを備え、
前記第２のスイッチは、
前記演算増幅器の一方の入力端子の電位が、前記パワー半導体素子がスイッチング状態となることによって不確定になる第一の状態において、電位が確定している第二の状態のノード電位を保つことを特徴とする電源ドライバ回路。
【請求項５】
請求項１〜３のいずれか１項に記載の電源ドライバ回路において、
前記演算増幅器の一方の入力端子と、前記電流検出用半導体素子のソース端子またはエミッタ端子と前記電流検出用抵抗の一方の端子が接続されているノードとの間に接続され、駆動制御信号に基づいて動作する第３のスイッチを備え、
前記第３のスイッチは、
前記パワー半導体素子がスイッチング状態の際に、前記演算増幅器の一方の入力端子を接地電位にすることを特徴とする電源ドライバ回路。
【請求項６】
請求項４記載の電源ドライバ回路において、
前記演算増幅器の一方の入力端子と、前記電流検出用半導体素子のソース端子またはエミッタ端子との間に接続され、駆動制御信号に基づいて動作する第３のスイッチを備え、
前記パワー半導体素子がスイッチング状態の際に、前記演算増幅器の一方の入力端子を接地電位にすることを特徴とする電源ドライバ回路。
【請求項７】
請求項１〜６のいずれか１項に記載の電源ドライバ回路において、
前記電流検出用半導体素子のソース端子またはエミッタ端子と前記電流検出用抵抗の一方の端子とが接続されているノードと、接地電位との間に接続され、第一の状態時に発生する電流を放電させる放電用抵抗を備えたことを特徴とする電源ドライバ回路。
【請求項８】
請求項１〜７のいずれか１項に記載の電源ドライバ回路において、
低電位側の電源電圧端子に接続された前記パワー半導体素子のゲート駆動電圧またはベース駆動電圧の信号を反転して駆動制御信号を生成する反転回路を備えたことを特徴とする電源ドライバ回路。
【請求項９】
請求項１〜８のいずれか１項に記載の電源ドライバ回路において、
高電位側の電源電圧回路に接続されたパワー半導体素子のゲート駆動電圧またはベース駆動電圧の信号をレベルシフトして駆動制御信号を生成することを特徴とする電源ドライバ回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の電源ドライバ回路において、
前記第１〜第３のスイッチの駆動制御信号の電圧を任意のタイミングに設定するタイミング設定手段を備えたこと特徴とする電源ドライバ回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載の電源ドライバ回路において、
前記第１〜第３のスイッチの駆動制御信号の時間幅を任意の時間に設定する信号幅設定手段を備えたこと特徴とする電源ドライバ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−１５８０６７（Ｐ２００６−１５８０６７Ａ）
【公開日】平成１８年６月１５日（２００６．６．１５）
【国際特許分類】
【出願番号】特願２００４−３４４０３７（Ｐ２００４−３４４０３７）
【出願日】平成１６年１１月２９日（２００４．１１．２９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年６月１５日（２００６．６．１５）
【国際特許分類】
【出願日】平成１６年１１月２９日（２００４．１１．２９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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