面発光表示装置
【課題】電源用配線のためのプロセス・材料・線幅・膜厚の変更などによる抵抗低減に限度がある場合でも、輝度ムラの少ない有機ＥＬディスプレイ等の面発光表示装置を安価に提供する。
【解決手段】複数の画素回路のそれぞれに接続している複数の電源線と、複数の電源線のそれぞれの端部が所定の間隔で接続されており、電源端子（２３）を有する電源バス（２２）と、を備えており、電源バス（２２）は、その長さ方向に沿って電源端子（２３）から前記端部の方向へと延びる複数のスリット（６１）を有しており、前記複数のスリット（６１）の全部又は一部は、電源バス（２２）内でその周囲が閉じられた形状である、面発光表示装置を提供する。
【解決手段】複数の画素回路のそれぞれに接続している複数の電源線と、複数の電源線のそれぞれの端部が所定の間隔で接続されており、電源端子（２３）を有する電源バス（２２）と、を備えており、電源バス（２２）は、その長さ方向に沿って電源端子（２３）から前記端部の方向へと延びる複数のスリット（６１）を有しており、前記複数のスリット（６１）の全部又は一部は、電源バス（２２）内でその周囲が閉じられた形状である、面発光表示装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に有機ＥＬパネルや液晶パネルなどの薄型ディスプレイに関する。
【背景技術】
【０００２】
トップエミッション構造のアクティブ方式有機ＥＬディスプレイを例にとると、そのパネルユニットは、図１のように、有機ＥＬ素子が形成されたＴＦＴ回路基板１１とカラーフィルタ基板１２を貼り合わせた構成などが代表的である。
【０００３】
図２（ａ）は、このＴＦＴ回路基板の配線構成の模式図である。このＴＦＴ回路基板では、１列に並ぶ個々の画素回路２４に電源（電力）を供給する電源線２１とこれを全て束ねて電源端子２３に引き出す電源バス２２が存在する。また、ＴＦＴの凹凸を平坦化する樹脂を設け、ここに発光部を結ぶコンタクトホール２７を設けるのが通例である。符号２５はデータ信号線、符号２６はゲート信号線を示す。
図２（ｂ）は、この電源周りの配線だけを抽出した模式図である。ＴＦＴ回路基板内の電源線は、ベタ配線やメッシュ状でなく、このように、１方向に走る構成が良く用いられる。これには、信号線を電源線が横切る面積が増えることによって配線間容量が増大して、駆動が遅くなるのを防ぐ目的などがある。また、画素が小さい場合、トランジスタ面積を少しでも増やすという理由もある。符号１６はＩＣ（制御回路）の配置位置を示す。
【０００４】
画素回路の代表的構成を図３Ａに示す。これは、主に液晶で使われるＴＦＴ回路であるが、勿論、有機ＥＬの駆動にも使うことができる。この場合のＴＦＴ側電源線は、陰極であり、全画素の上部透明共通電極は陽極である。符号３１は有機ＥＬ素子を、３２、３３はＴＦＴを、３４はコンデンサを、３５はソース信号線を、３６はゲート信号線を夫々示す。
【０００５】
図３Ｂは、従来のＴＦＴ回路基板の画素回路２４の配線構造の一例を示す模式図である。ここでは、従来のＴＦＴ回路基板の画素回路２４を構成する主要なトランジスタについての配線構造を示している。
図３Ｂの配線構造では、ゲート配線パターン５５が第１層のメタル配線パターンとして形成され、かつ、このゲート配線パターン５５上に絶縁層およびＳｉ層２９を介してソース配線パターン５６、ドレン配線パターン５７および上記電源線２１がそれぞれ第２層のメタル配線パターンとしてそれぞれ形成されている。
ゲート制御用素子領域５８は、ゲート配線パターン５５に隣接する形態で設けられている。このゲート制御用素子領域５８には、図３Ａに示すＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）３３およびキャパシタ３４が設けられ、かつ、第２層のメタル配線パターンであるデータ信号線（ソース信号線）２５および第１層のメタル配線パターンである走査信号線（ゲート信号線）２６が接続されている。
ソース配線パターン５６は、図３Ａに示すＴＦＴ３２のソースを形成する配線として設けられている。このソース配線パターン５６は、基端部が電源線２１に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線２１に平行する分岐部５６ａ、５６ｂを形成している。
一方、ドレン配線パターン５７は、上記ＴＦＴ３２のドレンを形成する配線として設けられている。このドレン配線パターン５７は、基端部がコンタクトホール２７を介して発光部に結ばれており、この基端部から上記ソース配線パターン５６の分岐部５６ａ、５６ｂ間に延びる分岐部５７ａと、該基端部から上記分岐部５６ｂと電源線２１との間に延びる分岐部５７ｂとを有している。つまり、このドレン配線パターン５７は、ソース配線パターン５６の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
【０００６】
次に、図１のパネルの画素部に関しては、例えば図４Ａ（ａ）の線ＡＡや線ＢＢに沿った図４Ｂ（ｂ）および図４Ｃ（ｃ）のような断面構造になっている。まず、ガラス基板上には、ＴＦＴ構造およびその平坦化樹脂４０が存在する。これは、必要に応じて、無機のパッシベーション膜で覆われる。その上に密着性を良くする下地層４１を敷いた後、反射電極４２を形成する。ここに発光部に開口のある絶縁膜４３を形成した後、複数の有機膜４４を蒸着し、その上に透明電極層４５を成膜する。ここでは上部の透明電極層と呼ぶが、ＩＺＯ、ＩＴＯなどの酸化物の透明な層の場合もあれば、ハーフミラー状の数ｎｍ〜十数ｎｍの金属膜の場合もある。この透明電極層４５は、例えば図５Ａ（ａ）および図５Ｂ（ｂ）のようになっており、全画素共通のベタ配線５３で、パネル外周部で前述とは別の電源バス５１に接続されて、端子５２に引き出される。そして最後に、画素部全面がバリア層４６で覆われる。
一方、カラーフィルタ基板側は、ガラス基板上にブラックマトリクス４７、カラーフィルタ４８、更に必要に応じてバンク隔壁３９や色変換層４９が形成される。勿論、バンク隔壁や色変換層を使わない方式もある。更に、必要に応じてスペーサ５０が設けられることもある。
そして、ＴＦＴ回路基板とカラーフィルタ基板を画素が合うように位置決めして貼り合わせる。ギャップ層には、一般的には接着剤などの固体が使われるが、液体や気体の場合もある。
【０００７】
図２のようなＴＦＴ回路基板では、プリント基板のような厚膜配線が困難であるため、配線抵抗が無視できず、電源端子から遠くなるほど電圧降下（上昇）が大きくなる。更に、有機ＥＬパネルのような自発光の電流駆動方式の場合、液晶パネルなどよりも電源線を流れる電流が大きいため、電源線や電源バスでの電圧降下（上昇）が大きくなる。まずこれは、単純に有機ＥＬ発光素子にかかる電圧の面内分布となり、輝度ムラにつながる。また、ＴＦＴ画素回路が、図３Ａのような構成の場合、特にＧＮＤの電位が上がると、ゲート制御電圧が変動してしまうため、僅かな電位の面内分布でも、極めて大きな輝度ムラにつながることがある。更に、有機ＥＬパネルのような自発光の電流駆動方式の場合、液晶などより電源線を流れる電流が大きいため、電源線や電源バスでの電圧降下（上昇）が大きくなる。従って、ＧＮＤ電位が低い電源端子近くの僅かな画素だけが極端に明るく光ることとなり、これを放置してパネル全体の平均的輝度を設定すると、画面が焼きついてしまうことさえある。
【０００８】
このような電源用配線まわりの電位ムラによる輝度ムラ低減方法としては、次のような各種提案が見られる。特許文献１（特開２００７−２３２７９５号公報）、特許文献２（特開２００７−２３２７９６号公報）、特許文献３（特開２００４−２０６０５５号公報）は、電源バス自体の２箇所以上に電力を供給して電源バスによる配線抵抗（電圧降下）を低減しようとするものである。これは、抵抗の低減には効果的ではある。しかし、スペースやコストの問題で、複数箇所に給電できない場合もあれば、画面が大きくなって電流が増えても電源バスを十分太くできず、多少の給電箇所の増設だけでは、電源バスの電圧降下を抑えきれない場合もある。
また、特許文献４（特開２００５−０７８０７１号公報）、特許文献５（特開２００５−１５７３００号公報）、特許文献６（特開２００７−２５０５５３号公報）などは、コンタクトホールの配置の工夫で、有機ＥＬ素子にかかる電位を均一にしようとするもので、輝度ムラの中で有機ＥＬ素子にかかる電位のムラが支配的な場合は、有効である。しかしこの方法は、いかにコンタクト抵抗を調整しようとも、全ての電流が共通の電源バスに足し合わされて電源端子に流れるため、必ず端子から遠いところで電源バス自体の電圧降下が発生する。即ちこの方法の応用では、電源バス自体の電圧降下の分布まで低減することができないため、図３ＡのようなＴＦＴのゲート電圧のムラによって引き起こされる輝度ムラまでは低減できない。
特許文献７（特開２００７−３４２７８号公報）は、１つのスリットを電源バスの中間位置まで入れることで電源線の電位バラツキを低減することを記載している。しかし、このスリット１つだけでは、電源バスに接続する電源線が多い場合やバスが長い場合、各電源線について十分に電位の均一化ができない。
特許文献８（特開２００６−１６３３８４号公報）は、隣り合う電源線（Ｖｄｄ）を金属ラインによって複数箇所で接続することで電圧降下を低減するディスプレイ用基板を記載している。更にその際、この金属ラインとデータ線との交差部分の幅を小さくして寄生容量を小さくすることも記載している。しかし、この構成では、単純に網目状に電源線が接続された状態だけなので、例えば全面点灯時に、電源端子に近い付近だけ顕著に電圧降下が小さくなり、集中的な輝度ムラになることがある。
【０００９】
なお、各画素への発光指令データ自体を補正して、ソフト的に輝度ムラを低減することが可能である。しかし、画面内での輝度ムラは２次元的なものなので、画像コントローラに全画素分のメモリーを持たせ、且つ２次元的な補正係数の設定をしなければならないため、非常にコスト高になる。
勿論、電源線の材料をより低抵抗な配線材料に変更したり、電源線の厚膜化やバス幅の拡大によって電源線の抵抗を低減できる。しかしながら、配線材料の変更は、使い慣れたプロセスの変更を余儀なくされ、電源線の厚膜化は、コストアップや内部応力の増加（反り・割れ・膜剥れ）を引き起こす。また、バス幅の拡大は、額縁の増加、ひいてはマザー基板からの取れ数減少によるコストアップを引き起こす。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２３２７９５号公報
【特許文献２】特開２００７−２３２７９６号公報
【特許文献３】特開２００４−２０６０５５号公報
【特許文献４】特開２００５−０７８０７１号公報
【特許文献５】特開２００５−１５７３００号公報
【特許文献６】特開２００７−２５０５５３号公報
【特許文献７】特開２００７−３４２７８号公報
【特許文献８】特開２００６−１６３３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従って本発明の課題は、電源用配線のためのプロセス・材料・線幅・膜厚の変更などによる抵抗低減に限度がある場合でも、輝度ムラの少ない有機ＥＬディスプレイ等の面発光表示装置を安価に提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明では、複数の画素に電源を供給する電源線が複数本接続される電源バスと、これに接続する電源端子を持つ回路基板（単なる配線基板含む）において、電源バス内にスリット状の穴を設ける。そして、全面点灯時における電源線とバス接続部における電圧降下（上昇）が、全電源線においてほぼ均一になるように、スリットで分割される電源バス各部の幅と長さを調整する。即ち、電源バス内のスリットで分割される部位の幅が、主に端子に近い電源線に給電するものを狭く、主に遠い電源線に給電するものを太くする。そして、電源線接続部付近は、電源バスが全てつながるようにする。スリットで分割する数は、ムラの調整仕様に応じて適宜定めればよい。それでも残った輝度ムラを解消する必要がある場合は、画像コントローラの制御回路に走査ライン数またはデータライン数分の僅かなメモリーを配置し、１次元的な分布補正を行う。
【００１３】
より具体的には、本発明は、
複数の画素回路のそれぞれに接続している複数の電源線と、
前記複数の電源線のそれぞれの端部が所定の間隔で接続されている、電源端子を有する電源バスと、を備えており、
前記電源バスは、その長さ方向に沿って前記電源端子から前記端部の方向へと延びる複数のスリット（または切り欠き部）を有しており、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置を提供する。
【００１４】
ここで、上記の面発光表示装置では、前記電源バスは前記スリットにより分割され、当該スリットの数および／または当該スリットで分割される電源バスの幅と長さにより、前記端部でのそれぞれの電位が所望の値に調整される態様であることが好ましい。
【００１５】
そして、上記の面発光表示装置は、前記電源線と直交する方向に配列された前記画素回路に供給される電流指令値を、前記画素回路と前記電源線との接続部から前記電源バスの端部までの距離に応じて補正するための制御回路をさらに備えている態様であることが好ましい。
【００１６】
また、上記の面発光表示装置では、前記電源線の両端部が電源バスに接続されており、該電源線両端部の電源バスは、独立した１以上の前記スリットを有している態様であることが好ましい。
【００１７】
さらに、上記の面発光表示装置では、前記電源バスの一部または全部が、異種材料または同種材料を積層した複数層によって構成されている態様であってもよい。
【００１８】
加えて、前記画素回路が有機ＥＬ素子を発光または駆動するものであってもよい。
【００１９】
また、本発明は、面発光表示装置における輝度ムラの調整方法も提供するものである。具体的には、
その長さ方向に沿って延びる複数のスリットを有するとともに、電源端子を有する電源バスを設けるステップと、
複数の画素回路のそれぞれに接続している複数の電源線を設け、当該電源線のそれぞれの端部を前記電源バスに所定の間隔で接続するステップと、
前記画素回路と前記電源線との接続部から前記端部までの距離に応じて、前記電源線が延びる方向と直交する方向に配列された前記画素回路に供給される電流指令値を制御回路により補正するステップと
を含み、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置における輝度ムラの調整方法を提供する。
【００２０】
ここで、前記制御回路は、前記距離に応じた補正係数を前記電流指令値に乗じる処理を行う態様であることが好ましい。
【００２１】
更に、本発明は、前記電源線の少なくとも一方に隣り合う電源線同士を接続している接続線を備えている面発光表示装置についても提案している。
ここで、上記接続線は、その延長方向において上記電源バスに接続されていないものであることが好ましい。
【００２２】
また、上記の接続線は、ある画素列を構成する一の集合に割り当てられた複数の電源線を相互に接続しているが、別の画素列を構成する他の集合に割り当てられた電源線には接続していない態様であってもよい。ここで、上記の一の集合及び他の集合は、１画素列を構成する副画素の列に接続された複数の電源線からなるものでありうる。このような１画素列を構成する副画素（サブピクセル）とは、通常、２色〜４色程度で構成されており、例示した赤色、緑色、青色などに限られず、白色や中間色なども含まれる。
【００２３】
また、上記画素回路が備える薄膜トランジスタを形成する配線の一部が、それぞれの画素回路の内部線路に接続される電源線に対してバイパス線路を構成している態様であっても良い。ここで、このバイパス線路の一部と上記の接続線の一部とは、共通した配線により構成されている態様であっても良い。
【００２４】
なお、電源線の接続線が制御線を横切ることによって、寄生容量が増加してトランジスタ動作が遅くなることがある。そのような場合には、全画素で電源線同士を接続する必要はなく、接続位置や接続本数や太さ等を適宜に調整すれば良い。
【００２５】
［作用］
本発明のスリットを用いた電源バス構造では、全面点灯時において、電源線と電源バスの接続部における電圧降下（上昇）が、全電源線でほぼ均一になるため、輝度ムラが減少する。これは、有機ＥＬ発光層にかかる電位分布のみならず、ＴＦＴゲート電位の分布が低減されるためである。更に残った輝度ムラは、電源線の伸長方向の１次元的なものだけになる。更にこれが問題となる場合は、画像コントローラで補正するが、電源線の伸長方向と直交して並ぶ画素列に対して同一の補正係数を設定できるので、僅かなメモリーと、簡単な１次元的分布補正でよい。これらによって、全面点灯時の輝度ムラは、殆ど全て解消される。
また、上記のスリットを含む面発光表示装置に上記の接続線をさらに追加することによって、例えば、カラーパネルの全面白色点灯時における（例えば赤、緑、青などの）各色の電流バランスが大きく異なる場合であっても、大電流を流す電源線から小電流しか流れない電源線側に電流を分散できる。そのため、電源線の電圧降下が平均的になって、消費電力および輝度ムラを低減することができる。その理由は、接続線が無い場合、総電流（平均電流）が同じであっても、最大電流を流す特定色の電源線の電圧降下に合わせて全体の電源電圧を上げなければならないからである。そして、赤・緑・青など各色の電源線で電圧降下が著しく異なれば、色ごとに輝度ムラが異なり、各色について個別の輝度ムラ補正が必要となってしまうからである。ここで、上記の電源線同士を接続する接続線を、その延長方向では電源バスには接続しない構成とすることにより、（電流がスリットの存在する電源バスの方向に流れるため）スリットの効果が維持され、電源線と電源バスとの各接続部での電位が等しくなる。
さらに、上記のスリットおよび接続線を含む面発光表示装置に上記のバイパス線路をさらに追加することによって、電源線の配線抵抗それ自体を低減することができ、各電源線に接続された各画素回路の発光素子に印加される電圧を回路基板内で一様化することができる。そのため、全体的な輝度ムラを低減することができる。また、このバイパス線路による配線抵抗の低下は、各電源線における電圧降下（上昇）を抑制するので、消費電力の低減をもたらす。
【発明の効果】
【００２６】
本発明のスリットで分割される電源バスを持つ回路基板によって、特に材料や膜厚などプロセスの変更なく、更に額縁の増大などもなく、輝度ムラを低減することができる。これによって、高品質の有機ＥＬパネルを安価に実現できる。
【００２７】
特に、電源バス内でその周囲が閉じられた形状のスリットは、一部が開放されているスリットと比較して、電位差に起因する帯状の輝度ムラの発生を防止できる。ここで、一部が開放されているスリットを電源バスに設けると、電源バスを複数本のバスに分けることになる。このとき、分けた各バス間に僅かでも抵抗差があると、各バス間に電位差が発生し、この電位差に起因する輝度ムラが各バスに接続する電源線群の境界で発生するためである。
【００２８】
また、上記の接続線やバイパス線路を含む面発光表示装置によれば、配線抵抗それ自体を低減することによって、電源線の電圧降下が小さくなるため（ＧＮＤ電位が下がるため）消費電力を低減することができる。特に、１画素列を構成する（限定はされないが、例えば、赤色、緑色、青色などの）副画素列の電源線間に接続線を設けることにより、各色の輝度ムラが画面全体で同じになる。そのため、輝度ムラ補正をソフト的に行う場合であっても、各色について個別の補正が不要となる。
【図面の簡単な説明】
【００２９】
【図１】一般的なトップエミッション型の有機ＥＬパネルユニットの全体図である。一般的なトップエミッション型の有機ＥＬパネルユニットの全体図である。
【図２】（ａ）が、従来のＴＦＴ回路基板の陰極配線の全体構成の模式図である。（ｂ）が、従来のＴＦＴ回路基板の陰極配線の模式図である。
【図３Ａ】一般的なＴＦＴ回路基板の画素回路の例を示す図である。
【図３Ｂ】一般的なＴＦＴ回路基板の画素回路において、特に主要トランジスタについての配線構造を示す模式図である。
【図４Ａ】トップエミッション型の有機ＥＬパネルの画素部を示す図である。
【図４Ｂ】図４Ａ（ａ）の線ＡＡに沿った断面図である。
【図４Ｃ】図４Ａ（ａ）の線ＢＢに沿った断面図である。
【図５Ａ】全画素に共通するベタ配線を有する上部共通電極を示す図である。
【図５Ｂ】図５Ａ（ａ）の線ＣＣに沿ったパネルの断面構造を示す図である。
【図６】本発明の電源バスを有する回路基板の全体構成を示す模式図である。
【図７】本発明の電源バスの各種スリット構造を示す模式図である。（ａ）は、単純分割構造を示している。（ｂ）は、電源線接続部を連結した構造を示している。（ｃ）は、（ｂ）の構造を簡略化したものである。
【図８】（ａ）が、本発明の電源バス（陰極側）の全体図である。（ｂ）が、スリット部（Ｘ部）の拡大図である。
【図９】（ａ）が、従来の電源バスを用いたときの全面点灯時の電位分布のシミュレーション結果である。（ｂ）が、本発明の電源バスを用いた全面点灯時の電位分布（６分割＋スリット間隔微調整の場合）のシミュレーション結果である。
【図１０】図９（ｂ）に示す電源バスのスリット近傍部分の電位分布のシミュレーション結果の拡大図である。
【図１１】電源バスの分割数と画面中心x方向の電位分布との関係を示す図である。
【図１２】本発明の電源バスと電源線とその接続線、及びこれを持つ回路基板の模式図である。
【図１３】（ａ）が図１２の電源バスにつながる電源線２１同士を接続する接続線７４の拡大模式図である。（ｂ）が、図１２の電源バスにつながる電源線２１同士を接続する接続線７５の拡大模式図である。
【図１４】図１３（ａ）の回路基板内の画素部の拡大模式図である。
【図１５】図１４に示す画素部の配線パターンの拡大模式図である。
【図１６】（ａ）が図１５の線ＤＤに沿った断面図である。（ｂ）が図１５の線ＥＥに沿った断面図である。
【図１７】電源線のバイパス線路を追加した回路基板内の画素部の拡大模式図である。
【図１８】図１７に示す画素部の配線パターンの拡大模式図である。
【図１９】（ａ）が図１８の線ＦＦに沿った断面図である。（ｂ）が図１８の線ＧＧに沿った断面図である。
【図２０】図１８の接続線５９がＲＧＢ用の３つの画素列の電源線にそれぞれ接続していることを示す、回路基板内の画素部の拡大模式図である。
【発明を実施するための形態】
【００３０】
［最良の形態１］
図６は、本発明の電源バス及びこれを持つ回路基板の模式図である。スリット６１は細い隙間または開口部であり、その本数と長さは、特に限定するものではない。そして、このスリットによって電源バス２２を部分的に分割し、この分割された部分が、複数の電源線２１のうち、電源端子に近い電源線につながるものは細く、遠い電源線につながるものは太くなるようにする。符号６２は、電源バスが積層構造になっている多層配線部を示す。電源バスの、データ信号線やゲート信号線と交差しない部分は、同じ金属を積層した構造とすることができる。その構造は左右対称が望ましい。
本来ならば、電源バスを設けず、電源線ごとに端子と結び、端子からの距離に応じて配線幅を調整する、いわゆる抵抗一定配線が理想的であるが、最小の線幅と線間がプロセスルールで決まっているので、配線数が多い場合や、端子から電源線までの距離の最大/最小比が大きい場合は、額縁が大幅に増大してしまうため現実的でない。そこで、図７（ａ）に示すように、ある程度の本数の隣接する電源線をまとめたブロックごとにＬ字状のスリット６１を形成しバスの配線幅を調整することが考えられる。ただし、スリット６１をバスの外周に達する位置まで形成し、ブロックごとに独立にバスを配線すると、分けたブロックの境界では、配線抵抗のバラツキによって、僅かな電位の段差、すなわち輝度の段差ができて境界線が見えてしまうことがある。人間は、わずか２〜３％の輝度差であっても識別ができるためである。そこで、図７（ｂ）のように、配線抵抗を調整したブロックごとのバスを最終的に電源線接続部付近で全て連結することで、ブロックの境界に発生する電位の段差を低減することができる。即ちこれは、スリット６１をバスの外周に達する位置まで形成することなく、電源バス内の電源線との接続部付近で周囲が閉じたスリット穴を設けることに帰着する。更に、スリットが複雑であると、スリット自体のパターニング不良に加えて、電源バスと交差する細い信号線が広範囲で重なる可能性もあるため、図７（ｃ）のようにスリット６１の形状を例えばＩ字状として、プロセスの安定化のために、できるだけ簡単にすることが望ましい。なお、いずれの例においても、最も外側の電源線のブロックが列方向の電源バスと離間するよう、行方向の電源バスの列方向の電源バスにつき当たる部分の内側に切り欠き６１ａを入れている。
【００３１】
次に、スリットの本数については、多いほど電位のムラが均一になるが、あまり増やすと有効なバスの幅が減って抵抗が増加するので、均一化の要求（輝度ムラ仕様）に合わせて、適宜調整すべきである。例えば、３インチ程度のパネルでバス幅２ｍｍ程度の場合は、電位分布（０．０１Ｖ間隔）のシミュレーションから図１１のように、４〜６分割程度で十分均一になることが分かった。なお、このシミュレーション結果における電源バス内スリット部の電位分布（図１０を参照）を見ると、このような電源バスの分割によって、各スリット端部での電位が、ほぼ等しくなっている。このことは、図９（ａ）と比較して、図９（ｂ）では、各スリット端部が同じ等電位線で囲まれた領域に属していることから理解できる。
また、スリット群を配置する場所や範囲としては、輝度ムラが集中するところにだけ個々に設ければよい。図２のように電源端子が２箇所で、電源線接続部も２辺あるような配線パターンの場合は、図６のように４箇所に設けることになるが、端子が１箇所で、電源線とバスの接続部も１辺の場合は、１箇所で良い。
【００３２】
また図６のように、電源線２１がその両端２箇所でバスの２つの辺に接続する場合、バス幅が十分でなければ、必ずしも各電源線の両端の電位を一致させなくとも良く、バスのそれぞれの辺で独立にスリット形状等を調整し、それぞれの辺（行方向）において接続部の電位を均一化すれば良い。もしバス幅が十分でない状態で、各電源線の両端の電位を一致させようとすると、電源端子に近い側の配線抵抗を増やすために分割された全部のバスの幅を狭めなければならず、もともと許容された電源バスの幅を有効に使えなくなる。これによって均一化が達成されても、全体の電位が大幅に上昇し、消費電力が増大してしまうことがあるので、注意が必要である。電源線とバスの接続部の電位を電源線両端で、バスの辺ごとに独立に均一化調整する場合は、バス全体の幅を減らさないので、スリット導入による電位の上昇や消費電力増加は僅かである。勿論、バス幅が十分取れる場合、電源線両端の電位差がもともと小さい場合や、積層などで低抵抗化が可能な場合などは、この限りでない。
【００３３】
次に、バスの更なる低抵抗化を考える。データ信号線や走査信号線は、絶縁を保ちつつ電源バスと交差するが、図２（ａ）のように、必ずしもバスの全面で交差する訳ではない。従って、図６に示すように、交差しない部分で、信号線と同層を電源バスに積層して多層配線部６２を形成することにより、より抵抗を削減することが望ましい。
このとき、端子と電源バスが左右対象配置の場合、仮に信号線の引き出しが、図６のとおり非対称であっても、積層する多層配線部のパターン（符号６２参照）は、左右対称にすることが望ましい。バスを積層する方法は、導電性の第１層の上に直接第２層を積層してもよいし、導電性の第１層と第２層の間に絶縁膜を挟んで両者をコンタクトホールを介して電気的に接続しても良い。また、行方向のバスを積層して形成する場合は、積み重ねる層に夫々同等のスリットを入れることが望ましい。ただし、いずれか一方の層にのみスリットを形成し、スリット入りバスと通常バスを積層した場合であっても僅かながら均一化の効果があるので、それも本発明の範囲である。そしてこのような積層構造の場合、前述のように、電源線の両端部で電位を合わせない独立なスリット構造とするならば、図６のように、両端部でスリット部の層構成が違っていても何ら問題ない。
【００３４】
このような構造によって輝度ムラを低減し、それでも取り切れない輝度ムラが問題になる場合は、画像コントローラにて、ソフト的に電流指令値を補正する方法が簡単に利用できる。電源バスのスリット構造によって、電源線と直交する方向の画素列は全て均一な輝度となり、平行な方向ではムラが１次元的になっている。即ち、電源線と直交する方向の画素列は、１つの係数で補正できる。そのため、画像コントローラには、電源線の伸長方向に並ぶ画素数分だけの補正用メモリーを持たせれば良い。更に、補正係数の設定も簡単である。
【００３５】
［最良の形態２］
次に、図１２〜図１６を参照して、図６〜図９に記載のスリットを持つ電源バスに加えて、電源線同士を接続するための接続線を取り入れた回路基板について説明する。
【００３６】
図１２は、図６〜図９に記載の電源バスと、電源線２１同士を接続する接続線６３とを含む回路基板の模式図である。ここで、図１２の電源バス２２に設けるスリットの本数と長さは、任意のものを採用できるので特に限定しない。重要なことは、電源バスを部分的に分割し、この分割された部分の夫々が、電源端子に近い電源線につながるものは細く、遠い電源線につながるものは太くなるようこれらスリット６１を形成することである。そして、接続線６３は、電源線２１の延びる方向と直交する方向に隣り合う電源線２１同士をつなぐ。
【００３７】
図１３（ａ）および図１３（ｂ）は、図１２の回路基板における図８のＸ部に相当する部分を拡大したものであり、電源バスにつながる電源線２１同士を接続する接続線７４、７５の拡大模式図である。ここで、隣り合う電源線２１との接続は、図１３（ａ）の接続線７４のように、画面の端から端までの電源線２１を全てつないでも良い。また、図１３（ｂ）の接続線７５のように、１画素列を構成する電源線の集合ごとに終端していても良い。図１３（ｂ）は、１画素が例えば赤、緑、青の３色の副画素からなる場合であり、各副画素に接続された３本の電源線２１を一集合として接続線７５の両端を終端させている。ここで、１画素が、赤、緑、青に白（ホワイト）を加え４色の副画素からなる場合や、中間色や２色からなる場合も同様であり、前者では４本の電源線を一集合として、後者では２本の電源線を一集合として両端を終端させればよい。なお、これらの接続線６３，７４、７５は、その延長方向において電源バスには接続しない。その理由は、延長方向で電源バスに接続すれば電圧降下は減少するものの、電流がスリットの存在する方向に流れず、電源端子に近いところに集中するからである。つまり、図１２において、電源線２１が延びる方向（縦方向、または列方向）だけでなく接続線６３が延びる方向（横方向、または行方向）にも電流が流れると、電源バス２２に設けたスリット６１等による効果が十分に発揮されないためである。
【００３８】
一方、図１３（ａ）の接続線７４のように、すべての電源線同士を接続線でつなぐと、画面の中心部にある画素だけを点灯したパターン（以下、「黒地に白浮きパターン」とよぶ）を表示するときに、非発光部の電源線にも電流が流れる。そのため、非発光部に近いところが明るくなるような輝度ムラが僅かに出る可能性がある。これに対し、図１３（ｂ）の接続線７５に示すように、通常、ＲＧＢなどの２〜４の副画素（サブピクセル）単位で構成される画素列ごとに電源線の接続線が途切れている構造では、隣の画素列側に電流が流れないので、接続線７５が延びる方向（図１３では横方向）に輝度ムラが出ることが無い。
【００３９】
図１４は、図１３（ａ）の画素部の拡大模式図であり、接続線７４により電源線２１同士を接続するための画素部周辺での具体的な接続構成の例を示す。図１４では、各画素の行方向にわたって延びる接続線５９と、各画素の電源線２１０とが、接点６０ｂでそれぞれ接続されている。なお、このような接続線は、専用の層を設けて作成しても良いが、コストを増やさないためには、未使用のスペースを利用して、既存の層を使って作成することが望ましい。
【００４０】
図１５は、図１４の画素部をさらに拡大した模式図であり、図３Ｂに相当する。図１５は、コンタクトホール部２７の下に接続線５９を設けるようにした、画素回路２４０の配線構造の一例を示している。この配線構造では、ゲート配線パターン５５が第１層のメタル配線パターンとして形成され、かつ、このゲート配線パターン５５上に絶縁層６４（図１６（ｂ）参照）およびＳｉ層２９を介してソース配線パターン５６、ドレン配線パターン５７および上記電源線２１０がそれぞれ第２層のメタル配線パターンとしてそれぞれ形成されている。
ゲート制御用素子領域５８は、ゲート配線パターン５５に隣接する形態で設けられている。このゲート制御用素子領域５８には、図３Ａに示すＴＦＴ３３およびキャパシタ３４が設けられ、かつ、第２層のメタル配線パターンであるデータ信号線（ソース信号線）２５および第１層のメタル配線パターンである走査信号線（ゲート信号線）２６が接続されている。
ソース配線パターン５６は、図３Ａに示すＴＦＴ３２のソースを形成する配線として設けられている。このソース配線パターン５６は、基端部が電源線２１０のＰａ点に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線２１０に平行する分岐部５６ａ、５６ｂを形成している。
一方、ドレン配線パターン５７は、上記ＴＦＴ３２のドレンを形成する配線として設けられている。このドレン配線パターン５７は、基端部がバイパス形成用配線パターン５９の上方に位置し、この基端部から上記ソース配線パターン５６の分岐部５６ａ、５６ｂ間に延びる分岐部５７ａと、該基端部から上記分岐部５６ｂと電源線２１０との間に延びる分岐部５７ｂとを有している。つまり、このドレン配線パターン５７は、ソース配線パターン５６の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
なお、ソース配線パターン５６の分岐数およびドレン配線パターン５７の分岐数は、３以上であってもよい。
【００４１】
ここで、図１５の接続線５９の配線幅は、コンタクトホール２７の直下ではホール形状を安定させるために広くして段差を無くし、データ信号線２５をくぐるところでは寄生容量を減らすために細くしている。このように、接続線５９は、既存回路の動作に悪影響を及ぼさないような形状とすることが望ましい。
【００４２】
なお、輝度ムラの低減、消費電力の削減、配線パターンの均一性などの観点からは、図１２のように、全画素にわたって電源線２１同士を接続する接続線６３を設ける構造が望ましい。しかし、信号線を横切る配線数が増えると、寄生容量が増加して、動作が遅くなるなどの不具合が生じることがある。よって、接続線の太さや本数や接続位置については適宜設計されるべきものであるため、特に規定しない。例えば、（図１４の縦方向に）数十画素行ごとに接続線５９を設ける構造や、極端な場合、画面中央部に１本だけ接続線５９を設ける構造であっても効果があるため、これらの構造も本発明の範囲に含まれる。また、図１４に示す接続線５９を多数設ける場合は、接続線５９のそれぞれには僅かな電流が流れるに過ぎない。そのため、接続線５９と信号線２５との交差部の太さは、できうる限り（つまり、微細加工が可能な最小の線幅（最小ルール）まで）細くすることが望ましい。加えて、寄生容量を更に減らすためには、上記の交差部において、平坦化樹脂上の配線に一旦接続し、隣り合う電源線にブリッジ接続しても良い（図示せず）。
【００４３】
図１６（ａ）および図１６（ｂ）は、それぞれ図１５のＤ−Ｄ断面図およびＥ−Ｅ断面図を示している。図１６（ａ）に示すように、第１層のメタル配線パターンである上記接続線５９は、一端部がコンタクトホール６０ｂを介して電源線２１０（図１５のＰｂ点）に電気的に接続されている。一方、ドレン配線パターン５７の基端部は、絶縁層６４およびＳｉ層２９を介して接続線５９上に配置されている。このドレン配線パターン５７の基端部上には、該ドレン配線パターン５７と図示していないＥＬ発光素子とを結ぶコンタクトホール２７の領域が形成されている。この結果、接続線５９は、上記コンタクトホール２７の領域の下方に位置されていることになる。
【００４４】
上記のように接続線５９をコンタクトホール２７の領域の下方に位置させることは、以下のような利点をもたらす。
すなわち、コンタクトホール２７の下には、応力や凹凸の懸念から、トランジスタ等の素子パターンをあまり配置しない。したがって、コンタクトホール２７の領域の下方に接続線５９を設ければ、この接続線５９を形成することによる画素内の有効面積の減少を回避することができる。
【００４５】
なお、図１６（ａ）および図１６（ｂ）において、符号３７はガラス基板を、符号４０は平坦化樹脂層を、符号６５はパッシベーション層を、符号４１は反射電極層または下地層をそれぞれ示している。
【００４６】
図１４〜図１６に示す構造によって、１画素を構成する赤・青・緑など各色の副画素間での電流バランスに大きく差があるような場合、大電流を流す電源線から小電流しか流れない電源線側に電流を分散させ、電源線の電圧降下（電位上昇）を平均化して抑えることができる。即ち、全面点灯時の輝度ムラを抑えた上で、各色の間での輝度ムラも同程度にすることができる。そして、電圧降下を低減できれば、その分の電源電圧を下げられるため、消費電力も低減できる。
【００４７】
なお、これでも取り切れない輝度ムラが問題になる場合には、画像コントローラを用いてソフト的に補正する方法が簡単に利用できる。即ち、電源バスのスリット構造によってムラが１次元的になるため、電源線と直交する方向の画素列は、１つの係数で補正できるため、画像コントローラには、電源線の延びる方向に並ぶ画素数分だけの補正用メモリーを持たせれば良い。更に、各色について同じ補正係数を用いても実用上問題ない。
【００４８】
［最良の形態３］
図１７〜図１９は、図１４〜図１６の構成に対して、電源線２１０の配線抵抗を低減するためのバイパス線路を追加したＴＦＴ回路基板の例を示す。この例は、図１５のソース配線パターン５６ａが陰極と同電位であることに着目したものである。このバイパス線路は、図１８に示すように、ソース配線パターン５６がコンタクトホール６０ａを介して接続線５９に接続して構成されている。そのため、図１４〜図１６の構成と比較すると、スペースの有効利用に加え、電源線２１０の配線抵抗を低減することができる。このバイバス線路については、２００８年７月２日に本願の出願人によって出願された国際特許出願（ＰＣＴ／ＪＰ２００８／０６１９６７）に記載されており、その内容を引用することにより本明細書の一部をなすものとする。
なお、図１７〜図１９の製造プロセスは、図１４〜図１６の製造プロセスである、後述する「実施例２」のものを適用することができる。
【００４９】
図１７は、図１４の接続構成に対して、電源線２１０の配線抵抗を低減するためのバイパス線路を追加した例についての画素部の拡大模式図である。図１７では、各画素の行方向にわたって延びる接続線５９が、コンタクトホール６０ａを介してソース配線パターン５６に接続され、コンタクトホール６０ｂを介して各画素の電源線２１０に接続されている。
【００５０】
図１８は、画素回路２４０の配線構造の一例を示す模式図である。この配線構造では、ゲート配線パターン５５が第１層のメタル配線パターンとして形成され、かつ、このゲート配線パターン５５上に絶縁層６４（図１９（ｂ）参照）およびＳｉ層２９を介してソース配線パターン５６、ドレン配線パターン５７および上記電源線２１０がそれぞれ第２層のメタル配線パターンとしてそれぞれ形成されている。
ゲート制御用素子領域５８は、ゲート配線パターン５５に隣接する形態で設けられている。このゲート制御用素子領域５８には、図３Ａに示すＴＦＴ３３およびキャパシタ３４が設けられ、かつ、第２層のメタル配線パターンであるデータ信号線（ソース信号線）２５および第１層のメタル配線パターンである走査信号線（ゲート信号線）２６が接続されている。
ソース配線パターン５６は、図３Ａに示すＴＦＴ３２のソースを形成する配線として設けられている。このソース配線パターン５６は、基端部が電源線２１０のＰａ点に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線２１０に平行する分岐部５６ａ、５６ｂを形成している。
一方、ドレン配線パターン５７は、上記ＴＦＴ３２のドレンを形成する配線として設けられている。このドレン配線パターン５７は、基端部が接続線５９の上方に位置し、この基端部から上記ソース配線パターン５６の分岐部５６ａ、５６ｂ間に延びる分岐部５７ａと、該基端部から上記分岐部５６ｂと電源線２１０との間に延びる分岐部５７ｂとを有している。つまり、このドレン配線パターン５７は、ソース配線パターン５６の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
【００５１】
なお、ソース配線パターン５６の分岐数およびドレン配線パターン５７の分岐数は、３以上であってもよい。
【００５２】
図１９（ａ）および図１９（ｂ）は、それぞれ図１８のＦ−Ｆ断面図およびＧ−Ｇ断面図を示している。図１９（ａ）に示すように、第１層のメタル配線パターンである上記接続線５９は、一端部がコンタクトホール６０ａを介してソース配線パターン５６（分岐部５６ａの先端部）に電気的に接続され、また、他端部がコンタクトホール６０ｂを介して電源線２１０（図１８のＰｂ点）に電気的に接続されている。したがって、ソース配線パターン５６および接続線５９は、電源線２１０から出て再び電源線２１０に戻る一連のバイパス線路を構成している。
一方、ドレン配線パターン５７の基端部は、絶縁層６４およびＳｉ層２９を介して接続線５９上に配置されている。このドレン配線パターン５７の基端部上には、該ドレン配線パターン５７と図示していないＥＬ発光素子とを結ぶコンタクトホール２７の領域が形成されている。この結果、接続線５９は、上記コンタクトホール２７の領域の下方に位置されていることになる。
【００５３】
上記のように接続線５９をコンタクトホール２７の領域の下方に位置させることは、以下のような利点をもたらす。すなわち、コンタクトホール２７の下では、応力や凹凸の懸念から、トランジスタ等の素子パターンを配置することがあまり行われない。したがって、コンタクトホール２７の領域の下方に接続線５９を設ければ、この接続線５９を形成することによる画素内の有効面積の減少を回避することができる。
【００５４】
なお、図１９（ａ）および図１９（ｂ）において、符号３７はガラス基板を、符号４０は平坦化樹脂層を、符号６５はパッシベーション層を、符号４１は反射電極層または下地層をそれぞれ示している。
【００５５】
図１７〜図１９の構成を有する面発光表示装置よれば、ソース配線パターン５６および接続線５９によって構成される上記のバイパス線路が各画素回路２４０において形成される。このバイパス線路は、電源線２１０に並列接続されている。したがって、上記バイパス線路が並列接続された部位の各電源線２１０の電気抵抗が低下することになる。
この電気抵抗の低下は、各電源線２１０における電圧降下（上昇）を抑制するので、消費電力の低減をもたらす。さらに、上記電気抵抗の低下は、該各電源線２１０に接続された各画素回路２４０の発光素子に印加される電圧を回路基板内で一様化するので、いわゆる輝度ムラの低減をもたらす。
【００５６】
上記バイパス線路は、前記したように、ＴＦＴ３２のソースを形成する配線として設けられたソース配線パターン５６を利用して構成されるので、画素回路２４０におけるトランジスタの形成面積を縮小することなく容易に実現することができる。つまり、上記バイパス線路は、画素回路２４０内に特別な配置スペースを確保することなく実現することができる。
【００５７】
なお、図１８ではゲート配線パターン５５の端部を電源線２１０の下方に位置させているが、この端部を電源線２１０の下方に位置させないようにしてもよい。
【００５８】
［最良の形態４］
次に、図２０に、図１８の電源線２１０のバイパス構造の一部を形成する接続線５９が、ＲＧＢ用の３色の副画素列の電源線にそれぞれ接続され、集合を形成している構成の拡大模式図を示す。電源線２１０の集合Ｓ０、Ｓ１、Ｓ２は、隣り合う３色の副画素の列、すなわち１画素の列に接続された３本の電源線を単位としてまとめたものである。各接続線５９は一つの集合Ｓ１の中で終端されていて、図に矢印ｉで示すように、集合Ｓ１に隣接する他の集合Ｓ０、Ｓ２の電源線２１０には接続されていない。
なお、図２０の製造プロセスは、図１４〜図１６の製造プロセスである、後述する「実施例２」のものを適用することができる。
【実施例１】
【００５９】
図６〜図９の構造の製造プロセスについての実施例を示す。パネルの画素寸法は６０μｍ×１８０μｍ×ＲＧＢ、画素数は横２４０ＲＧＢ×縦３２０のＱＶＧＡ、画面サイズは約３ｉｎｃｈ、電源バスの許容幅はおおよそ２ｍｍ、電源端子の引き出しは２箇所である。
まず、電源バスまわりの設計検討は、図９に示すような事前のシミュレーションを用いて行い、最終的には、図８に示すようなスリットによる６分割構造部を４箇所もつパターンを採用した。基本的には、左右対称なので、半分の１２０本×ＲＧＢ=３６０本の電源線の１／６にあたる６０本を１ブロックとして、電源端子から各ブロックまでの距離の比になるように、電源バスをスリットで分割した。スリットの幅は、１０μｍであり、電源バス全体の幅に比べれば僅かである。更に、図９（ｂ）のようなシミュレーションを繰り返し、全面点灯時の電源線接続部の電位ができるだけ均一になるように、スリット位置、すなわち分割されるバス幅を調整した。図１０に、図９（ｂ）に示す電源バスのスリット近傍部分の電位分布（０．０１Ｖ間隔）のシミュレーション結果の拡大図を示す。
ここで、図９（ａ）では、符号「ＭＡＸ」で示された最大電位が画面の中心付近に位置しており、その周辺に向かって電位は次第に低くなっていき、符号「ＭＩＮ」で示された最小電位が電源端子付近に位置する電位分布（つまり、２次元的な電位分布）が示されている。一方、図９（ｂ）では、符号「ＭＡＸ」および符号「ＭＩＮ」で示された最大電位および最小電位の位置については図９（ａ）のものとあまり変わっていないが、電位差が画面の左右方向では低減された１次元的な電位分布が示されている。
【００６０】
ＴＦＴ回路基板の製作は、まず２００ｍｍ×２００ｍｍ×厚さ０．７ｍｍの無アルカリガラス(ＡＮ−１００：旭硝子製)上に、ＭｏＣｒ膜４００ｎｍをスパッタ成膜し、フォトリソグラフ法によって、図８（ａ）のような電源バスパターンと所定のＴＦＴパターンの一部を形成した。これに絶縁膜やアモルファスＳｉ層を形成した後、２層目のＭｏＣｒ膜を３００ｎｍの厚さでスパッタ成膜し、フォトリソグラフ法によってパターンを形成した。２層目のＭｏＣｒ膜は、縦３２０個の各画素を結びつつ電源バスと両端でつながる電源線を形成するとともに、電源バス上をまたぐ信号線としても利用した。しかし、信号線として使わないスペースが存在するので、図６の符号６２で示す位置については電源バスを部分積層構造とした。上下に積層されたＭｏＣｒ層は、絶縁膜にドライエッチングによって事前に開けた複数のコンタクトホールでつなげた。そしてこれにパッシベーション膜（ＳｉＮ：厚さ３００ｎｍ）をＣＶＤ装置で成膜し、有機ＥＬ素子との接続用の開口や、端子の開口をドライエッチングで形成した。次に、厚さ約２μｍの平坦化樹脂層４０をフォトリソグラフ法によって形成し、配線段差を緩和させた。また、ＴＦＴと有機ＥＬ素子との接続部にもテーパ角のゆるい穴を形成した。フォトプロセス後は、約２２０℃１ｈベークして平坦化層の水分を除去した。即ち、通常のアモルファスＳｉ−ＴＦＴ回路基板の製作とプロセス上は何ら変らない。
【００６１】
次に、有機ＥＬ素子を形成した。まずＴＦＴ回路基板上に、厚さ３００ｎｍのＳｉＯ２パッシベーション膜をスパッタ成膜し、ドライエッチングによって、コンタクトホール部や端子部に開口を設けた。次に、密着性を上げるための下地層４１としてのＩＺＯを厚さが５０ｎｍとなるようにスパッタ成膜した。スパッタ装置はＲＦ−プレーナマグネトロン、ガスはＡｒを使用した。この層は、平坦化層とパッシベーション層に設けられたコンタクトホールでＴＦＴと接続する。次に、このＩＺＯ層上にＡｇ合金を厚さが１００ｎｍとなるようにスパッタ成膜し、これにレジスト剤「ＯＦＲＰ−８００」（商品名、東京応化製）を塗布した後、露光・現像し、ウエットエッチングによって、サブピクセルごとに島状に分離した反射電極４２を形成した。これにＩＺＯを厚さが３０ｎｍとなるように成膜し、同様のプロセスでＡｇ合金の反射電極をカバーするように島状のパターンを形成した。この際、前述下地層も同時にパターニングされ、個々の電極に分離される。次に、ＩＺＯでカバーされた島状の反射電極４２上に１μｍのノボラック系樹脂膜（「ＪＥＭ−７００Ｒ２」：ＪＳＲ製）をスピンコートで塗布し、フォトリソグラフ法によって発光させる部位（表示部）に窓を開けるように有機絶縁膜４３を形成した。
次いで、抵抗加熱蒸着装置内に装着し、反射電極上に１．５ｎｍのＬｉを堆積させて、陰極バッファ層を得た。そして電子輸送層、発光層、正孔輸送層、正孔注入層の順で真空を破らずに成膜し、有機ＥＬ層４４を形成した。成膜に際して真空槽内圧は１×１０-4 Ｐａまで減圧した。それぞれの層は０．１ｎｍ／ｓの蒸着速度で堆積され、電子輸送層として膜厚２０ｎｍのトリス（８−ヒドロキシキノリナト）アルミニウム（Ａｌｑ３）、発光層として膜厚３０ｎｍの４，４’−ビス（２，２’−ジフェニルビニル）ビフェニル（ＤＰＶＢｉ）、正孔輸送層として膜厚１０ｎｍの４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（α−ＮＰＤ）、および正孔注入層として膜厚１００ｎｍの銅フタロシアニン（ＣｕＰｃ）を用いた。そして更にこの上にＭｇＡｇを厚さが５ｎｍとなるように蒸着し、透明電極をスパッタ成膜する際のダメージ緩和層とした。これを対向スパッタ装置に真空を破らずに移動させ、透明電極４５としてのＩＺＯを厚さが２００ｎｍとなるように成膜した。これらの蒸着やスパッタ成膜の際は、表示部に対応する位置に四角窓が空いたエリア開口形のメタルマスクを適用した。さらに真空を破らずに基板をＣＶＤ装置に移動させ、バリア層４６としてのＳｉＮを２μｍの厚さで全面に成膜した。
【００６２】
一方カラーフィルタ基板側は、まず、２００ｍｍ×２００ｍｍ×厚さ０．７ｍｍの無アルカリガラス（イーグル２０００：コーニング製）に、厚さ１μｍのブラックマトリクス４７（ＣＫ−７００１：富士フィルムＡＲＣＨ製）をフォトリソグラフ法で形成した。次に、カラーフィルタ４８は、赤色（ＣＲ−７００１：富士フィルムＡＲＣＨ製）、緑色（ＣＧ−７００１：富士フィルムＡＲＣＨ製）、青色（ＣＢ−７００１：富士フィルムＡＲＣＨ製）をフォトリソグラフ法でそれぞれ形成した。どれも厚さ約１．５μｍの短冊形状である。次に、感光性樹脂（ＣＲ−６００：日立化成工業製）を用いて、フォトリソグラフ法により、ブラックマトリクス上で、カラーフィルタの短冊と同方向に短冊形隔壁３９が伸びるバンク構造体を形成した。バンク隔壁の幅は約１４μｍ、高さは約５μｍである。この上に同じ感光性樹脂を再度塗布し、フォトリソグラフ法によってスペーサを形成した。スペーサ直径は、約１５μｍ、高さは約２μｍで、ブラックマトリクスで隠れる位置である。
次に、このカラーフィルタ基板を加熱乾燥させた後、酸素５０ｐｐｍ、窒素５０ｐｐｍ以下の環境にセットされたマルチノズル式インクジェット装置（着弾精度約±５μｍ）にセットし、ブラックマトリクスで作られたマーカーでアライメントを行った後、溶媒に溶かした赤及び緑の色変換材料をそれぞれの色に対応する画素のバンク中央部を狙って飛ばしながら走査し、画面全体に塗布した後、窒素雰囲気を破ることなく温度１００℃で乾燥させた。（色変換材料については割愛した。）
このようにして複数の画面を含むＴＦＴ回路基板とカラーフィルタ基板を作製した。
【００６３】
次に、有機ＥＬ基板及びカラーフィルタ基板を酸素５ｐｐｍ、水分５ｐｐｍ以下の環境に保たれた貼り合せ装置に移動させた。そして、カラーフィルタ基板のプロセス面を上に向けてセットし、複数画面のそれぞれの外周にディスペンサを用いてエポキシ系紫外線硬化接着剤（ＸＮＲ−５５１６：ナガセケムテックス製）を切れ目無く塗布して、いわゆる土手を形成した後、各画面中央付近に、より低粘度な熱硬化型エポキシ接着剤を滴下した。滴下装置としては、吐出精度５％以内の回転式メカニカル計量バルブを使用した。
そして有機ＥＬ素子が形成されたＴＦＴ回路基板のプロセス面を下に向けた状態でセットし、カラーフィルタ基板とプロセス面同士を対向させた状態で、約１０Ｐａ程度まで減圧してから約３０μｍ程度まで両基板を平行に接近させ、外周シール材全周が有機ＥＬ基板に接触した状態で、アライメント機構で両基板の画素位置を合わせ込んだ後、大気圧に戻しつつ僅かに荷重を付加した。滴下した熱硬化型エポキシ接着剤は、パネル周辺部にまで広がり、カラーフィルタ基板のスペーサ先端が有機ＥＬ素子付きＴＦＴ回路基板に接触したところで止まった。これに、カラーフィルタ基板側から外周シール部にだけ紫外線をマスク照射して仮硬化させ、一般環境に取り出した。
その後、自動ガラススクライバーとブレイク装置を使って個々のパネル（この段階でＩＣは無い）に分割した。これを加熱炉に入れて８０℃で１時間加熱し、炉内で３０分間自然冷却して取り出した。これをドライエッチング装置に入れ、端子部１５やＩＣ接続用パッドを覆う厚さ２μｍのバリア層を除去した。最後に、制御用ＩＣをＣＯＧ接続して、図１のようなパネルユニットを製作した。
【００６４】
次にパネルユニットを電源に接続し、その輝度分布を汎用の輝度計を用いて評価した。スリット部以外がこのパネルとほぼ同形状の従来のパネルにおいては、全面点灯時の輝度ムラは、約２０〜４０％（流す電流値による）であった。それに対し、本発明のスリット構造付き電源バスを持つパネルにおいては、輝度ムラが約１０〜２０％に低減し、あまり目立たなくなった。しかもその輝度分布は、図１の縦方向だけの１次元的分布であった。これでも実用上は問題ないが、これを更に画像コントローラに接続し、図９（ｂ）のシミュレーションで得られた１次元的輝度分布をフラットに補正する係数をセットしたところ、その輝度ムラは約５〜１０％以下に低減し、殆ど分からなくなった。残りは、シミュレーション誤差や個体差なので、更に調整するためには、個々のパネルで輝度ムラを測定した結果などから補正係数を調整してセットすれば良いが、現状その必要はない。
【実施例２】
【００６５】
次に、図１２〜図１６の構造についての製造プロセスの実施例を示す。パネルの画素寸法は６０μｍ×１８０μｍ×ＲＧＢ、画素数は横２４０ＲＧＢ×縦３２０のＱＶＧＡ、画面サイズは約３ｉｎｃｈ、電源バスの許容幅はおおよそ２ｍｍ、電源端子の引き出しは２箇所である。
画面内では、縦３２０個の各画素を直線的に結ぶ約８μｍ幅の電源線が、２４０本×３本配置され、両端で電源バスに接続している。そして各画素内では、３μｍ〜５μｍ程度の幅の配線で、トランジスタなどの回路パターンが形成される。また各画素の制御は、画面外に置かれた制御用ＩＣと信号線を接続することで行う。
【００６６】
次に、電源線同士の接続線６３は、詳細には、図１３（ａ）の接続線７４や図１４の接続線５９のように、画面の端から端までつなげる設計とした。ただし、接続線６３の延長方向では電源バスには接続しない。接続線７４の縦方向の配置間隔は、１画素ごとである。しかし、寄生容量を抑えるために、データ信号線２５との交差部を極力細くした。また、画素内スペースを有効に活用するため、通常回路パターンが置かれない平坦化樹脂層のコンタクトホール部２７の下をくぐるような配線構造とした。勿論、配線が交差するところは、絶縁膜を挟むように設計した。
【００６７】
次に電源バスまわりの設計検討では、図１３（ａ）に示すようなスリットによる６分割構造部を４箇所もつパターンを採用した。基本的には、左右対称なので、半分の１２０本×ＲＧＢ＝３６０本の電源線の１／６である６０本を１ブロックで考え、電源端子部からこのブロックまでの距離の比になるようにスリットで分割されるバス幅を調整した。スリットの幅は、１０μｍであり、電源バス全体の幅約２ｍｍに比べれば僅かである。
【００６８】
ＴＦＴ回路基板の製作においては、まず、２００ｍｍ×２００ｍｍ×厚さ０．７ｍｍの無アルカリガラス(ＡＮ−１００：旭硝子製)上に、ＭｏＣｒ膜を厚さ４００ｎｍとなるようにスパッタ成膜し、フォトリソグラフ法によって、図８（ａ）のような電源バスパターンを含む第１層目の所定のメタルパターンと電源線の接続線５９を形成した。これに無機絶縁膜やアモルファスＳｉ層を形成した後、２層目のＭｏＣｒ膜を厚さが３００ｎｍとなるようにスパッタ成膜し、フォトリソグラフ法によってパターン形成した。２層目のＭｏＣｒ膜は、縦３２０個の各画素を結びつつ電源バスと両端でつながる電源線２１を形成するとともに、第１層メタルで作られた電源バス上をまたぐ信号線(２５、２６)としても利用した。しかし、信号線として使わないスペースが存在するので、図１２で示すように電源バスが部分的に多層配線部６２をもつ構造とした。上下に積層されたＭｏＣｒ層は、絶縁膜にドライエッチングによって事前に開けた複数のコンタクトホールでつなげた。
２層目のＭｏＣｒ膜の形成後は、パッシベーション膜(ＳｉＮ：厚さ３００ｎｍ)をＣＶＤ装置で成膜し、有機ＥＬ素子との接続用の開口や、端子の開口をドライエッチングで形成した。次に、厚さ約２μｍの平坦化樹脂層をフォトリソグラフ法によって形成し、配線段差を緩和させた。このときＴＦＴと有機ＥＬ素子との接続部には、テーパ角のゆるいコンタクトホール２７を形成した。フォトプロセス後、ＴＦＴ回路基板を約２２０℃で１時間ベークして平坦化層の水分を除去した。即ち、通常のアモルファスＳｉ−ＴＦＴ回路基板の製作とプロセス上は何ら変らない。
なお、これ以降の製造プロセス（つまり、有機ＥＬ素子の形成からパネルユニットの製作まで）については、実施例１と同様である。
【００６９】
製作したパネルユニットの輝度分布を評価した。従来のパネルにおいては、端子付近が集中的に明るくなるため、全面点灯時の輝度ムラは、画面全体で約２０〜４０％（流す電流値による）であった。これに対し、実施例１と同様、本願の電源バスにスリットを入れた構造を有するパネルでは、１次元的な輝度分布となり、輝度ムラを約１０〜２０％に低減できた。
しかし、実施例１では、全面点灯時の総電流を同じにしたまま、例えば白色などの特定色を表示するために、青０．５：緑１：赤１．５となるように電流比を設定すると、電流比を青１:緑１:赤１に設定した場合に比べ、赤成分の輝度ムラが約１．５倍に拡大し、青成分の輝度ムラが約０．５倍となり、さらに、赤のＧＮＤ電位が上昇した分だけ電源電圧を上げて電流を確保すると、全体の消費電力が増加する場合がある。これに対し、本実施例のように電源バスにスリットを形成し、さらに電源線同士を接続線で接続した構造を適用したところ、上記のように電流バランスが異なる設定であっても、全面点灯時の輝度ムラの増加は無く、加えてどの色も輝度ムラは同程度であった。従って、ソフト的に輝度ムラの補正を行う場合でも、色ごとに行う必要がなくなり、補正が簡単になった。また、ＴＦＴ回路基板の消費電力の増加は僅かであった。
【００７０】
さらに、接続線を追加したことよって電源線間の電位が同程度になったため、画面の周辺部にある画素だけを点灯したパターン（以下、「白地に黒抜きパターン」とよぶ）を表示した場合には、そのパターンの一部が暗くなる輝度分布（通常、「影」または「ゴースト」とよばれる）は、全く発生しなかった。なお、画面の中心部にある画素だけを点灯したパターン（黒地に白浮きパターン）を表示する場合には、非発光部付近で、明るくなるような輝度分布が僅かに存在した。しかし、この輝度分布は、電源線の電圧降下自体が平均化されて低減した上、電源線の接続線も多数あって低抵抗なため、肉眼では分からず、実用上問題はなかった。
【実施例３】
【００７１】
上記「最良の形態３」に記載した本発明のバイパス線路を備えた構造（図１８を参照）を有するパネルユニットを実施例１，２と同様に製作した。このバイパス線路を備えたことにより電源線の抵抗を約３割削減することができたため、全面点灯における輝度ムラが、同条件で１５％以下まで低減した。また、赤・緑・青（ＲＧＢ）の電流バランスが大きく異なる設定であっても、ＲＧＢ用の電源線にそれぞれ均一な電流を流した場合と輝度ムラに差が無く、色ごとの補正は必要なかった。さらに、消費電力の増加も殆ど無かった。
また、白地に黒抜きパターンを表示する際の影は、全く発生しなかった。なお、黒地に白浮きパターンでは、非発光部側で、明るくなるような輝度分布が出る可能性があった。しかし、そのような輝度分布は、電源線の電圧降下自体が平均化とバイパスによって低減した上、電源線の接続線も多数あって低抵抗なため、肉眼では全く分からず、実用上問題なかった。
【実施例４】
【００７２】
上記「最良の形態４」に記載した本発明のバイパス線路を備えた構造（図２０を参照）を有するパネルユニットを実施例１，２と同様に製作した。このバイパス線路を備えたことにより電源線の抵抗を約３割削減することができたため、全面点灯における輝度ムラが、同条件で１５％以下まで低減した。また、ＲＧＢの各色間において電流バランスが大きく異なる設定であっても、ＲＧＢ用の電源線にそれぞれ均一な電流を流した場合と比較して輝度ムラにあまり差が無く、各色について異なる補正は必要なかった。さらに、消費電力の増加も殆ど無かった。
また、白地に黒抜きパターンを表示する際に、影またはゴーストは、僅かに発生したが、電源線の電圧降下自体が平均化とバイパス線路によって低減したので実用上問題なかった。なお、黒地に白浮きパターン内の輝度ムラは、電源線の接続線の方向には全く発生しなかった。
【産業上の利用可能性】
【００７３】
本発明は、有機ＥＬパネルや液晶パネルなどの薄型ディスプレイおよびその回路基板に利用することができる。
【符号の説明】
【００７４】
２１ 電源線
２２ 電源バス
２３ 電源端子
７１ 電源バス内で外周が閉じたスリット穴
７２ 電源バス内では外周が閉じていないスリット穴
７３ データ信号線
【技術分野】
【０００１】
本発明は、主に有機ＥＬパネルや液晶パネルなどの薄型ディスプレイに関する。
【背景技術】
【０００２】
トップエミッション構造のアクティブ方式有機ＥＬディスプレイを例にとると、そのパネルユニットは、図１のように、有機ＥＬ素子が形成されたＴＦＴ回路基板１１とカラーフィルタ基板１２を貼り合わせた構成などが代表的である。
【０００３】
図２（ａ）は、このＴＦＴ回路基板の配線構成の模式図である。このＴＦＴ回路基板では、１列に並ぶ個々の画素回路２４に電源（電力）を供給する電源線２１とこれを全て束ねて電源端子２３に引き出す電源バス２２が存在する。また、ＴＦＴの凹凸を平坦化する樹脂を設け、ここに発光部を結ぶコンタクトホール２７を設けるのが通例である。符号２５はデータ信号線、符号２６はゲート信号線を示す。
図２（ｂ）は、この電源周りの配線だけを抽出した模式図である。ＴＦＴ回路基板内の電源線は、ベタ配線やメッシュ状でなく、このように、１方向に走る構成が良く用いられる。これには、信号線を電源線が横切る面積が増えることによって配線間容量が増大して、駆動が遅くなるのを防ぐ目的などがある。また、画素が小さい場合、トランジスタ面積を少しでも増やすという理由もある。符号１６はＩＣ（制御回路）の配置位置を示す。
【０００４】
画素回路の代表的構成を図３Ａに示す。これは、主に液晶で使われるＴＦＴ回路であるが、勿論、有機ＥＬの駆動にも使うことができる。この場合のＴＦＴ側電源線は、陰極であり、全画素の上部透明共通電極は陽極である。符号３１は有機ＥＬ素子を、３２、３３はＴＦＴを、３４はコンデンサを、３５はソース信号線を、３６はゲート信号線を夫々示す。
【０００５】
図３Ｂは、従来のＴＦＴ回路基板の画素回路２４の配線構造の一例を示す模式図である。ここでは、従来のＴＦＴ回路基板の画素回路２４を構成する主要なトランジスタについての配線構造を示している。
図３Ｂの配線構造では、ゲート配線パターン５５が第１層のメタル配線パターンとして形成され、かつ、このゲート配線パターン５５上に絶縁層およびＳｉ層２９を介してソース配線パターン５６、ドレン配線パターン５７および上記電源線２１がそれぞれ第２層のメタル配線パターンとしてそれぞれ形成されている。
ゲート制御用素子領域５８は、ゲート配線パターン５５に隣接する形態で設けられている。このゲート制御用素子領域５８には、図３Ａに示すＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）３３およびキャパシタ３４が設けられ、かつ、第２層のメタル配線パターンであるデータ信号線（ソース信号線）２５および第１層のメタル配線パターンである走査信号線（ゲート信号線）２６が接続されている。
ソース配線パターン５６は、図３Ａに示すＴＦＴ３２のソースを形成する配線として設けられている。このソース配線パターン５６は、基端部が電源線２１に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線２１に平行する分岐部５６ａ、５６ｂを形成している。
一方、ドレン配線パターン５７は、上記ＴＦＴ３２のドレンを形成する配線として設けられている。このドレン配線パターン５７は、基端部がコンタクトホール２７を介して発光部に結ばれており、この基端部から上記ソース配線パターン５６の分岐部５６ａ、５６ｂ間に延びる分岐部５７ａと、該基端部から上記分岐部５６ｂと電源線２１との間に延びる分岐部５７ｂとを有している。つまり、このドレン配線パターン５７は、ソース配線パターン５６の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
【０００６】
次に、図１のパネルの画素部に関しては、例えば図４Ａ（ａ）の線ＡＡや線ＢＢに沿った図４Ｂ（ｂ）および図４Ｃ（ｃ）のような断面構造になっている。まず、ガラス基板上には、ＴＦＴ構造およびその平坦化樹脂４０が存在する。これは、必要に応じて、無機のパッシベーション膜で覆われる。その上に密着性を良くする下地層４１を敷いた後、反射電極４２を形成する。ここに発光部に開口のある絶縁膜４３を形成した後、複数の有機膜４４を蒸着し、その上に透明電極層４５を成膜する。ここでは上部の透明電極層と呼ぶが、ＩＺＯ、ＩＴＯなどの酸化物の透明な層の場合もあれば、ハーフミラー状の数ｎｍ〜十数ｎｍの金属膜の場合もある。この透明電極層４５は、例えば図５Ａ（ａ）および図５Ｂ（ｂ）のようになっており、全画素共通のベタ配線５３で、パネル外周部で前述とは別の電源バス５１に接続されて、端子５２に引き出される。そして最後に、画素部全面がバリア層４６で覆われる。
一方、カラーフィルタ基板側は、ガラス基板上にブラックマトリクス４７、カラーフィルタ４８、更に必要に応じてバンク隔壁３９や色変換層４９が形成される。勿論、バンク隔壁や色変換層を使わない方式もある。更に、必要に応じてスペーサ５０が設けられることもある。
そして、ＴＦＴ回路基板とカラーフィルタ基板を画素が合うように位置決めして貼り合わせる。ギャップ層には、一般的には接着剤などの固体が使われるが、液体や気体の場合もある。
【０００７】
図２のようなＴＦＴ回路基板では、プリント基板のような厚膜配線が困難であるため、配線抵抗が無視できず、電源端子から遠くなるほど電圧降下（上昇）が大きくなる。更に、有機ＥＬパネルのような自発光の電流駆動方式の場合、液晶パネルなどよりも電源線を流れる電流が大きいため、電源線や電源バスでの電圧降下（上昇）が大きくなる。まずこれは、単純に有機ＥＬ発光素子にかかる電圧の面内分布となり、輝度ムラにつながる。また、ＴＦＴ画素回路が、図３Ａのような構成の場合、特にＧＮＤの電位が上がると、ゲート制御電圧が変動してしまうため、僅かな電位の面内分布でも、極めて大きな輝度ムラにつながることがある。更に、有機ＥＬパネルのような自発光の電流駆動方式の場合、液晶などより電源線を流れる電流が大きいため、電源線や電源バスでの電圧降下（上昇）が大きくなる。従って、ＧＮＤ電位が低い電源端子近くの僅かな画素だけが極端に明るく光ることとなり、これを放置してパネル全体の平均的輝度を設定すると、画面が焼きついてしまうことさえある。
【０００８】
このような電源用配線まわりの電位ムラによる輝度ムラ低減方法としては、次のような各種提案が見られる。特許文献１（特開２００７−２３２７９５号公報）、特許文献２（特開２００７−２３２７９６号公報）、特許文献３（特開２００４−２０６０５５号公報）は、電源バス自体の２箇所以上に電力を供給して電源バスによる配線抵抗（電圧降下）を低減しようとするものである。これは、抵抗の低減には効果的ではある。しかし、スペースやコストの問題で、複数箇所に給電できない場合もあれば、画面が大きくなって電流が増えても電源バスを十分太くできず、多少の給電箇所の増設だけでは、電源バスの電圧降下を抑えきれない場合もある。
また、特許文献４（特開２００５−０７８０７１号公報）、特許文献５（特開２００５−１５７３００号公報）、特許文献６（特開２００７−２５０５５３号公報）などは、コンタクトホールの配置の工夫で、有機ＥＬ素子にかかる電位を均一にしようとするもので、輝度ムラの中で有機ＥＬ素子にかかる電位のムラが支配的な場合は、有効である。しかしこの方法は、いかにコンタクト抵抗を調整しようとも、全ての電流が共通の電源バスに足し合わされて電源端子に流れるため、必ず端子から遠いところで電源バス自体の電圧降下が発生する。即ちこの方法の応用では、電源バス自体の電圧降下の分布まで低減することができないため、図３ＡのようなＴＦＴのゲート電圧のムラによって引き起こされる輝度ムラまでは低減できない。
特許文献７（特開２００７−３４２７８号公報）は、１つのスリットを電源バスの中間位置まで入れることで電源線の電位バラツキを低減することを記載している。しかし、このスリット１つだけでは、電源バスに接続する電源線が多い場合やバスが長い場合、各電源線について十分に電位の均一化ができない。
特許文献８（特開２００６−１６３３８４号公報）は、隣り合う電源線（Ｖｄｄ）を金属ラインによって複数箇所で接続することで電圧降下を低減するディスプレイ用基板を記載している。更にその際、この金属ラインとデータ線との交差部分の幅を小さくして寄生容量を小さくすることも記載している。しかし、この構成では、単純に網目状に電源線が接続された状態だけなので、例えば全面点灯時に、電源端子に近い付近だけ顕著に電圧降下が小さくなり、集中的な輝度ムラになることがある。
【０００９】
なお、各画素への発光指令データ自体を補正して、ソフト的に輝度ムラを低減することが可能である。しかし、画面内での輝度ムラは２次元的なものなので、画像コントローラに全画素分のメモリーを持たせ、且つ２次元的な補正係数の設定をしなければならないため、非常にコスト高になる。
勿論、電源線の材料をより低抵抗な配線材料に変更したり、電源線の厚膜化やバス幅の拡大によって電源線の抵抗を低減できる。しかしながら、配線材料の変更は、使い慣れたプロセスの変更を余儀なくされ、電源線の厚膜化は、コストアップや内部応力の増加（反り・割れ・膜剥れ）を引き起こす。また、バス幅の拡大は、額縁の増加、ひいてはマザー基板からの取れ数減少によるコストアップを引き起こす。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２３２７９５号公報
【特許文献２】特開２００７−２３２７９６号公報
【特許文献３】特開２００４−２０６０５５号公報
【特許文献４】特開２００５−０７８０７１号公報
【特許文献５】特開２００５−１５７３００号公報
【特許文献６】特開２００７−２５０５５３号公報
【特許文献７】特開２００７−３４２７８号公報
【特許文献８】特開２００６−１６３３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従って本発明の課題は、電源用配線のためのプロセス・材料・線幅・膜厚の変更などによる抵抗低減に限度がある場合でも、輝度ムラの少ない有機ＥＬディスプレイ等の面発光表示装置を安価に提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明では、複数の画素に電源を供給する電源線が複数本接続される電源バスと、これに接続する電源端子を持つ回路基板（単なる配線基板含む）において、電源バス内にスリット状の穴を設ける。そして、全面点灯時における電源線とバス接続部における電圧降下（上昇）が、全電源線においてほぼ均一になるように、スリットで分割される電源バス各部の幅と長さを調整する。即ち、電源バス内のスリットで分割される部位の幅が、主に端子に近い電源線に給電するものを狭く、主に遠い電源線に給電するものを太くする。そして、電源線接続部付近は、電源バスが全てつながるようにする。スリットで分割する数は、ムラの調整仕様に応じて適宜定めればよい。それでも残った輝度ムラを解消する必要がある場合は、画像コントローラの制御回路に走査ライン数またはデータライン数分の僅かなメモリーを配置し、１次元的な分布補正を行う。
【００１３】
より具体的には、本発明は、
複数の画素回路のそれぞれに接続している複数の電源線と、
前記複数の電源線のそれぞれの端部が所定の間隔で接続されている、電源端子を有する電源バスと、を備えており、
前記電源バスは、その長さ方向に沿って前記電源端子から前記端部の方向へと延びる複数のスリット（または切り欠き部）を有しており、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置を提供する。
【００１４】
ここで、上記の面発光表示装置では、前記電源バスは前記スリットにより分割され、当該スリットの数および／または当該スリットで分割される電源バスの幅と長さにより、前記端部でのそれぞれの電位が所望の値に調整される態様であることが好ましい。
【００１５】
そして、上記の面発光表示装置は、前記電源線と直交する方向に配列された前記画素回路に供給される電流指令値を、前記画素回路と前記電源線との接続部から前記電源バスの端部までの距離に応じて補正するための制御回路をさらに備えている態様であることが好ましい。
【００１６】
また、上記の面発光表示装置では、前記電源線の両端部が電源バスに接続されており、該電源線両端部の電源バスは、独立した１以上の前記スリットを有している態様であることが好ましい。
【００１７】
さらに、上記の面発光表示装置では、前記電源バスの一部または全部が、異種材料または同種材料を積層した複数層によって構成されている態様であってもよい。
【００１８】
加えて、前記画素回路が有機ＥＬ素子を発光または駆動するものであってもよい。
【００１９】
また、本発明は、面発光表示装置における輝度ムラの調整方法も提供するものである。具体的には、
その長さ方向に沿って延びる複数のスリットを有するとともに、電源端子を有する電源バスを設けるステップと、
複数の画素回路のそれぞれに接続している複数の電源線を設け、当該電源線のそれぞれの端部を前記電源バスに所定の間隔で接続するステップと、
前記画素回路と前記電源線との接続部から前記端部までの距離に応じて、前記電源線が延びる方向と直交する方向に配列された前記画素回路に供給される電流指令値を制御回路により補正するステップと
を含み、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置における輝度ムラの調整方法を提供する。
【００２０】
ここで、前記制御回路は、前記距離に応じた補正係数を前記電流指令値に乗じる処理を行う態様であることが好ましい。
【００２１】
更に、本発明は、前記電源線の少なくとも一方に隣り合う電源線同士を接続している接続線を備えている面発光表示装置についても提案している。
ここで、上記接続線は、その延長方向において上記電源バスに接続されていないものであることが好ましい。
【００２２】
また、上記の接続線は、ある画素列を構成する一の集合に割り当てられた複数の電源線を相互に接続しているが、別の画素列を構成する他の集合に割り当てられた電源線には接続していない態様であってもよい。ここで、上記の一の集合及び他の集合は、１画素列を構成する副画素の列に接続された複数の電源線からなるものでありうる。このような１画素列を構成する副画素（サブピクセル）とは、通常、２色〜４色程度で構成されており、例示した赤色、緑色、青色などに限られず、白色や中間色なども含まれる。
【００２３】
また、上記画素回路が備える薄膜トランジスタを形成する配線の一部が、それぞれの画素回路の内部線路に接続される電源線に対してバイパス線路を構成している態様であっても良い。ここで、このバイパス線路の一部と上記の接続線の一部とは、共通した配線により構成されている態様であっても良い。
【００２４】
なお、電源線の接続線が制御線を横切ることによって、寄生容量が増加してトランジスタ動作が遅くなることがある。そのような場合には、全画素で電源線同士を接続する必要はなく、接続位置や接続本数や太さ等を適宜に調整すれば良い。
【００２５】
［作用］
本発明のスリットを用いた電源バス構造では、全面点灯時において、電源線と電源バスの接続部における電圧降下（上昇）が、全電源線でほぼ均一になるため、輝度ムラが減少する。これは、有機ＥＬ発光層にかかる電位分布のみならず、ＴＦＴゲート電位の分布が低減されるためである。更に残った輝度ムラは、電源線の伸長方向の１次元的なものだけになる。更にこれが問題となる場合は、画像コントローラで補正するが、電源線の伸長方向と直交して並ぶ画素列に対して同一の補正係数を設定できるので、僅かなメモリーと、簡単な１次元的分布補正でよい。これらによって、全面点灯時の輝度ムラは、殆ど全て解消される。
また、上記のスリットを含む面発光表示装置に上記の接続線をさらに追加することによって、例えば、カラーパネルの全面白色点灯時における（例えば赤、緑、青などの）各色の電流バランスが大きく異なる場合であっても、大電流を流す電源線から小電流しか流れない電源線側に電流を分散できる。そのため、電源線の電圧降下が平均的になって、消費電力および輝度ムラを低減することができる。その理由は、接続線が無い場合、総電流（平均電流）が同じであっても、最大電流を流す特定色の電源線の電圧降下に合わせて全体の電源電圧を上げなければならないからである。そして、赤・緑・青など各色の電源線で電圧降下が著しく異なれば、色ごとに輝度ムラが異なり、各色について個別の輝度ムラ補正が必要となってしまうからである。ここで、上記の電源線同士を接続する接続線を、その延長方向では電源バスには接続しない構成とすることにより、（電流がスリットの存在する電源バスの方向に流れるため）スリットの効果が維持され、電源線と電源バスとの各接続部での電位が等しくなる。
さらに、上記のスリットおよび接続線を含む面発光表示装置に上記のバイパス線路をさらに追加することによって、電源線の配線抵抗それ自体を低減することができ、各電源線に接続された各画素回路の発光素子に印加される電圧を回路基板内で一様化することができる。そのため、全体的な輝度ムラを低減することができる。また、このバイパス線路による配線抵抗の低下は、各電源線における電圧降下（上昇）を抑制するので、消費電力の低減をもたらす。
【発明の効果】
【００２６】
本発明のスリットで分割される電源バスを持つ回路基板によって、特に材料や膜厚などプロセスの変更なく、更に額縁の増大などもなく、輝度ムラを低減することができる。これによって、高品質の有機ＥＬパネルを安価に実現できる。
【００２７】
特に、電源バス内でその周囲が閉じられた形状のスリットは、一部が開放されているスリットと比較して、電位差に起因する帯状の輝度ムラの発生を防止できる。ここで、一部が開放されているスリットを電源バスに設けると、電源バスを複数本のバスに分けることになる。このとき、分けた各バス間に僅かでも抵抗差があると、各バス間に電位差が発生し、この電位差に起因する輝度ムラが各バスに接続する電源線群の境界で発生するためである。
【００２８】
また、上記の接続線やバイパス線路を含む面発光表示装置によれば、配線抵抗それ自体を低減することによって、電源線の電圧降下が小さくなるため（ＧＮＤ電位が下がるため）消費電力を低減することができる。特に、１画素列を構成する（限定はされないが、例えば、赤色、緑色、青色などの）副画素列の電源線間に接続線を設けることにより、各色の輝度ムラが画面全体で同じになる。そのため、輝度ムラ補正をソフト的に行う場合であっても、各色について個別の補正が不要となる。
【図面の簡単な説明】
【００２９】
【図１】一般的なトップエミッション型の有機ＥＬパネルユニットの全体図である。一般的なトップエミッション型の有機ＥＬパネルユニットの全体図である。
【図２】（ａ）が、従来のＴＦＴ回路基板の陰極配線の全体構成の模式図である。（ｂ）が、従来のＴＦＴ回路基板の陰極配線の模式図である。
【図３Ａ】一般的なＴＦＴ回路基板の画素回路の例を示す図である。
【図３Ｂ】一般的なＴＦＴ回路基板の画素回路において、特に主要トランジスタについての配線構造を示す模式図である。
【図４Ａ】トップエミッション型の有機ＥＬパネルの画素部を示す図である。
【図４Ｂ】図４Ａ（ａ）の線ＡＡに沿った断面図である。
【図４Ｃ】図４Ａ（ａ）の線ＢＢに沿った断面図である。
【図５Ａ】全画素に共通するベタ配線を有する上部共通電極を示す図である。
【図５Ｂ】図５Ａ（ａ）の線ＣＣに沿ったパネルの断面構造を示す図である。
【図６】本発明の電源バスを有する回路基板の全体構成を示す模式図である。
【図７】本発明の電源バスの各種スリット構造を示す模式図である。（ａ）は、単純分割構造を示している。（ｂ）は、電源線接続部を連結した構造を示している。（ｃ）は、（ｂ）の構造を簡略化したものである。
【図８】（ａ）が、本発明の電源バス（陰極側）の全体図である。（ｂ）が、スリット部（Ｘ部）の拡大図である。
【図９】（ａ）が、従来の電源バスを用いたときの全面点灯時の電位分布のシミュレーション結果である。（ｂ）が、本発明の電源バスを用いた全面点灯時の電位分布（６分割＋スリット間隔微調整の場合）のシミュレーション結果である。
【図１０】図９（ｂ）に示す電源バスのスリット近傍部分の電位分布のシミュレーション結果の拡大図である。
【図１１】電源バスの分割数と画面中心x方向の電位分布との関係を示す図である。
【図１２】本発明の電源バスと電源線とその接続線、及びこれを持つ回路基板の模式図である。
【図１３】（ａ）が図１２の電源バスにつながる電源線２１同士を接続する接続線７４の拡大模式図である。（ｂ）が、図１２の電源バスにつながる電源線２１同士を接続する接続線７５の拡大模式図である。
【図１４】図１３（ａ）の回路基板内の画素部の拡大模式図である。
【図１５】図１４に示す画素部の配線パターンの拡大模式図である。
【図１６】（ａ）が図１５の線ＤＤに沿った断面図である。（ｂ）が図１５の線ＥＥに沿った断面図である。
【図１７】電源線のバイパス線路を追加した回路基板内の画素部の拡大模式図である。
【図１８】図１７に示す画素部の配線パターンの拡大模式図である。
【図１９】（ａ）が図１８の線ＦＦに沿った断面図である。（ｂ）が図１８の線ＧＧに沿った断面図である。
【図２０】図１８の接続線５９がＲＧＢ用の３つの画素列の電源線にそれぞれ接続していることを示す、回路基板内の画素部の拡大模式図である。
【発明を実施するための形態】
【００３０】
［最良の形態１］
図６は、本発明の電源バス及びこれを持つ回路基板の模式図である。スリット６１は細い隙間または開口部であり、その本数と長さは、特に限定するものではない。そして、このスリットによって電源バス２２を部分的に分割し、この分割された部分が、複数の電源線２１のうち、電源端子に近い電源線につながるものは細く、遠い電源線につながるものは太くなるようにする。符号６２は、電源バスが積層構造になっている多層配線部を示す。電源バスの、データ信号線やゲート信号線と交差しない部分は、同じ金属を積層した構造とすることができる。その構造は左右対称が望ましい。
本来ならば、電源バスを設けず、電源線ごとに端子と結び、端子からの距離に応じて配線幅を調整する、いわゆる抵抗一定配線が理想的であるが、最小の線幅と線間がプロセスルールで決まっているので、配線数が多い場合や、端子から電源線までの距離の最大/最小比が大きい場合は、額縁が大幅に増大してしまうため現実的でない。そこで、図７（ａ）に示すように、ある程度の本数の隣接する電源線をまとめたブロックごとにＬ字状のスリット６１を形成しバスの配線幅を調整することが考えられる。ただし、スリット６１をバスの外周に達する位置まで形成し、ブロックごとに独立にバスを配線すると、分けたブロックの境界では、配線抵抗のバラツキによって、僅かな電位の段差、すなわち輝度の段差ができて境界線が見えてしまうことがある。人間は、わずか２〜３％の輝度差であっても識別ができるためである。そこで、図７（ｂ）のように、配線抵抗を調整したブロックごとのバスを最終的に電源線接続部付近で全て連結することで、ブロックの境界に発生する電位の段差を低減することができる。即ちこれは、スリット６１をバスの外周に達する位置まで形成することなく、電源バス内の電源線との接続部付近で周囲が閉じたスリット穴を設けることに帰着する。更に、スリットが複雑であると、スリット自体のパターニング不良に加えて、電源バスと交差する細い信号線が広範囲で重なる可能性もあるため、図７（ｃ）のようにスリット６１の形状を例えばＩ字状として、プロセスの安定化のために、できるだけ簡単にすることが望ましい。なお、いずれの例においても、最も外側の電源線のブロックが列方向の電源バスと離間するよう、行方向の電源バスの列方向の電源バスにつき当たる部分の内側に切り欠き６１ａを入れている。
【００３１】
次に、スリットの本数については、多いほど電位のムラが均一になるが、あまり増やすと有効なバスの幅が減って抵抗が増加するので、均一化の要求（輝度ムラ仕様）に合わせて、適宜調整すべきである。例えば、３インチ程度のパネルでバス幅２ｍｍ程度の場合は、電位分布（０．０１Ｖ間隔）のシミュレーションから図１１のように、４〜６分割程度で十分均一になることが分かった。なお、このシミュレーション結果における電源バス内スリット部の電位分布（図１０を参照）を見ると、このような電源バスの分割によって、各スリット端部での電位が、ほぼ等しくなっている。このことは、図９（ａ）と比較して、図９（ｂ）では、各スリット端部が同じ等電位線で囲まれた領域に属していることから理解できる。
また、スリット群を配置する場所や範囲としては、輝度ムラが集中するところにだけ個々に設ければよい。図２のように電源端子が２箇所で、電源線接続部も２辺あるような配線パターンの場合は、図６のように４箇所に設けることになるが、端子が１箇所で、電源線とバスの接続部も１辺の場合は、１箇所で良い。
【００３２】
また図６のように、電源線２１がその両端２箇所でバスの２つの辺に接続する場合、バス幅が十分でなければ、必ずしも各電源線の両端の電位を一致させなくとも良く、バスのそれぞれの辺で独立にスリット形状等を調整し、それぞれの辺（行方向）において接続部の電位を均一化すれば良い。もしバス幅が十分でない状態で、各電源線の両端の電位を一致させようとすると、電源端子に近い側の配線抵抗を増やすために分割された全部のバスの幅を狭めなければならず、もともと許容された電源バスの幅を有効に使えなくなる。これによって均一化が達成されても、全体の電位が大幅に上昇し、消費電力が増大してしまうことがあるので、注意が必要である。電源線とバスの接続部の電位を電源線両端で、バスの辺ごとに独立に均一化調整する場合は、バス全体の幅を減らさないので、スリット導入による電位の上昇や消費電力増加は僅かである。勿論、バス幅が十分取れる場合、電源線両端の電位差がもともと小さい場合や、積層などで低抵抗化が可能な場合などは、この限りでない。
【００３３】
次に、バスの更なる低抵抗化を考える。データ信号線や走査信号線は、絶縁を保ちつつ電源バスと交差するが、図２（ａ）のように、必ずしもバスの全面で交差する訳ではない。従って、図６に示すように、交差しない部分で、信号線と同層を電源バスに積層して多層配線部６２を形成することにより、より抵抗を削減することが望ましい。
このとき、端子と電源バスが左右対象配置の場合、仮に信号線の引き出しが、図６のとおり非対称であっても、積層する多層配線部のパターン（符号６２参照）は、左右対称にすることが望ましい。バスを積層する方法は、導電性の第１層の上に直接第２層を積層してもよいし、導電性の第１層と第２層の間に絶縁膜を挟んで両者をコンタクトホールを介して電気的に接続しても良い。また、行方向のバスを積層して形成する場合は、積み重ねる層に夫々同等のスリットを入れることが望ましい。ただし、いずれか一方の層にのみスリットを形成し、スリット入りバスと通常バスを積層した場合であっても僅かながら均一化の効果があるので、それも本発明の範囲である。そしてこのような積層構造の場合、前述のように、電源線の両端部で電位を合わせない独立なスリット構造とするならば、図６のように、両端部でスリット部の層構成が違っていても何ら問題ない。
【００３４】
このような構造によって輝度ムラを低減し、それでも取り切れない輝度ムラが問題になる場合は、画像コントローラにて、ソフト的に電流指令値を補正する方法が簡単に利用できる。電源バスのスリット構造によって、電源線と直交する方向の画素列は全て均一な輝度となり、平行な方向ではムラが１次元的になっている。即ち、電源線と直交する方向の画素列は、１つの係数で補正できる。そのため、画像コントローラには、電源線の伸長方向に並ぶ画素数分だけの補正用メモリーを持たせれば良い。更に、補正係数の設定も簡単である。
【００３５】
［最良の形態２］
次に、図１２〜図１６を参照して、図６〜図９に記載のスリットを持つ電源バスに加えて、電源線同士を接続するための接続線を取り入れた回路基板について説明する。
【００３６】
図１２は、図６〜図９に記載の電源バスと、電源線２１同士を接続する接続線６３とを含む回路基板の模式図である。ここで、図１２の電源バス２２に設けるスリットの本数と長さは、任意のものを採用できるので特に限定しない。重要なことは、電源バスを部分的に分割し、この分割された部分の夫々が、電源端子に近い電源線につながるものは細く、遠い電源線につながるものは太くなるようこれらスリット６１を形成することである。そして、接続線６３は、電源線２１の延びる方向と直交する方向に隣り合う電源線２１同士をつなぐ。
【００３７】
図１３（ａ）および図１３（ｂ）は、図１２の回路基板における図８のＸ部に相当する部分を拡大したものであり、電源バスにつながる電源線２１同士を接続する接続線７４、７５の拡大模式図である。ここで、隣り合う電源線２１との接続は、図１３（ａ）の接続線７４のように、画面の端から端までの電源線２１を全てつないでも良い。また、図１３（ｂ）の接続線７５のように、１画素列を構成する電源線の集合ごとに終端していても良い。図１３（ｂ）は、１画素が例えば赤、緑、青の３色の副画素からなる場合であり、各副画素に接続された３本の電源線２１を一集合として接続線７５の両端を終端させている。ここで、１画素が、赤、緑、青に白（ホワイト）を加え４色の副画素からなる場合や、中間色や２色からなる場合も同様であり、前者では４本の電源線を一集合として、後者では２本の電源線を一集合として両端を終端させればよい。なお、これらの接続線６３，７４、７５は、その延長方向において電源バスには接続しない。その理由は、延長方向で電源バスに接続すれば電圧降下は減少するものの、電流がスリットの存在する方向に流れず、電源端子に近いところに集中するからである。つまり、図１２において、電源線２１が延びる方向（縦方向、または列方向）だけでなく接続線６３が延びる方向（横方向、または行方向）にも電流が流れると、電源バス２２に設けたスリット６１等による効果が十分に発揮されないためである。
【００３８】
一方、図１３（ａ）の接続線７４のように、すべての電源線同士を接続線でつなぐと、画面の中心部にある画素だけを点灯したパターン（以下、「黒地に白浮きパターン」とよぶ）を表示するときに、非発光部の電源線にも電流が流れる。そのため、非発光部に近いところが明るくなるような輝度ムラが僅かに出る可能性がある。これに対し、図１３（ｂ）の接続線７５に示すように、通常、ＲＧＢなどの２〜４の副画素（サブピクセル）単位で構成される画素列ごとに電源線の接続線が途切れている構造では、隣の画素列側に電流が流れないので、接続線７５が延びる方向（図１３では横方向）に輝度ムラが出ることが無い。
【００３９】
図１４は、図１３（ａ）の画素部の拡大模式図であり、接続線７４により電源線２１同士を接続するための画素部周辺での具体的な接続構成の例を示す。図１４では、各画素の行方向にわたって延びる接続線５９と、各画素の電源線２１０とが、接点６０ｂでそれぞれ接続されている。なお、このような接続線は、専用の層を設けて作成しても良いが、コストを増やさないためには、未使用のスペースを利用して、既存の層を使って作成することが望ましい。
【００４０】
図１５は、図１４の画素部をさらに拡大した模式図であり、図３Ｂに相当する。図１５は、コンタクトホール部２７の下に接続線５９を設けるようにした、画素回路２４０の配線構造の一例を示している。この配線構造では、ゲート配線パターン５５が第１層のメタル配線パターンとして形成され、かつ、このゲート配線パターン５５上に絶縁層６４（図１６（ｂ）参照）およびＳｉ層２９を介してソース配線パターン５６、ドレン配線パターン５７および上記電源線２１０がそれぞれ第２層のメタル配線パターンとしてそれぞれ形成されている。
ゲート制御用素子領域５８は、ゲート配線パターン５５に隣接する形態で設けられている。このゲート制御用素子領域５８には、図３Ａに示すＴＦＴ３３およびキャパシタ３４が設けられ、かつ、第２層のメタル配線パターンであるデータ信号線（ソース信号線）２５および第１層のメタル配線パターンである走査信号線（ゲート信号線）２６が接続されている。
ソース配線パターン５６は、図３Ａに示すＴＦＴ３２のソースを形成する配線として設けられている。このソース配線パターン５６は、基端部が電源線２１０のＰａ点に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線２１０に平行する分岐部５６ａ、５６ｂを形成している。
一方、ドレン配線パターン５７は、上記ＴＦＴ３２のドレンを形成する配線として設けられている。このドレン配線パターン５７は、基端部がバイパス形成用配線パターン５９の上方に位置し、この基端部から上記ソース配線パターン５６の分岐部５６ａ、５６ｂ間に延びる分岐部５７ａと、該基端部から上記分岐部５６ｂと電源線２１０との間に延びる分岐部５７ｂとを有している。つまり、このドレン配線パターン５７は、ソース配線パターン５６の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
なお、ソース配線パターン５６の分岐数およびドレン配線パターン５７の分岐数は、３以上であってもよい。
【００４１】
ここで、図１５の接続線５９の配線幅は、コンタクトホール２７の直下ではホール形状を安定させるために広くして段差を無くし、データ信号線２５をくぐるところでは寄生容量を減らすために細くしている。このように、接続線５９は、既存回路の動作に悪影響を及ぼさないような形状とすることが望ましい。
【００４２】
なお、輝度ムラの低減、消費電力の削減、配線パターンの均一性などの観点からは、図１２のように、全画素にわたって電源線２１同士を接続する接続線６３を設ける構造が望ましい。しかし、信号線を横切る配線数が増えると、寄生容量が増加して、動作が遅くなるなどの不具合が生じることがある。よって、接続線の太さや本数や接続位置については適宜設計されるべきものであるため、特に規定しない。例えば、（図１４の縦方向に）数十画素行ごとに接続線５９を設ける構造や、極端な場合、画面中央部に１本だけ接続線５９を設ける構造であっても効果があるため、これらの構造も本発明の範囲に含まれる。また、図１４に示す接続線５９を多数設ける場合は、接続線５９のそれぞれには僅かな電流が流れるに過ぎない。そのため、接続線５９と信号線２５との交差部の太さは、できうる限り（つまり、微細加工が可能な最小の線幅（最小ルール）まで）細くすることが望ましい。加えて、寄生容量を更に減らすためには、上記の交差部において、平坦化樹脂上の配線に一旦接続し、隣り合う電源線にブリッジ接続しても良い（図示せず）。
【００４３】
図１６（ａ）および図１６（ｂ）は、それぞれ図１５のＤ−Ｄ断面図およびＥ−Ｅ断面図を示している。図１６（ａ）に示すように、第１層のメタル配線パターンである上記接続線５９は、一端部がコンタクトホール６０ｂを介して電源線２１０（図１５のＰｂ点）に電気的に接続されている。一方、ドレン配線パターン５７の基端部は、絶縁層６４およびＳｉ層２９を介して接続線５９上に配置されている。このドレン配線パターン５７の基端部上には、該ドレン配線パターン５７と図示していないＥＬ発光素子とを結ぶコンタクトホール２７の領域が形成されている。この結果、接続線５９は、上記コンタクトホール２７の領域の下方に位置されていることになる。
【００４４】
上記のように接続線５９をコンタクトホール２７の領域の下方に位置させることは、以下のような利点をもたらす。
すなわち、コンタクトホール２７の下には、応力や凹凸の懸念から、トランジスタ等の素子パターンをあまり配置しない。したがって、コンタクトホール２７の領域の下方に接続線５９を設ければ、この接続線５９を形成することによる画素内の有効面積の減少を回避することができる。
【００４５】
なお、図１６（ａ）および図１６（ｂ）において、符号３７はガラス基板を、符号４０は平坦化樹脂層を、符号６５はパッシベーション層を、符号４１は反射電極層または下地層をそれぞれ示している。
【００４６】
図１４〜図１６に示す構造によって、１画素を構成する赤・青・緑など各色の副画素間での電流バランスに大きく差があるような場合、大電流を流す電源線から小電流しか流れない電源線側に電流を分散させ、電源線の電圧降下（電位上昇）を平均化して抑えることができる。即ち、全面点灯時の輝度ムラを抑えた上で、各色の間での輝度ムラも同程度にすることができる。そして、電圧降下を低減できれば、その分の電源電圧を下げられるため、消費電力も低減できる。
【００４７】
なお、これでも取り切れない輝度ムラが問題になる場合には、画像コントローラを用いてソフト的に補正する方法が簡単に利用できる。即ち、電源バスのスリット構造によってムラが１次元的になるため、電源線と直交する方向の画素列は、１つの係数で補正できるため、画像コントローラには、電源線の延びる方向に並ぶ画素数分だけの補正用メモリーを持たせれば良い。更に、各色について同じ補正係数を用いても実用上問題ない。
【００４８】
［最良の形態３］
図１７〜図１９は、図１４〜図１６の構成に対して、電源線２１０の配線抵抗を低減するためのバイパス線路を追加したＴＦＴ回路基板の例を示す。この例は、図１５のソース配線パターン５６ａが陰極と同電位であることに着目したものである。このバイパス線路は、図１８に示すように、ソース配線パターン５６がコンタクトホール６０ａを介して接続線５９に接続して構成されている。そのため、図１４〜図１６の構成と比較すると、スペースの有効利用に加え、電源線２１０の配線抵抗を低減することができる。このバイバス線路については、２００８年７月２日に本願の出願人によって出願された国際特許出願（ＰＣＴ／ＪＰ２００８／０６１９６７）に記載されており、その内容を引用することにより本明細書の一部をなすものとする。
なお、図１７〜図１９の製造プロセスは、図１４〜図１６の製造プロセスである、後述する「実施例２」のものを適用することができる。
【００４９】
図１７は、図１４の接続構成に対して、電源線２１０の配線抵抗を低減するためのバイパス線路を追加した例についての画素部の拡大模式図である。図１７では、各画素の行方向にわたって延びる接続線５９が、コンタクトホール６０ａを介してソース配線パターン５６に接続され、コンタクトホール６０ｂを介して各画素の電源線２１０に接続されている。
【００５０】
図１８は、画素回路２４０の配線構造の一例を示す模式図である。この配線構造では、ゲート配線パターン５５が第１層のメタル配線パターンとして形成され、かつ、このゲート配線パターン５５上に絶縁層６４（図１９（ｂ）参照）およびＳｉ層２９を介してソース配線パターン５６、ドレン配線パターン５７および上記電源線２１０がそれぞれ第２層のメタル配線パターンとしてそれぞれ形成されている。
ゲート制御用素子領域５８は、ゲート配線パターン５５に隣接する形態で設けられている。このゲート制御用素子領域５８には、図３Ａに示すＴＦＴ３３およびキャパシタ３４が設けられ、かつ、第２層のメタル配線パターンであるデータ信号線（ソース信号線）２５および第１層のメタル配線パターンである走査信号線（ゲート信号線）２６が接続されている。
ソース配線パターン５６は、図３Ａに示すＴＦＴ３２のソースを形成する配線として設けられている。このソース配線パターン５６は、基端部が電源線２１０のＰａ点に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線２１０に平行する分岐部５６ａ、５６ｂを形成している。
一方、ドレン配線パターン５７は、上記ＴＦＴ３２のドレンを形成する配線として設けられている。このドレン配線パターン５７は、基端部が接続線５９の上方に位置し、この基端部から上記ソース配線パターン５６の分岐部５６ａ、５６ｂ間に延びる分岐部５７ａと、該基端部から上記分岐部５６ｂと電源線２１０との間に延びる分岐部５７ｂとを有している。つまり、このドレン配線パターン５７は、ソース配線パターン５６の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
【００５１】
なお、ソース配線パターン５６の分岐数およびドレン配線パターン５７の分岐数は、３以上であってもよい。
【００５２】
図１９（ａ）および図１９（ｂ）は、それぞれ図１８のＦ−Ｆ断面図およびＧ−Ｇ断面図を示している。図１９（ａ）に示すように、第１層のメタル配線パターンである上記接続線５９は、一端部がコンタクトホール６０ａを介してソース配線パターン５６（分岐部５６ａの先端部）に電気的に接続され、また、他端部がコンタクトホール６０ｂを介して電源線２１０（図１８のＰｂ点）に電気的に接続されている。したがって、ソース配線パターン５６および接続線５９は、電源線２１０から出て再び電源線２１０に戻る一連のバイパス線路を構成している。
一方、ドレン配線パターン５７の基端部は、絶縁層６４およびＳｉ層２９を介して接続線５９上に配置されている。このドレン配線パターン５７の基端部上には、該ドレン配線パターン５７と図示していないＥＬ発光素子とを結ぶコンタクトホール２７の領域が形成されている。この結果、接続線５９は、上記コンタクトホール２７の領域の下方に位置されていることになる。
【００５３】
上記のように接続線５９をコンタクトホール２７の領域の下方に位置させることは、以下のような利点をもたらす。すなわち、コンタクトホール２７の下では、応力や凹凸の懸念から、トランジスタ等の素子パターンを配置することがあまり行われない。したがって、コンタクトホール２７の領域の下方に接続線５９を設ければ、この接続線５９を形成することによる画素内の有効面積の減少を回避することができる。
【００５４】
なお、図１９（ａ）および図１９（ｂ）において、符号３７はガラス基板を、符号４０は平坦化樹脂層を、符号６５はパッシベーション層を、符号４１は反射電極層または下地層をそれぞれ示している。
【００５５】
図１７〜図１９の構成を有する面発光表示装置よれば、ソース配線パターン５６および接続線５９によって構成される上記のバイパス線路が各画素回路２４０において形成される。このバイパス線路は、電源線２１０に並列接続されている。したがって、上記バイパス線路が並列接続された部位の各電源線２１０の電気抵抗が低下することになる。
この電気抵抗の低下は、各電源線２１０における電圧降下（上昇）を抑制するので、消費電力の低減をもたらす。さらに、上記電気抵抗の低下は、該各電源線２１０に接続された各画素回路２４０の発光素子に印加される電圧を回路基板内で一様化するので、いわゆる輝度ムラの低減をもたらす。
【００５６】
上記バイパス線路は、前記したように、ＴＦＴ３２のソースを形成する配線として設けられたソース配線パターン５６を利用して構成されるので、画素回路２４０におけるトランジスタの形成面積を縮小することなく容易に実現することができる。つまり、上記バイパス線路は、画素回路２４０内に特別な配置スペースを確保することなく実現することができる。
【００５７】
なお、図１８ではゲート配線パターン５５の端部を電源線２１０の下方に位置させているが、この端部を電源線２１０の下方に位置させないようにしてもよい。
【００５８】
［最良の形態４］
次に、図２０に、図１８の電源線２１０のバイパス構造の一部を形成する接続線５９が、ＲＧＢ用の３色の副画素列の電源線にそれぞれ接続され、集合を形成している構成の拡大模式図を示す。電源線２１０の集合Ｓ０、Ｓ１、Ｓ２は、隣り合う３色の副画素の列、すなわち１画素の列に接続された３本の電源線を単位としてまとめたものである。各接続線５９は一つの集合Ｓ１の中で終端されていて、図に矢印ｉで示すように、集合Ｓ１に隣接する他の集合Ｓ０、Ｓ２の電源線２１０には接続されていない。
なお、図２０の製造プロセスは、図１４〜図１６の製造プロセスである、後述する「実施例２」のものを適用することができる。
【実施例１】
【００５９】
図６〜図９の構造の製造プロセスについての実施例を示す。パネルの画素寸法は６０μｍ×１８０μｍ×ＲＧＢ、画素数は横２４０ＲＧＢ×縦３２０のＱＶＧＡ、画面サイズは約３ｉｎｃｈ、電源バスの許容幅はおおよそ２ｍｍ、電源端子の引き出しは２箇所である。
まず、電源バスまわりの設計検討は、図９に示すような事前のシミュレーションを用いて行い、最終的には、図８に示すようなスリットによる６分割構造部を４箇所もつパターンを採用した。基本的には、左右対称なので、半分の１２０本×ＲＧＢ=３６０本の電源線の１／６にあたる６０本を１ブロックとして、電源端子から各ブロックまでの距離の比になるように、電源バスをスリットで分割した。スリットの幅は、１０μｍであり、電源バス全体の幅に比べれば僅かである。更に、図９（ｂ）のようなシミュレーションを繰り返し、全面点灯時の電源線接続部の電位ができるだけ均一になるように、スリット位置、すなわち分割されるバス幅を調整した。図１０に、図９（ｂ）に示す電源バスのスリット近傍部分の電位分布（０．０１Ｖ間隔）のシミュレーション結果の拡大図を示す。
ここで、図９（ａ）では、符号「ＭＡＸ」で示された最大電位が画面の中心付近に位置しており、その周辺に向かって電位は次第に低くなっていき、符号「ＭＩＮ」で示された最小電位が電源端子付近に位置する電位分布（つまり、２次元的な電位分布）が示されている。一方、図９（ｂ）では、符号「ＭＡＸ」および符号「ＭＩＮ」で示された最大電位および最小電位の位置については図９（ａ）のものとあまり変わっていないが、電位差が画面の左右方向では低減された１次元的な電位分布が示されている。
【００６０】
ＴＦＴ回路基板の製作は、まず２００ｍｍ×２００ｍｍ×厚さ０．７ｍｍの無アルカリガラス(ＡＮ−１００：旭硝子製)上に、ＭｏＣｒ膜４００ｎｍをスパッタ成膜し、フォトリソグラフ法によって、図８（ａ）のような電源バスパターンと所定のＴＦＴパターンの一部を形成した。これに絶縁膜やアモルファスＳｉ層を形成した後、２層目のＭｏＣｒ膜を３００ｎｍの厚さでスパッタ成膜し、フォトリソグラフ法によってパターンを形成した。２層目のＭｏＣｒ膜は、縦３２０個の各画素を結びつつ電源バスと両端でつながる電源線を形成するとともに、電源バス上をまたぐ信号線としても利用した。しかし、信号線として使わないスペースが存在するので、図６の符号６２で示す位置については電源バスを部分積層構造とした。上下に積層されたＭｏＣｒ層は、絶縁膜にドライエッチングによって事前に開けた複数のコンタクトホールでつなげた。そしてこれにパッシベーション膜（ＳｉＮ：厚さ３００ｎｍ）をＣＶＤ装置で成膜し、有機ＥＬ素子との接続用の開口や、端子の開口をドライエッチングで形成した。次に、厚さ約２μｍの平坦化樹脂層４０をフォトリソグラフ法によって形成し、配線段差を緩和させた。また、ＴＦＴと有機ＥＬ素子との接続部にもテーパ角のゆるい穴を形成した。フォトプロセス後は、約２２０℃１ｈベークして平坦化層の水分を除去した。即ち、通常のアモルファスＳｉ−ＴＦＴ回路基板の製作とプロセス上は何ら変らない。
【００６１】
次に、有機ＥＬ素子を形成した。まずＴＦＴ回路基板上に、厚さ３００ｎｍのＳｉＯ２パッシベーション膜をスパッタ成膜し、ドライエッチングによって、コンタクトホール部や端子部に開口を設けた。次に、密着性を上げるための下地層４１としてのＩＺＯを厚さが５０ｎｍとなるようにスパッタ成膜した。スパッタ装置はＲＦ−プレーナマグネトロン、ガスはＡｒを使用した。この層は、平坦化層とパッシベーション層に設けられたコンタクトホールでＴＦＴと接続する。次に、このＩＺＯ層上にＡｇ合金を厚さが１００ｎｍとなるようにスパッタ成膜し、これにレジスト剤「ＯＦＲＰ−８００」（商品名、東京応化製）を塗布した後、露光・現像し、ウエットエッチングによって、サブピクセルごとに島状に分離した反射電極４２を形成した。これにＩＺＯを厚さが３０ｎｍとなるように成膜し、同様のプロセスでＡｇ合金の反射電極をカバーするように島状のパターンを形成した。この際、前述下地層も同時にパターニングされ、個々の電極に分離される。次に、ＩＺＯでカバーされた島状の反射電極４２上に１μｍのノボラック系樹脂膜（「ＪＥＭ−７００Ｒ２」：ＪＳＲ製）をスピンコートで塗布し、フォトリソグラフ法によって発光させる部位（表示部）に窓を開けるように有機絶縁膜４３を形成した。
次いで、抵抗加熱蒸着装置内に装着し、反射電極上に１．５ｎｍのＬｉを堆積させて、陰極バッファ層を得た。そして電子輸送層、発光層、正孔輸送層、正孔注入層の順で真空を破らずに成膜し、有機ＥＬ層４４を形成した。成膜に際して真空槽内圧は１×１０-4 Ｐａまで減圧した。それぞれの層は０．１ｎｍ／ｓの蒸着速度で堆積され、電子輸送層として膜厚２０ｎｍのトリス（８−ヒドロキシキノリナト）アルミニウム（Ａｌｑ３）、発光層として膜厚３０ｎｍの４，４’−ビス（２，２’−ジフェニルビニル）ビフェニル（ＤＰＶＢｉ）、正孔輸送層として膜厚１０ｎｍの４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（α−ＮＰＤ）、および正孔注入層として膜厚１００ｎｍの銅フタロシアニン（ＣｕＰｃ）を用いた。そして更にこの上にＭｇＡｇを厚さが５ｎｍとなるように蒸着し、透明電極をスパッタ成膜する際のダメージ緩和層とした。これを対向スパッタ装置に真空を破らずに移動させ、透明電極４５としてのＩＺＯを厚さが２００ｎｍとなるように成膜した。これらの蒸着やスパッタ成膜の際は、表示部に対応する位置に四角窓が空いたエリア開口形のメタルマスクを適用した。さらに真空を破らずに基板をＣＶＤ装置に移動させ、バリア層４６としてのＳｉＮを２μｍの厚さで全面に成膜した。
【００６２】
一方カラーフィルタ基板側は、まず、２００ｍｍ×２００ｍｍ×厚さ０．７ｍｍの無アルカリガラス（イーグル２０００：コーニング製）に、厚さ１μｍのブラックマトリクス４７（ＣＫ−７００１：富士フィルムＡＲＣＨ製）をフォトリソグラフ法で形成した。次に、カラーフィルタ４８は、赤色（ＣＲ−７００１：富士フィルムＡＲＣＨ製）、緑色（ＣＧ−７００１：富士フィルムＡＲＣＨ製）、青色（ＣＢ−７００１：富士フィルムＡＲＣＨ製）をフォトリソグラフ法でそれぞれ形成した。どれも厚さ約１．５μｍの短冊形状である。次に、感光性樹脂（ＣＲ−６００：日立化成工業製）を用いて、フォトリソグラフ法により、ブラックマトリクス上で、カラーフィルタの短冊と同方向に短冊形隔壁３９が伸びるバンク構造体を形成した。バンク隔壁の幅は約１４μｍ、高さは約５μｍである。この上に同じ感光性樹脂を再度塗布し、フォトリソグラフ法によってスペーサを形成した。スペーサ直径は、約１５μｍ、高さは約２μｍで、ブラックマトリクスで隠れる位置である。
次に、このカラーフィルタ基板を加熱乾燥させた後、酸素５０ｐｐｍ、窒素５０ｐｐｍ以下の環境にセットされたマルチノズル式インクジェット装置（着弾精度約±５μｍ）にセットし、ブラックマトリクスで作られたマーカーでアライメントを行った後、溶媒に溶かした赤及び緑の色変換材料をそれぞれの色に対応する画素のバンク中央部を狙って飛ばしながら走査し、画面全体に塗布した後、窒素雰囲気を破ることなく温度１００℃で乾燥させた。（色変換材料については割愛した。）
このようにして複数の画面を含むＴＦＴ回路基板とカラーフィルタ基板を作製した。
【００６３】
次に、有機ＥＬ基板及びカラーフィルタ基板を酸素５ｐｐｍ、水分５ｐｐｍ以下の環境に保たれた貼り合せ装置に移動させた。そして、カラーフィルタ基板のプロセス面を上に向けてセットし、複数画面のそれぞれの外周にディスペンサを用いてエポキシ系紫外線硬化接着剤（ＸＮＲ−５５１６：ナガセケムテックス製）を切れ目無く塗布して、いわゆる土手を形成した後、各画面中央付近に、より低粘度な熱硬化型エポキシ接着剤を滴下した。滴下装置としては、吐出精度５％以内の回転式メカニカル計量バルブを使用した。
そして有機ＥＬ素子が形成されたＴＦＴ回路基板のプロセス面を下に向けた状態でセットし、カラーフィルタ基板とプロセス面同士を対向させた状態で、約１０Ｐａ程度まで減圧してから約３０μｍ程度まで両基板を平行に接近させ、外周シール材全周が有機ＥＬ基板に接触した状態で、アライメント機構で両基板の画素位置を合わせ込んだ後、大気圧に戻しつつ僅かに荷重を付加した。滴下した熱硬化型エポキシ接着剤は、パネル周辺部にまで広がり、カラーフィルタ基板のスペーサ先端が有機ＥＬ素子付きＴＦＴ回路基板に接触したところで止まった。これに、カラーフィルタ基板側から外周シール部にだけ紫外線をマスク照射して仮硬化させ、一般環境に取り出した。
その後、自動ガラススクライバーとブレイク装置を使って個々のパネル（この段階でＩＣは無い）に分割した。これを加熱炉に入れて８０℃で１時間加熱し、炉内で３０分間自然冷却して取り出した。これをドライエッチング装置に入れ、端子部１５やＩＣ接続用パッドを覆う厚さ２μｍのバリア層を除去した。最後に、制御用ＩＣをＣＯＧ接続して、図１のようなパネルユニットを製作した。
【００６４】
次にパネルユニットを電源に接続し、その輝度分布を汎用の輝度計を用いて評価した。スリット部以外がこのパネルとほぼ同形状の従来のパネルにおいては、全面点灯時の輝度ムラは、約２０〜４０％（流す電流値による）であった。それに対し、本発明のスリット構造付き電源バスを持つパネルにおいては、輝度ムラが約１０〜２０％に低減し、あまり目立たなくなった。しかもその輝度分布は、図１の縦方向だけの１次元的分布であった。これでも実用上は問題ないが、これを更に画像コントローラに接続し、図９（ｂ）のシミュレーションで得られた１次元的輝度分布をフラットに補正する係数をセットしたところ、その輝度ムラは約５〜１０％以下に低減し、殆ど分からなくなった。残りは、シミュレーション誤差や個体差なので、更に調整するためには、個々のパネルで輝度ムラを測定した結果などから補正係数を調整してセットすれば良いが、現状その必要はない。
【実施例２】
【００６５】
次に、図１２〜図１６の構造についての製造プロセスの実施例を示す。パネルの画素寸法は６０μｍ×１８０μｍ×ＲＧＢ、画素数は横２４０ＲＧＢ×縦３２０のＱＶＧＡ、画面サイズは約３ｉｎｃｈ、電源バスの許容幅はおおよそ２ｍｍ、電源端子の引き出しは２箇所である。
画面内では、縦３２０個の各画素を直線的に結ぶ約８μｍ幅の電源線が、２４０本×３本配置され、両端で電源バスに接続している。そして各画素内では、３μｍ〜５μｍ程度の幅の配線で、トランジスタなどの回路パターンが形成される。また各画素の制御は、画面外に置かれた制御用ＩＣと信号線を接続することで行う。
【００６６】
次に、電源線同士の接続線６３は、詳細には、図１３（ａ）の接続線７４や図１４の接続線５９のように、画面の端から端までつなげる設計とした。ただし、接続線６３の延長方向では電源バスには接続しない。接続線７４の縦方向の配置間隔は、１画素ごとである。しかし、寄生容量を抑えるために、データ信号線２５との交差部を極力細くした。また、画素内スペースを有効に活用するため、通常回路パターンが置かれない平坦化樹脂層のコンタクトホール部２７の下をくぐるような配線構造とした。勿論、配線が交差するところは、絶縁膜を挟むように設計した。
【００６７】
次に電源バスまわりの設計検討では、図１３（ａ）に示すようなスリットによる６分割構造部を４箇所もつパターンを採用した。基本的には、左右対称なので、半分の１２０本×ＲＧＢ＝３６０本の電源線の１／６である６０本を１ブロックで考え、電源端子部からこのブロックまでの距離の比になるようにスリットで分割されるバス幅を調整した。スリットの幅は、１０μｍであり、電源バス全体の幅約２ｍｍに比べれば僅かである。
【００６８】
ＴＦＴ回路基板の製作においては、まず、２００ｍｍ×２００ｍｍ×厚さ０．７ｍｍの無アルカリガラス(ＡＮ−１００：旭硝子製)上に、ＭｏＣｒ膜を厚さ４００ｎｍとなるようにスパッタ成膜し、フォトリソグラフ法によって、図８（ａ）のような電源バスパターンを含む第１層目の所定のメタルパターンと電源線の接続線５９を形成した。これに無機絶縁膜やアモルファスＳｉ層を形成した後、２層目のＭｏＣｒ膜を厚さが３００ｎｍとなるようにスパッタ成膜し、フォトリソグラフ法によってパターン形成した。２層目のＭｏＣｒ膜は、縦３２０個の各画素を結びつつ電源バスと両端でつながる電源線２１を形成するとともに、第１層メタルで作られた電源バス上をまたぐ信号線(２５、２６)としても利用した。しかし、信号線として使わないスペースが存在するので、図１２で示すように電源バスが部分的に多層配線部６２をもつ構造とした。上下に積層されたＭｏＣｒ層は、絶縁膜にドライエッチングによって事前に開けた複数のコンタクトホールでつなげた。
２層目のＭｏＣｒ膜の形成後は、パッシベーション膜(ＳｉＮ：厚さ３００ｎｍ)をＣＶＤ装置で成膜し、有機ＥＬ素子との接続用の開口や、端子の開口をドライエッチングで形成した。次に、厚さ約２μｍの平坦化樹脂層をフォトリソグラフ法によって形成し、配線段差を緩和させた。このときＴＦＴと有機ＥＬ素子との接続部には、テーパ角のゆるいコンタクトホール２７を形成した。フォトプロセス後、ＴＦＴ回路基板を約２２０℃で１時間ベークして平坦化層の水分を除去した。即ち、通常のアモルファスＳｉ−ＴＦＴ回路基板の製作とプロセス上は何ら変らない。
なお、これ以降の製造プロセス（つまり、有機ＥＬ素子の形成からパネルユニットの製作まで）については、実施例１と同様である。
【００６９】
製作したパネルユニットの輝度分布を評価した。従来のパネルにおいては、端子付近が集中的に明るくなるため、全面点灯時の輝度ムラは、画面全体で約２０〜４０％（流す電流値による）であった。これに対し、実施例１と同様、本願の電源バスにスリットを入れた構造を有するパネルでは、１次元的な輝度分布となり、輝度ムラを約１０〜２０％に低減できた。
しかし、実施例１では、全面点灯時の総電流を同じにしたまま、例えば白色などの特定色を表示するために、青０．５：緑１：赤１．５となるように電流比を設定すると、電流比を青１:緑１:赤１に設定した場合に比べ、赤成分の輝度ムラが約１．５倍に拡大し、青成分の輝度ムラが約０．５倍となり、さらに、赤のＧＮＤ電位が上昇した分だけ電源電圧を上げて電流を確保すると、全体の消費電力が増加する場合がある。これに対し、本実施例のように電源バスにスリットを形成し、さらに電源線同士を接続線で接続した構造を適用したところ、上記のように電流バランスが異なる設定であっても、全面点灯時の輝度ムラの増加は無く、加えてどの色も輝度ムラは同程度であった。従って、ソフト的に輝度ムラの補正を行う場合でも、色ごとに行う必要がなくなり、補正が簡単になった。また、ＴＦＴ回路基板の消費電力の増加は僅かであった。
【００７０】
さらに、接続線を追加したことよって電源線間の電位が同程度になったため、画面の周辺部にある画素だけを点灯したパターン（以下、「白地に黒抜きパターン」とよぶ）を表示した場合には、そのパターンの一部が暗くなる輝度分布（通常、「影」または「ゴースト」とよばれる）は、全く発生しなかった。なお、画面の中心部にある画素だけを点灯したパターン（黒地に白浮きパターン）を表示する場合には、非発光部付近で、明るくなるような輝度分布が僅かに存在した。しかし、この輝度分布は、電源線の電圧降下自体が平均化されて低減した上、電源線の接続線も多数あって低抵抗なため、肉眼では分からず、実用上問題はなかった。
【実施例３】
【００７１】
上記「最良の形態３」に記載した本発明のバイパス線路を備えた構造（図１８を参照）を有するパネルユニットを実施例１，２と同様に製作した。このバイパス線路を備えたことにより電源線の抵抗を約３割削減することができたため、全面点灯における輝度ムラが、同条件で１５％以下まで低減した。また、赤・緑・青（ＲＧＢ）の電流バランスが大きく異なる設定であっても、ＲＧＢ用の電源線にそれぞれ均一な電流を流した場合と輝度ムラに差が無く、色ごとの補正は必要なかった。さらに、消費電力の増加も殆ど無かった。
また、白地に黒抜きパターンを表示する際の影は、全く発生しなかった。なお、黒地に白浮きパターンでは、非発光部側で、明るくなるような輝度分布が出る可能性があった。しかし、そのような輝度分布は、電源線の電圧降下自体が平均化とバイパスによって低減した上、電源線の接続線も多数あって低抵抗なため、肉眼では全く分からず、実用上問題なかった。
【実施例４】
【００７２】
上記「最良の形態４」に記載した本発明のバイパス線路を備えた構造（図２０を参照）を有するパネルユニットを実施例１，２と同様に製作した。このバイパス線路を備えたことにより電源線の抵抗を約３割削減することができたため、全面点灯における輝度ムラが、同条件で１５％以下まで低減した。また、ＲＧＢの各色間において電流バランスが大きく異なる設定であっても、ＲＧＢ用の電源線にそれぞれ均一な電流を流した場合と比較して輝度ムラにあまり差が無く、各色について異なる補正は必要なかった。さらに、消費電力の増加も殆ど無かった。
また、白地に黒抜きパターンを表示する際に、影またはゴーストは、僅かに発生したが、電源線の電圧降下自体が平均化とバイパス線路によって低減したので実用上問題なかった。なお、黒地に白浮きパターン内の輝度ムラは、電源線の接続線の方向には全く発生しなかった。
【産業上の利用可能性】
【００７３】
本発明は、有機ＥＬパネルや液晶パネルなどの薄型ディスプレイおよびその回路基板に利用することができる。
【符号の説明】
【００７４】
２１ 電源線
２２ 電源バス
２３ 電源端子
７１ 電源バス内で外周が閉じたスリット穴
７２ 電源バス内では外周が閉じていないスリット穴
７３ データ信号線
【特許請求の範囲】
【請求項１】
複数の画素回路のそれぞれに接続している複数の電源線と、
前記複数の電源線のそれぞれの端部が所定の間隔で接続されている、電源端子を有する電源バスと、を備えており、
前記電源バスは、その長さ方向に沿って前記電源端子から前記端部の方向へと延びる複数のスリットを有しており、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置。
【請求項２】
前記電源線と直交する方向に配列された前記画素回路に供給される電流指令値を、前記画素回路と前記電源線との接続部から前記端部までの距離に応じて補正するための制御回路をさらに備えている請求項１に記載の面発光表示装置。
【請求項３】
前記電源線の両端部が電源バスに接続されており、該電源バスは、独立した１以上の前記スリットを有している請求項１に記載の面発光表示装置。
【請求項４】
前記電源バスの一部または全部が、異種材料または同種材料を積層した複数層によって構成されている請求項１または２に記載の面発光表示装置。
【請求項５】
前記画素回路が有機ＥＬ素子を発光または駆動するものである請求項１から４のいずれかに記載の面発光表示装置。
【請求項６】
前記電源線の少なくとも一方に隣り合う電源線同士を接続している接続線を備えている請求項１から５のいずれかに記載の面発光表示装置。
【請求項７】
前記接続線は、ある画素列を構成する一の集合に割り当てられた複数の前記電源線を相互に接続しているが、別の画素列を構成する他の集合に割り当てられた前記電源線には接続していない、請求項６に記載の面発光表示装置。
【請求項８】
前記一の集合及び他の集合は、１画素列を構成する副画素の列に接続された複数の電源線を含んでいる請求項７に記載の面発光表示装置。
【請求項９】
前記画素回路が備える薄膜トランジスタを形成する配線の一部が、それぞれの前記画素回路に接続される前記電源線に対してバイパス線路を構成している請求項６に記載の面発光表示装置。
【請求項１０】
前記バイパス線路の一部と前記接続線の一部とは、共通した配線により構成されている請求項９に記載の面発光表示装置。
【請求項１１】
前記接続線が、その延長方向において前記電源バスに接続されていないものである請求項６に記載の面発光表示装置。
【請求項１２】
その長さ方向に沿って延びる複数のスリットを有するとともに、電源端子を有する電源バスを設けるステップと、
複数の画素回路のそれぞれに接続している複数の電源線を設け、当該電源線のそれぞれの端部を前記電源バスに所定の間隔で接続するステップと、
前記画素回路と前記電源線との接続部から前記端部までの距離に応じて、前記電源線が延びる方向と直交する方向に配列された前記画素回路に供給される電流指令値を制御回路により補正するステップと
を含み、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置における輝度ムラの調整方法。
【請求項１３】
前記制御回路は、前記距離に応じた補正係数を前記電流指令値に乗じる処理を行う、請求項１２に記載の面発光表示装置における輝度ムラの調整方法。
【請求項１】
複数の画素回路のそれぞれに接続している複数の電源線と、
前記複数の電源線のそれぞれの端部が所定の間隔で接続されている、電源端子を有する電源バスと、を備えており、
前記電源バスは、その長さ方向に沿って前記電源端子から前記端部の方向へと延びる複数のスリットを有しており、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置。
【請求項２】
前記電源線と直交する方向に配列された前記画素回路に供給される電流指令値を、前記画素回路と前記電源線との接続部から前記端部までの距離に応じて補正するための制御回路をさらに備えている請求項１に記載の面発光表示装置。
【請求項３】
前記電源線の両端部が電源バスに接続されており、該電源バスは、独立した１以上の前記スリットを有している請求項１に記載の面発光表示装置。
【請求項４】
前記電源バスの一部または全部が、異種材料または同種材料を積層した複数層によって構成されている請求項１または２に記載の面発光表示装置。
【請求項５】
前記画素回路が有機ＥＬ素子を発光または駆動するものである請求項１から４のいずれかに記載の面発光表示装置。
【請求項６】
前記電源線の少なくとも一方に隣り合う電源線同士を接続している接続線を備えている請求項１から５のいずれかに記載の面発光表示装置。
【請求項７】
前記接続線は、ある画素列を構成する一の集合に割り当てられた複数の前記電源線を相互に接続しているが、別の画素列を構成する他の集合に割り当てられた前記電源線には接続していない、請求項６に記載の面発光表示装置。
【請求項８】
前記一の集合及び他の集合は、１画素列を構成する副画素の列に接続された複数の電源線を含んでいる請求項７に記載の面発光表示装置。
【請求項９】
前記画素回路が備える薄膜トランジスタを形成する配線の一部が、それぞれの前記画素回路に接続される前記電源線に対してバイパス線路を構成している請求項６に記載の面発光表示装置。
【請求項１０】
前記バイパス線路の一部と前記接続線の一部とは、共通した配線により構成されている請求項９に記載の面発光表示装置。
【請求項１１】
前記接続線が、その延長方向において前記電源バスに接続されていないものである請求項６に記載の面発光表示装置。
【請求項１２】
その長さ方向に沿って延びる複数のスリットを有するとともに、電源端子を有する電源バスを設けるステップと、
複数の画素回路のそれぞれに接続している複数の電源線を設け、当該電源線のそれぞれの端部を前記電源バスに所定の間隔で接続するステップと、
前記画素回路と前記電源線との接続部から前記端部までの距離に応じて、前記電源線が延びる方向と直交する方向に配列された前記画素回路に供給される電流指令値を制御回路により補正するステップと
を含み、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置における輝度ムラの調整方法。
【請求項１３】
前記制御回路は、前記距離に応じた補正係数を前記電流指令値に乗じる処理を行う、請求項１２に記載の面発光表示装置における輝度ムラの調整方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−２２６３６０（Ｐ２０１２−２２６３６０Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１２−１３６１２６（Ｐ２０１２−１３６１２６）
【出願日】平成２４年６月１５日（２０１２．６．１５）
【分割の表示】特願２０１０−５０５７５４（Ｐ２０１０−５０５７５４）の分割
【原出願日】平成２１年３月２６日（２００９．３．２６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２４年６月１５日（２０１２．６．１５）
【分割の表示】特願２０１０−５０５７５４（Ｐ２０１０−５０５７５４）の分割
【原出願日】平成２１年３月２６日（２００９．３．２６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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