デューティ補正回路、及びデューティ補正方法
【課題】本発明は、入力信号のデューティ比や周波数、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することが出来るデューティ補正回路、及びデューティ補正方法を提供することを課題とする。
【解決手段】コモンモード比較回路13からのフィードバック信号により、レベルシフト回路11はレベルを補正する。またコモンモード比較回路15からのフィードバック信号により、TrTf制御回路12は、信号のエッジの角度を補正する。
【解決手段】コモンモード比較回路13からのフィードバック信号により、レベルシフト回路11はレベルを補正する。またコモンモード比較回路15からのフィードバック信号により、TrTf制御回路12は、信号のエッジの角度を補正する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、LSIチップ内の複数の回路ブロック間の伝送や、あるいはLSIチップ間の伝送に用いられる基準信号のデューティ比を補正する技術に関する。
【背景技術】
【0002】
SRAM、DRAM、プロセッサ、スイッチ用LSIなど、コンピュータ等の情報処理機器を構成する部品は、年々作動周波数が上がる等性能は大きく向上してきた。
これに伴いこれらの部品内あるいは要素の間の信号伝送速度を向上(bit per secで測定される伝送容量の増加および伝送遅延の減少)させていかなければ、システムの性能を向上できないという事態になっている。例えばSRAMやDRAM等のメモリとプロセッサの間の速度差のギャップが大きくなる傾向にあり、これがサーバ等の情報処理機器の性能向上の妨げとなっている。
【0003】
またサーバ以外の情報処理機器においても、通信基幹向け装置等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。また送受信する情報量の増加に伴い、システム、基板あるいはチップ上のI/Oチャネル数は増加していく。
【0004】
通常デジタル回路では、クロック信号等の基準信号に同期させて、装置内外の伝送を行う。そしてデジタル回路を設計する際、広範囲な転送速度のデータを送受信する場合や、あるいは複数の伝送線路からのデータを送受信する仕様の場合には、通常、それぞれで求められる基準クロックの精度の中から最も厳しい条件を満足するように回路設計を行う。
【0005】
一般的に、CMOSプロセスの微細化が進むと、トランジスタ素子や抵抗素子の相対ばらつきが増大する。そして素子のばらつきの影響を比較的受けやすい、小振幅高速クロック信号の伝送では、わずかな素子特性の変動により、クロック信号のデューティ比がひずんでしまう。そしてクロック信号にデューティ比のひずみが生じると、データ送受信に対するタイミングマージンを削ることになるため、エラーレートの悪化を引き起こす。
【0006】
また、システムやチップ等を設計する際も、最悪のデューティ比の条件で行うことになるので、必要以上に消費電力を要するものとなってしまう。
特に10GHz程度で動作する小振幅クロック伝送を行う場合には、CMOS 65nm世代のデバイスでは、小振幅差動増幅回路に限定される。また、その際、クロック信号に対して自動フィードバックをもつデューティ補正回路が用いられるのが一般的である。
【0007】
図14は、一般的なデューティ補正回路の例を示すブロック図である。
同図のデューティ補正回路100は、レベルシフト回路101、TrTf制御回路102、コモンモード比較回路103及び波形整形回路104からなる。
【0008】
デューティ補正回路100では、レベルシフト回路101に信号INPと、信号INPの位相を180度ずらした信号INN102が入力される。レベルシフト回路101では、入力されたこれらの信号をDC成分であるオフセットをずらしてコモンモードを合わせる。このとき後述するコモンモード比較回路103からの出力を考慮して信号INPと信号INNのコモンモードを合わせる。TrTf制御回路102は、レベルシフト回路101の2つの出力信号のエッジの角度を調整してデューティ比を制御する。このTrTf制御回路102から出力される差動信号は、波形整形回路に入力され振幅が補正される。またTrTf制御回路102から出力される差動信号は、コモンモード比較回路103に入力される。コモンモード比較回路103では、TrTf制御回路102によってコモンモードがずれた差動信号を比較し、結果をレベルシフト回路101にフィードバック出力する。
【0009】
特許文献1には、デューティサイクル修正回路からの出力をデューティサイクル検出回路、比較器、カウンタ、D/Aコンバータを介してフードバックすることにより、デューティ比を補正するデューティサイクル補正回路が開示されている。
【0010】
また特許文献2には、正確に90度位相シフトした2つの信号を生成するため、出力信号のオフセットを取り出して、これをフィードバックして減算するデューティサイクル補正部が開示されている。
【0011】
更に特許文献3には、デューティ比を50%に保つため、デューティ補正の結果をレベルシフトにフィードバックするレベル変換回路が開示されている。
また非特許文献1には、電圧発生器の出力をフィードバックしてデューティ比を50%にする技術が開示されている。
【特許文献1】米国第7015739号明細書
【特許文献2】米国第5945857号明細書
【特許文献3】特開2007−3929924号公報
【非特許文献1】Digital Systems Engineering, William J. Dally著、ISBN o-521-59292-5、P606-607
【発明の開示】
【発明が解決しようとする課題】
【0012】
デューティ補正回路100は、出力信号のデューティ比を改善することが出来るが。デューティ比の補正の効果が、入力信号のTr、Tfの大きさに依存するという問題がある。例えば、Tr、Tfが大きい場合は、デューティ補正回路100に入力してもデューティ比はほとんど補正されない。この場合入力信号のTrTfを制御して傾きを小さくするとデューティ補正回路100によるデューティ比の補正は有効となるが、入力信号のTr、Tfは、入力信号の周波数、電源電圧、温度、プロセス条件等に依存するため、これらが変化したときに出力信号のデューティ比も変わってしまう。
【0013】
上記問題点に鑑み、本発明は、入力信号のデューティ比や周波数、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することが出来るデューティ補正回路、及びデューティ補正方法を提供することを目的とする。
【課題を解決するための手段】
【0014】
上記課題を解決するため、本発明のデューティ補正回路は、任意のデューティ比を持つ相補的な差動入力信号を入力とし、当該差動入力信号のレベルを制御するレベルシフト部と、前記レベルシフト部の出力信号を入力とし、当該レベルシフト部の出力信号のエッジの角度を制御するTrTf制御部と、前記TrTf制御部の出力信号を入力とし、当該TrTf制御部の出力信号の波形整形を行う波形整形部と、前記TrTf制御部の出力信号のコモンモードを抽出・比較する第1のコモンモード比較部と、前記波形整形部の出力信号のコモンモードを抽出・比較する第2のコモンモード比較部と、を備え、前記レベルシフト部は、前記第1のコモンモード比較部の出力に基づいて前記レベルの制御を行い、前記TrTf制御部は、前記第2のコモンモード比較部の出力に基づいて前記エッジの角度の制御を行うことを特徴とする。
【0015】
また本発明のデューティ補正方法は、任意のデューティ比を持つ相補的な差動入力信号のデューティ比の補正を行うデューティ補正方法であって、差動入力信号のコモンモード
を制御し、前記コモンモードの制御をされた信号のエッジの角度を制御し、前記エッジの角度を制御された信号の波形整形を行い、前記エッジの角度を制御された信号のオフセット値を抽出・比較し、前記波形整形された信号のオフセット値を抽出・比較し、前記コモンモードの制御は、前記エッジの角度を制御された信号から前記抽出されたオフセット値の比較結果に基づいて行い、前記エッジの角度の制御は、前記波形整形された信号から前記抽出されたオフセット値の比較結果に基づいて行うことを特徴とする。
【発明の効果】
【0016】
本デューティ補正回路によれば、入力信号の周波数やデューティ比、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することができる。
【発明を実施するための最良の形態】
【0017】
以下に図面を参照しながら本発明の一実施形態について説明する。
図1は本実施形態におけるデューティ補正回路10の原理を示すブロック図である。
図1のデューティ補正回路10では、図14のデューティ補正回路100と同様、レベルシフト回路11、TrTf制御回路12、及びコモンモード比較回路13を備え、デューティ比の補正を行う信号INP及びINNをレベルシフト回路11でオフセット値を変更し、TrTf制御回路12によって、レベルシフト回路11の出力信号のエッジの角度を変更して、デューティ比を50%に補正する。またこのときコモンモード比較回路13がTrTf制御回路12から出力される差動信号からオフセットを抽出・比較し、その結果をレベルシフト回路11にフィードバックすることによって、レベルシフト回路11はフィードバックのかかったオフセット値の変更を行う。以下このレベルシフト回路11−>TrTf制御回路12−>コモンモード比較回路13−>レベルシフト回路11のフィードバックループをループ1という。
【0018】
本実施形態のデューティ補正回路1は、このループ1の構成の他に、波形整形回路14の出力信号からオフセットを抽出・比較し、これをTrTf制御回路12にフィードバックするループ2の構成を備えている。
【0019】
従来のデューティ補正回路100と同様の、回路内部の差動信号のコモンモードを一致させるようフィードバックするループ(ループ1)の他に、出力信号OUTP、OUTNのコモンモードが一致するよう入力信号のTrTfを調整するループ(ループ2)を備える。これにより本実施形態のデューティ補正回路1は、ループ1でTrTf制御回路12の出力信号N1P及びN2Pのコモンモードを検出し、これらが一致するようにフィードバックをかけることでN1P/N1Nでのデューティ比をある程度補正する。そして本実施形態のデューティ補正回路1では、さらにループ2で、波形整形回路OUTP、OUTNのコモンモードが一致するようにTrTf制御回路12にフィードバックすることで、出力信号OUTP、OUTNのデューティ比を50%にする。
【0020】
これにより、本実施形態のデューティ補正回路1では、入力信号の周波数、電源電圧、温度、プロセス条件等によって変化する入力信号INP、INNのTr、Tfに依存することなく、出力信号OUTP、OUTNのデューティ比を50%にすることが出来る。
【0021】
図2は、本実施形態のデューティ補正回路1のループ1の動作を説明する図である。
同図(a)は、入力信号のINP、INNを表しており、2つの信号はデューティ比が50%からずれている。したがってこれらの信号のコモンモードはずれている。この信号がデューティ補正回路1に入力されると、レベルシフト回路11及びTrTf制御回路12によってコモンモードが一致するようにオフセット値の変更(レベルシフト)がなされ、同図(b)のようにコモンモードが一致した信号N1P、N1Nに補正される。そしてループ1のフィードバック補正のみで波形整形回路で波形整形を行って出力信号OUTP、OUTNを求めると、元の信号の周波数、デューティ比、温度、電源電圧、プロセス等の条件によって、同図(c)に示すようにコモンモードがずれる。
【0022】
図3は、本実施形態のデューティ補正回路1のループ1のフィードバック補正だけを行った場合のデューティ補正と、ループ1とループ2の両方によるフィードバック補正を行った場合のデューティ補正を示す図である。
【0023】
同図(a)は、ループ1によるフィードバック補正のみの場合、同図(b)はループ1とループ2の2つのフィードバック補正による場合のTrTf制御回路12から出力される差動信号N1P、N1N、及び波形整形回路14の出力信号OUTP、OUTNを示している。
【0024】
同図(a)に示すループ1だけのフィードバックの場合、ループ1が安定した後もデューティ比が50%に補正しきれていない場合、波形整形回路14による波形整形後の信号OUTPとOUTNのコモンモードは一致しない。
【0025】
それに対して同図(b)に示すループ1とループ2の2つのフィードバック補正を行った場合、ループ2で波形整形回路14によって波形整形後の信号OUTPとOUTNのコモンモードをコモンモード比較回路15によって比較する。そして比較結果をTrTf制御回路12にフィードバックすることにより、デューティ補正が最適化され、デューティ補正回路1の出力OUTPとOUTNのデューティ比は50%に補正される。
【0026】
次に図1のデューティ補正回路1の各構成要素の詳細について説明する。
図4は、コモンモード比較回路13及び15の構成例を示す図である。
図4(a)のコモンモード比較回路は、コンパレータ21の2つの入力にそれぞれローパスフィルタ(LPF)22及び23を設けた構成となっている。
【0027】
各ローパスフィルタ22及び23の入力には、TrTf制御回路12から出力されるN1PとN1N、若しくは波形整形回路14から出力されるOUTPとOUTNが入力され、コンパレータ21からの出力はレベルシフト回路11、若しくはTrTf制御回路12にフィードバック入力される。
【0028】
なお同図のコンパレータ21は互いに反転した2つの出力となっており、‘+’の方の入力が‘−’の方の入力より大きいときは‘1’及び‘0’を、‘−’の方の入力が‘+’の方法の入力より大きいときは‘0‘及び‘1’を出力する。
【0029】
また図4(b)のコモンモード比較回路は、ローパスフィルタ22及び23をコンパレータ21に直列に接続した抵抗器R1及びR2と、この抵抗器R1及びR2とコンパレータ21との中点をグランドに設置したバイパスコンデンサC1及びC2によって構成した例である。この構成により、コンパレータ21には入力信号から抽出されたDC成分(コモンモード)が入力され、コンパレータ21によってその大きさが比較される。
【0030】
次にレベルシフト回路11について説明する。
図5は、レベルシフト回路11の第1の構成例を示す図である。
図5のレベルシフト回路11の構成は、差動増幅回路とその差動増幅回路を同じ構成(トランジスタや抵抗器をスケールダウンしたものも含む)の差動増幅器を並列に接続した構成を有する。
【0031】
同図のレベルシフト回路11は、グランドに接続された電流源I1と直列に接続されたNMOSトランジスタTr11及び抵抗器R11、電源I1と直列に接続されNMOSト
ランジスタTr11及び抵抗器R11と並列に設けられたNMOSトランジスタTr12及び抵抗器R12、グランドに接続された電流源I2と直列に接続されたNMOSトランジスタTr13及び抵抗器R13、電源I2と直列に接続されNMOSトランジスタTr13及び抵抗器R13と並列に設けられたNMOSトランジスタTr14及び抵抗器R14から成る。そして入力信号INP及びINNはNMOSトランジスタTr13及びTr14のゲートに入力され、コモンモード比較回路13の出力N2P及びN2NはNMOSトランジスタTr11及びTr12のゲートに入力される。そして抵抗器R11とNMOSトランジスタTr11の中点と抵抗器R14とNMOSトランジスタTr14の中点の接続点、及び抵抗器R12とNMOSトランジスタTr12の中点と抵抗器R13とNMOSトランジスタTr13の中点の接続点をレベルシフト回路11の出力とする。
【0032】
このような構成において、図5のレベルシフト回路11は、トランジスタTr11と抵抗器R11の中点と、トランジスタTr4と抵抗器R14の中点が接続されて出力となっているので、信号INPが信号N2Pによってオフセットが制御されてレベルシフトされたものが出力信号となる。同様にトランジスタTr12と抵抗器R12の中点と、トランジスタTr3と抵抗器R13の中点が接続されて出力となっているので、信号INNが信号N2Nによってオフセットが制御されてレベルシフトされたものが出力信号となる。
【0033】
図6は、レベルシフト回路11の第2の構成例を示す図である。
同図のレベルシフト回路11は、コモンモード比較回路13からの出力のうちのN2Pを入力とし、N2Pが‘1’のときUp、‘0’のときDownするUp/Downカウンタ31を設け、この値をD/Aコンバータ(DAC)33、34で電流値に変換する構成である。そしてこのD/Aコンバータ33、34に並列に、デューティ補正を行う信号INP、INNが入力されるNMOSトランジスタTr21、Tr22、それらと直列に接続される抵抗器R21、R22、及び電流源I21によって構成される差動増幅回路を設けて構成される。
【0034】
この構成では、フィードバック補正がデジタルデータとして処理される。
なお図6の構成では、Up/Downカウンタ31とD/Aコンバータ33、34の間にグレイコード変換器32が設けてあるが、これはUp/Downカウンタから出力される2進数データをグレイコードに変換することにより、1ビットずつ変化するようにするためである。
【0035】
この図6のレベルシフト回路11では、コモンモード比較回路13からのフィードバック信号をUp/Downカウンタ31でカウントし、その値をグレイコード変換器32で変換後2つのD/Aコンバータ33、34によって入力信号のINP及びINNのオフセットを変更する信号を生成する。このグレイコード変換器32で変換後2つのD/Aコンバータ33、34の出力に入力信号のINP及びINNのオフセットを合わせることによりレベルシフト回路11は入力信号のINP及びINNのレベルを制御する。
【0036】
図7は、レベルシフト回路11の第3の構成例を示す図である。
この第3の構成例は、2つの差動増幅回路の抵抗器を共有することにより、構成部品数を減少させるものである。
【0037】
同図において、NMOSトランジスタTr31、Tr32、及び電流源I31で構成される差動増幅回路と、NMOSトランジスタTr33、Tr34、及び電流源I32で構成される差動増幅回路が、抵抗器R31及びR32を共用する構成となっている。
【0038】
また図8に示すレベルシフト回路11の第4の構成例では、2つの差動増幅回路で抵抗器R41及びR42を共有すると共に、デューティ補正を行う信号INP及びINNが入
力されるランジスタTr43及びTr44をPMOSトランジスタにし、コモンモード比較回路13からのフィードバック信号N2P及びN2Nが入力されるトランジスタTr43及びTr44はNMOSトランジスタにする構成とする。この構成の場合電流源I41がPMOSトランジスタTr41及びTr42のプルアップ側に設けられ、また電流原I42がNMOSトランジスタTr43及びTr44のグランド側に設けられる。
【0039】
この図7及び図8の第3及び第4の実施形態のレベルシフト回路11の動作は、基本的に図5の第1の実施形態のレベルシフト回路11と同じなので、動作説明は省略する。
この図7及び図8の第3及び第4の実施形態の構成では、図5の第1の実施形態に比して部品点数を減らすことが出来、構成の簡素化、安価化を実現することが出来る。
【0040】
図9は、レベルシフト回路11の第5の構成例を示す図である。
同図の構成は、デューティ補正を行う信号INP及びINNが入力される側の差動増幅回路をLVDS型にしたものである。
【0041】
同図において、信号INPが入力されるトランジスタとしてPMOSトランジスタTr51とNMOSトランジスタTr53、信号INNが入力されるトランジスタとしてPMOSトランジスタTr52とNMOSトランジスタTr54、及び電源としてPMOSトランジスタ用の電流源I51及びNMOSトランジスタ用の電流源I52が設けられている。また同図の構成では、コモンモード比較回路13からのフィードバック信号N2P及びN2Nが入力されるトランジスタは、NMOSトランジスタTr56及びTr57のみであり、それにNMOSトランジスタ用電流源53が設けられて差動増幅回路が構成されている。
【0042】
また図10に示すレベルシフト回路11の第6の構成例では、デューティ補正を行う信号INP及びINNを入力とする差動増幅回路側のみならず、コモンモード比較回路13からのフィードバック信号N2P及びN2Nを入力とする差動増幅回路側もLVDS型としたものである。
【0043】
図10のレベルシフト回路11の構成では、入力信号INPが入力されるトランジスタとしてPMOSトランジスタTr61とNMOSトランジスタTr63、信号INNが入力されるトランジスタとしてPMOSトランジスタTr62とNMOSトランジスタTr64、及び電源としてPMOSトランジスタ用の電流源I61及びNMOSトランジスタ用の電流源I62が設けられている。またフィードバック信号N2Pが入力されるトランジスタとしてPMOSトランジスタTr66とNMOSトランジスタTr68、フィードバック信号INNが入力されるトランジスタとしてPMOSトランジスタTr65とNMOSトランジスタTr67、及び電源としてPMOSトランジスタ用の電流源I63及びNMOSトランジスタ用の電流源I64が設けられている。
【0044】
図9及び図10に示した第4及び第5の実施形態の構成のレベルシフト回路11では、LVDS型とした部分が電圧駆動となるのみで、基本的動作は図5の第1の実施形態のレベルシフト回路11と同じなので説明は省略する。
【0045】
この図9及び図10に示した第4及び第5の実施形態の構成のレベルシフト回路11では、流れる電流を少なくでき、図5の構成等に比して消費電力を押さえることが出来る。
次にTrTf制御回路12の構成について説明する。
【0046】
図11はTrTf制御回路12の構成例を示す図である。
同図(a)は、TrTf制御回路12の第1の実施形態の構成を示すものである。
同図(a)の構成では、TrTf制御回路12では、入力信号INP及びINNの信号
線とグランドとの間にそれぞれ可変容量コンデンサC71及びC72を備える構成となっている。これらの可変容量コンデンサC71及びC72の静電容量は、コモンモード比較回路15からのループ2のフィードバック信号N3Pをチャージポンプ71で増幅して生成した制御電圧に基づいて可変となる。これにより信号INP及びINNに加わる静電容量が変化し、信号INP及びINNのエッジの角度を変更することが出来、TrTfの制御を行うことが出来る。
【0047】
また同図(b)は、TrTf制御回路12の第1の実施形態の構成を示すものである。
同図(b)の構成は、信号INPの信号線と信号INNの信号線の間に可変容量コンデンサC73を設ける構成である。
【0048】
この構成においても、可変容量コンデンサC73の静電容量は、コモンモード比較回路15からのループ2のフィードバック信号N3Pをチャージポンプ72で増幅して生成した制御電圧に基づいて変化し、信号INPとINNの波形の傾きを制御する。
【0049】
また同図(c)はTrTf制御回路12の第3の実施形態の構成を示すものである。
同図(c)に示す第3の実施形態のTrTf制御回路12は、信号INPの信号線とグランドとの間にスイッチングトランジスタTr71−1〜Tr71−nを介してコンデンサC74−1〜C74−nが、また信号INNの信号線とグランドとの間にスイッチングトランジスタTr72−1〜Tr72−nを介してコンデンサC75−1〜C75−nが設けられている。スイッチングトランジスタTr71−1〜Tr71−n及びTr72−1〜72−nのゲートには、コモンモード比較回路15からのループ2のフィードバック信号N3Pから生成された制御理論信号が接続されている。これによりループ2のフィードバック信号N3Pに基づいて信号INPの信号線と信号INNの信号線に接続されるコンデンサC74及びC75の数が切り替わり、信号INP及びINNのエッジの角度が制御される。
【0050】
次に波形整形回路14の構成について説明する。
図12は、波形整形回路14の構成例を示す図である。同図(a)は第1の実施形態、同図(b)は第2の実施形態の構成例を示している。
波形整形回路14は、入力される信号N1PとN1Nの振幅を合わせるよう整形するものなので、差動増幅回路の構成を有している。
【0051】
同図(a)の第1の実施形態の構成では、電流源I81、NMOSトランジスタTr81、及び抵抗器R81が直列に接続され、また電流源I81には、NMOSトランジスタTr81及び抵抗器R81と並列に、NMOSトランジスタTr82、及び抵抗器R82が直列に接続される構成となっている。
【0052】
また同図(b)の第2の実施形態の構成では、同図(a)の第1の実施形態と同様、電流源I82にNMOSトランジスタTr83及び抵抗器R83が直列に接続されると共に、NMOSトランジスタTr84、及び抵抗器R84が直列に接続され、それらがNMOSトランジスタTr82及び抵抗器R8と並列にとなるように設けられる構成となっている。また同図(b)の構成では、抵抗器R83と抵抗器R84の間に抵抗器R85が設けられている。
【0053】
この図12(b)の構成は、図12(a)の構成に比して、ゲインを押さえて信号の帯域を上げたいときに用いる。
この図12(a)、図12(b)の構成の波形整形回路14によれば、出力信号のDC振幅を制限することで、DC振幅を超える波形部分を取り除くことが出来る。
【0054】
このように本実施形態のデューティ補正回路1によれば、ループ1で入力信号のコモンモードを制御するだけでなく、ループ2で入力信号のエッジの角度を制御できる。したがって入力信号の周波数やデューティ比、温度、電源電圧、プロセス等によらないデューティ補正を行うことが出来る。
なお本実施形態のデューティ補正回路1を複数カスケード接続して、より精度の高いデューティ補正を行うデューティ補正回路を実現することも出来る。
【0055】
図13は本実施形態のデューティ補正回路を2つカスケート接続した場合の例を示す図である。
同図の例では、本実施形態のデューティ補正回路91aと91bがカスケード結合して、デューティ補正の効果を高めている。
【0056】
同図の例では、まず前段のデューティ補正回路91aによって、入力信号INP及びINNのデューティ補正を行う。そしてデューティ補正回路91aの出力をデューティ補正回路91bの入力として更にデューティ補正を行う。
このように本実施形態のデューティ補正回路を複数カスケード接続することによって、より精度の高いデューティ補正を実現することが出来る。
【0057】
以上の実施形態に関し、更に以下の付記を開示する。
(付記1)
任意のデューティ比を持つ相補的な差動入力信号を入力とし、当該差動入力信号のレベルを制御するレベルシフト部と、
前記レベルシフト部の出力信号を入力とし、当該レベルシフト部の出力信号のエッジの角度を制御するTrTf制御部と、
前記TrTf制御部の出力信号を入力とし、当該TrTf制御部の出力信号の波形整形を行う波形整形部と、
前記TrTf制御部の出力信号のコモンモードを抽出・比較する第1のコモンモード比較部と、
前記波形整形部の出力信号のコモンモードを抽出・比較する第2のコモンモード比較部と、
を備え、
前記レベルシフト部は、前記第1のコモンモード比較部の出力に基づいて前記レベルの制御を行い、前記TrTf制御部は、前記第2のコモンモード比較部の出力に基づいて前記エッジの角度の制御を行うことを特徴とするデューティ補正回路。
(付記2)
前記レベルシフト部は、2組の差動増幅回路を並列に設けた構成であることを特徴とする付記1に記載のデューティ補正回路。
(付記3)
前記2組の差動増幅回路のうち、一方の差動増幅回路は、他方の差動増幅回路と同一の回路若しくはサイズダウンした回路であることを特徴とする付記2に記載のデューティ補正回路。
(付記4)
前記2組の差動増幅回路は、1組の抵抗器を共有する構成であることを特徴とする付記2に記載のデューティ補正回路。
(付記5)
前記2組の差動増幅回路のうち、一方の差動増幅回路は、Up/Downカウンタ、グレイコード変換器、及びD/Aコンバータで構成されることを特徴とする付記2に記載のデューティ補正回路。
(付記5)
前記2組の差動増幅回路のうち、一方の差動増幅回路は、PMOSトランジスタによる
差動増幅回路で、もう一方の差動増幅回路は、PMOSトランジスタによる差動増幅回路であることを特徴とする付記2に記載のデューティ補正回路。
(付記6)
前記2組の差動増幅回路のうち、少なくとも一方はLVDS型の差動増幅回路であることを特徴とする付記2に記載のデューティ補正回路。
(付記7)
前記第1のコモンモード比較部及び前記第2のコモンモード比較部は、コンパレータの入力部分にローパスフィルタを設けた構成であることを特徴とする付記1に記載のデューティ補正回路。
(付記8)
前記TrTf制御部は、前記レベルシフト部の出力信号に加える静電容量の大きさを前記第2のコモンモード比較部の出力に基づいて変更することにより、前記エッジの角度の制御を行うことを特徴とする付記1に記載のデューティ補正回路。
(付記9)
前記TrTf制御部は、前記レベルシフト部の出力信号の信号線に接続した可変容量コンデンサを備え、前記第2のコモンモード比較部の出力に基づいて前記可変容量コンデンサの静電容量を変更することを特徴とする付記8に記載のデューティ補正回路。
(付記10)
前記TrTf制御部は、前記レベルシフト部の出力信号の信号線に接続した複数のコンデンサと、当該複数のコンデンサそれぞれに対応して設けられ当該複数のコンデンサそれぞれと前記信号線との接続を切替える複数のスイッチングトランジスタと、を備え、前記第2のコモンモード比較部の出力に基づいて前記す一珍トランジスタの切り替えを行うことを特徴とする付記8に記載のデューティ補正回路。
(付記11)
前記波形整形部は、差動増幅回路として構成されることを特徴とする付記1に記載のデューティ補正回路。
(付記12)
請求項1のデューティ補正回路を複数カスケード接続して構成されるデューティ補正回路。
(付記13)
任意のデューティ比を持つ相補的な差動入力信号のデューティ比の補正を行うデューティ補正方法であって、
差動入力信号のコモンモードを制御し、
前記コモンモードの制御をされた信号のエッジの角度を制御し、
前記エッジの角度を制御された信号の波形整形を行い、
前記エッジの角度を制御された信号のコモンモードを抽出・比較し、
前記波形整形された信号のコモンモードを抽出・比較し、
前記コモンモードの制御は、前記エッジの角度を制御された信号から前記抽出されたコモンモードの比較結果に基づいて行い、
前記エッジの角度の制御は、前記波形整形された信号から前記抽出されたオフセット値の比較結果に基づいて行うことを特徴とするデューティ補正方法。
【図面の簡単な説明】
【0058】
【図1】本実施形態におけるデューティ補正回路の原理を示すブロック図である。
【図2】本実施形態のデューティ補正回路のループ1の動作を説明する図である。
【図3】ループ1のフィードバック補正だけを行った場合のデューティ補正と、ループ1とループ2の両方によるフィードバック補正を行った場合のデューティ補正を示す図である。
【図4】コモンモード比較回路の構成例を示す図である。
【図5】レベルシフト回路の第1の構成例を示す図である。
【図6】レベルシフト回路の第2の構成例を示す図である。
【図7】レベルシフト回路の第3の構成例を示す図である。
【図8】レベルシフト回路の第4の構成例を示す図である。
【図9】レベルシフト回路の第5の構成例を示す図である。
【図10】レベルシフト回路の第6の構成例を示す図である。
【図11】TrTf制御回路の構成例を示す図である。
【図12】波形整形回路の構成例を示す図である。
【図13】本実施形態のデューティ補正回路を2つカスケート接続した場合の例を示す図である。
【図14】一般的なデューティ補正回路の例を示すブロック図である。
【符号の説明】
【0059】
1、100 デューティ補正回路
11、101 レベルシフト回路
12、102 TrTf制御回路
13、15、103 コモンモード比較回路
14、104 波形整形回路
21 コンパレータ
22、23 ローパスフィルタ
31 Up/Downカウンタ
32 グレイコード変換器
33、34 D/Aコンバータ
71、72 チャージポンプ
【技術分野】
【0001】
本発明は、LSIチップ内の複数の回路ブロック間の伝送や、あるいはLSIチップ間の伝送に用いられる基準信号のデューティ比を補正する技術に関する。
【背景技術】
【0002】
SRAM、DRAM、プロセッサ、スイッチ用LSIなど、コンピュータ等の情報処理機器を構成する部品は、年々作動周波数が上がる等性能は大きく向上してきた。
これに伴いこれらの部品内あるいは要素の間の信号伝送速度を向上(bit per secで測定される伝送容量の増加および伝送遅延の減少)させていかなければ、システムの性能を向上できないという事態になっている。例えばSRAMやDRAM等のメモリとプロセッサの間の速度差のギャップが大きくなる傾向にあり、これがサーバ等の情報処理機器の性能向上の妨げとなっている。
【0003】
またサーバ以外の情報処理機器においても、通信基幹向け装置等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。また送受信する情報量の増加に伴い、システム、基板あるいはチップ上のI/Oチャネル数は増加していく。
【0004】
通常デジタル回路では、クロック信号等の基準信号に同期させて、装置内外の伝送を行う。そしてデジタル回路を設計する際、広範囲な転送速度のデータを送受信する場合や、あるいは複数の伝送線路からのデータを送受信する仕様の場合には、通常、それぞれで求められる基準クロックの精度の中から最も厳しい条件を満足するように回路設計を行う。
【0005】
一般的に、CMOSプロセスの微細化が進むと、トランジスタ素子や抵抗素子の相対ばらつきが増大する。そして素子のばらつきの影響を比較的受けやすい、小振幅高速クロック信号の伝送では、わずかな素子特性の変動により、クロック信号のデューティ比がひずんでしまう。そしてクロック信号にデューティ比のひずみが生じると、データ送受信に対するタイミングマージンを削ることになるため、エラーレートの悪化を引き起こす。
【0006】
また、システムやチップ等を設計する際も、最悪のデューティ比の条件で行うことになるので、必要以上に消費電力を要するものとなってしまう。
特に10GHz程度で動作する小振幅クロック伝送を行う場合には、CMOS 65nm世代のデバイスでは、小振幅差動増幅回路に限定される。また、その際、クロック信号に対して自動フィードバックをもつデューティ補正回路が用いられるのが一般的である。
【0007】
図14は、一般的なデューティ補正回路の例を示すブロック図である。
同図のデューティ補正回路100は、レベルシフト回路101、TrTf制御回路102、コモンモード比較回路103及び波形整形回路104からなる。
【0008】
デューティ補正回路100では、レベルシフト回路101に信号INPと、信号INPの位相を180度ずらした信号INN102が入力される。レベルシフト回路101では、入力されたこれらの信号をDC成分であるオフセットをずらしてコモンモードを合わせる。このとき後述するコモンモード比較回路103からの出力を考慮して信号INPと信号INNのコモンモードを合わせる。TrTf制御回路102は、レベルシフト回路101の2つの出力信号のエッジの角度を調整してデューティ比を制御する。このTrTf制御回路102から出力される差動信号は、波形整形回路に入力され振幅が補正される。またTrTf制御回路102から出力される差動信号は、コモンモード比較回路103に入力される。コモンモード比較回路103では、TrTf制御回路102によってコモンモードがずれた差動信号を比較し、結果をレベルシフト回路101にフィードバック出力する。
【0009】
特許文献1には、デューティサイクル修正回路からの出力をデューティサイクル検出回路、比較器、カウンタ、D/Aコンバータを介してフードバックすることにより、デューティ比を補正するデューティサイクル補正回路が開示されている。
【0010】
また特許文献2には、正確に90度位相シフトした2つの信号を生成するため、出力信号のオフセットを取り出して、これをフィードバックして減算するデューティサイクル補正部が開示されている。
【0011】
更に特許文献3には、デューティ比を50%に保つため、デューティ補正の結果をレベルシフトにフィードバックするレベル変換回路が開示されている。
また非特許文献1には、電圧発生器の出力をフィードバックしてデューティ比を50%にする技術が開示されている。
【特許文献1】米国第7015739号明細書
【特許文献2】米国第5945857号明細書
【特許文献3】特開2007−3929924号公報
【非特許文献1】Digital Systems Engineering, William J. Dally著、ISBN o-521-59292-5、P606-607
【発明の開示】
【発明が解決しようとする課題】
【0012】
デューティ補正回路100は、出力信号のデューティ比を改善することが出来るが。デューティ比の補正の効果が、入力信号のTr、Tfの大きさに依存するという問題がある。例えば、Tr、Tfが大きい場合は、デューティ補正回路100に入力してもデューティ比はほとんど補正されない。この場合入力信号のTrTfを制御して傾きを小さくするとデューティ補正回路100によるデューティ比の補正は有効となるが、入力信号のTr、Tfは、入力信号の周波数、電源電圧、温度、プロセス条件等に依存するため、これらが変化したときに出力信号のデューティ比も変わってしまう。
【0013】
上記問題点に鑑み、本発明は、入力信号のデューティ比や周波数、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することが出来るデューティ補正回路、及びデューティ補正方法を提供することを目的とする。
【課題を解決するための手段】
【0014】
上記課題を解決するため、本発明のデューティ補正回路は、任意のデューティ比を持つ相補的な差動入力信号を入力とし、当該差動入力信号のレベルを制御するレベルシフト部と、前記レベルシフト部の出力信号を入力とし、当該レベルシフト部の出力信号のエッジの角度を制御するTrTf制御部と、前記TrTf制御部の出力信号を入力とし、当該TrTf制御部の出力信号の波形整形を行う波形整形部と、前記TrTf制御部の出力信号のコモンモードを抽出・比較する第1のコモンモード比較部と、前記波形整形部の出力信号のコモンモードを抽出・比較する第2のコモンモード比較部と、を備え、前記レベルシフト部は、前記第1のコモンモード比較部の出力に基づいて前記レベルの制御を行い、前記TrTf制御部は、前記第2のコモンモード比較部の出力に基づいて前記エッジの角度の制御を行うことを特徴とする。
【0015】
また本発明のデューティ補正方法は、任意のデューティ比を持つ相補的な差動入力信号のデューティ比の補正を行うデューティ補正方法であって、差動入力信号のコモンモード
を制御し、前記コモンモードの制御をされた信号のエッジの角度を制御し、前記エッジの角度を制御された信号の波形整形を行い、前記エッジの角度を制御された信号のオフセット値を抽出・比較し、前記波形整形された信号のオフセット値を抽出・比較し、前記コモンモードの制御は、前記エッジの角度を制御された信号から前記抽出されたオフセット値の比較結果に基づいて行い、前記エッジの角度の制御は、前記波形整形された信号から前記抽出されたオフセット値の比較結果に基づいて行うことを特徴とする。
【発明の効果】
【0016】
本デューティ補正回路によれば、入力信号の周波数やデューティ比、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することができる。
【発明を実施するための最良の形態】
【0017】
以下に図面を参照しながら本発明の一実施形態について説明する。
図1は本実施形態におけるデューティ補正回路10の原理を示すブロック図である。
図1のデューティ補正回路10では、図14のデューティ補正回路100と同様、レベルシフト回路11、TrTf制御回路12、及びコモンモード比較回路13を備え、デューティ比の補正を行う信号INP及びINNをレベルシフト回路11でオフセット値を変更し、TrTf制御回路12によって、レベルシフト回路11の出力信号のエッジの角度を変更して、デューティ比を50%に補正する。またこのときコモンモード比較回路13がTrTf制御回路12から出力される差動信号からオフセットを抽出・比較し、その結果をレベルシフト回路11にフィードバックすることによって、レベルシフト回路11はフィードバックのかかったオフセット値の変更を行う。以下このレベルシフト回路11−>TrTf制御回路12−>コモンモード比較回路13−>レベルシフト回路11のフィードバックループをループ1という。
【0018】
本実施形態のデューティ補正回路1は、このループ1の構成の他に、波形整形回路14の出力信号からオフセットを抽出・比較し、これをTrTf制御回路12にフィードバックするループ2の構成を備えている。
【0019】
従来のデューティ補正回路100と同様の、回路内部の差動信号のコモンモードを一致させるようフィードバックするループ(ループ1)の他に、出力信号OUTP、OUTNのコモンモードが一致するよう入力信号のTrTfを調整するループ(ループ2)を備える。これにより本実施形態のデューティ補正回路1は、ループ1でTrTf制御回路12の出力信号N1P及びN2Pのコモンモードを検出し、これらが一致するようにフィードバックをかけることでN1P/N1Nでのデューティ比をある程度補正する。そして本実施形態のデューティ補正回路1では、さらにループ2で、波形整形回路OUTP、OUTNのコモンモードが一致するようにTrTf制御回路12にフィードバックすることで、出力信号OUTP、OUTNのデューティ比を50%にする。
【0020】
これにより、本実施形態のデューティ補正回路1では、入力信号の周波数、電源電圧、温度、プロセス条件等によって変化する入力信号INP、INNのTr、Tfに依存することなく、出力信号OUTP、OUTNのデューティ比を50%にすることが出来る。
【0021】
図2は、本実施形態のデューティ補正回路1のループ1の動作を説明する図である。
同図(a)は、入力信号のINP、INNを表しており、2つの信号はデューティ比が50%からずれている。したがってこれらの信号のコモンモードはずれている。この信号がデューティ補正回路1に入力されると、レベルシフト回路11及びTrTf制御回路12によってコモンモードが一致するようにオフセット値の変更(レベルシフト)がなされ、同図(b)のようにコモンモードが一致した信号N1P、N1Nに補正される。そしてループ1のフィードバック補正のみで波形整形回路で波形整形を行って出力信号OUTP、OUTNを求めると、元の信号の周波数、デューティ比、温度、電源電圧、プロセス等の条件によって、同図(c)に示すようにコモンモードがずれる。
【0022】
図3は、本実施形態のデューティ補正回路1のループ1のフィードバック補正だけを行った場合のデューティ補正と、ループ1とループ2の両方によるフィードバック補正を行った場合のデューティ補正を示す図である。
【0023】
同図(a)は、ループ1によるフィードバック補正のみの場合、同図(b)はループ1とループ2の2つのフィードバック補正による場合のTrTf制御回路12から出力される差動信号N1P、N1N、及び波形整形回路14の出力信号OUTP、OUTNを示している。
【0024】
同図(a)に示すループ1だけのフィードバックの場合、ループ1が安定した後もデューティ比が50%に補正しきれていない場合、波形整形回路14による波形整形後の信号OUTPとOUTNのコモンモードは一致しない。
【0025】
それに対して同図(b)に示すループ1とループ2の2つのフィードバック補正を行った場合、ループ2で波形整形回路14によって波形整形後の信号OUTPとOUTNのコモンモードをコモンモード比較回路15によって比較する。そして比較結果をTrTf制御回路12にフィードバックすることにより、デューティ補正が最適化され、デューティ補正回路1の出力OUTPとOUTNのデューティ比は50%に補正される。
【0026】
次に図1のデューティ補正回路1の各構成要素の詳細について説明する。
図4は、コモンモード比較回路13及び15の構成例を示す図である。
図4(a)のコモンモード比較回路は、コンパレータ21の2つの入力にそれぞれローパスフィルタ(LPF)22及び23を設けた構成となっている。
【0027】
各ローパスフィルタ22及び23の入力には、TrTf制御回路12から出力されるN1PとN1N、若しくは波形整形回路14から出力されるOUTPとOUTNが入力され、コンパレータ21からの出力はレベルシフト回路11、若しくはTrTf制御回路12にフィードバック入力される。
【0028】
なお同図のコンパレータ21は互いに反転した2つの出力となっており、‘+’の方の入力が‘−’の方の入力より大きいときは‘1’及び‘0’を、‘−’の方の入力が‘+’の方法の入力より大きいときは‘0‘及び‘1’を出力する。
【0029】
また図4(b)のコモンモード比較回路は、ローパスフィルタ22及び23をコンパレータ21に直列に接続した抵抗器R1及びR2と、この抵抗器R1及びR2とコンパレータ21との中点をグランドに設置したバイパスコンデンサC1及びC2によって構成した例である。この構成により、コンパレータ21には入力信号から抽出されたDC成分(コモンモード)が入力され、コンパレータ21によってその大きさが比較される。
【0030】
次にレベルシフト回路11について説明する。
図5は、レベルシフト回路11の第1の構成例を示す図である。
図5のレベルシフト回路11の構成は、差動増幅回路とその差動増幅回路を同じ構成(トランジスタや抵抗器をスケールダウンしたものも含む)の差動増幅器を並列に接続した構成を有する。
【0031】
同図のレベルシフト回路11は、グランドに接続された電流源I1と直列に接続されたNMOSトランジスタTr11及び抵抗器R11、電源I1と直列に接続されNMOSト
ランジスタTr11及び抵抗器R11と並列に設けられたNMOSトランジスタTr12及び抵抗器R12、グランドに接続された電流源I2と直列に接続されたNMOSトランジスタTr13及び抵抗器R13、電源I2と直列に接続されNMOSトランジスタTr13及び抵抗器R13と並列に設けられたNMOSトランジスタTr14及び抵抗器R14から成る。そして入力信号INP及びINNはNMOSトランジスタTr13及びTr14のゲートに入力され、コモンモード比較回路13の出力N2P及びN2NはNMOSトランジスタTr11及びTr12のゲートに入力される。そして抵抗器R11とNMOSトランジスタTr11の中点と抵抗器R14とNMOSトランジスタTr14の中点の接続点、及び抵抗器R12とNMOSトランジスタTr12の中点と抵抗器R13とNMOSトランジスタTr13の中点の接続点をレベルシフト回路11の出力とする。
【0032】
このような構成において、図5のレベルシフト回路11は、トランジスタTr11と抵抗器R11の中点と、トランジスタTr4と抵抗器R14の中点が接続されて出力となっているので、信号INPが信号N2Pによってオフセットが制御されてレベルシフトされたものが出力信号となる。同様にトランジスタTr12と抵抗器R12の中点と、トランジスタTr3と抵抗器R13の中点が接続されて出力となっているので、信号INNが信号N2Nによってオフセットが制御されてレベルシフトされたものが出力信号となる。
【0033】
図6は、レベルシフト回路11の第2の構成例を示す図である。
同図のレベルシフト回路11は、コモンモード比較回路13からの出力のうちのN2Pを入力とし、N2Pが‘1’のときUp、‘0’のときDownするUp/Downカウンタ31を設け、この値をD/Aコンバータ(DAC)33、34で電流値に変換する構成である。そしてこのD/Aコンバータ33、34に並列に、デューティ補正を行う信号INP、INNが入力されるNMOSトランジスタTr21、Tr22、それらと直列に接続される抵抗器R21、R22、及び電流源I21によって構成される差動増幅回路を設けて構成される。
【0034】
この構成では、フィードバック補正がデジタルデータとして処理される。
なお図6の構成では、Up/Downカウンタ31とD/Aコンバータ33、34の間にグレイコード変換器32が設けてあるが、これはUp/Downカウンタから出力される2進数データをグレイコードに変換することにより、1ビットずつ変化するようにするためである。
【0035】
この図6のレベルシフト回路11では、コモンモード比較回路13からのフィードバック信号をUp/Downカウンタ31でカウントし、その値をグレイコード変換器32で変換後2つのD/Aコンバータ33、34によって入力信号のINP及びINNのオフセットを変更する信号を生成する。このグレイコード変換器32で変換後2つのD/Aコンバータ33、34の出力に入力信号のINP及びINNのオフセットを合わせることによりレベルシフト回路11は入力信号のINP及びINNのレベルを制御する。
【0036】
図7は、レベルシフト回路11の第3の構成例を示す図である。
この第3の構成例は、2つの差動増幅回路の抵抗器を共有することにより、構成部品数を減少させるものである。
【0037】
同図において、NMOSトランジスタTr31、Tr32、及び電流源I31で構成される差動増幅回路と、NMOSトランジスタTr33、Tr34、及び電流源I32で構成される差動増幅回路が、抵抗器R31及びR32を共用する構成となっている。
【0038】
また図8に示すレベルシフト回路11の第4の構成例では、2つの差動増幅回路で抵抗器R41及びR42を共有すると共に、デューティ補正を行う信号INP及びINNが入
力されるランジスタTr43及びTr44をPMOSトランジスタにし、コモンモード比較回路13からのフィードバック信号N2P及びN2Nが入力されるトランジスタTr43及びTr44はNMOSトランジスタにする構成とする。この構成の場合電流源I41がPMOSトランジスタTr41及びTr42のプルアップ側に設けられ、また電流原I42がNMOSトランジスタTr43及びTr44のグランド側に設けられる。
【0039】
この図7及び図8の第3及び第4の実施形態のレベルシフト回路11の動作は、基本的に図5の第1の実施形態のレベルシフト回路11と同じなので、動作説明は省略する。
この図7及び図8の第3及び第4の実施形態の構成では、図5の第1の実施形態に比して部品点数を減らすことが出来、構成の簡素化、安価化を実現することが出来る。
【0040】
図9は、レベルシフト回路11の第5の構成例を示す図である。
同図の構成は、デューティ補正を行う信号INP及びINNが入力される側の差動増幅回路をLVDS型にしたものである。
【0041】
同図において、信号INPが入力されるトランジスタとしてPMOSトランジスタTr51とNMOSトランジスタTr53、信号INNが入力されるトランジスタとしてPMOSトランジスタTr52とNMOSトランジスタTr54、及び電源としてPMOSトランジスタ用の電流源I51及びNMOSトランジスタ用の電流源I52が設けられている。また同図の構成では、コモンモード比較回路13からのフィードバック信号N2P及びN2Nが入力されるトランジスタは、NMOSトランジスタTr56及びTr57のみであり、それにNMOSトランジスタ用電流源53が設けられて差動増幅回路が構成されている。
【0042】
また図10に示すレベルシフト回路11の第6の構成例では、デューティ補正を行う信号INP及びINNを入力とする差動増幅回路側のみならず、コモンモード比較回路13からのフィードバック信号N2P及びN2Nを入力とする差動増幅回路側もLVDS型としたものである。
【0043】
図10のレベルシフト回路11の構成では、入力信号INPが入力されるトランジスタとしてPMOSトランジスタTr61とNMOSトランジスタTr63、信号INNが入力されるトランジスタとしてPMOSトランジスタTr62とNMOSトランジスタTr64、及び電源としてPMOSトランジスタ用の電流源I61及びNMOSトランジスタ用の電流源I62が設けられている。またフィードバック信号N2Pが入力されるトランジスタとしてPMOSトランジスタTr66とNMOSトランジスタTr68、フィードバック信号INNが入力されるトランジスタとしてPMOSトランジスタTr65とNMOSトランジスタTr67、及び電源としてPMOSトランジスタ用の電流源I63及びNMOSトランジスタ用の電流源I64が設けられている。
【0044】
図9及び図10に示した第4及び第5の実施形態の構成のレベルシフト回路11では、LVDS型とした部分が電圧駆動となるのみで、基本的動作は図5の第1の実施形態のレベルシフト回路11と同じなので説明は省略する。
【0045】
この図9及び図10に示した第4及び第5の実施形態の構成のレベルシフト回路11では、流れる電流を少なくでき、図5の構成等に比して消費電力を押さえることが出来る。
次にTrTf制御回路12の構成について説明する。
【0046】
図11はTrTf制御回路12の構成例を示す図である。
同図(a)は、TrTf制御回路12の第1の実施形態の構成を示すものである。
同図(a)の構成では、TrTf制御回路12では、入力信号INP及びINNの信号
線とグランドとの間にそれぞれ可変容量コンデンサC71及びC72を備える構成となっている。これらの可変容量コンデンサC71及びC72の静電容量は、コモンモード比較回路15からのループ2のフィードバック信号N3Pをチャージポンプ71で増幅して生成した制御電圧に基づいて可変となる。これにより信号INP及びINNに加わる静電容量が変化し、信号INP及びINNのエッジの角度を変更することが出来、TrTfの制御を行うことが出来る。
【0047】
また同図(b)は、TrTf制御回路12の第1の実施形態の構成を示すものである。
同図(b)の構成は、信号INPの信号線と信号INNの信号線の間に可変容量コンデンサC73を設ける構成である。
【0048】
この構成においても、可変容量コンデンサC73の静電容量は、コモンモード比較回路15からのループ2のフィードバック信号N3Pをチャージポンプ72で増幅して生成した制御電圧に基づいて変化し、信号INPとINNの波形の傾きを制御する。
【0049】
また同図(c)はTrTf制御回路12の第3の実施形態の構成を示すものである。
同図(c)に示す第3の実施形態のTrTf制御回路12は、信号INPの信号線とグランドとの間にスイッチングトランジスタTr71−1〜Tr71−nを介してコンデンサC74−1〜C74−nが、また信号INNの信号線とグランドとの間にスイッチングトランジスタTr72−1〜Tr72−nを介してコンデンサC75−1〜C75−nが設けられている。スイッチングトランジスタTr71−1〜Tr71−n及びTr72−1〜72−nのゲートには、コモンモード比較回路15からのループ2のフィードバック信号N3Pから生成された制御理論信号が接続されている。これによりループ2のフィードバック信号N3Pに基づいて信号INPの信号線と信号INNの信号線に接続されるコンデンサC74及びC75の数が切り替わり、信号INP及びINNのエッジの角度が制御される。
【0050】
次に波形整形回路14の構成について説明する。
図12は、波形整形回路14の構成例を示す図である。同図(a)は第1の実施形態、同図(b)は第2の実施形態の構成例を示している。
波形整形回路14は、入力される信号N1PとN1Nの振幅を合わせるよう整形するものなので、差動増幅回路の構成を有している。
【0051】
同図(a)の第1の実施形態の構成では、電流源I81、NMOSトランジスタTr81、及び抵抗器R81が直列に接続され、また電流源I81には、NMOSトランジスタTr81及び抵抗器R81と並列に、NMOSトランジスタTr82、及び抵抗器R82が直列に接続される構成となっている。
【0052】
また同図(b)の第2の実施形態の構成では、同図(a)の第1の実施形態と同様、電流源I82にNMOSトランジスタTr83及び抵抗器R83が直列に接続されると共に、NMOSトランジスタTr84、及び抵抗器R84が直列に接続され、それらがNMOSトランジスタTr82及び抵抗器R8と並列にとなるように設けられる構成となっている。また同図(b)の構成では、抵抗器R83と抵抗器R84の間に抵抗器R85が設けられている。
【0053】
この図12(b)の構成は、図12(a)の構成に比して、ゲインを押さえて信号の帯域を上げたいときに用いる。
この図12(a)、図12(b)の構成の波形整形回路14によれば、出力信号のDC振幅を制限することで、DC振幅を超える波形部分を取り除くことが出来る。
【0054】
このように本実施形態のデューティ補正回路1によれば、ループ1で入力信号のコモンモードを制御するだけでなく、ループ2で入力信号のエッジの角度を制御できる。したがって入力信号の周波数やデューティ比、温度、電源電圧、プロセス等によらないデューティ補正を行うことが出来る。
なお本実施形態のデューティ補正回路1を複数カスケード接続して、より精度の高いデューティ補正を行うデューティ補正回路を実現することも出来る。
【0055】
図13は本実施形態のデューティ補正回路を2つカスケート接続した場合の例を示す図である。
同図の例では、本実施形態のデューティ補正回路91aと91bがカスケード結合して、デューティ補正の効果を高めている。
【0056】
同図の例では、まず前段のデューティ補正回路91aによって、入力信号INP及びINNのデューティ補正を行う。そしてデューティ補正回路91aの出力をデューティ補正回路91bの入力として更にデューティ補正を行う。
このように本実施形態のデューティ補正回路を複数カスケード接続することによって、より精度の高いデューティ補正を実現することが出来る。
【0057】
以上の実施形態に関し、更に以下の付記を開示する。
(付記1)
任意のデューティ比を持つ相補的な差動入力信号を入力とし、当該差動入力信号のレベルを制御するレベルシフト部と、
前記レベルシフト部の出力信号を入力とし、当該レベルシフト部の出力信号のエッジの角度を制御するTrTf制御部と、
前記TrTf制御部の出力信号を入力とし、当該TrTf制御部の出力信号の波形整形を行う波形整形部と、
前記TrTf制御部の出力信号のコモンモードを抽出・比較する第1のコモンモード比較部と、
前記波形整形部の出力信号のコモンモードを抽出・比較する第2のコモンモード比較部と、
を備え、
前記レベルシフト部は、前記第1のコモンモード比較部の出力に基づいて前記レベルの制御を行い、前記TrTf制御部は、前記第2のコモンモード比較部の出力に基づいて前記エッジの角度の制御を行うことを特徴とするデューティ補正回路。
(付記2)
前記レベルシフト部は、2組の差動増幅回路を並列に設けた構成であることを特徴とする付記1に記載のデューティ補正回路。
(付記3)
前記2組の差動増幅回路のうち、一方の差動増幅回路は、他方の差動増幅回路と同一の回路若しくはサイズダウンした回路であることを特徴とする付記2に記載のデューティ補正回路。
(付記4)
前記2組の差動増幅回路は、1組の抵抗器を共有する構成であることを特徴とする付記2に記載のデューティ補正回路。
(付記5)
前記2組の差動増幅回路のうち、一方の差動増幅回路は、Up/Downカウンタ、グレイコード変換器、及びD/Aコンバータで構成されることを特徴とする付記2に記載のデューティ補正回路。
(付記5)
前記2組の差動増幅回路のうち、一方の差動増幅回路は、PMOSトランジスタによる
差動増幅回路で、もう一方の差動増幅回路は、PMOSトランジスタによる差動増幅回路であることを特徴とする付記2に記載のデューティ補正回路。
(付記6)
前記2組の差動増幅回路のうち、少なくとも一方はLVDS型の差動増幅回路であることを特徴とする付記2に記載のデューティ補正回路。
(付記7)
前記第1のコモンモード比較部及び前記第2のコモンモード比較部は、コンパレータの入力部分にローパスフィルタを設けた構成であることを特徴とする付記1に記載のデューティ補正回路。
(付記8)
前記TrTf制御部は、前記レベルシフト部の出力信号に加える静電容量の大きさを前記第2のコモンモード比較部の出力に基づいて変更することにより、前記エッジの角度の制御を行うことを特徴とする付記1に記載のデューティ補正回路。
(付記9)
前記TrTf制御部は、前記レベルシフト部の出力信号の信号線に接続した可変容量コンデンサを備え、前記第2のコモンモード比較部の出力に基づいて前記可変容量コンデンサの静電容量を変更することを特徴とする付記8に記載のデューティ補正回路。
(付記10)
前記TrTf制御部は、前記レベルシフト部の出力信号の信号線に接続した複数のコンデンサと、当該複数のコンデンサそれぞれに対応して設けられ当該複数のコンデンサそれぞれと前記信号線との接続を切替える複数のスイッチングトランジスタと、を備え、前記第2のコモンモード比較部の出力に基づいて前記す一珍トランジスタの切り替えを行うことを特徴とする付記8に記載のデューティ補正回路。
(付記11)
前記波形整形部は、差動増幅回路として構成されることを特徴とする付記1に記載のデューティ補正回路。
(付記12)
請求項1のデューティ補正回路を複数カスケード接続して構成されるデューティ補正回路。
(付記13)
任意のデューティ比を持つ相補的な差動入力信号のデューティ比の補正を行うデューティ補正方法であって、
差動入力信号のコモンモードを制御し、
前記コモンモードの制御をされた信号のエッジの角度を制御し、
前記エッジの角度を制御された信号の波形整形を行い、
前記エッジの角度を制御された信号のコモンモードを抽出・比較し、
前記波形整形された信号のコモンモードを抽出・比較し、
前記コモンモードの制御は、前記エッジの角度を制御された信号から前記抽出されたコモンモードの比較結果に基づいて行い、
前記エッジの角度の制御は、前記波形整形された信号から前記抽出されたオフセット値の比較結果に基づいて行うことを特徴とするデューティ補正方法。
【図面の簡単な説明】
【0058】
【図1】本実施形態におけるデューティ補正回路の原理を示すブロック図である。
【図2】本実施形態のデューティ補正回路のループ1の動作を説明する図である。
【図3】ループ1のフィードバック補正だけを行った場合のデューティ補正と、ループ1とループ2の両方によるフィードバック補正を行った場合のデューティ補正を示す図である。
【図4】コモンモード比較回路の構成例を示す図である。
【図5】レベルシフト回路の第1の構成例を示す図である。
【図6】レベルシフト回路の第2の構成例を示す図である。
【図7】レベルシフト回路の第3の構成例を示す図である。
【図8】レベルシフト回路の第4の構成例を示す図である。
【図9】レベルシフト回路の第5の構成例を示す図である。
【図10】レベルシフト回路の第6の構成例を示す図である。
【図11】TrTf制御回路の構成例を示す図である。
【図12】波形整形回路の構成例を示す図である。
【図13】本実施形態のデューティ補正回路を2つカスケート接続した場合の例を示す図である。
【図14】一般的なデューティ補正回路の例を示すブロック図である。
【符号の説明】
【0059】
1、100 デューティ補正回路
11、101 レベルシフト回路
12、102 TrTf制御回路
13、15、103 コモンモード比較回路
14、104 波形整形回路
21 コンパレータ
22、23 ローパスフィルタ
31 Up/Downカウンタ
32 グレイコード変換器
33、34 D/Aコンバータ
71、72 チャージポンプ
【特許請求の範囲】
【請求項1】
任意のデューティ比を持つ相補的な差動入力信号を入力とし、当該差動入力信号のレベルを制御するレベルシフト部と、
前記レベルシフト部の出力信号を入力とし、当該レベルシフト部の出力信号のエッジの角度を制御するTrTf制御部と、
前記TrTf制御部の出力信号を入力とし、当該TrTf制御部の出力信号の波形整形を行う波形整形部と、
前記TrTf制御部の出力信号のコモンモードを抽出・比較する第1のコモンモード比較部と、
前記波形整形部の出力信号のコモンモードを抽出・比較する第2のコモンモード比較部と、
を備え、
前記レベルシフト部は、前記第1のコモンモード比較部の出力に基づいて前記レベルの制御を行い、前記TrTf制御部は、前記第2のコモンモード比較部の出力に基づいて前記エッジの角度の制御を行うことを特徴とするデューティ補正回路。
【請求項2】
前記レベルシフト部は、2組の差動増幅回路を並列に設けた構成であることを特徴とする請求項1に記載のデューティ補正回路。
【請求項3】
前記2組の差動増幅回路のうち、一方の差動増幅回路は、他方の差動増幅回路と同一の回路若しくはサイズダウンした回路であることを特徴とする請求項2に記載のデューティ補正回路。
【請求項4】
前記2組の差動増幅回路のうち、一方の差動増幅回路は、Up/Downカウンタ、グレイコード変換器、及びD/Aコンバータで構成されることを特徴とする請求項2に記載のデューティ補正回路。
【請求項5】
前記2組の差動増幅回路のうち、少なくとも一方はLVDS型の差動増幅回路であることを特徴とする請求項2に記載のデューティ補正回路。
【請求項6】
前記TrTf制御部は、前記レベルシフト部の出力信号に加える静電容量の大きさを前記第2のコモンモード比較部の出力に基づいて変更することにより、前記エッジの角度の制御を行うことを特徴とする請求項1に記載のデューティ補正回路。
【請求項7】
前記TrTf制御部は、前記レベルシフト部の出力信号の信号線に接続した可変容量コンデンサを備え、前記第2のコモンモード比較部の出力に基づいて前記可変容量コンデンサの静電容量を変更することを特徴とする請求項6に記載のデューティ補正回路。
【請求項8】
前記TrTf制御部は、前記レベルシフト部の出力信号の信号線に接続した複数のコンデンサと、当該複数のコンデンサそれぞれに対応して設けられ当該複数のコンデンサそれぞれと前記信号線との接続を切替える複数のスイッチングトランジスタと、を備え、前記第2のコモンモード比較部の出力に基づいて前記す一珍トランジスタの切り替えを行うことを特徴とする請求項6に記載のデューティ補正回路。
【請求項9】
請求項1のデューティ補正回路を複数カスケード接続して構成されるデューティ補正回路。
【請求項10】
任意のデューティ比を持つ相補的な差動入力信号のデューティ比の補正を行うデューティ補正方法であって、
差動入力信号のコモンモードを制御し、
前記コモンモードの制御をされた信号のエッジの角度を制御し、
前記エッジの角度を制御された信号の波形整形を行い、
前記エッジの角度を制御された信号のオフセット値を抽出・比較し、
前記波形整形された信号のオフセット値を抽出・比較し、
前記コモンモードの制御は、前記エッジの角度を制御された信号から前記抽出されたオフセット値の比較結果に基づいて行い、
前記エッジの角度の制御は、前記波形整形された信号から前記抽出されたオフセット値の比較結果に基づいて行うことを特徴とするデューティ補正方法。
【請求項1】
任意のデューティ比を持つ相補的な差動入力信号を入力とし、当該差動入力信号のレベルを制御するレベルシフト部と、
前記レベルシフト部の出力信号を入力とし、当該レベルシフト部の出力信号のエッジの角度を制御するTrTf制御部と、
前記TrTf制御部の出力信号を入力とし、当該TrTf制御部の出力信号の波形整形を行う波形整形部と、
前記TrTf制御部の出力信号のコモンモードを抽出・比較する第1のコモンモード比較部と、
前記波形整形部の出力信号のコモンモードを抽出・比較する第2のコモンモード比較部と、
を備え、
前記レベルシフト部は、前記第1のコモンモード比較部の出力に基づいて前記レベルの制御を行い、前記TrTf制御部は、前記第2のコモンモード比較部の出力に基づいて前記エッジの角度の制御を行うことを特徴とするデューティ補正回路。
【請求項2】
前記レベルシフト部は、2組の差動増幅回路を並列に設けた構成であることを特徴とする請求項1に記載のデューティ補正回路。
【請求項3】
前記2組の差動増幅回路のうち、一方の差動増幅回路は、他方の差動増幅回路と同一の回路若しくはサイズダウンした回路であることを特徴とする請求項2に記載のデューティ補正回路。
【請求項4】
前記2組の差動増幅回路のうち、一方の差動増幅回路は、Up/Downカウンタ、グレイコード変換器、及びD/Aコンバータで構成されることを特徴とする請求項2に記載のデューティ補正回路。
【請求項5】
前記2組の差動増幅回路のうち、少なくとも一方はLVDS型の差動増幅回路であることを特徴とする請求項2に記載のデューティ補正回路。
【請求項6】
前記TrTf制御部は、前記レベルシフト部の出力信号に加える静電容量の大きさを前記第2のコモンモード比較部の出力に基づいて変更することにより、前記エッジの角度の制御を行うことを特徴とする請求項1に記載のデューティ補正回路。
【請求項7】
前記TrTf制御部は、前記レベルシフト部の出力信号の信号線に接続した可変容量コンデンサを備え、前記第2のコモンモード比較部の出力に基づいて前記可変容量コンデンサの静電容量を変更することを特徴とする請求項6に記載のデューティ補正回路。
【請求項8】
前記TrTf制御部は、前記レベルシフト部の出力信号の信号線に接続した複数のコンデンサと、当該複数のコンデンサそれぞれに対応して設けられ当該複数のコンデンサそれぞれと前記信号線との接続を切替える複数のスイッチングトランジスタと、を備え、前記第2のコモンモード比較部の出力に基づいて前記す一珍トランジスタの切り替えを行うことを特徴とする請求項6に記載のデューティ補正回路。
【請求項9】
請求項1のデューティ補正回路を複数カスケード接続して構成されるデューティ補正回路。
【請求項10】
任意のデューティ比を持つ相補的な差動入力信号のデューティ比の補正を行うデューティ補正方法であって、
差動入力信号のコモンモードを制御し、
前記コモンモードの制御をされた信号のエッジの角度を制御し、
前記エッジの角度を制御された信号の波形整形を行い、
前記エッジの角度を制御された信号のオフセット値を抽出・比較し、
前記波形整形された信号のオフセット値を抽出・比較し、
前記コモンモードの制御は、前記エッジの角度を制御された信号から前記抽出されたオフセット値の比較結果に基づいて行い、
前記エッジの角度の制御は、前記波形整形された信号から前記抽出されたオフセット値の比較結果に基づいて行うことを特徴とするデューティ補正方法。
【図1】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【公開番号】特開2010−130293(P2010−130293A)
【公開日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願番号】特願2008−302295(P2008−302295)
【出願日】平成20年11月27日(2008.11.27)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願日】平成20年11月27日(2008.11.27)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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