フラッシュメモリ素子の製造方法
【課題】フラッシュメモリ素子の製造方法において、素子分離構造上の誘電体層に電荷が閉じ込められるトラップ現象を最小限に抑えてビット線間の干渉を防ぐようにする。
【解決手段】半導体基板１０１上のアクティブ領域にトンネル酸化層１０２と第１導電層１０３を形成し、フィールド領域には素子分離構造１０４を形成する。第１導電層１０３と素子分離構造１０４の表面に沿って誘電体層１０５を形成し、誘電体層１０５の表面に沿ってキャッピング層１０６ａを形成し、この上にハードマスク層１０７を形成する。そのハードマスク層をエッチングマスクとした第１エッチング工程で素子分離構造上のキャッピング層と誘電体層をエッチングしてホール１０８を形成する。第２エッチング工程ではハードマスク層を除去して誘電体層にアンダーカットを形成し、ホール１０８とアンダーカット１０９の構造上に第２導電層１０６ｂを形成する。
【解決手段】半導体基板１０１上のアクティブ領域にトンネル酸化層１０２と第１導電層１０３を形成し、フィールド領域には素子分離構造１０４を形成する。第１導電層１０３と素子分離構造１０４の表面に沿って誘電体層１０５を形成し、誘電体層１０５の表面に沿ってキャッピング層１０６ａを形成し、この上にハードマスク層１０７を形成する。そのハードマスク層をエッチングマスクとした第１エッチング工程で素子分離構造上のキャッピング層と誘電体層をエッチングしてホール１０８を形成する。第２エッチング工程ではハードマスク層を除去して誘電体層にアンダーカットを形成し、ホール１０８とアンダーカット１０９の構造上に第２導電層１０６ｂを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリの製造方法に関するものである。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子にデータを保存する動作は、コントロールゲートに印加された電圧によってフローティングゲートに電荷を蓄える原理に基づいて行う。フローティングゲートと半導体基板との間にはトンネル絶縁層が形成され、フローティングゲートとコントロールゲートとの間には誘電体膜が形成される。トンネル絶縁層はフローティングゲートに蓄えられた電荷が抜け出さないようにし、誘電体膜はフローティングゲートとコントロールゲート間の電荷移動を抑制するようにする。このような原理に基づいてフラッシュメモリ素子のプログラム記憶動作がつぎのように行われる。
【０００３】
メモリセルストリングにおいて、コントロールゲートはワード線として用いられ、ワード線は複数のメモリセルストリングを構成する複数のメモリセルに共通に連結され、これによって電圧が伝達される。ワード線に電圧が印加されるとコントロールゲート内の電子が再配列を行い、トンネル絶縁層の下部のアクティブ領域にチャネルが形成されて電子がトンネル絶縁層の境界を通過するトンネリング(tunneling)現象が発生してフローティングゲートに電子が蓄えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、フローティングゲートは素子分離構造によってセル単位で分離されていて、素子分離構造の上部には誘電体層とワード線が形成されている。このような構造において前記プログラム動作のためにワード線とアクティブ領域との間に高電圧が印加されると、フローティングゲートとアクティブ領域間のＦＮトンネリングと共に、ワード線とアクティブ領域との間にも意図しない電流が発生する。したがって、誘電体層を構成する層など、特に窒化層では電荷が閉じ込められる現象のいわゆるトラッピング(trapping)が発生する。これは、しきい値電圧が変化する分布幅を増加させ、素子の信頼性を低下させる要因となる。そうした問題は、素子の集積度が高まるに伴い発生しやすくなるために早急な解決策が待たれている。
【０００５】
以上から、本発明の目的は、特に素子分離構造上の誘電体層に電化が閉じ込められるトラッピング現象を最小限に抑えることで、ビット線間の干渉防止に有効なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る代表的なフラッシュメモリ素子の製造方法は、半導体基板上のアクティブ領域にトンネル酸化層および第１導電層を形成するとともに、フィールド領域に素子分離構造を形成する工程と、前記第１導電層および前記素子分離構造の表面に沿って誘電体層を形成する工程と、前記誘電体層の表面に沿ってキャッピング層を形成する工程と、前記キャッピング層上にハードマスク層を形成する工程と、前記ハードマスク層をエッチングマスクとした第１エッチング工程によって前記素子分離構造上の前記キャッピング層および前記誘電体層をエッチングしてホールを形成する工程と、第２エッチング工程を行って前記ハードマスク層を除去し、前記誘電体層にアンダーカットを形成する工程と、前記ホールおよび前記アンダーカットが形成された構造の上部に第２導電層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明のフラッシュメモリ素子の製造方法によれば、素子分離構造の上部領域に形成された誘電体層である窒化層を除去することにより、無駄なところに電荷が取り込まれるトラッピング現象を防止できる。また、プログラム動作時または消去動作時にセル間の干渉を減らしてしきい電圧の変化を防止することにより、素子の信頼度を改善することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係るフラッシュメモリ素子の製造方法の好適な実施形態について図面を参照して詳記する。
【０００９】
図１ａ〜図１ｇは、本実施形態によるフラッシュメモリ素子の製造方法の工程順を示す。まず、図１ａに示すように、半導体基板１０１上にトンネル絶縁層１０２および第１導電層１０３を形成する。
【００１０】
つぎに、 図１ｂに示すように、第１導電層１０３およびトンネル酸化層１０２をパターニングし、半導体基板１０１の一部を除去して素子分離用トレンチを形成する。トレンチが充填されるように絶縁層１０４ａを形成する。
【００１１】
つぎに、図１ｃに示すように、所定のエッチング工程を行って絶縁層１０４ａを一定の厚さにエッチングし、これによりトレンチ内に絶縁層１０４ａからなる素子分離構造(isolation structure)１０４が形成される。素子分離構造１０４の高さは、トンネル絶縁層１０２より高く、パターニングされた第１導電層１０３よりは低くなるようにする。素子分離構造はフィールド領域に形成され、パターニングされた第１導電層１０３はアクティブ領域に形成される。素子分離構造１０４および第１導電層１０３の表面に沿って誘電体層１０５を形成する。誘電体層１０５は、第１酸化層１０５ａ、窒化層１０５ｂ、および第２酸化層１０５ｃが積層された構造である。誘電体層１０５は、フローティングゲートとコントロールゲート間の電荷流れを抑制させる役割を果たす。誘電体層１０５の表面に沿ってキャッピング層１０６ａを形成する。キャッピング層１０６ａは、ポリシリコンで形成し、誘電体層１０５を保護する役割を果たす。キャッピング層は、１０Åより厚く、セルピッチＡの１／４よりは小さい厚さに形成することが好ましい
つぎに、図１ｄに示すように、キャッピング層１０６ａ上にエッチングマスク用ハードマスク層１０７を形成する。ハードマスク層１０７は、Ｓｉ３Ｎ４、ＴｉＮ、ＳｉＯ２、ポリシリコン、および無定形炭素のいずれか１つの物質を蒸着して単層構造で形成し、あるいは少なくとも２つ以上の物質を蒸着して積層構造で形成することができる。ハードマスク１０７の形成方法は、ＰＥＣＶＤ法、ＰＶＤ法、ＣＶＤ法、およびＬＰＣＶＤ法のいずれか１つの方法、または２つ以上の方法を混用して使用する。
【００１２】
そこで、以下にハードマスク層１０７の具体的な形成方法について説明する。
【００１３】
その方法の１つとして、ハードマスク層１０７はＳｉ３Ｎ４をＰＥＣＶＤ法で蒸着して形成することができる。また、方法の２つ目として、ハードマスク層１０７はＳｉ３Ｎ４をＰＶＤ法で蒸着して形成することができる。また、方法の３つ目として、ハードマスク層１０７はＴｉＮをＰＶＤ法で蒸着して形成することができる。また、方法の４つ目として、ハードマスク層１０７は、ＴｉＮをＰＶＤ法で蒸着した後、その上部にＳｉ３Ｎ４をＰＥＣＶＤ法で蒸着して形成し、あるいはＳｉ３Ｎ４をまず蒸着した後、ＴｉＮを蒸着して形成することができる。また、方法の５つ目として、ハードマスク層１０７は、ＴｉＮをＰＶＤ法で蒸着した後、その上部にＳｉＯ２をＰＥＣＶＤ法で蒸着して形成し、あるいはＳｉＯ２をまず蒸着した後、ＴｉＮを蒸着して形成することができる。また、方法６つ目として、ハードマスク層１０７はポリシリコンをＰＶＤまたはＰＥＣＶＤ法で蒸着して形成することができる。第７の方法によれば、ハードマスク層１０７は、ポリシリコン層をＬＰＣＶＤ法で蒸着した後、その上部にポリシリコンをＰＶＤ法またはＰＥＣＶＤ法で蒸着して形成し、あるいはＰＶＤ法またはＰＥＣＶＤ法でポリシリコンを蒸着した後、その上部にＬＰＣＶＤ法でポリシリコンを蒸着して形成することができる。
【００１４】
それら７つの方法にあって、ハードマスク層１０７を１つ目の方法か、または７つ目の方法で形成すれば、キャッピング層１０６ａの形成工程を省略することができる。これは、ハードマスク層１０７がキャッピング層１０６ａの役割とともにエッチングマスクの役割を同時に果たすことができるためである。
【００１５】
また、上記各方法でもって形成されたハードマスク層１０７は、凹部の表面に形成される厚さが、凸部の表面に形成される厚さより薄くなる。これは、ハードマスク層１０７のコーナーにオーバーハング（Ｂ）が形成されるから、凹部の表面にハードマスク用物質がよく蒸着されないためである。オーバーハング（Ｂ）現象を考慮してセル間の空間（Ｃ）が塞がらないように厚さを調節してハードマスク層１０７を形成しなければならない。
【００１６】
続いて、図１ｅに示すように、ハードマスク層１０７をエッチングマスクとした第１エッチング工程によって、素子分離構造１０４上のキャッピング層１０６ａおよび誘電体層１０５をエッチングしてホール１０８を形成する。第１エッチング工程はブランケットエッチング(blanket etching)工程で行う。第１エッチング工程中にハードマスク層１０７も一定の厚さ除去されて相対的に薄く形成された凹部、すなわち第１導電層１０３と素子分離構造１０４によって設けられた部分のハードマスク層１０７が先ず除去されてキャッピング層１０６ａが露出され、続けられる第１エッチング工程によってホール１０８が形成される。
【００１７】
ホール１０８は窒化層１０５ｂが露出されるように３つの形態で形成することができる。
【００１８】
一つ目は、キャッピング層１０６ａおよび第２酸化層１０５ｃを第１エッチング工程によって除去してホール１０８を形成する。二つ目は、キャッピング層１０６ａ、第２酸化層１０５ｃおよび窒化層１０５ｂを第１エッチング工程によって除去してホール１０８を形成する。三つ目は、図１ｅに示すように、キャッピング層１０６ａ、第２酸化層１０５ｃ、窒化層１０５ｂおよび第１酸化層１０５ａを第１エッチング工程によって除去してホール１０８を形成する。図１ｆを参照すると、第２エッチング工程を行ってハードマスク層１０７を全て除去し、誘電体層１０５にアンダーカット(under cut)１０９を形成する。アンダーカット１０９は窒化層１０５ｂが一定の深さまで除去されて第１酸化層１０５ａと第２酸化層１０５ｃとの間に形成される。
【００１９】
第２エッチング工程は、ハードマスク層１０７の形成物質によって３通りの方法で行わなければならない。一つ目は、ハードマスク層１０７が窒化物（例えば、Ｓｉ３Ｎ４またはＴｉＮ）で形成された場合、窒化物エッチング剤を用いた１回のウェットエッチング工程によってハードマスク層１０７の除去と同時に窒化層１０５ｂを一部除去してアンダーカット１０９を形成する。二つ目は、ハードマスク層１０７が窒化物ではなく他の物質（例えば、ＳｉＯ２、ポリシリコンまたは無定形炭素）の場合、まず窒化物エッチング剤を用いたウェットエッチング工程で窒化層１０５ｂを一部除去してアンダーカット１０９を形成し、その後他の物質エッチング剤を用いたウェットエッチング工程によってハードマスク層１０７を除去する。三つ目は、ハードマスク層１０が窒化物ではなく他の物質（例えば、ＳｉＯ２、ポリシリコンまたは無定形炭素）の場合、まず他の物質エッチング剤を用いたウェットエッチング工程によってハードマスク層１０７を除去し、その後窒化物エッチング剤を用いたウェットエッチング工程によって窒化層１０５ｃを一部除去してアンダーカット１０９を形成する。
【００２０】
そして、図１ｇに示すように、ホール１０８およびアンダーカット１０９が形成された構造の上部に、第２導電層１０６ｂを形成する。第２導電層１０６ｂは、ポリシリコン層およびシリサイド層の積層構造で形成することができる。その後、ワードラインマスクを用いたエッチング工程によって第２導電層１０６ｂ、キャッピング層１０６ａ、誘電体層１０５および第１導電層１０３をパターニングする。これにより、トンネル酸化膜１０２、フローティングゲート１０３ａ、誘電体膜１０５、コントロールゲート１０６が積層された構造のフラッシュメモリセルが形成される。
【００２１】
したがって、前述した製造方法によって素子分離構造１０４上の窒化層１０５ｂを除去することにより、窒化層１０５ｂに電荷がトラッピングされる現象を減らすことができるので、セル間のしきい電圧の変化を減らすことができる。
【００２２】
前述した本発明の技術的思想は好適な実施例で具体的に述べられたが、前述した実施例は本発明を説明するためのものであり、制限するものではないことに注意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において多様な実施を加え得るのを理解することができる。
【図面の簡単な説明】
【００２３】
【図１ａ】本発明に係るフラッシュメモリ素子の製造方法の実施形態においてその工程を示す図。
【図１ｂ】同実施形態における次工程を示す図。
【図１ｃ】同実施形態における次工程を示す図本発明に係るフラッシュメモリ素子の製造方法を示す図である。
【図１ｄ】同実施形態における次工程を示す図。
【図１ｅ】同実施形態における次工程を示す図。
【図１ｆ】同実施形態における次工程を示す図。
【図１ｇ】同実施形態における次工程を示す図。
【符号の説明】
【００２４】
１０１ 半導体基板
１０２ トンネル絶縁層
１０３ 第１導電層
１０３ａ フローティングゲート
１０４ａ 絶縁層
１０４ 素子分離構造
１０５ａ 第１酸化層
１０５ｂ 窒化層
１０５ｃ 第２酸化層
１０５ 誘電体層
１０６ａ キャッピング層
１０６ｂ 第２導電層
１０６ コントロールゲート
１０７ ハードマスク層
１０８ ホール
１０９ アンダーカット
【技術分野】
【０００１】
本発明は、フラッシュメモリの製造方法に関するものである。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子にデータを保存する動作は、コントロールゲートに印加された電圧によってフローティングゲートに電荷を蓄える原理に基づいて行う。フローティングゲートと半導体基板との間にはトンネル絶縁層が形成され、フローティングゲートとコントロールゲートとの間には誘電体膜が形成される。トンネル絶縁層はフローティングゲートに蓄えられた電荷が抜け出さないようにし、誘電体膜はフローティングゲートとコントロールゲート間の電荷移動を抑制するようにする。このような原理に基づいてフラッシュメモリ素子のプログラム記憶動作がつぎのように行われる。
【０００３】
メモリセルストリングにおいて、コントロールゲートはワード線として用いられ、ワード線は複数のメモリセルストリングを構成する複数のメモリセルに共通に連結され、これによって電圧が伝達される。ワード線に電圧が印加されるとコントロールゲート内の電子が再配列を行い、トンネル絶縁層の下部のアクティブ領域にチャネルが形成されて電子がトンネル絶縁層の境界を通過するトンネリング(tunneling)現象が発生してフローティングゲートに電子が蓄えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、フローティングゲートは素子分離構造によってセル単位で分離されていて、素子分離構造の上部には誘電体層とワード線が形成されている。このような構造において前記プログラム動作のためにワード線とアクティブ領域との間に高電圧が印加されると、フローティングゲートとアクティブ領域間のＦＮトンネリングと共に、ワード線とアクティブ領域との間にも意図しない電流が発生する。したがって、誘電体層を構成する層など、特に窒化層では電荷が閉じ込められる現象のいわゆるトラッピング(trapping)が発生する。これは、しきい値電圧が変化する分布幅を増加させ、素子の信頼性を低下させる要因となる。そうした問題は、素子の集積度が高まるに伴い発生しやすくなるために早急な解決策が待たれている。
【０００５】
以上から、本発明の目的は、特に素子分離構造上の誘電体層に電化が閉じ込められるトラッピング現象を最小限に抑えることで、ビット線間の干渉防止に有効なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る代表的なフラッシュメモリ素子の製造方法は、半導体基板上のアクティブ領域にトンネル酸化層および第１導電層を形成するとともに、フィールド領域に素子分離構造を形成する工程と、前記第１導電層および前記素子分離構造の表面に沿って誘電体層を形成する工程と、前記誘電体層の表面に沿ってキャッピング層を形成する工程と、前記キャッピング層上にハードマスク層を形成する工程と、前記ハードマスク層をエッチングマスクとした第１エッチング工程によって前記素子分離構造上の前記キャッピング層および前記誘電体層をエッチングしてホールを形成する工程と、第２エッチング工程を行って前記ハードマスク層を除去し、前記誘電体層にアンダーカットを形成する工程と、前記ホールおよび前記アンダーカットが形成された構造の上部に第２導電層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明のフラッシュメモリ素子の製造方法によれば、素子分離構造の上部領域に形成された誘電体層である窒化層を除去することにより、無駄なところに電荷が取り込まれるトラッピング現象を防止できる。また、プログラム動作時または消去動作時にセル間の干渉を減らしてしきい電圧の変化を防止することにより、素子の信頼度を改善することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係るフラッシュメモリ素子の製造方法の好適な実施形態について図面を参照して詳記する。
【０００９】
図１ａ〜図１ｇは、本実施形態によるフラッシュメモリ素子の製造方法の工程順を示す。まず、図１ａに示すように、半導体基板１０１上にトンネル絶縁層１０２および第１導電層１０３を形成する。
【００１０】
つぎに、 図１ｂに示すように、第１導電層１０３およびトンネル酸化層１０２をパターニングし、半導体基板１０１の一部を除去して素子分離用トレンチを形成する。トレンチが充填されるように絶縁層１０４ａを形成する。
【００１１】
つぎに、図１ｃに示すように、所定のエッチング工程を行って絶縁層１０４ａを一定の厚さにエッチングし、これによりトレンチ内に絶縁層１０４ａからなる素子分離構造(isolation structure)１０４が形成される。素子分離構造１０４の高さは、トンネル絶縁層１０２より高く、パターニングされた第１導電層１０３よりは低くなるようにする。素子分離構造はフィールド領域に形成され、パターニングされた第１導電層１０３はアクティブ領域に形成される。素子分離構造１０４および第１導電層１０３の表面に沿って誘電体層１０５を形成する。誘電体層１０５は、第１酸化層１０５ａ、窒化層１０５ｂ、および第２酸化層１０５ｃが積層された構造である。誘電体層１０５は、フローティングゲートとコントロールゲート間の電荷流れを抑制させる役割を果たす。誘電体層１０５の表面に沿ってキャッピング層１０６ａを形成する。キャッピング層１０６ａは、ポリシリコンで形成し、誘電体層１０５を保護する役割を果たす。キャッピング層は、１０Åより厚く、セルピッチＡの１／４よりは小さい厚さに形成することが好ましい
つぎに、図１ｄに示すように、キャッピング層１０６ａ上にエッチングマスク用ハードマスク層１０７を形成する。ハードマスク層１０７は、Ｓｉ３Ｎ４、ＴｉＮ、ＳｉＯ２、ポリシリコン、および無定形炭素のいずれか１つの物質を蒸着して単層構造で形成し、あるいは少なくとも２つ以上の物質を蒸着して積層構造で形成することができる。ハードマスク１０７の形成方法は、ＰＥＣＶＤ法、ＰＶＤ法、ＣＶＤ法、およびＬＰＣＶＤ法のいずれか１つの方法、または２つ以上の方法を混用して使用する。
【００１２】
そこで、以下にハードマスク層１０７の具体的な形成方法について説明する。
【００１３】
その方法の１つとして、ハードマスク層１０７はＳｉ３Ｎ４をＰＥＣＶＤ法で蒸着して形成することができる。また、方法の２つ目として、ハードマスク層１０７はＳｉ３Ｎ４をＰＶＤ法で蒸着して形成することができる。また、方法の３つ目として、ハードマスク層１０７はＴｉＮをＰＶＤ法で蒸着して形成することができる。また、方法の４つ目として、ハードマスク層１０７は、ＴｉＮをＰＶＤ法で蒸着した後、その上部にＳｉ３Ｎ４をＰＥＣＶＤ法で蒸着して形成し、あるいはＳｉ３Ｎ４をまず蒸着した後、ＴｉＮを蒸着して形成することができる。また、方法の５つ目として、ハードマスク層１０７は、ＴｉＮをＰＶＤ法で蒸着した後、その上部にＳｉＯ２をＰＥＣＶＤ法で蒸着して形成し、あるいはＳｉＯ２をまず蒸着した後、ＴｉＮを蒸着して形成することができる。また、方法６つ目として、ハードマスク層１０７はポリシリコンをＰＶＤまたはＰＥＣＶＤ法で蒸着して形成することができる。第７の方法によれば、ハードマスク層１０７は、ポリシリコン層をＬＰＣＶＤ法で蒸着した後、その上部にポリシリコンをＰＶＤ法またはＰＥＣＶＤ法で蒸着して形成し、あるいはＰＶＤ法またはＰＥＣＶＤ法でポリシリコンを蒸着した後、その上部にＬＰＣＶＤ法でポリシリコンを蒸着して形成することができる。
【００１４】
それら７つの方法にあって、ハードマスク層１０７を１つ目の方法か、または７つ目の方法で形成すれば、キャッピング層１０６ａの形成工程を省略することができる。これは、ハードマスク層１０７がキャッピング層１０６ａの役割とともにエッチングマスクの役割を同時に果たすことができるためである。
【００１５】
また、上記各方法でもって形成されたハードマスク層１０７は、凹部の表面に形成される厚さが、凸部の表面に形成される厚さより薄くなる。これは、ハードマスク層１０７のコーナーにオーバーハング（Ｂ）が形成されるから、凹部の表面にハードマスク用物質がよく蒸着されないためである。オーバーハング（Ｂ）現象を考慮してセル間の空間（Ｃ）が塞がらないように厚さを調節してハードマスク層１０７を形成しなければならない。
【００１６】
続いて、図１ｅに示すように、ハードマスク層１０７をエッチングマスクとした第１エッチング工程によって、素子分離構造１０４上のキャッピング層１０６ａおよび誘電体層１０５をエッチングしてホール１０８を形成する。第１エッチング工程はブランケットエッチング(blanket etching)工程で行う。第１エッチング工程中にハードマスク層１０７も一定の厚さ除去されて相対的に薄く形成された凹部、すなわち第１導電層１０３と素子分離構造１０４によって設けられた部分のハードマスク層１０７が先ず除去されてキャッピング層１０６ａが露出され、続けられる第１エッチング工程によってホール１０８が形成される。
【００１７】
ホール１０８は窒化層１０５ｂが露出されるように３つの形態で形成することができる。
【００１８】
一つ目は、キャッピング層１０６ａおよび第２酸化層１０５ｃを第１エッチング工程によって除去してホール１０８を形成する。二つ目は、キャッピング層１０６ａ、第２酸化層１０５ｃおよび窒化層１０５ｂを第１エッチング工程によって除去してホール１０８を形成する。三つ目は、図１ｅに示すように、キャッピング層１０６ａ、第２酸化層１０５ｃ、窒化層１０５ｂおよび第１酸化層１０５ａを第１エッチング工程によって除去してホール１０８を形成する。図１ｆを参照すると、第２エッチング工程を行ってハードマスク層１０７を全て除去し、誘電体層１０５にアンダーカット(under cut)１０９を形成する。アンダーカット１０９は窒化層１０５ｂが一定の深さまで除去されて第１酸化層１０５ａと第２酸化層１０５ｃとの間に形成される。
【００１９】
第２エッチング工程は、ハードマスク層１０７の形成物質によって３通りの方法で行わなければならない。一つ目は、ハードマスク層１０７が窒化物（例えば、Ｓｉ３Ｎ４またはＴｉＮ）で形成された場合、窒化物エッチング剤を用いた１回のウェットエッチング工程によってハードマスク層１０７の除去と同時に窒化層１０５ｂを一部除去してアンダーカット１０９を形成する。二つ目は、ハードマスク層１０７が窒化物ではなく他の物質（例えば、ＳｉＯ２、ポリシリコンまたは無定形炭素）の場合、まず窒化物エッチング剤を用いたウェットエッチング工程で窒化層１０５ｂを一部除去してアンダーカット１０９を形成し、その後他の物質エッチング剤を用いたウェットエッチング工程によってハードマスク層１０７を除去する。三つ目は、ハードマスク層１０が窒化物ではなく他の物質（例えば、ＳｉＯ２、ポリシリコンまたは無定形炭素）の場合、まず他の物質エッチング剤を用いたウェットエッチング工程によってハードマスク層１０７を除去し、その後窒化物エッチング剤を用いたウェットエッチング工程によって窒化層１０５ｃを一部除去してアンダーカット１０９を形成する。
【００２０】
そして、図１ｇに示すように、ホール１０８およびアンダーカット１０９が形成された構造の上部に、第２導電層１０６ｂを形成する。第２導電層１０６ｂは、ポリシリコン層およびシリサイド層の積層構造で形成することができる。その後、ワードラインマスクを用いたエッチング工程によって第２導電層１０６ｂ、キャッピング層１０６ａ、誘電体層１０５および第１導電層１０３をパターニングする。これにより、トンネル酸化膜１０２、フローティングゲート１０３ａ、誘電体膜１０５、コントロールゲート１０６が積層された構造のフラッシュメモリセルが形成される。
【００２１】
したがって、前述した製造方法によって素子分離構造１０４上の窒化層１０５ｂを除去することにより、窒化層１０５ｂに電荷がトラッピングされる現象を減らすことができるので、セル間のしきい電圧の変化を減らすことができる。
【００２２】
前述した本発明の技術的思想は好適な実施例で具体的に述べられたが、前述した実施例は本発明を説明するためのものであり、制限するものではないことに注意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において多様な実施を加え得るのを理解することができる。
【図面の簡単な説明】
【００２３】
【図１ａ】本発明に係るフラッシュメモリ素子の製造方法の実施形態においてその工程を示す図。
【図１ｂ】同実施形態における次工程を示す図。
【図１ｃ】同実施形態における次工程を示す図本発明に係るフラッシュメモリ素子の製造方法を示す図である。
【図１ｄ】同実施形態における次工程を示す図。
【図１ｅ】同実施形態における次工程を示す図。
【図１ｆ】同実施形態における次工程を示す図。
【図１ｇ】同実施形態における次工程を示す図。
【符号の説明】
【００２４】
１０１ 半導体基板
１０２ トンネル絶縁層
１０３ 第１導電層
１０３ａ フローティングゲート
１０４ａ 絶縁層
１０４ 素子分離構造
１０５ａ 第１酸化層
１０５ｂ 窒化層
１０５ｃ 第２酸化層
１０５ 誘電体層
１０６ａ キャッピング層
１０６ｂ 第２導電層
１０６ コントロールゲート
１０７ ハードマスク層
１０８ ホール
１０９ アンダーカット
【特許請求の範囲】
【請求項１】
半導体基板上のアクティブ領域にトンネル酸化層および第１導電層を形成するとともに、フィールド領域に素子分離構造を形成する工程と、
前記第１導電層および前記素子分離構造の表面に沿って誘電体層を形成する工程と、
前記誘電体層の表面に沿ってキャッピング層を形成する工程と、
前記キャッピング層上にハードマスク層を形成する工程と、
前記ハードマスク層をエッチングマスクとした第１エッチング工程によって前記素子分離構造上の前記キャッピング層および前記誘電体層をエッチングしてホールを形成する工程と、
第２エッチング工程を行って前記ハードマスク層を除去し、前記誘電体層にアンダーカットを形成する工程と、
前記ホールおよび前記アンダーカットが形成された構造の上部に第２導電層を形成する工程と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記素子分離構造は、前記トンネル酸化層よりも高く、前記第１導電層よりは低くなるように形成されたことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記キャッピング層は、ポリシリコンで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記ハードマスク層は、Ｓｉ３Ｎ４、ＴｉＮ、ＳｉＯ２、ポリシリコン、および無定形炭素のいずれか１つの物質を蒸着して単層構造で形成し、または少なくとも２つ以上の物質を蒸着して積層構造で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記ハードマスク層は、ＰＥＣＶＤ法、ＰＶＤ法、ＣＶＤ法、およびＬＰＣＶＤ法のいずれか１つ、または２つ以上の方法を混用して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記ハードマスク層は、Ｓｉ３Ｎ４をＰＥＣＶＤ法またはＰＶＤ法で蒸着して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記ハードマスク層は、ＴｉＮをＰＶＤ法で積層して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記ハードマスク層は、ＴｉＮをＰＶＤ法で蒸着した後、その上部にＳｉ３Ｎ４をＰＥＣＶＤ法で蒸着して形成し、またはＳｉ３Ｎ４をまず蒸着した後にＴｉＮを蒸着して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記ハードマスク層は、ＴｉＮをＰＶＤ法で蒸着した後、その上部にＳｉＯ２をＰＥＣＶＤ法で蒸着して形成し、またはＳｉＯ２を先ず蒸着した後にＴｉＮを蒸着して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記ハードマスク層は、ポリシリコンをＰＶＤまたはＰＥＣＶＤ法で蒸着して形成し、或いはポリシリコン層をＬＰＣＶＤ法で蒸着した後、その上部にポリシリコンをＰＶＤ法またはＰＥＣＶＤ法で蒸着して形成し、或いはポリシリコンをＰＶＤ法またはＰＥＣＶＤ法で蒸着した後、その上部にＬＰＣＶＤ法で蒸着して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記ハードマスク層がポリシリコンで形成された場合、前記キャッピング層形成工程を省略することを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記ハードマスク層は、コーナーにオーバーハングを有するように形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記第１エッチング工程は前記キャッピング層および前記第２酸化層が除去されるように行って前記ホールを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記第１エッチング工程は前記キャッピング層、前記第２酸化層および前記窒化層が除去されるように行って前記ホールを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記第１エッチング工程は前記キャッピング層、前記第２酸化層、前記窒化層および前記第１酸化層が除去されるように行って前記ホールを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記ハードマスク層は窒化物で形成された場合、前記第２エッチング工程は窒化物エッチング剤を用いて前記ハードマスク層の除去と同時に前記窒化層が一部除去されるように行って前記アンダーカットを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記ハードマスク層は窒化物ではなく他の物質で形成された場合、前記第２エッチング工程は先ず窒化物エッチング剤を用いて前記窒化層が一部除去されるように行って前記アンダーカットを形成し、その後他の物質エッチング剤を用いて前記ハードマスク層を除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記ハードマスク層は窒化物ではなく他の物質で形成された場合、前記第２エッチング工程は先ず他の物質エッチング剤を用いて前記ハードマスク層を除去し、その後に窒化物エッチング剤を用いて前記窒化層が一部除去されるように行って前記アンダーカットを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１】
半導体基板上のアクティブ領域にトンネル酸化層および第１導電層を形成するとともに、フィールド領域に素子分離構造を形成する工程と、
前記第１導電層および前記素子分離構造の表面に沿って誘電体層を形成する工程と、
前記誘電体層の表面に沿ってキャッピング層を形成する工程と、
前記キャッピング層上にハードマスク層を形成する工程と、
前記ハードマスク層をエッチングマスクとした第１エッチング工程によって前記素子分離構造上の前記キャッピング層および前記誘電体層をエッチングしてホールを形成する工程と、
第２エッチング工程を行って前記ハードマスク層を除去し、前記誘電体層にアンダーカットを形成する工程と、
前記ホールおよび前記アンダーカットが形成された構造の上部に第２導電層を形成する工程と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記素子分離構造は、前記トンネル酸化層よりも高く、前記第１導電層よりは低くなるように形成されたことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記キャッピング層は、ポリシリコンで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記ハードマスク層は、Ｓｉ３Ｎ４、ＴｉＮ、ＳｉＯ２、ポリシリコン、および無定形炭素のいずれか１つの物質を蒸着して単層構造で形成し、または少なくとも２つ以上の物質を蒸着して積層構造で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記ハードマスク層は、ＰＥＣＶＤ法、ＰＶＤ法、ＣＶＤ法、およびＬＰＣＶＤ法のいずれか１つ、または２つ以上の方法を混用して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記ハードマスク層は、Ｓｉ３Ｎ４をＰＥＣＶＤ法またはＰＶＤ法で蒸着して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記ハードマスク層は、ＴｉＮをＰＶＤ法で積層して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記ハードマスク層は、ＴｉＮをＰＶＤ法で蒸着した後、その上部にＳｉ３Ｎ４をＰＥＣＶＤ法で蒸着して形成し、またはＳｉ３Ｎ４をまず蒸着した後にＴｉＮを蒸着して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記ハードマスク層は、ＴｉＮをＰＶＤ法で蒸着した後、その上部にＳｉＯ２をＰＥＣＶＤ法で蒸着して形成し、またはＳｉＯ２を先ず蒸着した後にＴｉＮを蒸着して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記ハードマスク層は、ポリシリコンをＰＶＤまたはＰＥＣＶＤ法で蒸着して形成し、或いはポリシリコン層をＬＰＣＶＤ法で蒸着した後、その上部にポリシリコンをＰＶＤ法またはＰＥＣＶＤ法で蒸着して形成し、或いはポリシリコンをＰＶＤ法またはＰＥＣＶＤ法で蒸着した後、その上部にＬＰＣＶＤ法で蒸着して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記ハードマスク層がポリシリコンで形成された場合、前記キャッピング層形成工程を省略することを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記ハードマスク層は、コーナーにオーバーハングを有するように形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記第１エッチング工程は前記キャッピング層および前記第２酸化層が除去されるように行って前記ホールを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記第１エッチング工程は前記キャッピング層、前記第２酸化層および前記窒化層が除去されるように行って前記ホールを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記第１エッチング工程は前記キャッピング層、前記第２酸化層、前記窒化層および前記第１酸化層が除去されるように行って前記ホールを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記ハードマスク層は窒化物で形成された場合、前記第２エッチング工程は窒化物エッチング剤を用いて前記ハードマスク層の除去と同時に前記窒化層が一部除去されるように行って前記アンダーカットを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記ハードマスク層は窒化物ではなく他の物質で形成された場合、前記第２エッチング工程は先ず窒化物エッチング剤を用いて前記窒化層が一部除去されるように行って前記アンダーカットを形成し、その後他の物質エッチング剤を用いて前記ハードマスク層を除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記誘電体層は、第１酸化層、窒化層および第２酸化層の積層構造で形成され、前記ハードマスク層は窒化物ではなく他の物質で形成された場合、前記第２エッチング工程は先ず他の物質エッチング剤を用いて前記ハードマスク層を除去し、その後に窒化物エッチング剤を用いて前記窒化層が一部除去されるように行って前記アンダーカットを形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【公開番号】特開２００８−９１９１５（Ｐ２００８−９１９１５Ａ）
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願番号】特願２００７−２５３７３６（Ｐ２００７−２５３７３６）
【出願日】平成１９年９月２８日（２００７．９．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願日】平成１９年９月２８日（２００７．９．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]