半導体パッケージ用プリント基板の製造方法

【課題】半導体パッケージ用プリント基板の表面処理作業において、各パッドの鍍金の際、マスキング作業をすべて省略するか最小化することで、工程を簡素化するとともに実装信頼性を向上させる、半導体パッケージ用プリント基板の製造方法を提供する。
【解決手段】ワイヤーボンディング用パッドとＳＭＤ実装用パッドを含む、一定の回路パターンが形成されたパッケージ用プリント基板を提供し、前記プリント基板のワイヤーボンディング用パッド及びＳＭＤ実装用パッドを除いた部分にソルダレジスト層を形成し、無電解ニケル鍍金及び無電解金鍍金によって、前記ワイヤーボンディング用パッド及びＳＭＤ実装用パッドに無電解ニッケル／金鍍金層を形成し、電解金鍍金によって、前記ＳＭＤ実装用パッドのＥＮＩＧ層のうち、鍍金引入線が連結された一部ＥＮＩＧ層とワイヤーボンディング用パッドのＥＮＩＧ層に電解金鍍金層を形成する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージ用プリント基板の製造方法に関し、より詳しくは、本発明は半導体パッケージ用プリント基板の表面処理作業において、各パッドの鍍金の際、マスキング作業を最小化する半導体パッケージ用プリント基板の製造方法に関するものである。
【背景技術】
【０００２】
半導体パッケージング技術は、能動素子（例えば、半導体チップ）と受動素子（例えば、抵抗、コンデンサー）などでなる電子ハードウェアシステムに関連し、波及性が重要な技術であり、パッケージング技術の機能は、電力供給、信号連結、放熱、外部からの保護などである。
【０００３】
周辺環境に露出して作動し、電力供給、信号連結、放熱などの多様な目的を満足させることができる技術で開発されるため、製品の単価を高めて商用化に障害要素と作用することもある。
【０００４】
世界的な半導体パッケージの需要は電子製品の発達につれて続いて増加しており、特に、ノートブックＰＣ、携帯用電話機、携帯用資料送受信器機、ディスクドライバーなどに使用されるＣＳＰのようなパッケージが成長している。
【０００５】
半導体パッケージ用プリント基板において、ワイヤーボンディング用パッドとＢＧＡのような表面実装部品（Surface Mount Device：ＳＭＤ）実装用パッドが１基板内にある場合、ワイヤーボンディング用パッドには、ワイヤーボンディングのための電解ソフト金鍍金を適用し、ＢＧＡ実装用パッドには、電解リード線の引出しが難しい場合、無電解方式のＯＳＰ又は無電解ニッケル・金鍍金層（Electroless Nickel Immersion Gold：ＥＮＩＧ）を適用することが一般的である。
【０００６】
特に、半導体パッケージ用基板の高密度化にしたがい、ワイヤーボンディング及びＳＭＤ実装などの２種以上の目的が必要な場合、例えばワイヤーボンディングと表面実装技術（電解ソフト金鍍金のためのリード線引き出しが不可能な場合）が要求されるか、又は表面実装技術と無挿入力（zero insertion force：ＺＩＦ）コネクター仕様などが要求されるため、電解と無電解方式の異種鍍金によって表面処理を実施することになる。
【０００７】
前述した異種鍍金を行うためには、ドライフィルム又は剥離性インクマスキング作業が必要であるが、このような鍍金レジストマスキングの際、デザインでの制限事項を含み、マスキング作業に関連して多くの不良が発生する。
【０００８】
以下、図３Ａ〜図３Ｇに基づいて、従来技術の一実施形態による半導体パッケージ用プリント基板の製造方法を説明する。
【０００９】
まず、当業界で広く知られた方法によって、樹脂基板４０１上にワイヤーボンディング用パッド４０２、４０５とＳＭＤ実装用パッド４０３、４０４を含む、一定回路パターンが形成されたプリント基板４００を準備し、前記ワイヤーボンディング用パッド４０２、４０５とＳＭＤ実装用パッド４０３、４０４を除いた部分にソルダレジスト層４０６を形成する（図３Ａ参照）。
【００１０】
ついで、ＳＭＤ実装用パッド４０３、４０４を除いた部分に、ドライフィルムのような第１鍍金レジスト４０７を塗布してマスキングした後（図３Ｂ参照）、通常の無電解ニッケル及び無電解金鍍金によってＳＭＤ実装用パッド４０３、４０４に無電解ニッケル・金鍍金（ＥＮＩＧ）層４０８、４０９を形成する（図３Ｃ参照）。ＥＮＩＧ層は、図３ＣにＥＮＩＧ層４０８を例示したように、無電解ニケル鍍金層４０８ａと無電解金鍍金層４０８ｂの２重層で構成される。
【００１１】
第１鍍金レジスト４０７を除去し（図３Ｄ参照）、ワイヤーボンディング用パッド４０２、４０５を除いた部分に第２鍍金レジスト４１０を塗布してマスキングした後（図３Ｅ参照）、通常の電解ソフト金鍍金によってワイヤーボンディング用パッド４０２、４０５に、例えば電解ニケル鍍金層４１２ａと電解金鍍金層４１２ｂの２重層でなる電解ニッケル／金鍍金層４１１、４１２を形成する（図３Ｆ参照）。最後に、第２鍍金レジスト４１０を除去して、表面処理を完成する（図３Ｇ参照）。
【００１２】
従来技術の他の実施形態による半導体パッケージ用プリント基板の製造方法を図４Ａ〜図４Ｊに基づいて説明すれば次のようである。
【００１３】
まず、当業界で広く知られた方法によって、ワイヤーボンディング用パッド５０３、５０６とＳＭＤ実装用パッド５０４、５０５及びＺＩＦコネクター用パッド５０７を含む、一定の回路パターンが形成されたプリント基板５００を準備する。ワイヤーボンディング用パッド５０３、５０６とＳＭＤ実装用パッド５０４、５０５は硬性（rigid）樹脂基板５０１上に形成され、ＺＩＦコネクター用パッド５０７はポリイミドカバーレイ５０２を介装して硬性樹脂基板５０１の内層に形成され、ＺＩＦコネクター用パッド５０７の間にはカバーレイ接着剤５０８が充填されて形成されることが一般的である。一方、ワイヤーボンディング用パッド５０３、５０６とＳＭＤ実装用パッド５０４、５０５及びＺＩＦコネクター用パッド５０７を除いた部分にソルダレジスト層５０９を形成する（図４Ａ参照）。
【００１４】
ついで、ＳＭＤ実装用パッド５０４、５０５を除いた部分に第１鍍金レジスト５１０を塗布してマスキングした後（図４Ｂ参照）、通常の無電解ニッケル及び無電解金鍍金によってＳＭＤ実装用パッド５０４、５０５にＥＮＩＧ層５１１、５１２を形成する（図４Ｃ参照）。ＥＮＩＧ層は、図４ＣにＥＮＩＧ層５１１を例示したように、無電解ニケル鍍金層５１１ａと無電解金鍍金層５１１ｂの２重層で構成される。
【００１５】
第１鍍金レジスト５１０を除去し（図４Ｄ参照）、ワイヤーボンディング用パッド５０３、５０６を除いた部分に第２鍍金レジスト５１３を塗布してマスキングした後（図４Ｅ参照）、通常の電解ソフト金鍍金によって、ワイヤーボンディング用パッド５０３、５０６に、例えば電解ニケル鍍金層５１５ａと電解金鍍金層５１５ｂの２重層でなる電解ニッケル／金鍍金層５１４、５１５を形成する（図４Ｆ参照）。
【００１６】
第２鍍金レジスト５１３を除去し（図４Ｇ参照）、ＺＩＦコネクター用パッド５０７を除いた部分に第３鍍金レジスト５１６を塗布してマスキングした後（図４Ｈ参照）、通常のダイレクト電解金鍍金によって、ＺＩＦコネクター用パッド５０７に電解金鍍金層５１７を形成する（図４Ｉ参照）。第３鍍金レジスト５１６を除去して表面処理を完成する（図４Ｊ参照）。
【００１７】
前述したように、従来技術による半導体パッケージ用プリント基板の製造方法は２種又は３種金属の鍍金の際、少なくとも２回ないし３回のマスキング作業が要求され、マスキング液浸透による部分的な金鍍金不良が現れやすく、鍍金レジストの残渣による不良をもたらしやすい問題点がある。
【００１８】
一方、ワイヤーボンディング用パッドに無電解ソフト金鍍金を行って鍍金層を形成する場合には、リード線の問題は解決することができるが、ワイヤーボンディング特性が相対的に落ちる問題点がある。また、無電解ソフト金鍍金の特性上、ＳＭＤ実装の信頼性が不足であり、薬品維持費が２倍以上かかる問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
そこで、本発明者は前記のような問題点を解決するために広範囲な研究を繰り返えし行った結果、半導体パッケージ用プリント基板の表面処理作業の際、ワイヤーボンディング用パッドとＳＭＤ実装用パッドの両者にＥＮＩＧ鍍金を実施した後、電解金鍍金によって、ワイヤーボンディング用パッド及び／又はＺＩＦコネクター用パッドを含む、鍍金引入線が連結された一部分にだけ電解金鍍金層を形成することにより、マスキング作業を最小化すると同時に、各パッドに要求される諸般特性を満たすことができることを見つけ、本発明はこれに基礎して完成された。
【００２０】
したがって、本発明の目的は、半導体パッケージ用プリント基板の表面処理作業の際、マスキング作業を省略するか最小化した半導体パッケージ用プリント基板の製造方法を提供することである。
【００２１】
本発明の他の目的は、半導体パッケージ用プリント基板の最外層パッドにそれぞれ要求される特性を経済的で効率的な工程によって満たすことができる半導体パッケージ用プリント基板の製造方法を提供することである。
【課題を解決するための手段】
【００２２】
本発明の好ましい一実施形態による半導体パッケージ用プリント基板の製造方法は、（ａ）ワイヤーボンディング用パッドと表面実装部品（Surface Mount Device：ＳＭＤ）実装用パッドを含む、一定の回路パターンが形成されたパッケージ用プリント基板を提供するステップと、（ｂ）プリント基板のワイヤーボンディング用パッド及びＳＭＤ実装用パッドを除いた部分にソルダレジスト層を形成するステップと、（ｃ）無電解ニケル鍍金及び無電解金鍍金によって、ワイヤーボンディング用パッド及びＳＭＤ実装用パッドに無電解ニッケル・金鍍金（Electroless Nickel Immersion Gold：ＥＮＩＧ）層を形成するステップと、（ｄ）電解金鍍金によって、ＳＭＤ実装用パッドのＥＮＩＧ層のうち、鍍金引入線が連結された一部ＥＮＩＧ層とワイヤーボンディング用パッドのＥＮＩＧ層に電解金鍍金層を形成するステップとを含むことを特徴とする。
【００２３】
この方法において、ＥＮＩＧ層のうち、無電解金鍍金層と無電解ニケル鍍金層の厚さはそれぞれ０．０１〜０．１μｍ及び０．３〜１５μｍであることが好ましい。電解金鍍金層の厚さは、望ましくは０．１〜１．０μｍである。
【００２４】
本発明の他の好ましい実施形態による半導体パッケージ用プリント基板の製造方法は、（ａ）ワイヤーボンディング用パッド、ＳＭＤ実装用パッド及び無挿入力（zero insertion force：ＺＩＦ）コネクター用パッドを含む、一定の回路パターンが形成されたパッケージ用プリント基板を提供するステップと、（ｂ）プリント基板のワイヤーボンディング用パッド、ＳＭＤ実装用パッド及びＺＩＦコネクター用パッドを除いた部分にソルダレジスト層を形成するステップと、（ｃ）ワイヤーボンディング用パッドとＳＭＤ実装用パッドを除いた部分に鍍金レジストを塗布するステップと、（ｄ）無電解ニケル鍍金及び無電解金鍍金によって、ワイヤーボンディング用パッドとＳＭＤ実装用パッドにＥＮＩＧ層を形成するステップと、（ｅ）鍍金レジストを除去するステップと、（ｆ）電解金鍍金によって、ＳＭＤ実装用パッドのＥＮＩＧ層のうち、鍍金引入線が連結された一部ＥＮＩＧ層とワイヤーボンディング用パッドのＥＮＩＧ層及びＺＩＦコネクター用パッドに電解金鍍金層を形成するステップとを含むことを特徴とする。
【発明の効果】
【００２５】
本発明の半導体パッケージ用プリント基板の製造方法によれば、数回のマスキング作業による不良を最小化し、工程時間を短縮することができる。
【００２６】
また、表面処理過程で、通常２回又は３回実施されるマスキング作業をすべて省略するか１回に短縮させることで、工程を簡素化すると同時に実装信頼性を向上させることができる。
【００２７】
さらに、半導体パッケージ用プリント基板の最外層パッドにそれぞれ要求される諸般特性を経済的で効率的な工程によって満たすことができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を添付図面に基づいてより具体的に説明する。図１Ａ〜図１Ｃに本発明の好ましい第１実施形態による半導体パッケージ用プリント基板の製造方法を説明するための図面を概略的に示す。以下、図１を参考して説明する。
【００２９】
まず、当業界で広く知られた方法によって、樹脂基板１０１上にワイヤーボンディング用パッド１０２、１０５とＳＭＤ実装用パッド１０３、１０４を含む、一定の回路パターンが形成されたプリント基板１００を準備する。これら図面においては、説明の簡素化のために、基板の内層構造を省略して片面のみを例示したが、両面、片面、又は多層ＢＧＡ又はＭＬＢ基板など、特別に限定されず、いずれにも適用可能である。前記樹脂基板１０１としては、エポキシ系樹脂、フッ素系樹脂基板など、当業界に公知されたものであれば、特別に限定されず、いずれも使用可能である。回路パターンの材質としては、当業界で通常的に使用される伝導性金属であれば特別に限定されないが、銅を使用するのが典型的である。
【００３０】
このように準備したプリント基板１００において、当業界に公知された通常のソルダレジスト塗布、硬化及びオープニング方法によって、ワイヤーボンディング用パッド１０２、１０５とＳＭＤ実装用パッド１０３、１０４を除いた部分にソルダレジスト層１０６を形成する（図１Ａ参照）。ソルダレジストとしては、感光性材料を使用することが典型的である。
【００３１】
ついで、無電解ニケル鍍金及び無電解金鍍金によって、ワイヤーボンディング用パッド１０２、１０５とＳＭＤ実装用パッド１０３、１０４の両者に無電解ニッケル・金鍍金（ＥＮＩＧ：Electroless Nickel Immersion Gold）層１０７、１０８、１０９、１１０を形成する（図１Ｂ参照）。ＥＮＩＧ層は、図１ＢにＥＮＩＧ層１０９を拡大して例示したように、無電解ニケル鍍金層１０９ａと無電解金鍍金層１０９ｂの２重層で構成される。ＥＮＩＧ層のうち、無電解金鍍金層の厚さは約０．０１〜約０．１μｍであることが経済性対比効率性の面で適合する。また、ＥＮＩＧ層のうち、無電解ニケル鍍金層の厚さは経済性対比効率性の面で約０．３〜約１５μｍであることが好ましい。
【００３２】
ついで、電解金鍍金によって、ワイヤーボンディング用パッド１０２、１０５のＥＮＩＧ層１０７、１１０を含む、鍍金引入線が連結された一部パッド部分１０４のＥＮＩＧ層１０９に電解金鍍金層１１１、１１３、１１２を形成する（図１Ｃ参照）。すなわち、すべてのワイヤーボンディング用パッド１０２、１０５には電解鍍金のための鍍金引入線を連結し、ＳＭＤ実装用パッドには、場合に応じて、一部１０４にだけ鍍金引入線を連結して、この鍍金引入線を介して電解金鍍金を実施する。電解金鍍金は、通常、電解ソフト金鍍金と呼ばれる鍍金過程を行うことが好ましいが、ただし、Ｃｕ溶出がないから、ニケル鍍金過程は省略する。このように形成される電解金鍍金層１１１、１１２、１１３の厚さは約０．１〜約１．０μｍであることが経済性対比効率性の面で好ましい。
【００３３】
このように、ワイヤーボンディング用パッド１０２、１０５にはＥＮＩＧ層１０７、１１０と電解金鍍金層１１１、１１３を順次に形成し、ＳＭＤ実装用パッド１０３にはＥＮＩＧ層１０８のみ形成するか、又は一部の鍍金引入線が連結されたパッド１０４に限ってＥＮＩＧ層１０９と電解金鍍金層１１２を共に形成することにより、鍍金引入線を制限的に設計してＣＡＤ自由度を向上させることができる。また、従来、２回実施されるマスキング作業を省略することにより、工程時間を短縮させ、デザイン自由度を向上させるのみならず、マスキング作業の際に発生した各種不良現象を無くすことができる。さらに、ワイヤーボンディング用パッド単独で整列マーク（Align Mark）を形成することができる利点がある。
【００３４】
図２Ａ〜図２Ｅに本発明の好ましい第２実施形態による半導体パッケージ用プリント基板の製造方法を説明するための図面を概略的に示す。以下、図２を参考して説明する。
【００３５】
まず、当業界で広く知られた方法によって、ワイヤーボンディング用パッド３０３、３０６とＳＭＤ実装用パッド３０４、３０５及びＺＩＦコネクター用パッド３０７を含む、一定の回路パターンが形成されたプリント基板３００を準備する。ワイヤーボンディング用パッド３０３、３０６とＳＭＤ実装用パッド３０４、３０５は一般的に硬性（rigid）樹脂基板３０１上に形成され、ＺＩＦコネクター用パッド３０７はポリイミド（ＰＩ）系軟性（flexible）基板又はポリイミドカバーレイ３０２を介装して硬性樹脂基板３０１の内層に形成され、前記ＺＩＦコネクター用パッド３０７の間にはカバーレイ接着剤３０８が充填されて形成されることが一般的であるが、特にこれに限定されるものではない。
【００３６】
特に、これら図では、説明の簡素化のために、基板の内層構造を省略して断面のみを例示したが、両面、片面、又は多層ＢＧＡ又はＭＬＢ基板など、特別に限定されず、いずれにも適用可能である。樹脂基板３０１としては、エポキシ系樹脂、フッ素系樹脂基板など、当業界に公知されたものであれば、特別に限定されず、いずれも使用可能である。回路パターンの材質としては、当業界で通常的に使用される伝導性金属であれば、特別に限定されないが、銅を使用することが典型的である。
【００３７】
このように準備したプリント基板３００において、当業界に公知された通常のソルダレジスト塗布、硬化及びオープニング方法によって、ワイヤーボンディング用パッド３０３、３０６とＳＭＤ実装用パッド３０４、３０５及びＺＩＦコネクター用パッド３０７を除いた部分にソルダレジスト層３０９を形成する（図２Ａ参照）。ソルダレジストとしては感光性材料を使用することが典型的である。
【００３８】
ついで、ワイヤーボンディング用パッド３０３、３０６とＳＭＤ実装用パッド３０４、３０５を除いた部分に鍍金レジスト３１０を塗布してマスキングする（図２Ｂ参照）。鍍金レジスト３１０としては、ドライフィルム又は剥離性インクなどを一例として挙げることができるが、特にこれに限定されるものではない。
【００３９】
鍍金レジスト３１０を通じて露出したワイヤーボンディング用パッド３０３、３０６とＳＭＤ実装用パッド３０４、３０５に、通常の無電解ニッケル及び無電解金鍍金によって、ＥＮＩＧ層３１１、３１２、３１３、３１４を形成する（図２Ｃ参照）。ＥＮＩＧ層は、図２ＣにＥＮＩＧ層３１２を例示的に拡大して示したように、無電解ニケル鍍金層３１２ａと無電解金鍍金層３１２ｂの２重層で構成される。ＥＮＩＧ層のうち、無電解金鍍金層の厚さは約０．０１〜約０．１μｍであることが経済性対比効率性の面で適合する。また、ＥＮＩＧ層のうち、無電解ニケル鍍金層の厚さは経済性対比効率性の面で約０．３〜約１５μｍであることが好ましい。
【００４０】
ついで、鍍金レジスト３１０を除去し（図２Ｄ参照）、ダイレクト電解金鍍金によって、ワイヤーボンディング用パッド３０３、３０６のＥＮＩＧ層３１１、３１４とＺＩＦコネクター用パッド３０７を含む、鍍金引入線が連結された一部パッド３０５のＥＮＩＧ層３１３部分に電解金鍍金層３１５、３１７、３１８、３１６を形成する（図２Ｅ参照）。すなわち、すべてのワイヤーボンディング用パッド３０３、３０６とＺＩＦコネクター用パッド３０７には電解鍍金のための鍍金引入線を連結し、ＳＭＤ実装用パッドには、場合に応じて、一部３０５にだけ鍍金引入線を連結し、この鍍金引入線を通じて電解金鍍金を実施する。電解金鍍金は、通常、ダイレクト電解金鍍金と呼ばれる鍍金過程が行うことが好ましい。このように形成される電解金鍍金層３１５、３１６、３１７、３１８の厚さは約０．１〜約１．０μｍであることが経済性対比効率性の面で好ましい。
【００４１】
このように、１回のマスキング作業によって、ワイヤーボンディング用パッド３０３、３０６にはＥＮＩＧ層３１１、３１４及び電解金鍍金層３１５、３１７を形成し、ＳＭＤ実装用パッド３０４にはＥＮＩＧ層３１２のみ形成するか、あるいは一部鍍金引入線が連結されたパッド３０５に限ってＥＮＩＧ層３１３と電解金鍍金層３１６を共に形成し、ＺＩＦコネクター用パッド３０７には電解金鍍金層３１８のみを形成することにより、鍍金引入線を制限的に設計してＣＡＤ自由度を向上させることができる。また、従来、３回のマスキング作業を１回に短縮することにより、工程時間を短縮させ、デザイン自由度を向上させるのみならず、マスキング作業の際に発生した各種不良現象を最小化することができる。さらに、ワイヤーボンディング用パッド単独で整列マーク（Align Mark）を形成することができる利点がある。
【００４２】
前述したような本発明の半導体パッケージ用プリント基板の製造方法は、例えばカメラモジュール用イメージセンサーパッケージの一種であるＣＯＢ（Chip ON Board）及びＳＩＰ（System IN Package）基板などのＢＧＡ基板などに適用できるが、特にこれに限定されるものではない。
【００４３】
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは本発明を具体的に説明するためのものであり、本発明による半導体パッケージ用プリント基板の製造方法はこれに限定されず、本発明の技術的思想内で当該技術分野の通常の知識を持った者によってその変形や改良が可能であるのは自明である。
【産業上の利用可能性】
【００４４】
本発明は、半導体パッケージ用プリント基板の表面処理作業において、各パッドの鍍金の際、マスキング作業を最小化する半導体パッケージ用プリント基板の製造方法に適用可能である。
【図面の簡単な説明】
【００４５】
【図１Ａ】本発明の好ましい第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図１Ｂ】本発明の好ましい第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図１Ｃ】本発明の好ましい第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図２Ａ】本発明の好ましい第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図２Ｂ】本発明の好ましい第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図２Ｃ】本発明の好ましい第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図２Ｄ】本発明の好ましい第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図２Ｅ】本発明の好ましい第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図３Ａ】従来技術の第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図３Ｂ】従来技術の第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図３Ｃ】従来技術の第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図３Ｄ】従来技術の第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図３Ｅ】従来技術の第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図３Ｆ】従来技術の第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図３Ｇ】従来技術の第１実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ａ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ｂ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ｃ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ｄ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ｅ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ｆ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ｇ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ｈ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ｉ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【図４Ｊ】従来技術の第２実施形態による半導体パッケージ用プリント基板の製造工程の流れを説明する断面図である。
【符号の説明】
【００４６】
１００、３００：プリント基板
１０１、３０１：樹脂基板
３０２：ポリイミド
１０２、１０５、３０３、３０６：ワイヤーボンディング用パッド
１０３、１０４、３０４、３０５：ＳＭＤ実装用パッド
３０７：ＺＩＦコネクター用パッド
３０８：カバーレイ接着剤
１０６、３０９：ソルダレジスト層
３１０：鍍金レジスト
１０７、１０８、１０９、１１０、３１１、３１２、３１３、３１４：ＥＮＩＧ層
１１１、１１２、１１３、３１５、３１６、３１７、３１８：電解金鍍金層

【特許請求の範囲】
【請求項１】
（ａ）ワイヤーボンディング用パッドと表面実装部品実装用パッドを含む、一定の回路パターンが形成されたパッケージ用プリント基板を提供するステップと、
（ｂ）前記プリント基板のワイヤーボンディング用パッド及び表面実装部品実装用パッドを除いた部分にソルダレジスト層を形成するステップと、
（ｃ）無電解ニッケル鍍金及び無電解金鍍金によって、前記ワイヤーボンディング用パッド及び表面実装部品実装用パッドに無電解ニッケル・金鍍金層を形成するステップと、
（ｄ）電解金鍍金によって、前記表面実装部品実装用パッドの無電解ニッケル・金鍍金層のうち、鍍金引入線が連結された一部無電解ニッケル・金鍍金層とワイヤーボンディング用パッドの一部無電解ニッケル・金鍍金層に電解金鍍金層を形成するステップと
を含むことを特徴とする、半導体パッケージ用プリント基板の製造方法。
【請求項２】
前記無電解ニッケル・金鍍金層のうち、無電解金鍍金層の厚さは０．０１〜０．１μｍであることを特徴とする、請求項１に記載の半導体パッケージ用プリント基板の製造方法。
【請求項３】
前記無電解ニッケル・金鍍金層のうち、無電解ニケル鍍金層の厚さは０．３〜１５μｍであることを特徴とする、請求項１に記載の半導体パッケージ用プリント基板の製造方法。
【請求項４】
前記電解金鍍金層の厚さは０．１〜１．０μｍであることを特徴とする、請求項１に記載の半導体パッケージ用プリント基板の製造方法。
【請求項５】
（ａ）ワイヤーボンディング用パッド、表面実装部品実装用パッド及び無挿入力コネクター用パッドを含む、一定の回路パターンが形成されたパッケージ用プリント基板を提供するステップと、
（ｂ）前記プリント基板のワイヤーボンディング用パッド、表面実装部品実装用パッド及び無挿入力コネクター用パッドを除いた部分にソルダレジスト層を形成するステップと、
（ｃ）前記ワイヤーボンディング用パッドと表面実装部品実装用パッドを除いた部分に鍍金レジストを塗布するステップと、
（ｄ）無電解ニケル鍍金及び無電解金鍍金によって、前記ワイヤーボンディング用パッドと表面実装部品実装用パッドに無電解ニッケル・金鍍金層を形成するステップと、
（ｅ）前記鍍金レジストを除去するステップと、
（ｆ）電解金鍍金によって、前記表面実装部品実装用パッドの無電解ニッケル・金鍍金層のうち、鍍金引入線が連結された一部無電解ニッケル・金鍍金層と前記ワイヤーボンディング用パッドの無電解ニッケル・金鍍金層及び無挿入力コネクター用パッドに電解金鍍金層を形成するステップと
を含むことを特徴とする、半導体パッケージ用プリント基板の製造方法。
【請求項６】
前記無電解ニッケル・金鍍金層のうち、無電解金鍍金層の厚さは０．０１〜０．１μｍであることを特徴とする、請求項５に記載の半導体パッケージ用プリント基板の製造方法。
【請求項７】
前記無電解ニッケル・金鍍金層のうち、無電解ニケル鍍金層の厚さは０．３〜１５μｍであることを特徴とする、請求項５に記載の半導体パッケージ用プリント基板の製造方法。
【請求項８】
前記電解金鍍金層の厚さは０．１〜１．０μｍであることを特徴とする、請求項５に記載の半導体パッケージ用プリント基板の製造方法。

【図１Ａ】