半導体素子
【課題】界面準位を意図的に形成−消滅させることにより素子特性を制御した構成の、高性能なスイッチング素子やメモリ素子を提供する。
【解決手段】半導体素子１は、界面準位制御層５と、半導体層４と、ソース電極２と、ドレイン電極３と、ゲート電極７と、ゲート絶縁膜６と、基板８とを層状に積層してなり、界面準位制御層５の１側面にゲート絶縁膜６を設けて構成する。微小な外部からの入力信号（外場）をこの界面準位制御層５で受け、界面準位の形成−消滅を切り替えることにより増幅された出力信号として高感度に取り出す。
【解決手段】半導体素子１は、界面準位制御層５と、半導体層４と、ソース電極２と、ドレイン電極３と、ゲート電極７と、ゲート絶縁膜６と、基板８とを層状に積層してなり、界面準位制御層５の１側面にゲート絶縁膜６を設けて構成する。微小な外部からの入力信号（外場）をこの界面準位制御層５で受け、界面準位の形成−消滅を切り替えることにより増幅された出力信号として高感度に取り出す。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、界面準位制御層を有する半導体素子に関する。
【背景技術】
【０００２】
金属−絶縁体−半導体（ＭＩＳ）構造において、絶縁体／半導体界面に形成される界面準位は、素子の特性に強く影響を与えることが知られている。特に電界効果トランジスタ（ＦＥＴ）素子において、ゲート絶縁膜と伝導チャネルが形成される半導体層の界面に形成される界面準位は、閾値電圧Ｖｔｈや電界効果移動度μＦＥＴ等の重要なトランジスタパラメータに大きな影響を与える（非特許文献１参照）。ＦＥＴ素子のゲート絶縁膜等で一般的に用いられているＳｉＯ２の表面には電子をトラップするような界面準位が存在し、シランカップリング剤等をもちいてＳｉＯ２表面に自己組織化膜を形成させ、この界面準位を減少させることによりＦＥＴの特性が大幅に改善されることが報告されている（非特許文献２参照）。このように、今までの報告では、主に素子作成時に絶縁膜に表面処理を施し、界面準位を制御するという手法が用いられてきた。
【０００３】
【非特許文献１】S. Kobayashi, T. Nishikawa, T. Takenobu, S. Mori, T. Shimoda, T. Mitani, H. Shimotani, N. Yoshimoto, S. Ogawa, and Y. Iwasa, Nature Materials, 3 (2004) 317.
【非特許文献２】L. L. Chua, J. Zaumsell, J. F. Chang, E. C. −W. Ou, P. K. −H. Ho, H. Sirringhaus, and R. H. Friend, Nature, 434 (2005) 194.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
界面準位は素子特性に大きな影響を与えるが、これらは一般的に、素子作製時に意図せず形成されることが多いため、素子設計時の特性と異なる特性をもつ素子が作製されるという問題があった。
【０００５】
本発明は、これらの界面準位を意図的に形成−消滅させることにより素子特性を制御した構成の、高性能なスイッチング素子やメモリ素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明者らは、FET素子において、ゲート絶縁膜と半導体層の界面に、外場（光や磁場）により分子軌道やバンド構造が変化する材料を用いることにより、FET素子の上面や下面から外場を入射することにより界面準位の形成−消滅を制御することが可能となり、FET特性を外場により制御できることを見出し、本発明を成すに到った。
【０００７】
本発明は、上記目的を達成するために下記（１）〜（９）の解決手段を採用する。
（１） 本発明の半導体素子は、界面準位制御層と、半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜と、基板とを層状に積層してなり、界面準位制御層の１側面にゲート絶縁膜を設けて構成する。
（２） 界面準位制御層の他側面に半導体層を設ける。
（３） 界面準位制御層の他側面に半導体層、ソース電極、およびドレイン電極を設ける。
（４） 界面準位制御層を、外場により分子軌道のエネルギー準位が変化する物質、又は、バンド構造が変化する物質により形成された層とする。
（５） 界面準位制御層を、フォトクロミック材料により形成される層とし、メモリ性を持たせる。
（６） 界面準位制御層を、サーモクロミック材料により形成される層とし、メモリ性を持たせる。
（７） ゲート絶縁膜を、ゲート絶縁膜の材料にフォトクロミック材料を含有させたものとし、該ゲート絶縁膜に界面準位制御層の機能を持たせる。
（８） ゲート絶縁膜を、ゲート絶縁膜の材料にサーモクロミック材料を含有させたものとし、該ゲート絶縁膜に界面準位制御層の機能を持たせる。
（９）フォトクロミックの材料をジアリールエテン誘導体とする。
（１０） 半導体層を、有機半導体材料により形成される層とする。
（１１） 半導体層を、金属酸化物半導体材料により形成される層とする。
【発明の効果】
【０００８】
本発明の半導体素子は、界面準位制御層の導入により、微小な外部からの入力信号（外場）をこの界面準位制御層で受け、界面準位の形成−消滅を切り替えることにより増幅された出力信号（例えば、FET素子のドレイン‐ソース電流等）として高感度に取り出すことができる。また、本発明の半導体素子は、界面準位の形成−消滅の一方の状態をある一定時間保持できる材料を用いることにより、メモリ素子として機能させる。
【発明を実施するための最良の形態】
【０００９】
本発明の半導体素子はFET素子のゲート絶縁膜と半導体層の界面に界面準位制御層を導入したことを特徴とする。
【００１０】
（ 半導体素子の構成 ）
図１は、本願発明における半導体素子の断面を示す模式図である。図１（ａ）はトップコンタクトボトムゲートタイプ、図１（ｂ）はミドルコンタクトボトムゲートタイプ、図１（ｃ）はボトムコンタクトトップゲートタイプ、図１（ｄ）はミドルコンタクトトップゲートタイプを表す。
本発明の半導体素子は図１に示すように、界面準位制御層５と、半導体層４と、ソース電極２と、ドレイン電極３と、ゲート電極７と、ゲート絶縁膜６と、基板８とからなる。
図１（ａ）のトップコンタクトボトムゲートタイプは、基板８上にゲート電極７を設け、このゲート電極７を覆って基板上に平坦なゲート絶縁膜６を設け、ゲート絶縁膜６上に界面準位制御層５を設け、その界面準位制御層５上に半導体層４を設け、その半導体層４上に離間してソース電極２とドレイン電極３を形成する。
【００１１】
図１（ｂ）のミドルコンタクトボトムゲートタイプは、基板８上にゲート電極７を設け、このゲート電極７を覆って基板上に平坦なゲート絶縁膜６を設け、ゲート絶縁膜６上に界面準位制御層５を設け、その界面準位制御層５上に離間してソース電極２とドレイン電極３を形成し、ソース電極２とドレイン電極３を覆って界面準位制御層５上に半導体層４を設ける。
図１（ｃ）のボトムコンタクトトップゲートタイプは、基板８上にソース電極２とドレイン電極３を形成し、このソース電極２とドレイン電極３を覆って基板上に平坦な界面準位制御層５を設け、その界面準位制御層５上に半導体層４を設け、その半導体層４上に平坦なゲート絶縁膜６を設け、このゲート絶縁膜６上にゲート電極７を形成し、ゲート電極７の上面が露出するように先のゲート絶縁膜６上に更に平坦なゲート絶縁膜６を設ける。
【００１２】
図１（ｄ）のミドルコンタクトトップゲートタイプは、基板８上に界面準位制御層５を設け、この界面準位制御層５上に離間してソース電極２とドレイン電極３を形成し、これらソース電極２とドレイン電極３の間の先の界面準位制御層５上に両電極の上面が露出するように更に界面準位制御層５を設け、これら両電極と界面準位制御層５上に平坦に半導体層４を設け、その半導体層４上に平坦なゲート絶縁膜６を設け、ゲート電極７の上面が露出するように先のゲート絶縁膜６上に更に平坦なゲート絶縁膜６を設ける。
【００１３】
それぞれの部位の配置、構成する物質、作製方法を次に示す。
本発明の半導体素子の基本的な構造は図１に示すように、基板８上にパターニングされたゲート電極７を覆うようにゲート絶縁膜６が設けられ、ゲート絶縁膜６の上に界面準位制御層５、半導体層４、パターニングされたドレイン電極３−ソース電極２の順番に設けられた構造（トップコンタクトボトムゲート図１（ａ））、基板８上にパターニングされたゲート電極７を覆うようにゲート絶縁膜６が設けられ、ゲート絶縁膜６の上に界面準位制御層５、パターニングされたドレイン電極３−ソース電極２、半導体層４の順番に設けられた構造（ミドルコンタクトボトムゲート図１（ｂ））、基板８上にパターニングされたドレイン電極３−ソース電極２を覆うように半導体層４が設けられ、半導体層４の上に界面準位制御層５、ゲート絶縁膜６、パターニングされたゲート電極７の順番に設けられた構造（ボトムコンタクトトップゲート図１（ｃ））の基板８上に界面準位制御層５、パターニングされたドレイン電極３−ソース電極２、半導体層４、ゲート絶縁膜６、パターニングされたゲート電極７が順番に設けられた構造（ミドルコンタクトトップゲート図１（ｄ））の四種類である。基本的に上記四種類のうちどの構造をもちいても同様の素子特性を示す。
【００１４】
基板８としては、通常半導体素子に用いられるものであれば特に限定されず、いかなる材料の物を用いても良い。一般に好適に用いられる物としては、シリコン基板やガラス基板等が挙げられる。また、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリアリレート（ＰＡＲ）、ポリエーテルケトン（ＰＥＥＫ）等の材料のプラスチックフィルム基板、グリーンシート等のセラミックスフィルムなど、可撓性のあるフィルム基板等を用いることが出来る。基板の厚さは特に限定しないが、素子を安定に保持する強度を有する必要があることと、可撓性を必要とする場合があるため、１０μｍから１０００μｍの間の任意の値が好適に用いられる。
【００１５】
ゲート絶縁膜６に関しては、その材料は特に限定されるものではないが、好ましくはアクリル系樹脂、ポリカーボネート、ボリビニルブチラール、ポリスチレン、ポリイミド、ポリエステル、エポキシ系樹脂、導電性高分子材料、パリレン、シラザン系材料、シロキサン系材料等が用いられる。また、ゲート絶縁膜の厚さは、低電圧駆動を実現するために薄いほうが望ましいが、絶縁性を保つ程度の厚さが必要であるため、０．１μｍから１０μｍの間の任意の値が望ましい。
【００１６】
ゲート絶縁膜６の作製方法は、特に限定されないが、好ましくは、蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、プラズマ重合法、スパッタリング法、ディップコーティング法、スピンコート法、キャスティング法、印刷法、ディスペンシング法、ゾルゲル法等が用いられる。
ゲート電極７を構成する材料としては、その仕事関数はトランジスタの動作閾値電圧と半導体層４の仕事関数とに合わせて調節されるが、組み合わせは特に限定されるものではない。好ましくは、ドーピングされた酸化物半導体、ドーピングされた導電性高分子、金属、金属ペースト等が用いられる。
【００１７】
ゲート電極７の作製方法は、特に限定されないが、好ましくは、蒸着法、イオンプレーティング法、スパッタリング法、印刷法、ディスペンシング法等が用いられる。
ドレイン電極３及びソース電極２に関しては、半導体層４への効率の良い電荷注入を実現するために、それらドレイン電極３及びソース電極２の仕事関数は半導体層４の仕事関数に近いことが望ましい。また、出力電流を効率よく取り出すためにはドレイン電極３とソース電極２の電極間距離は小さいほうが望ましいが、短チャネル効果等の影響もあるため、１μｍから１０００μｍの間の任意の値が好ましい。
ドレイン電極３、ソース電極２の作製方法は、特に限定されないが、好ましくは、蒸着法、イオンプレーティング法、スパッタリング法、印刷法、ディスペンシング法等が用いられる。
【００１８】
半導体層４を構成する半導体としては、多結晶シリコン、アモルファスシリコン、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、ＩＧＺＯ(インジウム−ガリウム−亜鉛酸化物)、有機半導体等が好ましい。
優れた特性を示す有機半導体としては、好ましくは、以下（１）〜（８）に示されるものが用いられる。
（１） アントラセン、テトラセン、ペンタセン、またはその末端が置換されたこれらの誘導体、
（２） α−セクシチオフェン、
（３） ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）およびその末端が置換された誘導体、
（４） ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）およびその末端が置換された誘導体、
（５） 銅フタロシアニン及びその末端がフッ素などで置換された誘導体、
（６） 中心金属がニッケル、酸化チタン、フッ素化アルミニウム等のフタロシアニン系材料、
（７） フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体、
（８） ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。
【００１９】
半導体層４の作製方法は、特に限定されないが、好ましくは、蒸着法、ＭＢＥ（分子線エピタキシー）法、ＣＶＤ法、スパッタリング法、ディップコーティング法、スピンコート法、キャスティング法、印刷法、ディスペンシング法、ゾルゲル法等が用いられる。
【００２０】
界面準位制御層５に用いられる物質としては、外場により分子軌道やバンド構造が変化する物質であれば特に限定されないが、好ましくは、光異性化分子（フォトクロミック分子）、熱異性化分子（サーモクロミック分子）が用いられる。フォトクロミック分子の代表的なものは、アゾ誘導体、スピロピラン誘導体、サリチリデンアニリン誘導体、チオインジゴ誘導体、フルギド誘導体、ジアリールエテン誘導体、ビオロゲン誘導体、ジヒドロピレン誘導体、ビス（トリフェニルイミダゾリル）誘導体、チオニン誘導体、または、これらを高分子系バインダーに分散したもの等がある。
【００２１】
サーモクロミック分子の代表的なものは、エチレンジアミン誘導体錯体、サーモトロピック液晶材料、サリチリデンアニリン誘導体、アゾ誘導体、ジアリールエテン誘導体、または、これらを高分子系バインダーに分散したもの等である。
界面準位制御層５の作製方法は、特に限定されないが、好ましくは、蒸着法、ＭＢＥ（分子線エピタキシー）法、ＣＶＤ法、スパッタリング法、ディップコーティング法、スピンコート法、キャスティング法、印刷法、ディスペンシング法等が用いられる。
【００２２】
（ 動作形態と動作原理 ）
本発明の半導体素子１に用いられる界面準位制御層５を構成する物質は、熱・光等の外場の入力により最高被占準位（ＨＯＭＯ）、最低空準位（ＬＵＭＯ）等の分子軌道や、価電子帯（ＶＢ）や伝導帯（ＣＢ）等のバンド準位が可逆的に変化する。ここでは、ｐ型の半導体層４を用いた半導体素子（ＦＥＴ）に界面準位制御層５を導入した場合について説明する。なお、ＨＯＭＯ準位（Highest Occupied Molecular Orbital:最高被占軌道）は電子によって占有されている分子軌道のうち最もエネルギーの高い準位、ＬＵＭＯ準位（Lowest Unoccupied Molecular Orbital：最低空軌道）は電子によって占有されていない軌道のうち最もエネルギーの低いものをいう。
【００２３】
図２は、本願発明の半導体素子の外場を切り替えた状態における動作原理を示す模式図である。図２（ａ）はエネルギー障壁がある状態１に外場を切り替えた状態を示し、下側の図は素子構造を表し、上側の図はエネルギー状態を表す。図２（ｂ）はエネルギー障壁がない状態２に外場を切り替えた状態を示し、下側の図は素子構造を表し、上側の図はエネルギー状態を表す。
図２（ａ）に示す状態１では、半導体層４に隣接する界面準位制御層５に用いられる物質のＨＯＭＯ準位もしくはＶＢは半導体層のＶＢより低い位置になるため、ホールに対するエネルギー障壁が形成される。故に、ゲート電極７に負電圧を印加したときに、ホールは半導体層４／界面準位制御層５の界面に蓄積されるため、伝導チャネルは半導体層４内に形成される。
【００２４】
一方、図２（ｂ）に示す状態２では、半導体層４に隣接する界面準位制御層５に用いられる物質のＨＯＭＯ準位もしくはＶＢが半導体層のＶＢと近い位置になるため、ホールに対するエネルギー障壁は形成されず、負のゲート電圧印加時には半導体層４／界面準位制御層５の界面で半導体層４から界面準位制御層５へホールが注入される。
界面準位制御層５を形成する物質は、半導体層４を形成する物質と比較して、電荷移動度が非常に小さいため、注入された電荷はドレイン電圧に沿って移動することは無く、界面準位制御層５内にトラップされた状態となる。
故に、状態２においてゲート電圧印加時のオン電流が状態１のオン電流と比較して低くなる。
【００２５】
状態１と状態２は外場の入力により可逆的に変化させることができるため、外場によりＦＥＴ素子のオン電流をスイッチすることができる。
また、状態１や状態２は次の外場の入力があって切り替えられるまで保持されるため、オン電流が高い状態と低い状態をそれぞれ保持するというメモリ素子として利用することもできる。
界面準位制御層５を構成する物質の代表的なものとしてフォトクロミック材料が挙げられる。フォトクロミック材料は、一般的に、異なる波長の光の入力に対して色が可逆的に変化する分子である。色が変化するということは、分子自身の吸収スペクトルの変化に対応することを意味する。つまり、光の入力に対して分子のＨＯＭＯ準位、ＬＵＭＯ準位がそれぞれ変化して、準位間の遷移エネルギー差が変化するということであるから、この性質を界面準位制御に利用することができる。
【実施例】
【００２６】
図３に本発明を用いて構成したＦＥＴの代表的な構造を示す。
図３のＦＥＴは、基板８上にゲート電極７を設け、このゲート電極７を覆って基板上に平坦なゲート絶縁膜６を設け、ゲート絶縁膜６上にフォトクロミック層５を設け、そのフォトクロミック層５上に半導体層４を設け、その半導体層４上に離間してソース電極２とドレイン電極３を形成する。
透明ゲート電極としてガラス上にパターニングされたＩＴＯ（シート抵抗約１０Ω）、ゲート絶縁膜として、下記化１の構造式を有するポリメチルメタクリレートＰＭＭＡ（膜厚８００ｎｍ、スピンコート）、
【００２７】
【化１】
【００２８】
フォトクロミック層（界面準位制御層）として、蒸着した下記化２の構造式を有するＤＡＥ（１,２‐Ｂｉｓ(２,４‐ｄｉｍｅｔｈｙｌ‐５‐ｐｈｅｎｙｌ‐３‐ｔｈｉｅｎｙｌ) ｐｅｒｆｌｕｏｒｏｃｙｃｌｏｐｅｎｔｅｎｅ（東京化成製、膜厚85nm））、
【化２】
【００２９】
半導体層として、蒸着した下記化３の構造式を有するペンタセンＰｅｎｔａｃｅｎｅ（ナード研究所製、３回昇華精製品、膜厚５０ｎｍ）、
【化３】
ドレイン−ソース電極として蒸着したＡｕ（膜厚５０ｎｍ、Ｌ：２０μｍ、Ｗ：５ｍｍ）をそれぞれ用いた。
【００３０】
光異性化の際のＦＥＴ素子に対する光照射は、ＩＴＯ電極側から、光源として高圧水銀ランプ（マリオネットワーク社製ＨＬＲ１００Ｔ‐２、ＨＢ１００Ａ‐１ １７０ｍＷ／ｃｍ２）、シャープカットフィルター（可視光照射時:λ＜５２０ｎｍ、ＵＶ光照射時:λ＜３４０ｎｍ）をもちいて3分間行った。ＦＥＴ素子のトランジスタ特性の測定は、ドレイン−ソース用とゲート−ソース用の2台のソースメータ（Ｋｅｉｔｈｌｅｙ Ｉｎｓｔｒｕｍｅｎｔｓ社製６４３０型）を用いて真空下、室温にて行った。
図４にＤＡＥ層を持つＦＥＴ素子の出力特性と、図５にＩＤＳ１／２‐Ｖｇプロットを示す。
図４（ａ）は、ＶＧＳ（ゲート−ソース電圧）が＋８１ｖ〜−８１ｖの間の値をとる閉環体特性であり、横軸がドレイン−ソース電圧ＶＤＳ（単位Ｖ（ボルト））、縦軸がドレイン−ソース電流ＩＤＳ（単位Ｉ（アンペア））である。
図４（ｂ）は、ＶＧＳ（ゲート−ソース電圧）が＋８１ｖ〜−８１ｖの間の値をとる開環体特性であり、横軸がドレイン−ソース電圧ＶＤＳ（単位Ｖ（ボルト））、縦軸がドレイン−ソース電流ＩＤＳ（単位Ｉ（アンペア））である。
図４（ａ）の閉環体の特性を下記表１に示す。
【００３１】
【表１】
【００３２】
図４（ｂ）の閉環体の特性を下記表１に示す。
【表２】
【００３３】
図５は光異性化時のトランジスタ特性の変化を示す。
図５（ａ）は一回目の光異性化時のトランジスタ特性の変化、（ｂ）は二回目の光異性化時のトランジスタ特性の変化を示している。横軸はＶＧＳ（ゲート−ソース電圧（単位Ｖ（ボルト））、縦軸はドレイン−ソース電流ＩＤＳの絶対値の０．５乗（単位Ｉ（アンペア）の０．５乗）である。
図５中の記号、
◇は、閉環体の特性ａ１として、ＶＧＳを「＋」から「−」へ掃引した場合、
□は、閉環体の特性ｂ１として、ＶＧＳを「−」から「＋」へ掃引した場合、
△は、開環体の特性ｃ１として、ＶＧＳを「＋」から「−」へ掃引した場合、
○は、開環体の特性ｄ１として、ＶＧＳを「−」から「＋」へ掃引した場合、
を示す特性である。
【００３４】
図５（ａ）に示されるように、閉環体の特性ａ１と閉環体の特性ｂ１は直線ｅに沿った傾き領域でほとんど重なる特性を有する。直線ｅの傾きはおおよそ１．８７Ｅ−５（Ａ／Ｖ）となる。同じく、開環体の特性ｃ１と開環体の特性ｄ１は直線ｆに沿った傾き領域でほとんど重なる特性を有する。直線ｆの傾きはおおよそ３．４７Ｅ−５（Ａ／Ｖ）となる。
また、図５（ｂ）に示されるように、閉環体の特性ａ２と閉環体の特性ｂ２は直線ｇに沿った傾き領域でほとんど重なる特性を有する。直線ｇの傾きはおおよそ１．７１Ｅ−５（Ａ／Ｖ）となる。同じく、開環体の特性ｃ２と開環体の特性ｄ２は直線ｈに沿った傾き領域でほとんど重なる特性を有する。直線ｈの傾きはおおよそ３．２０Ｅ−５（Ａ／Ｖ）となる。
【００３５】
図５（ａ）のトランジスタ特性を下記表３に示す。
【表３】
【００３６】
図５（ｂ）のトランジスタ特性を下記表４に示す。
【表４】
【００３７】
図４および図５から、閉環体と開環体の異性化により電界効果移動度μFET、閾値電圧Vthともに変化する。また、二回目の光異性化時においても一回目と同傾向の特性が観察されるため、このトランジスタ特性の変化が可逆的なものであることが示唆された。
下記表５に示すように開環体と閉環体のμFETを比較すると、開環体のμFETの方が高くなっている。
【００３８】
【表５】
【００３９】
この結果について次のように考察した。
図６は、ＤＡＥとＰｅｎｔａｃｅｎｅに関するサイクリックボルタンメトリーのグラフである。図６（ａ）は、閉環体と開環体のポテンシャル−電流特性であり、横軸がＡｇ／ＡｇＣｌ電極を用いたときのポテンシャル（ｖ）、縦軸が単位面積（ｃｍ２）あたりの電流値を表す。図６（ｂ）は、ペンタセンのポテンシャル−電流特性であり、横軸がＡｇ／ＡｇＣｌ電極を用いたときのポテンシャル（ｖ）、縦軸が単位面積（ｃｍ２）あたりの電流値を表す。
図６（ａ）中の記号◇は開環体の特性を表し、図６（ａ）中の記号□は閉環体の特性を表す。図６（ａ）中の矢印ｊはオンセットポテンシャルが０．７２ｖのときの閉環体の特性を表し、図６（ａ）中の矢印ｋはオンセットポテンシャルが１．５ｖのときの開環体の特性を表す。図６（ａ）の開環体の特性と閉環体の特性はほとんど重なる傾向を有する。
図６（ｂ）中の記号◇はペンタセンの特性を表し、図６（ｂ）中の矢印ｍはオンセットポテンシャルが０．８ｖのときのペンタセンの特性を表す。
図６（ａ）のサイクリックボルタンメトリーの数値を下記表６に示す。
【００４０】
【表６】
【００４１】
図６（ｂ）のサイクリックボルタンメトリーの数値を下記表７に示す。
【表７】
【００４２】
図６のサイクリックボルタンメトリーの結果より読み取られたオンセットポテンシャルから下記数１の式を用いてＨＯＭＯ準位を計算した。
【数１】
【００４３】
ＬＵＭＯ準位は図７に示す吸収スペクトルの吸収端波長を読み取り下記数２および数３を用いて求めた。
図７は、ＤＡＥの開環体、閉環体、及びＰｅｎｔａｃｅｎｅの吸収スペクトルである。
横軸が波長（単位ｎｍ）、縦軸が吸光度（吸光度＝ｌｏｇ１０（入射光強度／透過光強度））（単位無次元）。図７中、矢印ｎは開環体における吸収端の波長４２５ｎｍの特性、矢印ｐは閉環体における吸収端の波長７００ｎｍの特性、矢印ｑはペンタセンにおける吸収端の波長７５０ｎｍの特性を示す。
図７の吸収スペクトルの数値を下記表８に示す。
【００４４】
【表８】
【００４５】
【数２】
【数３】
【００４６】
結果として得られたＨＯＭＯ準位は開環体で６．３ｅＶ、閉環体で５．５ｅＶ、ＬＵＭＯ準位は開環体で３．４ｅＶ、開環体で３．７ｅＶ、ＰｅｎｔａｃｅｎｅのＨＯＭＯ準位は５．６ｅＶ、ＬＵＭＯ準位は４．０ｅＶとなった。それぞれの準位の位置関係を図示したものが図８となる。
図８は、ＤＡＥとＰｅｎｔａｃｅｎｅに関して算出された分子軌道のエネルギー準位図である。
【００４７】
図８の右側は閉環体特性を表し、図８の左側は開環体特性を表す。
開環体のＤＡＥのＨＯＭＯ準位とＰｅｎｔａｃｅｎｅのＨＯＭＯ準位は大きな差があるため、これがホールの注入障壁となり、ゲート電圧印加時にＤＡＥ／Ｐｅｎｔａｃｅｎｅ界面にホールが蓄積される。また、ＤＡＥ／Ｐｅｎｔａｃｅｎｅ界面をホールが移動するときＤＡＥのＨＯＭＯ準位にホールがトラップされる確率は低い。それに対して、閉環体のＤＡＥのＨＯＭＯ準位はＰｅｎｔａｃｅｎｅのＨＯＭＯ準位より高いレベルになるため、ゲート電圧印加時にホールはＤＡＥ内に注入されてしまう。またＤＡＥ／Ｐｅｎｔａｃｅｎｅ界面をホールが移動するときＤＡＥのＨＯＭＯ準位にホールがトラップされる確率がたかくなる。ＤＡＥ単独の蒸着膜ではＦＥＴとして動作しないことが確認されているため、ＤＡＥのホール移動度は非常に低いと考えられるため、ＤＡＥ内にトラップされた電荷がＤＡＥ内を移動することは無い。
【図面の簡単な説明】
【００４８】
【図１】本発明における半導体素子の断面を示す模式図である。
【図２】本発明における半導体素子の動作原理を示す模式図である。
【図３】本発明の実施例で用いた半導体素子の構造を示す断面図と用いた材料の構造式である。
【図４】本発明に係るＤＡＥを光異性化させたときのＦＥＴの出力特性を示したグラフである。
【図５】本発明に係るＤＡＥを光異性化させたときのＦＥＴの伝達特性を示したグラフである。
【図６】本発明に係るＤＡＥとＰｅｎｔａｃｅｎｅに関するサイクリックボルタンメトリーのグラフである。
【図７】本発明に係るＤＡＥの開環体、閉環体、及びＰｅｎｔａｃｅｎｅの吸収スペクトルである。
【図８】本発明に係るＤＡＥとＰｅｎｔａｃｅｎｅに関して算出された分子軌道のエネルギー準位図である。
【符号の説明】
【００４９】
１ 半導体素子
２ ソース電極
３ ドレイン電極
４ 半導体層
５ 界面準位制御層
６ ゲート絶縁層
７ ゲート電極
８ 基板
【技術分野】
【０００１】
本発明は、界面準位制御層を有する半導体素子に関する。
【背景技術】
【０００２】
金属−絶縁体−半導体（ＭＩＳ）構造において、絶縁体／半導体界面に形成される界面準位は、素子の特性に強く影響を与えることが知られている。特に電界効果トランジスタ（ＦＥＴ）素子において、ゲート絶縁膜と伝導チャネルが形成される半導体層の界面に形成される界面準位は、閾値電圧Ｖｔｈや電界効果移動度μＦＥＴ等の重要なトランジスタパラメータに大きな影響を与える（非特許文献１参照）。ＦＥＴ素子のゲート絶縁膜等で一般的に用いられているＳｉＯ２の表面には電子をトラップするような界面準位が存在し、シランカップリング剤等をもちいてＳｉＯ２表面に自己組織化膜を形成させ、この界面準位を減少させることによりＦＥＴの特性が大幅に改善されることが報告されている（非特許文献２参照）。このように、今までの報告では、主に素子作成時に絶縁膜に表面処理を施し、界面準位を制御するという手法が用いられてきた。
【０００３】
【非特許文献１】S. Kobayashi, T. Nishikawa, T. Takenobu, S. Mori, T. Shimoda, T. Mitani, H. Shimotani, N. Yoshimoto, S. Ogawa, and Y. Iwasa, Nature Materials, 3 (2004) 317.
【非特許文献２】L. L. Chua, J. Zaumsell, J. F. Chang, E. C. −W. Ou, P. K. −H. Ho, H. Sirringhaus, and R. H. Friend, Nature, 434 (2005) 194.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
界面準位は素子特性に大きな影響を与えるが、これらは一般的に、素子作製時に意図せず形成されることが多いため、素子設計時の特性と異なる特性をもつ素子が作製されるという問題があった。
【０００５】
本発明は、これらの界面準位を意図的に形成−消滅させることにより素子特性を制御した構成の、高性能なスイッチング素子やメモリ素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明者らは、FET素子において、ゲート絶縁膜と半導体層の界面に、外場（光や磁場）により分子軌道やバンド構造が変化する材料を用いることにより、FET素子の上面や下面から外場を入射することにより界面準位の形成−消滅を制御することが可能となり、FET特性を外場により制御できることを見出し、本発明を成すに到った。
【０００７】
本発明は、上記目的を達成するために下記（１）〜（９）の解決手段を採用する。
（１） 本発明の半導体素子は、界面準位制御層と、半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜と、基板とを層状に積層してなり、界面準位制御層の１側面にゲート絶縁膜を設けて構成する。
（２） 界面準位制御層の他側面に半導体層を設ける。
（３） 界面準位制御層の他側面に半導体層、ソース電極、およびドレイン電極を設ける。
（４） 界面準位制御層を、外場により分子軌道のエネルギー準位が変化する物質、又は、バンド構造が変化する物質により形成された層とする。
（５） 界面準位制御層を、フォトクロミック材料により形成される層とし、メモリ性を持たせる。
（６） 界面準位制御層を、サーモクロミック材料により形成される層とし、メモリ性を持たせる。
（７） ゲート絶縁膜を、ゲート絶縁膜の材料にフォトクロミック材料を含有させたものとし、該ゲート絶縁膜に界面準位制御層の機能を持たせる。
（８） ゲート絶縁膜を、ゲート絶縁膜の材料にサーモクロミック材料を含有させたものとし、該ゲート絶縁膜に界面準位制御層の機能を持たせる。
（９）フォトクロミックの材料をジアリールエテン誘導体とする。
（１０） 半導体層を、有機半導体材料により形成される層とする。
（１１） 半導体層を、金属酸化物半導体材料により形成される層とする。
【発明の効果】
【０００８】
本発明の半導体素子は、界面準位制御層の導入により、微小な外部からの入力信号（外場）をこの界面準位制御層で受け、界面準位の形成−消滅を切り替えることにより増幅された出力信号（例えば、FET素子のドレイン‐ソース電流等）として高感度に取り出すことができる。また、本発明の半導体素子は、界面準位の形成−消滅の一方の状態をある一定時間保持できる材料を用いることにより、メモリ素子として機能させる。
【発明を実施するための最良の形態】
【０００９】
本発明の半導体素子はFET素子のゲート絶縁膜と半導体層の界面に界面準位制御層を導入したことを特徴とする。
【００１０】
（ 半導体素子の構成 ）
図１は、本願発明における半導体素子の断面を示す模式図である。図１（ａ）はトップコンタクトボトムゲートタイプ、図１（ｂ）はミドルコンタクトボトムゲートタイプ、図１（ｃ）はボトムコンタクトトップゲートタイプ、図１（ｄ）はミドルコンタクトトップゲートタイプを表す。
本発明の半導体素子は図１に示すように、界面準位制御層５と、半導体層４と、ソース電極２と、ドレイン電極３と、ゲート電極７と、ゲート絶縁膜６と、基板８とからなる。
図１（ａ）のトップコンタクトボトムゲートタイプは、基板８上にゲート電極７を設け、このゲート電極７を覆って基板上に平坦なゲート絶縁膜６を設け、ゲート絶縁膜６上に界面準位制御層５を設け、その界面準位制御層５上に半導体層４を設け、その半導体層４上に離間してソース電極２とドレイン電極３を形成する。
【００１１】
図１（ｂ）のミドルコンタクトボトムゲートタイプは、基板８上にゲート電極７を設け、このゲート電極７を覆って基板上に平坦なゲート絶縁膜６を設け、ゲート絶縁膜６上に界面準位制御層５を設け、その界面準位制御層５上に離間してソース電極２とドレイン電極３を形成し、ソース電極２とドレイン電極３を覆って界面準位制御層５上に半導体層４を設ける。
図１（ｃ）のボトムコンタクトトップゲートタイプは、基板８上にソース電極２とドレイン電極３を形成し、このソース電極２とドレイン電極３を覆って基板上に平坦な界面準位制御層５を設け、その界面準位制御層５上に半導体層４を設け、その半導体層４上に平坦なゲート絶縁膜６を設け、このゲート絶縁膜６上にゲート電極７を形成し、ゲート電極７の上面が露出するように先のゲート絶縁膜６上に更に平坦なゲート絶縁膜６を設ける。
【００１２】
図１（ｄ）のミドルコンタクトトップゲートタイプは、基板８上に界面準位制御層５を設け、この界面準位制御層５上に離間してソース電極２とドレイン電極３を形成し、これらソース電極２とドレイン電極３の間の先の界面準位制御層５上に両電極の上面が露出するように更に界面準位制御層５を設け、これら両電極と界面準位制御層５上に平坦に半導体層４を設け、その半導体層４上に平坦なゲート絶縁膜６を設け、ゲート電極７の上面が露出するように先のゲート絶縁膜６上に更に平坦なゲート絶縁膜６を設ける。
【００１３】
それぞれの部位の配置、構成する物質、作製方法を次に示す。
本発明の半導体素子の基本的な構造は図１に示すように、基板８上にパターニングされたゲート電極７を覆うようにゲート絶縁膜６が設けられ、ゲート絶縁膜６の上に界面準位制御層５、半導体層４、パターニングされたドレイン電極３−ソース電極２の順番に設けられた構造（トップコンタクトボトムゲート図１（ａ））、基板８上にパターニングされたゲート電極７を覆うようにゲート絶縁膜６が設けられ、ゲート絶縁膜６の上に界面準位制御層５、パターニングされたドレイン電極３−ソース電極２、半導体層４の順番に設けられた構造（ミドルコンタクトボトムゲート図１（ｂ））、基板８上にパターニングされたドレイン電極３−ソース電極２を覆うように半導体層４が設けられ、半導体層４の上に界面準位制御層５、ゲート絶縁膜６、パターニングされたゲート電極７の順番に設けられた構造（ボトムコンタクトトップゲート図１（ｃ））の基板８上に界面準位制御層５、パターニングされたドレイン電極３−ソース電極２、半導体層４、ゲート絶縁膜６、パターニングされたゲート電極７が順番に設けられた構造（ミドルコンタクトトップゲート図１（ｄ））の四種類である。基本的に上記四種類のうちどの構造をもちいても同様の素子特性を示す。
【００１４】
基板８としては、通常半導体素子に用いられるものであれば特に限定されず、いかなる材料の物を用いても良い。一般に好適に用いられる物としては、シリコン基板やガラス基板等が挙げられる。また、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリアリレート（ＰＡＲ）、ポリエーテルケトン（ＰＥＥＫ）等の材料のプラスチックフィルム基板、グリーンシート等のセラミックスフィルムなど、可撓性のあるフィルム基板等を用いることが出来る。基板の厚さは特に限定しないが、素子を安定に保持する強度を有する必要があることと、可撓性を必要とする場合があるため、１０μｍから１０００μｍの間の任意の値が好適に用いられる。
【００１５】
ゲート絶縁膜６に関しては、その材料は特に限定されるものではないが、好ましくはアクリル系樹脂、ポリカーボネート、ボリビニルブチラール、ポリスチレン、ポリイミド、ポリエステル、エポキシ系樹脂、導電性高分子材料、パリレン、シラザン系材料、シロキサン系材料等が用いられる。また、ゲート絶縁膜の厚さは、低電圧駆動を実現するために薄いほうが望ましいが、絶縁性を保つ程度の厚さが必要であるため、０．１μｍから１０μｍの間の任意の値が望ましい。
【００１６】
ゲート絶縁膜６の作製方法は、特に限定されないが、好ましくは、蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、プラズマ重合法、スパッタリング法、ディップコーティング法、スピンコート法、キャスティング法、印刷法、ディスペンシング法、ゾルゲル法等が用いられる。
ゲート電極７を構成する材料としては、その仕事関数はトランジスタの動作閾値電圧と半導体層４の仕事関数とに合わせて調節されるが、組み合わせは特に限定されるものではない。好ましくは、ドーピングされた酸化物半導体、ドーピングされた導電性高分子、金属、金属ペースト等が用いられる。
【００１７】
ゲート電極７の作製方法は、特に限定されないが、好ましくは、蒸着法、イオンプレーティング法、スパッタリング法、印刷法、ディスペンシング法等が用いられる。
ドレイン電極３及びソース電極２に関しては、半導体層４への効率の良い電荷注入を実現するために、それらドレイン電極３及びソース電極２の仕事関数は半導体層４の仕事関数に近いことが望ましい。また、出力電流を効率よく取り出すためにはドレイン電極３とソース電極２の電極間距離は小さいほうが望ましいが、短チャネル効果等の影響もあるため、１μｍから１０００μｍの間の任意の値が好ましい。
ドレイン電極３、ソース電極２の作製方法は、特に限定されないが、好ましくは、蒸着法、イオンプレーティング法、スパッタリング法、印刷法、ディスペンシング法等が用いられる。
【００１８】
半導体層４を構成する半導体としては、多結晶シリコン、アモルファスシリコン、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、ＩＧＺＯ(インジウム−ガリウム−亜鉛酸化物)、有機半導体等が好ましい。
優れた特性を示す有機半導体としては、好ましくは、以下（１）〜（８）に示されるものが用いられる。
（１） アントラセン、テトラセン、ペンタセン、またはその末端が置換されたこれらの誘導体、
（２） α−セクシチオフェン、
（３） ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）およびその末端が置換された誘導体、
（４） ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）およびその末端が置換された誘導体、
（５） 銅フタロシアニン及びその末端がフッ素などで置換された誘導体、
（６） 中心金属がニッケル、酸化チタン、フッ素化アルミニウム等のフタロシアニン系材料、
（７） フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体、
（８） ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。
【００１９】
半導体層４の作製方法は、特に限定されないが、好ましくは、蒸着法、ＭＢＥ（分子線エピタキシー）法、ＣＶＤ法、スパッタリング法、ディップコーティング法、スピンコート法、キャスティング法、印刷法、ディスペンシング法、ゾルゲル法等が用いられる。
【００２０】
界面準位制御層５に用いられる物質としては、外場により分子軌道やバンド構造が変化する物質であれば特に限定されないが、好ましくは、光異性化分子（フォトクロミック分子）、熱異性化分子（サーモクロミック分子）が用いられる。フォトクロミック分子の代表的なものは、アゾ誘導体、スピロピラン誘導体、サリチリデンアニリン誘導体、チオインジゴ誘導体、フルギド誘導体、ジアリールエテン誘導体、ビオロゲン誘導体、ジヒドロピレン誘導体、ビス（トリフェニルイミダゾリル）誘導体、チオニン誘導体、または、これらを高分子系バインダーに分散したもの等がある。
【００２１】
サーモクロミック分子の代表的なものは、エチレンジアミン誘導体錯体、サーモトロピック液晶材料、サリチリデンアニリン誘導体、アゾ誘導体、ジアリールエテン誘導体、または、これらを高分子系バインダーに分散したもの等である。
界面準位制御層５の作製方法は、特に限定されないが、好ましくは、蒸着法、ＭＢＥ（分子線エピタキシー）法、ＣＶＤ法、スパッタリング法、ディップコーティング法、スピンコート法、キャスティング法、印刷法、ディスペンシング法等が用いられる。
【００２２】
（ 動作形態と動作原理 ）
本発明の半導体素子１に用いられる界面準位制御層５を構成する物質は、熱・光等の外場の入力により最高被占準位（ＨＯＭＯ）、最低空準位（ＬＵＭＯ）等の分子軌道や、価電子帯（ＶＢ）や伝導帯（ＣＢ）等のバンド準位が可逆的に変化する。ここでは、ｐ型の半導体層４を用いた半導体素子（ＦＥＴ）に界面準位制御層５を導入した場合について説明する。なお、ＨＯＭＯ準位（Highest Occupied Molecular Orbital:最高被占軌道）は電子によって占有されている分子軌道のうち最もエネルギーの高い準位、ＬＵＭＯ準位（Lowest Unoccupied Molecular Orbital：最低空軌道）は電子によって占有されていない軌道のうち最もエネルギーの低いものをいう。
【００２３】
図２は、本願発明の半導体素子の外場を切り替えた状態における動作原理を示す模式図である。図２（ａ）はエネルギー障壁がある状態１に外場を切り替えた状態を示し、下側の図は素子構造を表し、上側の図はエネルギー状態を表す。図２（ｂ）はエネルギー障壁がない状態２に外場を切り替えた状態を示し、下側の図は素子構造を表し、上側の図はエネルギー状態を表す。
図２（ａ）に示す状態１では、半導体層４に隣接する界面準位制御層５に用いられる物質のＨＯＭＯ準位もしくはＶＢは半導体層のＶＢより低い位置になるため、ホールに対するエネルギー障壁が形成される。故に、ゲート電極７に負電圧を印加したときに、ホールは半導体層４／界面準位制御層５の界面に蓄積されるため、伝導チャネルは半導体層４内に形成される。
【００２４】
一方、図２（ｂ）に示す状態２では、半導体層４に隣接する界面準位制御層５に用いられる物質のＨＯＭＯ準位もしくはＶＢが半導体層のＶＢと近い位置になるため、ホールに対するエネルギー障壁は形成されず、負のゲート電圧印加時には半導体層４／界面準位制御層５の界面で半導体層４から界面準位制御層５へホールが注入される。
界面準位制御層５を形成する物質は、半導体層４を形成する物質と比較して、電荷移動度が非常に小さいため、注入された電荷はドレイン電圧に沿って移動することは無く、界面準位制御層５内にトラップされた状態となる。
故に、状態２においてゲート電圧印加時のオン電流が状態１のオン電流と比較して低くなる。
【００２５】
状態１と状態２は外場の入力により可逆的に変化させることができるため、外場によりＦＥＴ素子のオン電流をスイッチすることができる。
また、状態１や状態２は次の外場の入力があって切り替えられるまで保持されるため、オン電流が高い状態と低い状態をそれぞれ保持するというメモリ素子として利用することもできる。
界面準位制御層５を構成する物質の代表的なものとしてフォトクロミック材料が挙げられる。フォトクロミック材料は、一般的に、異なる波長の光の入力に対して色が可逆的に変化する分子である。色が変化するということは、分子自身の吸収スペクトルの変化に対応することを意味する。つまり、光の入力に対して分子のＨＯＭＯ準位、ＬＵＭＯ準位がそれぞれ変化して、準位間の遷移エネルギー差が変化するということであるから、この性質を界面準位制御に利用することができる。
【実施例】
【００２６】
図３に本発明を用いて構成したＦＥＴの代表的な構造を示す。
図３のＦＥＴは、基板８上にゲート電極７を設け、このゲート電極７を覆って基板上に平坦なゲート絶縁膜６を設け、ゲート絶縁膜６上にフォトクロミック層５を設け、そのフォトクロミック層５上に半導体層４を設け、その半導体層４上に離間してソース電極２とドレイン電極３を形成する。
透明ゲート電極としてガラス上にパターニングされたＩＴＯ（シート抵抗約１０Ω）、ゲート絶縁膜として、下記化１の構造式を有するポリメチルメタクリレートＰＭＭＡ（膜厚８００ｎｍ、スピンコート）、
【００２７】
【化１】
【００２８】
フォトクロミック層（界面準位制御層）として、蒸着した下記化２の構造式を有するＤＡＥ（１,２‐Ｂｉｓ(２,４‐ｄｉｍｅｔｈｙｌ‐５‐ｐｈｅｎｙｌ‐３‐ｔｈｉｅｎｙｌ) ｐｅｒｆｌｕｏｒｏｃｙｃｌｏｐｅｎｔｅｎｅ（東京化成製、膜厚85nm））、
【化２】
【００２９】
半導体層として、蒸着した下記化３の構造式を有するペンタセンＰｅｎｔａｃｅｎｅ（ナード研究所製、３回昇華精製品、膜厚５０ｎｍ）、
【化３】
ドレイン−ソース電極として蒸着したＡｕ（膜厚５０ｎｍ、Ｌ：２０μｍ、Ｗ：５ｍｍ）をそれぞれ用いた。
【００３０】
光異性化の際のＦＥＴ素子に対する光照射は、ＩＴＯ電極側から、光源として高圧水銀ランプ（マリオネットワーク社製ＨＬＲ１００Ｔ‐２、ＨＢ１００Ａ‐１ １７０ｍＷ／ｃｍ２）、シャープカットフィルター（可視光照射時:λ＜５２０ｎｍ、ＵＶ光照射時:λ＜３４０ｎｍ）をもちいて3分間行った。ＦＥＴ素子のトランジスタ特性の測定は、ドレイン−ソース用とゲート−ソース用の2台のソースメータ（Ｋｅｉｔｈｌｅｙ Ｉｎｓｔｒｕｍｅｎｔｓ社製６４３０型）を用いて真空下、室温にて行った。
図４にＤＡＥ層を持つＦＥＴ素子の出力特性と、図５にＩＤＳ１／２‐Ｖｇプロットを示す。
図４（ａ）は、ＶＧＳ（ゲート−ソース電圧）が＋８１ｖ〜−８１ｖの間の値をとる閉環体特性であり、横軸がドレイン−ソース電圧ＶＤＳ（単位Ｖ（ボルト））、縦軸がドレイン−ソース電流ＩＤＳ（単位Ｉ（アンペア））である。
図４（ｂ）は、ＶＧＳ（ゲート−ソース電圧）が＋８１ｖ〜−８１ｖの間の値をとる開環体特性であり、横軸がドレイン−ソース電圧ＶＤＳ（単位Ｖ（ボルト））、縦軸がドレイン−ソース電流ＩＤＳ（単位Ｉ（アンペア））である。
図４（ａ）の閉環体の特性を下記表１に示す。
【００３１】
【表１】
【００３２】
図４（ｂ）の閉環体の特性を下記表１に示す。
【表２】
【００３３】
図５は光異性化時のトランジスタ特性の変化を示す。
図５（ａ）は一回目の光異性化時のトランジスタ特性の変化、（ｂ）は二回目の光異性化時のトランジスタ特性の変化を示している。横軸はＶＧＳ（ゲート−ソース電圧（単位Ｖ（ボルト））、縦軸はドレイン−ソース電流ＩＤＳの絶対値の０．５乗（単位Ｉ（アンペア）の０．５乗）である。
図５中の記号、
◇は、閉環体の特性ａ１として、ＶＧＳを「＋」から「−」へ掃引した場合、
□は、閉環体の特性ｂ１として、ＶＧＳを「−」から「＋」へ掃引した場合、
△は、開環体の特性ｃ１として、ＶＧＳを「＋」から「−」へ掃引した場合、
○は、開環体の特性ｄ１として、ＶＧＳを「−」から「＋」へ掃引した場合、
を示す特性である。
【００３４】
図５（ａ）に示されるように、閉環体の特性ａ１と閉環体の特性ｂ１は直線ｅに沿った傾き領域でほとんど重なる特性を有する。直線ｅの傾きはおおよそ１．８７Ｅ−５（Ａ／Ｖ）となる。同じく、開環体の特性ｃ１と開環体の特性ｄ１は直線ｆに沿った傾き領域でほとんど重なる特性を有する。直線ｆの傾きはおおよそ３．４７Ｅ−５（Ａ／Ｖ）となる。
また、図５（ｂ）に示されるように、閉環体の特性ａ２と閉環体の特性ｂ２は直線ｇに沿った傾き領域でほとんど重なる特性を有する。直線ｇの傾きはおおよそ１．７１Ｅ−５（Ａ／Ｖ）となる。同じく、開環体の特性ｃ２と開環体の特性ｄ２は直線ｈに沿った傾き領域でほとんど重なる特性を有する。直線ｈの傾きはおおよそ３．２０Ｅ−５（Ａ／Ｖ）となる。
【００３５】
図５（ａ）のトランジスタ特性を下記表３に示す。
【表３】
【００３６】
図５（ｂ）のトランジスタ特性を下記表４に示す。
【表４】
【００３７】
図４および図５から、閉環体と開環体の異性化により電界効果移動度μFET、閾値電圧Vthともに変化する。また、二回目の光異性化時においても一回目と同傾向の特性が観察されるため、このトランジスタ特性の変化が可逆的なものであることが示唆された。
下記表５に示すように開環体と閉環体のμFETを比較すると、開環体のμFETの方が高くなっている。
【００３８】
【表５】
【００３９】
この結果について次のように考察した。
図６は、ＤＡＥとＰｅｎｔａｃｅｎｅに関するサイクリックボルタンメトリーのグラフである。図６（ａ）は、閉環体と開環体のポテンシャル−電流特性であり、横軸がＡｇ／ＡｇＣｌ電極を用いたときのポテンシャル（ｖ）、縦軸が単位面積（ｃｍ２）あたりの電流値を表す。図６（ｂ）は、ペンタセンのポテンシャル−電流特性であり、横軸がＡｇ／ＡｇＣｌ電極を用いたときのポテンシャル（ｖ）、縦軸が単位面積（ｃｍ２）あたりの電流値を表す。
図６（ａ）中の記号◇は開環体の特性を表し、図６（ａ）中の記号□は閉環体の特性を表す。図６（ａ）中の矢印ｊはオンセットポテンシャルが０．７２ｖのときの閉環体の特性を表し、図６（ａ）中の矢印ｋはオンセットポテンシャルが１．５ｖのときの開環体の特性を表す。図６（ａ）の開環体の特性と閉環体の特性はほとんど重なる傾向を有する。
図６（ｂ）中の記号◇はペンタセンの特性を表し、図６（ｂ）中の矢印ｍはオンセットポテンシャルが０．８ｖのときのペンタセンの特性を表す。
図６（ａ）のサイクリックボルタンメトリーの数値を下記表６に示す。
【００４０】
【表６】
【００４１】
図６（ｂ）のサイクリックボルタンメトリーの数値を下記表７に示す。
【表７】
【００４２】
図６のサイクリックボルタンメトリーの結果より読み取られたオンセットポテンシャルから下記数１の式を用いてＨＯＭＯ準位を計算した。
【数１】
【００４３】
ＬＵＭＯ準位は図７に示す吸収スペクトルの吸収端波長を読み取り下記数２および数３を用いて求めた。
図７は、ＤＡＥの開環体、閉環体、及びＰｅｎｔａｃｅｎｅの吸収スペクトルである。
横軸が波長（単位ｎｍ）、縦軸が吸光度（吸光度＝ｌｏｇ１０（入射光強度／透過光強度））（単位無次元）。図７中、矢印ｎは開環体における吸収端の波長４２５ｎｍの特性、矢印ｐは閉環体における吸収端の波長７００ｎｍの特性、矢印ｑはペンタセンにおける吸収端の波長７５０ｎｍの特性を示す。
図７の吸収スペクトルの数値を下記表８に示す。
【００４４】
【表８】
【００４５】
【数２】
【数３】
【００４６】
結果として得られたＨＯＭＯ準位は開環体で６．３ｅＶ、閉環体で５．５ｅＶ、ＬＵＭＯ準位は開環体で３．４ｅＶ、開環体で３．７ｅＶ、ＰｅｎｔａｃｅｎｅのＨＯＭＯ準位は５．６ｅＶ、ＬＵＭＯ準位は４．０ｅＶとなった。それぞれの準位の位置関係を図示したものが図８となる。
図８は、ＤＡＥとＰｅｎｔａｃｅｎｅに関して算出された分子軌道のエネルギー準位図である。
【００４７】
図８の右側は閉環体特性を表し、図８の左側は開環体特性を表す。
開環体のＤＡＥのＨＯＭＯ準位とＰｅｎｔａｃｅｎｅのＨＯＭＯ準位は大きな差があるため、これがホールの注入障壁となり、ゲート電圧印加時にＤＡＥ／Ｐｅｎｔａｃｅｎｅ界面にホールが蓄積される。また、ＤＡＥ／Ｐｅｎｔａｃｅｎｅ界面をホールが移動するときＤＡＥのＨＯＭＯ準位にホールがトラップされる確率は低い。それに対して、閉環体のＤＡＥのＨＯＭＯ準位はＰｅｎｔａｃｅｎｅのＨＯＭＯ準位より高いレベルになるため、ゲート電圧印加時にホールはＤＡＥ内に注入されてしまう。またＤＡＥ／Ｐｅｎｔａｃｅｎｅ界面をホールが移動するときＤＡＥのＨＯＭＯ準位にホールがトラップされる確率がたかくなる。ＤＡＥ単独の蒸着膜ではＦＥＴとして動作しないことが確認されているため、ＤＡＥのホール移動度は非常に低いと考えられるため、ＤＡＥ内にトラップされた電荷がＤＡＥ内を移動することは無い。
【図面の簡単な説明】
【００４８】
【図１】本発明における半導体素子の断面を示す模式図である。
【図２】本発明における半導体素子の動作原理を示す模式図である。
【図３】本発明の実施例で用いた半導体素子の構造を示す断面図と用いた材料の構造式である。
【図４】本発明に係るＤＡＥを光異性化させたときのＦＥＴの出力特性を示したグラフである。
【図５】本発明に係るＤＡＥを光異性化させたときのＦＥＴの伝達特性を示したグラフである。
【図６】本発明に係るＤＡＥとＰｅｎｔａｃｅｎｅに関するサイクリックボルタンメトリーのグラフである。
【図７】本発明に係るＤＡＥの開環体、閉環体、及びＰｅｎｔａｃｅｎｅの吸収スペクトルである。
【図８】本発明に係るＤＡＥとＰｅｎｔａｃｅｎｅに関して算出された分子軌道のエネルギー準位図である。
【符号の説明】
【００４９】
１ 半導体素子
２ ソース電極
３ ドレイン電極
４ 半導体層
５ 界面準位制御層
６ ゲート絶縁層
７ ゲート電極
８ 基板
【特許請求の範囲】
【請求項１】
界面準位制御層と、半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜と、基板とを層状に積層してなり、前記界面準位制御層の１側面にゲート絶縁膜を設けたことを特徴とする半導体素子。
【請求項２】
前記界面準位制御層の他側面に前記半導体層を設けたことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記界面準位制御層の他側面に前記半導体層、前記ソース電極、および前記ドレイン電極を設けたことを特徴とする請求項１記載の半導体素子。
【請求項４】
前記界面準位制御層を、外場により分子軌道のエネルギー準位が変化する物質、又は、バンド構造が変化する物質により形成された層としたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項５】
前記界面準位制御層を、フォトクロミック材料により形成される層とし、メモリ性を持たせたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項６】
前記界面準位制御層を、サーモクロミック材料により形成される層とし、メモリ性を持たせたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項７】
前記ゲート絶縁膜を、前記ゲート絶縁膜の材料にフォトクロミック材料を含有させたものとし、該ゲート絶縁膜に前記界面準位制御層の機能を持たせたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項８】
前記ゲート絶縁膜を、前記ゲート絶縁膜の材料にサーモクロミック材料を含有させたものとし、該ゲート絶縁膜に前記界面準位制御層の機能を持たせたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項９】
請求項５記載の前記フォトクロミックの材料をジアリールエテン誘導体としたことを特徴とする請求項５記載の半導体素子。
【請求項１０】
前記半導体層を、有機半導体材料により形成される層としたことを特徴とする請求項１乃至９のいずれか１項記載の半導体素子。
【請求項１１】
前記半導体層を、金属酸化物半導体材料により形成される層としたことを特徴とする請求項１乃至９のいずれか１項記載の半導体素子。
【請求項１】
界面準位制御層と、半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜と、基板とを層状に積層してなり、前記界面準位制御層の１側面にゲート絶縁膜を設けたことを特徴とする半導体素子。
【請求項２】
前記界面準位制御層の他側面に前記半導体層を設けたことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記界面準位制御層の他側面に前記半導体層、前記ソース電極、および前記ドレイン電極を設けたことを特徴とする請求項１記載の半導体素子。
【請求項４】
前記界面準位制御層を、外場により分子軌道のエネルギー準位が変化する物質、又は、バンド構造が変化する物質により形成された層としたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項５】
前記界面準位制御層を、フォトクロミック材料により形成される層とし、メモリ性を持たせたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項６】
前記界面準位制御層を、サーモクロミック材料により形成される層とし、メモリ性を持たせたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項７】
前記ゲート絶縁膜を、前記ゲート絶縁膜の材料にフォトクロミック材料を含有させたものとし、該ゲート絶縁膜に前記界面準位制御層の機能を持たせたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項８】
前記ゲート絶縁膜を、前記ゲート絶縁膜の材料にサーモクロミック材料を含有させたものとし、該ゲート絶縁膜に前記界面準位制御層の機能を持たせたことを特徴とする請求項１乃至３のいずれか１項記載の半導体素子。
【請求項９】
請求項５記載の前記フォトクロミックの材料をジアリールエテン誘導体としたことを特徴とする請求項５記載の半導体素子。
【請求項１０】
前記半導体層を、有機半導体材料により形成される層としたことを特徴とする請求項１乃至９のいずれか１項記載の半導体素子。
【請求項１１】
前記半導体層を、金属酸化物半導体材料により形成される層としたことを特徴とする請求項１乃至９のいずれか１項記載の半導体素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−８０４９０（Ｐ２０１０−８０４９０Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２４４０３２（Ｐ２００８−２４４０３２）
【出願日】平成２０年９月２４日（２００８．９．２４）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２４日（２００８．９．２４）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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