半導体装置の製造方法
【課題】バンプの表面の平坦化を図ることのできる技術を提供する。
【解決手段】最上層配線と同一層の導体膜からなるパッド７と電気的に接続するバリア層３０を形成した後、バリア層３０上に液体金属化合物を塗布し、さらに熱処理または化学反応処理によりこの液体金属化合物を単体金属膜に還元して平坦な表面形状を有するシード層３１を形成する。その後、シード層３１の平坦な表面形状をトレースして、シード層３１上に平坦な表面形状を有するバンプ８をメッキ法により形成する。
【解決手段】最上層配線と同一層の導体膜からなるパッド７と電気的に接続するバリア層３０を形成した後、バリア層３０上に液体金属化合物を塗布し、さらに熱処理または化学反応処理によりこの液体金属化合物を単体金属膜に還元して平坦な表面形状を有するシード層３１を形成する。その後、シード層３１の平坦な表面形状をトレースして、シード層３１上に平坦な表面形状を有するバンプ８をメッキ法により形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display）ドライバの突起状の接続電極、いわゆるバンプの形成方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
バンプ電極上面の平坦性を向上させるためにバンプ形成部から離れた位置においてビアホールを形成し、バンプ下部にはビアホールを形成しない技術が開示されている（たとえば特許文献１、２参照）。
【０００３】
また、半導体基板上のパッド電極上に保護絶縁膜を形成し、その保護絶縁膜に複数の小さな開口部を設けた後に複数の開口部を介してパッド電極に接続するようにバンプ電極をメッキ成長させることにより、バンプ電極上面の凹凸差を小さくして外部リードとの接続性を向上させる技術が開示されている（たとえば特許文献３、４参照）。
【０００４】
また、基板上にマスク材を形成し、開口部を埋めるようにバンプ用金属を埋め込んだ後に表面を所定量削って上面を平坦化して均一な高さとなるバンプを形成する技術が開示されている（たとえば特許文献５参照）。
【０００５】
また、バンプの高さを均一にするために、ホトレジストとステンシルを重ねてバンプ金属ペーストを充填し、その後、ホトレジストとステンシルを除去して均一なバンプ高さを形成する技術が開示されている（たとえば特許文献６参照）。
【特許文献１】特開２００３−１７５２１号公報（段落［００５１］〜［００５４］、図１２）
【特許文献２】特開２００２−２４６４０７号公報（段落［００４０］〜［００４４］、図１１）
【特許文献３】特開２００３−３１８２１１号公報（段落［００４１］〜［００４６］、図２）
【特許文献４】特開平７−１６１７２２号公報（段落［０００９］〜［００１１］、図１、図２）
【特許文献５】特開平７−２９７１９６号公報（段落［００１２］〜［００１７］、図１）
【特許文献６】特開２００２−２８９６３７号公報（段落［０００８］〜［００１１］、図１〜図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年のＬＣＤドライバにおいては、その高機能化により入出力ピン数が増加しているため、ＬＣＤドライバのチップ面積におけるバンプの占有面積が増大している。一方で、ＬＣＤドライバの低コスト化および液晶パネルの実装面積の省スペース化を図るため、ＬＣＤドライバのチップサイズの縮小が要求されている。そこで、本発明者は、チップ内部のデバイスの上層にバンプを配置する構造を検討した。
【０００７】
一般に、バンプの材質は金または金を含む合金が用いられ、バンプはメッキ法により金属パッド上に形成される。しかし、メッキ法ではバンプ材が等方的に成長するため、下地の形状を反映してバンプは形成される。従って、前述したチップ内部のデバイスの上層にバンプを配置する構造では、バンプの表面がデバイスの表面の凹凸をトレースするので、その表面に凹凸が生じてしまう。このため、バンプの表面段差が実装時の歩留まりを左右する実装方法、たとえばガラス基板上に形成された電極へバンプを接着させるＣＯＧ（Chip On Glass）実装またはテープ上に形成されたインナーリードへバンプを接着させるＴＣＰ（Tape Carrier Package）実装を採用した場合は、ガラス基板上に形成された電極またはテープ上に形成されたインナーリードとの接合不良が発生しやすく、実装時に歩留まりの低下を招くという問題が生ずる。
【０００８】
本発明の目的は、バンプの表面の平坦化を図ることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置の製造方法は、パッドと電気的に接続するバリア層上に液体金属化合物を塗布し、さらに熱処理または化学反応処理によりこの液体金属化合物を単体金属膜に還元してシード層を形成した後、シード層上にメッキ法によりバンプを形成する工程を有するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
液体金属化合物を用いることにより、その表面が平坦なシード層がバンプの下地に形成されるので、シード層の表面形状をトレースして形成されるバンプの表面は平坦な形状となる。
【発明を実施するための最良の形態】
【００１４】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１７】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
本実施の形態によるＬＣＤドライバの外観概略図を図１に示す。
【００１９】
半導体チップ１の内部には、ＬＣＤドライバを構成する、たとえば増幅回路２、デコーダ回路３、レベルシフタ回路４、バイアス回路５、ランダムロジック回路６など（以下、メイン回路２〜６と記す）が配置されている。このメイン回路２〜６を囲んで、半導体チップ１の周辺部に所定数のパッド７が形成され、さらにパッド７にシード層（図示は省略）を介して電気的に接続するバンプ（図中、網掛けのハッチングで示す）８が形成されている。パッド７は、たとえばＬＣＤドライバの最上層配線と同一層の導体膜によって構成され、その導体膜は、たとえばアルミニウムまたはその合金等からなる。また、バンプ８は、たとえば金またはその合金等からなる。
【００２０】
さらに、バンプ８の一部は上記メイン回路２〜６の形成領域に重なって形成されており、このようにバンプ８を形成することにより、バンプ８を全て上記メイン回路２〜６以外の領域に形成する場合よりも、半導体チップ１の面積を小さくすることができる。なお、バンプ８の全部を上記メイン回路２〜６の形成領域に重ねて形成してもよい。また、バンプ８を長方形状に形成しているが、正方形状であってもよい。
【００２１】
次に、本実施の形態によるＬＣＤドライバの製造方法を図２〜図７に示す半導体基板の要部断面図を用いて工程順に説明する。なお。ＬＣＤドライバを構成する半導体デバイスとしてＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを例示する。
【００２２】
まず、図２に示すように、たとえばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）９を用意する。次に、素子分離領域に絶縁膜からなる分離部１０を形成した後、半導体基板９に不純物をイオン注入してｐウエル１１およびｎウエル１２を形成する。ｐウエル１１にはｐ型の導電性を示す不純物（たとえばボロン）をイオン注入し、ｎウエル１２にはｎ型の導電性を示す不純物（たとえばリンまたはヒ素）をイオン注入する。
【００２３】
次に、ｎＭＩＳおよびｐＭＩＳを構成するゲート絶縁膜１３、ゲート電極１４およびキャップ絶縁膜１５を形成し、さらにゲート電極１４の側壁にサイドウォール１６を形成する。続いて、ゲート電極１４の両側のｐウエル１１にｎ型の導電性を示す不純物（たとえばリンまたはヒ素）をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域１７をゲート電極１４およびサイドウォール１６に対して自己整合的に形成する。同様に、ゲート電極１４の両側のｎウエル１２にｐ型の導電性を示す不純物（たとえばフッ化ボロン）をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域１８をゲート電極１４およびサイドウォール１６に対して自己整合的に形成する。
【００２４】
次に、半導体基板９上に絶縁膜１９を形成した後、レジストパターンをマスクとしたエッチングにより絶縁膜１９を加工して接続孔２０を形成する。この接続孔２０はｎ型半導体領域１７またはｐ型半導体領域１８上などの必要部分に形成する。続いて、接続孔２０の内部に、たとえばタングステンを主導体とするプラグ２１を形成した後、プラグ２１に接続する第１層目の配線２２を形成する。配線２２は、たとえばアルミニウムを主導体とする導体膜からなる。
【００２５】
次に、半導体基板９上に絶縁膜２３を形成した後、レジストパターンをマスクとしたエッチングにより絶縁膜２３を加工して接続孔２４を形成する。この接続孔２４は第１層目の配線２２上などの必要部分に形成する。続いて、接続孔２４の内部を含む半導体基板９上に、たとえばアルミニウムを主導体とする導体膜を堆積し、レジストパターンをマスクとしたエッチングによりこの導体膜を加工して第２層目の配線２５を形成する。さらに、上層の配線を形成するが、その図示および説明は省略する。
【００２６】
次に、図３に示すように、半導体基板９上に絶縁膜２６を形成した後、レジストパターンをマスクとしたエッチングによりこの絶縁膜２６を加工して開口部（図示は省略）を形成する。なお、絶縁膜２６は下地の凹凸をトレースすることにより、その表面に凹凸を生じている。
【００２７】
次に、絶縁膜２６に形成された接続孔の内部を含む半導体基板９上に、たとえばアルミニウムを主導体とする導体膜を堆積し、レジストパターンをマスクとしたエッチングによりこの導体膜を加工して最上層配線（図示は省略）を形成する。前述したパッド７は、この最上層配線と同一層の導体膜によって形成される。続いて、ＣＭＯＳデバイスの特性を安定化させるために、水素アニール処理を施した後、パッド７（および最上層配線）を覆うパッシベーション膜２８を形成する。パッシベーション膜２８は、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法で形成されるシリコン窒化膜とすることができ、外部からの水分や不純物の侵入防止、またはα線の透過抑制などの機能を有している。続いて、レジストパターンをマスクとしたエッチングによりパッシベーション膜２８を加工することにより、パッド７上に開口部２９を形成してパッド７の表面を露出させる。
【００２８】
次に、開口部２９を含む半導体基板９上に、たとえばチタンタングステン（ＴｉＷ）膜またはチタンパラジウム（ＴｉＰｄ）膜等からなるバリア層３０を形成する。バリア層３０は、たとえばスパッタリング法により形成でき、バリア層３０の形成により、パッド７の材質であるアルミニウムと後述するシード層の材質との反応を抑えることができる。バリア層３０の厚さは、たとえば２００ｎｍ程度であって相対的に薄いため、下地のパッシベーション膜２８の凹凸のある表面形状を引き継ぐことになる。
【００２９】
次に、バリア層３０上に液体金属化合物３１ａを、たとえばスピンコータを用いて形成する。液体金属化合物３１ａは、たとえばトリエチルアルミニウム（Ａｌ（Ｃ２Ｈ５）３）、コバルトカルボニル化合物（Ｃｏ（ＣＯ２）４）またはニッケルカルボニル化合物（Ｎｉ（ＣＯ２）４）等であり、常温では液体であるが、熱処理または化学反応処理等を施すことにより単体金属に還元する金属化合物である。従って、その後、たとえばトリエチルアルミニウムに１００℃程度、コバルトカルボニル化合物またはニッケルカルボニル化合物に２００〜３００℃程度の熱処理を施すことにより、図４に示すように、バリア層３０上に、たとえばアルミニウム、コバルトまたはニッケルを主導体とするシード層３１が形成される。液体金属化合物３１ａを塗布することにより、バリア層３０の表面の凹部には厚く、凸部には薄くシード層３１が形成されて、シード層３１の平坦な表面が得られる。シード層３１の厚さは、たとえば１００〜１５００ｎｍ程度であり、バリア層３０の表面の凹凸を平坦化する厚みを有している。
【００３０】
次に、図５に示すように、シード層３１上にレジストパターンＲＰを形成し、バンプ８が形成される領域のシード層３１の表面を露出させた後、メッキ法によりシード層３１上に金からなるバンプ８を形成する。バンプ８は下地のシード層３１の表面をトレースして成長するが、シード層３１の表面は平坦であるので、バンプ８の表面は平坦となる。続いて、図６に示すように、レジストパターンＲＰ、レジストパターンＲＰ下のシード層３１およびバリア層３０を順次除去することにより、外部接続用電極として突き出したバンプ８が得られる。
【００３１】
その後、図７（ａ）に示すように、ガラス基板３２上に形成された電極３３にバンプ８を接続するＣＯＧ実装、または、図７（ｂ）に示すように、テープ３４上に形成されたインナーリード３５にバンプ８を接続するＴＣＰ実装等により、ＬＣＤドライバをパッケージ基板に実装する。
【００３２】
なお、本実施の形態では、シード層３１を液体金属化合物で形成したが、これに限定されるものではなく、たとえば液体金属化合物に代えてアマルガム（銀すず合金と水銀との化合物）を用いても同様な効果が得られる。たとえばバリア層３０上にアマルガムを塗布し、その後、熱処置を施すことによりアマルガムが還元されて銀を主導体とするシード層３１が形成される。
【００３３】
このように、本実施の形態によれば、ＬＣＤドライバのパッシベーション膜２８の表面に凹凸があっても、液体金属化合物を用いることによって、その表面が平坦なシード層３１をパッシベーション膜２８とバンプ８との間に形成することができるので、バンプ８は下地であるシード層３１の表面形状をトレースして、バンプ８の表面は平坦な形状となる。これにより、たとえばＬＣＤドライバにＣＯＧ実装またはＴＣＰ実装を採用しても、ガラス基板３２上に形成された電極３３またはテープ３４上に形成されたインナーリード３５との接合不良が発生しにくくなるので、接続不良に起因する実装時の歩留まりの低下を防ぐことができる。
【００３４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３５】
なお、前記実施の形態では、ＬＣＤドライバのバンプに適用した場合について説明したが、たとえば多ピンマイコンのバンプにも適用することが可能であり、同様の効果が得られる。
【産業上の利用可能性】
【００３６】
本発明の半導体装置の製造方法は、バンプを用いて半導体装置を実装基板の電極やインナーリード等に直接実装する半導体装置の高密度実装に適用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施の形態によるＬＣＤドライバの外観概略図である。
【図２】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図７】（ａ）、（ｂ）は、本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【符号の説明】
【００３８】
１ 半導体チップ
２ 増幅回路
３ デコーダ回路
４ レベルシフタ回路
５ バイアス回路
６ ランダムロジック回路
７ パッド
８ バンプ
９ 半導体基板
１０ 分離部
１１ ｐウエル
１２ ｎウエル
１３ ゲート絶縁膜
１４ ゲート電極
１５ キャップ絶縁膜
１６ サイドウォール
１７ ｎ型半導体領域
１８ ｐ型半導体領域
１９ 絶縁膜
２０ 接続孔
２１ プラグ
２２ 配線
２３ 絶縁膜
２４ 接続孔
２５ 配線
２６ 絶縁膜
２８ パッシベーション膜
２９ 開口部
３０ バリア層
３１ シード層
３１ａ 液体金属化合物
３２ ガラス基板
３３ 電極
３４ テープ
３５ インナーリード
ＲＰ レジストパターン
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display）ドライバの突起状の接続電極、いわゆるバンプの形成方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
バンプ電極上面の平坦性を向上させるためにバンプ形成部から離れた位置においてビアホールを形成し、バンプ下部にはビアホールを形成しない技術が開示されている（たとえば特許文献１、２参照）。
【０００３】
また、半導体基板上のパッド電極上に保護絶縁膜を形成し、その保護絶縁膜に複数の小さな開口部を設けた後に複数の開口部を介してパッド電極に接続するようにバンプ電極をメッキ成長させることにより、バンプ電極上面の凹凸差を小さくして外部リードとの接続性を向上させる技術が開示されている（たとえば特許文献３、４参照）。
【０００４】
また、基板上にマスク材を形成し、開口部を埋めるようにバンプ用金属を埋め込んだ後に表面を所定量削って上面を平坦化して均一な高さとなるバンプを形成する技術が開示されている（たとえば特許文献５参照）。
【０００５】
また、バンプの高さを均一にするために、ホトレジストとステンシルを重ねてバンプ金属ペーストを充填し、その後、ホトレジストとステンシルを除去して均一なバンプ高さを形成する技術が開示されている（たとえば特許文献６参照）。
【特許文献１】特開２００３−１７５２１号公報（段落［００５１］〜［００５４］、図１２）
【特許文献２】特開２００２−２４６４０７号公報（段落［００４０］〜［００４４］、図１１）
【特許文献３】特開２００３−３１８２１１号公報（段落［００４１］〜［００４６］、図２）
【特許文献４】特開平７−１６１７２２号公報（段落［０００９］〜［００１１］、図１、図２）
【特許文献５】特開平７−２９７１９６号公報（段落［００１２］〜［００１７］、図１）
【特許文献６】特開２００２−２８９６３７号公報（段落［０００８］〜［００１１］、図１〜図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年のＬＣＤドライバにおいては、その高機能化により入出力ピン数が増加しているため、ＬＣＤドライバのチップ面積におけるバンプの占有面積が増大している。一方で、ＬＣＤドライバの低コスト化および液晶パネルの実装面積の省スペース化を図るため、ＬＣＤドライバのチップサイズの縮小が要求されている。そこで、本発明者は、チップ内部のデバイスの上層にバンプを配置する構造を検討した。
【０００７】
一般に、バンプの材質は金または金を含む合金が用いられ、バンプはメッキ法により金属パッド上に形成される。しかし、メッキ法ではバンプ材が等方的に成長するため、下地の形状を反映してバンプは形成される。従って、前述したチップ内部のデバイスの上層にバンプを配置する構造では、バンプの表面がデバイスの表面の凹凸をトレースするので、その表面に凹凸が生じてしまう。このため、バンプの表面段差が実装時の歩留まりを左右する実装方法、たとえばガラス基板上に形成された電極へバンプを接着させるＣＯＧ（Chip On Glass）実装またはテープ上に形成されたインナーリードへバンプを接着させるＴＣＰ（Tape Carrier Package）実装を採用した場合は、ガラス基板上に形成された電極またはテープ上に形成されたインナーリードとの接合不良が発生しやすく、実装時に歩留まりの低下を招くという問題が生ずる。
【０００８】
本発明の目的は、バンプの表面の平坦化を図ることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置の製造方法は、パッドと電気的に接続するバリア層上に液体金属化合物を塗布し、さらに熱処理または化学反応処理によりこの液体金属化合物を単体金属膜に還元してシード層を形成した後、シード層上にメッキ法によりバンプを形成する工程を有するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
液体金属化合物を用いることにより、その表面が平坦なシード層がバンプの下地に形成されるので、シード層の表面形状をトレースして形成されるバンプの表面は平坦な形状となる。
【発明を実施するための最良の形態】
【００１４】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１７】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
本実施の形態によるＬＣＤドライバの外観概略図を図１に示す。
【００１９】
半導体チップ１の内部には、ＬＣＤドライバを構成する、たとえば増幅回路２、デコーダ回路３、レベルシフタ回路４、バイアス回路５、ランダムロジック回路６など（以下、メイン回路２〜６と記す）が配置されている。このメイン回路２〜６を囲んで、半導体チップ１の周辺部に所定数のパッド７が形成され、さらにパッド７にシード層（図示は省略）を介して電気的に接続するバンプ（図中、網掛けのハッチングで示す）８が形成されている。パッド７は、たとえばＬＣＤドライバの最上層配線と同一層の導体膜によって構成され、その導体膜は、たとえばアルミニウムまたはその合金等からなる。また、バンプ８は、たとえば金またはその合金等からなる。
【００２０】
さらに、バンプ８の一部は上記メイン回路２〜６の形成領域に重なって形成されており、このようにバンプ８を形成することにより、バンプ８を全て上記メイン回路２〜６以外の領域に形成する場合よりも、半導体チップ１の面積を小さくすることができる。なお、バンプ８の全部を上記メイン回路２〜６の形成領域に重ねて形成してもよい。また、バンプ８を長方形状に形成しているが、正方形状であってもよい。
【００２１】
次に、本実施の形態によるＬＣＤドライバの製造方法を図２〜図７に示す半導体基板の要部断面図を用いて工程順に説明する。なお。ＬＣＤドライバを構成する半導体デバイスとしてＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを例示する。
【００２２】
まず、図２に示すように、たとえばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）９を用意する。次に、素子分離領域に絶縁膜からなる分離部１０を形成した後、半導体基板９に不純物をイオン注入してｐウエル１１およびｎウエル１２を形成する。ｐウエル１１にはｐ型の導電性を示す不純物（たとえばボロン）をイオン注入し、ｎウエル１２にはｎ型の導電性を示す不純物（たとえばリンまたはヒ素）をイオン注入する。
【００２３】
次に、ｎＭＩＳおよびｐＭＩＳを構成するゲート絶縁膜１３、ゲート電極１４およびキャップ絶縁膜１５を形成し、さらにゲート電極１４の側壁にサイドウォール１６を形成する。続いて、ゲート電極１４の両側のｐウエル１１にｎ型の導電性を示す不純物（たとえばリンまたはヒ素）をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域１７をゲート電極１４およびサイドウォール１６に対して自己整合的に形成する。同様に、ゲート電極１４の両側のｎウエル１２にｐ型の導電性を示す不純物（たとえばフッ化ボロン）をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域１８をゲート電極１４およびサイドウォール１６に対して自己整合的に形成する。
【００２４】
次に、半導体基板９上に絶縁膜１９を形成した後、レジストパターンをマスクとしたエッチングにより絶縁膜１９を加工して接続孔２０を形成する。この接続孔２０はｎ型半導体領域１７またはｐ型半導体領域１８上などの必要部分に形成する。続いて、接続孔２０の内部に、たとえばタングステンを主導体とするプラグ２１を形成した後、プラグ２１に接続する第１層目の配線２２を形成する。配線２２は、たとえばアルミニウムを主導体とする導体膜からなる。
【００２５】
次に、半導体基板９上に絶縁膜２３を形成した後、レジストパターンをマスクとしたエッチングにより絶縁膜２３を加工して接続孔２４を形成する。この接続孔２４は第１層目の配線２２上などの必要部分に形成する。続いて、接続孔２４の内部を含む半導体基板９上に、たとえばアルミニウムを主導体とする導体膜を堆積し、レジストパターンをマスクとしたエッチングによりこの導体膜を加工して第２層目の配線２５を形成する。さらに、上層の配線を形成するが、その図示および説明は省略する。
【００２６】
次に、図３に示すように、半導体基板９上に絶縁膜２６を形成した後、レジストパターンをマスクとしたエッチングによりこの絶縁膜２６を加工して開口部（図示は省略）を形成する。なお、絶縁膜２６は下地の凹凸をトレースすることにより、その表面に凹凸を生じている。
【００２７】
次に、絶縁膜２６に形成された接続孔の内部を含む半導体基板９上に、たとえばアルミニウムを主導体とする導体膜を堆積し、レジストパターンをマスクとしたエッチングによりこの導体膜を加工して最上層配線（図示は省略）を形成する。前述したパッド７は、この最上層配線と同一層の導体膜によって形成される。続いて、ＣＭＯＳデバイスの特性を安定化させるために、水素アニール処理を施した後、パッド７（および最上層配線）を覆うパッシベーション膜２８を形成する。パッシベーション膜２８は、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法で形成されるシリコン窒化膜とすることができ、外部からの水分や不純物の侵入防止、またはα線の透過抑制などの機能を有している。続いて、レジストパターンをマスクとしたエッチングによりパッシベーション膜２８を加工することにより、パッド７上に開口部２９を形成してパッド７の表面を露出させる。
【００２８】
次に、開口部２９を含む半導体基板９上に、たとえばチタンタングステン（ＴｉＷ）膜またはチタンパラジウム（ＴｉＰｄ）膜等からなるバリア層３０を形成する。バリア層３０は、たとえばスパッタリング法により形成でき、バリア層３０の形成により、パッド７の材質であるアルミニウムと後述するシード層の材質との反応を抑えることができる。バリア層３０の厚さは、たとえば２００ｎｍ程度であって相対的に薄いため、下地のパッシベーション膜２８の凹凸のある表面形状を引き継ぐことになる。
【００２９】
次に、バリア層３０上に液体金属化合物３１ａを、たとえばスピンコータを用いて形成する。液体金属化合物３１ａは、たとえばトリエチルアルミニウム（Ａｌ（Ｃ２Ｈ５）３）、コバルトカルボニル化合物（Ｃｏ（ＣＯ２）４）またはニッケルカルボニル化合物（Ｎｉ（ＣＯ２）４）等であり、常温では液体であるが、熱処理または化学反応処理等を施すことにより単体金属に還元する金属化合物である。従って、その後、たとえばトリエチルアルミニウムに１００℃程度、コバルトカルボニル化合物またはニッケルカルボニル化合物に２００〜３００℃程度の熱処理を施すことにより、図４に示すように、バリア層３０上に、たとえばアルミニウム、コバルトまたはニッケルを主導体とするシード層３１が形成される。液体金属化合物３１ａを塗布することにより、バリア層３０の表面の凹部には厚く、凸部には薄くシード層３１が形成されて、シード層３１の平坦な表面が得られる。シード層３１の厚さは、たとえば１００〜１５００ｎｍ程度であり、バリア層３０の表面の凹凸を平坦化する厚みを有している。
【００３０】
次に、図５に示すように、シード層３１上にレジストパターンＲＰを形成し、バンプ８が形成される領域のシード層３１の表面を露出させた後、メッキ法によりシード層３１上に金からなるバンプ８を形成する。バンプ８は下地のシード層３１の表面をトレースして成長するが、シード層３１の表面は平坦であるので、バンプ８の表面は平坦となる。続いて、図６に示すように、レジストパターンＲＰ、レジストパターンＲＰ下のシード層３１およびバリア層３０を順次除去することにより、外部接続用電極として突き出したバンプ８が得られる。
【００３１】
その後、図７（ａ）に示すように、ガラス基板３２上に形成された電極３３にバンプ８を接続するＣＯＧ実装、または、図７（ｂ）に示すように、テープ３４上に形成されたインナーリード３５にバンプ８を接続するＴＣＰ実装等により、ＬＣＤドライバをパッケージ基板に実装する。
【００３２】
なお、本実施の形態では、シード層３１を液体金属化合物で形成したが、これに限定されるものではなく、たとえば液体金属化合物に代えてアマルガム（銀すず合金と水銀との化合物）を用いても同様な効果が得られる。たとえばバリア層３０上にアマルガムを塗布し、その後、熱処置を施すことによりアマルガムが還元されて銀を主導体とするシード層３１が形成される。
【００３３】
このように、本実施の形態によれば、ＬＣＤドライバのパッシベーション膜２８の表面に凹凸があっても、液体金属化合物を用いることによって、その表面が平坦なシード層３１をパッシベーション膜２８とバンプ８との間に形成することができるので、バンプ８は下地であるシード層３１の表面形状をトレースして、バンプ８の表面は平坦な形状となる。これにより、たとえばＬＣＤドライバにＣＯＧ実装またはＴＣＰ実装を採用しても、ガラス基板３２上に形成された電極３３またはテープ３４上に形成されたインナーリード３５との接合不良が発生しにくくなるので、接続不良に起因する実装時の歩留まりの低下を防ぐことができる。
【００３４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３５】
なお、前記実施の形態では、ＬＣＤドライバのバンプに適用した場合について説明したが、たとえば多ピンマイコンのバンプにも適用することが可能であり、同様の効果が得られる。
【産業上の利用可能性】
【００３６】
本発明の半導体装置の製造方法は、バンプを用いて半導体装置を実装基板の電極やインナーリード等に直接実装する半導体装置の高密度実装に適用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施の形態によるＬＣＤドライバの外観概略図である。
【図２】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【図７】（ａ）、（ｂ）は、本発明の一実施の形態であるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。
【符号の説明】
【００３８】
１ 半導体チップ
２ 増幅回路
３ デコーダ回路
４ レベルシフタ回路
５ バイアス回路
６ ランダムロジック回路
７ パッド
８ バンプ
９ 半導体基板
１０ 分離部
１１ ｐウエル
１２ ｎウエル
１３ ゲート絶縁膜
１４ ゲート電極
１５ キャップ絶縁膜
１６ サイドウォール
１７ ｎ型半導体領域
１８ ｐ型半導体領域
１９ 絶縁膜
２０ 接続孔
２１ プラグ
２２ 配線
２３ 絶縁膜
２４ 接続孔
２５ 配線
２６ 絶縁膜
２８ パッシベーション膜
２９ 開口部
３０ バリア層
３１ シード層
３１ａ 液体金属化合物
３２ ガラス基板
３３ 電極
３４ テープ
３５ インナーリード
ＲＰ レジストパターン
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に導体膜からなるパッドを形成する工程と、
（ｂ）前記半導体基板上にパッシベーション膜を形成した後、前記パッドの表面が露出する開口部を前記パッシベーション膜に形成する工程と、
（ｃ）前記パッドと電気的に接続するバリア層を形成する工程と、
（ｄ）前記バリア層上に液体金属化合物を塗布する工程と、
（ｅ）前記液体金属化合物に熱処理または化学反応処理を施すことにより、前記液体金属化合物を単体金属に還元してシード層を形成する工程と、
（ｆ）前記シード層上にメッキ法によりバンプを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記液体金属化合物は、トリエチルアルミニウム、コバルトカルボニル化合物またはニッケルカルボニル化合物であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記液体金属化合物はスピンコータを用いて形成されることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上に導体膜からなるパッドを形成する工程と、
（ｂ）前記半導体基板上にパッシベーション膜を形成した後、前記パッドの表面が露出する開口部を前記パッシベーション膜に形成する工程と、
（ｃ）前記パッドと電気的に接続するバリア層を形成する工程と、
（ｄ）前記バリア層上にアマルガムを塗布する工程と、
（ｅ）前記アマルガムに熱処理を施すことにより、前記アマルガム中の金属を析出させてシード層を形成する工程と、
（ｆ）前記シード層上にメッキ法によりバンプを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１または４記載の半導体装置の製造方法において、半導体チップのメイン回路形成領域に前記バンプの一部または全部が重なって形成されることを特徴とする半導体装置の製造方法。
【請求項１】
（ａ）半導体基板上に導体膜からなるパッドを形成する工程と、
（ｂ）前記半導体基板上にパッシベーション膜を形成した後、前記パッドの表面が露出する開口部を前記パッシベーション膜に形成する工程と、
（ｃ）前記パッドと電気的に接続するバリア層を形成する工程と、
（ｄ）前記バリア層上に液体金属化合物を塗布する工程と、
（ｅ）前記液体金属化合物に熱処理または化学反応処理を施すことにより、前記液体金属化合物を単体金属に還元してシード層を形成する工程と、
（ｆ）前記シード層上にメッキ法によりバンプを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記液体金属化合物は、トリエチルアルミニウム、コバルトカルボニル化合物またはニッケルカルボニル化合物であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記液体金属化合物はスピンコータを用いて形成されることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上に導体膜からなるパッドを形成する工程と、
（ｂ）前記半導体基板上にパッシベーション膜を形成した後、前記パッドの表面が露出する開口部を前記パッシベーション膜に形成する工程と、
（ｃ）前記パッドと電気的に接続するバリア層を形成する工程と、
（ｄ）前記バリア層上にアマルガムを塗布する工程と、
（ｅ）前記アマルガムに熱処理を施すことにより、前記アマルガム中の金属を析出させてシード層を形成する工程と、
（ｆ）前記シード層上にメッキ法によりバンプを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１または４記載の半導体装置の製造方法において、半導体チップのメイン回路形成領域に前記バンプの一部または全部が重なって形成されることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−１２３４０７（Ｐ２００７−１２３４０７Ａ）
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００５−３１１２５７（Ｐ２００５−３１１２５７）
【出願日】平成１７年１０月２６日（２００５．１０．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１７年１０月２６日（２００５．１０．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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