半導体装置の製造方法
【課題】P型トランジスタの特性向上処理とN型トランジスタの特性向上処理とを施したとしても、製造工程の増加を抑制することができ、かつデバイス全体の性能の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】第一の領域の半導体基板1上に、加熱により応力が生ずるカバー膜11を形成する。当該カバー膜11が形成された半導体基板1に対して、加熱処理を施す。これにより、カバー膜11に応力が発生し、当該応力に起因して第一のトランジスタの特性を向上させる第一の特性向上処理が、半導体基板1に施される。また、カバー膜11をマスクとして使用して、当該カバー膜11から露出している第二の領域の半導体基板1に対して、第二のトランジスタの特性を向上させる第二の特性向上処理を施す。
【解決手段】第一の領域の半導体基板1上に、加熱により応力が生ずるカバー膜11を形成する。当該カバー膜11が形成された半導体基板1に対して、加熱処理を施す。これにより、カバー膜11に応力が発生し、当該応力に起因して第一のトランジスタの特性を向上させる第一の特性向上処理が、半導体基板1に施される。また、カバー膜11をマスクとして使用して、当該カバー膜11から露出している第二の領域の半導体基板1に対して、第二のトランジスタの特性を向上させる第二の特性向上処理を施す。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置の製造方法に係る発明であり、たとえば、P型FETとN型FETとが形成される半導体装置の製造方法に適用することができる。
【背景技術】
【0002】
半導体装置では、半導体基板の歪みによる特性(トランジスタのON電流の増加等)の高性能化が必須になってきている。歪みの誘起方法としては、チャネルに近接して又はチャネル上に、歪みを誘起する構成を形成する方法がある。特性向上をもたらす歪みは、N−FET(Field effect transistor)では引っ張り歪みである。他方、P−FETでは圧縮歪みである。つまり、特性向上をもたらす歪みは、N−FETとP−FETとで相反する。したがって、一方のトランジスタの特性向上技術を半導体基板全体に適用すると、他方のトランジスタの特性向上が妨げられるという問題が発生する。
【0003】
当該問題を防止するため、各々のトランジスタに対して別個の工程で、特性を向上させる技術(チャネル領域に歪を発生させる技術)を適用することが必要である(以下、作り分け技術と称する)。
【0004】
ここで、トランジスタの特性向上を目的とした半導体基板の歪発生技術としては、たとえば特許文献1が存在する。
【0005】
【特許文献1】米国特許第6,861,318 B2
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかし、一般に上記作り分け技術を採用した場合には、工程数の増加、熱履歴の追加、当該熱履歴の追加に伴うプロセスの複雑化などが問題となる。
【0007】
たとえば、一方のトランジスタの特性向上処理を施す場合には、他方のトランジスタの形成領域をカバー膜によりマスクすることを要する。このように、両方のトランジスタの特性向上処理を行う場合には、別個独立にカバー膜を形成する必要があり、プロセスが複雑となる。
【0008】
また、カバー膜除去工程により、半導体基板がエッチングの影響を被る。これにより、デバイス全体の性能の劣化が問題となる。
【0009】
そこで、本発明は、P型トランジスタの特性向上処理とN型トランジスタの特性向上処理とを施したとしても、製造工程の増加を抑制することができ、かつデバイス全体の性能の劣化を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記の目的を達成するために、本発明の一実施例によれば、一方のトランジスタ形成領域にカバー膜を形成する。そして、半導体基板に対して加熱処理を加え、カバー膜に応力を発生させる。これにより、一方のトランジスタの形成領域に対して、当該一方のトランジスタの特性を向上させる処理を行う。さらに、カバー膜をマスクとして他方のトランジスタの形成領域に対して、当該他方のトランジスタの特性を向上させる処理を施す。
【発明の効果】
【0011】
上記一実施例により、カバー膜は、他方のトランジスタの特性向上処理の際にマスクとして機能すると共に、一方のトランジスタの特性向上処理にも寄与する。したがって、両トランジスタの特性向上処理を施したとしても、製造工程の増加を抑制することができる。さらに、余分な製造工程(たとえばカバー膜のエッチング除去工程)に起因するデバイス全体の性能の劣化を、抑制することができる。
【発明を実施するための最良の形態】
【0012】
一方のトランジスタの特性を向上させる処理を行う際に、第一のトランジスタ形成領域は、カバー膜によりマスクされる。本発明では、当該カバー膜をマスクとしての機能だけでなく、第一のトランジスタの特性を向上させる処理にも利用することを特徴とする。以下、図1〜5を用いて、本発明の概要について説明する。
【0013】
図1に示すように、第一のトランジスタの特性向上処理適用領域と第二のトランジスタの特性向上処理適用領域とを有する、半導体基板100を用意する。ここで、第一のトランジスタと第二のトランジスタとは、導電型が異なる。次に、図2に示すように、半導体基板100の主面上に、カバー膜101を成膜する。当該カバー膜101は、熱処理が加わると応力が発生する。
【0014】
その後、カバー膜101に対してフォトリソグラフィ工程を施す。これにより、図3に示すように、カバー膜101には、第二のトランジスタの特性向上処理適用領域が露出する開口部102が形成される(カバー膜101のパターニング処理)。なお、当該フォトリソグラフィ工程後においても、図3に示すように、第一のトランジスタの特性向上処理適用領域は、カバー膜101により覆われている。
【0015】
当該状態において、半導体基板100に対して加熱処理を施す。当該加熱処理によりカバー膜に応力が発生する。当該応力の発生により、第一のトランジスタの特性向上処理適用領域の半導体基板100上面付近に、歪が発生する(換言すれば、半導体基板1の上面付近に、歪発生領域103が形成される)。つまり、カバー膜の成膜・パターニング処理と加熱処理とが、第一のトランジスタの特性を向上させるための処理であると把握できる。
【0016】
次に、開口部102を有するカバー膜101をマスクとして使用して、当該開口部102から露出している領域に対して、第二のトランジスタの特性を向上させるための処理を施す。これにより、図4に示すように、第二のトランジスタの特性向上処理適用領域の半導体基板100の上面付近に、歪発生領域104が形成される。
【0017】
その後、図5に示すように、カバー膜101を半導体基板100上面から除去する。なお、当該カバー膜101を除去したとしても、歪発生領域103において生じた歪は、半導体基板100に残留する。
【0018】
このように、カバー膜101は、一方の領域の特性向上処理の際のマスクとして機能すると共に、加熱処理と相まって他方の領域の特性向上処理にも起因している、したがって、二つの領域に対して各々異なる特性向上処理を施したとしても、従来2度必要であったカバー膜101の形成・除去が、一度で済む。よって、製造工程の増加を抑制することができる。また、半導体基板100がエッチングの影響を受けることを抑制できるので、当該エッチング処理に起因したデバイス全体の性能の劣化も抑制できる。
【0019】
次に、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【0020】
<実施の形態1>
本実施の形態では、CMOSプロセスにおいて、P型FETにSiGeエピ成長層(以下、SiGe−S(ソース)/D(ドレイン)と称する)を作成する場合に、上記本発明を適用する形態について説明する。
【0021】
はじめに、図6に示すように、シリコンから成る半導体基板1の上面内に、素子分離膜2を形成する。第一の領域と第二の領域とは、当該素子分離膜2により区画されている。本実施の形態では、第一の領域には、N型FETが形成される。他方、第二の領域には、P型FETが形成される。
【0022】
次に、第一、二の領域の半導体基板1に対して、上記導電型に従った、ウエル注入、チャネル注入および不純物制御等を行う。その後、半導体基板1上に、ゲート絶縁膜3、ゲート電極4およびハードマスク5を当該順に堆積させる。その後、ゲート絶縁膜3、ゲート電極4およびハードマスク5を所定の形状にパターニングする。当該パターニング後の様子を図7に示す。以下、ゲート絶縁膜3、ゲート電極4およびハードマスク5の積層体をゲート構造と称する。
【0023】
次に、図8に示すように、各ゲート構造の側面に保護膜6を形成する。次に、第一の領域を露出させる開口部を有するレジストにより、第二の領域を覆う(図示せず)。そして、当該レジストをマスクとして使用して、第一の領域にN型の不純物イオンを注入する(図示せず)。前記レジストの除去後、第二の領域を露出させる開口部を有するレジストにより、第一の領域を覆う(図示せず)。そして、当該レジストをマスクとして使用して、第二の領域にP型の不純物イオンを注入する(図示せず)。
【0024】
前記レジストの除去後、半導体基板1に対して加熱処理を行うことにより、不純物イオンを活性化させる。これにより、図8に示すように、ゲート構造G1の両脇の半導体基板1表面内には、N型の不純物注入層7が形成される。他方、ゲート構造G2の両脇の半導体基板1表面内には、P型の不純物注入層8が形成される。
【0025】
次に、図9に示すように、露出している半導体基板1の上面に酸化膜9を形成する。その後、図9に示すように、側面に保護膜6が形成されたゲート構造G1,G2を覆うように、酸化膜9上にサイドウォール膜10を成膜する。
【0026】
次に、サイドウォール膜10に対して異方性エッチバック処理を施す。これにより、図10に示すように、各ゲート構造G1,G2の側面部にのみサイドウォール膜10を残存させる。異方性エッチバック処理の際には、酸化膜9はエッチングストッパーとして機能する。その後、残存しているサイドウォール膜10の下方に存する酸化膜9以外の酸化膜9を除去する(図10参照)。
【0027】
次に、図11に示すように、保護膜6、酸化膜9およびサイドウォール膜10が側面に形成されたゲート構造G1,G2を覆うように、半導体基板1上に、カバー膜11を形成する。ここで、カバー膜11の膜厚は、たとえば20nm〜100nm程度である。また、カバー膜11は、熱処理が加わると応力が発生する(応力が誘起される)。カバー膜11として、窒化膜、酸窒化膜、酸化膜等の単層膜、またはこれらを任意に組み合わせた積層膜を採用することができる。
【0028】
次に、カバー膜11に対してフォトリソグラフィ工程を施す。これにより、図12に示すように、第二の領域上方のカバー膜11のみを除去する。つまり、第一の領域の半導体基板1上にカバー膜11は残存し、当該カバー膜11は、第二の領域を露出させる開口部を有している。
【0029】
次に、半導体基板1に対して加熱処理を施す。当該加熱処理は、たとえば800℃〜1300℃程度の温度条件で行われる。当該加熱処理により、カバー膜11に応力が生じる(応力が誘起する)。そして、当該発生した応力が、ゲート構造G1および半導体基板1内のチャネル領域に歪を発生させる。ここで、第一の領域にはN型FETが形成されるので、チャネル領域等に発生する歪は、引っ張り歪である必要がある。
【0030】
上記のように、カバー膜11の形成と加熱処理により、第一の領域に対して、N型FETの特性を向上させるための特性向上処理が施される。
【0031】
次に、カバー膜11をマスクとして使用して、露出している半導体基板1の上面に対してエッチング処理を施す。これにより、ゲート構造G2の側壁に形成されているサイドウォール膜10の両脇における半導体基板1の表面内に、基板1を貫通しない所定の深さのリセス部が形成される。つまり、リセス部は、P型FETのソース・ドレイン領域となる領域に形成される。その後、当該リセス部に対して、SiGe(ゲルマニウムシリコン)エピタキシャル成長処理を施す。これにより、図12に示すように、上記リセス部には、SiGe−S/D12が形成される。
【0032】
上記リセス部およびリセス部におけるSiGe−S/D12の形成が、P型FETの特性を向上させるための特性向上処理である。当該特性向上処理により、第二の領域の半導体基板1に形成されるチャネル領域等に圧縮歪が発生する。
【0033】
次に、カバー膜11を除去することにより、図13に示す構造が完成する。なお、当該カバー膜11を除去しても、半導体基板1およびゲート構造G1に発生した歪は、残存する。その後は、層間絶縁膜の堆積および配線の配設等の通常のCMOSプロセスを実施する。
【0034】
従来では、第一の領域に対する特性向上処理の際には、第二の領域を覆うカバー膜が形成され、第二の領域に対する特性向上処理の際には、第一の領域を覆うカバー膜が形成されていた。したがって、2度のカバー膜生成のみならず、カバー膜を除去する工程も2度実施されていた。
【0035】
これに対して、本実施の形態では、第二の領域に対する特性向上処理の際には、第一の領域を覆うカバー膜11が形成されるが、当該カバー膜11は、加熱処理が加わることにより、第一の領域に対する特性向上処理に関与する。つまり、カバー膜11は、第二の領域に対する特性向上処理の際の第一の領域のマスク機能と、第一の領域の特性向上処理機能とを兼ねている。
【0036】
したがって、P型トランジスタの特性向上処理とN型トランジスタの特性向上処理とを施したとしても、製造工程の増加を抑制することができる。さらに、カバー膜の除去処理回数も減るので、エッチング処理等による半導体基板1の損傷を抑制でき、デバイス全体の性能の劣化を抑制することができる。
【0037】
なお、上記では、カバー膜11のパターニング後、N型FET特性向上のための加熱処理、P型FET特性向上のためのSiGe−S/D12形成が、当該順に実施された。しかし、カバー膜11のパターニング後に、P型FET特性向上のためのSiGe−S/D12形成、N型FET特性向上のための加熱処理の順に、製造工程を実施しても良い。
【0038】
<実施の形態2>
本実施の形態では、CMOSプロセスにおいて、N型FETにSiCエピ成長層(以下、SiC−S(ソース)/D(ドレイン)と称する)を作成する場合に、上記本発明を適用する形態について説明する。
【0039】
はじめに、図6に示すように、半導体基板1上面内に素子分離膜2を形成する。第一の領域と第二の領域とは、当該素子分離膜2により区画されている。本実施の形態では、第一の領域には、P型FETが形成される。他方、第二の領域には、N型FETが形成される。
【0040】
次に、第一、二の領域の半導体基板1に対して、上記導電型に従った、ウエル注入、チャネル注入および不純物制御等を行う。その後、半導体基板1上に、ゲート絶縁膜3、ゲート電極4およびハードマスク5を当該順に堆積させる。その後、ゲート絶縁膜3、ゲート電極4およびハードマスク5を所定の形状にパターニングする。当該パターニング後の様子を図7に示す。以下、ゲート絶縁膜3、ゲート電極4およびハードマスク5の積層体をゲート構造と称する。
【0041】
次に、図8に示すように、各ゲート構造の側面に保護膜6を形成する。次に、第一の領域を露出させる開口部を有するレジストにより、第二の領域を覆う(図示せず)。そして、当該レジストをマスクとして使用して、第一の領域にP型の不純物イオンを注入する(図示せず)。前記レジストの除去後、第二の領域を露出させる開口部を有するレジストにより、第一の領域を覆う(図示せず)。そして、当該レジストをマスクとして使用して、第二の領域にN型の不純物イオンを注入する(図示せず)。
【0042】
前記レジストの除去後、半導体基板1に対して加熱処理を行うことにより、不純物イオンを活性化させる。これにより、図8に示すように、ゲート構造G1の両脇の半導体基板1表面内には、P型の不純物注入層7が形成される。他方、ゲート構造G2の両脇の半導体基板1表面内には、N型の不純物注入層8が形成される。
【0043】
次に、図9に示すように、露出している半導体基板1の上面に酸化膜9を形成する。その後、図9に示すように、側面に保護膜6が形成されたゲート構造G1,G2を覆うように、酸化膜9上にサイドウォール膜10を成膜する。
【0044】
次に、サイドウォール膜10に対して異方性エッチバック処理を施す。これにより、図10に示すように、各ゲート構造G1,G2の側面部にのみサイドウォール膜10を残存させる。異方性エッチバック処理の際には、酸化膜9はエッチングストッパーとして機能する。その後、残存しているサイドウォール膜10の下方に存する酸化膜9以外の酸化膜9を除去する(図10参照)。
【0045】
次に、図11に示すように、保護膜6、酸化膜9およびサイドウォール膜10が側面に形成されたゲート構造G1,G2を覆うように、半導体基板1上に、カバー膜11を形成する。ここで、カバー膜11の膜厚は、たとえば20nm〜100nm程度である。また、カバー膜11は、熱処理が加わると応力が発生する(応力が誘起される)。カバー膜11として、窒化膜、酸化膜の単層膜を採用することができる。
【0046】
次に、カバー膜11に対してフォトリソグラフィ工程を施す。これにより、図12に示すように、第二の領域上方のカバー膜11のみを除去する。つまり、第一の領域の半導体基板1上にカバー膜11は残存し、当該カバー膜11は、第二の領域を露出させる開口部を有している。
【0047】
次に、半導体基板1に対して加熱処理を施す。当該加熱処理は、たとえば800℃〜1300℃程度の温度条件で行われる。当該加熱処理により、カバー膜11に応力が生じる(応力が誘起する)。そして、当該発生した応力が、ゲート構造G1および半導体基板1内のチャネル領域に歪を発生させる。ここで、第一の領域にはP型FETが形成されるので、チャネル領域等に発生する歪は、圧縮歪である必要がある。
【0048】
上記、カバー膜11の形成と加熱処理とにより、第一の領域に対して、P型FETの特性を向上させるための特性向上処理が施される。
【0049】
次に、カバー膜11をマスクとして使用して、露出している半導体基板1の上面に対してエッチング処理を施す。これにより、ゲート構造G2の側壁に形成されているサイドウォール膜10の両脇における半導体基板1の表面内に、基板1を貫通しない所定の深さのリセス部が形成される。つまり、リセス部は、N型FETのソース・ドレイン領域となる領域に形成される。その後、当該リセス部に対して、SiC(炭化シリコン)エピタキシャル成長処理を施す。これにより、図12に示すように、上記リセス部には、SiC−S/D12が形成される。
【0050】
上記リセス部およびリセス部におけるSiC−S/D12の形成が、N型FETの特性を向上させるための特性向上処理である。当該特性向上処理により、第二の領域の半導体基板1に形成されるチャネル領域等に引っ張り歪が発生する。
【0051】
次に、カバー膜11を除去することにより、図13に示す構造が完成する。なお、当該カバー膜11を除去しても、半導体基板1およびゲート構造G1に発生した歪は、残存する。その後は、層間絶縁膜の堆積および配線の配設等の通常のCMOSプロセスを実施する。
【0052】
このように、実施の形態1と異なり、P型FET形成領域にカバー膜11を形成し、N型FET形成領域にSiC−S/D12を形成する態様を採用したとしても、実施の形態1と同様の効果を奏することができる。
【0053】
なお、上記では、カバー膜11のパターニング後、P型FET特性向上のための加熱処理、N型FET特性向上のためのSiC−S/D12形成が、当該順に実施された。しかし、カバー膜11のパターニング後に、N型FET特性向上のためのSiC−S/D12形成、P型FET特性向上のための加熱処理の順に、製造工程を実施しても良い。
【図面の簡単な説明】
【0054】
【図1】本発明の概要を説明するための断面図である。
【図2】本発明の概要を説明するための断面図である。
【図3】本発明の概要を説明するための断面図である。
【図4】本発明の概要を説明するための断面図である。
【図5】本発明の概要を説明するための断面図である。
【図6】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図7】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図8】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図9】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図10】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図11】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図12】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図13】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【符号の説明】
【0055】
1 半導体基板、2 素子分離膜、3 ゲート絶縁膜、4 ゲート電極、5 ハードマスク、6 保護膜、7,8 不純物注入層、9 酸化膜、10 サイドウォール膜、11,101 カバー膜、12 SiGe−S/D層(またはSiC−S/D層)、G1,G2 ゲート構造。
【技術分野】
【0001】
この発明は、半導体装置の製造方法に係る発明であり、たとえば、P型FETとN型FETとが形成される半導体装置の製造方法に適用することができる。
【背景技術】
【0002】
半導体装置では、半導体基板の歪みによる特性(トランジスタのON電流の増加等)の高性能化が必須になってきている。歪みの誘起方法としては、チャネルに近接して又はチャネル上に、歪みを誘起する構成を形成する方法がある。特性向上をもたらす歪みは、N−FET(Field effect transistor)では引っ張り歪みである。他方、P−FETでは圧縮歪みである。つまり、特性向上をもたらす歪みは、N−FETとP−FETとで相反する。したがって、一方のトランジスタの特性向上技術を半導体基板全体に適用すると、他方のトランジスタの特性向上が妨げられるという問題が発生する。
【0003】
当該問題を防止するため、各々のトランジスタに対して別個の工程で、特性を向上させる技術(チャネル領域に歪を発生させる技術)を適用することが必要である(以下、作り分け技術と称する)。
【0004】
ここで、トランジスタの特性向上を目的とした半導体基板の歪発生技術としては、たとえば特許文献1が存在する。
【0005】
【特許文献1】米国特許第6,861,318 B2
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかし、一般に上記作り分け技術を採用した場合には、工程数の増加、熱履歴の追加、当該熱履歴の追加に伴うプロセスの複雑化などが問題となる。
【0007】
たとえば、一方のトランジスタの特性向上処理を施す場合には、他方のトランジスタの形成領域をカバー膜によりマスクすることを要する。このように、両方のトランジスタの特性向上処理を行う場合には、別個独立にカバー膜を形成する必要があり、プロセスが複雑となる。
【0008】
また、カバー膜除去工程により、半導体基板がエッチングの影響を被る。これにより、デバイス全体の性能の劣化が問題となる。
【0009】
そこで、本発明は、P型トランジスタの特性向上処理とN型トランジスタの特性向上処理とを施したとしても、製造工程の増加を抑制することができ、かつデバイス全体の性能の劣化を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記の目的を達成するために、本発明の一実施例によれば、一方のトランジスタ形成領域にカバー膜を形成する。そして、半導体基板に対して加熱処理を加え、カバー膜に応力を発生させる。これにより、一方のトランジスタの形成領域に対して、当該一方のトランジスタの特性を向上させる処理を行う。さらに、カバー膜をマスクとして他方のトランジスタの形成領域に対して、当該他方のトランジスタの特性を向上させる処理を施す。
【発明の効果】
【0011】
上記一実施例により、カバー膜は、他方のトランジスタの特性向上処理の際にマスクとして機能すると共に、一方のトランジスタの特性向上処理にも寄与する。したがって、両トランジスタの特性向上処理を施したとしても、製造工程の増加を抑制することができる。さらに、余分な製造工程(たとえばカバー膜のエッチング除去工程)に起因するデバイス全体の性能の劣化を、抑制することができる。
【発明を実施するための最良の形態】
【0012】
一方のトランジスタの特性を向上させる処理を行う際に、第一のトランジスタ形成領域は、カバー膜によりマスクされる。本発明では、当該カバー膜をマスクとしての機能だけでなく、第一のトランジスタの特性を向上させる処理にも利用することを特徴とする。以下、図1〜5を用いて、本発明の概要について説明する。
【0013】
図1に示すように、第一のトランジスタの特性向上処理適用領域と第二のトランジスタの特性向上処理適用領域とを有する、半導体基板100を用意する。ここで、第一のトランジスタと第二のトランジスタとは、導電型が異なる。次に、図2に示すように、半導体基板100の主面上に、カバー膜101を成膜する。当該カバー膜101は、熱処理が加わると応力が発生する。
【0014】
その後、カバー膜101に対してフォトリソグラフィ工程を施す。これにより、図3に示すように、カバー膜101には、第二のトランジスタの特性向上処理適用領域が露出する開口部102が形成される(カバー膜101のパターニング処理)。なお、当該フォトリソグラフィ工程後においても、図3に示すように、第一のトランジスタの特性向上処理適用領域は、カバー膜101により覆われている。
【0015】
当該状態において、半導体基板100に対して加熱処理を施す。当該加熱処理によりカバー膜に応力が発生する。当該応力の発生により、第一のトランジスタの特性向上処理適用領域の半導体基板100上面付近に、歪が発生する(換言すれば、半導体基板1の上面付近に、歪発生領域103が形成される)。つまり、カバー膜の成膜・パターニング処理と加熱処理とが、第一のトランジスタの特性を向上させるための処理であると把握できる。
【0016】
次に、開口部102を有するカバー膜101をマスクとして使用して、当該開口部102から露出している領域に対して、第二のトランジスタの特性を向上させるための処理を施す。これにより、図4に示すように、第二のトランジスタの特性向上処理適用領域の半導体基板100の上面付近に、歪発生領域104が形成される。
【0017】
その後、図5に示すように、カバー膜101を半導体基板100上面から除去する。なお、当該カバー膜101を除去したとしても、歪発生領域103において生じた歪は、半導体基板100に残留する。
【0018】
このように、カバー膜101は、一方の領域の特性向上処理の際のマスクとして機能すると共に、加熱処理と相まって他方の領域の特性向上処理にも起因している、したがって、二つの領域に対して各々異なる特性向上処理を施したとしても、従来2度必要であったカバー膜101の形成・除去が、一度で済む。よって、製造工程の増加を抑制することができる。また、半導体基板100がエッチングの影響を受けることを抑制できるので、当該エッチング処理に起因したデバイス全体の性能の劣化も抑制できる。
【0019】
次に、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【0020】
<実施の形態1>
本実施の形態では、CMOSプロセスにおいて、P型FETにSiGeエピ成長層(以下、SiGe−S(ソース)/D(ドレイン)と称する)を作成する場合に、上記本発明を適用する形態について説明する。
【0021】
はじめに、図6に示すように、シリコンから成る半導体基板1の上面内に、素子分離膜2を形成する。第一の領域と第二の領域とは、当該素子分離膜2により区画されている。本実施の形態では、第一の領域には、N型FETが形成される。他方、第二の領域には、P型FETが形成される。
【0022】
次に、第一、二の領域の半導体基板1に対して、上記導電型に従った、ウエル注入、チャネル注入および不純物制御等を行う。その後、半導体基板1上に、ゲート絶縁膜3、ゲート電極4およびハードマスク5を当該順に堆積させる。その後、ゲート絶縁膜3、ゲート電極4およびハードマスク5を所定の形状にパターニングする。当該パターニング後の様子を図7に示す。以下、ゲート絶縁膜3、ゲート電極4およびハードマスク5の積層体をゲート構造と称する。
【0023】
次に、図8に示すように、各ゲート構造の側面に保護膜6を形成する。次に、第一の領域を露出させる開口部を有するレジストにより、第二の領域を覆う(図示せず)。そして、当該レジストをマスクとして使用して、第一の領域にN型の不純物イオンを注入する(図示せず)。前記レジストの除去後、第二の領域を露出させる開口部を有するレジストにより、第一の領域を覆う(図示せず)。そして、当該レジストをマスクとして使用して、第二の領域にP型の不純物イオンを注入する(図示せず)。
【0024】
前記レジストの除去後、半導体基板1に対して加熱処理を行うことにより、不純物イオンを活性化させる。これにより、図8に示すように、ゲート構造G1の両脇の半導体基板1表面内には、N型の不純物注入層7が形成される。他方、ゲート構造G2の両脇の半導体基板1表面内には、P型の不純物注入層8が形成される。
【0025】
次に、図9に示すように、露出している半導体基板1の上面に酸化膜9を形成する。その後、図9に示すように、側面に保護膜6が形成されたゲート構造G1,G2を覆うように、酸化膜9上にサイドウォール膜10を成膜する。
【0026】
次に、サイドウォール膜10に対して異方性エッチバック処理を施す。これにより、図10に示すように、各ゲート構造G1,G2の側面部にのみサイドウォール膜10を残存させる。異方性エッチバック処理の際には、酸化膜9はエッチングストッパーとして機能する。その後、残存しているサイドウォール膜10の下方に存する酸化膜9以外の酸化膜9を除去する(図10参照)。
【0027】
次に、図11に示すように、保護膜6、酸化膜9およびサイドウォール膜10が側面に形成されたゲート構造G1,G2を覆うように、半導体基板1上に、カバー膜11を形成する。ここで、カバー膜11の膜厚は、たとえば20nm〜100nm程度である。また、カバー膜11は、熱処理が加わると応力が発生する(応力が誘起される)。カバー膜11として、窒化膜、酸窒化膜、酸化膜等の単層膜、またはこれらを任意に組み合わせた積層膜を採用することができる。
【0028】
次に、カバー膜11に対してフォトリソグラフィ工程を施す。これにより、図12に示すように、第二の領域上方のカバー膜11のみを除去する。つまり、第一の領域の半導体基板1上にカバー膜11は残存し、当該カバー膜11は、第二の領域を露出させる開口部を有している。
【0029】
次に、半導体基板1に対して加熱処理を施す。当該加熱処理は、たとえば800℃〜1300℃程度の温度条件で行われる。当該加熱処理により、カバー膜11に応力が生じる(応力が誘起する)。そして、当該発生した応力が、ゲート構造G1および半導体基板1内のチャネル領域に歪を発生させる。ここで、第一の領域にはN型FETが形成されるので、チャネル領域等に発生する歪は、引っ張り歪である必要がある。
【0030】
上記のように、カバー膜11の形成と加熱処理により、第一の領域に対して、N型FETの特性を向上させるための特性向上処理が施される。
【0031】
次に、カバー膜11をマスクとして使用して、露出している半導体基板1の上面に対してエッチング処理を施す。これにより、ゲート構造G2の側壁に形成されているサイドウォール膜10の両脇における半導体基板1の表面内に、基板1を貫通しない所定の深さのリセス部が形成される。つまり、リセス部は、P型FETのソース・ドレイン領域となる領域に形成される。その後、当該リセス部に対して、SiGe(ゲルマニウムシリコン)エピタキシャル成長処理を施す。これにより、図12に示すように、上記リセス部には、SiGe−S/D12が形成される。
【0032】
上記リセス部およびリセス部におけるSiGe−S/D12の形成が、P型FETの特性を向上させるための特性向上処理である。当該特性向上処理により、第二の領域の半導体基板1に形成されるチャネル領域等に圧縮歪が発生する。
【0033】
次に、カバー膜11を除去することにより、図13に示す構造が完成する。なお、当該カバー膜11を除去しても、半導体基板1およびゲート構造G1に発生した歪は、残存する。その後は、層間絶縁膜の堆積および配線の配設等の通常のCMOSプロセスを実施する。
【0034】
従来では、第一の領域に対する特性向上処理の際には、第二の領域を覆うカバー膜が形成され、第二の領域に対する特性向上処理の際には、第一の領域を覆うカバー膜が形成されていた。したがって、2度のカバー膜生成のみならず、カバー膜を除去する工程も2度実施されていた。
【0035】
これに対して、本実施の形態では、第二の領域に対する特性向上処理の際には、第一の領域を覆うカバー膜11が形成されるが、当該カバー膜11は、加熱処理が加わることにより、第一の領域に対する特性向上処理に関与する。つまり、カバー膜11は、第二の領域に対する特性向上処理の際の第一の領域のマスク機能と、第一の領域の特性向上処理機能とを兼ねている。
【0036】
したがって、P型トランジスタの特性向上処理とN型トランジスタの特性向上処理とを施したとしても、製造工程の増加を抑制することができる。さらに、カバー膜の除去処理回数も減るので、エッチング処理等による半導体基板1の損傷を抑制でき、デバイス全体の性能の劣化を抑制することができる。
【0037】
なお、上記では、カバー膜11のパターニング後、N型FET特性向上のための加熱処理、P型FET特性向上のためのSiGe−S/D12形成が、当該順に実施された。しかし、カバー膜11のパターニング後に、P型FET特性向上のためのSiGe−S/D12形成、N型FET特性向上のための加熱処理の順に、製造工程を実施しても良い。
【0038】
<実施の形態2>
本実施の形態では、CMOSプロセスにおいて、N型FETにSiCエピ成長層(以下、SiC−S(ソース)/D(ドレイン)と称する)を作成する場合に、上記本発明を適用する形態について説明する。
【0039】
はじめに、図6に示すように、半導体基板1上面内に素子分離膜2を形成する。第一の領域と第二の領域とは、当該素子分離膜2により区画されている。本実施の形態では、第一の領域には、P型FETが形成される。他方、第二の領域には、N型FETが形成される。
【0040】
次に、第一、二の領域の半導体基板1に対して、上記導電型に従った、ウエル注入、チャネル注入および不純物制御等を行う。その後、半導体基板1上に、ゲート絶縁膜3、ゲート電極4およびハードマスク5を当該順に堆積させる。その後、ゲート絶縁膜3、ゲート電極4およびハードマスク5を所定の形状にパターニングする。当該パターニング後の様子を図7に示す。以下、ゲート絶縁膜3、ゲート電極4およびハードマスク5の積層体をゲート構造と称する。
【0041】
次に、図8に示すように、各ゲート構造の側面に保護膜6を形成する。次に、第一の領域を露出させる開口部を有するレジストにより、第二の領域を覆う(図示せず)。そして、当該レジストをマスクとして使用して、第一の領域にP型の不純物イオンを注入する(図示せず)。前記レジストの除去後、第二の領域を露出させる開口部を有するレジストにより、第一の領域を覆う(図示せず)。そして、当該レジストをマスクとして使用して、第二の領域にN型の不純物イオンを注入する(図示せず)。
【0042】
前記レジストの除去後、半導体基板1に対して加熱処理を行うことにより、不純物イオンを活性化させる。これにより、図8に示すように、ゲート構造G1の両脇の半導体基板1表面内には、P型の不純物注入層7が形成される。他方、ゲート構造G2の両脇の半導体基板1表面内には、N型の不純物注入層8が形成される。
【0043】
次に、図9に示すように、露出している半導体基板1の上面に酸化膜9を形成する。その後、図9に示すように、側面に保護膜6が形成されたゲート構造G1,G2を覆うように、酸化膜9上にサイドウォール膜10を成膜する。
【0044】
次に、サイドウォール膜10に対して異方性エッチバック処理を施す。これにより、図10に示すように、各ゲート構造G1,G2の側面部にのみサイドウォール膜10を残存させる。異方性エッチバック処理の際には、酸化膜9はエッチングストッパーとして機能する。その後、残存しているサイドウォール膜10の下方に存する酸化膜9以外の酸化膜9を除去する(図10参照)。
【0045】
次に、図11に示すように、保護膜6、酸化膜9およびサイドウォール膜10が側面に形成されたゲート構造G1,G2を覆うように、半導体基板1上に、カバー膜11を形成する。ここで、カバー膜11の膜厚は、たとえば20nm〜100nm程度である。また、カバー膜11は、熱処理が加わると応力が発生する(応力が誘起される)。カバー膜11として、窒化膜、酸化膜の単層膜を採用することができる。
【0046】
次に、カバー膜11に対してフォトリソグラフィ工程を施す。これにより、図12に示すように、第二の領域上方のカバー膜11のみを除去する。つまり、第一の領域の半導体基板1上にカバー膜11は残存し、当該カバー膜11は、第二の領域を露出させる開口部を有している。
【0047】
次に、半導体基板1に対して加熱処理を施す。当該加熱処理は、たとえば800℃〜1300℃程度の温度条件で行われる。当該加熱処理により、カバー膜11に応力が生じる(応力が誘起する)。そして、当該発生した応力が、ゲート構造G1および半導体基板1内のチャネル領域に歪を発生させる。ここで、第一の領域にはP型FETが形成されるので、チャネル領域等に発生する歪は、圧縮歪である必要がある。
【0048】
上記、カバー膜11の形成と加熱処理とにより、第一の領域に対して、P型FETの特性を向上させるための特性向上処理が施される。
【0049】
次に、カバー膜11をマスクとして使用して、露出している半導体基板1の上面に対してエッチング処理を施す。これにより、ゲート構造G2の側壁に形成されているサイドウォール膜10の両脇における半導体基板1の表面内に、基板1を貫通しない所定の深さのリセス部が形成される。つまり、リセス部は、N型FETのソース・ドレイン領域となる領域に形成される。その後、当該リセス部に対して、SiC(炭化シリコン)エピタキシャル成長処理を施す。これにより、図12に示すように、上記リセス部には、SiC−S/D12が形成される。
【0050】
上記リセス部およびリセス部におけるSiC−S/D12の形成が、N型FETの特性を向上させるための特性向上処理である。当該特性向上処理により、第二の領域の半導体基板1に形成されるチャネル領域等に引っ張り歪が発生する。
【0051】
次に、カバー膜11を除去することにより、図13に示す構造が完成する。なお、当該カバー膜11を除去しても、半導体基板1およびゲート構造G1に発生した歪は、残存する。その後は、層間絶縁膜の堆積および配線の配設等の通常のCMOSプロセスを実施する。
【0052】
このように、実施の形態1と異なり、P型FET形成領域にカバー膜11を形成し、N型FET形成領域にSiC−S/D12を形成する態様を採用したとしても、実施の形態1と同様の効果を奏することができる。
【0053】
なお、上記では、カバー膜11のパターニング後、P型FET特性向上のための加熱処理、N型FET特性向上のためのSiC−S/D12形成が、当該順に実施された。しかし、カバー膜11のパターニング後に、N型FET特性向上のためのSiC−S/D12形成、P型FET特性向上のための加熱処理の順に、製造工程を実施しても良い。
【図面の簡単な説明】
【0054】
【図1】本発明の概要を説明するための断面図である。
【図2】本発明の概要を説明するための断面図である。
【図3】本発明の概要を説明するための断面図である。
【図4】本発明の概要を説明するための断面図である。
【図5】本発明の概要を説明するための断面図である。
【図6】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図7】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図8】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図9】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図10】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図11】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図12】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【図13】実施の形態に係る半導体製造方法を説明するための工程断面図である。
【符号の説明】
【0055】
1 半導体基板、2 素子分離膜、3 ゲート絶縁膜、4 ゲート電極、5 ハードマスク、6 保護膜、7,8 不純物注入層、9 酸化膜、10 サイドウォール膜、11,101 カバー膜、12 SiGe−S/D層(またはSiC−S/D層)、G1,G2 ゲート構造。
【特許請求の範囲】
【請求項1】
(A)第一の導電型を有する第一のトランジスタが形成される第一の領域と、第二の導電型を有する第二のトランジスタが形成される第二の領域とを有する、半導体基板を用意する工程と、
(B)前記第一の領域の前記半導体基板上に、加熱により応力が生ずるカバー膜を形成する工程と、
(C)前記工程(B)の後に、前記半導体基板に対して加熱処理を施すことによって前記カバー膜に応力を発生させることにより、前記第一の領域の前記半導体基板に対して、前記第一のトランジスタの特性を向上させる第一の特性向上処理を施す工程と、
(D)前記カバー膜をマスクとして使用して、前記カバー膜から露出している前記第二の領域の前記半導体基板に対して、前記第二のトランジスタの特性を向上させる第二の特性向上処理を施す工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項2】
前記第一のトランジスタは、N型トランジスタであり、
前記第二のトランジスタは、P型トランジスタであり、
前記工程(D)は、
(D−1)前記第二の領域において、前記P型トランジスタのソース・ドレイン領域となる前記半導体基板の上面部分を除去することにより、リセス部を形成する工程と、
(D−2)前記リセス部に対して、SiGeエピタキシャル成長層を形成する工程とを、有する、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第一のトランジスタは、P型トランジスタであり、
前記第二のトランジスタは、N型トランジスタであり、
前記工程(D)は、
(D−1)前記第二の領域において、前記N型トランジスタのソース・ドレイン領域となる前記半導体基板の上面部分を除去することにより、リセス部分を形成する工程と、
(D−2)前記リセス部分に対して、SiCエピタキシャル成長層を形成する工程とを、有する、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記工程(D)は、前記工程(C)の後に行う、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記工程(C)は、前記工程(D)の後に行う、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項1】
(A)第一の導電型を有する第一のトランジスタが形成される第一の領域と、第二の導電型を有する第二のトランジスタが形成される第二の領域とを有する、半導体基板を用意する工程と、
(B)前記第一の領域の前記半導体基板上に、加熱により応力が生ずるカバー膜を形成する工程と、
(C)前記工程(B)の後に、前記半導体基板に対して加熱処理を施すことによって前記カバー膜に応力を発生させることにより、前記第一の領域の前記半導体基板に対して、前記第一のトランジスタの特性を向上させる第一の特性向上処理を施す工程と、
(D)前記カバー膜をマスクとして使用して、前記カバー膜から露出している前記第二の領域の前記半導体基板に対して、前記第二のトランジスタの特性を向上させる第二の特性向上処理を施す工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項2】
前記第一のトランジスタは、N型トランジスタであり、
前記第二のトランジスタは、P型トランジスタであり、
前記工程(D)は、
(D−1)前記第二の領域において、前記P型トランジスタのソース・ドレイン領域となる前記半導体基板の上面部分を除去することにより、リセス部を形成する工程と、
(D−2)前記リセス部に対して、SiGeエピタキシャル成長層を形成する工程とを、有する、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第一のトランジスタは、P型トランジスタであり、
前記第二のトランジスタは、N型トランジスタであり、
前記工程(D)は、
(D−1)前記第二の領域において、前記N型トランジスタのソース・ドレイン領域となる前記半導体基板の上面部分を除去することにより、リセス部分を形成する工程と、
(D−2)前記リセス部分に対して、SiCエピタキシャル成長層を形成する工程とを、有する、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記工程(D)は、前記工程(C)の後に行う、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記工程(C)は、前記工程(D)の後に行う、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−16407(P2009−16407A)
【公開日】平成21年1月22日(2009.1.22)
【国際特許分類】
【出願番号】特願2007−173639(P2007−173639)
【出願日】平成19年7月2日(2007.7.2)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成21年1月22日(2009.1.22)
【国際特許分類】
【出願日】平成19年7月2日(2007.7.2)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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