半導体装置の製造方法
【課題】 格子定数が異なる複数種類の半導体素子を同一の基板上に混載することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、シリコン基板２１の一部に絶縁膜２２を形成し、シリコン基板２１と絶縁膜２２上にアモルファスＳｉＧｅ層２３を形成し、シリコン基板を熱処理し、アモルファスＳｉＧｅ層２３を絶縁膜２２上に横方向に固相若しくは液相成長させて結晶化し、シリコン基板２２と絶縁膜２２上に格子定数が後に形成される材料層の格子定数に整合されたＳｉＧｅ層２３ｂを形成する。
【解決手段】 半導体装置の製造方法は、シリコン基板２１の一部に絶縁膜２２を形成し、シリコン基板２１と絶縁膜２２上にアモルファスＳｉＧｅ層２３を形成し、シリコン基板を熱処理し、アモルファスＳｉＧｅ層２３を絶縁膜２２上に横方向に固相若しくは液相成長させて結晶化し、シリコン基板２２と絶縁膜２２上に格子定数が後に形成される材料層の格子定数に整合されたＳｉＧｅ層２３ｂを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板上に複数の異なる機能素子、例えば光機能を有する半導体素子や、スピン機能を有する半導体素子を具備する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ユビキタス情報化社会の実現を目指して、例えば携帯電話をはじめとする各種の情報通信機器や情報端末に対して小型化、高機能化、多機能化、あるいはパーソナル化といった様々な要求が強まりつつある。また、これと並行して、情報通信機器や情報端末に対しては、例えば情報処理速度の高速化、取り扱い可能な情報の多様化および大容量化、あるいは低消費電力化等の要求も強まっている。
【０００３】
このような要求に応じて、半導体素子の微細化や集積回路の高集積化は、Ｓｉ−ＬＳＩ技術と称されるシリコン（Ｓｉ）を材料の中核とする半導体製造技術において、いわゆるスケーリングを主たる指導原理として実現されている。しかし、スケーリングにも限界があり、スケーリングを超えた新たな指導原理が求められている。
【０００４】
その一つとして、Ｓｉに比べて、キャリアの移動度が高い新材料、例えばＧｅ、ＳｉＧｅや、歪みＳｉ、歪みＳｉＧｅ、歪みＧｅが注目されている。これらの新材料を用いてＬＳＩの動作速度を向上させたり、Ｓｉ基板上にバッファ層としてのＧｅ層を形成し、このＧｅ層を介してＳｉ基板上に光機能を有するＧａＡｓ層を結晶成長させる研究も行われている（例えば非特許文献１〜４参照）。
【０００５】
しかし、ＳｉＧｅ結晶やＧａＡｓ結晶は、それらの格子定数がＳｉ基板の格子定数とは異なっている。このため、それらの材料をＳｉ基板上に直接設けた場合、各材料に好ましくない応力や負荷が掛かり、欠陥が発生し、それら材料が本来有している優れた機能を十分に発揮できなくなるおそれがある。また、歪みＳｉや歪みＧｅは、ＳｉやＧｅとは格子定数の異なるバッファ層上に形成するが、このとき、これらの格子定数差を精密に調整する必要がある。また、これらのＳｉＧｅ結晶や歪みＳｉ結晶や歪みＧｅ結晶あるいはＧａＡｓ結晶は、格子定数がそれぞれ異なっている。このため、たとえＧｅ層がＧａＡｓ結晶の下地層としては適していても、Ｇｅ層の上にＳｉＧｅ結晶や歪みＳｉ結晶を直接設けた場合、上記と同様の不具合が発生するおそれがある。したがって、ＳｉＧｅ結晶、歪みＳｉ結晶、およびＧａＡｓ結晶等をＳｉ基板やＧｅ層上に単純に混載することが困難である。
【０００６】
なお、電界効果トランジスタを代表とする電子機能素子や、例えば発光素子や受光素子を代表とする光機能素子、あるいはスピントランジスタを代表とするスピン機能素子等の互いに機能が異なる複数種類の素子を、それぞれの形成材料の格子定数に合った材料からなる複数種類の基板上に個別に設けた後、それら素子が設けられた基板同士を貼り合わせる技術も研究されている。この技術によれば、機能や形成材料の格子定数がそれぞれ異なる複数種類の素子が実質的に１枚の基板上に混載された半導体装置や集積回路を実現することが可能である。しかし、この技術では半導体装置のさらなる小型化、微細化、あるいは高集積化を図ることは実質的に不可能である。
【０００７】
このため、半導体集積回路の性能を革新的に向上させ、且つ高集積化を可能とするため、電子機能素子、光機能素子、スピン機能素子を一つの基板上に混載させる技術の開発が必要である。したがって、これらの機能や形成材料の格子定数が異なる複数種類の半導体素子を同一の基板上に混載することができる技術の開発が望まれている。
【先行技術文献】
【特許文献】
【０００８】
【非特許文献１】「Ｓｉへテロ超構造とそのデバイス応用」：宮尾正信、中川清和、応用物理第６１巻、第１１号、ｐ．１１０４、１９９２年
【非特許文献２】「Ｓｉ系高移動度ＭＯＳトランジスタ技術」：高木信一、応用物理第７４巻、第９号、ｐ．１１５８−１１７０、２００５年
【非特許文献３】“Gallium Aresenide Layers Grown by Molecular Beam Epitaxy on Single Crystalline Germanium Island on Insulator”: M. Takai, T. Tanigawa, T. Minamisono, K. Gamo, and S. Namba, Jpn. J. Appl. Phys. 23, L308, (1984)
【非特許文献４】“Low-dislocation-density GaAs epilayers grown on Ge-coated Si substrates by means of lateral epitaxial overgrowth”: Appl. Phys. Lett. 41, 347, (1982)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上に混載することが可能な半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法の態様は、シリコン基板の一部に絶縁膜を形成し、前記シリコン基板と絶縁膜上にアモルファスＳｉＧｅ層を形成し、前記シリコン基板を熱処理し、前記アモルファスＳｉＧｅ層を前記絶縁膜上に横方向に固相若しくは液相成長させて結晶化し、前記シリコン基板と絶縁膜上に格子定数が後に形成される材料層の格子定数に整合されたＳｉＧｅ層を形成することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上に混載することが可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成を示す図。
【図２】ＳｉＧｅ層の混晶比と格子定数の関係を示す図。
【図３】本発明の第２の実施形態に係る半導体装置の概略構成を示す断面図。
【図４】ＳｉＧｅ層を横方向に液相エピタキシャル成長させる方法を示す図。
【図５】ＳｉＧｅの混晶比と液相線及び固相線の関係を示す図。
【図６】ＳｉＧｅ層の製造方法を示すものであり、ＳｉＧｅのインプリント／インデント成長を示す図。
【図７】ＳｉＧｅ層の製造方法を示すものであり、ＳｉＧｅ／Ｓｉ多層構造のインプリント／インデント成長を示す図。
【図８】ＳｉＧｅ層の製造方法を示すものであり、インプリント／インデント成長したシリコン上で、ＳｉＧｅ層をエピタキシャル成長させる場合を示す図。
【図９】ＳｉＧｅ層の製造方法を示すものであり、縁膜上で単結晶化する結晶性絶縁膜ＭｇＯを用いたＳｉＧｅ層の結晶化方法を示す図。
【図１０】ＳｉＧｅ層の製造方法を示すものであり、金属誘起結晶化法を用いて絶縁膜上にＳｉＧｅ層を形成する方法を示す図。
【図１１】図１に示す第１の実施形態に係るモノリシック型の半導体装置の製造方法を概略的に示す断面図。
【図１２】第２の実施形態に係る三次元構造の半導体装置の製造方法を概略的に示す断面図。
【図１３】バッファ層としてのＳｉＧｅ層に新材料を形成した場合を示す電子顕微鏡写真。
【図１４】本発明をディスプレイ装置に適用した場合を示す図。
【図１５】図１４に示すディスプレイ装置を携帯機器に適用した場合を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１４】
先ず、先ず、第１、第２の実施形態により、本発明によって実現される半導体装置の構成について説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の概略構成を示している。図１は、電子機能素子や、光機能素子及びスピン機能素子を１つのシリコン基板上にモノリシックに形成する場合を示している。
【００１６】
電子機能素子は、例えばＧｅやＳｉＧｅを用いたトランジスタであり、光機能素子は、例えばＧａＡｓやＦｅＳｉ２を用いた発光素子や受光素子であり、スピン機能素子は、例えばＦｅ３Ｓｉを用いたスピントランジスタである。しかし、各機能素子は、これらに限定されるものではない。
【００１７】
図１において、シリコン基板１０の第１の領域Ａは、周知のＣＭＯＳトランジスタ１１の形成領域であり、このＣＭＯＳトランジスタ１１等により、例えばメモリセル、論理演算回路や液晶表示部等が形成されている。シリコン基板１０の第２の領域Ｂは、複数の機能素子の形成領域である。第２の領域Ｂにおいて、シリコン基板１０上には、例えばシリコン酸化膜により絶縁膜１３が形成されている。この絶縁膜１３上に、ユニバーサルバッファ層１４（以下、単にバッファ層と称す）が形成されている。このバッファ層１４は、格子定数の異なる例えばＳｉＧｅ層１４ａ、１４ｂ、１４ｃより構成されている。すなわち、これらＳｉＧｅ層１４ａ、１４ｂ、１４ｃの格子定数は、これらの上に形成される電子機能素子を構成する例えばＳｉＧｅ層又はＧｅ層１５、光機能素子を構成する例えばＧａＡｓ層又はＦｅＳｉ２層１６、及びスピン機能素子を構成する例えばＦｅ３Ｓｉ層１７の格子定数とそれぞれ等しく設定されている。これらＳｉＧｅ層１４ａ、１４ｂ、１４ｃ、及びＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７は、図示せぬ絶縁膜により分離されている。
【００１８】
図２は、ＳｉＧｅ層の混晶比と格子定数の関係を示している。図２に示すように、光やスピン等の新機能を有する材料群の格子定数は、例えばＧａＡｓ：０．５６５ｎｍ、ＦｅＳｉ２：０．５５４ｎｍ、Ｆｅ３Ｓｉ：０．５６４ｎｍであり、シリコンの格子定数０．５４３ｎｍと大きく異なっている。このため、これらの材料をシリコン基板上に混載する場合、結晶成長のテンプレートが必要となる。Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）混晶は、全率固溶の半導体であり、混晶比（ｘ）を変化することにより、格子定数を０．５４３ｎｍから０．５６５ｎｍの範囲で自由に変化させることができる。上記新機能を有する材料群の格子定数は、Ｓｉ１−ｘＧｅｘの格子定数の範囲内にあるため、図１に示すように、混晶比が異なるＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃを絶縁膜１３上に結晶成長させ、このＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃをバッファ層（テンプレート）として上記材料群を、Ｓｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃ上に結晶成長させることにより、歪を制御した格子欠陥が少ない良質な膜を形成することができる。このようにして形成されたＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７を用いて、電子機能、光機能、スピン機能を有する所望の素子が形成される。
【００１９】
上記絶縁膜１３上における結晶方位の制御は、後述するＳｉＧｅ層の製造方法において説明するが、例えば次のような方法が考えられる。
【００２０】
（１）ＳｉＧｅの液相又は固相エピタキシャル成長法
（２）ＳｉＧｅの表面又は下方の層に触媒金属をインプリントし、触媒金属によりＳｉＧｅの成長を誘起させる固相成長法、ＳｉＧｅの表面又は下方の層に局所的に応力を印加し、この応力印加箇所からＳｉＧｅを成長させる固相成長法
（３）絶縁膜上で単結晶化する例えばＭｇＯ等の結晶性絶縁膜をテンプレートとしてＳｉＧｅを結晶化させる方法
（４）金属誘起結晶化法（MIC : Metal Induced Crystallization）を用いて絶縁膜上にＳｉＧｅ層を形成する方法
上記第１の実施形態によれば、シリコン基板１０上に形成された絶縁膜１３の上に、混晶比が異なるバッファ層としてのＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃを設け、このＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃをテンプレートとしてＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７を設けている。このため、シリコン基板１０と格子定数が異なる複数の半導体層を１つの基板上に設けることができる。したがって、高機能の半導体装置をチップ面積の増大を抑制して形成することができる。
【００２１】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置の概略構成を示しており、図３において図１と同一部分には同一符号を付している。図３は、電子機能素子や、光機能素子及びスピン機能素子を１つのシリコン基板上に三次元に形成する場合を示している。
【００２２】
図３において、シリコン基板１０の表面領域には、周知のトランジスタやＣＭＯＳトランジスタ１１が形成されている。基板１０の上には、層間絶縁膜１３ａが形成されている。この層間絶縁膜１３ａは、例えば５００℃以下の温度により形成されたシリコン酸化膜（例えばＴＥＯＳ膜）により構成されている。この層間絶縁膜１３ａ上には、バッファ層として、例えばＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層１４ｃが形成されている。このＳｉ１−ｘＧｅｘ層１４ｃ上に例えばＦｅ３Ｓｉ層１７が形成されている。Ｓｉ１−ｘＧｅｘ層１４ｃの格子定数は、Ｆｅ３Ｓｉ層１７の格子定数にチューニングされている。このため、Ｓｉ１−ｘＧｅｘ層１４ｃ上に良好な膜質のＦｅ３Ｓｉ層１７を形成できる。このＦｅ３Ｓｉ層１７を用いてスピン機能素子が形成されている。
【００２３】
また、Ｆｅ３Ｓｉ層１７は、層間絶縁膜１３ｂにより覆われている。この層間絶縁膜１３ｂは、例えばＴＥＯＳ膜により構成されている。層間絶縁膜１３ｂの上には、バッファ層として、例えばＳｉ１−ｘＧｅｘ層１４ｂが形成されている。このＳｉ１−ｘＧｅｘ層１４ｂ上に例えば複数のＦｅＳｉ２層１６が形成されている。Ｓｉ１−ｘＧｅｘ層１４ｂの格子定数は、ＦｅＳｉ２層１６の格子定数にチューニングされている。このため、Ｓｉ１−ｘＧｅｘ層１４ｂ上に良好な膜質のＦｅＳｉ２層１６を形成できる。これらＦｅＳｉ２層１６を用いて光機能素子が形成されている。これらＦｅＳｉ２層１６の間に絶縁膜１３ｃが形成されている。この絶縁膜１３ｃは、例えばＴＥＯＳ膜が適用される。
【００２４】
上記光機能素子、スピン機能素子、ＣＭＯＳトランジスタは、配線層及びビアを介して接続されている。
【００２５】
上記構成において、Ｓｉ１−ｘＧｅｘ層１４ｃ、１４ｂは、絶縁膜１３ａ、１３ｂの表面全面に形成した。しかし、これに限定されるものではなく、各機能素子が形成される領域にのみに形成してもよい。
【００２６】
上記第２の実施形態によれば、トランジスタやＣＭＯＳトランジスタ１１が形成されたシリコン基板１０上に絶縁膜１３ａを設け、この絶縁膜１３ａ上にバッファ層としてのＳｉ１−ｘＧｅｘ層１４ｃを介在してＦｅ３Ｓｉ層１７を設け、さらに、絶縁膜１３ｂ上にバッファ層としてのＳｉ１−ｘＧｅｘ層１４ｂを介在してＦｅＳｉ２層１６を設けている。このため、シリコンと格子定数の異なる複数の材料を順次積層して、１つの基板上に、スピン機能素子と光機能素子を有する三次元半導体装置を実現することができる。
【００２７】
（ＳｉＧｅ層の製造方法）
次に、上記第１、第２の実施形態に適用されるバッファ層としてのＳｉ１−ｘＧｅｘ層の製造方法について説明する。
【００２８】
（ＳｉＧｅ層の第１の製造方法）
図４は、ＳｉＧｅ層を絶縁膜上で横方向に固相若しくは液相エピタキシャル成長させる方法を示している。
【００２９】
図４（ａ）に示すように、表面が（１００）面のシリコン基板２１に例えばリング状のトレンチ、又は２つの平行するトレンチを形成し、このトレンチ内にシリコン酸化膜２２が埋め込まれる。シリコン酸化膜２２の表面は、例えばエッチバック又はＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化される。この結果、シリコン酸化膜２２により囲まれた基板２１の表面領域２１ａが形成される。
【００３０】
図４（ｂ）に示すように、表面領域２１ａ及びシリコン酸化膜２２上にアモルファスＳｉＧｅ層２３が形成され、さらに、このアモルファスＳｉＧｅ層２３上にキャップ層又は蓄熱層としてのシリコン酸化膜２４が形成される。
【００３１】
次に、図４（ｃ）に示すように、熱処理が行われる。この熱処理は、温度が例えば９４０℃以上のＲＴＡ（Rapid Thermal Anneal）である。ＲＴＡの温度は、Ｓｉ１−ｘＧｅｘの混晶比により異なる。
【００３２】
図５は、ＳｉＧｅの混晶比と液相線及び固相線の関係を示している。ＳｉＧｅの液相エピタキシャル成長を生じさせる温度と、固相エピタキシャル成長を生じさせる温度は、混晶比によって異なり、液相エピタキシャル成長を行う場合、ＳｉＧｅを図５に示す液相線以上の温度とする必要があり、固相エピタキシャル成長を行う場合、固相線以下の温度とする必要がある。このため、上記ＲＴＡでは、Ｓｉ１−ｘＧｅｘの混晶比に応じた温度が設定され、固相及び液相エピタキシャル成長が行われる。
【００３３】
すなわち、図４（ｃ）に示すように、ＲＴＡにおいて、アモルファスＳｉＧｅ層２３が液相エピタキシャル成長を生じさせる温度に達すると、基板２１に接している部分で、基板ＳｉとアモルファスＳｉＧｅ層がミキシングする。ＳｉＧｅ層の融点は、Ｇｅ濃度と共に低温化するから、Ｓｉ濃度の高い基板Ｓｉ側から結晶化が始まり、次第に膜厚方向に結晶化が進み、この後、横方向に結晶化が進行する。横方向の結晶化の距離は、ＲＴＡの処理時間により規定される。ＲＴＡが終了した際、アモルファスＳｉＧｅ層２３のうち結晶化されたＳｉＧｅ層２３ａ以外の部分はｐｏｌｙ−ＳｉＧｅ層２３ｂとなる。
【００３４】
尚、上記熱処理は、ＲＴＡに限定されるものではなく、レーザービームをＳｉＧｅ層の形成領域に照射し、走査することにより加熱することも可能である。
【００３５】
上記ＳｉＧｅの液相エピタキシャル成長法によれば、所望の格子定数を有するＳｉＧｅ層を形成することができる。しかも、熱処理時間を調整することにより、所望の表面積を有するＳｉＧｅ層を形成することができるため、各種デバイスの製造に有効である。
【００３６】
また、ＳｉＧｅ層の上面にキャップ層が形成されているため、結晶化されたＳｉＧｅ層の表面の平坦性が良好であり、ＳｉＧｅ層の上に他の材料層を形成する場合に有利である。
【００３７】
尚、図４に示す製造工程において、熱処理温度を固相線の領域とすれば、固相エピタキシャル成長によりアモルファスＳｉＧｅ層を結晶化することも可能である。
【００３８】
アモルファスＳｉの固相エピタキシャル成長の場合、熱処理温度が高くなると、アモルファスＳｉ層の中にランダムな多結晶核が発生し、固相エピタキシャル成長を阻害する。したがって、固相成長距離は、加熱温度が低く、処理時間が長いほど長くなる。
【００３９】
一方、液相エピタキシャル成長では、熱処理時間が数分以下と短く多結晶核の発生は無視できる。したがって、液相エピタキシャル成長と固相エピタキシャル成長を比較した場合、液相エピタキシャル成長の方が、成長距離を大きくすることができる。このため、液相エピタキシャル成長は、大きなＳｉＧｅ層の形成に適している。
【００４０】
（ＳｉＧｅ層の第２の製造方法）
図６は、ＳｉＧｅ層のインプリント／インデント成長の原理を示すものである。図６（ａ）に示すように、図示せぬシリコン基板上に例えばシリコン酸化膜３１が形成され、このシリコン酸化膜３１上にアモルファスＳｉＧｅ層３２が形成される。アモルファスＳｉＧｅ層３２は、この上に形成される材料に応じて、予め混晶比が調整されている。このアモルファスＳｉＧｅ層３２の表面に、例えばシリコンで形成されたインデント３３を用いて触媒金属をインプリントしたり、インデント３３を用いて応力が付加される。インプリントは、具体的には、インデント３３を構成する針の先端に触媒金属を蒸着し、この触媒金属がアモルファスＳｉＧｅ層３２の表面に圧着して転写される。尚、触媒金属としては、例えばＮｉ、Ｃｕ、Ｐｄ、Ｃｏ等のＳｉＧｅと表面反応を生じる金属が適用される。
【００４１】
後述する製造方法においても同様であるが、触媒金属の形成法としては、インプリントに限定されるものではなく、例えばリソグラフィ法、インクジェット法を用いることも可能である。リソグラフィ法は、半導体装置のリソグラフィと同様にして、触媒金属をアモルファスＳｉＧｅ層３２の表面に形成するものである。インクジェット法は、触媒金属をアモルファスＳｉＧｅ層３２の表面に吹き付けて形成するものである。
【００４２】
この後、図６（ｂ）に示すように、ヒータ３４により基板を加熱する。この加熱温度は、図５に示す固相エピタキシャル成長領域の温度であり、ＳｉＧｅの混晶比に依存する温度である。この加熱により、アモルファスＳｉＧｅ層３２の触媒金属が形成された部分、又は応力が付加された部分から結晶化され、所定の格子定数を有するＳｉＧｅ層３２ａが形成される。
【００４３】
この製造方法によれば、結晶方位が（１１１）面に揃ったＳｉＧｅ層を形成することができる。
【００４４】
図７は、ＳｉＧｅ／Ｓｉ多層構造のインプリント／インデント成長を示している。
【００４５】
この例の場合、図７（ａ）に示すように、図示せぬシリコン基板上に形成されたシリコン酸化膜３１の表面に、シリコンのインデント３３を用いて触媒金属をインプリントしたり、インデント３３を用いてシリコン酸化膜３１の表面に応力が付加される。
【００４６】
この後、図７（ｂ）に示すように、シリコン酸化膜３１上にアモルファスシリコン層４１、アモルファスＳｉＧｅ層３２が順次形成される。アモルファスＳｉＧｅ層３２は、この上に形成される材料に応じて、予め混晶比が調整されている。
【００４７】
次いで、図７（ｃ）に示すように、基板が熱処理される。この処理温度は、アモルファスＳｉＧｅ層３２の混晶比に応じた固相エピタキシャル成長領域の温度である。熱処理に応じて、シリコン酸化膜３１にインプリントされた触媒金属、又はシリコン酸化膜３１に付加された応力部分よりアモルファスシリコン層４１が結晶化され、その結晶を種として、アモルファスＳｉＧｅ層３２が結晶化される。これにより、所定の格子定数を有するＳｉＧｅ層３２ａが形成される。
【００４８】
上記製造方法によっても、結晶方位が（１１１）面に揃ったＳｉＧｅ層３２ａを形成することができる。
【００４９】
図８は、インプリント／インデント成長したシリコン上で、ＳｉＧｅ層をエピタキシャル成長させる場合を示している。
【００５０】
この例の場合、図８（ａ）に示すように、図示せぬシリコン基板上に形成されたシリコン酸化膜３１の表面に、アモルファスシリコン層４１が形成される。このアモルファスシリコン層４１の表面にインデント３３を用いて触媒金属をインプリントしたり、インデント３３を用いてアモルファスシリコン層４１の表面に応力が付加される。
【００５１】
この後、図８（ｂ）に示すように、アモルファスシリコン層４１上にアモルファスＳｉＧｅ層３２が形成される。アモルファスＳｉＧｅ層３２は、この上に形成される材料に応じて、予め混晶比が調整されている。このアモルファスＳｉＧｅ層３２の形成に伴い、アモルファスシリコン層４１が、触媒金属をインプリントされた部分又は応力が付加された部分から結晶化される。
【００５２】
次いで、図８（ｃ）に示すように、基板が熱処理される。この処理温度は、アモルファスＳｉＧｅ層３２の混晶比に応じた固相エピタキシャル成長領域の温度である。熱処理に応じて、アモルファスＳｉＧｅ層３２がその下の結晶化されたシリコン層に従って結晶化される。このようにして、所定の格子定数を有するＳｉＧｅ層３２ａが形成される。
【００５３】
上記製造方法によっても、結晶方位が（１１１）面に揃ったＳｉＧｅ層３２ａを形成することができる。
【００５４】
（ＳｉＧｅ層の第３の製造方法）
図９は、絶縁膜上で単結晶化する結晶性絶縁膜、例えばＭｇＯを用いたＳｉＧｅ層の結晶化方法を示している。
【００５５】
図９（ａ）に示すように、図示せぬ基板上のシリコン酸化膜３１の上にアモルファスＭｇＯ層５１が形成される。さらに、アモルファスＭｇＯ層５１上にアモルファスＳｉＧｅ層３２が形成され、ヘテロ構造とされる。
【００５６】
この後、図９（ｂ）に示すように、例えばヒータ３４により基板を熱処理する。熱処理温度は、例えば５００℃程度である。すると、アモルファスＭｇＯ層５１が結晶化してＭｇＯ層５１ａとなる。アモルファスＳｉＧｅ層３２は、ＭｇＯ層５１ａをテンプレートとして結晶化され、ＳｉＧｅ層３２ａとなる。
【００５７】
ＭｇＯ層５１ａの格子定数と、ＳｉＧｅ層３２ａの格子定数は完全に整合していない。このため、ＳｉＧｅ層３２ａにおいて、ＭｇＯ層５１ａとの界面には欠陥が形成される。しかし、ＳｉＧｅ層３２ａの膜厚を比較的厚くすることにより、ＳｉＧｅ層３２表面の結晶欠陥を低減することができる。具体的には、ＳｉＧｅ層３２ａの膜厚は、例えば数１０００オングストロームであればよい。このＳｉＧｅ層３２ａをテンプレートとして、ＧａＡｓ層、又はＦｅ３Ｓｉ層が形成される。
【００５８】
ＳｉＧｅ層３２ａ上に形成されるデバイスは、薄膜デバイスであるため、ＳｉＧｅ層３２ａとＧａＡｓ層の格子定数、又はＳｉＧｅ層３２ａとＦｅ３Ｓｉ層の格子定数が正確に一致している必要がある。上記のように、ＳｉＧｅ層３２ａの膜厚を厚くすることにより、ＳｉＧｅ層３２ａ表面の結晶欠陥を低減でき、デバイスの性能劣化を防止することができる。
【００５９】
尚、結晶性絶縁膜としては、ＭｇＯに限定されるものではなく、例えばＺｎＯ、ＹＺｒＯ２、（ＹＳＺ）など、ＳｉＧｅ層の格子定数と類似する格子定数を有する材料を適用することができる。
【００６０】
（ＳｉＧｅ層の第４の製造方法）
図１０は、金属誘起結晶化法（MIC : Metal Induced Crystallization）を用いて絶縁膜上にＳｉＧｅ層を形成する方法を示している。
【００６１】
図１０（ａ）に示すように、図示せぬ基板上にはシリコン酸化膜３１が形成されている。このシリコン酸化膜３１上に触媒金属としての例えばアルミニウム層６１が形成される。アルミニウム層６１上には、アモルファスＳｉ層４１が形成され、このアモルファスＳｉ層４１上にアモルファスＳｉＧｅ層３２が形成される。
【００６２】
この後、図１０（ｂ）に示すように、基板が例えばヒータ３４により熱処理される。この熱処理温度は例えば５００℃以下である。この熱処理により、アルミニウム層６１とアモルファスＳｉ層４１及びアモルファスＳｉＧｅ層３２とが入れ替わる。この入り替わりと同時に、アモルファスＳｉ層４１とアモルファスＳｉＧｅ層３２がミキシングすると共に結晶化され、シリコン酸化膜３１上にＳｉＧｅ層３２ａが形成される。アモルファスＳｉ層４１が無い場合、ＳｉＧｅとＡｌが反応初期の過程で不均一に反応する。すなわち、アモルファスＳｉ層４１を用いることで反応初期過程が均一化されることとなる。
【００６３】
次いで、図１０（ｃ）に示すように、ＳｉＧｅ層３２ａ上のアルミニウム層６１が、例えばリン酸を用いたウェットエッチングにより除去される。
【００６４】
上記金属誘起結晶化法によっても良好な膜質のＳｉＧｅ層を形成することができる。
【００６５】
（半導体装置の製造方法）
図１１は、図１に示す第１の実施形態に係るモノリシック型の半導体装置の製造方法を概略的に示している。第１の実施形態の場合、トランジスタあるいはＣＭＯＳトランジスタ１１の形成領域としての第１の領域Ａと、機能素子の形成領域としての第２の領域Ｂがシリコン基板１０の平面内に形成される。第２の領域Ｂに形成される機能素子を形成する際、バッファ層としてのＳｉＧｅ層の製造方法は、上述したように種々の方法がある。ここでは、例えば液相エピタキシャル成長法を用いる場合について説明する。
【００６６】
第２の領域Ｂに形成される機能素子を上述した液相エピタキシャル成長法を用いて形成する場合、第１の領域に形成されるＣＭＯＳトランジスタを形成する場合の熱処理温度に比べて高い熱処理温度を必要とする。このため、機能素子をＣＭＯＳトランジスタより後に形成した場合、ＣＭＯＳトランジスタに与えるダメージが大きい。このため、第１の実施形態に係る半導体装置を、液相エピタキシャル成長を用いて製造する場合、第２の領域Ｂの機能素子を先に形成する必要がある。
【００６７】
具体的には、先ず、図１１（ａ）に示すように、シリコン基板１０の第２の領域Ｂ上に、絶縁膜１３としての例えばシリコン酸化膜が形成される。
【００６８】
この後、図１１（ｂ）に示すように、絶縁膜１３上に、ユニバーサルバッファ層１４としての例えばＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃが形成される。これらＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃは、例えば上記第１の製造方法に示す液相エピタキシャル成長を用いて形成される。これらＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃの格子定数は、これらの上に形成される機能素子の格子定数に整合されている。また、これらＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃは、図示せぬ絶縁膜により分離されている。
【００６９】
次いで、図１１（ｃ）に示すように、各ＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃの上に例えば電子機能素子の形成層としてのＳｉＧｅ層又はＧｅ層１５、光機能素子の形成層としての例えばＧａＡｓ層又はＦｅＳｉ２層１６、或いはスピン機能素子の形成層としての例えばＦｅ３Ｓｉ層１７が、例えば熱処理温度の高い材料から順次形成される。さらに、これらＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７の形成とともに、所要の機能素子が形成される。このようにして、第２の領域Ｂに各機能素子が形成される。
【００７０】
この後、図１１（ｄ）に示すように、第１の領域Ａに、周知の技術を用いてＣＭＯＳトランジスタ１１が形成される。
【００７１】
上記製造方法により、１つのシリコン基板内にＣＭＯＳトランジスタ、電子機能素子、光機能素子、スピン機能素子を有する高機能半導体装置を形成することができる。
【００７２】
また、バッファ層としてのＳｉＧｅ層の製造方法は液相エピタキシャル成長に限定されるものではなく、上述した第１乃至第４の製造方法のいずれか１つを用いて、又は複数を組み合わせて製造することができる。さらに、これらの製造方法の選択に応じて、第１の領域Ａと第２の領域Ｂの製造順序を適宜変更すればよい。
【００７３】
図１２は、上記第２の実施形態に係る三次元構造の半導体装置の製造方法を概略的に示している。
【００７４】
先ず、図１２（ａ）に示すように、シリコン基板１０の表面領域に周知の技術によりＣＭＯＳトランジスタ１１が形成される。
【００７５】
この後、図１２（ｂ）に示すように、基板１０の上に層間絶縁膜１３ａが形成される。この層間絶縁膜１３ａは、例えば５００℃以下の温度により形成されたシリコン酸化膜（例えばＴＥＯＳ膜）である。
【００７６】
次いで、図１２（ｃ）に示すように、層間絶縁膜１３ａ上に、バッファ層となる例えばアモルファスＳｉ１−ｘＧｅｘ層１４が形成される。このアモルファスＳｉ１−ｘＧｅｘ層１４の格子定数は、この上に形成されるＦｅ３Ｓｉ層１７の格子定数にチューニングされている。アモルファスＳｉ１−ｘＧｅｘ層１４を結晶化させる方法は、上記第１乃至第４の製造方法のいずれか１つが適用される。ここでは、例えば触媒金属を用いた場合について示す。すなわち、アモルファスＳｉ１−ｘＧｅｘ層１４上に、例えば触媒金属７１が複数箇所インプリントされる。この触媒金属としては、例えばＮｉ、Ｃｕ，Ｐｄ、Ｃｏのうちの１つを適用できる。
【００７７】
この後、図１２（ｄ）に示すように、基板１０が熱処理される。この熱処理温度は、例えば２００℃以上で、ＣＭＯＳトランジスタ１１にダメージを与えることが無い５００℃以下であることが好ましい。この熱処理により、触媒金属７１の部分からアモルファスＳｉ１−ｘＧｅｘ層１４が結晶化され、Ｓｉ１−ｘＧｅｘ層１４ｃが形成される。
【００７８】
続いて、図１２（ｅ）に示すように、Ｓｉ１−ｘＧｅｘ層１４ｃ上に、Ｓｉ１−ｘＧｅｘ層１４ｃの格子定数と等しい例えばＦｅ３Ｓｉ層１７が形成され、このＦｅ３Ｓｉ層１７を用いてスピン機能素子が形成される。
【００７９】
この後、図１２（ｂ）に示したと同様に、Ｓｉ１−ｘＧｅｘ層１４ｃの上にスピン機能素子を覆う絶縁膜１３ｂが形成される。この絶縁膜１３ｂ上に、図１２（ｃ）に示したと同様に、光機能素子を形成するために混晶比が調整されたアモルファスＳｉ１−ｘＧｅｘ層が形成され、このアモルファスＳｉ１−ｘＧｅｘ層上に触媒金属が形成される。次いで、基板が、図１２（ｄ）に示したと同様にして熱処理され、アモルファスＳｉ１−ｘＧｅｘ層が結晶化されて、Ｓｉ１−ｘＧｅｘ層１４ｂが形成される。この後、図１２（ｅ）に示したと同様に、Ｓｉ１−ｘＧｅｘ層１４ｂ上に例えばＦｅＳｉ２層が形成され、このＦｅＳｉ２層に光機能素子が形成される。
【００８０】
上記製造方法によれば、ＣＭＯＳトランジスタ１１が形成されたシリコン基板１０上に絶縁膜１３ａを形成し、この絶縁膜１３ａ上にバッファ層としてのＳｉ１−ｘＧｅｘ層１４ｃを介在してＦｅ３Ｓｉ層１７を形成し、さらに、絶縁膜１３ｂ上にバッファ層としてのＳｉ１−ｘＧｅｘ層１４ｂを介在してＦｅＳｉ２層１６を形成している。このため、シリコンと格子定数の異なる複数の材料を順次積層して、１つの基板上に、スピン機能素子と光機能素子を有する三次元半導体装置を実現することができる。
【００８１】
図１３は、バッファ層としてのＳｉＧｅ層に新材料を形成した電子顕微鏡写真を示すものである。ＳｉＧｅ層上に良好なＦｅ３Ｓｉ層が形成されていることが分かる。
【００８２】
図１４は、本発明の応用例を示すものであり、本発明を例えばディスプレイ装置に適用した場合を示している。ディスプレイ装置８１において、ガラス基板８１ａの表面に複数の画素８２がマトリクス状に配置された表示部８１ｂが形成されている。各画素は、薄膜トランジスタ（ＴＦＴ）８３により構成された駆動回路により駆動される。また、表示部８１ｂの例えば周辺回路８４には、演算装置としてのＣＰＵやメモリが含まれている。この演算装置は、高速動作が必要である。このため、例えばＳｉＧｅのチャネル領域を有する薄膜トランジスタ８５により演算装置が構成される。
【００８３】
この薄膜トランジスタ８５の形成方法は、上記各実施形態と同様であり、例えば絶縁膜としてのガラス基板８１ａ上にバッファ層としてのＳｉＧｅ層及びこのＳｉＧｅ層と結晶方位が揃ったＳｉＧｅ層を形成し、このＳｉＧｅ層にＳｉＧｅのチャネル領域を有する薄膜トランジスタ８５を形成する。
【００８４】
この応用例によれば、表示部８１ｂと高速な演算装置とを一体化したディスプレイ装置を構成することができる。
【００８５】
また、図１５に示すように、このディスプレイ装置８１を例えば携帯電話機９１等の携帯端末装置に適用することにより、これらの装置の性能を飛躍的向上させることが可能である。
【００８６】
このように、絶縁膜上に、格子定数がその上に形成される材料の格子定数と整合されたユニバーサルバッファ層としてのＳｉＧｅ層を形成することにより、シリコン基板上に、電子機能、光機能、スピン機能を有する複数の素子を集積化することができる。このため、複数の機能素子を有する半導体装置を１チップ内に混載することができる。したがって、半導体装置のさらなる小型化、微細化、及び高機能化を図ることが可能である。
【００８７】
尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【符号の説明】
【００８８】
１０…シリコン基板、１３…絶縁膜、１４…ユニバーサルバッファ層、１４ａ、１４ｂ、１４ｄｃ…ＳｉＧｅ層、１５…ＳｉＧｅ層又はＧｅ層、１６…ＧａＡｓ層又はＦｅＳｉ２層、１７…Ｆｅ３Ｓｉ層。
【技術分野】
【０００１】
本発明は、シリコン基板上に複数の異なる機能素子、例えば光機能を有する半導体素子や、スピン機能を有する半導体素子を具備する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ユビキタス情報化社会の実現を目指して、例えば携帯電話をはじめとする各種の情報通信機器や情報端末に対して小型化、高機能化、多機能化、あるいはパーソナル化といった様々な要求が強まりつつある。また、これと並行して、情報通信機器や情報端末に対しては、例えば情報処理速度の高速化、取り扱い可能な情報の多様化および大容量化、あるいは低消費電力化等の要求も強まっている。
【０００３】
このような要求に応じて、半導体素子の微細化や集積回路の高集積化は、Ｓｉ−ＬＳＩ技術と称されるシリコン（Ｓｉ）を材料の中核とする半導体製造技術において、いわゆるスケーリングを主たる指導原理として実現されている。しかし、スケーリングにも限界があり、スケーリングを超えた新たな指導原理が求められている。
【０００４】
その一つとして、Ｓｉに比べて、キャリアの移動度が高い新材料、例えばＧｅ、ＳｉＧｅや、歪みＳｉ、歪みＳｉＧｅ、歪みＧｅが注目されている。これらの新材料を用いてＬＳＩの動作速度を向上させたり、Ｓｉ基板上にバッファ層としてのＧｅ層を形成し、このＧｅ層を介してＳｉ基板上に光機能を有するＧａＡｓ層を結晶成長させる研究も行われている（例えば非特許文献１〜４参照）。
【０００５】
しかし、ＳｉＧｅ結晶やＧａＡｓ結晶は、それらの格子定数がＳｉ基板の格子定数とは異なっている。このため、それらの材料をＳｉ基板上に直接設けた場合、各材料に好ましくない応力や負荷が掛かり、欠陥が発生し、それら材料が本来有している優れた機能を十分に発揮できなくなるおそれがある。また、歪みＳｉや歪みＧｅは、ＳｉやＧｅとは格子定数の異なるバッファ層上に形成するが、このとき、これらの格子定数差を精密に調整する必要がある。また、これらのＳｉＧｅ結晶や歪みＳｉ結晶や歪みＧｅ結晶あるいはＧａＡｓ結晶は、格子定数がそれぞれ異なっている。このため、たとえＧｅ層がＧａＡｓ結晶の下地層としては適していても、Ｇｅ層の上にＳｉＧｅ結晶や歪みＳｉ結晶を直接設けた場合、上記と同様の不具合が発生するおそれがある。したがって、ＳｉＧｅ結晶、歪みＳｉ結晶、およびＧａＡｓ結晶等をＳｉ基板やＧｅ層上に単純に混載することが困難である。
【０００６】
なお、電界効果トランジスタを代表とする電子機能素子や、例えば発光素子や受光素子を代表とする光機能素子、あるいはスピントランジスタを代表とするスピン機能素子等の互いに機能が異なる複数種類の素子を、それぞれの形成材料の格子定数に合った材料からなる複数種類の基板上に個別に設けた後、それら素子が設けられた基板同士を貼り合わせる技術も研究されている。この技術によれば、機能や形成材料の格子定数がそれぞれ異なる複数種類の素子が実質的に１枚の基板上に混載された半導体装置や集積回路を実現することが可能である。しかし、この技術では半導体装置のさらなる小型化、微細化、あるいは高集積化を図ることは実質的に不可能である。
【０００７】
このため、半導体集積回路の性能を革新的に向上させ、且つ高集積化を可能とするため、電子機能素子、光機能素子、スピン機能素子を一つの基板上に混載させる技術の開発が必要である。したがって、これらの機能や形成材料の格子定数が異なる複数種類の半導体素子を同一の基板上に混載することができる技術の開発が望まれている。
【先行技術文献】
【特許文献】
【０００８】
【非特許文献１】「Ｓｉへテロ超構造とそのデバイス応用」：宮尾正信、中川清和、応用物理第６１巻、第１１号、ｐ．１１０４、１９９２年
【非特許文献２】「Ｓｉ系高移動度ＭＯＳトランジスタ技術」：高木信一、応用物理第７４巻、第９号、ｐ．１１５８−１１７０、２００５年
【非特許文献３】“Gallium Aresenide Layers Grown by Molecular Beam Epitaxy on Single Crystalline Germanium Island on Insulator”: M. Takai, T. Tanigawa, T. Minamisono, K. Gamo, and S. Namba, Jpn. J. Appl. Phys. 23, L308, (1984)
【非特許文献４】“Low-dislocation-density GaAs epilayers grown on Ge-coated Si substrates by means of lateral epitaxial overgrowth”: Appl. Phys. Lett. 41, 347, (1982)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上に混載することが可能な半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法の態様は、シリコン基板の一部に絶縁膜を形成し、前記シリコン基板と絶縁膜上にアモルファスＳｉＧｅ層を形成し、前記シリコン基板を熱処理し、前記アモルファスＳｉＧｅ層を前記絶縁膜上に横方向に固相若しくは液相成長させて結晶化し、前記シリコン基板と絶縁膜上に格子定数が後に形成される材料層の格子定数に整合されたＳｉＧｅ層を形成することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上に混載することが可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成を示す図。
【図２】ＳｉＧｅ層の混晶比と格子定数の関係を示す図。
【図３】本発明の第２の実施形態に係る半導体装置の概略構成を示す断面図。
【図４】ＳｉＧｅ層を横方向に液相エピタキシャル成長させる方法を示す図。
【図５】ＳｉＧｅの混晶比と液相線及び固相線の関係を示す図。
【図６】ＳｉＧｅ層の製造方法を示すものであり、ＳｉＧｅのインプリント／インデント成長を示す図。
【図７】ＳｉＧｅ層の製造方法を示すものであり、ＳｉＧｅ／Ｓｉ多層構造のインプリント／インデント成長を示す図。
【図８】ＳｉＧｅ層の製造方法を示すものであり、インプリント／インデント成長したシリコン上で、ＳｉＧｅ層をエピタキシャル成長させる場合を示す図。
【図９】ＳｉＧｅ層の製造方法を示すものであり、縁膜上で単結晶化する結晶性絶縁膜ＭｇＯを用いたＳｉＧｅ層の結晶化方法を示す図。
【図１０】ＳｉＧｅ層の製造方法を示すものであり、金属誘起結晶化法を用いて絶縁膜上にＳｉＧｅ層を形成する方法を示す図。
【図１１】図１に示す第１の実施形態に係るモノリシック型の半導体装置の製造方法を概略的に示す断面図。
【図１２】第２の実施形態に係る三次元構造の半導体装置の製造方法を概略的に示す断面図。
【図１３】バッファ層としてのＳｉＧｅ層に新材料を形成した場合を示す電子顕微鏡写真。
【図１４】本発明をディスプレイ装置に適用した場合を示す図。
【図１５】図１４に示すディスプレイ装置を携帯機器に適用した場合を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１４】
先ず、先ず、第１、第２の実施形態により、本発明によって実現される半導体装置の構成について説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の概略構成を示している。図１は、電子機能素子や、光機能素子及びスピン機能素子を１つのシリコン基板上にモノリシックに形成する場合を示している。
【００１６】
電子機能素子は、例えばＧｅやＳｉＧｅを用いたトランジスタであり、光機能素子は、例えばＧａＡｓやＦｅＳｉ２を用いた発光素子や受光素子であり、スピン機能素子は、例えばＦｅ３Ｓｉを用いたスピントランジスタである。しかし、各機能素子は、これらに限定されるものではない。
【００１７】
図１において、シリコン基板１０の第１の領域Ａは、周知のＣＭＯＳトランジスタ１１の形成領域であり、このＣＭＯＳトランジスタ１１等により、例えばメモリセル、論理演算回路や液晶表示部等が形成されている。シリコン基板１０の第２の領域Ｂは、複数の機能素子の形成領域である。第２の領域Ｂにおいて、シリコン基板１０上には、例えばシリコン酸化膜により絶縁膜１３が形成されている。この絶縁膜１３上に、ユニバーサルバッファ層１４（以下、単にバッファ層と称す）が形成されている。このバッファ層１４は、格子定数の異なる例えばＳｉＧｅ層１４ａ、１４ｂ、１４ｃより構成されている。すなわち、これらＳｉＧｅ層１４ａ、１４ｂ、１４ｃの格子定数は、これらの上に形成される電子機能素子を構成する例えばＳｉＧｅ層又はＧｅ層１５、光機能素子を構成する例えばＧａＡｓ層又はＦｅＳｉ２層１６、及びスピン機能素子を構成する例えばＦｅ３Ｓｉ層１７の格子定数とそれぞれ等しく設定されている。これらＳｉＧｅ層１４ａ、１４ｂ、１４ｃ、及びＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７は、図示せぬ絶縁膜により分離されている。
【００１８】
図２は、ＳｉＧｅ層の混晶比と格子定数の関係を示している。図２に示すように、光やスピン等の新機能を有する材料群の格子定数は、例えばＧａＡｓ：０．５６５ｎｍ、ＦｅＳｉ２：０．５５４ｎｍ、Ｆｅ３Ｓｉ：０．５６４ｎｍであり、シリコンの格子定数０．５４３ｎｍと大きく異なっている。このため、これらの材料をシリコン基板上に混載する場合、結晶成長のテンプレートが必要となる。Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）混晶は、全率固溶の半導体であり、混晶比（ｘ）を変化することにより、格子定数を０．５４３ｎｍから０．５６５ｎｍの範囲で自由に変化させることができる。上記新機能を有する材料群の格子定数は、Ｓｉ１−ｘＧｅｘの格子定数の範囲内にあるため、図１に示すように、混晶比が異なるＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃを絶縁膜１３上に結晶成長させ、このＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃをバッファ層（テンプレート）として上記材料群を、Ｓｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃ上に結晶成長させることにより、歪を制御した格子欠陥が少ない良質な膜を形成することができる。このようにして形成されたＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７を用いて、電子機能、光機能、スピン機能を有する所望の素子が形成される。
【００１９】
上記絶縁膜１３上における結晶方位の制御は、後述するＳｉＧｅ層の製造方法において説明するが、例えば次のような方法が考えられる。
【００２０】
（１）ＳｉＧｅの液相又は固相エピタキシャル成長法
（２）ＳｉＧｅの表面又は下方の層に触媒金属をインプリントし、触媒金属によりＳｉＧｅの成長を誘起させる固相成長法、ＳｉＧｅの表面又は下方の層に局所的に応力を印加し、この応力印加箇所からＳｉＧｅを成長させる固相成長法
（３）絶縁膜上で単結晶化する例えばＭｇＯ等の結晶性絶縁膜をテンプレートとしてＳｉＧｅを結晶化させる方法
（４）金属誘起結晶化法（MIC : Metal Induced Crystallization）を用いて絶縁膜上にＳｉＧｅ層を形成する方法
上記第１の実施形態によれば、シリコン基板１０上に形成された絶縁膜１３の上に、混晶比が異なるバッファ層としてのＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃを設け、このＳｉ１−ｘＧｅｘ層１４ａ、１４ｂ、１４ｃをテンプレートとしてＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７を設けている。このため、シリコン基板１０と格子定数が異なる複数の半導体層を１つの基板上に設けることができる。したがって、高機能の半導体装置をチップ面積の増大を抑制して形成することができる。
【００２１】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置の概略構成を示しており、図３において図１と同一部分には同一符号を付している。図３は、電子機能素子や、光機能素子及びスピン機能素子を１つのシリコン基板上に三次元に形成する場合を示している。
【００２２】
図３において、シリコン基板１０の表面領域には、周知のトランジスタやＣＭＯＳトランジスタ１１が形成されている。基板１０の上には、層間絶縁膜１３ａが形成されている。この層間絶縁膜１３ａは、例えば５００℃以下の温度により形成されたシリコン酸化膜（例えばＴＥＯＳ膜）により構成されている。この層間絶縁膜１３ａ上には、バッファ層として、例えばＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層１４ｃが形成されている。このＳｉ１−ｘＧｅｘ層１４ｃ上に例えばＦｅ３Ｓｉ層１７が形成されている。Ｓｉ１−ｘＧｅｘ層１４ｃの格子定数は、Ｆｅ３Ｓｉ層１７の格子定数にチューニングされている。このため、Ｓｉ１−ｘＧｅｘ層１４ｃ上に良好な膜質のＦｅ３Ｓｉ層１７を形成できる。このＦｅ３Ｓｉ層１７を用いてスピン機能素子が形成されている。
【００２３】
また、Ｆｅ３Ｓｉ層１７は、層間絶縁膜１３ｂにより覆われている。この層間絶縁膜１３ｂは、例えばＴＥＯＳ膜により構成されている。層間絶縁膜１３ｂの上には、バッファ層として、例えばＳｉ１−ｘＧｅｘ層１４ｂが形成されている。このＳｉ１−ｘＧｅｘ層１４ｂ上に例えば複数のＦｅＳｉ２層１６が形成されている。Ｓｉ１−ｘＧｅｘ層１４ｂの格子定数は、ＦｅＳｉ２層１６の格子定数にチューニングされている。このため、Ｓｉ１−ｘＧｅｘ層１４ｂ上に良好な膜質のＦｅＳｉ２層１６を形成できる。これらＦｅＳｉ２層１６を用いて光機能素子が形成されている。これらＦｅＳｉ２層１６の間に絶縁膜１３ｃが形成されている。この絶縁膜１３ｃは、例えばＴＥＯＳ膜が適用される。
【００２４】
上記光機能素子、スピン機能素子、ＣＭＯＳトランジスタは、配線層及びビアを介して接続されている。
【００２５】
上記構成において、Ｓｉ１−ｘＧｅｘ層１４ｃ、１４ｂは、絶縁膜１３ａ、１３ｂの表面全面に形成した。しかし、これに限定されるものではなく、各機能素子が形成される領域にのみに形成してもよい。
【００２６】
上記第２の実施形態によれば、トランジスタやＣＭＯＳトランジスタ１１が形成されたシリコン基板１０上に絶縁膜１３ａを設け、この絶縁膜１３ａ上にバッファ層としてのＳｉ１−ｘＧｅｘ層１４ｃを介在してＦｅ３Ｓｉ層１７を設け、さらに、絶縁膜１３ｂ上にバッファ層としてのＳｉ１−ｘＧｅｘ層１４ｂを介在してＦｅＳｉ２層１６を設けている。このため、シリコンと格子定数の異なる複数の材料を順次積層して、１つの基板上に、スピン機能素子と光機能素子を有する三次元半導体装置を実現することができる。
【００２７】
（ＳｉＧｅ層の製造方法）
次に、上記第１、第２の実施形態に適用されるバッファ層としてのＳｉ１−ｘＧｅｘ層の製造方法について説明する。
【００２８】
（ＳｉＧｅ層の第１の製造方法）
図４は、ＳｉＧｅ層を絶縁膜上で横方向に固相若しくは液相エピタキシャル成長させる方法を示している。
【００２９】
図４（ａ）に示すように、表面が（１００）面のシリコン基板２１に例えばリング状のトレンチ、又は２つの平行するトレンチを形成し、このトレンチ内にシリコン酸化膜２２が埋め込まれる。シリコン酸化膜２２の表面は、例えばエッチバック又はＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化される。この結果、シリコン酸化膜２２により囲まれた基板２１の表面領域２１ａが形成される。
【００３０】
図４（ｂ）に示すように、表面領域２１ａ及びシリコン酸化膜２２上にアモルファスＳｉＧｅ層２３が形成され、さらに、このアモルファスＳｉＧｅ層２３上にキャップ層又は蓄熱層としてのシリコン酸化膜２４が形成される。
【００３１】
次に、図４（ｃ）に示すように、熱処理が行われる。この熱処理は、温度が例えば９４０℃以上のＲＴＡ（Rapid Thermal Anneal）である。ＲＴＡの温度は、Ｓｉ１−ｘＧｅｘの混晶比により異なる。
【００３２】
図５は、ＳｉＧｅの混晶比と液相線及び固相線の関係を示している。ＳｉＧｅの液相エピタキシャル成長を生じさせる温度と、固相エピタキシャル成長を生じさせる温度は、混晶比によって異なり、液相エピタキシャル成長を行う場合、ＳｉＧｅを図５に示す液相線以上の温度とする必要があり、固相エピタキシャル成長を行う場合、固相線以下の温度とする必要がある。このため、上記ＲＴＡでは、Ｓｉ１−ｘＧｅｘの混晶比に応じた温度が設定され、固相及び液相エピタキシャル成長が行われる。
【００３３】
すなわち、図４（ｃ）に示すように、ＲＴＡにおいて、アモルファスＳｉＧｅ層２３が液相エピタキシャル成長を生じさせる温度に達すると、基板２１に接している部分で、基板ＳｉとアモルファスＳｉＧｅ層がミキシングする。ＳｉＧｅ層の融点は、Ｇｅ濃度と共に低温化するから、Ｓｉ濃度の高い基板Ｓｉ側から結晶化が始まり、次第に膜厚方向に結晶化が進み、この後、横方向に結晶化が進行する。横方向の結晶化の距離は、ＲＴＡの処理時間により規定される。ＲＴＡが終了した際、アモルファスＳｉＧｅ層２３のうち結晶化されたＳｉＧｅ層２３ａ以外の部分はｐｏｌｙ−ＳｉＧｅ層２３ｂとなる。
【００３４】
尚、上記熱処理は、ＲＴＡに限定されるものではなく、レーザービームをＳｉＧｅ層の形成領域に照射し、走査することにより加熱することも可能である。
【００３５】
上記ＳｉＧｅの液相エピタキシャル成長法によれば、所望の格子定数を有するＳｉＧｅ層を形成することができる。しかも、熱処理時間を調整することにより、所望の表面積を有するＳｉＧｅ層を形成することができるため、各種デバイスの製造に有効である。
【００３６】
また、ＳｉＧｅ層の上面にキャップ層が形成されているため、結晶化されたＳｉＧｅ層の表面の平坦性が良好であり、ＳｉＧｅ層の上に他の材料層を形成する場合に有利である。
【００３７】
尚、図４に示す製造工程において、熱処理温度を固相線の領域とすれば、固相エピタキシャル成長によりアモルファスＳｉＧｅ層を結晶化することも可能である。
【００３８】
アモルファスＳｉの固相エピタキシャル成長の場合、熱処理温度が高くなると、アモルファスＳｉ層の中にランダムな多結晶核が発生し、固相エピタキシャル成長を阻害する。したがって、固相成長距離は、加熱温度が低く、処理時間が長いほど長くなる。
【００３９】
一方、液相エピタキシャル成長では、熱処理時間が数分以下と短く多結晶核の発生は無視できる。したがって、液相エピタキシャル成長と固相エピタキシャル成長を比較した場合、液相エピタキシャル成長の方が、成長距離を大きくすることができる。このため、液相エピタキシャル成長は、大きなＳｉＧｅ層の形成に適している。
【００４０】
（ＳｉＧｅ層の第２の製造方法）
図６は、ＳｉＧｅ層のインプリント／インデント成長の原理を示すものである。図６（ａ）に示すように、図示せぬシリコン基板上に例えばシリコン酸化膜３１が形成され、このシリコン酸化膜３１上にアモルファスＳｉＧｅ層３２が形成される。アモルファスＳｉＧｅ層３２は、この上に形成される材料に応じて、予め混晶比が調整されている。このアモルファスＳｉＧｅ層３２の表面に、例えばシリコンで形成されたインデント３３を用いて触媒金属をインプリントしたり、インデント３３を用いて応力が付加される。インプリントは、具体的には、インデント３３を構成する針の先端に触媒金属を蒸着し、この触媒金属がアモルファスＳｉＧｅ層３２の表面に圧着して転写される。尚、触媒金属としては、例えばＮｉ、Ｃｕ、Ｐｄ、Ｃｏ等のＳｉＧｅと表面反応を生じる金属が適用される。
【００４１】
後述する製造方法においても同様であるが、触媒金属の形成法としては、インプリントに限定されるものではなく、例えばリソグラフィ法、インクジェット法を用いることも可能である。リソグラフィ法は、半導体装置のリソグラフィと同様にして、触媒金属をアモルファスＳｉＧｅ層３２の表面に形成するものである。インクジェット法は、触媒金属をアモルファスＳｉＧｅ層３２の表面に吹き付けて形成するものである。
【００４２】
この後、図６（ｂ）に示すように、ヒータ３４により基板を加熱する。この加熱温度は、図５に示す固相エピタキシャル成長領域の温度であり、ＳｉＧｅの混晶比に依存する温度である。この加熱により、アモルファスＳｉＧｅ層３２の触媒金属が形成された部分、又は応力が付加された部分から結晶化され、所定の格子定数を有するＳｉＧｅ層３２ａが形成される。
【００４３】
この製造方法によれば、結晶方位が（１１１）面に揃ったＳｉＧｅ層を形成することができる。
【００４４】
図７は、ＳｉＧｅ／Ｓｉ多層構造のインプリント／インデント成長を示している。
【００４５】
この例の場合、図７（ａ）に示すように、図示せぬシリコン基板上に形成されたシリコン酸化膜３１の表面に、シリコンのインデント３３を用いて触媒金属をインプリントしたり、インデント３３を用いてシリコン酸化膜３１の表面に応力が付加される。
【００４６】
この後、図７（ｂ）に示すように、シリコン酸化膜３１上にアモルファスシリコン層４１、アモルファスＳｉＧｅ層３２が順次形成される。アモルファスＳｉＧｅ層３２は、この上に形成される材料に応じて、予め混晶比が調整されている。
【００４７】
次いで、図７（ｃ）に示すように、基板が熱処理される。この処理温度は、アモルファスＳｉＧｅ層３２の混晶比に応じた固相エピタキシャル成長領域の温度である。熱処理に応じて、シリコン酸化膜３１にインプリントされた触媒金属、又はシリコン酸化膜３１に付加された応力部分よりアモルファスシリコン層４１が結晶化され、その結晶を種として、アモルファスＳｉＧｅ層３２が結晶化される。これにより、所定の格子定数を有するＳｉＧｅ層３２ａが形成される。
【００４８】
上記製造方法によっても、結晶方位が（１１１）面に揃ったＳｉＧｅ層３２ａを形成することができる。
【００４９】
図８は、インプリント／インデント成長したシリコン上で、ＳｉＧｅ層をエピタキシャル成長させる場合を示している。
【００５０】
この例の場合、図８（ａ）に示すように、図示せぬシリコン基板上に形成されたシリコン酸化膜３１の表面に、アモルファスシリコン層４１が形成される。このアモルファスシリコン層４１の表面にインデント３３を用いて触媒金属をインプリントしたり、インデント３３を用いてアモルファスシリコン層４１の表面に応力が付加される。
【００５１】
この後、図８（ｂ）に示すように、アモルファスシリコン層４１上にアモルファスＳｉＧｅ層３２が形成される。アモルファスＳｉＧｅ層３２は、この上に形成される材料に応じて、予め混晶比が調整されている。このアモルファスＳｉＧｅ層３２の形成に伴い、アモルファスシリコン層４１が、触媒金属をインプリントされた部分又は応力が付加された部分から結晶化される。
【００５２】
次いで、図８（ｃ）に示すように、基板が熱処理される。この処理温度は、アモルファスＳｉＧｅ層３２の混晶比に応じた固相エピタキシャル成長領域の温度である。熱処理に応じて、アモルファスＳｉＧｅ層３２がその下の結晶化されたシリコン層に従って結晶化される。このようにして、所定の格子定数を有するＳｉＧｅ層３２ａが形成される。
【００５３】
上記製造方法によっても、結晶方位が（１１１）面に揃ったＳｉＧｅ層３２ａを形成することができる。
【００５４】
（ＳｉＧｅ層の第３の製造方法）
図９は、絶縁膜上で単結晶化する結晶性絶縁膜、例えばＭｇＯを用いたＳｉＧｅ層の結晶化方法を示している。
【００５５】
図９（ａ）に示すように、図示せぬ基板上のシリコン酸化膜３１の上にアモルファスＭｇＯ層５１が形成される。さらに、アモルファスＭｇＯ層５１上にアモルファスＳｉＧｅ層３２が形成され、ヘテロ構造とされる。
【００５６】
この後、図９（ｂ）に示すように、例えばヒータ３４により基板を熱処理する。熱処理温度は、例えば５００℃程度である。すると、アモルファスＭｇＯ層５１が結晶化してＭｇＯ層５１ａとなる。アモルファスＳｉＧｅ層３２は、ＭｇＯ層５１ａをテンプレートとして結晶化され、ＳｉＧｅ層３２ａとなる。
【００５７】
ＭｇＯ層５１ａの格子定数と、ＳｉＧｅ層３２ａの格子定数は完全に整合していない。このため、ＳｉＧｅ層３２ａにおいて、ＭｇＯ層５１ａとの界面には欠陥が形成される。しかし、ＳｉＧｅ層３２ａの膜厚を比較的厚くすることにより、ＳｉＧｅ層３２表面の結晶欠陥を低減することができる。具体的には、ＳｉＧｅ層３２ａの膜厚は、例えば数１０００オングストロームであればよい。このＳｉＧｅ層３２ａをテンプレートとして、ＧａＡｓ層、又はＦｅ３Ｓｉ層が形成される。
【００５８】
ＳｉＧｅ層３２ａ上に形成されるデバイスは、薄膜デバイスであるため、ＳｉＧｅ層３２ａとＧａＡｓ層の格子定数、又はＳｉＧｅ層３２ａとＦｅ３Ｓｉ層の格子定数が正確に一致している必要がある。上記のように、ＳｉＧｅ層３２ａの膜厚を厚くすることにより、ＳｉＧｅ層３２ａ表面の結晶欠陥を低減でき、デバイスの性能劣化を防止することができる。
【００５９】
尚、結晶性絶縁膜としては、ＭｇＯに限定されるものではなく、例えばＺｎＯ、ＹＺｒＯ２、（ＹＳＺ）など、ＳｉＧｅ層の格子定数と類似する格子定数を有する材料を適用することができる。
【００６０】
（ＳｉＧｅ層の第４の製造方法）
図１０は、金属誘起結晶化法（MIC : Metal Induced Crystallization）を用いて絶縁膜上にＳｉＧｅ層を形成する方法を示している。
【００６１】
図１０（ａ）に示すように、図示せぬ基板上にはシリコン酸化膜３１が形成されている。このシリコン酸化膜３１上に触媒金属としての例えばアルミニウム層６１が形成される。アルミニウム層６１上には、アモルファスＳｉ層４１が形成され、このアモルファスＳｉ層４１上にアモルファスＳｉＧｅ層３２が形成される。
【００６２】
この後、図１０（ｂ）に示すように、基板が例えばヒータ３４により熱処理される。この熱処理温度は例えば５００℃以下である。この熱処理により、アルミニウム層６１とアモルファスＳｉ層４１及びアモルファスＳｉＧｅ層３２とが入れ替わる。この入り替わりと同時に、アモルファスＳｉ層４１とアモルファスＳｉＧｅ層３２がミキシングすると共に結晶化され、シリコン酸化膜３１上にＳｉＧｅ層３２ａが形成される。アモルファスＳｉ層４１が無い場合、ＳｉＧｅとＡｌが反応初期の過程で不均一に反応する。すなわち、アモルファスＳｉ層４１を用いることで反応初期過程が均一化されることとなる。
【００６３】
次いで、図１０（ｃ）に示すように、ＳｉＧｅ層３２ａ上のアルミニウム層６１が、例えばリン酸を用いたウェットエッチングにより除去される。
【００６４】
上記金属誘起結晶化法によっても良好な膜質のＳｉＧｅ層を形成することができる。
【００６５】
（半導体装置の製造方法）
図１１は、図１に示す第１の実施形態に係るモノリシック型の半導体装置の製造方法を概略的に示している。第１の実施形態の場合、トランジスタあるいはＣＭＯＳトランジスタ１１の形成領域としての第１の領域Ａと、機能素子の形成領域としての第２の領域Ｂがシリコン基板１０の平面内に形成される。第２の領域Ｂに形成される機能素子を形成する際、バッファ層としてのＳｉＧｅ層の製造方法は、上述したように種々の方法がある。ここでは、例えば液相エピタキシャル成長法を用いる場合について説明する。
【００６６】
第２の領域Ｂに形成される機能素子を上述した液相エピタキシャル成長法を用いて形成する場合、第１の領域に形成されるＣＭＯＳトランジスタを形成する場合の熱処理温度に比べて高い熱処理温度を必要とする。このため、機能素子をＣＭＯＳトランジスタより後に形成した場合、ＣＭＯＳトランジスタに与えるダメージが大きい。このため、第１の実施形態に係る半導体装置を、液相エピタキシャル成長を用いて製造する場合、第２の領域Ｂの機能素子を先に形成する必要がある。
【００６７】
具体的には、先ず、図１１（ａ）に示すように、シリコン基板１０の第２の領域Ｂ上に、絶縁膜１３としての例えばシリコン酸化膜が形成される。
【００６８】
この後、図１１（ｂ）に示すように、絶縁膜１３上に、ユニバーサルバッファ層１４としての例えばＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃが形成される。これらＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃは、例えば上記第１の製造方法に示す液相エピタキシャル成長を用いて形成される。これらＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃの格子定数は、これらの上に形成される機能素子の格子定数に整合されている。また、これらＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃは、図示せぬ絶縁膜により分離されている。
【００６９】
次いで、図１１（ｃ）に示すように、各ＳｉＧｅ層１４ａ、１４ｂ、１４ｄｃの上に例えば電子機能素子の形成層としてのＳｉＧｅ層又はＧｅ層１５、光機能素子の形成層としての例えばＧａＡｓ層又はＦｅＳｉ２層１６、或いはスピン機能素子の形成層としての例えばＦｅ３Ｓｉ層１７が、例えば熱処理温度の高い材料から順次形成される。さらに、これらＳｉＧｅ層又はＧｅ層１５、ＧａＡｓ層又はＦｅＳｉ２層１６、Ｆｅ３Ｓｉ層１７の形成とともに、所要の機能素子が形成される。このようにして、第２の領域Ｂに各機能素子が形成される。
【００７０】
この後、図１１（ｄ）に示すように、第１の領域Ａに、周知の技術を用いてＣＭＯＳトランジスタ１１が形成される。
【００７１】
上記製造方法により、１つのシリコン基板内にＣＭＯＳトランジスタ、電子機能素子、光機能素子、スピン機能素子を有する高機能半導体装置を形成することができる。
【００７２】
また、バッファ層としてのＳｉＧｅ層の製造方法は液相エピタキシャル成長に限定されるものではなく、上述した第１乃至第４の製造方法のいずれか１つを用いて、又は複数を組み合わせて製造することができる。さらに、これらの製造方法の選択に応じて、第１の領域Ａと第２の領域Ｂの製造順序を適宜変更すればよい。
【００７３】
図１２は、上記第２の実施形態に係る三次元構造の半導体装置の製造方法を概略的に示している。
【００７４】
先ず、図１２（ａ）に示すように、シリコン基板１０の表面領域に周知の技術によりＣＭＯＳトランジスタ１１が形成される。
【００７５】
この後、図１２（ｂ）に示すように、基板１０の上に層間絶縁膜１３ａが形成される。この層間絶縁膜１３ａは、例えば５００℃以下の温度により形成されたシリコン酸化膜（例えばＴＥＯＳ膜）である。
【００７６】
次いで、図１２（ｃ）に示すように、層間絶縁膜１３ａ上に、バッファ層となる例えばアモルファスＳｉ１−ｘＧｅｘ層１４が形成される。このアモルファスＳｉ１−ｘＧｅｘ層１４の格子定数は、この上に形成されるＦｅ３Ｓｉ層１７の格子定数にチューニングされている。アモルファスＳｉ１−ｘＧｅｘ層１４を結晶化させる方法は、上記第１乃至第４の製造方法のいずれか１つが適用される。ここでは、例えば触媒金属を用いた場合について示す。すなわち、アモルファスＳｉ１−ｘＧｅｘ層１４上に、例えば触媒金属７１が複数箇所インプリントされる。この触媒金属としては、例えばＮｉ、Ｃｕ，Ｐｄ、Ｃｏのうちの１つを適用できる。
【００７７】
この後、図１２（ｄ）に示すように、基板１０が熱処理される。この熱処理温度は、例えば２００℃以上で、ＣＭＯＳトランジスタ１１にダメージを与えることが無い５００℃以下であることが好ましい。この熱処理により、触媒金属７１の部分からアモルファスＳｉ１−ｘＧｅｘ層１４が結晶化され、Ｓｉ１−ｘＧｅｘ層１４ｃが形成される。
【００７８】
続いて、図１２（ｅ）に示すように、Ｓｉ１−ｘＧｅｘ層１４ｃ上に、Ｓｉ１−ｘＧｅｘ層１４ｃの格子定数と等しい例えばＦｅ３Ｓｉ層１７が形成され、このＦｅ３Ｓｉ層１７を用いてスピン機能素子が形成される。
【００７９】
この後、図１２（ｂ）に示したと同様に、Ｓｉ１−ｘＧｅｘ層１４ｃの上にスピン機能素子を覆う絶縁膜１３ｂが形成される。この絶縁膜１３ｂ上に、図１２（ｃ）に示したと同様に、光機能素子を形成するために混晶比が調整されたアモルファスＳｉ１−ｘＧｅｘ層が形成され、このアモルファスＳｉ１−ｘＧｅｘ層上に触媒金属が形成される。次いで、基板が、図１２（ｄ）に示したと同様にして熱処理され、アモルファスＳｉ１−ｘＧｅｘ層が結晶化されて、Ｓｉ１−ｘＧｅｘ層１４ｂが形成される。この後、図１２（ｅ）に示したと同様に、Ｓｉ１−ｘＧｅｘ層１４ｂ上に例えばＦｅＳｉ２層が形成され、このＦｅＳｉ２層に光機能素子が形成される。
【００８０】
上記製造方法によれば、ＣＭＯＳトランジスタ１１が形成されたシリコン基板１０上に絶縁膜１３ａを形成し、この絶縁膜１３ａ上にバッファ層としてのＳｉ１−ｘＧｅｘ層１４ｃを介在してＦｅ３Ｓｉ層１７を形成し、さらに、絶縁膜１３ｂ上にバッファ層としてのＳｉ１−ｘＧｅｘ層１４ｂを介在してＦｅＳｉ２層１６を形成している。このため、シリコンと格子定数の異なる複数の材料を順次積層して、１つの基板上に、スピン機能素子と光機能素子を有する三次元半導体装置を実現することができる。
【００８１】
図１３は、バッファ層としてのＳｉＧｅ層に新材料を形成した電子顕微鏡写真を示すものである。ＳｉＧｅ層上に良好なＦｅ３Ｓｉ層が形成されていることが分かる。
【００８２】
図１４は、本発明の応用例を示すものであり、本発明を例えばディスプレイ装置に適用した場合を示している。ディスプレイ装置８１において、ガラス基板８１ａの表面に複数の画素８２がマトリクス状に配置された表示部８１ｂが形成されている。各画素は、薄膜トランジスタ（ＴＦＴ）８３により構成された駆動回路により駆動される。また、表示部８１ｂの例えば周辺回路８４には、演算装置としてのＣＰＵやメモリが含まれている。この演算装置は、高速動作が必要である。このため、例えばＳｉＧｅのチャネル領域を有する薄膜トランジスタ８５により演算装置が構成される。
【００８３】
この薄膜トランジスタ８５の形成方法は、上記各実施形態と同様であり、例えば絶縁膜としてのガラス基板８１ａ上にバッファ層としてのＳｉＧｅ層及びこのＳｉＧｅ層と結晶方位が揃ったＳｉＧｅ層を形成し、このＳｉＧｅ層にＳｉＧｅのチャネル領域を有する薄膜トランジスタ８５を形成する。
【００８４】
この応用例によれば、表示部８１ｂと高速な演算装置とを一体化したディスプレイ装置を構成することができる。
【００８５】
また、図１５に示すように、このディスプレイ装置８１を例えば携帯電話機９１等の携帯端末装置に適用することにより、これらの装置の性能を飛躍的向上させることが可能である。
【００８６】
このように、絶縁膜上に、格子定数がその上に形成される材料の格子定数と整合されたユニバーサルバッファ層としてのＳｉＧｅ層を形成することにより、シリコン基板上に、電子機能、光機能、スピン機能を有する複数の素子を集積化することができる。このため、複数の機能素子を有する半導体装置を１チップ内に混載することができる。したがって、半導体装置のさらなる小型化、微細化、及び高機能化を図ることが可能である。
【００８７】
尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【符号の説明】
【００８８】
１０…シリコン基板、１３…絶縁膜、１４…ユニバーサルバッファ層、１４ａ、１４ｂ、１４ｄｃ…ＳｉＧｅ層、１５…ＳｉＧｅ層又はＧｅ層、１６…ＧａＡｓ層又はＦｅＳｉ２層、１７…Ｆｅ３Ｓｉ層。
【特許請求の範囲】
【請求項１】
シリコン基板の一部に絶縁膜を形成し、
前記シリコン基板と絶縁膜上にアモルファスＳｉＧｅ層を形成し、
前記シリコン基板を熱処理し、前記アモルファスＳｉＧｅ層を前記絶縁膜上に横方向に固相若しくは液相成長させて結晶化し、前記シリコン基板と絶縁膜上に格子定数が後に形成される材料層の格子定数に整合されたＳｉＧｅ層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン基板を熱処理する前に、前記アモルファスＳｉＧｅ層上に絶縁層が形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記アモルファスＳｉＧｅ層を前記絶縁膜上に横方向に液相成長させる温度は、Ｓｉ１−ｘＧｅｘの混晶比と温度の関係を示す液相線以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１】
シリコン基板の一部に絶縁膜を形成し、
前記シリコン基板と絶縁膜上にアモルファスＳｉＧｅ層を形成し、
前記シリコン基板を熱処理し、前記アモルファスＳｉＧｅ層を前記絶縁膜上に横方向に固相若しくは液相成長させて結晶化し、前記シリコン基板と絶縁膜上に格子定数が後に形成される材料層の格子定数に整合されたＳｉＧｅ層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン基板を熱処理する前に、前記アモルファスＳｉＧｅ層上に絶縁層が形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記アモルファスＳｉＧｅ層を前記絶縁膜上に横方向に液相成長させる温度は、Ｓｉ１−ｘＧｅｘの混晶比と温度の関係を示す液相線以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−２５８４８１（Ｐ２０１０−２５８４８１Ａ）
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願番号】特願２０１０−１８２５１３（Ｐ２０１０−１８２５１３）
【出願日】平成２２年８月１７日（２０１０．８．１７）
【分割の表示】特願２００８−７０４０３（Ｐ２００８−７０４０３）の分割
【原出願日】平成２０年３月１８日（２００８．３．１８）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願日】平成２２年８月１７日（２０１０．８．１７）
【分割の表示】特願２００８−７０４０３（Ｐ２００８−７０４０３）の分割
【原出願日】平成２０年３月１８日（２００８．３．１８）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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