半導体装置の製造方法
【課題】耐圧が数ボルトから数十ボルト程度のショットキダイオード等のガラス封止型のダイオードにおいては、半田の融点よりもずっと高い封止処理温度が適用されるため、通常、バンプ電極材料としては、銀等の比較的融点の高い金属材料が使用される。しかし、バンプ電極の厚さは、パッシベーション膜や表面電極膜の厚さと比較して、著しく厚いので、バンプ電極とチップ上面の連結部外周部、すなわち、バンプ電極内側外壁には、応力が集中しやすく、この応力により、パッシベーション膜にクラックが発生することがある。
【解決手段】本願発明は、ダイオード等のガラス封止型半導体装置の製造方法において、表面メタル電極の外周とバンプ電極の内側外壁の位置を相互に相違した位置に設定するものである。
【解決手段】本願発明は、ダイオード等のガラス封止型半導体装置の製造方法において、表面メタル電極の外周とバンプ電極の内側外壁の位置を相互に相違した位置に設定するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオード等の半導体装置（または半導体集積回路装置）の製造方法における電極形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−３１７９７９号公報（特許文献１）または、これに対応する米国特許公開２００８−５０９０５号公報（特許文献２）には、半田バンプを介してフリップチップ実装する半導体集積回路チップ等に関して、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）膜を２重に形成し、半田に対して濡れ性を持たない下層ＵＢＭ膜は大きめのパターンとし、半田に対して濡れ姓を持つ上層ＵＢＭ膜は下層ＵＢＭ膜パターン内に収まる小さめのパターンとすることで、半田バンプの平面的最大径を下層ＵＢＭ膜パターンよりも小さくして、ＵＢＭ膜周辺に生じる応力を緩和する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３１７９７９号公報
【特許文献２】米国特許公開２００８−５０９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえば、耐圧すなわち最大逆電圧（Ｍａｘｉｍｕｍ Ｒｅｃｕｒｒｅｎｔ Ｐｅａｋ Ｒｅｖｅｒｓｅ Ｖｏｌｔａｇｅ；略号はＶＲＲＭ）が数ボルトから数十ボルト程度のショットキダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）等のガラス封止型のダイオードにおいては、半田の融点よりもずっと高い封止処理温度（たとえば、摂氏６５０度程度であり、封止ガラス材の軟化温度以上の温度）が適用されるため、通常、バンプ電極材料としては、銀等の比較的融点の高い金属材料（封止処理温度よりも融点が高いメタル材料）が使用される。しかし、バンプ電極の厚さは、パッシベーション膜や表面電極膜の厚さと比較して、著しく厚いので、バンプ電極とチップ上面の連結部外周部、すなわち、バンプ電極内側外壁には、応力が集中しやすく、この応力により、パッシベーション膜にクラックが発生することがある。
【０００５】
本願発明は、これらの課題を解決するためになされたものである。
【０００６】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本願の一つの発明は、ダイオード等のガラス封止型半導体装置の製造方法において、表面メタル電極の外周とバンプ電極の内側外壁の位置を相互に相違した位置に設定するものである。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、ダイオード等のガラス封止型半導体装置の製造方法において、表面メタル電極の外周とバンプ電極の内側外壁の位置を相互に相違した位置に設定するので、バンプ電極の内側外壁周辺への応力の集中を回避することができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの半導体チップの模式上面図である。
【図２】図１のＸ−Ｘ’断面に対応するチップ断面図である。
【図３】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの全体模式断面図である。
【図４】本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの概要を示すプロセスブロックフロー図である。
【図５】図４に対応する図２に対応する製造プロセス途中（パッシベーション膜形成工程）の半導体チップの断面図である。
【図６】図４に対応する図２に対応する製造プロセス途中（パッシベーション膜パターニング用レジスト膜形成工程）の半導体チップの断面図である。
【図７】図４に対応する図２に対応する製造プロセス途中（パッシベーション膜パターニング工程）の半導体チップの断面図である。
【図８】図４に対応する図２に対応する製造プロセス途中（リンガラス成膜工程）の半導体チップの断面図である。
【図９】図４に対応する図２に対応する製造プロセス途中（リンガラス上被覆用酸化シリコン膜成膜工程）の半導体チップの断面図である。
【図１０】図４に対応する図２に対応する製造プロセス途中（リセス領域形成工程）の半導体チップの断面図である。
【図１１】図４に対応する図２に対応する製造プロセス途中（コンタクトホール形成工程）の半導体チップの断面図である。
【図１２】図４に対応する図２に対応する製造プロセス途中（表面メタル電極形成工程）の半導体チップの断面図である。
【図１３】図４に対応する図２に対応する製造プロセス途中（ＵＢＭ成膜工程）の半導体チップの断面図である。
【図１４】図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜成膜工程）の半導体チップの断面図である。
【図１５】図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜パターニング工程）の半導体チップの断面図である。
【図１６】図４に対応する図２に対応する製造プロセス途中（バンプメッキ工程）の半導体チップの断面図である。
【図１７】図４に対応する図２に対応する製造プロセス途中（メッキ用レジスト除去工程）の半導体チップの断面図である。
【図１８】図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜除去工程）の半導体チップの断面図である。
【図１９】図４に対応する図２に対応する製造プロセス途中（バックグラインディング工程）の半導体チップの断面図である。
【図２０】図４に対応する図２に対応する製造プロセス途中（裏面電極成膜工程）の半導体チップの断面図である。
【図２１】図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内のガラス管および一方のリード構造体設置工程）の半導体チップの断面図である。
【図２２】図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内のチップ設置工程）の半導体チップの断面図である。
【図２３】図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内の他方のリード構造体設置工程）の半導体チップの断面図である。
【図２４】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード（図１に対応）のデバイス構造に対する変形例等を説明するための簡略化チップ上面図（図１の構造に対応）である。
【図２５】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード（図１に対応）のデバイス構造に対する変形例等を説明するための簡略化チップ上面図（図１の変形例の構造に対応）である。
【発明を実施するための形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１４】
１．以下の工程を含む半導体装置の製造方法：
（ａ）両端に開口を有するガラスチューブ内にダイオードチップを導入する工程；
（ｂ）前記工程（ａ）の後、前記ダイオードチップを前記ガラスチューブ内において、前記ガラスチューブの前記両端から挿入した一対のリード構造体で挟んだ状態で、前記ガラスチューブの軟化温度以上の第１の温度下で、熱処理することによって、ガラス封止を実行する工程、
ここで、前記ダイオードチップは、以下を有する：
（ｘ１）第１主面及び第２主面を有する半導体基板；
（ｘ２）前記第１主面に設けられ、その中央部を覆う層間絶縁膜；
（ｘ３）前記層間絶縁膜の中央部に設けられたコンタクトホール；
（ｘ４）前記コンタクトホールを覆い、その外周を越えて前記層間絶縁膜上に亘り設けられ、前記半導体基板の表面にコンタクトする表面メタル電極；
（ｘ５）前記表面メタル電極上に設けられ、前記第１の温度よりも融点が高い金属材料よりなるバンプ電極、
ここで更に、前記表面メタル電極の外周は、前記バンプ電極の内側外壁とは、異なる位置にある。
【００１５】
２．前記１項の半導体装置の製造方法において、前記バンプ電極は、銀を主要な成分とする銀バンプ電極である。
【００１６】
３．前記１または２項の半導体装置の製造方法において、前記表面メタル電極の外周は、その全周に亘り、前記バンプ電極の内側外壁とは、異なる位置にある。
【００１７】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する：
（ｘ６）前記表面メタル電極と前記バンプ電極の間に設けられた中間メタル膜。
【００１８】
５．前記４項の半導体装置の製造方法において、前記表面メタル電極の前記外周、前記バンプ電極の前記内側外壁、および前記中間メタル膜の外周は、それぞれ異なる位置にある。
【００１９】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記表面メタル電極の前記外周は、前記バンプ電極の前記内側外壁よりも内側にある。
【００２０】
７．前記４から６項のいずれか一つの半導体装置の製造方法において、前記中間メタル膜は、ＵＢＭ膜である。
【００２１】
８．前記４から７項のいずれか一つの半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記表面メタル電極の前記外周よりも外側にある。
【００２２】
９．前記４から８項のいずれか一つの半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記バンプ電極の前記内側外壁よりも外側にある。
【００２３】
１０．前記４から９項のいずれか一つの半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する：
（ｘ７）前記層間絶縁膜の表面に前記コンタクトホールをその内部に含むように設けられたリセス領域、
ここで、前記リセス領域の外周は、前記表面メタル電極の前記外周と前記中間メタル膜の前記外周の間にある。
【００２４】
１１．前記１から１０項のいずれか一つの半導体装置の製造方法において、前記ダイオードチップは、ショットキバリアダイオードチップである。
【００２５】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２６】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。
【００２７】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、「銀バンプ」、「銀膜」等といっても、純粋なもののみを言うのではなく、銀を主要な成分とする物をいい、銀ベース金属等のいわゆる銀系金属材を含む。
【００２８】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００２９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３０】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３１】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３２】
６．本願において、「リード構造体」とは、ガラス封止型ダイオードの構成要素であるリード線とジュメット端子が相互に溶接等で連結されたものを言う。
【００３３】
また、本願において、「バンプ電極の径」というときは、バンプ電極内側外壁に沿って描かれる円形断面の直径をいうものとする。すなわち、バンプ電極と下地金属膜との接続部の外周の径である。
【００３４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３６】
１．本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造等の説明（主に図１から図３）
ここでは、一例として、耐圧が数ボルトから数十ボルトのショットキバリアダイオードの例について具体的に説明するが、ガラス封止型であれば、その他の種類のダイオード（ＰＮ接合ダイオード）等へも適用できることは言うまでもない。なお、典型的なチップサイズは、たとえば、縦及び横寸法は、３５０マイクロメートル程度、厚さは、２２０マイクロメートル程度である。また、ここでは、一例として、Ｐ型ショットキバリアダイオードを例に取り具体的に説明するが、ガラス封止型のＮ型ショットキバリアダイオードにもそのまま適用できることは言うまでもない。
【００３７】
図１は本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの半導体チップの模式上面図である。図２は図１のＸ−Ｘ’断面に対応するチップ断面図である。図３は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの全体模式断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造等を説明する。
【００３８】
まず、図１及び図２に基づいて、ガラス封止型ショットキバリアダイオードの半導体チップ２の構造の一例を説明する。図１及び図２に示すように、半導体チップ２は、たとえば比較的高濃度のＰ＋単結晶シリコン基板部１ｓ（たとえば、厚さ２１０マクロメートル程度、ボロンドープで抵抗率は、０．００５Ωｃｍ程度）上に作られており、その裏面１ｂ（第２の主面）側には、裏面メタル電極１２が設けられている。一方、Ｐ＋単結晶シリコン基板部１ｓの表面１ａ（第１の主面）側には、たとえば厚さ１０マイクロメートル程度のＰ−シリコンエピタキシャル層１ｅ（ボロンドープで、たとえば抵抗率３．７Ωｃｍ程度）が形成されており、エピタキシャル層１ｅの表面周辺には、チップ周辺を取り巻くようにＮ＋ガードリング９が設けられている。エピタキシャル層１ｅ（すなわちチップ２）の表面上の主要部には、表面熱酸化膜すなわちライナ酸化シリコン膜１１（たとえば厚さ１００ｎｍ程度）を介して、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層間絶縁膜４すなわちパッシベーション膜（たとえば厚さ２５００ｎｍ程度）が設けられており、この層間絶縁膜４の上面、側面、およびＮ＋ガードリング９上には、リンガラス膜１４（たとえば厚さ１００ｎｍ程度）およびリンガラス上被覆用酸化シリコン膜１５（たとえば厚さ１００ｎｍ程度）が設けられている。層間絶縁膜４の表面の中央部には、リセス領域６（たとえば、リセス領域外周６ｐの径８０マクロメートル程度、深さ１マクロメートル程度）が設けられており、このリセス領域６の中央部には、コンタクトホール８（たとえば、コンタクトホール外周８ｐの径５０マクロメートル程度、深さ１．８マクロメートル程度）が設けられている。このコンタクトホール８を覆って、周辺のリセス領域６に亘り、たとえばタングステン等からなる表面メタル電極７（たとえば、表面メタル電極外周７ｐの径７０マクロメートル程度、厚さ１００ｎｍ程度）が形成されており、その上には、リセス領域６の全域を覆い、更にその周辺をカバーするＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）膜５すなわち中間メタル膜（たとえば、ＵＢＭ膜外周５ｐすなわち中間メタル膜外周の径１１０マクロメートル程度、厚さ１．２５マクロメートル程度）が設けられている。ＵＢＭ膜５の例としては、たとえば下層のクロム系膜（たとえばクロム膜の厚さは０．２５マクロメートル程度）および上層の銀系膜（たとえば銀膜の厚さは１マクロメートル程度）からなる複合膜（単層膜でもよい）を好適なものとして例示することができる。この中間メタル膜５上には、銀バンプ電極等のバンプ電極３（たとえば、銀バンプ電極外周３ｐの直径１５０マクロメートル程度、銀バンプ電極内側外壁３ｉの直径９０マクロメートル程度、高さ５０マクロメートル程度）が設けられている。
【００３９】
この例では、表面メタル電極７、ＵＢＭ膜５（中間メタル膜）、ＰＳＧ層間絶縁膜４（パッシベーション膜）等の通常厚さの膜と、バンプ電極３等の著しく厚い膜との間の応力を緩和するために、表面メタル電極外周７ｐ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）の位置を相互に異ならせている。具体的には、表面メタル電極外周７ｐをコンタクトホール外周８ｐとリセス領域外周６ｐの間に置き、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）をリセス領域外周６ｐとＰＳＧ層間絶縁膜外周４ｐの間に置き、且つ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）のそれぞれの位置を（ほぼ全周に亘り）異なるように配置している。このことにより、表面メタル電極外周７ｐと銀バンプ電極内側外壁３ｉは、ほぼ全周に亘り異なる位置に来ることになる。
【００４０】
次に図３により、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの全体構造（断面構造）を説明する。図３に示すように、ガラス封止型ダイオードは、ガラスケース４３（ガラス管）内に収容された銀バンプ電極３を有する半導体チップ２を一対のリード構造体４０（たとえば銅被覆鉄線等のリード線４２と鉄ニッケル合金製のジュメット端子４１が相互に溶接等で連結されたもの）で挟んだ構造となっている。
【００４１】
２．本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの説明（主に図４から図２３）
このセクションでは、セクション１で説明したデバイス構造に対応するデバイスの製造工程の一例を説明する。
【００４２】
図４は本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの概要を示すプロセスブロックフロー図である。図５は図４に対応する図２に対応する製造プロセス途中（パッシベーション膜形成工程）の半導体チップの断面図である。図６は図４に対応する図２に対応する製造プロセス途中（パッシベーション膜パターニング用レジスト膜形成工程）の半導体チップの断面図である。図７は図４に対応する図２に対応する製造プロセス途中（パッシベーション膜パターニング工程）の半導体チップの断面図である。図８は図４に対応する図２に対応する製造プロセス途中（リンガラス成膜工程）の半導体チップの断面図である。図９は図４に対応する図２に対応する製造プロセス途中（リンガラス上被覆用酸化シリコン膜成膜工程）の半導体チップの断面図である。図１０は図４に対応する図２に対応する製造プロセス途中（リセス領域形成工程）の半導体チップの断面図である。図１１は図４に対応する図２に対応する製造プロセス途中（コンタクトホール形成工程）の半導体チップの断面図である。図１２は図４に対応する図２に対応する製造プロセス途中（表面メタル電極形成工程）の半導体チップの断面図である。図１３は図４に対応する図２に対応する製造プロセス途中（ＵＢＭ成膜工程）の半導体チップの断面図である。図１４は図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜成膜工程）の半導体チップの断面図である。図１５は図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜パターニング工程）の半導体チップの断面図である。図１６は図４に対応する図２に対応する製造プロセス途中（バンプメッキ工程）の半導体チップの断面図である。図１７は図４に対応する図２に対応する製造プロセス途中（メッキ用レジスト除去工程）の半導体チップの断面図である。図１８は図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜除去工程）の半導体チップの断面図である。図１９は図４に対応する図２に対応する製造プロセス途中（バックグラインディング工程）の半導体チップの断面図である。図２０は図４に対応する図２に対応する製造プロセス途中（裏面電極成膜工程）の半導体チップの断面図である。図２１は図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内のガラス管および一方のリード構造体設置工程）の半導体チップの断面図である。図２２は図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内のチップ設置工程）の半導体チップの断面図である。図２３は図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内の他方のリード構造体設置工程）の半導体チップの断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの一例を説明する。
【００４３】
まず、たとえば、１５０φ程度のＰ＋単結晶シリコンウエハ１ｓ上に、Ｐ−シリコンエピタキシャル層１ｅを形成したエピタキシウエハ１（たとえばＰ−シリコンエピタキシャル層１ｅを含めたウエハの厚さは、５６０マイクロメートル程度）を準備する。なお、ウエハ１の径は、１００φでも２００φでも３００φでも、その他の径（直径）のものであっても良い。
【００４４】
次に図４及び図５に示すように、ウエハ１の表面１ａ（第１の主面）のほぼ全面に、たとえば熱酸化により、たとえば厚さ１００ｎｍ程度の表面熱酸化膜１１（ライナ酸化シリコン膜）を形成する。続いて、表面熱酸化膜１１上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば厚さ２５００ｎｍ程度のＰＳＧ層間絶縁膜４（パッシベーション膜）を成膜する（図４の熱酸化及びＰＳＧ成膜工程５１）。
【００４５】
次に図６に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばネガ型レジスト膜（たとえば、厚さ２マイクロメートル程度）をガードリング形成用レジスト膜１６として、塗布等により形成し、通常のリソグラフィにより、パターニングを実行する（図４のガードリング用レジスト膜加工工程５２）。
【００４６】
次に図７に示すように、パターニングされたガードリング形成用レジスト膜１６をマスクとして、たとえばウエットエッチング等により、ＰＳＧ層間絶縁膜４および表面熱酸化膜１１をエッチングする（図４のガードリング用酸化膜開口エッチング工程５３）。なお、ウエットエッチング液としては、たとえばＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）等を例示することができる。その後、不要になったレジスト膜１６をアッシング等により全面除去する。
【００４７】
次に図８に示すように、ウエハ１の表面１ａのほぼ全面に、たとえば１００ｎｍ程度の厚さのリンガラス膜１４を堆積するいわゆるリン処理を実行する（図４のリンガラス成膜工程５４）。
【００４８】
次に図９に示すように、リンガラス膜１４上のウエハ１の表面１ａのほぼ全面に、たとえば１００ｎｍ程度の厚さのノンドープ酸化シリコン膜１５（リンガラス上被覆用酸化シリコン膜）を、たとえばＣＶＤ等により成膜する（図４のリンガラス上被覆用酸化シリコン膜ＣＶＤ工程５５）。その後、ウエハ１を、たとえば摂氏９００度程度の温度で熱処理することにより、Ｎ＋ガードリング９が形成される。
【００４９】
次に図１０に示すように、リンガラス上被覆用酸化シリコン膜１５上のウエハ１の表面１ａのほぼ全面に、たとえばポジ型レジスト膜（たとえば、厚さ２マイクロメートル程度）をリセス領域パターニング用レジスト膜２１として塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたリセス領域パターニング用レジスト膜２１をマスクとして、たとえば、異方性ドライエッチング（ガス雰囲気は、たとえばＣＨＦ３，ＣＦ４，Ａｒ等の混合雰囲気）等により、リンガラス上被覆用酸化シリコン膜１５、リンガラス膜１４およびＰＳＧ層間絶縁膜４をエッチングすることにより、リセス領域６を形成する（図４のコンタクトホール上方層間膜リセス領域形成工程５６）。その後、不要になったレジスト膜２１をアッシング等により全面除去する。
【００５０】
次に図１１に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばネガ型レジスト膜（たとえば、厚さ２マイクロメートル程度）をコンタクトホールパターニング用レジスト膜２２として塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたコンタクトホールパターニング用レジスト膜２２をマスクとして、たとえば、ウエットエッチング等により、ＰＳＧ層間絶縁膜４および表面熱酸化膜１１をエッチングすることにより、コンタクトホール８を開口する（図４のコンタクトホール形成工程５７）。なお、ウエットエッチング液としては、たとえばＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）等を例示することができる。その後、不要になったレジスト膜２２をアッシング等により全面除去する。
【００５１】
次に図１２に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばスパッタリング成膜により、表面メタル電極７として、たとえば厚さ１００ｎｍ程度のタングステン膜を成膜する。続いて、タングステン膜上のウエハ１の表面１ａのほぼ全面に、たとえばポジ型レジスト膜（たとえば、厚さ２マイクロメートル程度）を塗布する。このレジスト膜に対して通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたレジスト膜をマスクとして、たとえばドライエッチング（ガス雰囲気は、たとえばＳＦ６，Ｏ２等の混合雰囲気）等により、タングステン膜をパターニングすることにより、表面メタル電極７を形成する（図４の表面メタル電極形成工程５８）。その後、不要になったレジスト膜をアッシング等により全面除去する。
【００５２】
次に図１３に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばスパッタリング成膜により、ＵＢＭ膜５として、クロム膜（たとえば厚さ０．２５マイクロメートル程度）および銀膜（たとえば厚さ１マイクロメートル程度）を順次、成膜する。続いて、ＵＢＭ膜５上のウエハ１の表面１ａのほぼ全面に、たとえばネガ型レジスト膜（たとえば、厚さ２マイクロメートル程度）を塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたレジスト膜をマスクとして、たとえば、ウエットエッチング等により、クロム膜および銀膜からなるＵＢＭ膜５を順次、エッチングする（図４のＵＢＭ膜形成工程５９）。クロム膜用のエッチング液としては、たとえばフェリシアン化カリウム/水酸化カリウム等の水溶液を、銀膜用のエッチング液としては、たとえば市販の銀合金用混酸エッチング液等を例示することができる。その後、不要になったレジスト膜をアッシング等により全面除去する。
【００５３】
次に図１４に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばスパッタリング成膜により、たとえば、アルミニウム膜等のアルミニウム系メタル膜を給電用メタル膜１７（たとえば、厚さ１マイクロメートル程度）として、成膜する（図４のアルミニウム系メタル膜スパッタリング成膜工程６１）。
【００５４】
次に図１５に示すように、給電用メタル膜１７上のウエハ１の表面１ａのほぼ全面に、たとえばネガ型レジスト膜（たとえば、厚さ２マイクロメートル程度。なお、ポジ型でも可能であるが、一般に、ポジ型レジストは銀メッキ用思案系メッキ液に対する耐性が弱い）をアルミニウム系メタル膜加工および銀メッキ用レジスト膜１８として塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたアルミニウム系メタル膜加工および銀メッキ用レジスト膜１８をマスクとして、たとえば、ウエットエッチング等により、給電用メタル膜１７をエッチングする（図４のアルミニウム系メタル膜パターニング工程６２）。アルミニウム膜のエッチング液としては、たとえば、ＫＯＨおよびＥＤＴＡ（Ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅｔｅｔｒａａｃｅｔｉｃ Ａｃｉｄ）の水溶液等を例示することができる。
【００５５】
次に、図１６に示すように、パターニングされたアルミニウム系メタル膜加工および銀メッキ用レジスト膜１８をめっき用マスクとして、ＵＢＭ膜5上に、たとえば電解メッキにより、５０マイクロメートル程度の厚さの銀バンプ電極３を形成する（図４の銀バンプ電極形成工程６３）。
【００５６】
次に、図１７に示すように、不要になったレジスト膜１８を全面除去する（図４のメッキ用レジスト膜除去工程６４）。続いて、図１８に示すように、不要になった給電用メタル膜１７を全面除去する（図４のアルミニウム系メタル膜除去工程６５）。アルミニウム膜のエッチング液としては、たとえば、ＫＯＨおよびＥＤＴＡの水溶液等を例示することができる。
【００５７】
次に、図１９に示すように、ウエハ１の裏面１ｂに対して、バックグラインディング等を実行することにより、ウエハ１の厚さをたとえば２２０マイクロメートル程度まで薄くする（図４のバックグラインディング処理工程６６）。従って、この場合は、バックグラインディングでの研削量Ｄは、３４０マイクロメートル程度となる。
【００５８】
次に、図２０に示すように、ウエハ１の裏面１ｂのほぼ全面に、たとえばスパッタリング成膜により、裏面メタル電極１２を構成するＡｕＧａ合金膜（たとえば、厚さ０．２５マイクロメートル程度）およびＡｇ膜（たとえば、厚さ２マイクロメートル程度）を順次、成膜する（図４の裏面電極スパッタリング成膜工程６７）。その後、ウエハ１に対して、ダイシング処理６８（図４）が実行され、ウエハ１は、個々のチップ２に分離される。これ以降は、組立工程となる。
【００５９】
次に、図２１に示すように、たとえば耐熱性の金属でできた組み立て治具３１のガラス管挿入孔３２内のリード挿入孔３３に、リード構造体４０をセットし、ガラスケース４３（ガラス管）をガラス管挿入孔３２にセットする。
【００６０】
次に、図２２に示すように、ガラス管４３内のジュメット端子４１（リード構造体の端子部）の上面に、バンプ電極３が上を向くように、チップ２を導入する。
【００６１】
次に、図２３に示すように、上側からもう一方のリード構造体４０をセットし、一対のリード構造体４０の間にチップ２を挟んだ状態で、たとえば摂氏６５０度程度（第１の温度、すなわちガラスケース４３のガラス剤の軟化点以上の温度）の非酸化性雰囲気中で熱処理することによって、ガラス封止処理６９（図４）を実行する。処理が完了すると、ダイオードは組み立て治具３１から取り出される。
【００６２】
この熱処理のため、バンプ電極３の材料は、その融点が第１の温度よりも高い金属材料でなくてはならない。
【００６３】
３．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造に対する変形例等の説明（主に図２４および図２５）
セクション１のデバイスの例では、応力集中を回避するため、表面メタル電極外周７ｐ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）の位置を相互に異ならせている。しかし、この異ならせるやり方は、各種の方法がありえるので、ここでは、そのバリエーションを説明する。
【００６４】
図２４は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード（図１に対応）のデバイス構造に対する変形例等を説明するための簡略化チップ上面図（図１の構造に対応）である。図２５は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード（図１に対応）のデバイス構造に対する変形例等を説明するための簡略化チップ上面図（図１の変形例の構造に対応）である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造に対する変形例等を説明する。
【００６５】
図２４に図１の例に対応する表面メタル電極外周７ｐ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）の位置の相互関係を示す。図２４に示すように、コンタクトホール８の中心を共有する同心円状に、表面メタル電極外周７ｐ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）が配置されているのがわかる。また、それらの間に同じく同心円状に、リセス領域外周６ｐが配置されている。ここで、図１の例（「基本例」という）の特徴は、以下のようなカテゴリーに分解することができる。すなわち、
（１）表面メタル電極外周７ｐが最も内側にあり、中間メタル膜外周５ｐが最も外側にあり、銀バンプ電極内側外壁３ｉは、その中間にあり、それらの全周に亘って、相互に接近又は位置的に一致しないようになっている。すなわち、同心円は位置において、バンプ電極３の径と表面メタル電極外周７ｐ（すなわち表面メタル電極７）の径を異ならせている。同様に、バンプ電極３の径と中間メタル膜外周５ｐ（すなわち、中間メタル膜外周５）の径を異ならせている。
（２）表面メタル電極外周７ｐがリセス領域外周６ｐの内部にあり、中間メタル膜外周５ｐおよび銀バンプ電極内側外壁３ｉは、リセス領域外周６ｐの外部にある。
【００６６】
一方、「変形例」である図２５の例では、その特徴は、以下のようなカテゴリーに分解することができる。すなわち、
（１’）表面メタル電極外周７ｐが最も外側にあり、銀バンプ電極内側外壁３ｉが最も内側にあり、中間メタル膜外周５ｐは、その中間にあり、それらの全周に亘って、相互に接近又は位置的に一致しないようになっている。
（２’）銀バンプ電極内側外壁３ｉ、中間メタル膜外周５ｐおよび表面メタル電極外周７ｐが、ともにリセス領域外周６ｐの外部にある。
【００６７】
一般に、封止ガラス材は、ナトリウム等の有害不純物を比較的多く含むので、パッシベーション膜４には、ＰＳＧ膜のような不純物耐性の高い膜が使用されるが、ＰＳＧ膜はウエットエッチングの制御が比較的困難であり、そのため、リセス領域６のエッチングでは、段差がつきやすいドライエッチングが多用される。このドライエッチングによる段差を越えることは、比較的薄い表面メタル電極７にとって、プロセス的に可能であるが比較的厚い中間メタル膜５ほど容易ではない。従って、（２）の特徴は、プロセス的に有利である。また、（２）の特徴によれば、リセス領域外周６ｐの段差によって、表面メタル電極外周７ｐを中間メタル膜外周５ｐおよび銀バンプ電極内側外壁３ｉから完全に分離することができるメリットがある。更に、リセス領域外周６ｐの外側には、中間メタル膜外周５ｐおよび銀バンプ電極内側外壁３ｉのみがあるので、相互の間隔が取りやすい等のメリットがある。
【００６８】
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６９】
例えば、前記実施の形態では、主にショットキバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、ツェナーダイオード（Ｚｅｎｅｒ Ｄｉｏｄｅ）やスイッチングダイオード（Ｓｗｉｔｃｈｉｎｇ Ｄｉｏｄｅ）等にも適用できることは言うまでもない。
【００７０】
また、前記実施の形態では、主に銀バンプを有するダイオードチップを用いたガラス封止型半導体装置を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、金バンプを有するダイオードチップを用いたガラス封止型半導体装置等にも適用できることは言うまでもない。
【００７１】
ここでは、シリコンベースのデバイスを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系材料をベースとするデバイスやその他の半導体材料をベースとするデバイスにも適用できることは言うまでもない。
【符号の説明】
【００７２】
１ ウエハ
１ａ ウエハ又はチップの表面（第１の主面）
１ｂ ウエハ又はチップの裏面（第２の主面）
１ｅ Ｐ−シリコンエピタキシャル層
１ｓ Ｐ＋単結晶シリコン基板部
２ 半導体チップ
３ 銀バンプ電極
３ｉ 銀バンプ電極内側外壁
３ｐ 銀バンプ電極外周
４ ＰＳＧ層間絶縁膜（パッシベーション膜）
４ｐ ＰＳＧ層間絶縁膜外周
５ ＵＢＭ膜（中間メタル膜）
５ｐ ＵＢＭ膜外周（中間メタル膜外周）
６ リセス領域
６ｐ リセス領域外周
７ 表面メタル電極
７ｐ 表面メタル電極外周
８ コンタクトホール
８ｐ コンタクトホール外周
９ Ｎ＋ガードリング
１１ 表面熱酸化膜（ライナ酸化シリコン膜）
１２ 裏面メタル電極
１４ リンガラス膜
１５ リンガラス上被覆用酸化シリコン膜
１６ ガードリング形成用レジスト膜
１７ アルミニウム系メタル膜（給電用メタル膜）
１８ アルミニウム系メタル膜加工および銀メッキ用レジスト膜
１９ 銀メッキ用開口
２１ リセス領域パターニング用レジスト膜
２２ コンタクトホールパターニング用レジスト膜
３１ 組み立て治具
３２ ガラス管挿入孔
３３ リード挿入孔
４０ リード構造体
４１ ジュメット端子（リード構造体の端子部）
４２ リード線（リード構造体のリード部）
４３ ガラスケース（ガラス管）
５１ 熱酸化及びＰＳＧ成膜工程
５２ ガードリング用レジスト膜加工工程
５３ ガードリング用酸化膜開口エッチング工程
５４ リンガラス成膜工程
５５ リンガラス上被覆用酸化シリコン膜ＣＶＤ工程
５６ コンタクトホール上方層間膜リセス領域形成工程
５７ コンタクトホール形成工程
５８ 表面メタル電極形成工程
５９ ＵＢＭ膜形成工程
６１ アルミニウム系メタル膜スパッタリング成膜工程
６２ アルミニウム系メタル膜パターニング工程
６３ 銀バンプ電極形成工程
６４ メッキ用レジスト膜除去工程
６５ アルミニウム系メタル膜除去工程
６６ バックグラインディング処理工程
６７ 裏面電極スパッタリング成膜工程
６８ ダイシング工程（分離工程）
６９ ガラス封止工程（パッケージング工程）
Ｄ バックグラインディングでの研削量
【技術分野】
【０００１】
本発明は、ダイオード等の半導体装置（または半導体集積回路装置）の製造方法における電極形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−３１７９７９号公報（特許文献１）または、これに対応する米国特許公開２００８−５０９０５号公報（特許文献２）には、半田バンプを介してフリップチップ実装する半導体集積回路チップ等に関して、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）膜を２重に形成し、半田に対して濡れ性を持たない下層ＵＢＭ膜は大きめのパターンとし、半田に対して濡れ姓を持つ上層ＵＢＭ膜は下層ＵＢＭ膜パターン内に収まる小さめのパターンとすることで、半田バンプの平面的最大径を下層ＵＢＭ膜パターンよりも小さくして、ＵＢＭ膜周辺に生じる応力を緩和する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３１７９７９号公報
【特許文献２】米国特許公開２００８−５０９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえば、耐圧すなわち最大逆電圧（Ｍａｘｉｍｕｍ Ｒｅｃｕｒｒｅｎｔ Ｐｅａｋ Ｒｅｖｅｒｓｅ Ｖｏｌｔａｇｅ；略号はＶＲＲＭ）が数ボルトから数十ボルト程度のショットキダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）等のガラス封止型のダイオードにおいては、半田の融点よりもずっと高い封止処理温度（たとえば、摂氏６５０度程度であり、封止ガラス材の軟化温度以上の温度）が適用されるため、通常、バンプ電極材料としては、銀等の比較的融点の高い金属材料（封止処理温度よりも融点が高いメタル材料）が使用される。しかし、バンプ電極の厚さは、パッシベーション膜や表面電極膜の厚さと比較して、著しく厚いので、バンプ電極とチップ上面の連結部外周部、すなわち、バンプ電極内側外壁には、応力が集中しやすく、この応力により、パッシベーション膜にクラックが発生することがある。
【０００５】
本願発明は、これらの課題を解決するためになされたものである。
【０００６】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本願の一つの発明は、ダイオード等のガラス封止型半導体装置の製造方法において、表面メタル電極の外周とバンプ電極の内側外壁の位置を相互に相違した位置に設定するものである。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、ダイオード等のガラス封止型半導体装置の製造方法において、表面メタル電極の外周とバンプ電極の内側外壁の位置を相互に相違した位置に設定するので、バンプ電極の内側外壁周辺への応力の集中を回避することができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの半導体チップの模式上面図である。
【図２】図１のＸ−Ｘ’断面に対応するチップ断面図である。
【図３】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの全体模式断面図である。
【図４】本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの概要を示すプロセスブロックフロー図である。
【図５】図４に対応する図２に対応する製造プロセス途中（パッシベーション膜形成工程）の半導体チップの断面図である。
【図６】図４に対応する図２に対応する製造プロセス途中（パッシベーション膜パターニング用レジスト膜形成工程）の半導体チップの断面図である。
【図７】図４に対応する図２に対応する製造プロセス途中（パッシベーション膜パターニング工程）の半導体チップの断面図である。
【図８】図４に対応する図２に対応する製造プロセス途中（リンガラス成膜工程）の半導体チップの断面図である。
【図９】図４に対応する図２に対応する製造プロセス途中（リンガラス上被覆用酸化シリコン膜成膜工程）の半導体チップの断面図である。
【図１０】図４に対応する図２に対応する製造プロセス途中（リセス領域形成工程）の半導体チップの断面図である。
【図１１】図４に対応する図２に対応する製造プロセス途中（コンタクトホール形成工程）の半導体チップの断面図である。
【図１２】図４に対応する図２に対応する製造プロセス途中（表面メタル電極形成工程）の半導体チップの断面図である。
【図１３】図４に対応する図２に対応する製造プロセス途中（ＵＢＭ成膜工程）の半導体チップの断面図である。
【図１４】図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜成膜工程）の半導体チップの断面図である。
【図１５】図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜パターニング工程）の半導体チップの断面図である。
【図１６】図４に対応する図２に対応する製造プロセス途中（バンプメッキ工程）の半導体チップの断面図である。
【図１７】図４に対応する図２に対応する製造プロセス途中（メッキ用レジスト除去工程）の半導体チップの断面図である。
【図１８】図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜除去工程）の半導体チップの断面図である。
【図１９】図４に対応する図２に対応する製造プロセス途中（バックグラインディング工程）の半導体チップの断面図である。
【図２０】図４に対応する図２に対応する製造プロセス途中（裏面電極成膜工程）の半導体チップの断面図である。
【図２１】図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内のガラス管および一方のリード構造体設置工程）の半導体チップの断面図である。
【図２２】図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内のチップ設置工程）の半導体チップの断面図である。
【図２３】図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内の他方のリード構造体設置工程）の半導体チップの断面図である。
【図２４】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード（図１に対応）のデバイス構造に対する変形例等を説明するための簡略化チップ上面図（図１の構造に対応）である。
【図２５】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード（図１に対応）のデバイス構造に対する変形例等を説明するための簡略化チップ上面図（図１の変形例の構造に対応）である。
【発明を実施するための形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１４】
１．以下の工程を含む半導体装置の製造方法：
（ａ）両端に開口を有するガラスチューブ内にダイオードチップを導入する工程；
（ｂ）前記工程（ａ）の後、前記ダイオードチップを前記ガラスチューブ内において、前記ガラスチューブの前記両端から挿入した一対のリード構造体で挟んだ状態で、前記ガラスチューブの軟化温度以上の第１の温度下で、熱処理することによって、ガラス封止を実行する工程、
ここで、前記ダイオードチップは、以下を有する：
（ｘ１）第１主面及び第２主面を有する半導体基板；
（ｘ２）前記第１主面に設けられ、その中央部を覆う層間絶縁膜；
（ｘ３）前記層間絶縁膜の中央部に設けられたコンタクトホール；
（ｘ４）前記コンタクトホールを覆い、その外周を越えて前記層間絶縁膜上に亘り設けられ、前記半導体基板の表面にコンタクトする表面メタル電極；
（ｘ５）前記表面メタル電極上に設けられ、前記第１の温度よりも融点が高い金属材料よりなるバンプ電極、
ここで更に、前記表面メタル電極の外周は、前記バンプ電極の内側外壁とは、異なる位置にある。
【００１５】
２．前記１項の半導体装置の製造方法において、前記バンプ電極は、銀を主要な成分とする銀バンプ電極である。
【００１６】
３．前記１または２項の半導体装置の製造方法において、前記表面メタル電極の外周は、その全周に亘り、前記バンプ電極の内側外壁とは、異なる位置にある。
【００１７】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する：
（ｘ６）前記表面メタル電極と前記バンプ電極の間に設けられた中間メタル膜。
【００１８】
５．前記４項の半導体装置の製造方法において、前記表面メタル電極の前記外周、前記バンプ電極の前記内側外壁、および前記中間メタル膜の外周は、それぞれ異なる位置にある。
【００１９】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記表面メタル電極の前記外周は、前記バンプ電極の前記内側外壁よりも内側にある。
【００２０】
７．前記４から６項のいずれか一つの半導体装置の製造方法において、前記中間メタル膜は、ＵＢＭ膜である。
【００２１】
８．前記４から７項のいずれか一つの半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記表面メタル電極の前記外周よりも外側にある。
【００２２】
９．前記４から８項のいずれか一つの半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記バンプ電極の前記内側外壁よりも外側にある。
【００２３】
１０．前記４から９項のいずれか一つの半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する：
（ｘ７）前記層間絶縁膜の表面に前記コンタクトホールをその内部に含むように設けられたリセス領域、
ここで、前記リセス領域の外周は、前記表面メタル電極の前記外周と前記中間メタル膜の前記外周の間にある。
【００２４】
１１．前記１から１０項のいずれか一つの半導体装置の製造方法において、前記ダイオードチップは、ショットキバリアダイオードチップである。
【００２５】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２６】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。
【００２７】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、「銀バンプ」、「銀膜」等といっても、純粋なもののみを言うのではなく、銀を主要な成分とする物をいい、銀ベース金属等のいわゆる銀系金属材を含む。
【００２８】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００２９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３０】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３１】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３２】
６．本願において、「リード構造体」とは、ガラス封止型ダイオードの構成要素であるリード線とジュメット端子が相互に溶接等で連結されたものを言う。
【００３３】
また、本願において、「バンプ電極の径」というときは、バンプ電極内側外壁に沿って描かれる円形断面の直径をいうものとする。すなわち、バンプ電極と下地金属膜との接続部の外周の径である。
【００３４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３６】
１．本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造等の説明（主に図１から図３）
ここでは、一例として、耐圧が数ボルトから数十ボルトのショットキバリアダイオードの例について具体的に説明するが、ガラス封止型であれば、その他の種類のダイオード（ＰＮ接合ダイオード）等へも適用できることは言うまでもない。なお、典型的なチップサイズは、たとえば、縦及び横寸法は、３５０マイクロメートル程度、厚さは、２２０マイクロメートル程度である。また、ここでは、一例として、Ｐ型ショットキバリアダイオードを例に取り具体的に説明するが、ガラス封止型のＮ型ショットキバリアダイオードにもそのまま適用できることは言うまでもない。
【００３７】
図１は本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの半導体チップの模式上面図である。図２は図１のＸ−Ｘ’断面に対応するチップ断面図である。図３は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの全体模式断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造等を説明する。
【００３８】
まず、図１及び図２に基づいて、ガラス封止型ショットキバリアダイオードの半導体チップ２の構造の一例を説明する。図１及び図２に示すように、半導体チップ２は、たとえば比較的高濃度のＰ＋単結晶シリコン基板部１ｓ（たとえば、厚さ２１０マクロメートル程度、ボロンドープで抵抗率は、０．００５Ωｃｍ程度）上に作られており、その裏面１ｂ（第２の主面）側には、裏面メタル電極１２が設けられている。一方、Ｐ＋単結晶シリコン基板部１ｓの表面１ａ（第１の主面）側には、たとえば厚さ１０マイクロメートル程度のＰ−シリコンエピタキシャル層１ｅ（ボロンドープで、たとえば抵抗率３．７Ωｃｍ程度）が形成されており、エピタキシャル層１ｅの表面周辺には、チップ周辺を取り巻くようにＮ＋ガードリング９が設けられている。エピタキシャル層１ｅ（すなわちチップ２）の表面上の主要部には、表面熱酸化膜すなわちライナ酸化シリコン膜１１（たとえば厚さ１００ｎｍ程度）を介して、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層間絶縁膜４すなわちパッシベーション膜（たとえば厚さ２５００ｎｍ程度）が設けられており、この層間絶縁膜４の上面、側面、およびＮ＋ガードリング９上には、リンガラス膜１４（たとえば厚さ１００ｎｍ程度）およびリンガラス上被覆用酸化シリコン膜１５（たとえば厚さ１００ｎｍ程度）が設けられている。層間絶縁膜４の表面の中央部には、リセス領域６（たとえば、リセス領域外周６ｐの径８０マクロメートル程度、深さ１マクロメートル程度）が設けられており、このリセス領域６の中央部には、コンタクトホール８（たとえば、コンタクトホール外周８ｐの径５０マクロメートル程度、深さ１．８マクロメートル程度）が設けられている。このコンタクトホール８を覆って、周辺のリセス領域６に亘り、たとえばタングステン等からなる表面メタル電極７（たとえば、表面メタル電極外周７ｐの径７０マクロメートル程度、厚さ１００ｎｍ程度）が形成されており、その上には、リセス領域６の全域を覆い、更にその周辺をカバーするＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）膜５すなわち中間メタル膜（たとえば、ＵＢＭ膜外周５ｐすなわち中間メタル膜外周の径１１０マクロメートル程度、厚さ１．２５マクロメートル程度）が設けられている。ＵＢＭ膜５の例としては、たとえば下層のクロム系膜（たとえばクロム膜の厚さは０．２５マクロメートル程度）および上層の銀系膜（たとえば銀膜の厚さは１マクロメートル程度）からなる複合膜（単層膜でもよい）を好適なものとして例示することができる。この中間メタル膜５上には、銀バンプ電極等のバンプ電極３（たとえば、銀バンプ電極外周３ｐの直径１５０マクロメートル程度、銀バンプ電極内側外壁３ｉの直径９０マクロメートル程度、高さ５０マクロメートル程度）が設けられている。
【００３９】
この例では、表面メタル電極７、ＵＢＭ膜５（中間メタル膜）、ＰＳＧ層間絶縁膜４（パッシベーション膜）等の通常厚さの膜と、バンプ電極３等の著しく厚い膜との間の応力を緩和するために、表面メタル電極外周７ｐ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）の位置を相互に異ならせている。具体的には、表面メタル電極外周７ｐをコンタクトホール外周８ｐとリセス領域外周６ｐの間に置き、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）をリセス領域外周６ｐとＰＳＧ層間絶縁膜外周４ｐの間に置き、且つ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）のそれぞれの位置を（ほぼ全周に亘り）異なるように配置している。このことにより、表面メタル電極外周７ｐと銀バンプ電極内側外壁３ｉは、ほぼ全周に亘り異なる位置に来ることになる。
【００４０】
次に図３により、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの全体構造（断面構造）を説明する。図３に示すように、ガラス封止型ダイオードは、ガラスケース４３（ガラス管）内に収容された銀バンプ電極３を有する半導体チップ２を一対のリード構造体４０（たとえば銅被覆鉄線等のリード線４２と鉄ニッケル合金製のジュメット端子４１が相互に溶接等で連結されたもの）で挟んだ構造となっている。
【００４１】
２．本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの説明（主に図４から図２３）
このセクションでは、セクション１で説明したデバイス構造に対応するデバイスの製造工程の一例を説明する。
【００４２】
図４は本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの概要を示すプロセスブロックフロー図である。図５は図４に対応する図２に対応する製造プロセス途中（パッシベーション膜形成工程）の半導体チップの断面図である。図６は図４に対応する図２に対応する製造プロセス途中（パッシベーション膜パターニング用レジスト膜形成工程）の半導体チップの断面図である。図７は図４に対応する図２に対応する製造プロセス途中（パッシベーション膜パターニング工程）の半導体チップの断面図である。図８は図４に対応する図２に対応する製造プロセス途中（リンガラス成膜工程）の半導体チップの断面図である。図９は図４に対応する図２に対応する製造プロセス途中（リンガラス上被覆用酸化シリコン膜成膜工程）の半導体チップの断面図である。図１０は図４に対応する図２に対応する製造プロセス途中（リセス領域形成工程）の半導体チップの断面図である。図１１は図４に対応する図２に対応する製造プロセス途中（コンタクトホール形成工程）の半導体チップの断面図である。図１２は図４に対応する図２に対応する製造プロセス途中（表面メタル電極形成工程）の半導体チップの断面図である。図１３は図４に対応する図２に対応する製造プロセス途中（ＵＢＭ成膜工程）の半導体チップの断面図である。図１４は図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜成膜工程）の半導体チップの断面図である。図１５は図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜パターニング工程）の半導体チップの断面図である。図１６は図４に対応する図２に対応する製造プロセス途中（バンプメッキ工程）の半導体チップの断面図である。図１７は図４に対応する図２に対応する製造プロセス途中（メッキ用レジスト除去工程）の半導体チップの断面図である。図１８は図４に対応する図２に対応する製造プロセス途中（メッキ給電用メタル膜除去工程）の半導体チップの断面図である。図１９は図４に対応する図２に対応する製造プロセス途中（バックグラインディング工程）の半導体チップの断面図である。図２０は図４に対応する図２に対応する製造プロセス途中（裏面電極成膜工程）の半導体チップの断面図である。図２１は図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内のガラス管および一方のリード構造体設置工程）の半導体チップの断面図である。図２２は図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内のチップ設置工程）の半導体チップの断面図である。図２３は図３に対応する図２に対応する製造プロセス途中（ガラス封止工程の内の他方のリード構造体設置工程）の半導体チップの断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの一例を説明する。
【００４３】
まず、たとえば、１５０φ程度のＰ＋単結晶シリコンウエハ１ｓ上に、Ｐ−シリコンエピタキシャル層１ｅを形成したエピタキシウエハ１（たとえばＰ−シリコンエピタキシャル層１ｅを含めたウエハの厚さは、５６０マイクロメートル程度）を準備する。なお、ウエハ１の径は、１００φでも２００φでも３００φでも、その他の径（直径）のものであっても良い。
【００４４】
次に図４及び図５に示すように、ウエハ１の表面１ａ（第１の主面）のほぼ全面に、たとえば熱酸化により、たとえば厚さ１００ｎｍ程度の表面熱酸化膜１１（ライナ酸化シリコン膜）を形成する。続いて、表面熱酸化膜１１上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば厚さ２５００ｎｍ程度のＰＳＧ層間絶縁膜４（パッシベーション膜）を成膜する（図４の熱酸化及びＰＳＧ成膜工程５１）。
【００４５】
次に図６に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばネガ型レジスト膜（たとえば、厚さ２マイクロメートル程度）をガードリング形成用レジスト膜１６として、塗布等により形成し、通常のリソグラフィにより、パターニングを実行する（図４のガードリング用レジスト膜加工工程５２）。
【００４６】
次に図７に示すように、パターニングされたガードリング形成用レジスト膜１６をマスクとして、たとえばウエットエッチング等により、ＰＳＧ層間絶縁膜４および表面熱酸化膜１１をエッチングする（図４のガードリング用酸化膜開口エッチング工程５３）。なお、ウエットエッチング液としては、たとえばＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）等を例示することができる。その後、不要になったレジスト膜１６をアッシング等により全面除去する。
【００４７】
次に図８に示すように、ウエハ１の表面１ａのほぼ全面に、たとえば１００ｎｍ程度の厚さのリンガラス膜１４を堆積するいわゆるリン処理を実行する（図４のリンガラス成膜工程５４）。
【００４８】
次に図９に示すように、リンガラス膜１４上のウエハ１の表面１ａのほぼ全面に、たとえば１００ｎｍ程度の厚さのノンドープ酸化シリコン膜１５（リンガラス上被覆用酸化シリコン膜）を、たとえばＣＶＤ等により成膜する（図４のリンガラス上被覆用酸化シリコン膜ＣＶＤ工程５５）。その後、ウエハ１を、たとえば摂氏９００度程度の温度で熱処理することにより、Ｎ＋ガードリング９が形成される。
【００４９】
次に図１０に示すように、リンガラス上被覆用酸化シリコン膜１５上のウエハ１の表面１ａのほぼ全面に、たとえばポジ型レジスト膜（たとえば、厚さ２マイクロメートル程度）をリセス領域パターニング用レジスト膜２１として塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたリセス領域パターニング用レジスト膜２１をマスクとして、たとえば、異方性ドライエッチング（ガス雰囲気は、たとえばＣＨＦ３，ＣＦ４，Ａｒ等の混合雰囲気）等により、リンガラス上被覆用酸化シリコン膜１５、リンガラス膜１４およびＰＳＧ層間絶縁膜４をエッチングすることにより、リセス領域６を形成する（図４のコンタクトホール上方層間膜リセス領域形成工程５６）。その後、不要になったレジスト膜２１をアッシング等により全面除去する。
【００５０】
次に図１１に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばネガ型レジスト膜（たとえば、厚さ２マイクロメートル程度）をコンタクトホールパターニング用レジスト膜２２として塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたコンタクトホールパターニング用レジスト膜２２をマスクとして、たとえば、ウエットエッチング等により、ＰＳＧ層間絶縁膜４および表面熱酸化膜１１をエッチングすることにより、コンタクトホール８を開口する（図４のコンタクトホール形成工程５７）。なお、ウエットエッチング液としては、たとえばＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）等を例示することができる。その後、不要になったレジスト膜２２をアッシング等により全面除去する。
【００５１】
次に図１２に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばスパッタリング成膜により、表面メタル電極７として、たとえば厚さ１００ｎｍ程度のタングステン膜を成膜する。続いて、タングステン膜上のウエハ１の表面１ａのほぼ全面に、たとえばポジ型レジスト膜（たとえば、厚さ２マイクロメートル程度）を塗布する。このレジスト膜に対して通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたレジスト膜をマスクとして、たとえばドライエッチング（ガス雰囲気は、たとえばＳＦ６，Ｏ２等の混合雰囲気）等により、タングステン膜をパターニングすることにより、表面メタル電極７を形成する（図４の表面メタル電極形成工程５８）。その後、不要になったレジスト膜をアッシング等により全面除去する。
【００５２】
次に図１３に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばスパッタリング成膜により、ＵＢＭ膜５として、クロム膜（たとえば厚さ０．２５マイクロメートル程度）および銀膜（たとえば厚さ１マイクロメートル程度）を順次、成膜する。続いて、ＵＢＭ膜５上のウエハ１の表面１ａのほぼ全面に、たとえばネガ型レジスト膜（たとえば、厚さ２マイクロメートル程度）を塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたレジスト膜をマスクとして、たとえば、ウエットエッチング等により、クロム膜および銀膜からなるＵＢＭ膜５を順次、エッチングする（図４のＵＢＭ膜形成工程５９）。クロム膜用のエッチング液としては、たとえばフェリシアン化カリウム/水酸化カリウム等の水溶液を、銀膜用のエッチング液としては、たとえば市販の銀合金用混酸エッチング液等を例示することができる。その後、不要になったレジスト膜をアッシング等により全面除去する。
【００５３】
次に図１４に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばスパッタリング成膜により、たとえば、アルミニウム膜等のアルミニウム系メタル膜を給電用メタル膜１７（たとえば、厚さ１マイクロメートル程度）として、成膜する（図４のアルミニウム系メタル膜スパッタリング成膜工程６１）。
【００５４】
次に図１５に示すように、給電用メタル膜１７上のウエハ１の表面１ａのほぼ全面に、たとえばネガ型レジスト膜（たとえば、厚さ２マイクロメートル程度。なお、ポジ型でも可能であるが、一般に、ポジ型レジストは銀メッキ用思案系メッキ液に対する耐性が弱い）をアルミニウム系メタル膜加工および銀メッキ用レジスト膜１８として塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたアルミニウム系メタル膜加工および銀メッキ用レジスト膜１８をマスクとして、たとえば、ウエットエッチング等により、給電用メタル膜１７をエッチングする（図４のアルミニウム系メタル膜パターニング工程６２）。アルミニウム膜のエッチング液としては、たとえば、ＫＯＨおよびＥＤＴＡ（Ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅｔｅｔｒａａｃｅｔｉｃ Ａｃｉｄ）の水溶液等を例示することができる。
【００５５】
次に、図１６に示すように、パターニングされたアルミニウム系メタル膜加工および銀メッキ用レジスト膜１８をめっき用マスクとして、ＵＢＭ膜5上に、たとえば電解メッキにより、５０マイクロメートル程度の厚さの銀バンプ電極３を形成する（図４の銀バンプ電極形成工程６３）。
【００５６】
次に、図１７に示すように、不要になったレジスト膜１８を全面除去する（図４のメッキ用レジスト膜除去工程６４）。続いて、図１８に示すように、不要になった給電用メタル膜１７を全面除去する（図４のアルミニウム系メタル膜除去工程６５）。アルミニウム膜のエッチング液としては、たとえば、ＫＯＨおよびＥＤＴＡの水溶液等を例示することができる。
【００５７】
次に、図１９に示すように、ウエハ１の裏面１ｂに対して、バックグラインディング等を実行することにより、ウエハ１の厚さをたとえば２２０マイクロメートル程度まで薄くする（図４のバックグラインディング処理工程６６）。従って、この場合は、バックグラインディングでの研削量Ｄは、３４０マイクロメートル程度となる。
【００５８】
次に、図２０に示すように、ウエハ１の裏面１ｂのほぼ全面に、たとえばスパッタリング成膜により、裏面メタル電極１２を構成するＡｕＧａ合金膜（たとえば、厚さ０．２５マイクロメートル程度）およびＡｇ膜（たとえば、厚さ２マイクロメートル程度）を順次、成膜する（図４の裏面電極スパッタリング成膜工程６７）。その後、ウエハ１に対して、ダイシング処理６８（図４）が実行され、ウエハ１は、個々のチップ２に分離される。これ以降は、組立工程となる。
【００５９】
次に、図２１に示すように、たとえば耐熱性の金属でできた組み立て治具３１のガラス管挿入孔３２内のリード挿入孔３３に、リード構造体４０をセットし、ガラスケース４３（ガラス管）をガラス管挿入孔３２にセットする。
【００６０】
次に、図２２に示すように、ガラス管４３内のジュメット端子４１（リード構造体の端子部）の上面に、バンプ電極３が上を向くように、チップ２を導入する。
【００６１】
次に、図２３に示すように、上側からもう一方のリード構造体４０をセットし、一対のリード構造体４０の間にチップ２を挟んだ状態で、たとえば摂氏６５０度程度（第１の温度、すなわちガラスケース４３のガラス剤の軟化点以上の温度）の非酸化性雰囲気中で熱処理することによって、ガラス封止処理６９（図４）を実行する。処理が完了すると、ダイオードは組み立て治具３１から取り出される。
【００６２】
この熱処理のため、バンプ電極３の材料は、その融点が第１の温度よりも高い金属材料でなくてはならない。
【００６３】
３．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造に対する変形例等の説明（主に図２４および図２５）
セクション１のデバイスの例では、応力集中を回避するため、表面メタル電極外周７ｐ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）の位置を相互に異ならせている。しかし、この異ならせるやり方は、各種の方法がありえるので、ここでは、そのバリエーションを説明する。
【００６４】
図２４は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード（図１に対応）のデバイス構造に対する変形例等を説明するための簡略化チップ上面図（図１の構造に対応）である。図２５は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード（図１に対応）のデバイス構造に対する変形例等を説明するための簡略化チップ上面図（図１の変形例の構造に対応）である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造に対する変形例等を説明する。
【００６５】
図２４に図１の例に対応する表面メタル電極外周７ｐ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）の位置の相互関係を示す。図２４に示すように、コンタクトホール８の中心を共有する同心円状に、表面メタル電極外周７ｐ、銀バンプ電極内側外壁３ｉおよびＵＢＭ膜外周５ｐ（中間メタル膜外周）が配置されているのがわかる。また、それらの間に同じく同心円状に、リセス領域外周６ｐが配置されている。ここで、図１の例（「基本例」という）の特徴は、以下のようなカテゴリーに分解することができる。すなわち、
（１）表面メタル電極外周７ｐが最も内側にあり、中間メタル膜外周５ｐが最も外側にあり、銀バンプ電極内側外壁３ｉは、その中間にあり、それらの全周に亘って、相互に接近又は位置的に一致しないようになっている。すなわち、同心円は位置において、バンプ電極３の径と表面メタル電極外周７ｐ（すなわち表面メタル電極７）の径を異ならせている。同様に、バンプ電極３の径と中間メタル膜外周５ｐ（すなわち、中間メタル膜外周５）の径を異ならせている。
（２）表面メタル電極外周７ｐがリセス領域外周６ｐの内部にあり、中間メタル膜外周５ｐおよび銀バンプ電極内側外壁３ｉは、リセス領域外周６ｐの外部にある。
【００６６】
一方、「変形例」である図２５の例では、その特徴は、以下のようなカテゴリーに分解することができる。すなわち、
（１’）表面メタル電極外周７ｐが最も外側にあり、銀バンプ電極内側外壁３ｉが最も内側にあり、中間メタル膜外周５ｐは、その中間にあり、それらの全周に亘って、相互に接近又は位置的に一致しないようになっている。
（２’）銀バンプ電極内側外壁３ｉ、中間メタル膜外周５ｐおよび表面メタル電極外周７ｐが、ともにリセス領域外周６ｐの外部にある。
【００６７】
一般に、封止ガラス材は、ナトリウム等の有害不純物を比較的多く含むので、パッシベーション膜４には、ＰＳＧ膜のような不純物耐性の高い膜が使用されるが、ＰＳＧ膜はウエットエッチングの制御が比較的困難であり、そのため、リセス領域６のエッチングでは、段差がつきやすいドライエッチングが多用される。このドライエッチングによる段差を越えることは、比較的薄い表面メタル電極７にとって、プロセス的に可能であるが比較的厚い中間メタル膜５ほど容易ではない。従って、（２）の特徴は、プロセス的に有利である。また、（２）の特徴によれば、リセス領域外周６ｐの段差によって、表面メタル電極外周７ｐを中間メタル膜外周５ｐおよび銀バンプ電極内側外壁３ｉから完全に分離することができるメリットがある。更に、リセス領域外周６ｐの外側には、中間メタル膜外周５ｐおよび銀バンプ電極内側外壁３ｉのみがあるので、相互の間隔が取りやすい等のメリットがある。
【００６８】
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６９】
例えば、前記実施の形態では、主にショットキバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、ツェナーダイオード（Ｚｅｎｅｒ Ｄｉｏｄｅ）やスイッチングダイオード（Ｓｗｉｔｃｈｉｎｇ Ｄｉｏｄｅ）等にも適用できることは言うまでもない。
【００７０】
また、前記実施の形態では、主に銀バンプを有するダイオードチップを用いたガラス封止型半導体装置を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、金バンプを有するダイオードチップを用いたガラス封止型半導体装置等にも適用できることは言うまでもない。
【００７１】
ここでは、シリコンベースのデバイスを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系材料をベースとするデバイスやその他の半導体材料をベースとするデバイスにも適用できることは言うまでもない。
【符号の説明】
【００７２】
１ ウエハ
１ａ ウエハ又はチップの表面（第１の主面）
１ｂ ウエハ又はチップの裏面（第２の主面）
１ｅ Ｐ−シリコンエピタキシャル層
１ｓ Ｐ＋単結晶シリコン基板部
２ 半導体チップ
３ 銀バンプ電極
３ｉ 銀バンプ電極内側外壁
３ｐ 銀バンプ電極外周
４ ＰＳＧ層間絶縁膜（パッシベーション膜）
４ｐ ＰＳＧ層間絶縁膜外周
５ ＵＢＭ膜（中間メタル膜）
５ｐ ＵＢＭ膜外周（中間メタル膜外周）
６ リセス領域
６ｐ リセス領域外周
７ 表面メタル電極
７ｐ 表面メタル電極外周
８ コンタクトホール
８ｐ コンタクトホール外周
９ Ｎ＋ガードリング
１１ 表面熱酸化膜（ライナ酸化シリコン膜）
１２ 裏面メタル電極
１４ リンガラス膜
１５ リンガラス上被覆用酸化シリコン膜
１６ ガードリング形成用レジスト膜
１７ アルミニウム系メタル膜（給電用メタル膜）
１８ アルミニウム系メタル膜加工および銀メッキ用レジスト膜
１９ 銀メッキ用開口
２１ リセス領域パターニング用レジスト膜
２２ コンタクトホールパターニング用レジスト膜
３１ 組み立て治具
３２ ガラス管挿入孔
３３ リード挿入孔
４０ リード構造体
４１ ジュメット端子（リード構造体の端子部）
４２ リード線（リード構造体のリード部）
４３ ガラスケース（ガラス管）
５１ 熱酸化及びＰＳＧ成膜工程
５２ ガードリング用レジスト膜加工工程
５３ ガードリング用酸化膜開口エッチング工程
５４ リンガラス成膜工程
５５ リンガラス上被覆用酸化シリコン膜ＣＶＤ工程
５６ コンタクトホール上方層間膜リセス領域形成工程
５７ コンタクトホール形成工程
５８ 表面メタル電極形成工程
５９ ＵＢＭ膜形成工程
６１ アルミニウム系メタル膜スパッタリング成膜工程
６２ アルミニウム系メタル膜パターニング工程
６３ 銀バンプ電極形成工程
６４ メッキ用レジスト膜除去工程
６５ アルミニウム系メタル膜除去工程
６６ バックグラインディング処理工程
６７ 裏面電極スパッタリング成膜工程
６８ ダイシング工程（分離工程）
６９ ガラス封止工程（パッケージング工程）
Ｄ バックグラインディングでの研削量
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）両端に開口を有するガラスチューブ内にダイオードチップを導入する工程；
（ｂ）前記工程（ａ）の後、前記ダイオードチップを前記ガラスチューブ内において、前記ガラスチューブの前記両端から挿入した一対のリード構造体で挟んだ状態で、前記ガラスチューブの軟化温度以上の第１の温度下で、熱処理することによって、ガラス封止を実行する工程、
ここで、前記ダイオードチップは、以下を有する：
（ｘ１）第１主面及び第２主面を有する半導体基板；
（ｘ２）前記第１主面に設けられ、その中央部を覆う層間絶縁膜；
（ｘ３）前記層間絶縁膜の中央部に設けられたコンタクトホール；
（ｘ４）前記コンタクトホールを覆い、その外周を越えて前記層間絶縁膜上に亘り設けられ、前記半導体基板の表面にコンタクトする表面メタル電極；
（ｘ５）前記表面メタル電極上に設けられ、前記第１の温度よりも融点が高い金属材料よりなるバンプ電極、
ここで更に、前記表面メタル電極の外周は、前記バンプ電極の内側外壁とは、異なる位置にある。
【請求項２】
前記１項の半導体装置の製造方法において、前記バンプ電極は、銀を主要な成分とする銀バンプ電極である。
【請求項３】
前記２項の半導体装置の製造方法において、前記表面メタル電極の外周は、その全周に亘り、前記バンプ電極の内側外壁とは、異なる位置にある。
【請求項４】
前記３項の半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する：
（ｘ６）前記表面メタル電極と前記バンプ電極の間に設けられた中間メタル膜。
【請求項５】
前記４項の半導体装置の製造方法において、前記表面メタル電極の前記外周、前記バンプ電極の前記内側外壁、および前記中間メタル膜の外周は、それぞれ異なる位置にある。
【請求項６】
前記５項の半導体装置の製造方法において、前記表面メタル電極の前記外周は、前記バンプ電極の前記内側外壁よりも内側にある。
【請求項７】
前記６項の半導体装置の製造方法において、前記中間メタル膜は、ＵＢＭ膜である。
【請求項８】
前記７項の半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記表面メタル電極の前記外周よりも外側にある。
【請求項９】
前記８項の半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記バンプ電極の前記内側外壁よりも外側にある。
【請求項１０】
前記９項の半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する：
（ｘ７）前記層間絶縁膜の表面に前記コンタクトホールをその内部に含むように設けられたリセス領域、
ここで、前記リセス領域の外周は、前記表面メタル電極の前記外周と前記中間メタル膜の前記外周の間にある。
【請求項１１】
前記１０項の半導体装置の製造方法において、前記ダイオードチップは、ショットキバリアダイオードチップである。
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）両端に開口を有するガラスチューブ内にダイオードチップを導入する工程；
（ｂ）前記工程（ａ）の後、前記ダイオードチップを前記ガラスチューブ内において、前記ガラスチューブの前記両端から挿入した一対のリード構造体で挟んだ状態で、前記ガラスチューブの軟化温度以上の第１の温度下で、熱処理することによって、ガラス封止を実行する工程、
ここで、前記ダイオードチップは、以下を有する：
（ｘ１）第１主面及び第２主面を有する半導体基板；
（ｘ２）前記第１主面に設けられ、その中央部を覆う層間絶縁膜；
（ｘ３）前記層間絶縁膜の中央部に設けられたコンタクトホール；
（ｘ４）前記コンタクトホールを覆い、その外周を越えて前記層間絶縁膜上に亘り設けられ、前記半導体基板の表面にコンタクトする表面メタル電極；
（ｘ５）前記表面メタル電極上に設けられ、前記第１の温度よりも融点が高い金属材料よりなるバンプ電極、
ここで更に、前記表面メタル電極の外周は、前記バンプ電極の内側外壁とは、異なる位置にある。
【請求項２】
前記１項の半導体装置の製造方法において、前記バンプ電極は、銀を主要な成分とする銀バンプ電極である。
【請求項３】
前記２項の半導体装置の製造方法において、前記表面メタル電極の外周は、その全周に亘り、前記バンプ電極の内側外壁とは、異なる位置にある。
【請求項４】
前記３項の半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する：
（ｘ６）前記表面メタル電極と前記バンプ電極の間に設けられた中間メタル膜。
【請求項５】
前記４項の半導体装置の製造方法において、前記表面メタル電極の前記外周、前記バンプ電極の前記内側外壁、および前記中間メタル膜の外周は、それぞれ異なる位置にある。
【請求項６】
前記５項の半導体装置の製造方法において、前記表面メタル電極の前記外周は、前記バンプ電極の前記内側外壁よりも内側にある。
【請求項７】
前記６項の半導体装置の製造方法において、前記中間メタル膜は、ＵＢＭ膜である。
【請求項８】
前記７項の半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記表面メタル電極の前記外周よりも外側にある。
【請求項９】
前記８項の半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記バンプ電極の前記内側外壁よりも外側にある。
【請求項１０】
前記９項の半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する：
（ｘ７）前記層間絶縁膜の表面に前記コンタクトホールをその内部に含むように設けられたリセス領域、
ここで、前記リセス領域の外周は、前記表面メタル電極の前記外周と前記中間メタル膜の前記外周の間にある。
【請求項１１】
前記１０項の半導体装置の製造方法において、前記ダイオードチップは、ショットキバリアダイオードチップである。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−１５１３２１（Ｐ２０１２−１５１３２１Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−９４７３（Ｐ２０１１−９４７３）
【出願日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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