半導体装置
【課題】抵抗素子の抵抗値の基板電圧依存性をなくす。
【解決手段】基板領域（２５Ａ，２５Ｂ）上に互いに直列に接続される抵抗素子（Ｒ１、Ｒ２）において、抵抗素子の基板領域と対応の抵抗素子の間の平均電位が逆極性でかつ大きさが等しくなるように、抵抗素子端部と対応の基板領域とをバイアス配線（２７Ａ，２７Ｂ）で接続する。
【解決手段】基板領域（２５Ａ，２５Ｂ）上に互いに直列に接続される抵抗素子（Ｒ１、Ｒ２）において、抵抗素子の基板領域と対応の抵抗素子の間の平均電位が逆極性でかつ大きさが等しくなるように、抵抗素子端部と対応の基板領域とをバイアス配線（２７Ａ，２７Ｂ）で接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、ポリシリコン抵抗などの抵抗素子を利用する半導体装置に関する。より特定的には、この発明は、ポリシリコン抵抗などの抵抗素子の基板電圧依存性を抑制する構成に関する。
【背景技術】
【０００２】
半導体回路装置において、種々の部分において抵抗素子が利用される。抵抗素子は、回路の所望の動作特性を実現するために、その抵抗値を正確に維持することが要求される。通常、抵抗素子として、不純物層（拡散層）の抵抗を利用する拡散抵抗を用いた場合、この拡散抵抗が形成されるウェル領域との間の電位差により、空乏層の大きさが異なり、応じて拡散抵抗の抵抗値が変動する。
【０００３】
このような拡散抵抗の基板電圧依存性を抑制することを図る構成が、特開２００１−１６８６５１号公報（特許文献１）に示されている。この特許文献１に示される構成においては、エピタキシャル層上に絶縁膜を形成し、この絶縁膜上に、ポリシリコンなどで構成される抵抗素子を配置する。抵抗素子上層に、他の配線などからのノイズを防止するためのシールド膜が配置される。抵抗素子が直列に接続される場合、すなわち、たとえばオペアンプ（演算増幅器）の入力抵抗および帰還抵抗として抵抗素子が利用される場合、シールド層と抵抗素子の間の電圧極性が、これらの抵抗素子において同一となるようにシールド層を抵抗素子の一端に接続する。エピタキシャル層は、フローティング状態とされる。
【０００４】
この特許文献１においては、シールド層と抵抗素子との間の電圧極性を、オペアンプの入力抵抗および帰還抵抗で等しくすることにより、入力抵抗の抵抗値および帰還抵抗の抵抗値の変動を同じとする。この抵抗比を一定値に維持することにより、オペアンプの増幅率を一定にすることを図る。また、エピタキシャル層には、基板バイアス電圧を印加しない構成とすることにより、基板バイアス印加用の領域および配線を不要として、配線の簡略化および抵抗回路の小型化を実現することを図る。
【特許文献１】特開２００１−１６８６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、ポリシリコン抵抗を抵抗素子として利用する場合、拡散抵抗に比べてその抵抗値の基板電圧依存性は小さいものの、依然存在する。したがって、このようなポリシリコン抵抗素子の抵抗値が基板電圧依存性を有する場合、抵抗両端間に印加される電圧が変化する場合、基板領域と抵抗素子との間の電圧が変化し、抵抗素子の抵抗値が変化し、また、この抵抗素子を利用する半導体装置の動作特性が変動する。特に、オペアンプに利用した場合、その増幅率が、その抵抗値の基板電圧依存性に応じて変動し、出力信号波形は、理想応答特性の波形からずれ、増幅器の出力信号に歪が生じる。特に、近年のように、画像または音声処理などの高精度が要求される用途においては、この歪成分は、大きな問題となる。
【０００６】
上述の特許文献１に示される構成においては、エピタキシャル層上に絶縁膜を介してポリシリコン抵抗を配置し、このポリシリコン抵抗の一端を、ポリシリコン抵抗を覆うように配置されるシールド層に接続する。直列接続される抵抗素子において、このシールド層と抵抗素子の間の電圧極性は同一とされ、シールド層と抵抗素子との間の電圧差に起因する抵抗値の変動を、抵抗素子列全体として相殺することを図る。
【０００７】
しかしながら、この特許文献１に示される構成においては、絶縁膜下部に形成されるエピタキシャル層に対しては、バイアス電圧は印加されず、フローティング状態とされる。したがって、この基板領域のエピタキシャル層の電位が不安定となり、ノイズなどにより、エピタキシャル層の電位が変動した場合、電位変動が絶縁膜を介して抵抗素子に伝達され、この抵抗素子が構成する回路の特性が不安定となる。この特許文献１は、このエピタキシャル層の電位を固定する場合の構成については何ら考察していない。また、このシールド層を抵抗素子の一端に接続した場合、このシールド層の電位は、入力信号に応じて変化し、固定されていないため、このシールド層の電位変動が、別の回路に対するノイズ源として作用する可能性がある。
【０００８】
それゆえ、この発明の目的は、抵抗素子の抵抗値の基板電圧依存性の影響を確実に抑制することのできる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明に係る半導体装置は、それぞれが、基板領域上に形成され、抵抗値が基板領域の電圧に対し依存性を有する複数の互いに直列接続される抵抗素子を含む。これらの複数の抵抗素子の直列に接続される一対の抵抗素子において、抵抗素子と基板領域との間の電圧極性が逆となるように、各抵抗素子の一端を対応の基板領域に接続する。
【発明の効果】
【００１０】
直列に接続される抵抗素子において、基板領域と抵抗素子の間の電圧極性が逆である。従って、直列に接続される抵抗素子の抵抗値の基板電圧依存性が抑制または相殺され、等価的に、直列接続される抵抗素子全体の抵抗値の基板電圧依存性をなくすことができる。
【００１１】
したがって、オペアンプなどの入力抵抗および／または帰還抵抗にこの抵抗素子を適用することにより、オペアンプの抵抗素子の抵抗値の基板電圧依存性に起因する信号歪を抑制でき、高精度の増幅回路を実現することができる。
【発明を実施するための最良の形態】
【００１２】
［実施の形態１］
図１は、この発明において利用される抵抗素子の平面レイアウトを概略的に示す図である。図１において、抵抗素子を構成する矩形形状のポリシリコン抵抗体１は、素子分離膜２上に配置される。この素子分離膜２は、たとえばシャロー・トレンチ・アイソレーション（ＳＴＩ）膜である。素子分離膜２周辺に基板領域（図１には示さず）表面に、高濃度不純物領域３が設けられる。この高濃度不純物領域３は、一例として、Ｐ型不純物が高濃度に注入された高濃度Ｐ型不純物層である。この高濃度不純物領域３を介して、この下部に形成されるウェル領域（基板領域）に対し基板バイアス電圧が供給される（基板に対する電圧供給地用については後に詳細に説明する）。Ｐ型不純物領域３が利用されるのは、抵抗体１のポリシリコンは、その抵抗値を調整するために、Ｐ型不純物が注入されたＰ型ポリシリコンであるためである。また、抵抗素子の基板領域を構成するウェルは、Ｐ型ウェルである。
【００１３】
素子分離膜２上に抵抗素子を形成するポリシリコン抵抗体１を配置することにより、拡散抵抗の場合と異なり、基板電位の影響を抑制する。ポリシリコン抵抗体１の両端に、コンタクト４ａおよび４ｂが設けられ、それぞれ低抵抗の配線を介して他の素子または抵抗体と接続される。
【００１４】
図２は、図１に示す線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。図２において、Ｐウェル５表面に、素子分離膜２が形成され、この素子分離膜２の両側に、高濃度不純物領域３ａおよび３ｂが配置される。高濃度不純物領域３ａおよび３ｂは、図１に示す高濃度不純物領域３に対応する。素子分離膜２上に、ポリシリコン抵抗体１が配置される。Ｐウェル５には、高濃度不純物領域３（３ａ，３ｂ）を介して電圧が供給される。
【００１５】
図３は、図１に示す線Ｌ３−Ｌ３に沿った断面構造を概略的に示す図である。図３に示すように、ポリシリコン抵抗体１の長さ方向においても、素子分離膜２がＰウェル５表面に形成され、素子分離膜２両端に、高濃度不純物領域３ｃおよび３ｄが設けられる。これらの高濃度不純物領域３ｃおよび３ｄは、図１に示す高濃度不純物領域３に対応する。抵抗体１の両端にコンタクト４ａおよび４ｂが配置され、これらのコンタクトにより配線と抵抗体とが電気的に接続される。
【００１６】
これらの図２および図３に示すように、素子分離膜２の周辺に、高濃度不純物領域３（３ａ−３ｄ）を配置し、下部に形成されるＰウェル５に電圧を供給する。ポリシリコン抵抗体１が形成される場合、通常の半導体集積回路装置においては、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲート電極形成工程と同一工程で、このポリシリコン抵抗体１が形成される。ＭＯＳトランジスタは、半導体基板領域に形成され、また、抵抗体１も基板領域（ウェル）上に形成される。
【００１７】
半導体集積回路装置において微細化が進むと、この素子分離膜（ＳＴＩ膜）２の膜厚も薄くされ、ポリシリコン抵抗体１とＰウェル５の間に、ポリシリコン抵抗体１に供給される電圧に応じて電圧差が生じる。ポリシリコン抵抗体１とＰウェル５の間の電圧差に応じて、この素子分離膜２において電圧が印加される。この素子分離膜２に電界が形成され、ポリシリコン抵抗体１と素子分離膜界面において形成される電界が、抵抗体１に印加される電圧に応じて変化し、応じてポリシリコン抵抗体１の抵抗値が異なると予想される（抵抗体１における空乏層または垂直方向電界の変動による）。
【００１８】
図４は、このポリシリコン抵抗体１を利用する抵抗素子１０の基板電圧依存性を測定する接続構成の一例を示す図である。図１０において、抵抗素子１０は一端ＮＡに、電源Ｖ１の正電圧が供給され、抵抗素子１０の他方端ＮＢが接地ノードに結合される。この抵抗素子１０の基板領域（Ｐウェル）には、可変電源Ｖ２の電圧が供給される。ここで、抵抗１０を三端子素子としてモデル化して、基板電圧Ｖ２に対する抵抗値の変化を測定して、抵抗１０の抵抗値の基板電位依存性を測定する。
【００１９】
図５は、図４に示す回路における抵抗素子１０の抵抗値と基板電位との関係を示す図である。この図５において横軸に基板電圧（Ｖ２）を示し、縦軸に、抵抗素子１０の抵抗比Ｒ／Ｒ０を示す。ここで、抵抗値Ｒ０は、基板電圧Ｖ２が０Ｖの場合の抵抗素子１０の抵抗値である。
【００２０】
この図５に示すように、基板電圧が−ＶＡから＋ＶＡに従って変化するにつれ、その抵抗比Ｒ／Ｒ０は、０．９９９９から１．０００１までほぼ直線的に変化する。この場合、抵抗素子１０の抵抗値Ｒは、一次近似で、次式で表わすことができる：
Ｒ＝Ｒ０（１＋ｋ・Ｖｘ）、
ｋ：基板電圧依存性の一次係数、
Ｖｘは、基板（Ｐウェル）からの抵抗素子の両端ノードに対する平均電位を示し、次式で表わされる：
Ｖｘ＝（Ｖ（ＮＡ）＋Ｖ（ＮＢ））／２−Ｖ２、
Ｖ（ＮＡ）およびＶ（ＮＢ）は、それぞれ、図４に示すノードＮＡおよびＮＢの電位を示す。
【００２１】
抵抗素子１０の三端子モデルにおいて、抵抗値Ｒの基板電圧依存性は小さいため、高次の基板電圧依存係数は無視することができる。
【００２２】
この図５に示すように、抵抗素子１０の抵抗値Ｒは、その度合いは小さいものの、基板電圧Ｖ２に対し依存性を有している。したがって、この抵抗素子の抵抗値が動作特性に影響を及ぼすような回路においては、この基板電圧依存性により歪が生じ、高精度を要求される回路装置において適用すれば、この歪は、無視することのできない歪となり、回路装置の信頼性が低下する。
【００２３】
図６は、この発明の実施の形態１に従う抵抗回路の構成を概略的に示す図である。図６において、ノードＡおよびＣの間に、抵抗素子Ｒ１およびＲ２が直列に接続される。これらの抵抗素子Ｒ１およびＲ２は、抵抗値は互いに等しくＲであり、同一材料で形成され、同じ基板電圧依存性を有する。今、ノードＡ、ノードＣの電圧をそれぞれ、ＶａおよびＶｃとする。この場合、抵抗素子Ｒ１およびＲ２の接続ノードＢの電圧Ｖｂは、次式で表わされる：
Ｖｂ＝（Ｖａ＋Ｖｃ）／２
抵抗素子Ｒ１においては、その基板領域（ウェル）が、ノードＡに電気的に接続され、基板電圧は、電圧Ｖａに設定される。一方、抵抗素子Ｒ２については、その基板領域が、ノードＣに接続され、その基板電圧が、電圧Ｖｃに設定される。
【００２４】
この場合、ノードＡおよびＢ間の基板からの平均電位Ｖｘ（ＡＢ）は、次式で表わされる：
Ｖｘ（ＡＢ）＝（Ｖａ＋Ｖｂ）／２−Ｖａ
＝（−Ｖａ＋Ｖｃ）／４
一方、ノードＢおよびＣ間の基板からの平均電位Ｖｘ（ＢＣ）は、次式で表わされる：
Ｖｘ（ＢＣ）＝（Ｖｂ＋Ｖｃ）／２−Ｖｃ
＝−（−Ｖａ＋Ｖｃ）／４
したがって、この抵抗素子Ｒ１およびＲ２の基板からの平均電位Ｖｘ（ＡＢ）およびＶｘ（ＢＣ）は、その絶対値が等しく符号が反対である。
【００２５】
したがって、図７に示すように、ノードＡＢ間の基板からの平均電位Ｖｘ（ＡＢ）とノードＢＣ間の基板からの平均電位Ｖｘ（ＢＣ）に対して、その抵抗比の変化は、それぞれ、値は等しく、符号は反対となる。すなわち、前述の抵抗素子の抵抗値Ｒの基板電圧依存を示す式に代入すると、抵抗素子Ｒ１およびＲ２については、次式が成立する：
Ｒ１＝Ｒ０（１＋ｋ・Ｖｘ（ＡＢ））
＝Ｒ０（１＋ｋ・Ｖｘ（ＡＢ））
＝Ｒ０（１＋ｋ・（（−Ｖａ＋Ｖｃ）／４））、
Ｒ２＝Ｒ０（１＋ｋ・Ｖｘ（ＢＣ））
＝Ｒ０（１−ｋ（（−Ｖａ＋Ｖｃ）／４））
上式から、これらの抵抗素子Ｒ１およびＲ２の基板電圧依存性は互いに大きさが等しく、変化方向の符号が逆である。したがって、抵抗素子Ｒ１およびＲ２で形成される合成抵抗Ｒ１＋Ｒ２は、基板電圧依存性が相殺され、上述の式から、Ｒ１＋Ｒ２＝２・Ｒ０となり、基板電圧に依存しない一定の値を有する抵抗が実現される。
【００２６】
図８は、図６に示す抵抗素子Ｒ１およびＲ２の平面レイアウトを概略的に示す図である。図８において、抵抗素子Ｒ１およびＲ２は、それぞれ別々に設けられるＰウェル２５Ａおよび２５Ｂ内に形成される。Ｐウェル２５Ａ表面に、高濃度Ｐ型不純物領域２３Ａが形成される。この高濃度不純物領域２３Ａに囲まれるように矩形形状の素子分離膜（ＳＴＩ膜）２２Ａが形成され、この素子分離膜２２Ａ上にたとえばポリシリコンで形成される抵抗体２１Ａが配置される。抵抗体２１Ａは、コンタクト２４ａを介して例えば第１メタル配線で形成される接続配線２６Ａに電気的に接続される。この接続配線２６Ａにより抵抗素子の一端がノードＡに接続される。
【００２７】
素子分離膜２２ＡのノードＡ側の外部において、第１メタル配線で形成されるバイアス配線２７Ａが配置され、このバイアス配線２７Ａが、接続配線２６Ａと接続される（連結される）。バイアス配線２７Ａは、コンタクト２８Ａを介して下層の高濃度Ｐ型不純物領域２３Ａに接続される。バイアス配線２７Ａにより、抵抗素子Ｒ１の基板電圧が、ノードＡに応じた電圧レベルに設定される。
【００２８】
一方、Ｐウェル２５Ｂにおいて、矩形形状の素子分離膜２２Ｂが、その表面に形成され、高濃度Ｐ型不純物領域２３Ｂが、素子分離膜２２Ｂを囲むようにＰウェル２５Ｂ表面に配置される。素子分離膜２２Ｂ上に、たとえばポリシリコンで形成される抵抗体２１Ｂが配置される。抵抗体２１Ａおよび２１Ｂは、その形状およびサイズが同一とされ、基板電圧非印加時の抵抗値が互いに等しくされる。抵抗体２１Ｂは、第１メタル配線で形成される接続配線２６Ｃとコンタクト２４ｃを介して電気的に接続され、抵抗素子Ｒ２の一端がノードＣに接続される。
【００２９】
素子分離膜２２ＢのノードＣ側の外部に第１メタル配線で形成されるバイアス配線２７Ｂが配置され、接続配線２６Ｃおよびバイアス配線２７Ｂが連結される。このバイアス配線２７Ｂは、また、コンタクト２８Ｂを介して下層の高濃度Ｐ型不純物領域２３Ｂに電気的に接続される。このバイアス配線２７Ｂにより、ノードＣの電圧レベルに、基板領域（Ｐウェル２５Ｂ）の電圧レベルが設定され、抵抗素子Ｒ２の基板電圧が設定される。
【００３０】
これらの抵抗体２１Ａおよび２２Ｂは、また、コンタクト２４ｂおよび２４ｄそれぞれを介して第１メタル配線で構成される接続配線２６Ｂに電気的に接続され、抵抗体２１Ａおよび２１ＢがノードＡおよびＣの間に直列に接続される。
【００３１】
高濃度不純物領域２３Ａおよび２３Ｂとバイアス配線２７Ａおよび２７Ｂとをそれぞれ電気的に接続することにより、抵抗素子Ｒ１およびＲ２の基板領域をそれぞれ構成するＰウェル２５Ａおよび２５Ｂの電圧が、ノードＡおよびノードＣの電圧レベルに設定される。また、抵抗素子Ｒ１およびＲ２の基板電圧は異なる電圧レベルであり、Ｐウェル２５Ａおよび２５Ｂを互いに分離して配置することにより、それぞれノードＡおよびノードＣの異なる電圧レベルに抵抗素子Ｒ１およびＲ２の基板電圧を設定することができる。
【００３２】
また、バイアス配線２７Ａおよび２７Ｂを抵抗体と並行に、長い矩形形状に形成することにより、基板領域（ウェル）２５Ａおよび２５Ｂに対して安定に電圧を供給することができ、基板領域（ウェル）においてウェルの抵抗により電圧分布が生じるのを回避することができ、ウェル全体にわたって同一電圧レベルにウェル電圧を設定することができる。
【００３３】
図９は、図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。図９において、Ｐ型基板３０上に、Ｎウェル２９が形成される。このＮウェル２９表面に、Ｐウェル２５Ａおよび２５Ｂが、それぞれ、離れて配置される。Ｎウェル２９によりＰウェル２５Ａおよび２５Ｂが分離され、それぞれの電圧レベルを個々に設定することができる。
【００３４】
Ｐウェル２５Ａ表面に、素子分離膜２２Ａが形成され、また、素子分離膜２２Ａを囲むように、高濃度Ｐ型不純物領域２３Ａ（２３Ａａ，２３Ａｂ）が形成される。高濃度Ｐ型不純物領域２２Ａは、その一方側の不純物領域２２Ａａにおいて、コンタクト２８Ａを介してバイアス配線２７Ａに電気的に接続される。このバイアス配線２７Ａは、また第１メタル配線２６Ａと電気的に接続される（同一配線層の配線であり、互いに連結される）。接続配線２６Ａは、また、素子分離膜２２Ａ表面に形成される抵抗体２１Ａに、コンタクト２４Ａを介して電気的に接続される。
【００３５】
一方、Ｐウェル２５Ｂ表面に高濃度Ｐ型不純物領域２３Ｂ（２３Ｂａ，２３Ｂｂ）が、素子分離膜２２Ｂを囲むように配置される。この素子分離膜２２Ｂ上にたとえばポリシリコンで形成される抵抗体２１Ｂが配置される。抵抗体２１Ｂは、第１メタル配線で形成される接続配線２６Ｃとコンタクト２４ｃを介して電気的に接続される。高濃度Ｐ型不純物領域２３Ｂは、その一方側の領域２３Ｂｂにおいて、コンタクト２８Ｂを介してバイアス配線２７Ｂに電気的に接続される。このバイアス配線２７Ｂは接続配線２６Ｂと同一配線層の第１メタルで構成され、互いに連結される。
【００３６】
図９に示すように、ＰウェルおよびＮウェルのトリプルウェル構造を利用して、抵抗素子Ｒ１およびＲ２を配置することにより、抵抗素子Ｒ１およびＲ２の基板領域を個々に分離して配置することができ、それぞれの基板電圧を個々に設定することができる。
【００３７】
なお、図９においては、抵抗素子Ｒ１およびＲ２の基板領域を形成するＰウェル２５Ａおよび２５Ｂを、トリプルウェル構造を利用して互いに分離している。しかしながら、このＰウェル２５Ａおよび２５Ｂそれぞれの下層にボトムＮウェルを設け、また、Ｐウェル２５Ａおよび２５Ｂそれぞれの側壁を囲むようにサイドＮ型層またはトレンチ分離膜を形成して、これらのＰウェル２５Ａおよび２５Ｂを分離する構成が利用されてもよい。
【００３８】
以上のように、この発明の実施の形態１に従えば、互いに直列に接続ノードを介して接続される抵抗素子の基板領域を、それぞれ接続ノードと対向する非接続ノードに接続している。これにより、直列に接続される抵抗素子の基板領域と抵抗素子との間の平均電圧差を、互いに符合が異なるとともに同じ大きさに設定することができる。これにより、抵抗素子の抵抗変化を、入力信号の電位に関わらず、互いに相殺することができ、抵抗素子の抵抗値の基板電圧依存性をなくすことができる。
【００３９】
［実施の形態２］
図１０は、この発明の実施の形態２に従う抵抗素子の接続を示す図である。図１０において、抵抗素子Ｒ１およびＲ２は、ノードＡおよびＣ間に直列に接続される。抵抗素子Ｒ１およびＲ２の間の接続ノードＢは、これらの抵抗素子Ｒ１およびＲ２の基板領域に電気的に接続される。抵抗素子Ｒ１およびＲ２は、互いに等しい抵抗値Ｒを有する。
【００４０】
この図１０に示す抵抗素子Ｒ１およびＲ２の基板電圧供給態様においては、この抵抗素子Ｒ１およびＲ２の基板領域からの平均電位Ｖｘ（ＡＢ）およびＶｘ（ＢＣ）は、それぞれ、次式で表わされる。
【００４１】
ノードＡＢ間の基板からの平均電位：
Ｖｘ（ＡＢ）＝（Ｖａ＋Ｖｂ）／２−Ｖｂ
＝−（−Ｖａ＋Ｖｃ）／４、
ノードＢＣ間の基板からの平均電位：
Ｖｘ（ＢＣ）＝（Ｖｂ＋Ｖｃ）／−Ｖｂ
＝（−Ｖａ＋Ｖｃ）／４
したがって、この図１０に示す抵抗素子の基板領域の接続態様においては、図１１に示すように、ノードＢＣ間の基板からの平均電位Ｖｘ（ＢＣ）とノードＡＢ間の基板からの平均電位Ｖｘ（ＡＢ）は、実施の形態１と逆の態様であるものの、その絶対値が等しく、符号が逆である。従って、抵抗素子Ｒ１およびＲ２は、基板電圧非印加時の抵抗値が等しいため、抵抗比の変化率が、応じて、符号が反対で大きさが同じとなる。したがって、図１０に示す接続態様においても、抵抗素子Ｒ１およびＲ２の合成抵抗２・Ｒは、その基板電圧依存性を相殺することができ、ノードＡおよびＣ間の抵抗値を、安定に基板電圧に依存しない一定値に保持することができる。
【００４２】
図１２は、図１０に示す抵抗素子の平面レイアウトを概略的に示す図である。図１２において、抵抗素子Ｒ１およびＲ２に共通に、Ｐウェル３５およびＰ型高濃度不純物領域３３が設けられる。Ｐウェル３５表面に互いに間をおいて、同じ矩形形状の素子分離膜２２Ａおよび２２Ｂが配置される。これらの素子分離膜（ＳＴＩ膜）２２Ａおよび２２Ｂは、高濃度不純物領域３３によりそれぞれ囲まれる。
【００４３】
素子分離膜２２Ａおよび２２Ｂ上に、ポリシリコンで構成される矩形形状の抵抗体２１Ａおよび２１Ｂがそれぞれ配置される。抵抗体２１Ａは、コンタクト２４ａを介して接続配線２６Ａに電気的に接続され、また抵抗体２１Ｂが、コンタクト２４ｄを介して接続配線２６Ｃに電気的に接続される。抵抗体２１Ａおよび２１Ｂは、それぞれ、コンタクト２４ｂおよび２４ｃを介して接続配線２６Ｂに電気的に接続され、これにより、抵抗素子Ｒ１およびＲ２が直列に接続される。
【００４４】
素子分離膜２２Ａおよび２２Ｂの間の領域において抵抗体２１Ａおよび２１Ｂと並行に、矩形形状のバイアス配線３７が配置される。このバイアス配線３７は、例えば第１メタル配線で構成され、第１メタル配線で構成される接続配線２６Ｂと連結される。このバイアス配線３７は、コンタクト３８を介して高濃度不純物領域３３に電気的に接続される。抵抗素子Ｒ１およびＲ２を形成する素子分離膜２２Ａおよび２２Ｂの間に、バイアス配線３７を配置することにより、抵抗素子Ｒ１およびＲ２の接続ノードＢの電位を、これらの抵抗素子Ｒ１およびＲ２の基板電圧に設定することができる。
【００４５】
バイアス配線としては、抵抗素子Ｒ１およびＲ２に共通に１本配置されるだけであり、これらの抵抗素子Ｒ１およびＲ２で構成される抵抗回路のレイアウト面積を低減することができる。また、ウェルも、抵抗素子Ｒ１およびＲ２に共通に配置され、ウェル分離の領域が不要となり、抵抗素子Ｒ１およびＲ２の全体のレイアウト面積を低減することができる。
【００４６】
図１３は、図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。この図１３において、Ｐ型基板３０表面にＮ型ウェル２９が形成され、このＮウェル２９表面にＰウェル３５が配置される。Ｐウェル３５表面に、素子分離膜２２Ａおよび２２Ｂが、互いに間をおいて配置される。これらの素子分離膜２２Ａおよび２２Ｂ各々を取囲むように、Ｐウェル３５表面に高濃度Ｐ型不純物領域３３が形成される。
【００４７】
素子分離膜２２Ａおよび２２Ｂ上にポリシリコンで構成される抵抗体２１Ａおよび２１Ｂがそれぞれ配置される。抵抗体２１Ａおよび２１Ｂは、それぞれ、コンタクト２４ｂおよび２４ｃを介して接続配線２６Ｂに電気的に接続される。一方、接続配線２６Ｂは、素子分離膜２２Ａおよび２２Ｂの間の領域においてバイアス配線３７に連結される。バイアス配線３７が、下部に配置される高濃度不純物領域３３に、コンタクト３８を介して電気的に接続される。
【００４８】
この図１３に示す構成の場合、抵抗体２１Ａおよび２１Ｂそれぞれに対してＰウェルを分離する必要はなく、ウェル分離領域は不要となり、また、バイアス配線も１本である。したがって、抵抗素子の全体のレイアウト面積を、より低減することができ、小占有面積で全体として基板電圧依存性の見えない抵抗素子を実現することができる。
【００４９】
以上のように、この発明の実施の形態２に従えば、直列接続される抵抗素子の接続ノードの電位を基板電圧として利用している。したがって、直列接続される抵抗素子それぞれに、バイアス配線を配置する必要がなく、また、基板領域（Ｐウェル）を分離する必要がなく、レイアウト面積が低減される。また、実施の形態１と同様、直列接続される抵抗素子の全体としての抵抗値の基板電圧依存性をなくすことができる。
【００５０】
［実施の形態３］
図１４は、この発明の実施の形態３に従う抵抗素子の平面レイアウトを概略的に示す図である。図１４において、抵抗素子Ｒ１およびＲ２が、実施の形態２と同様、ノードＡおよびＣの間に直列に接続され、抵抗素子Ｒ１およびＲ２の接続ノードＢの電位が、高濃度不純物領域４２を介してＰウェル４５に伝達される。抵抗素子Ｒ１およびＲ２の平面レイアウトは、図１２に示す平面レイアウトにおいて接続配線２６Ａおよび２６Ｃが、図の縦方向に延在する点を除いて同じである。図１４において、これらの抵抗素子Ｒ１およびＲ２の図１２に示す平面レイアウトと対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５１】
図１４に示す平面レイアウトにおいては、さらに、素子分離膜２２Ａの外部に、Ｐウェル表面に素子分離膜４２Ａおよび４２Ｂが配置され、また、素子分離膜２２Ｂ外部に、Ｐウェル表面に素子分離膜４２Ｃおよび４２Ｄが配置される。これらの素子分離膜４２Ａ−Ｄと素子分離膜２２Ａおよび２２Ｂは、抵抗素子を構成する素子分離膜２２Ａおよび２２Ｂと同一ピッチでかつ同一形状で配置され、また、同一材料で形成される。これらの素子分離膜４２Ａ−４２Ｄ上に、ポリシリコンで形成される抵抗体４１Ａ−４１Ｄがそれぞれ配置される。これらの抵抗体４１Ａ−４１Ｄの、抵抗体２１Ａおよび２１Ｂと同じ形状を有し、かつ同一材料で形成される。
【００５２】
抵抗体４２Ａおよび４２Ｂ各々が、コンタクト４４ａおよび４４ｂを介して第１メタル配線で構成されるダミー接続配線４６Ａにそれぞれの一端が接続され、また、コンタクト４４ｃおよび４４ｄを介してそれぞれの他端がダミー接続配線４６Ｂに接続される。これらのダミー接続配線４６Ａおよび４６Ｂは、たとえば第１メタル配線で構成される配線４７Ａに共通に接続され、ノードＤを介して接地ノードに結合される。
【００５３】
抵抗体４１Ｃおよび４１Ｄは、それぞれの一方側端部においてコンタクト４４ｅおよび４４ｆを介してそれぞれ共通に、ダミー接続配線４６Ｃに接続され、また、他方側端部において、コンタクト４４ｇおよび４４ｈを介してダミー接続配線４６Ｄに共通に接続される。これらのダミー接続配線４６Ｃおよび４６Ｄは、各々第１メタル配線で構成され、第１メタル配線で形成されるダミー配線４７Ｂに共通に連結される。接続配線４７Ｂは、ノードＥを介して接地ノードに結合される。ダミー接続配線４６Ａおよび４６Ｃと接続配線２６Ｂは、同一材料で同じ形状に形成され、等間隔に互いに分離される。
【００５４】
この図１４に示す配置の場合、抵抗体４１Ａおよび４１Ｂ、４１Ｃおよび４１Ｄは、それぞれ両端が接地電圧に固定され、ダミー素子として利用される。このダミー素子を、抵抗素子Ｒ１およびＲ２と同じパターンおよびピッチで配置する。このダミー素子の配置によるパターンの繰返しにより、製造工程時におけるマスクずれおよび周辺部でのパターニング歪などの影響を抑制して、高精度で、抵抗素子Ｒ１およびＲ２をパターニングする。抵抗素子Ｒ１およびＲ２の抵抗体および素子分離膜の正確なパターニングにより、所望の抵抗値を有する抵抗素子を正確に実現することができる。
【００５５】
この図１４に示す抵抗素子Ｒ１およびＲ２の抵抗値の基板電圧依存性は、実施の形態２に示す構成の場合と同じであり、その詳細説明は省略する。
【００５６】
以上のように、この発明の実施の形態３に従えば、抵抗素子の直列体の配置領域外部に隣接して、抵抗素子の直列体と同じパターンのダミー素子を配置している。これにより、抵抗素子のパターニングに対するパターンの規則性が維持され、正確に抵抗素子Ｒ１およびＲ２をパターニングして高精度で所望の抵抗値を有する抵抗素子を実現することができる。
【００５７】
［実施の形態４］
図１５は、この発明の実施の形態４に従う抵抗の接続態様を示す図である。図１５において、ノードＡおよびノードＢの間に抵抗素子Ｚ１およびＺ２が直列に接続され、また、ノードＢおよびＣの間に、抵抗素子Ｚ３およびＺ４が直列に接続される。抵抗素子Ｚ１およびＺ２の基板領域は、ノードＡと電気的に接続され、抵抗素子Ｚ３およびＺ４の基板領域は、ノードＣに電気的に接続される。抵抗素子Ｚ１−Ｚ４は、抵抗値Ｒを有する。
【００５８】
この図１５に示す抵抗の接続態様は、ノードＡおよびＢの間に接続される抵抗素子Ｒ１を、抵抗素子Ｚ１およびＺ２に分割し、また、ノードＢおよびＣに接続される抵抗素子Ｒ２を、抵抗素子Ｚ３およびＺ４に分割した構成と等価である。抵抗素子Ｚ１、Ｚ２、Ｚ３およびＺ４のそれぞれの基板領域からの平均電位Ｖｘ（Ｚ１）、Ｖｘ（Ｚ２）、Ｖｘ（Ｚ３）およびＶｘ（Ｚ４）は、ノードＡ、ＢおよびＣの電圧をＶａ、Ｖｂ、およびＶｃとし、抵抗素子Ｚ１−Ｚ３の抵抗値をＲとすると、次式で表わされる：
Ｖｘ（Ｚ１）＝（−Ｖａ＋Ｖｂ）／４、
Ｖｘ（Ｚ２）＝３（−Ｖａ＋Ｖｂ）／４、
Ｖｘ（Ｚ３）＝３（Ｖｂ−Ｖｃ）／４、
Ｖｘ（Ｚ４）＝（Ｖｂ−Ｖｃ）／４。
【００５９】
ノードＢの電圧Ｖｂは、（Ｖａ＋Ｖｃ）／２であり、これを代入すると、上式に示される平均電位Ｖｘ（Ｚ１）−Ｖｘ（Ｚ４）は、次式に変換される：
Ｖｘ（Ｚ１）＝（−Ｖａ＋Ｖｃ）／８、
Ｖｘ（Ｚ２）＝３（−Ｖａ＋Ｖｃ）／８、
Ｖｘ（Ｚ３）＝−３（Ｖａ＋Ｖｃ）／８、
Ｖｘ（Ｚ４）＝−（Ｖａ＋Ｖｃ）／８。
【００６０】
上式から、抵抗素子Ｚ１およびＺ４の基板電圧からの平均電位は、符号が逆でその大きさは同じであり、また、抵抗素子Ｚ２およびＺ３は、それぞれの基板電位からの平均電位が、符号が逆でかつその大きさが同じである。
【００６１】
したがって、抵抗素子Ｚ１−Ｚ４の抵抗値が一次近似式で表わされる場合、抵抗素子Ｚ１−Ｚ４の直列体において、抵抗素子Ｚ１およびＺ４の基板電圧依存性が相殺され、また、抵抗素子Ｚ２およびＺ３の基板電圧依存性が互いに相殺される。したがって、抵抗素子Ｚ１−Ｚ４が直列に接続される抵抗回路において、これらの抵抗素子Ｚ１−Ｚ４の抵抗値の基板電圧依存性が相殺され、その合成抵抗値は基板領域からの平均電圧が０、すなわち基板電圧非印加時の抵抗値に維持される。
【００６２】
図１６は、図１５に示す抵抗素子の平面レイアウトを概略的に示す図である。図１６において、抵抗素子Ｚ１およびＺ２は、Ｐウェル５０Ａ上に形成され、抵抗素子Ｚ３およびＺ４は、Ｐウェル５０Ｂ上に形成される。これらのＰウェル５０Ａおよび５０Ｂは、互いに分離して配置される。このウェル分離の構造としては、一例として、先の実施の形態１と同様の構成が利用される。
【００６３】
Ｐウェル５０Ａ表面に、互いに間をおいて矩形形状の素子分離膜５２Ａａおよび５２Ａｂが配置され、これらの素子分離膜５２Ａａおよび５２Ａｂ上に、それぞれ、ポリシリコンで構成される矩形形状の抵抗体５３Ａａおよび５３Ａｂが配置される。これらの抵抗体５３Ａａおよび５３Ａｂは、その一端において第１メタル配線で構成される接続配線５４Ａにより相互接続される。抵抗体５３Ａａの図の上側の他方端は、内部接続配線５６Ａを介して第１メタル配線で構成される接続配線５７Ａに接続される。接続配線５７ＡがノードＡに接続される。
【００６４】
素子分離膜５２Ａａの接続配線５７Ａ側の外部において、接続配線５７Ａに連結するように、第１メタル配線で構成される接続バイアス配線５８Ａが矩形形状に形成される。このバイアス配線５８Ａは、Ｐウェル５０Ａ表面に、素子分離膜を囲むように形成される高濃度不純物領域５１Ａにコンタクトを介して電気的に接続される。これにより、抵抗素子Ｚ１およびＺ２の基板領域を構成するＰウェル５０Ａの電位が、ノードＡの電圧レベルに設定される。
【００６５】
Ｐウェル５０Ａにおいて、また、素子分離膜５２Ａａおよび５２Ａｂならびに抵抗体５３Ａａおよび５３Ａｂと同一パターン（形状、サイズ、材料）を有する素子分離膜６０Ａａおよび６０Ａｂならびに抵抗体６１Ａａおよび６１Ａｂが配置される。これらの抵抗体６１Ａａおよび６１Ａｂは、互いに平行に配置されるダミー接続配線６２Ａａおよび６２Ａｂにより、それぞれの両端部において相互接続される。ダミー接続配線６２Ａａおよび６２Ａｂは、それぞれ、内部接続配線５６Ａおよび５４Ａと整列して配置される。これらのダミー接続配線６２Ａａおよび６２Ａｂは、ダミー接続配線６３Ａに結合される。このダミー接続配線６３Ａは、接地ノードに結合される。
【００６６】
Ｐウェル５０Ｂにおいても、Ｐウェル５０Ａにおける抵抗素子Ｚ１およびＺ２の配置と同様、矩形形状の素子分離膜５２Ｂａおよび５２Ｂｂが互いに分離して配置され、また、素子分離膜５２Ｂａおよび５２Ｂｂ上に矩形形状の抵抗体５３Ｂａおよび５３Ｂｂが配置される。抵抗体５３Ｂａは、接続配線５５を介して抵抗体５３Ａｂに接続される。抵抗体５３Ｂａおよび５３Ｂｂは、図の下側端部において、また、接続配線５４Ｂにより相互接続され、これらの抵抗素子Ｚ３およびＺ４が、直列に接続される。
【００６７】
抵抗体５３Ｂｂの他方端（図の上側端部）は、それぞれ第１メタル配線で構成される接続配線５６Ｂを介して接続配線５７Ｂに接続される。この接続配線５７Ｂに連結するように、バイアス配線５８Ｂが、第１メタル配線で形成される。このバイアス配線５８Ｂは、コンタクトを介して下部に形成される高濃度Ｐ型不純物領域５１Ｂに電気的に接続され、基板領域のＰウェル５０Ｂが、ノードＣの電圧レベルに設定される。
【００６８】
素子分離膜５２Ｂａおよび５２Ｂｂならびに抵抗体５３Ｂａおよび５３Ｂｂと同一パターンおよび材料で、また、素子分離膜６０Ｂａおよび６０Ｂｂならびに抵抗体６１Ｂａおよび６１Ｂｂが配置される。抵抗体６１Ｂａおよび６１Ｂｂは、対向端部（図の上側端部および図の下側端部）において、ダミー接続配線６２Ｂａおよび６２Ｂｂにより、互いに電気的に接続される。これらのダミー接続配線６２Ｂａおよび６２Ｂｂは、またダミー接続配線６３Ｂに電気的に接続される。このダミー接続配線６３Ｂは、接地ノードに結合される。ダミー接続配線６２Ｂａおよび６２Ｂｂは、それぞれ内部接続配線５６Ｂおよび５４Ａと整列して配置される。
【００６９】
抵抗体５３Ａｂおよび５３Ｂａが、図の上側端部において第１メタル配線で構成される接続配線５５により相互接続される。
【００７０】
この図１６に示す平面レイアウトにおいては、素子分離膜６０Ａａおよび６０Ａｂ上に形成される抵抗体６１Ａａおよび６１Ａｂと素子分離膜６０Ｂａおよび６０Ｂｂと抵抗体６１Ｂａおよび６１Ｂｂにより、パターンの規則性を維持するダミー素子がいわゆる形状ダミー素子として配置される。Ｐウェル５０Ａおよび５０Ｂ内において、いわゆる形状ダミー素子を配置し、抵抗素子Ｚ１−Ｚ４のパターンずれを抑制し、正確な抵抗値を実現することを図る。
【００７１】
この図１６に示すように、抵抗素子を、その抵抗値が小さい抵抗素子に細分化する場合においても、１つの抵抗に対応する細分化された抵抗素子を同じウェル内に形成して、これらの細分化された抵抗素子の基板領域の電圧を共通に設定することにより、これらの細分化抵抗がすべて直列に接続される場合、合成抵抗の基板電圧依存性を相殺することができ（基板電圧依存性が逆特性の細分化抵抗の数が互いに等しい場合）、基板電圧依存性のない抵抗値を有する抵抗素子を実現することができる。
【００７２】
［実施の形態５］
図１７は、この発明の実施の形態５に従う抵抗素子の接続態様を示す図である。図１７において、ノードＡおよびＢの間に抵抗素子Ｚ１およびＺ２が直列に接続され、ノードＢおよびＣの間に抵抗素子Ｚ３およびＺ４が直列に接続される。これらの抵抗素子Ｚ１およびＺ２の基板領域は、ノードＢに電気的に接続され、抵抗素子Ｚ３およびＺ４の基板領域は、ノードＢと電気的に接続される。これらの抵抗素子Ｚ１−Ｚ４の抵抗値は、互いに等しく、Ｒである。
【００７３】
今、ノードＡ、ＢおよびＣの電圧をＶａ、Ｖｂ、およびＶｃとする。この場合、電圧Ｖｂは、（Ｖａ＋Ｖｃ）／２に等しい。抵抗素子Ｚ１−Ｚ４それぞれの基板領域からの平均電位Ｖｘ（Ｚ１）−Ｖｘ（Ｚ４）は、それぞれ、次式で表わされる：
Ｖｘ（Ｚ１）＝３・（Ｖａ−Ｖｃ）／８、
Ｖｘ（Ｚ２）＝（Ｖａ−Ｖｃ）／８、
Ｖｘ（Ｚ３）＝−（Ｖａ−Ｖｃ）／８、
Ｖｘ（Ｚ４）＝（−３）・（Ｖａ−Ｖｃ）／８。
【００７４】
したがって、抵抗素子Ｚ１およびＺ４の基板からの平均電位は大きさが同じで符号が逆であり、また、抵抗素子Ｚ２およびＺ３の基板からの平均電位は、大きさが同じでかつその符号が逆である。したがって、抵抗素子Ｚ１およびＺ２の抵抗値の基板電圧依存性は、それぞれ、抵抗素子Ｚ３およびＺ４の抵抗値の基板電圧依存性により相殺され、したがってこの図１７に示す接続の場合においても、抵抗素子Ｚ１−Ｚ４で構成される抵抗回路の合成抵抗値の基板電圧依存性は相殺される。
【００７５】
図１８は、図１７に示す抵抗素子の平面レイアウトを概略的に示す図である。図１８に示す平面レイアウトは、以下の点で、図１６に示す抵抗素子の平面レイアウトとその配置が異なる。すなわち、抵抗素子Ｚ１−Ｚ４に対し共通にＰウェル５０および高濃度不純物領域５１が配置される。抵抗素子Ｚ２およびＺ３それぞれに対応する素子分離膜５２Ａｂおよび５２Ｂａ上に形成される抵抗体５３Ａｂおよび５３Ｂａが、第１メタル配線で形成される接続配線７０により、その一端において相互接続される。この接続配線７０に連結して、また、第１メタル配線で形成されるバイアス配線７１が、これらの素子分離膜５３Ａｂおよび５３Ｂａの間に配置される。このバイアス配線７１が、コンタクトを介して下層に配置される高濃度不純物領域５１に電気的に接続される。
【００７６】
また、抵抗素子Ｚ１およびＺ４のそれぞれの一端は、ノードＡおよびノードＣにそれぞれ接続する第１メタル配線で形成される接続配線７２および７３に接続される。これらの接続配線７２および７３は、それぞれ、コンタクトを介して抵抗体５２Ａａおよび５２Ｂｂに電気的に接続される。
【００７７】
この図１８に示す抵抗素子の配置の他の構成は、図１６に示す抵抗素子の配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７８】
図１８に示すように、バイアス配線７１が、抵抗素子Ｚ２およびＺ３を形成する領域の間に配置され、また、抵抗素子Ｚ１−Ｚ４ならびに形状ダミー素子が共通のＰウェル５０に配置される。したがって、この配置においても、先の実施の形態２と同様、Ｐウェル５０のレイアウト面積を低減することができる。また、抵抗素子を抵抗値の小さな抵抗素子へ細分化し、それらの細分化された抵抗素子Ｚ１−Ｚ４を複数個（偶数個）直列に接続することにより、所望の抵抗値を有する基板電圧依存性が十分に隠された抵抗回路を実現することができる。
【００７９】
また、細分化された抵抗素子を単位抵抗として利用することにより、必要とされる抵抗値を有する抵抗素子を、実現することができる。１つの抵抗素子を構成する細分化抵抗素子の数は２に限定されない。基板電圧依存性が互いに逆となる細分化抵抗素子の数が互いに等しければよい。
【００８０】
［実施の形態６］
図１９は、この発明に従う抵抗素子を含む抵抗回路が適用されるオーディオ用ΔΣアナログ／デジタル変換回路の構成を概略的に示すブロック図である。図１９において、このΔΣアナログ／デジタル変換回路は、アナログ入力信号ＡＩＮＬおよびＡＩＮＲそれぞれに対して設けられるシングルエンド／差動信号変換器１００Ｌおよび１００Ｒと、これらのシングルエンド／差動信号変換器１００Ｌおよび１００Ｒに対して設けられるΔΣ変調器１０２Ｌおよび１０２Ｒと、これらのΔΣ変調器１０２Ｌおよび１０２Ｒの出力信号をフィルタ処理してデジタル信号ＤＯＵＴを生成するデジタルフィルタ１０４を含む。
【００８１】
アナログ入力信号ＡＩＮＬおよびＡＩＮＲは、それぞれ、シングルエンドのＬおよびＲチャネルのアナログ入力信号である。このシングルエンド／差動信号変換器１００Ｌおよび１００Ｒで、シングルエンドのアナログ入力信号を差動信号に変換することにより、その入力信号の振幅を増大させるとともに、電源ノイズなどの同相ノイズを相殺して信号品質を改善する。
【００８２】
ΔΣ変調器１０２Ｌおよび１０２Ｒは、それぞれ、与えられた差動信号に対しΔΣ変調を行ない、デジタル信号を生成する。ΔΣ変調器１０２Ｌおよび１０２Ｒは、アナログ入力信号と、前のサイクルにおいて量子化された出力信号と差分を求め、その差動信号を積分処理した後再び量子化する処理を行ない、アナログ入力信号をデジタル信号に変換する。ΔΣ変調器１０２Ｌおよび１０２Ｒは、サンプリングレートが高くされたオーバサンプリングを行って、ノイズシェーピングを行って、ノイズ成分を高周波領域に移動させる。
【００８３】
このΔΣ変調器１０２Ｌおよび１０２Ｒは、１ビット出力データ列を生成してもよく、多ビットデジタルデータ列を生成してもよい。なお、このΔΣ変調器１０２Ｌおよび１０２Ｒの次数は、用途に応じて適宜定められる。
【００８４】
デジタルフィルタ１０４は、これらのからのデータ列の低域成分を通過させ、高周波ノイズを除去し、また、デシメーション処理を行って、ΔΣ変調器１０２Ｌおよび１０２Ｒからの出力信号の間引きを行ってサンプリングレートを低下させて、デジタル信号を生成する。
【００８５】
このデジタルフィルタ１０４およびΔΣ変調器１０２Ｌおよび１０２Ｒへは、クロック制御回路１０６からのクロック信号が与えられる。このクロック制御回路１０６は、システムクロックＳＹＳＣＬＫに従って必要なクロック信号を生成する。クロック制御回路１０６からの内部クロック信号に従って、ΔΣ変調器１０２Ｌおよび１０２Ｒが、量子化ノイズ成分を抑圧するために、必要とされるサンプリングレートより高いサンプリングレートでΔΣ変調操作を行ない、デジタルフィルタ１０４が、この高域成分側にシフトしたノイズ成分（ノイズシェービング）を除去するとともにサンプリングレートを低下させる。
【００８６】
通常、高精度でΔΣ変調を行なうために、差動信号が利用され、シングルエンド／差動信号変換器１００Ｌおよび１００Ｒにおいては、差動増幅器が利用される。
【００８７】
図２０は、図１９に示すシングルエンド／差動信号変換器１００Ｌおよび１００Ｒの構成の一例を概略的に示す図である。図２０において、シングルエンド／差動信号変換器１００（１００Ｌまたは１００Ｒ）は、２つの縦続接続される反転増幅器（オペアンプ：演算増幅器）１１０および１１２を含む。オペアンプ１１０は、その負入力に抵抗素子ＲＲ１を介してアナログ入力信号ＡＩＮ（ＡＩＮＬまたはＡＩＮＲ）を受け、その出力が、抵抗素子ＲＲ２を介してその負入力に結合される。オペアンプ１１０の正入力は、基準電圧源（バイアス電圧源：図２０においては、基準電圧源として接地を示す）に結合される。
【００８８】
オペアンプ１１２は、その負入力に、抵抗素子ＲＲ３を介してオペアンプ１１０の出力信号を受け、また、その出力および負入力が、抵抗素子ＲＲ４を介して相互接続される。オペアンプ１１２の正入力は、基準電圧源に結合される。
【００８９】
抵抗素子ＲＲ１−ＲＲ４の抵抗値は、同じである。オペアンプ１１０から、アナログ入力信号ＡＩＮと逆相の内部アナログ信号Ｖｏｕｔ＿ｎが生成され、オペアンプ１１２から、アナログ入力信号ＡＩＮと同相の内部アナログ信号Ｖｏｕｔ＿ｐが生成される。
【００９０】
オペアンプ１１０および１１２は、与えられた入力信号を反転増幅する反転増幅動作を実行する。この場合、差動信号Ｖｏｕｔ＿ｎおよびＶｏｕｔ＿ｐが、その増幅率（振幅）が等しくなるように、オペアンプ１１０および１１２の増幅率は、正確に−１に設定する必要がある。この場合、オペアンプ１１０および１１２の増幅率Ａは、−（ＲＲ２／ＲＲ１）および−（ＲＲ４／ＲＲ３）でそれぞれ与えられる。
【００９１】
図２１は、図１９に示すシングルエンド／差動信号変換器１００Ｌおよび１００Ｒの他の構成を概略的に示す図である。この図２１に示すシングルエンド／差動信号変換器１００（１００Ｌ，１００Ｒ）は、以下の点で図２０に示すシングルエンド／差動信号変換器１００とその構成が異なる。すなわち、初段のオペアンプ１１４が、その負入力と出力が配線により結合され、オペアンプ１１２の構成は、図２４に示すオペアンプ１１２と同じである。
【００９２】
オペアンプ１１４は、負入力および出力が配線により相互接続され、正入力にアナログ入力信号ＡＩＮを受ける。このオペアンプ１１４は、いわゆるボロフォテージフォロワとして動作し、アナログ入力信号ＡＩＮに応じた内部アナログ信号Ｖｏｕｔ＿ｐを生成する。したがって、図２１に示す構成の場合、オペアンプ１１２からの出力信号は、図２４に示す構成と異なり、アナログ入力信号ＡＩＮと同相の内部アナログ信号Ｖｏｕｔ＿ｎとなる。
【００９３】
この場合においても、オペアンプ１１２は、差動信号Ｖｏｕｔ＿ｐおよびＶｏｕｔ＿ｎの振幅を等しくするため、その増幅率を正確に１に設定する必要がある。
【００９４】
図２２は、反転増幅器の抵抗素子ＲＲ１−ＲＲ４の基板電圧依存性を概略的に示す図である。図２２において、横軸に、基板領域からの抵抗素子に対する平均電位を示し、縦軸に抵抗比を示す。基板からの平均電位が＋ΔＶ高くなった場合、抵抗比は、＋Δｒだけ増大する。一方、この平均電位Ｖｘが−ΔＶ変化すると、抵抗比も同様−Δｒ変化する。
【００９５】
したがって、たとえば図２０に示すオペアンプ１１０および１１２各々において、抵抗値に基板電圧依存性が存在する場合には、以下のように、増幅率が変化する。
【００９６】
入力信号が基準電圧源の電圧よりも高い場合、入力抵抗の基板電位からの平均電位が性となり、また、帰還抵抗において基板領域からの平均電位が負となる。従って、増幅率（ゲイン）が−（Ｒ（０）−Δｒ）／（Ｒ（０）＋Δｒ）となる。ここで、Ｒ（０）は、抵抗素子の基板からの平均電位がゼロの時、すなわち基板電圧非印加時の抵抗値を示す。
【００９７】
一方、入力信号が基準電圧源の電圧よりも低い場合、入力抵抗の基板からの平均電位が負となり、帰還抵抗の基板からの平均電位が、正となる。従って、増幅率は、−（Ｒ（０）＋Δｒ）／（Ｒ（０）−Δｒ）となる。
【００９８】
したがって、この基板電圧依存性が抵抗素子ＲＲ１−ＲＲ４に存在する場合、増幅率を正確に−１に維持することができず、正確な差動信号を生成できず、ΔΣ変調において歪が生じるという問題が生じる。そこで、シングルエンド／差動信号変換器１００Ｌおよび１００Ｒに含まれる反転増幅器（差動増幅器）の入力抵抗ＲＲ１、ＲＲ２および帰還抵抗ＲＲ３、ＲＲ４に対し、これまでの実施の形態１から５の抵抗素子の接続を適用する。
【００９９】
図２３は、この発明の実施の形態６に従うオペアンプの抵抗素子の接続態様を概略的に示す図である。この図２３において、オペアンプ１２０の負入力には、抵抗素子Ｒ１を介してアナログ入力信号Ｖｉｎが与えられ、また、その出力が抵抗素子Ｒ２を介して負入力に結合される。このオペアンプ１２０は、図２０および図２１に示すオペアンプ１１０または１１２のいずれかである。抵抗素子Ｒ１およびＲ２は、図２０および２１に示すオペアンプ１１０または１１２の入力抵抗および帰還抵抗である。
【０１００】
抵抗素子Ｒ１およびＲ２それぞれに対し、これまでに説明した実施の形態１から５のいずれかの抵抗素子の接続態様を適用する。これにより、抵抗素子Ｒ１およびＲ２それぞれの抵抗値の基板電圧依存性は隠され、増幅率−（Ｒ２／Ｒ１）が規定値の“−１”となり、その増幅率の基板電圧依存性をなくすことができる。これにより、ΔΣ変調を高精度で行なうことができ、歪の少ないアナログ／デジタル変換を行なうΔΣ変調型アナログ／デジタル変換器を実現することができる。
【０１０１】
なお、図２３に示す反転増幅器の構成は、この図１９に示すオーディオ用ΔΣ変調型アナログ／デジタル変換器への適用に限定されない。一般の反転増幅器に対しても、適用することができる。
【０１０２】
［実施の形態７］
図２４は、この発明の実施の形態７に従う増幅回路の接続の構成を概略的に示す図である。図２４において、オペアンプ１２０の負入力へは、入力信号Ｖｉｎが抵抗素子ＺＲ１およびＺＲ２の直列体を介して与えられる。オペアンプ１２０の出力は、抵抗素子ＺＲ４およびＺＲ３の直列体を介して負入力に結合され、その正入力は、基準電圧源に結合される。すなわち、入力抵抗が抵抗素子ＺＲ１およびＺＲ２の直列体で構成され、帰還抵抗が、抵抗素子ＺＲ３およびＺＲ４の直列体で構成される。
【０１０３】
抵抗素子ＺＲ１の基板領域へは、入力信号Ｖｉｎが供給される。抵抗素子ＺＲ２の基板領域へは、オペアンプ１２０の負入力ノードの電位が供給される。
【０１０４】
一方、抵抗素子ＺＲ４は、その基板領域へは、出力信号Ｖｏｕｔが供給され、抵抗素子ＺＲ３の基板領域は、オペアンプ１２０の負入力に結合される。
【０１０５】
この図２４に示す配置において、抵抗素子ＺＲ１およびＺＲ２は、各々、抵抗値Ｒａを有し、抵抗素子ＺＲ３およびＺＲ４は、各々、抵抗値Ｒｂを有する。この場合、オペアンプ１２０は、反転増幅器として動作し、その増幅率Ａｖは、−（Ｒｂ／Ｒａ）である。
【０１０６】
図２４に示す抵抗素子ＺＲ１−ＺＲ４の接続において、抵抗素子ＺＲ１およびＺＲ２は抵抗値が互いに等しく、また、抵抗素子ＺＲ３およびＺＲ４も互いに抵抗値が等しいため、入力抵抗を構成する抵抗素子ＺＲ１およびＺＲ２は、各々の抵抗値の基板電圧依存性は逆方向でかつ大きさが同じであり、また、帰還抵抗を構成する抵抗素子ＺＲ３およびＺＲ４も、それぞれの抵抗値の基板電圧依存性は逆方向でかつ大きさが同じである。したがって、入力信号Ｖｉｎおよび出力信号Ｖｏｕｔの電位レベルが変動しても、抵抗素子ＺＲ１およびＺＲ２の直列体で構成される入力抵抗および抵抗素子ＺＲ３およびＺＲ４の直列体で構成される帰還抵抗各々においては、その抵抗値ＲａおよびＲｂ各々の基板電圧依存性が見えなくされる。これにより、オペアンプ１２０の利得（増幅率）の基板電圧依存性がなくなり、歪の少ない増幅動作を行なうことができる。
【０１０７】
［変更例１］
図２５は、この発明の実施の形態７の変更例の増幅回路の構成を概略的に示す図である。図２５において、オペアンプ１２０の負入力は、抵抗素子ＺＲ５およびＺＲ６の直列体を介して入力信号Ｖｉｎを受け、その出力が、抵抗素子ＺＲ８およびＺＲ７の直列体を介して負入力に結合される。オペアンプ１２０の正入力は、基準電圧源に結合される。抵抗素子ＺＲ５およびＺＲ６の直列体が入力抵抗を構成し、抵抗素子ＺＲ７およＺＲ８の直列体が帰還抵抗を構成し、オペアンプ１２０は、反転増幅器として動作する。
【０１０８】
抵抗素子ＺＲ５およびＺＲ６の基板領域は、抵抗素子ＺＲ５およびＺＲ６の接続ノードに結合される。抵抗素子ＺＲ７およびＺＲ８の基板領域は、これらの抵抗素子ＺＲ７およびＺＲ８の接続ノードに結合される。抵抗素子ＺＲ５およびＺＲ６は抵抗値Ｒａを有し、抵抗素子ＺＲ７およびＺＲ８は抵抗値Ｒｂを有する。
【０１０９】
この図２５に示す抵抗素子ＺＲ５−ＺＲ８の接続構成の場合、入力信号Ｖｉｎが変化し、応じて出力信号Ｖｏｕｔが変化しても、抵抗素子ＺＲ５およびＺＲ６の抵抗値の基板電圧依存性は相殺され、また、抵抗素子ＺＲ７およびＺＲ８の抵抗値の基板電圧依存性は互いに相殺される。したがって、この図２５に示す接続構成においても、オペアンプ１２０の増幅率は、−（Ｒｂ／Ｒａ）の基板電圧に依存しない一定値に維持することができる。
【０１１０】
［変更例２］
図２６は、この発明の実施の形態７の変更例２に従う増幅回路の構成を概略的に示す図である。図２６において、オペアンプ１２０は、その負入力に、抵抗素子ＺＲ１０を介して入力信号Ｖｉｎを受け、また、その出力が、抵抗素子ＺＲ１１を介して負入力に結合される。抵抗素子ＺＲ１０は、その基板領域がオペアンプ１２０の負入力に結合され、抵抗素子ＺＲ１１の基板領域は、オペアンプ１２０の出力ノードに結合される。抵抗素子ＺＲ１０およびＺＲ１１は、抵抗値Ｒを有する。
【０１１１】
この図２６に示す構成においては、オペアンプ１２０は、反転増幅器として動作し、入力信号Ｖｉｎと出力信号Ｖｏｕｔは逆相の信号であり、抵抗素子ＺＲ１０およびＺＲ１１の抵抗値の基板電圧依存性は同一方向に生じる。したがって、オペアンプ１２０の増幅率は、−（Ｒ（０）＋Δｒ）／（Ｒ（０）＋Δｒ）または−（Ｒ（０）−Δｒ）／（Ｒ（０）−Δｒ）であり、基板電圧依存性による抵抗変動成分Δｒの影響が相殺され、オペアンプ１２０の増幅率は−１に基板電圧にかかわらず一定に維持される。なお、Ｒ（０）は、基板電圧非印加時、すなわち、基板からの平均電位が０の時の抵抗素子ＺＲ１０およびＺＲ１１の抵抗値を示す。
【０１１２】
［変更例３］
図２７は、この発明の実施の形態７の変更例３の増幅回路の構成を概略的に示す図である。図２７において、全差動アンプ１３０は、正および負の入力ならびに正および負の出力を有する。全差動アンプ１３０の負入力は、抵抗素子ＺＺ１およびＺＺ２の直列体を介して入力信号を受け、また、その正出力が、抵抗素子ＺＺ６およびＺＺ５の直列体を介して負入力に結合される。全差動アンプ１３０の正入力は、抵抗素子ＺＺ４およびＺＺ３の直列体を介して基準電圧源に結合され、またその負出力が抵抗素子ＺＺ８およびＺＺ７の直列体を介して正入力に結合される。抵抗素子ＺＺ１−ＺＺ４は、各々、抵抗値Ｒａを有し、抵抗素子ＺＺ５−ＺＺ８は、抵抗値Ｒｂを有する。
【０１１３】
抵抗素子ＺＺ１の基板領域は、信号入力のノードに結合され、抵抗素子ＺＺ２の基板領域は、全差動アンプ１３０の負入力に結合される。抵抗素子ＺＺ３の基板領域は、基準電圧源に結合され、抵抗素子ＺＺ４の基板領域は、全差動アンプ１３０の正入力に結合される。抵抗素子ＺＺ５の基板領域は、全差動アンプ１３０の負入力に結合され、抵抗素子ＺＺ６の基板領域は、この全差動アンプ１３０の正入力に結合される。抵抗素子ＺＺ７の基板領域は、全差動アンプ１３０の正入力に結合され、抵抗素子ＺＺ８の基板領域は、全差動アンプ１３０の負出力に結合される。
【０１１４】
この図２７に示す構成の場合、抵抗素子ＺＺ１およびＺＺ２の直列体、抵抗素子ＺＺ３およびＺＺ４の直列体、抵抗素子ＺＺ５およびＺＺ６の直列体、および抵抗素子ＺＺ７およびＺＺ８の直列体各々において、抵抗素子の基板領域は、その抵抗値の基板電圧依存性が抵抗素子の直列体において相殺されるように接続されている。したがって、この全差動アンプ１３０においても、正および負の出力からの信号に対する増幅率（利得）は、−（Ｒｂ／Ｒａ）の基板電圧に依存しない値に設定することができる。
【０１１５】
この図２７に示す全差動アンプの場合、出力信号は、基準電圧源を接地とすると、次式で与えられる：
Ｖｏｕｔ＿ｐ−Ｖｏｕｔ＿ｎ＝（Ｒｂ／Ｒａ）Ｖｉｎ、
Ｖｏｕｔ＿ｐ＝（１／２）・Ｖｉｎ・（Ｒｂ／Ｒａ）、および
Ｖｏｕｔ＿ｎ＝−（１／２）・Ｖｉｎ・（Ｒｂ／Ｒａ）
上式から明らかなように、入力抵抗および帰還抵抗の各々の抵抗値ＲａおよびＲｂの基板電圧依存性が隠され、利得を基板電圧に依存することなく一定に維持することができ、正確に入力信号から差動信号を生成することができる。
【０１１６】
なお、この図２７に示す構成において、入力信号Ｖｉｎとして、オーディオ用ΔΣアナログ／デジタル変換器に対するアナログ入力信号ＡＩＮＬおよびＡＩＮＲが一例として示される。したがって、図１９に示すシングルエンド／差動信号変換器内のシングルエンド／差動信号変換を行なう差動アンプとして、この図２７に示す差動アンプが利用されてもよい。
【０１１７】
［変更例４］
図２８は、この発明の実施の形態７の変更例４の増幅回路の構成を概略的に示す図である。この図２８に示す増幅回路においては、図２７に示す抵抗素子ＺＺ１０−ＺＺ１７に代えて、抵抗素子ＺＺ１−ＺＺ８が利用される。抵抗素子ＺＺ１０−ＺＺ１７の基板領域の接続を除いて、全差動アンプ１３０に対する接続は、図２７に示す全差動アンプの構成と同じである。
【０１１８】
抵抗素子ＺＺ１０およびＺＺ１１の基板領域は、これらの抵抗素子ＺＺ１０およびＺＺ１１の間の接続ノードに結合され、抵抗素子ＺＺ１２およびＺＺ１３の基板領域は、これらの抵抗素子ＺＺ１２およびＺＺ１３の間の接続ノードに結合される。抵抗素子ＺＺ１４およびＺＺ１５の基板領域は、抵抗素子ＺＺ１４およびＺＺ１５の間の接続ノードに結合される。抵抗素子ＺＺ１６およびＺＺ１７の基板領域は、これらの抵抗素子ＺＺ１６およびＺＺ１７の接続ノードに結合される。抵抗素子ＺＺ１０−ＺＺ１３の抵抗値はＲａであり、抵抗素子ＺＺ１４−ＺＺ１７の抵抗値はＲｂである。
【０１１９】
この図２８に示す接続構成においても、抵抗素子ＺＺ１０およびＺ１１の直列体、抵抗素子ＺＺ１２およびＺＺ１３の直列体、抵抗素子ＺＺ１４およびＺＺ１５の直列体、およびＺＺ１６およびＺＺ１７の直列体の各直列体において、抵抗素子の抵抗値の基板電圧依存性が相殺されるように、基板領域が接続される。したがって、全差動アンプ１３０の増幅率において、図２７に示す構成と同様、基板電圧の影響を受けることなく、Ｖｏｕｔ＿ｐ−Ｖｏｕｔ＿ｎ＝−（Ｒｂ／Ｒａ）の一定値に維持することができる。
【０１２０】
また、この抵抗値ＲａおよびＲｂが互いに等しい場合には、図１９に示すシングルエンド／差動信号変換器内のシングルエンド／差動信号変換を行なう差動アンプとして、この図２７に示す差動アンプを利用することができる。図２８において、このシングルエンド／差動信号変換への適用を示すために、入力信号として、アナログ入力信号ＡＩＮＬ、ＡＩＮＲを示す。
【０１２１】
［変更例５］
図２９は、この発明の実施の形態７の変更例５の増幅回路の構成を概略的に示す図である。図２９において、オペアンプ１４０は、負入力が抵抗回路ＲＫ１を介して基準電圧源に結合され、その出力が負入力に抵抗回路ＲＫ２を介して結合される。抵抗回路ＲＫ１およびＲＫ２は、偶数個の抵抗素子（Ｒ１、Ｒ２；Ｒ３、Ｒ４）の直列体で各々構成され、各抵抗素子の基板領域の接続として、実施の形態１から５のいずれかに示した構成を利用する。これにより、抵抗回路ＲＫ１およびＲＫ２各々において、抵抗素子の抵抗値の基板電圧依存性を相殺して、抵抗値ＲａおよびＲｂの基板電圧依存性を無くす。
【０１２２】
オペアンプ１４０は、正入力に入力信号Ｖｉｎを受ける。抵抗回路ＲＫ１およびＲＫ２の抵抗値は、それぞれＲａおよびＲｂである。この図２９に示すオペアンプの接続形態においては、このオペアンプ１４０は非反転増幅動作を行ない、その増幅率Ａｂは、（１＋Ｒｂ／Ｒａ）で表わされる。
【０１２３】
したがって、この非反転増幅動作を行なうオペアンプ１４０の接続においても、入力抵抗を構成する抵抗回路ＲＫ１および帰還抵抗を構成する抵抗回路ＲＫ２各々において、実施の形態１から５のいずれかの構成を適用してその入力抵抗の抵抗値Ｒａおよび帰還抵抗の抵抗値Ｒｂ各々の基板電圧依存性を見えなくすることにより、アンプ１４０の増幅率の基板電圧依存性を隠すことができ、正確な歪の少ない増幅信号Ｖｏｕｔを得ることができる。
【０１２４】
以上のように、この発明の実施の形態７に従えば、オペアンプの入力抵抗および帰還抵抗各々において、その抵抗値の基板電圧依存性が相殺されるように基板領域の接続を行なっており、歪の少ない増幅動作を行なう差動増幅回路を得ることができる。
【０１２５】
また、これらの増幅器を、例えばオーディオ用のＡ／Ｄ変換回路のシングルエンド／差動信号変換部に対して適用することにより、歪の少ないアナログ差動信号を生成することができる。
【０１２６】
［実施の形態８］
図３０は、この発明の実施の形態８に従う抵抗素子が適用される高精度オーディオ用ΔΣデジタル／アナログ変換回路の全体の構成を概略的に示す図である。図３０において、ΔΣデジタル／アナログ変換回路は、入力デジタル信号ＤＩＮのサンプリング周波数を等価的に増加させるインタポレーションフィルタ２００と、このインタポレーションフィルタ２００からのＬおよびＲチャネルに対応するデータに対しそれぞれΔΣ変調を行なうΔΣ変調器２０２Ｌおよび２０２Ｒと、これらのΔΣ変調器２０２Ｌおよび２０２Ｒの出力信号をアナログ信号に変換し、そのアナログ信号を電流信号の形態で出力する電流ＤＡＣ（デジタル／アナログ変換器）２０４Ｌおよび２０４Ｒと、これらの電流ＤＡＣ２０４Ｌおよび２０４Ｒからの電流信号を電圧信号に変換するＩ／Ｖ（電流／電圧）変換器２０６Ｌおよび２０６Ｒを含む。Ｉ／Ｖ変換器２０６Ｌおよび２０６Ｒから、それぞれＬチャネル用のアナログ出力信号ＡＯＵＴＬおよびＲチャネル用の出力アナログ信号ＡＯＵＴＲが生成される。
【０１２７】
インタポレーションフィルタ２００、ΔΣ変調器２０２Ｌ，２０２Ｒおよび電流ＤＡＣ２０４Ｌおよび２０４Ｒの動作タイミングは、クロック（ＣＬＫ）制御回路２０８からの内部クロック信号により制御される。このクロック制御回路２０８は、システムクロック信号ＳＹＳＣＬＫに従って内部タイミングクロック信号を生成する。
【０１２８】
インタポレーションフィルタ２００へは、デジタル入力信号ＤＩＮとして、Ｌチャネル信号およびＲチャネル信号が時系列的に与えられ、これらのデジタル入力信号ＤＩＮに対しサンプリング値をインタポレーション（補間）を行なってそのサンプリング周波数を等価的に増加させた後低域成分を通過させる。このインタポレーションフィルタ２００によるインタポレーションにより、量子化ノイズ等のノイズ成分を、高周波領域にシフトさせるノイズシェーピングを行ない、その後の低域成分通過処理により、ノイズ成分を除去する。
【０１２９】
ΔΣ変調器２０２Ｌおよび２０２Ｒは、このインタポレーションフィルタ２００から与えられるＬチャネル信号およびＲチャネル信号それぞれに対し、ΔΣ変調を行なう。このとき、インタポレーションフィルタ２００からは、Ｌチャネル信号およびＲチャネル信号がそれぞれ並列に出力される。デジタル入力信号ＤＩＮとして、Ｌチャネル信号およびＲチャネル信号が時系列的に与えられ、その時系列信号が、Ｌチャネル信号Ｒチャネル信号に分離されて出力されるため、これらのΔΣ変調器２０２Ｌおよび２０２Ｒは、１サンプリング期間遅延等の遅延信号を相互に送受して、Ｌチャネル信号およびＲチャネル信号に対するΔΣ変調をそれぞれ実行する。
【０１３０】
電流ＤＡＣ２０４Ｌおよび２０４Ｒは、このΔΣ変調器２０２Ｌおよび２０２Ｒからそれぞれ与えられるデジタル信号を電流信号に変換して出力する。したがって、この電流ＤＡＣ２０４Ｌおよび２０４Ｒからは、ΔΣ変調されたデジタル信号を電流信号に変換したアナログ信号が生成される。
【０１３１】
この電流信号を生成することにより、高速で、ΔΣ変調された信号をアナログ信号に変換し、また電流加算により容易にΔΣ変調された信号に対応する大きさのアナログ電流信号を生成する。この電流ＤＡＣ２０４Ｌおよび２０４Ｒの構成としては、デルタシグマ変調されたデジタル信号に対応する電流を供給する構成であれば、任意の構成を利用することができる。
【０１３２】
Ｉ／Ｖ変換器２０６Ｌおよび２０６Ｒは、電流ＤＡＣ２０４Ｌおよび２０４Ｒから与えられたアナログ電流信号をアナログ電圧信号に変換し、それぞれアナログＬチャネル信号ＡＯＵＴＬおよびアナログＲチャネル信号ＡＯＵＴＲを生成する。
【０１３３】
このインタポレーションフィルタ２００によるインタポレーションを行ない、また電流ＤＡＣ２０４Ｌおよび２０４Ｒにより電流信号を生成することにより、高精度でデジタル／アナログ変換を行なうことができる。
【０１３４】
この構成の場合、最終的にＩ／Ｖ変換器２０６Ｌおよび２０６Ｒにおいては、オペアンプを利用して、電流／電圧変換が行なわれる。この電流／電圧変換においては、電流信号に応じた電圧信号を生成して歪の少ない信号を生成するために、Ｉ／Ｖ変換操作に精度が要求される。
【０１３５】
図３１は、Ｉ／Ｖ変換器２０６Ｌおよび２０６Ｒの構成の一例を概略的に示す図である。これらのＩ／Ｖ変換器２０６Ｌおよび２０６Ｒは、同一構成を有するため、図３１においては、Ｉ／Ｖ変換器２０６で、これらのＩ／Ｖ変換器２０６Ｒおよび２０６Ｌを示す。
【０１３６】
図３１において、Ｉ／Ｖ変換器２０６（２０６Ｌ，２０６Ｒ）は、前段の電流ＤＡＣ２０４（２０４Ｌ，２０４Ｒ）の電流源２１４から供給されるアナログ入力電流Ｉｉｎを負入力に受けるオペアンプ２１０を含む。このオペアンプ２１０の出力および負入力は、抵抗素子Ｚを介して相互接続され、その正入力は、基準電圧源Ｖｒに結合される。
【０１３７】
電流ＤＡＣ２０４に含まれる電流源２１４は、ΔΣ変調されたデジタル信号に対応する電流を供給する。従って、この電流源２１４は、ΔΣ変調されたデジタル信号に応じて供給電流量が調整される可変電流源で構成されるが、図３１においては、単にアナログ電流信号を供給するように示す。
【０１３８】
オペアンプ２１０は、入力インピーダンスは高く、この電流源２１４からのアナログ電流信号Ｉｉｎは、抵抗値Ｒを有する抵抗素子Ｚを介して出力ノードに伝達される。したがって、出力信号Ｖｏｕｔは、Ｖｒ−Ｒ・Ｉｉｎで表わされる。但し、電流Ｉｉｎは、オペアンプ２１０の負入力から出力に向かって流れる方向を正の電流とする。
【０１３９】
出力信号Ｖｏｕｔは、抵抗素子Ｚの抵抗値Ｒに依存するため、入力電流Ｉｉｎに応じた電圧信号が、出力信号Ｖｏｕｔとして生成される。この出力電圧信号Ｖｏｕｔは、正確に入力電流信号Ｉｉｎに対応する電圧レベルであることが要求される。高精度で、電流・電圧変換を行うために、抵抗素子Ｚとして、これまでの実施の形態１から５において説明した抵抗素子の直列体の構成を利用する。
【０１４０】
図３２は、図３１に示すＩ／Ｖ変換回路に含まれる抵抗素子Ｚの具体的配置の一例を示す図である。図３２において、抵抗素子Ｚは、サブ抵抗素子ＺＳ１およびＺＳ２の直列体を含む。サブ抵抗素子ＺＳ１の基板領域は、オペアンプ２１０の負入力に結合され、サブ抵抗素子ＺＳ２の基板領域は、オペアンプ２１０の出力に結合される。これらのサブ抵抗素子ＺＳ１およびＺＳ２の抵抗値は、互いに等しく、Ｒである。
【０１４１】
電流ＤＡＣ２０４の電流源２１４からのアナログ電流信号Ｉｉｎは、符号を有する信号である。したがって、サブ抵抗素子ＺＳ１およびＺＳ２に印加される電圧は、このアナログ入力信号Ｉｉｎの符号に応じて、その極性が異なる。しかしながら、いずれの場合においても、これらのサブ抵抗素子ＺＳ１およびＺＳ２の基板領域からの平均電位は、逆方向であり、かつその大きさは等しい。したがって、サブ抵抗素子ＺＳ１およびＺＳ２の合成抵抗２・Ｒは、基板電圧の影響を受けることなく一定値を維持し、出力信号Ｖｏｕｔとして、正確に、アナログ入力信号Ｉｉｎに応じた電圧信号を生成することができる。
【０１４２】
図３３は、図３１に示す抵抗素子Ｚの他の構成を概略的に示す図である。図３３において、抵抗素子Ｚは、図３２に示す構成と同様、サブ抵抗素子ＺＳ３およびＺＳ４の直列体を含む。これらのサブ抵抗素子ＺＳ３およびＺＳ４の基板領域は、これらの抵抗素子ＺＳ３およびＺＳ４の間の接続ノードに結合される。サブ抵抗素子ＺＳ３およびＺＳ４の抵抗値は、ともに、Ｒである。
【０１４３】
この図３３に示す抵抗素子Ｚのサブ抵抗素子ＺＳ３およびＺＳ４の基板領域の接続態様においても、電流源２１４からの入力信号Ｉｉｎにより電圧変化が生じる場合、基板領域からの各サブ抵抗素子ＺＳ３およびＺＳ４に対する平均電位は、その大きさが等しく符号が逆となる。したがって、アナログ電流信号Ｉｉｎの符号にかかわらず、サブ抵抗素子ＺＳ３およびＺＳ４の抵抗値の基板電圧依存性は相殺され、出力信号Ｖｏｕｔとして、基板電圧の影響を受けることなく、アナログ入力信号Ｉｉｎとサブ抵抗素子ＺＳ３およびＺＳ４の合成抵抗（２・Ｒ）の積に応じた信号が生成される。
【０１４４】
以上のように、この発明の実施の形態８に従えば、高精度ΔΣデジタル／アナログ変換回路の電流／電圧変換器の増幅器に利用される抵抗素子に対し、その基板領域を、抵抗素子の直列体の基板電圧依存性が相殺されるように接続している。したがって、基板電圧の影響を受けることなく、直列体の抵抗素子の合成抵抗に応じた出力信号を生成することができ、歪の少ないアナログ電圧信号を生成することができる。これにより、歪成分の少ないオーディオ信号を再生することのできるオーディオ用デジタル／アナログ変換回路を実現することができる。
【０１４５】
［実施の形態９］
図３４は、この発明の実施の形態９に従う増幅回路の構成を概略的に示す図である。図３４において、オペアンプ２５０の負入力に対し、入力抵抗として、抵抗素子Ｚ２０およびＺ２１の直列体が接続され、帰還抵抗として、オペアンプ２５０の出力と負入力との間に抵抗素子Ｚ２３およびＺ２４の直列体が接続される。このオペアンプ２５０の正入力は基準電圧源に結合される。
【０１４６】
抵抗素子Ｚ２０およびＺ２１は、その基板領域が、それぞれ信号入力ノードおよびオペアンプ２５０の負入力ノードに結合される。抵抗素子Ｚ２３およびＺ２４の基板領域は、それぞれ、オペアンプ２５０の負入力および出力に結合される。抵抗素子Ｚ２０およびＺ２１は、それぞれ抵抗値ＲａおよびＲｃを有し、その抵抗比は、Ｒａ：Ｒｃ＝α：（１−α）である。一方、抵抗素子Ｚ２３およびＺ２４は、同じ抵抗値Ｒｂを有する。
【０１４７】
図３５は、図３４に示すオペアンプ２５０の最終出力段の構成の一例を概略的に示す図である。図３５において、オペアンプの出力段は、出力ノードに電流を供給するＰチャネルＭＯＳトランジスタＰＱと、出力ノードからの電流を接地ノードへ放出するＮチャネルＭＯＳトランジスタＭＯＳトランジスタＮＱを含む。ＰチャネルＭＯＳトランジスタＰＱはゲートにバイアス電圧Ｖｂｉａｓを受け、ＮチャネルＭＯＳトランジスタＮＱが、そのゲートに、内部信号ＩＮを受ける。
【０１４８】
ＭＯＳトランジスタＰＱは、バイアス電圧Ｖｂｉａｓに従って一定の電流Ｉｓを供給する。一方、ＭＯＳトランジスタＮＱは、出力信号Ｖｏｕｔの極性に応じて、出力ノードへ電流を供給するかまたは出力ノードから電流を引抜く。したがって、この出力信号Ｖｏｕｔに従って、出力ノードからＭＯＳトランジスタＮＱへ流入する電流Ｉｏの大きさが異なると、ＭＯＳトランジスタＮＱのトランスコンダクタンスｇｍの値が変化し、その入出力特性に歪が生じる。この場合、出力ノードからの電流Ｉｏの変動の影響を受けることなく、ＭＯＳトランジスタＮＱのトランスコンダクタンスｇｍを一定とするためには、このＭＯＳトランジスタＰＱが供給する電流Ｉｓを大きくして、出力ノードからの電流Ｉｏの変動を無視することができるようにする必要がある（Ｉｓ＞＞Ｉｏ）。しかしながら、この場合、ＭＯＳトランジスタＰＱのレイアウト面積が増大し、また、消費電流も増大する。従って、ＭＯＳトランジスタＰＱのサイズ（ゲート幅とゲート長との比）を大きくすることができない。このＭＯＳトランジスタＰＱが供給する電流量は、バイアス電圧Ｖｂｉａｓにより決定される。したがって、この流入電流Ｉｏの影響の度合いは、バイアス電圧Ｖｂｉａｓに依存し、出力ノードからＭＯＳトランジスタＮＱへ流入する電流Ｉｏの影響によるオペアンプの入出力特性の歪が、バイアス電圧依存性を有する状態が生じる。但し、上記の歪の原因は、アンプの歪の原因の一つであり、他のプロセス起因で起こる歪は存在する。
【０１４９】
図３６は、図３４に示すオペアンプ２５０の入出力特性をシミュレーションにより求めた結果を示す図である。この場合、入出力特性においては、入力抵抗および帰還抵抗の抵抗値の変化は無いと仮定する。入出力特性は、エンドポイント法により測定され、横軸に、入力信号の中心値からのずれを示し、縦軸に、出力信号の理想特性（線形応答特性）からのずれを示す。ここで、エンドポイント法は、オペアンプ２５０の入出力特性曲線の動作範囲の両端を結ぶ直線からの実際の入出力特性のずれを示し、この出力の偏差が、図３６に示す出力偏差ΔＶｏｕｔに対応する。
【０１５０】
図３６において、入出力応答特性として、曲線ＣＡ、ＣＢ、ＣＣ１およびＣＣ２で示される特性が認められる。特性曲線ＣＡは、上に凸の入出力特性を示し、線形応答を示す直線よりも出力信号が高くなる傾向を示す。一方、特性曲線ＣＢは、下に凸の入出力特性を示し、この場合、出力信号としては理想応答（線形応答）よりも出力信号が低くなる特性を示す。特性曲線ＣＣ１およびＣＣ２は、それぞれＳ字型の入出力特性を示しおり、入力信号の中心値からの変化に従って、その出力信号のレベルが線形応答に対して高い状態および低い状態が存在する。
【０１５１】
この入出力応答特性としては、出力偏差ΔＶｏｕｔが、全領域において０となる状態が最も歪が少ない状態である。
【０１５２】
図３４に示すように、入力抵抗を構成する抵抗素子Ｚ２０およびＺ２１の抵抗値ＲａおよびＲｃを、抵抗比α：（１−α）に設定する。入力抵抗に基板電圧依存性を持たせることにより、オペアンプ２５０の増幅率に抵抗値の基板電圧依存性を反映させ、その入出力応答特性を理想状態に設定する。ここで、補正対象となる入出力特性は、図３６の曲線ＣＡで表わされる。
【０１５３】
図３７は、図３４に示すオペアンプ２５０の入出力特性の入力抵抗依存性を示す図である。この図３７においては、オペアンプ２５０は理想アンプであり、バイアス電圧依存性は、その入出力特性に存在しないと想定している。また、抵抗比αは、０から０．５の間の値である。また、抵抗素子Ｚ２０およびＺ２１の基板電圧依存性係数ｋが、負の値である。この入出力応答特性は、エンドポイント法により求められる。
【０１５４】
この図３７に示すように、入力抵抗素子の抵抗比αに従って、オペアンプ２１０の入出力特性が下に凸の入出力特性となる。抵抗比αが小さくなるにつれて、特性曲線は、曲線Ｓ１、Ｓ２およびＳ３と、出力偏差が大きくなる。この出力偏差の入力抵抗値依存性については、後に説明する。
【０１５５】
したがって、図３７に示す入出力特性調整して、図３６に示す特性曲線ＣＡで表わされる入出力特性と組合せることにより、オペアンプの入出力特性の、入力抵抗の基板電圧依存性による入力抵抗依存性とバイアス電圧依存性とを相殺することができ、図３８に示すようなオペアンプの入出力特性ＣＦを得ることができる。
【０１５６】
ここで、図３８において、曲線ＣＡは、入力抵抗および帰還抵抗の基板電圧依存性がない場合のオペアンプ２５０の入出力特性のバイアス電圧依存性を示し、曲線ＳＲは、オペアンプのバイアス電圧依存性がない場合の入力抵抗の基板電圧依存性による入出力特性を示す。これらの曲線ＣＡおよびＳＲにより表わされる入出力特性を合成することにより、最終的な入出力特性ＣＦが得られる。この曲線ＣＦで表わされる入出力特性が、全入力偏差領域において出力電圧偏差ΔＶｏｕｔが０となるように、抵抗比αの値を設定する。
【０１５７】
ここで、図３７に示す入出力応答特性が生じる理由について、図３４の構成を参照して、以下に簡単に説明する。図３４に示す入力抵抗を構成する抵抗素子Ｚ２０およびＺ２１の基板からの平均電位Ｖｘ（Ａ）およびＶｘ（Ｃ）は、それぞれ、次式で表わされる：
Ｖｘ（Ａ）＝−α・ＶＩＮ／２、
Ｖｘ（Ｃ）＝（１−α）・ＶＩＮ／２
ここで、ＶＩＮは、抵抗素子Ｚ２０およびＺ２１全体にわたって印加される電圧であり、入力信号Ｖｉｎと正入力の基準電源電圧（Ｖｓｓ）との和、すなわちＶｉｎ＋Ｖｓｓで与えられる。
【０１５８】
したがって、抵抗素子Ｚ２０およびＺ２１の抵抗値ＲａおよびＲｃおよびその合成抵抗Ｒａ＋Ｒｃは、それぞれ、次式で与えられる：
Ｒａ＝α・Ｒ０（１＋ｋ・（−α・Ｖｉｎ／２））、
Ｒｃ＝（１−α）・Ｒ０・（１＋ｋ・（１−α）・ＶＩＮ／２）、
Ｒａ＋Ｒｃ
＝Ｒ０＋ｋ・Ｒ０・（１−２・α）・ＶＩＮ／２、
＝Ｒ０｛１＋ｋ（１−２・α）・ＶＩＮ／２｝
ここで、Ｒ０は、抵抗素子Ｚ２０およびＺ２１の抵抗値ＲａおよびＲｃを形成する際の単位抵抗値を示す。
【０１５９】
抵抗比αは、０＜α＜１／２であり、基板電圧依存性係数ｋが負であるため、基板電圧ＶＩＮの依存性により、基板電圧ＶＩＮが正の領域では合成抵抗Ｒａ＋Ｒｃは小さくなり、負の領域では、合成抵抗Ｒａ＋Ｒｃは、大きくなる。オペアンプは反転増幅器であり、増幅率は、−２・Ｒｂ／（Ｒａ＋Ｒｃ）で与えられる。したがって、基板電圧ＶＩＮが正の領域において合成抵抗Ｒａ＋Ｒｃが小さくなると、出力信号が負方向へ大きくされ（増幅率の絶対値が大きくなるため）、基板電圧ＶＩＮが負の領域で合成抵抗が大きくなると、出力信号の振幅が小さくなる（正極性の出力信号のレベルが低くなる）。したがって、入出力特性が理想特性より負の方向に変位し、図３７に示すような下に凸の入出力応答特性が得られる。
【０１６０】
抵抗比αが、１＞α＞１／２の場合には、基板電圧依存性係数ｋが負の場合、上に凸の入出力応答特性が得られる。また、基板電圧依存性係数ｋが正であれば、図３７に示すような下に凸の入出力応答特性曲線は、抵抗比の係数αが１／２と１の間で生じ、上に凸の入出力応答特性は、抵抗比αが０から１／２の間の場合に生じる。
【０１６１】
したがって、基板電圧依存性係数ｋの値を、予めパラメータとして、測定して決定されて既知の値とすると、抵抗比αを適切な値に設定することにより、図３８に示すような、オペアンプのバイアス電圧依存性を、入力抵抗の抵抗値の基板電圧依存性により相殺することができ、出力歪の少ない増幅器を実現することができる。
【０１６２】
図３９は、この発明の実施の形態９に従う反転増幅器の入力抵抗２７０の抵抗比の具体例を示す図である。図３９において、入力抵抗２７０を構成する抵抗素子Ｚ２０およびＺ２１の抵抗値がそれぞれ１・Ｒおよび３・Ｒに設定される。この場合、抵抗比αは、１／４である。帰還抵抗を構成する抵抗素子Ｚ２３およびＺ２４の抵抗値は、互いに等しくＲｂである。この構成において、入力抵抗２７０を構成する抵抗素子Ｚ２０およびＺ２１は、それぞれを構成する単位抵抗の数が異なるため、そのレイアウトが異なる。
【０１６３】
図４０は、図３９に示す入力抵抗２７０の平面レイアウトを概略的に示す図である。図４０において、抵抗素子Ｚ２０は、Ｐウェル３００上に形成される。Ｐウェル３００表面に、矩形形状の素子分離膜３０４が形成され、この素子分離膜３０４周辺に、Ｐウェル３００表面に高濃度Ｐ型不純物領域３０２が配置される。素子分離膜３０４表面に、例えばポリシリコンで構成される矩形形状の抵抗体３０６が配置される。抵抗体３０６の抵抗値が、Ｒである。
【０１６４】
ポリシリコン抵抗体３０６の一端は、コンタクト３０９ａを介して接続配線３０７に形成され、抵抗体３０６の他端は、コンタクト３０９ｂを介して第１メタル配線で形成される接続配線３２０に接続される。この接続配線３０７に連結して、第１メタル配線で構成されるバイアス配線３０８が素子分離膜３０４外部に抵抗体３０６と平行に配置される。バイアス配線３０８は、コンタクト３０９ｃを介して下層の高濃度不純物領域３０２に電気的に接続される。接続配線３０７により、ノードＡ（入力ノード）に対する接続経路が形成される。
【０１６５】
抵抗素子Ｚ２１は、Ｐウェル３００と離れて配置されるＰウェル３１０内に形成される。このＰウェル３１０表面に、矩形形状の素子分離膜３１４Ａ、３１４Ｂおよび３１４Ｃが、それぞれ間をおいて同一ピッチで配置される。これらの素子分離膜３１４Ａ、３１４Ｂおよび３１４Ｃを囲むように、Ｐウェル３１０上に高濃度Ｐ型不純物領域３１２が形成される。素子分離膜３１４Ａ、３１４Ｂおよび３１４Ｃ上に、ポリシリコンで形成される矩形形状の抵抗体３１６Ａおよび３１６Ｂおよび３１６Ｃがそれぞれ形成される。これらの抵抗体３１６Ａおよび３１６Ｂおよび３１６Ｃは、抵抗体３０６と同様、抵抗値Ｒを有する。
【０１６６】
抵抗体３１６Ａは、その一端が、コンタクト３１９Ａｂを介して第１メタル配線で形成される接続配線３２０に接続され、その他端が、コンタクト３１９Ａａを介して第１メタル配線で形成される接続配線３１５Ａに電気的に接続される。この接続配線３１５Ａは、抵抗体３１６Ｂの一端にコンタクト３１９Ｂａを介して電気的に接続される。抵抗体３１６Ｂの他方端は、コンタクト３１９Ｂｂを介して第１メタル配線で形成される接続配線３１５Ｂに接続される。
【０１６７】
この接続配線３１５ｂの他端は、コンタクト３１９Ｃｂを介して抵抗体３１６Ｃに電気的に接続され、この抵抗体３１６Ｃの他方端は、コンタクト３１９Ｃａを介して第１メタル配線で形成される接続配線３１７に電気的に接続される。この接続配線３１７と同一の配線、すなわち第１メタル配線で形成されるバイアス配線３１８が、素子分離膜３１４のノードＣ側の外部に抵抗体と平行に配置され、接続配線３１７と連結される。このバイアス配線３１８は、コンタクト３１９ｃを介して下層の高濃度不純物領域３１２に電気的に接続される。
【０１６８】
抵抗素子Ｚ２１において抵抗体３１６Ａ、３１６Ｂおよび３１６Ｃは、それぞれ抵抗値Ｒを有し、それぞれの対向端部を接続配線３１５Ａ、３１５Ｂにより電気的に接続する。これにより、蛇行状に抵抗体３１６Ａ、３１６Ｂおよび３１６Ｃが接続され、抵抗値３・Ｒの抵抗素子が実現される。
【０１６９】
なお、接続配線３１７は、ノードＣに結合され、接続配線３２０が、抵抗素子Ｚ２０およびＺ２１の間の接続ノードＢに対応する。
【０１７０】
したがって、抵抗値が異なる抵抗素子を直列に接続する場合、それぞれ、抵抗値Ｒの単位抵抗を、複数個直列に配置することにより、所望の抵抗値を有する抵抗素子を実現することができる。また、このとき、各抵抗素子において、基板領域に対しバイアス配線３０８および３１８により、互いの基板電圧依存性を相殺する方向に接続することにより、抵抗素子の直列体の抵抗値の基板電圧依存性を、抵抗素子の抵抗比に応じて所望の特性に設定することができる。
【０１７１】
［変更例］
図４１は、この発明の実施の形態９に従う増幅回路の変更例の構成を概略的に示す図である。この図４１に示す増幅回路の構成は、以下の点で、図３９に示す増幅回路の構成と異なる。すなわち、入力抵抗２７０を構成する抵抗素子Ｚ３１およびＺ３２の基板領域が、抵抗素子Ｚ３１およびＺ３２の間の接続ノードＢに結合される。また、帰還抵抗を構成する抵抗素子Ｚ３３およびＺ３４の基板領域が、これらの抵抗素子Ｚ３３およびＺ３４の間の接続ノードに結合される。この図４１に示す増幅器の他の構成および抵抗の接続態様は、図３９に示す増幅回路の構成と同様である。
【０１７２】
抵抗素子Ｚ３１およびＺ３２の抵抗値は、α：（１−α）に設定される。抵抗素子Ｚ３３およびＺ３４の抵抗値は、互いに等しく、Ｒｂである。この図４１に示す増幅回路の構成においても、入力抵抗２７０と帰還抵抗（抵抗素子Ｚ３３およびＺ３４）とにより反転増幅動作が実現される。
【０１７３】
図４１に示す構成において、抵抗素子Ｚ３１およびＺ３２それぞれの基板領域からの平均電位Ｖｘ（ＡＢ）およびＶｘ（ＢＣ）は、それぞれ、次式で表わされる：
Ｖｘ（ＡＢ）＝α・ＶＩＮ／２、
Ｖｘ（ＢＣ）＝−（１−α）・ＶＩＮ／２
ここで、ＶＩＮは、ノードＡＣ間に印加される電圧を示す。
【０１７４】
抵抗素子Ｚ３１およびＺ３２の合成抵抗Ｒａ＋Ｒｂは、次式で表わされる：
Ｒａ＋Ｒｂ
＝Ｒ０＋Ｒ０・ｋ・（２・α−１）・ＶＩＮ／２
＝Ｒ０｛１−ｋ・（１−２・α）・ＶＩＮ／２｝
この上式に示す合成抵抗の基板電圧依存性は、前述の図３９に示す入力抵抗の抵抗素子の合成抵抗の基板電圧依存性と極性が逆方向となる。したがって、基板電圧依存性係数ｋが負の場合、抵抗比αが０から１／２の間の場合には上に凸の入出力応答曲線が与えられ、抵抗比αが１／２から１の場合、図３７に示すように下に凸の入出力応答曲線が得られる。また、基板電圧依存性係数ｋが、正の場合、先の図３９に示す入力抵抗の接続態様と同様、抵抗比αが、０から１／２のときには、図３７に示す下に凸の入出力応答特性が得られ、抵抗比αが１／２から１の間のときには、上に凸の入出力応答曲線が得られる。
【０１７５】
図４２は、この図４１に示す入力抵抗２７０の平面レイアウトを概略的に示す図である。図４１においては、抵抗素子Ｚ３１およびＺ３２は、それぞれ抵抗値１・Ｒおよび３・Ｒを有し、抵抗比αが、１／４の場合の平面レイアウトを概略的に示す。
【０１７６】
図４２において、入力抵抗を構成する抵抗素子Ｚ３１およびＺ３２に対し共通にＰウェル３３０および高濃度Ｐ型不純物領域３３２が形成される。Ｐウェル３３０の表面に、互いに間をおいて同じ矩形形状の素子分離膜３３４Ａ、３３４Ｂ、３３４Ｃ、および３３４Ｄが配置される。これらの素子分離膜３３４Ａ−３３４Ｄ上に、ポリシリコンでたとえば構成される矩形形状の抵抗体３３６Ａ、３３６Ｂ、３３６Ｃおよび３３６Ｄが配置される。これらの抵抗体３３６Ａ−３３６Ｄの各々は、抵抗値Ｒを有する。
【０１７７】
抵抗体３３６Ａは、一端がコンタクト３４１Ａａを介して第１メタル配線で形成される接続配線３３８Ａに接続され、他端が、コンタクト３４１Ａｂを介して同じ第１メタル配線で形成される内部接続配線３３７Ａに接続される。この内部接続配線３３７Ａは、抵抗体３３６Ｂにコンタクト３４１Ｂｂを介して電気的に接続される。抵抗体３３６Ｂの他方端部は、コンタクト３４１Ｂａを介して内部接続配線３３７Ｂに電気的に接続される。
【０１７８】
抵抗体３３６Ｃは、その上側端部において、コンタクト３４１Ｃａを介して内部接続配線３３３Ｂに電気的に接続され、その他方側端部においてコンタクト３４１Ｃｂを介して内部接続配線３３３Ｃに電気的に接続される。抵抗体３３６Ｄは、その下側端部においてコンタクト３４１Ｄｂを介して内部接続配線３３７Ｃに電気的に接続され、その上側端部において、コンタクト３４１Ｄａを介して接続配線３３８Ｂに電気的に接続される。
【０１７９】
接続配線３３８ＡはノードＡに電気的に接続され、接続配線３３８Ｂは、内部ノードＣに電気的に接続される。
【０１８０】
素子分離膜３３４Ａおよび３３４Ｂの間の領域において、内部接続配線３３７Ａに連結して、抵抗体と平行に矩形形状のバイアス配線３４０が配置される。このバイアス配線３４０は、コンタクト３４２を介して下層に形成される高濃度不純物領域３３２に電気的に接続される。
【０１８１】
抵抗体３３４Ａ−３３４Ｄが、対抗端部が順次接続され、信号伝達経路が蛇行状に形成され、これらの抵抗体３３４Ａ−３３４Ｄが直列に接続される。ノードＢにおいてバイアス配線３４０が配置されており、図４１に示す入力抵抗２７０を構成する抵抗素子Ｚ３１およびＺ３２に対して、抵抗比αを１／４に設定する構成が実現される。
【０１８２】
なお、この図４２に示す配置において、バイアス配線３４０は、この両端において、高濃度不純物領域３３２に沿って延在して配置され、この高濃度不純物領域３３２の周辺端部においてコンタクトにより電気的に接続されてもよい。この場合、確実に、Ｐウェル３３０の電圧分布を制限することができる。
【０１８３】
［変更例２］
図４３は、この発明の実施の形態９に従う増幅回路の入力抵抗の他の平面配置を概略的に示す図である。図４３に示す入力抵抗は、図４１に示す入力抵抗２７０と同様の配置構成を有し、抵抗素子Ｚ３１およびＺ３２の基板領域が、これらの抵抗素子Ｚ３１およびＺ３２の間の接続ノードＢに結合される。
【０１８４】
この図４３に示す平面レイアウトにおいて、抵抗素子Ｚ３１およびＺ３２およびノードＡおよびノードＣにそれぞれ接続する接続配線３５０Ａおよび３５０Ｂが、この図の縦方向に延在し（抵抗体と平行な方向）、コンタクト３５１Ａおよび３５１Ｂを介して抵抗体３３６Ａおよび３３６Ｂに結合される。抵抗素子Ｚ３１およびＺ３２の他の構成は、図４２に示す平面レイアウトと同じレイアウトであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８５】
図４３に示す配置において、Ｐウェル３３０表面に、抵抗素子Ｚ３１（素子分離膜３３４Ａおよび抵抗体３３６Ａ）の外部に、素子分離膜３６０Ａおよび３６０Ｂが互いに分離して配置される。これらの素子分離膜３６０Ａおよび３６０Ｂは、抵抗素子Ｚ３１およびＺ３２に対して設けられる素子分離膜３３４Ａ−３３４Ｄと同一形状に形成される。これらの素子分離膜３６０Ａおよび３６０Ｂ上に、ポリシリコンでたとえば構成される矩形形状の抵抗体３６２Ａおよび３６２Ｂが配置される。これらの抵抗体３６２Ａおよび３６２Ｂの各々の一端が、コンタクト３６５ａを介して第１メタルで構成される接続配線３６４Ａに共通に接続され、それぞれの他方端部が、コンタクト３６５ｂを介して接続配線３６４Ｂに共通に接続される。
【０１８６】
これらの接続配線３６４Ａおよび３６４Ｂは、それぞれ抵抗体と平行に延在して配置される接続配線３６６Ａに連結される。この接続配線３６６Ａは、第１メタル配線で構成され、接地ノードに結合される。
【０１８７】
また、抵抗素子Ｚ３２の形成領域のノードＣ側の外部において、素子分離膜３３４Ｂに隣接して、素子分離膜３６０Ｃおよび３６０Ｄが、互いに間をおいて配置される。これらの素子分離膜３６０Ｃおよび３６０Ｄの上に、ポリシリコンで構成される抵抗体３６２Ｃおよび３６２Ｂが配置される。素子分離膜３６２Ｃおよび３６２Ｄは、素子分離膜３３４Ａ−３３４Ｄと同一形状にかつ同一材料で形成される。とこれらの抵抗体３６２Ｃおよび３６２Ｄは、抵抗素子Ｚ３１およびＺ３２を構成する抵抗体３３６Ａ−３３６Ｄと同じ形状およびサイズを有する。
【０１８８】
抵抗体３６２Ｃおよび３６２Ｄは、それぞれの一端（上側端部）において、コンタクト３６５ｃを介して第１メタル配線で形成される内部接続配線３６４Ｃに接続され、それぞれの他方端（下側端部）においてコンタクト３６６ｃを介して第１メタル配線で形成される内部接続配線３６０Ｄに結合される。これらの内部接続配線３６４Ｃおよび３６４Ｄは、抵抗体３６２Ｄと平行に配置される接続配線３６６Ｂに連結される。この接続配線３６６Ｂは、第１メタル配線で形成され、接地ノードに結合される。
【０１８９】
この素子分離膜３６０Ａ−３６０Ｄおよび抵抗体３６２Ａ−３６２Ｄを、抵抗素子Ｚ３１およびＺ３２を形成する領域の外部に、形状ダミー素子として同一パターンおよび形状で配置することにより、抵抗素子Ｚ３１およびＺ３２のパターニングを正確に行なうことができ、正確に、入力抵抗の抵抗素子の抵抗比αを設定することができる。
【０１９０】
また、図４３に示す配置において、抵抗素子Ｚ３１およびＺ３２は、内部接続配線３３７Ｂを形成する領域に関して線対称に抵抗体および素子分離膜が配置されている。これは、バイアス配線３４０が、素子分離膜３３４Ａおよび３３４Ｂの間に配置されており、この間の距離が、素子分離膜３３４Ｂおよび３３４Ｃの間の距離よりも長くなるため、この配線抵抗（接続配線３３７Ａおよび３３７Ｃ）を互いに等しくするためである。
【０１９１】
また、この図４３に示す配置においても、バイアス配線３４０は、この高濃度Ｐ型不純物領域３３２の上下周辺に沿って延在して配置され、Ｐ型不純物領域３３２の外周部に沿ってバイアス配線３４０と基板領域のＰウェル３３０との電気的接続がとられてもよい。
【０１９２】
［変更例３］
図４４は、この発明の実施の形態９の第３の変更例に従う増幅回路の構成を概略的に示す図である。図４４において、オペアンプ２５０の負入力に、入力抵抗として、直列に抵抗素子Ｚ４１およびＺ４２が接続される。これらの抵抗素子Ｚ４１およびＺ４２は、それぞれ抵抗値Ｒを有する。これらの抵抗素子Ｚ４１およびＺ４２の基板領域は、それぞれ、信号入力ノードおよびオペアンプ２５０の負入力ノードに結合される。
【０１９３】
オペアンプ２５０の負入力と出力ノードの間に帰還抵抗３７０が接続される。この帰還抵抗３７０は、抵抗素子Ｚ４３およびＺ４４の直列体で構成される。抵抗素子Ｚ４３の基板領域は、オペアンプ２５０の負入力ノードに接続され、抵抗素子Ｚ４４の基板領域は、オペアンプ２５０の出力ノードに結合される。この抵抗素子Ｚ４３およびＺ４４の抵抗比は、α：（１−α）である。オペアンプ２５０の正入力は基準電圧源に結合される。
【０１９４】
図４４に示す帰還抵抗３７０において、抵抗素子Ｚ４３およびＺ４４の抵抗値の基板電圧依存性が、その合成抵抗値において生じる。この場合、先の図３９に示す入力抵抗２７０の抵抗素子Ｚ２０およびＺ２１の抵抗値の基板電圧依存性と同じ依存性が生じる。オペアンプ２５０は、反転増幅動作を行なっており、帰還抵抗３７０の抵抗値が大きくなると、その増幅率の絶対値が大きくなる。したがって、この図４４に示す増幅回路の構成の場合、図３９に示す増幅回路の入出力特性と逆に、上に凸の入出力応答特性が得られる（基板電圧依存性係数ｋが負でありかつ抵抗比αが０から１／２のとき）。一方、基板電圧依存性係数ｋが負であり、抵抗比αが１／２から１の間のときには、図３７に示すように下に凸の入出力応答特性が得られる。基板電圧依存係数ｋが正のときには、上述の入出力特性が逆となる。オペアンプの入出力特性のバイアス電圧依存性に応じて、基板電圧依存性係数ｋおよび抵抗比αを、適切に選択してその値を設定する。
【０１９５】
従って、図４４に示すように帰還抵抗３７０の抵抗値に基板電圧依存性をもたせる場合においても、オペアンプ２５０の入出力特性のバイアス電圧依存性を、帰還抵抗の抵抗値の基板電圧依存性により相殺することができる。
【０１９６】
［変更例４］
図４５は、この発明の実施の形態９の第４の変更例の増幅回路の構成を概略的に示す図である。図４５において、オペアンプ２５０の入力抵抗は、抵抗素子Ｚ４５およびＺ４６の直列体により構成され、帰還抵抗３７０が、抵抗素子Ｚ４７およびＺ４８の直列体により構成される。抵抗素子Ｚ４５およびＺ４６の基板領域は、これらの抵抗素子Ｚ４５およびＺ４６の間の接続ノードに結合される。抵抗素子Ｚ４５およびＺ４６の抵抗値は互いに等しくＲである。一方、帰還抵抗３７０を構成する抵抗素子Ｚ４７およびＺ４８の基板領域は、これらの抵抗素子Ｚ４７およびＺ４８の間の接続ノードに結合される。オペアンプ２５０の正入力は基準電圧源に結合される。
【０１９７】
図４５に示す増幅回路においては、オペアンプ２５０は反転増幅を行なっており、抵抗素子Ｚ４５−Ｚ４８各々の印加電圧の極性関係は、図４１に示す増幅回路の抵抗素子Ｚ３１−Ｚ３４における電圧印加態様と同じである。したがって、この図４５に示す接続構成の場合、帰還抵抗３７０の抵抗値が基板電圧依存性を有しており、図４１に示すオペアンプの入出力応答特性の基板電圧依存性と逆となる。この場合においても、オペアンプ２５０の入出力特性の抵抗素子の基板電圧依存性を利用して、オペアンプ２５０の入出力特性のバイアス電圧依存性を相殺することができる。
【０１９８】
なお、入力抵抗および帰還抵抗両者においてその抵抗値に基板電圧依存性を持たせて、オペアンプの入出力特性のバイアス電圧依存性が相殺されてもよい。
【０１９９】
［変更例５］
図４６は、この発明の実施の形態９の第５の変更例の増幅回路の構成を概略的に示す図である。図４６において、オペアンプ４００の正入力に、入力信号Ｖｉｎが与えられる。このオペアンプ４００の出力ノードと負入力ノードの間に帰還抵抗４０２が接続され、また、この負入力と基準電圧源の間にバイアス抵抗４０４が設けられる。帰還抵抗４０２は、抵抗素子ＲＺ２およびＲＺ３の直列体で構成され、バイアス抵抗４０４は、抵抗素子ＲＺ０およびＲＺ１の直列体で構成される。これらの抵抗素子ＲＺ０−ＲＺ３は、その基板電圧との接続のための端子を有し、いわゆる３端子素子として、図４６において示す。
【０２００】
帰還抵抗４０２およびバイアス抵抗４０４の一方または双方において、抵抗比αの調整および基板ノードの接続を行なうことにより、その抵抗値に基板電圧依存性を持たせる。帰還抵抗４０２およびバイアス抵抗４０４の抵抗素子の接続態様が、図３９、図４１、図４４および図４５に示す帰還抵抗（３７０）および入力抵抗（２７０）の接続態様と同様に設定する。
【０２０１】
図４６に示す増幅回路において、オペアンプ４００は、非反転増幅動作を行ない、その増幅率Ａｖは、次式で表わされる：
Ａｖ＝（１＋（ＲＺ２＋ＲＺ３）／（ＲＺ０＋ＲＺ１））
上式から、非反転増幅動作時においても、帰還抵抗４０２およびバイアス抵抗４０４の抵抗比により、その増幅率が異なる。したがって、オペアンプ４００の入出力特性にバイアス電圧依存性が存在する場合においても、帰還抵抗４０２およびバイアス抵抗４０４の抵抗値に基板電圧依存性を持たせることにより、実施の形態９においてこれまで説明したように、オペアンプ４００の入出力特性のバイアス電圧依存性を、帰還抵抗／バイアス抵抗の抵抗値の基板電圧依存性により相殺することができる。
【０２０２】
なお、図４６に示すオペアンプ４００が非反転増幅動作を行なっており、図３９から図４５に示す非反転増幅回路の入出力特性の基板電圧依存性と、その逆の基板電圧依存性が、図４６に示す非反転増幅回路においては生成される。
【０２０３】
この実施の形態９の増幅回路は、先のオーディオ用のＡＤＣまたはＤＡＣに対して適用されてもよく、また、通常の増幅動作が必要な部分において用いられてもよい。
【０２０４】
以上のように、この発明の実施の形態９に従えば、オペアンプの入力抵抗および帰還抵抗またバイアス抵抗の少なくとも１つにおいて、その抵抗値に基板電圧依存性を持たせるように抵抗値を設定している。これにより、オペアンプの入出力特性のバイアス電圧依存性と入出力特性の抵抗素子を介した基板電圧依存性を相殺させることができ、歪の少ない高精度の増幅回路を実現することができる。
【０２０５】
［実施の形態１０］
図４７は、この発明の実施の形態１０にしたがう抵抗素子の平面レイアウトを概略的に示す図である。図４７においては、抵抗素子の配置を示す。図４７において、Ｐウェル５００表面に、素子分離膜５０４が形成される。この素子分離膜５０４を囲むように、Ｐウェル５００表面に、高濃度Ｐ型不純物領域５０２が形成される。
【０２０６】
この素子分離膜５０４上に、たとえばポリシリコンで構成される抵抗体５０６Ａ−５０６Ｄが、それぞれ互いに間をおいて同一形状で配置される。これらの抵抗体５０６Ａ−５０６Ｄは、それぞれの対向端部が順次、内部接続配線５０８Ａ、５０８Ｂおよび５０８Ｃにより相互接続される。抵抗体５０６Ａの上側端部は、接続配線５１０Ａに接続され、抵抗体５０６Ｂの上側端部は、コンタクトを介して接続配線５１０Ｂに接続される。この接続配線５０１Ａは、またバイアス配線５１２が連結され、このバイアス配線５１２がコンタクトを介して高濃度Ｐ型不純物領域５０２に電気的に接続される。
【０２０７】
この図４７に示す構成の場合、抵抗体５０６Ａ−５０６Ｄに対し個々に素子分離膜を設けるのではなく、共通に素子分離膜５０４が設けられる。この場合においても、Ｐウェル５００の電位は、バイアス配線５１２により設定され、同様、Ｐウェルと抵抗体５０６Ａ−５０６Ｄの間の素子分離膜を介して印加される電界の影響は、同程度に生じる。したがって、これまでの実施の形態１から９において説明した構成と同様の効果を得ることができる。抵抗体５０６Ａ−５０６Ｄは、たとえば単位抵抗素子として利用して、これらを複数個（偶数個）接続して、必要とされる抵抗値を有する抵抗素子を実現する。または、抵抗体５０６Ａ−５０６Ｄ各々を所望の抵抗値を有する抵抗素子として利用する。
【０２０８】
なお、図４７に示す構成においても、このバイアス配線９１２は、素子分離膜５０４を囲むようにコの字型に形成され、この高濃度Ｐ型不純物領域５０２周辺に沿って電気的に接続されて、Ｐウェル５００の電位の安定化が図られてもよい。
【０２０９】
この図４７に示す構成の場合、素子分離膜を抵抗体個々に分離する必要がなく、抵抗体のピッチを小さくすることができ、抵抗素子のレイアウト面積を低減することができる。但し、素子分離膜を抵抗体毎に分離して配置することにより、各抵抗素子は、その抵抗体および素子分離膜の配置が同一となり、均一に形成することとができる。
【０２１０】
なお、この図４７に示す構成において、抵抗体５０６Ａ−５０６Ｄの直列体により、１つの基板電位が調整される抵抗素子が実現される。したがって、この図４７に示す構成と同様の配置を有する抵抗素子がこの図４７に示す抵抗素子と直列に接続され、それぞれの基板電圧依存性が相殺されるようにされる。この図４７に示す抵抗素子の配置は、これまでの実施の形態１から９の抵抗素子に対して適用することができる。
【０２１１】
なお、上述の説明においては、抵抗素子は、ポリシリコンで構成されるとして説明している。抵抗素子としては、メタル抵抗であってもよく、基板電位の影響により、その抵抗値が変化する抵抗素子であればよい（基板と抵抗素子の間に形成される電界により抵抗値が有意な影響を受ける素子であればよい）。また、上述の説明においては、基板電圧依存性を相殺する場合、１つの抵抗が、２個の抵抗素子で構成される。しかしながら、この１つの抵抗を構成する抵抗素子の数は、直列接続される抵抗素子の基板電圧依存性が相殺される数であればよく、依存性が逆極性の抵抗素子の数が等しければよい。
【産業上の利用可能性】
【０２１２】
この発明は、一般に、抵抗素子の直列体を含む半導体装置に適用することにより、高精度で必要とされる内部信号を生成することができる。特に、演算増幅器（オペアンプ）の増幅動作を実現するための抵抗素子に対し適用することにより、歪の少ない高精度の増幅動作を行なう増幅器を得ることができる。
【０２１３】
特に、オーディオ用途などの精度が要求される増幅器（演算増幅器）に対して適用することにより、高精度の歪の少ない出力信号を得ることができる。携帯電話内の音声処理用ＬＳＩなどに対して適用することにより、高精度の音声処理を行なう回路を実現することができる。
【図面の簡単な説明】
【０２１４】
【図１】この発明の実施の形態１に従う抵抗素子の単位抵抗の平面レイアウトを概略的に示す図である。
【図２】図１に示す線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。
【図３】図１に示すＬ３−Ｌ３に沿った断面構造を概略的に示す図である。
【図４】この発明において利用される抵抗素子の基板電圧依存性を測定するための構成の一例を示す図である。
【図５】図４に示す測定回路により測定した抵抗素子の基板電圧依存性を示す図である。
【図６】この発明の実施の形態１に従う抵抗素子の基板接続態様を概略的に示す図である。
【図７】図６に示す抵抗素子の基板電圧依存性を示す図である。
【図８】図６に示す抵抗素子の平面レイアウトを概略的に示す図である。
【図９】図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。
【図１０】この発明の実施の形態２に従う抵抗素子の基板接続態様を概略的に示す図である。
【図１１】図１０に示す抵抗素子の基板電圧依存性特性を示す図である。
【図１２】図１０に示す抵抗素子の平面レイアウトを概略的に示す図である。
【図１３】図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。
【図１４】この発明の実施の形態３に従う抵抗素子の平面レイアウトを概略的に示す図である。
【図１５】この発明の実施の形態４に従う抵抗素子の基板接続態様を概略的に示す図である。
【図１６】図１５に示す抵抗素子の平面レイアウトを概略的に示す図である。
【図１７】この発明の実施の形態５に従う抵抗素子の基板接続態様を概略的に示す図である。
【図１８】図１４に示す抵抗素子の平面レイアウトを概略的に示す図である。
【図１９】この発明に従う抵抗素子が適用されるΔΣアナログ／デジタル変換回路の構成を示すブロック図である。
【図２０】図１９に示すシングルエンド／差動信号変換器の構成の一例を示す図である。
【図２１】図１９に示すシングルエンド／差動信号変換器の変更例の構成を概略的に示す図である。
【図２２】図２０および図２１に示す入力抵抗および帰還抵抗の基板電圧依存性を示す図である。
【図２３】この発明の実施の形態６に従う増幅回路の構成を概略的に示す図である。
【図２４】この発明の実施の形態７に従う増幅回路の構成を示す図である。
【図２５】この発明の実施の形態７に従う増幅回路の第１の変更例を示す図である。
【図２６】この発明の実施の形態７に従う増幅回路の第２の変更例を示す図である。
【図２７】この発明の実施の形態７に従う増幅回路の第３の変更例を示す図である。
【図２８】この発明の実施の形態７に従う増幅回路の第４の変更例を示す図である。
【図２９】この発明の実施の形態７に従う増幅回路の第５の変更例を示す図である。
【図３０】この発明の実施の形態８に従う抵抗素子が適用される高精度ΔΣデジタル／アナログ変換回路の構成を概略的に示す図である。
【図３１】図３０に示すＩ／Ｖ変換器の構成の一例を概略的に示す図である。
【図３２】図３１に示すＩ／Ｖ変換器の具体的構成の一例を示す図である。
【図３３】図３１に示すＩ／Ｖ変換器の第１の変更例を示す図である。
【図３４】この発明の実施の形態９に従う増幅回路の構成を概略的に示す図である。
【図３５】図３４に示すオペアンプの出力段の構成の一例を概略的に示す図である。
【図３６】図３４に示すオペアンプの入出力特性のバイアス電圧依存性を示す図である。
【図３７】図３５に示すオペアンプの入出力特性の抵抗素子基板電圧依存性を示す図である。
【図３８】この発明の実施の形態９において実現されるオペアンプの入出力特性を示す図である。
【図３９】この発明の実施の形態９に従う増幅回路の具体的構成の一例を示す図である。
【図４０】図３９に示す入力抵抗の平面レイアウトを概略的に示す図である。
【図４１】この発明の実施の形態９に従う増幅回路の第１の変更例の構成を概略的に示す図である。
【図４２】図４１に示す入力抵抗の平面レイアウトを概略的に示す図である。
【図４３】図４１に示す入力抵抗の変更例の平面レイアウトを概略的に示す図である。
【図４４】この発明の実施の形態９に従う増幅回路の第２の変更例の構成を示す図である。
【図４５】この発明の実施の形態９に従う増幅回路の第３の変更例の構成を概略的に示す図である。
【図４６】この発明の実施の形態９に従う増幅回路の第４の変更例の構成を概略的に示す図である。
【図４７】この発明の実施の形態１０における抵抗素子の平面レイアウトの変更例を概略的に示す図である。
【符号の説明】
【０２１５】
１ 抵抗体、２ 素子分離膜、３ 高濃度不純物領域、Ｒ１，Ｒ２ 抵抗素子、２１Ａ，２１Ｂ 抵抗体、２２Ａ，２２Ｂ 素子分離膜、２３Ａ，２３Ｂ 高濃度不純物領域、２５Ａ，２５Ｂ Ｐウェル（基板領域）、２６Ａ，２６Ｂ，２６Ｃ 配線、２８Ａ、２８Ｂ バイアス配線、３３ 高濃度不純物領域、３５ Ｐウェル、３７ バイアス配線、４１Ａ−４１Ｄ 抵抗体、４２Ａ−４２Ｄ 素子分離膜、４６Ａ−４６Ｄ 内部接続配線、４７Ａ，４７Ｂ 接続配線、Ｚ１−Ｚ４ 抵抗素子、５０Ａ，５０Ｂ Ｐウェル、５１Ａ，５１Ｂ 高濃度不純物領域、５２Ａａ，５２Ａｂ，５２Ｂａ，５２Ｂｂ，６０Ａａ，６０Ａｂ、６０Ｂａ，６０Ｂｂ 素子分離膜、５３Ａａ，５３Ａｂ，５３Ｂａ，５３Ｂｂ，６１Ａａ，６１Ａｂ，６１Ｂａ，６１Ｂｂ 抵抗体、５８Ａ，５８Ｂ バイアス配線、５０ Ｐウェル、５１ 高濃度不純物領域、ＲＲ１，ＲＲ２ 抵抗素子、１１０，１１２ オペアンプ、１２０ オペアンプ、ＺＲ１−ＺＲ４ 抵抗素子、ＺＲ５−ＺＲ８，ＺＲ１０，ＺＲ１１，ＺＺ１−ＺＺ８，ＺＺ１０−ＺＺ１７ 抵抗素子、ＲＲ３，ＲＲ４ 抵抗素子、２０６ Ｉ／Ｖ変換器、２１０ オペアンプ、２１４ 電流源、Ｚ 抵抗素子、ＺＳ１−ＺＳ４，Ｚ２０−Ｚ２４，Ｚ２０−Ｚ２４ 抵抗素子、３００，３１０ Ｐウェル、３０２，３１２ 高濃度不純物領域、３０４，３１４Ａ−３１４Ｃ 素子分離膜、３０６，３１６Ａ−３１６Ｃ 抵抗体、３０８，３１８ バイアス配線、２７０ 入力抵抗、Ｚ３１−Ｚ３４ 抵抗素子、３３０ Ｐウェル、３３２ 高濃度不純物領域、３３４Ａ−３３４Ｄ 素子分離膜、３３６Ａ−３３６Ｄ 抵抗体、３４０ バイアス配線、３６０Ａ−３６０Ｄ 素子分離膜、３６２Ａ−３６２Ｄ 抵抗体、Ｚ４１−Ｚ４４ 抵抗素子、２５０ オペアンプ、３７０ 帰還抵抗、Ｚ４５−Ｚ４８，ＲＺ０−ＲＺ３ 抵抗素子、４００ オペアンプ、４０２ 帰還抵抗、４０４ バイアス抵抗、５００ Ｐウェル、５０２ 高濃度不純物領域、５０４ 素子分離膜、５０６Ａ−５０６Ｄ 抵抗体、５１２ バイアス配線。
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、ポリシリコン抵抗などの抵抗素子を利用する半導体装置に関する。より特定的には、この発明は、ポリシリコン抵抗などの抵抗素子の基板電圧依存性を抑制する構成に関する。
【背景技術】
【０００２】
半導体回路装置において、種々の部分において抵抗素子が利用される。抵抗素子は、回路の所望の動作特性を実現するために、その抵抗値を正確に維持することが要求される。通常、抵抗素子として、不純物層（拡散層）の抵抗を利用する拡散抵抗を用いた場合、この拡散抵抗が形成されるウェル領域との間の電位差により、空乏層の大きさが異なり、応じて拡散抵抗の抵抗値が変動する。
【０００３】
このような拡散抵抗の基板電圧依存性を抑制することを図る構成が、特開２００１−１６８６５１号公報（特許文献１）に示されている。この特許文献１に示される構成においては、エピタキシャル層上に絶縁膜を形成し、この絶縁膜上に、ポリシリコンなどで構成される抵抗素子を配置する。抵抗素子上層に、他の配線などからのノイズを防止するためのシールド膜が配置される。抵抗素子が直列に接続される場合、すなわち、たとえばオペアンプ（演算増幅器）の入力抵抗および帰還抵抗として抵抗素子が利用される場合、シールド層と抵抗素子の間の電圧極性が、これらの抵抗素子において同一となるようにシールド層を抵抗素子の一端に接続する。エピタキシャル層は、フローティング状態とされる。
【０００４】
この特許文献１においては、シールド層と抵抗素子との間の電圧極性を、オペアンプの入力抵抗および帰還抵抗で等しくすることにより、入力抵抗の抵抗値および帰還抵抗の抵抗値の変動を同じとする。この抵抗比を一定値に維持することにより、オペアンプの増幅率を一定にすることを図る。また、エピタキシャル層には、基板バイアス電圧を印加しない構成とすることにより、基板バイアス印加用の領域および配線を不要として、配線の簡略化および抵抗回路の小型化を実現することを図る。
【特許文献１】特開２００１−１６８６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、ポリシリコン抵抗を抵抗素子として利用する場合、拡散抵抗に比べてその抵抗値の基板電圧依存性は小さいものの、依然存在する。したがって、このようなポリシリコン抵抗素子の抵抗値が基板電圧依存性を有する場合、抵抗両端間に印加される電圧が変化する場合、基板領域と抵抗素子との間の電圧が変化し、抵抗素子の抵抗値が変化し、また、この抵抗素子を利用する半導体装置の動作特性が変動する。特に、オペアンプに利用した場合、その増幅率が、その抵抗値の基板電圧依存性に応じて変動し、出力信号波形は、理想応答特性の波形からずれ、増幅器の出力信号に歪が生じる。特に、近年のように、画像または音声処理などの高精度が要求される用途においては、この歪成分は、大きな問題となる。
【０００６】
上述の特許文献１に示される構成においては、エピタキシャル層上に絶縁膜を介してポリシリコン抵抗を配置し、このポリシリコン抵抗の一端を、ポリシリコン抵抗を覆うように配置されるシールド層に接続する。直列接続される抵抗素子において、このシールド層と抵抗素子の間の電圧極性は同一とされ、シールド層と抵抗素子との間の電圧差に起因する抵抗値の変動を、抵抗素子列全体として相殺することを図る。
【０００７】
しかしながら、この特許文献１に示される構成においては、絶縁膜下部に形成されるエピタキシャル層に対しては、バイアス電圧は印加されず、フローティング状態とされる。したがって、この基板領域のエピタキシャル層の電位が不安定となり、ノイズなどにより、エピタキシャル層の電位が変動した場合、電位変動が絶縁膜を介して抵抗素子に伝達され、この抵抗素子が構成する回路の特性が不安定となる。この特許文献１は、このエピタキシャル層の電位を固定する場合の構成については何ら考察していない。また、このシールド層を抵抗素子の一端に接続した場合、このシールド層の電位は、入力信号に応じて変化し、固定されていないため、このシールド層の電位変動が、別の回路に対するノイズ源として作用する可能性がある。
【０００８】
それゆえ、この発明の目的は、抵抗素子の抵抗値の基板電圧依存性の影響を確実に抑制することのできる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明に係る半導体装置は、それぞれが、基板領域上に形成され、抵抗値が基板領域の電圧に対し依存性を有する複数の互いに直列接続される抵抗素子を含む。これらの複数の抵抗素子の直列に接続される一対の抵抗素子において、抵抗素子と基板領域との間の電圧極性が逆となるように、各抵抗素子の一端を対応の基板領域に接続する。
【発明の効果】
【００１０】
直列に接続される抵抗素子において、基板領域と抵抗素子の間の電圧極性が逆である。従って、直列に接続される抵抗素子の抵抗値の基板電圧依存性が抑制または相殺され、等価的に、直列接続される抵抗素子全体の抵抗値の基板電圧依存性をなくすことができる。
【００１１】
したがって、オペアンプなどの入力抵抗および／または帰還抵抗にこの抵抗素子を適用することにより、オペアンプの抵抗素子の抵抗値の基板電圧依存性に起因する信号歪を抑制でき、高精度の増幅回路を実現することができる。
【発明を実施するための最良の形態】
【００１２】
［実施の形態１］
図１は、この発明において利用される抵抗素子の平面レイアウトを概略的に示す図である。図１において、抵抗素子を構成する矩形形状のポリシリコン抵抗体１は、素子分離膜２上に配置される。この素子分離膜２は、たとえばシャロー・トレンチ・アイソレーション（ＳＴＩ）膜である。素子分離膜２周辺に基板領域（図１には示さず）表面に、高濃度不純物領域３が設けられる。この高濃度不純物領域３は、一例として、Ｐ型不純物が高濃度に注入された高濃度Ｐ型不純物層である。この高濃度不純物領域３を介して、この下部に形成されるウェル領域（基板領域）に対し基板バイアス電圧が供給される（基板に対する電圧供給地用については後に詳細に説明する）。Ｐ型不純物領域３が利用されるのは、抵抗体１のポリシリコンは、その抵抗値を調整するために、Ｐ型不純物が注入されたＰ型ポリシリコンであるためである。また、抵抗素子の基板領域を構成するウェルは、Ｐ型ウェルである。
【００１３】
素子分離膜２上に抵抗素子を形成するポリシリコン抵抗体１を配置することにより、拡散抵抗の場合と異なり、基板電位の影響を抑制する。ポリシリコン抵抗体１の両端に、コンタクト４ａおよび４ｂが設けられ、それぞれ低抵抗の配線を介して他の素子または抵抗体と接続される。
【００１４】
図２は、図１に示す線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。図２において、Ｐウェル５表面に、素子分離膜２が形成され、この素子分離膜２の両側に、高濃度不純物領域３ａおよび３ｂが配置される。高濃度不純物領域３ａおよび３ｂは、図１に示す高濃度不純物領域３に対応する。素子分離膜２上に、ポリシリコン抵抗体１が配置される。Ｐウェル５には、高濃度不純物領域３（３ａ，３ｂ）を介して電圧が供給される。
【００１５】
図３は、図１に示す線Ｌ３−Ｌ３に沿った断面構造を概略的に示す図である。図３に示すように、ポリシリコン抵抗体１の長さ方向においても、素子分離膜２がＰウェル５表面に形成され、素子分離膜２両端に、高濃度不純物領域３ｃおよび３ｄが設けられる。これらの高濃度不純物領域３ｃおよび３ｄは、図１に示す高濃度不純物領域３に対応する。抵抗体１の両端にコンタクト４ａおよび４ｂが配置され、これらのコンタクトにより配線と抵抗体とが電気的に接続される。
【００１６】
これらの図２および図３に示すように、素子分離膜２の周辺に、高濃度不純物領域３（３ａ−３ｄ）を配置し、下部に形成されるＰウェル５に電圧を供給する。ポリシリコン抵抗体１が形成される場合、通常の半導体集積回路装置においては、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲート電極形成工程と同一工程で、このポリシリコン抵抗体１が形成される。ＭＯＳトランジスタは、半導体基板領域に形成され、また、抵抗体１も基板領域（ウェル）上に形成される。
【００１７】
半導体集積回路装置において微細化が進むと、この素子分離膜（ＳＴＩ膜）２の膜厚も薄くされ、ポリシリコン抵抗体１とＰウェル５の間に、ポリシリコン抵抗体１に供給される電圧に応じて電圧差が生じる。ポリシリコン抵抗体１とＰウェル５の間の電圧差に応じて、この素子分離膜２において電圧が印加される。この素子分離膜２に電界が形成され、ポリシリコン抵抗体１と素子分離膜界面において形成される電界が、抵抗体１に印加される電圧に応じて変化し、応じてポリシリコン抵抗体１の抵抗値が異なると予想される（抵抗体１における空乏層または垂直方向電界の変動による）。
【００１８】
図４は、このポリシリコン抵抗体１を利用する抵抗素子１０の基板電圧依存性を測定する接続構成の一例を示す図である。図１０において、抵抗素子１０は一端ＮＡに、電源Ｖ１の正電圧が供給され、抵抗素子１０の他方端ＮＢが接地ノードに結合される。この抵抗素子１０の基板領域（Ｐウェル）には、可変電源Ｖ２の電圧が供給される。ここで、抵抗１０を三端子素子としてモデル化して、基板電圧Ｖ２に対する抵抗値の変化を測定して、抵抗１０の抵抗値の基板電位依存性を測定する。
【００１９】
図５は、図４に示す回路における抵抗素子１０の抵抗値と基板電位との関係を示す図である。この図５において横軸に基板電圧（Ｖ２）を示し、縦軸に、抵抗素子１０の抵抗比Ｒ／Ｒ０を示す。ここで、抵抗値Ｒ０は、基板電圧Ｖ２が０Ｖの場合の抵抗素子１０の抵抗値である。
【００２０】
この図５に示すように、基板電圧が−ＶＡから＋ＶＡに従って変化するにつれ、その抵抗比Ｒ／Ｒ０は、０．９９９９から１．０００１までほぼ直線的に変化する。この場合、抵抗素子１０の抵抗値Ｒは、一次近似で、次式で表わすことができる：
Ｒ＝Ｒ０（１＋ｋ・Ｖｘ）、
ｋ：基板電圧依存性の一次係数、
Ｖｘは、基板（Ｐウェル）からの抵抗素子の両端ノードに対する平均電位を示し、次式で表わされる：
Ｖｘ＝（Ｖ（ＮＡ）＋Ｖ（ＮＢ））／２−Ｖ２、
Ｖ（ＮＡ）およびＶ（ＮＢ）は、それぞれ、図４に示すノードＮＡおよびＮＢの電位を示す。
【００２１】
抵抗素子１０の三端子モデルにおいて、抵抗値Ｒの基板電圧依存性は小さいため、高次の基板電圧依存係数は無視することができる。
【００２２】
この図５に示すように、抵抗素子１０の抵抗値Ｒは、その度合いは小さいものの、基板電圧Ｖ２に対し依存性を有している。したがって、この抵抗素子の抵抗値が動作特性に影響を及ぼすような回路においては、この基板電圧依存性により歪が生じ、高精度を要求される回路装置において適用すれば、この歪は、無視することのできない歪となり、回路装置の信頼性が低下する。
【００２３】
図６は、この発明の実施の形態１に従う抵抗回路の構成を概略的に示す図である。図６において、ノードＡおよびＣの間に、抵抗素子Ｒ１およびＲ２が直列に接続される。これらの抵抗素子Ｒ１およびＲ２は、抵抗値は互いに等しくＲであり、同一材料で形成され、同じ基板電圧依存性を有する。今、ノードＡ、ノードＣの電圧をそれぞれ、ＶａおよびＶｃとする。この場合、抵抗素子Ｒ１およびＲ２の接続ノードＢの電圧Ｖｂは、次式で表わされる：
Ｖｂ＝（Ｖａ＋Ｖｃ）／２
抵抗素子Ｒ１においては、その基板領域（ウェル）が、ノードＡに電気的に接続され、基板電圧は、電圧Ｖａに設定される。一方、抵抗素子Ｒ２については、その基板領域が、ノードＣに接続され、その基板電圧が、電圧Ｖｃに設定される。
【００２４】
この場合、ノードＡおよびＢ間の基板からの平均電位Ｖｘ（ＡＢ）は、次式で表わされる：
Ｖｘ（ＡＢ）＝（Ｖａ＋Ｖｂ）／２−Ｖａ
＝（−Ｖａ＋Ｖｃ）／４
一方、ノードＢおよびＣ間の基板からの平均電位Ｖｘ（ＢＣ）は、次式で表わされる：
Ｖｘ（ＢＣ）＝（Ｖｂ＋Ｖｃ）／２−Ｖｃ
＝−（−Ｖａ＋Ｖｃ）／４
したがって、この抵抗素子Ｒ１およびＲ２の基板からの平均電位Ｖｘ（ＡＢ）およびＶｘ（ＢＣ）は、その絶対値が等しく符号が反対である。
【００２５】
したがって、図７に示すように、ノードＡＢ間の基板からの平均電位Ｖｘ（ＡＢ）とノードＢＣ間の基板からの平均電位Ｖｘ（ＢＣ）に対して、その抵抗比の変化は、それぞれ、値は等しく、符号は反対となる。すなわち、前述の抵抗素子の抵抗値Ｒの基板電圧依存を示す式に代入すると、抵抗素子Ｒ１およびＲ２については、次式が成立する：
Ｒ１＝Ｒ０（１＋ｋ・Ｖｘ（ＡＢ））
＝Ｒ０（１＋ｋ・Ｖｘ（ＡＢ））
＝Ｒ０（１＋ｋ・（（−Ｖａ＋Ｖｃ）／４））、
Ｒ２＝Ｒ０（１＋ｋ・Ｖｘ（ＢＣ））
＝Ｒ０（１−ｋ（（−Ｖａ＋Ｖｃ）／４））
上式から、これらの抵抗素子Ｒ１およびＲ２の基板電圧依存性は互いに大きさが等しく、変化方向の符号が逆である。したがって、抵抗素子Ｒ１およびＲ２で形成される合成抵抗Ｒ１＋Ｒ２は、基板電圧依存性が相殺され、上述の式から、Ｒ１＋Ｒ２＝２・Ｒ０となり、基板電圧に依存しない一定の値を有する抵抗が実現される。
【００２６】
図８は、図６に示す抵抗素子Ｒ１およびＲ２の平面レイアウトを概略的に示す図である。図８において、抵抗素子Ｒ１およびＲ２は、それぞれ別々に設けられるＰウェル２５Ａおよび２５Ｂ内に形成される。Ｐウェル２５Ａ表面に、高濃度Ｐ型不純物領域２３Ａが形成される。この高濃度不純物領域２３Ａに囲まれるように矩形形状の素子分離膜（ＳＴＩ膜）２２Ａが形成され、この素子分離膜２２Ａ上にたとえばポリシリコンで形成される抵抗体２１Ａが配置される。抵抗体２１Ａは、コンタクト２４ａを介して例えば第１メタル配線で形成される接続配線２６Ａに電気的に接続される。この接続配線２６Ａにより抵抗素子の一端がノードＡに接続される。
【００２７】
素子分離膜２２ＡのノードＡ側の外部において、第１メタル配線で形成されるバイアス配線２７Ａが配置され、このバイアス配線２７Ａが、接続配線２６Ａと接続される（連結される）。バイアス配線２７Ａは、コンタクト２８Ａを介して下層の高濃度Ｐ型不純物領域２３Ａに接続される。バイアス配線２７Ａにより、抵抗素子Ｒ１の基板電圧が、ノードＡに応じた電圧レベルに設定される。
【００２８】
一方、Ｐウェル２５Ｂにおいて、矩形形状の素子分離膜２２Ｂが、その表面に形成され、高濃度Ｐ型不純物領域２３Ｂが、素子分離膜２２Ｂを囲むようにＰウェル２５Ｂ表面に配置される。素子分離膜２２Ｂ上に、たとえばポリシリコンで形成される抵抗体２１Ｂが配置される。抵抗体２１Ａおよび２１Ｂは、その形状およびサイズが同一とされ、基板電圧非印加時の抵抗値が互いに等しくされる。抵抗体２１Ｂは、第１メタル配線で形成される接続配線２６Ｃとコンタクト２４ｃを介して電気的に接続され、抵抗素子Ｒ２の一端がノードＣに接続される。
【００２９】
素子分離膜２２ＢのノードＣ側の外部に第１メタル配線で形成されるバイアス配線２７Ｂが配置され、接続配線２６Ｃおよびバイアス配線２７Ｂが連結される。このバイアス配線２７Ｂは、また、コンタクト２８Ｂを介して下層の高濃度Ｐ型不純物領域２３Ｂに電気的に接続される。このバイアス配線２７Ｂにより、ノードＣの電圧レベルに、基板領域（Ｐウェル２５Ｂ）の電圧レベルが設定され、抵抗素子Ｒ２の基板電圧が設定される。
【００３０】
これらの抵抗体２１Ａおよび２２Ｂは、また、コンタクト２４ｂおよび２４ｄそれぞれを介して第１メタル配線で構成される接続配線２６Ｂに電気的に接続され、抵抗体２１Ａおよび２１ＢがノードＡおよびＣの間に直列に接続される。
【００３１】
高濃度不純物領域２３Ａおよび２３Ｂとバイアス配線２７Ａおよび２７Ｂとをそれぞれ電気的に接続することにより、抵抗素子Ｒ１およびＲ２の基板領域をそれぞれ構成するＰウェル２５Ａおよび２５Ｂの電圧が、ノードＡおよびノードＣの電圧レベルに設定される。また、抵抗素子Ｒ１およびＲ２の基板電圧は異なる電圧レベルであり、Ｐウェル２５Ａおよび２５Ｂを互いに分離して配置することにより、それぞれノードＡおよびノードＣの異なる電圧レベルに抵抗素子Ｒ１およびＲ２の基板電圧を設定することができる。
【００３２】
また、バイアス配線２７Ａおよび２７Ｂを抵抗体と並行に、長い矩形形状に形成することにより、基板領域（ウェル）２５Ａおよび２５Ｂに対して安定に電圧を供給することができ、基板領域（ウェル）においてウェルの抵抗により電圧分布が生じるのを回避することができ、ウェル全体にわたって同一電圧レベルにウェル電圧を設定することができる。
【００３３】
図９は、図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。図９において、Ｐ型基板３０上に、Ｎウェル２９が形成される。このＮウェル２９表面に、Ｐウェル２５Ａおよび２５Ｂが、それぞれ、離れて配置される。Ｎウェル２９によりＰウェル２５Ａおよび２５Ｂが分離され、それぞれの電圧レベルを個々に設定することができる。
【００３４】
Ｐウェル２５Ａ表面に、素子分離膜２２Ａが形成され、また、素子分離膜２２Ａを囲むように、高濃度Ｐ型不純物領域２３Ａ（２３Ａａ，２３Ａｂ）が形成される。高濃度Ｐ型不純物領域２２Ａは、その一方側の不純物領域２２Ａａにおいて、コンタクト２８Ａを介してバイアス配線２７Ａに電気的に接続される。このバイアス配線２７Ａは、また第１メタル配線２６Ａと電気的に接続される（同一配線層の配線であり、互いに連結される）。接続配線２６Ａは、また、素子分離膜２２Ａ表面に形成される抵抗体２１Ａに、コンタクト２４Ａを介して電気的に接続される。
【００３５】
一方、Ｐウェル２５Ｂ表面に高濃度Ｐ型不純物領域２３Ｂ（２３Ｂａ，２３Ｂｂ）が、素子分離膜２２Ｂを囲むように配置される。この素子分離膜２２Ｂ上にたとえばポリシリコンで形成される抵抗体２１Ｂが配置される。抵抗体２１Ｂは、第１メタル配線で形成される接続配線２６Ｃとコンタクト２４ｃを介して電気的に接続される。高濃度Ｐ型不純物領域２３Ｂは、その一方側の領域２３Ｂｂにおいて、コンタクト２８Ｂを介してバイアス配線２７Ｂに電気的に接続される。このバイアス配線２７Ｂは接続配線２６Ｂと同一配線層の第１メタルで構成され、互いに連結される。
【００３６】
図９に示すように、ＰウェルおよびＮウェルのトリプルウェル構造を利用して、抵抗素子Ｒ１およびＲ２を配置することにより、抵抗素子Ｒ１およびＲ２の基板領域を個々に分離して配置することができ、それぞれの基板電圧を個々に設定することができる。
【００３７】
なお、図９においては、抵抗素子Ｒ１およびＲ２の基板領域を形成するＰウェル２５Ａおよび２５Ｂを、トリプルウェル構造を利用して互いに分離している。しかしながら、このＰウェル２５Ａおよび２５Ｂそれぞれの下層にボトムＮウェルを設け、また、Ｐウェル２５Ａおよび２５Ｂそれぞれの側壁を囲むようにサイドＮ型層またはトレンチ分離膜を形成して、これらのＰウェル２５Ａおよび２５Ｂを分離する構成が利用されてもよい。
【００３８】
以上のように、この発明の実施の形態１に従えば、互いに直列に接続ノードを介して接続される抵抗素子の基板領域を、それぞれ接続ノードと対向する非接続ノードに接続している。これにより、直列に接続される抵抗素子の基板領域と抵抗素子との間の平均電圧差を、互いに符合が異なるとともに同じ大きさに設定することができる。これにより、抵抗素子の抵抗変化を、入力信号の電位に関わらず、互いに相殺することができ、抵抗素子の抵抗値の基板電圧依存性をなくすことができる。
【００３９】
［実施の形態２］
図１０は、この発明の実施の形態２に従う抵抗素子の接続を示す図である。図１０において、抵抗素子Ｒ１およびＲ２は、ノードＡおよびＣ間に直列に接続される。抵抗素子Ｒ１およびＲ２の間の接続ノードＢは、これらの抵抗素子Ｒ１およびＲ２の基板領域に電気的に接続される。抵抗素子Ｒ１およびＲ２は、互いに等しい抵抗値Ｒを有する。
【００４０】
この図１０に示す抵抗素子Ｒ１およびＲ２の基板電圧供給態様においては、この抵抗素子Ｒ１およびＲ２の基板領域からの平均電位Ｖｘ（ＡＢ）およびＶｘ（ＢＣ）は、それぞれ、次式で表わされる。
【００４１】
ノードＡＢ間の基板からの平均電位：
Ｖｘ（ＡＢ）＝（Ｖａ＋Ｖｂ）／２−Ｖｂ
＝−（−Ｖａ＋Ｖｃ）／４、
ノードＢＣ間の基板からの平均電位：
Ｖｘ（ＢＣ）＝（Ｖｂ＋Ｖｃ）／−Ｖｂ
＝（−Ｖａ＋Ｖｃ）／４
したがって、この図１０に示す抵抗素子の基板領域の接続態様においては、図１１に示すように、ノードＢＣ間の基板からの平均電位Ｖｘ（ＢＣ）とノードＡＢ間の基板からの平均電位Ｖｘ（ＡＢ）は、実施の形態１と逆の態様であるものの、その絶対値が等しく、符号が逆である。従って、抵抗素子Ｒ１およびＲ２は、基板電圧非印加時の抵抗値が等しいため、抵抗比の変化率が、応じて、符号が反対で大きさが同じとなる。したがって、図１０に示す接続態様においても、抵抗素子Ｒ１およびＲ２の合成抵抗２・Ｒは、その基板電圧依存性を相殺することができ、ノードＡおよびＣ間の抵抗値を、安定に基板電圧に依存しない一定値に保持することができる。
【００４２】
図１２は、図１０に示す抵抗素子の平面レイアウトを概略的に示す図である。図１２において、抵抗素子Ｒ１およびＲ２に共通に、Ｐウェル３５およびＰ型高濃度不純物領域３３が設けられる。Ｐウェル３５表面に互いに間をおいて、同じ矩形形状の素子分離膜２２Ａおよび２２Ｂが配置される。これらの素子分離膜（ＳＴＩ膜）２２Ａおよび２２Ｂは、高濃度不純物領域３３によりそれぞれ囲まれる。
【００４３】
素子分離膜２２Ａおよび２２Ｂ上に、ポリシリコンで構成される矩形形状の抵抗体２１Ａおよび２１Ｂがそれぞれ配置される。抵抗体２１Ａは、コンタクト２４ａを介して接続配線２６Ａに電気的に接続され、また抵抗体２１Ｂが、コンタクト２４ｄを介して接続配線２６Ｃに電気的に接続される。抵抗体２１Ａおよび２１Ｂは、それぞれ、コンタクト２４ｂおよび２４ｃを介して接続配線２６Ｂに電気的に接続され、これにより、抵抗素子Ｒ１およびＲ２が直列に接続される。
【００４４】
素子分離膜２２Ａおよび２２Ｂの間の領域において抵抗体２１Ａおよび２１Ｂと並行に、矩形形状のバイアス配線３７が配置される。このバイアス配線３７は、例えば第１メタル配線で構成され、第１メタル配線で構成される接続配線２６Ｂと連結される。このバイアス配線３７は、コンタクト３８を介して高濃度不純物領域３３に電気的に接続される。抵抗素子Ｒ１およびＲ２を形成する素子分離膜２２Ａおよび２２Ｂの間に、バイアス配線３７を配置することにより、抵抗素子Ｒ１およびＲ２の接続ノードＢの電位を、これらの抵抗素子Ｒ１およびＲ２の基板電圧に設定することができる。
【００４５】
バイアス配線としては、抵抗素子Ｒ１およびＲ２に共通に１本配置されるだけであり、これらの抵抗素子Ｒ１およびＲ２で構成される抵抗回路のレイアウト面積を低減することができる。また、ウェルも、抵抗素子Ｒ１およびＲ２に共通に配置され、ウェル分離の領域が不要となり、抵抗素子Ｒ１およびＲ２の全体のレイアウト面積を低減することができる。
【００４６】
図１３は、図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。この図１３において、Ｐ型基板３０表面にＮ型ウェル２９が形成され、このＮウェル２９表面にＰウェル３５が配置される。Ｐウェル３５表面に、素子分離膜２２Ａおよび２２Ｂが、互いに間をおいて配置される。これらの素子分離膜２２Ａおよび２２Ｂ各々を取囲むように、Ｐウェル３５表面に高濃度Ｐ型不純物領域３３が形成される。
【００４７】
素子分離膜２２Ａおよび２２Ｂ上にポリシリコンで構成される抵抗体２１Ａおよび２１Ｂがそれぞれ配置される。抵抗体２１Ａおよび２１Ｂは、それぞれ、コンタクト２４ｂおよび２４ｃを介して接続配線２６Ｂに電気的に接続される。一方、接続配線２６Ｂは、素子分離膜２２Ａおよび２２Ｂの間の領域においてバイアス配線３７に連結される。バイアス配線３７が、下部に配置される高濃度不純物領域３３に、コンタクト３８を介して電気的に接続される。
【００４８】
この図１３に示す構成の場合、抵抗体２１Ａおよび２１Ｂそれぞれに対してＰウェルを分離する必要はなく、ウェル分離領域は不要となり、また、バイアス配線も１本である。したがって、抵抗素子の全体のレイアウト面積を、より低減することができ、小占有面積で全体として基板電圧依存性の見えない抵抗素子を実現することができる。
【００４９】
以上のように、この発明の実施の形態２に従えば、直列接続される抵抗素子の接続ノードの電位を基板電圧として利用している。したがって、直列接続される抵抗素子それぞれに、バイアス配線を配置する必要がなく、また、基板領域（Ｐウェル）を分離する必要がなく、レイアウト面積が低減される。また、実施の形態１と同様、直列接続される抵抗素子の全体としての抵抗値の基板電圧依存性をなくすことができる。
【００５０】
［実施の形態３］
図１４は、この発明の実施の形態３に従う抵抗素子の平面レイアウトを概略的に示す図である。図１４において、抵抗素子Ｒ１およびＲ２が、実施の形態２と同様、ノードＡおよびＣの間に直列に接続され、抵抗素子Ｒ１およびＲ２の接続ノードＢの電位が、高濃度不純物領域４２を介してＰウェル４５に伝達される。抵抗素子Ｒ１およびＲ２の平面レイアウトは、図１２に示す平面レイアウトにおいて接続配線２６Ａおよび２６Ｃが、図の縦方向に延在する点を除いて同じである。図１４において、これらの抵抗素子Ｒ１およびＲ２の図１２に示す平面レイアウトと対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５１】
図１４に示す平面レイアウトにおいては、さらに、素子分離膜２２Ａの外部に、Ｐウェル表面に素子分離膜４２Ａおよび４２Ｂが配置され、また、素子分離膜２２Ｂ外部に、Ｐウェル表面に素子分離膜４２Ｃおよび４２Ｄが配置される。これらの素子分離膜４２Ａ−Ｄと素子分離膜２２Ａおよび２２Ｂは、抵抗素子を構成する素子分離膜２２Ａおよび２２Ｂと同一ピッチでかつ同一形状で配置され、また、同一材料で形成される。これらの素子分離膜４２Ａ−４２Ｄ上に、ポリシリコンで形成される抵抗体４１Ａ−４１Ｄがそれぞれ配置される。これらの抵抗体４１Ａ−４１Ｄの、抵抗体２１Ａおよび２１Ｂと同じ形状を有し、かつ同一材料で形成される。
【００５２】
抵抗体４２Ａおよび４２Ｂ各々が、コンタクト４４ａおよび４４ｂを介して第１メタル配線で構成されるダミー接続配線４６Ａにそれぞれの一端が接続され、また、コンタクト４４ｃおよび４４ｄを介してそれぞれの他端がダミー接続配線４６Ｂに接続される。これらのダミー接続配線４６Ａおよび４６Ｂは、たとえば第１メタル配線で構成される配線４７Ａに共通に接続され、ノードＤを介して接地ノードに結合される。
【００５３】
抵抗体４１Ｃおよび４１Ｄは、それぞれの一方側端部においてコンタクト４４ｅおよび４４ｆを介してそれぞれ共通に、ダミー接続配線４６Ｃに接続され、また、他方側端部において、コンタクト４４ｇおよび４４ｈを介してダミー接続配線４６Ｄに共通に接続される。これらのダミー接続配線４６Ｃおよび４６Ｄは、各々第１メタル配線で構成され、第１メタル配線で形成されるダミー配線４７Ｂに共通に連結される。接続配線４７Ｂは、ノードＥを介して接地ノードに結合される。ダミー接続配線４６Ａおよび４６Ｃと接続配線２６Ｂは、同一材料で同じ形状に形成され、等間隔に互いに分離される。
【００５４】
この図１４に示す配置の場合、抵抗体４１Ａおよび４１Ｂ、４１Ｃおよび４１Ｄは、それぞれ両端が接地電圧に固定され、ダミー素子として利用される。このダミー素子を、抵抗素子Ｒ１およびＲ２と同じパターンおよびピッチで配置する。このダミー素子の配置によるパターンの繰返しにより、製造工程時におけるマスクずれおよび周辺部でのパターニング歪などの影響を抑制して、高精度で、抵抗素子Ｒ１およびＲ２をパターニングする。抵抗素子Ｒ１およびＲ２の抵抗体および素子分離膜の正確なパターニングにより、所望の抵抗値を有する抵抗素子を正確に実現することができる。
【００５５】
この図１４に示す抵抗素子Ｒ１およびＲ２の抵抗値の基板電圧依存性は、実施の形態２に示す構成の場合と同じであり、その詳細説明は省略する。
【００５６】
以上のように、この発明の実施の形態３に従えば、抵抗素子の直列体の配置領域外部に隣接して、抵抗素子の直列体と同じパターンのダミー素子を配置している。これにより、抵抗素子のパターニングに対するパターンの規則性が維持され、正確に抵抗素子Ｒ１およびＲ２をパターニングして高精度で所望の抵抗値を有する抵抗素子を実現することができる。
【００５７】
［実施の形態４］
図１５は、この発明の実施の形態４に従う抵抗の接続態様を示す図である。図１５において、ノードＡおよびノードＢの間に抵抗素子Ｚ１およびＺ２が直列に接続され、また、ノードＢおよびＣの間に、抵抗素子Ｚ３およびＺ４が直列に接続される。抵抗素子Ｚ１およびＺ２の基板領域は、ノードＡと電気的に接続され、抵抗素子Ｚ３およびＺ４の基板領域は、ノードＣに電気的に接続される。抵抗素子Ｚ１−Ｚ４は、抵抗値Ｒを有する。
【００５８】
この図１５に示す抵抗の接続態様は、ノードＡおよびＢの間に接続される抵抗素子Ｒ１を、抵抗素子Ｚ１およびＺ２に分割し、また、ノードＢおよびＣに接続される抵抗素子Ｒ２を、抵抗素子Ｚ３およびＺ４に分割した構成と等価である。抵抗素子Ｚ１、Ｚ２、Ｚ３およびＺ４のそれぞれの基板領域からの平均電位Ｖｘ（Ｚ１）、Ｖｘ（Ｚ２）、Ｖｘ（Ｚ３）およびＶｘ（Ｚ４）は、ノードＡ、ＢおよびＣの電圧をＶａ、Ｖｂ、およびＶｃとし、抵抗素子Ｚ１−Ｚ３の抵抗値をＲとすると、次式で表わされる：
Ｖｘ（Ｚ１）＝（−Ｖａ＋Ｖｂ）／４、
Ｖｘ（Ｚ２）＝３（−Ｖａ＋Ｖｂ）／４、
Ｖｘ（Ｚ３）＝３（Ｖｂ−Ｖｃ）／４、
Ｖｘ（Ｚ４）＝（Ｖｂ−Ｖｃ）／４。
【００５９】
ノードＢの電圧Ｖｂは、（Ｖａ＋Ｖｃ）／２であり、これを代入すると、上式に示される平均電位Ｖｘ（Ｚ１）−Ｖｘ（Ｚ４）は、次式に変換される：
Ｖｘ（Ｚ１）＝（−Ｖａ＋Ｖｃ）／８、
Ｖｘ（Ｚ２）＝３（−Ｖａ＋Ｖｃ）／８、
Ｖｘ（Ｚ３）＝−３（Ｖａ＋Ｖｃ）／８、
Ｖｘ（Ｚ４）＝−（Ｖａ＋Ｖｃ）／８。
【００６０】
上式から、抵抗素子Ｚ１およびＺ４の基板電圧からの平均電位は、符号が逆でその大きさは同じであり、また、抵抗素子Ｚ２およびＺ３は、それぞれの基板電位からの平均電位が、符号が逆でかつその大きさが同じである。
【００６１】
したがって、抵抗素子Ｚ１−Ｚ４の抵抗値が一次近似式で表わされる場合、抵抗素子Ｚ１−Ｚ４の直列体において、抵抗素子Ｚ１およびＺ４の基板電圧依存性が相殺され、また、抵抗素子Ｚ２およびＺ３の基板電圧依存性が互いに相殺される。したがって、抵抗素子Ｚ１−Ｚ４が直列に接続される抵抗回路において、これらの抵抗素子Ｚ１−Ｚ４の抵抗値の基板電圧依存性が相殺され、その合成抵抗値は基板領域からの平均電圧が０、すなわち基板電圧非印加時の抵抗値に維持される。
【００６２】
図１６は、図１５に示す抵抗素子の平面レイアウトを概略的に示す図である。図１６において、抵抗素子Ｚ１およびＺ２は、Ｐウェル５０Ａ上に形成され、抵抗素子Ｚ３およびＺ４は、Ｐウェル５０Ｂ上に形成される。これらのＰウェル５０Ａおよび５０Ｂは、互いに分離して配置される。このウェル分離の構造としては、一例として、先の実施の形態１と同様の構成が利用される。
【００６３】
Ｐウェル５０Ａ表面に、互いに間をおいて矩形形状の素子分離膜５２Ａａおよび５２Ａｂが配置され、これらの素子分離膜５２Ａａおよび５２Ａｂ上に、それぞれ、ポリシリコンで構成される矩形形状の抵抗体５３Ａａおよび５３Ａｂが配置される。これらの抵抗体５３Ａａおよび５３Ａｂは、その一端において第１メタル配線で構成される接続配線５４Ａにより相互接続される。抵抗体５３Ａａの図の上側の他方端は、内部接続配線５６Ａを介して第１メタル配線で構成される接続配線５７Ａに接続される。接続配線５７ＡがノードＡに接続される。
【００６４】
素子分離膜５２Ａａの接続配線５７Ａ側の外部において、接続配線５７Ａに連結するように、第１メタル配線で構成される接続バイアス配線５８Ａが矩形形状に形成される。このバイアス配線５８Ａは、Ｐウェル５０Ａ表面に、素子分離膜を囲むように形成される高濃度不純物領域５１Ａにコンタクトを介して電気的に接続される。これにより、抵抗素子Ｚ１およびＺ２の基板領域を構成するＰウェル５０Ａの電位が、ノードＡの電圧レベルに設定される。
【００６５】
Ｐウェル５０Ａにおいて、また、素子分離膜５２Ａａおよび５２Ａｂならびに抵抗体５３Ａａおよび５３Ａｂと同一パターン（形状、サイズ、材料）を有する素子分離膜６０Ａａおよび６０Ａｂならびに抵抗体６１Ａａおよび６１Ａｂが配置される。これらの抵抗体６１Ａａおよび６１Ａｂは、互いに平行に配置されるダミー接続配線６２Ａａおよび６２Ａｂにより、それぞれの両端部において相互接続される。ダミー接続配線６２Ａａおよび６２Ａｂは、それぞれ、内部接続配線５６Ａおよび５４Ａと整列して配置される。これらのダミー接続配線６２Ａａおよび６２Ａｂは、ダミー接続配線６３Ａに結合される。このダミー接続配線６３Ａは、接地ノードに結合される。
【００６６】
Ｐウェル５０Ｂにおいても、Ｐウェル５０Ａにおける抵抗素子Ｚ１およびＺ２の配置と同様、矩形形状の素子分離膜５２Ｂａおよび５２Ｂｂが互いに分離して配置され、また、素子分離膜５２Ｂａおよび５２Ｂｂ上に矩形形状の抵抗体５３Ｂａおよび５３Ｂｂが配置される。抵抗体５３Ｂａは、接続配線５５を介して抵抗体５３Ａｂに接続される。抵抗体５３Ｂａおよび５３Ｂｂは、図の下側端部において、また、接続配線５４Ｂにより相互接続され、これらの抵抗素子Ｚ３およびＺ４が、直列に接続される。
【００６７】
抵抗体５３Ｂｂの他方端（図の上側端部）は、それぞれ第１メタル配線で構成される接続配線５６Ｂを介して接続配線５７Ｂに接続される。この接続配線５７Ｂに連結するように、バイアス配線５８Ｂが、第１メタル配線で形成される。このバイアス配線５８Ｂは、コンタクトを介して下部に形成される高濃度Ｐ型不純物領域５１Ｂに電気的に接続され、基板領域のＰウェル５０Ｂが、ノードＣの電圧レベルに設定される。
【００６８】
素子分離膜５２Ｂａおよび５２Ｂｂならびに抵抗体５３Ｂａおよび５３Ｂｂと同一パターンおよび材料で、また、素子分離膜６０Ｂａおよび６０Ｂｂならびに抵抗体６１Ｂａおよび６１Ｂｂが配置される。抵抗体６１Ｂａおよび６１Ｂｂは、対向端部（図の上側端部および図の下側端部）において、ダミー接続配線６２Ｂａおよび６２Ｂｂにより、互いに電気的に接続される。これらのダミー接続配線６２Ｂａおよび６２Ｂｂは、またダミー接続配線６３Ｂに電気的に接続される。このダミー接続配線６３Ｂは、接地ノードに結合される。ダミー接続配線６２Ｂａおよび６２Ｂｂは、それぞれ内部接続配線５６Ｂおよび５４Ａと整列して配置される。
【００６９】
抵抗体５３Ａｂおよび５３Ｂａが、図の上側端部において第１メタル配線で構成される接続配線５５により相互接続される。
【００７０】
この図１６に示す平面レイアウトにおいては、素子分離膜６０Ａａおよび６０Ａｂ上に形成される抵抗体６１Ａａおよび６１Ａｂと素子分離膜６０Ｂａおよび６０Ｂｂと抵抗体６１Ｂａおよび６１Ｂｂにより、パターンの規則性を維持するダミー素子がいわゆる形状ダミー素子として配置される。Ｐウェル５０Ａおよび５０Ｂ内において、いわゆる形状ダミー素子を配置し、抵抗素子Ｚ１−Ｚ４のパターンずれを抑制し、正確な抵抗値を実現することを図る。
【００７１】
この図１６に示すように、抵抗素子を、その抵抗値が小さい抵抗素子に細分化する場合においても、１つの抵抗に対応する細分化された抵抗素子を同じウェル内に形成して、これらの細分化された抵抗素子の基板領域の電圧を共通に設定することにより、これらの細分化抵抗がすべて直列に接続される場合、合成抵抗の基板電圧依存性を相殺することができ（基板電圧依存性が逆特性の細分化抵抗の数が互いに等しい場合）、基板電圧依存性のない抵抗値を有する抵抗素子を実現することができる。
【００７２】
［実施の形態５］
図１７は、この発明の実施の形態５に従う抵抗素子の接続態様を示す図である。図１７において、ノードＡおよびＢの間に抵抗素子Ｚ１およびＺ２が直列に接続され、ノードＢおよびＣの間に抵抗素子Ｚ３およびＺ４が直列に接続される。これらの抵抗素子Ｚ１およびＺ２の基板領域は、ノードＢに電気的に接続され、抵抗素子Ｚ３およびＺ４の基板領域は、ノードＢと電気的に接続される。これらの抵抗素子Ｚ１−Ｚ４の抵抗値は、互いに等しく、Ｒである。
【００７３】
今、ノードＡ、ＢおよびＣの電圧をＶａ、Ｖｂ、およびＶｃとする。この場合、電圧Ｖｂは、（Ｖａ＋Ｖｃ）／２に等しい。抵抗素子Ｚ１−Ｚ４それぞれの基板領域からの平均電位Ｖｘ（Ｚ１）−Ｖｘ（Ｚ４）は、それぞれ、次式で表わされる：
Ｖｘ（Ｚ１）＝３・（Ｖａ−Ｖｃ）／８、
Ｖｘ（Ｚ２）＝（Ｖａ−Ｖｃ）／８、
Ｖｘ（Ｚ３）＝−（Ｖａ−Ｖｃ）／８、
Ｖｘ（Ｚ４）＝（−３）・（Ｖａ−Ｖｃ）／８。
【００７４】
したがって、抵抗素子Ｚ１およびＺ４の基板からの平均電位は大きさが同じで符号が逆であり、また、抵抗素子Ｚ２およびＺ３の基板からの平均電位は、大きさが同じでかつその符号が逆である。したがって、抵抗素子Ｚ１およびＺ２の抵抗値の基板電圧依存性は、それぞれ、抵抗素子Ｚ３およびＺ４の抵抗値の基板電圧依存性により相殺され、したがってこの図１７に示す接続の場合においても、抵抗素子Ｚ１−Ｚ４で構成される抵抗回路の合成抵抗値の基板電圧依存性は相殺される。
【００７５】
図１８は、図１７に示す抵抗素子の平面レイアウトを概略的に示す図である。図１８に示す平面レイアウトは、以下の点で、図１６に示す抵抗素子の平面レイアウトとその配置が異なる。すなわち、抵抗素子Ｚ１−Ｚ４に対し共通にＰウェル５０および高濃度不純物領域５１が配置される。抵抗素子Ｚ２およびＺ３それぞれに対応する素子分離膜５２Ａｂおよび５２Ｂａ上に形成される抵抗体５３Ａｂおよび５３Ｂａが、第１メタル配線で形成される接続配線７０により、その一端において相互接続される。この接続配線７０に連結して、また、第１メタル配線で形成されるバイアス配線７１が、これらの素子分離膜５３Ａｂおよび５３Ｂａの間に配置される。このバイアス配線７１が、コンタクトを介して下層に配置される高濃度不純物領域５１に電気的に接続される。
【００７６】
また、抵抗素子Ｚ１およびＺ４のそれぞれの一端は、ノードＡおよびノードＣにそれぞれ接続する第１メタル配線で形成される接続配線７２および７３に接続される。これらの接続配線７２および７３は、それぞれ、コンタクトを介して抵抗体５２Ａａおよび５２Ｂｂに電気的に接続される。
【００７７】
この図１８に示す抵抗素子の配置の他の構成は、図１６に示す抵抗素子の配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７８】
図１８に示すように、バイアス配線７１が、抵抗素子Ｚ２およびＺ３を形成する領域の間に配置され、また、抵抗素子Ｚ１−Ｚ４ならびに形状ダミー素子が共通のＰウェル５０に配置される。したがって、この配置においても、先の実施の形態２と同様、Ｐウェル５０のレイアウト面積を低減することができる。また、抵抗素子を抵抗値の小さな抵抗素子へ細分化し、それらの細分化された抵抗素子Ｚ１−Ｚ４を複数個（偶数個）直列に接続することにより、所望の抵抗値を有する基板電圧依存性が十分に隠された抵抗回路を実現することができる。
【００７９】
また、細分化された抵抗素子を単位抵抗として利用することにより、必要とされる抵抗値を有する抵抗素子を、実現することができる。１つの抵抗素子を構成する細分化抵抗素子の数は２に限定されない。基板電圧依存性が互いに逆となる細分化抵抗素子の数が互いに等しければよい。
【００８０】
［実施の形態６］
図１９は、この発明に従う抵抗素子を含む抵抗回路が適用されるオーディオ用ΔΣアナログ／デジタル変換回路の構成を概略的に示すブロック図である。図１９において、このΔΣアナログ／デジタル変換回路は、アナログ入力信号ＡＩＮＬおよびＡＩＮＲそれぞれに対して設けられるシングルエンド／差動信号変換器１００Ｌおよび１００Ｒと、これらのシングルエンド／差動信号変換器１００Ｌおよび１００Ｒに対して設けられるΔΣ変調器１０２Ｌおよび１０２Ｒと、これらのΔΣ変調器１０２Ｌおよび１０２Ｒの出力信号をフィルタ処理してデジタル信号ＤＯＵＴを生成するデジタルフィルタ１０４を含む。
【００８１】
アナログ入力信号ＡＩＮＬおよびＡＩＮＲは、それぞれ、シングルエンドのＬおよびＲチャネルのアナログ入力信号である。このシングルエンド／差動信号変換器１００Ｌおよび１００Ｒで、シングルエンドのアナログ入力信号を差動信号に変換することにより、その入力信号の振幅を増大させるとともに、電源ノイズなどの同相ノイズを相殺して信号品質を改善する。
【００８２】
ΔΣ変調器１０２Ｌおよび１０２Ｒは、それぞれ、与えられた差動信号に対しΔΣ変調を行ない、デジタル信号を生成する。ΔΣ変調器１０２Ｌおよび１０２Ｒは、アナログ入力信号と、前のサイクルにおいて量子化された出力信号と差分を求め、その差動信号を積分処理した後再び量子化する処理を行ない、アナログ入力信号をデジタル信号に変換する。ΔΣ変調器１０２Ｌおよび１０２Ｒは、サンプリングレートが高くされたオーバサンプリングを行って、ノイズシェーピングを行って、ノイズ成分を高周波領域に移動させる。
【００８３】
このΔΣ変調器１０２Ｌおよび１０２Ｒは、１ビット出力データ列を生成してもよく、多ビットデジタルデータ列を生成してもよい。なお、このΔΣ変調器１０２Ｌおよび１０２Ｒの次数は、用途に応じて適宜定められる。
【００８４】
デジタルフィルタ１０４は、これらのからのデータ列の低域成分を通過させ、高周波ノイズを除去し、また、デシメーション処理を行って、ΔΣ変調器１０２Ｌおよび１０２Ｒからの出力信号の間引きを行ってサンプリングレートを低下させて、デジタル信号を生成する。
【００８５】
このデジタルフィルタ１０４およびΔΣ変調器１０２Ｌおよび１０２Ｒへは、クロック制御回路１０６からのクロック信号が与えられる。このクロック制御回路１０６は、システムクロックＳＹＳＣＬＫに従って必要なクロック信号を生成する。クロック制御回路１０６からの内部クロック信号に従って、ΔΣ変調器１０２Ｌおよび１０２Ｒが、量子化ノイズ成分を抑圧するために、必要とされるサンプリングレートより高いサンプリングレートでΔΣ変調操作を行ない、デジタルフィルタ１０４が、この高域成分側にシフトしたノイズ成分（ノイズシェービング）を除去するとともにサンプリングレートを低下させる。
【００８６】
通常、高精度でΔΣ変調を行なうために、差動信号が利用され、シングルエンド／差動信号変換器１００Ｌおよび１００Ｒにおいては、差動増幅器が利用される。
【００８７】
図２０は、図１９に示すシングルエンド／差動信号変換器１００Ｌおよび１００Ｒの構成の一例を概略的に示す図である。図２０において、シングルエンド／差動信号変換器１００（１００Ｌまたは１００Ｒ）は、２つの縦続接続される反転増幅器（オペアンプ：演算増幅器）１１０および１１２を含む。オペアンプ１１０は、その負入力に抵抗素子ＲＲ１を介してアナログ入力信号ＡＩＮ（ＡＩＮＬまたはＡＩＮＲ）を受け、その出力が、抵抗素子ＲＲ２を介してその負入力に結合される。オペアンプ１１０の正入力は、基準電圧源（バイアス電圧源：図２０においては、基準電圧源として接地を示す）に結合される。
【００８８】
オペアンプ１１２は、その負入力に、抵抗素子ＲＲ３を介してオペアンプ１１０の出力信号を受け、また、その出力および負入力が、抵抗素子ＲＲ４を介して相互接続される。オペアンプ１１２の正入力は、基準電圧源に結合される。
【００８９】
抵抗素子ＲＲ１−ＲＲ４の抵抗値は、同じである。オペアンプ１１０から、アナログ入力信号ＡＩＮと逆相の内部アナログ信号Ｖｏｕｔ＿ｎが生成され、オペアンプ１１２から、アナログ入力信号ＡＩＮと同相の内部アナログ信号Ｖｏｕｔ＿ｐが生成される。
【００９０】
オペアンプ１１０および１１２は、与えられた入力信号を反転増幅する反転増幅動作を実行する。この場合、差動信号Ｖｏｕｔ＿ｎおよびＶｏｕｔ＿ｐが、その増幅率（振幅）が等しくなるように、オペアンプ１１０および１１２の増幅率は、正確に−１に設定する必要がある。この場合、オペアンプ１１０および１１２の増幅率Ａは、−（ＲＲ２／ＲＲ１）および−（ＲＲ４／ＲＲ３）でそれぞれ与えられる。
【００９１】
図２１は、図１９に示すシングルエンド／差動信号変換器１００Ｌおよび１００Ｒの他の構成を概略的に示す図である。この図２１に示すシングルエンド／差動信号変換器１００（１００Ｌ，１００Ｒ）は、以下の点で図２０に示すシングルエンド／差動信号変換器１００とその構成が異なる。すなわち、初段のオペアンプ１１４が、その負入力と出力が配線により結合され、オペアンプ１１２の構成は、図２４に示すオペアンプ１１２と同じである。
【００９２】
オペアンプ１１４は、負入力および出力が配線により相互接続され、正入力にアナログ入力信号ＡＩＮを受ける。このオペアンプ１１４は、いわゆるボロフォテージフォロワとして動作し、アナログ入力信号ＡＩＮに応じた内部アナログ信号Ｖｏｕｔ＿ｐを生成する。したがって、図２１に示す構成の場合、オペアンプ１１２からの出力信号は、図２４に示す構成と異なり、アナログ入力信号ＡＩＮと同相の内部アナログ信号Ｖｏｕｔ＿ｎとなる。
【００９３】
この場合においても、オペアンプ１１２は、差動信号Ｖｏｕｔ＿ｐおよびＶｏｕｔ＿ｎの振幅を等しくするため、その増幅率を正確に１に設定する必要がある。
【００９４】
図２２は、反転増幅器の抵抗素子ＲＲ１−ＲＲ４の基板電圧依存性を概略的に示す図である。図２２において、横軸に、基板領域からの抵抗素子に対する平均電位を示し、縦軸に抵抗比を示す。基板からの平均電位が＋ΔＶ高くなった場合、抵抗比は、＋Δｒだけ増大する。一方、この平均電位Ｖｘが−ΔＶ変化すると、抵抗比も同様−Δｒ変化する。
【００９５】
したがって、たとえば図２０に示すオペアンプ１１０および１１２各々において、抵抗値に基板電圧依存性が存在する場合には、以下のように、増幅率が変化する。
【００９６】
入力信号が基準電圧源の電圧よりも高い場合、入力抵抗の基板電位からの平均電位が性となり、また、帰還抵抗において基板領域からの平均電位が負となる。従って、増幅率（ゲイン）が−（Ｒ（０）−Δｒ）／（Ｒ（０）＋Δｒ）となる。ここで、Ｒ（０）は、抵抗素子の基板からの平均電位がゼロの時、すなわち基板電圧非印加時の抵抗値を示す。
【００９７】
一方、入力信号が基準電圧源の電圧よりも低い場合、入力抵抗の基板からの平均電位が負となり、帰還抵抗の基板からの平均電位が、正となる。従って、増幅率は、−（Ｒ（０）＋Δｒ）／（Ｒ（０）−Δｒ）となる。
【００９８】
したがって、この基板電圧依存性が抵抗素子ＲＲ１−ＲＲ４に存在する場合、増幅率を正確に−１に維持することができず、正確な差動信号を生成できず、ΔΣ変調において歪が生じるという問題が生じる。そこで、シングルエンド／差動信号変換器１００Ｌおよび１００Ｒに含まれる反転増幅器（差動増幅器）の入力抵抗ＲＲ１、ＲＲ２および帰還抵抗ＲＲ３、ＲＲ４に対し、これまでの実施の形態１から５の抵抗素子の接続を適用する。
【００９９】
図２３は、この発明の実施の形態６に従うオペアンプの抵抗素子の接続態様を概略的に示す図である。この図２３において、オペアンプ１２０の負入力には、抵抗素子Ｒ１を介してアナログ入力信号Ｖｉｎが与えられ、また、その出力が抵抗素子Ｒ２を介して負入力に結合される。このオペアンプ１２０は、図２０および図２１に示すオペアンプ１１０または１１２のいずれかである。抵抗素子Ｒ１およびＲ２は、図２０および２１に示すオペアンプ１１０または１１２の入力抵抗および帰還抵抗である。
【０１００】
抵抗素子Ｒ１およびＲ２それぞれに対し、これまでに説明した実施の形態１から５のいずれかの抵抗素子の接続態様を適用する。これにより、抵抗素子Ｒ１およびＲ２それぞれの抵抗値の基板電圧依存性は隠され、増幅率−（Ｒ２／Ｒ１）が規定値の“−１”となり、その増幅率の基板電圧依存性をなくすことができる。これにより、ΔΣ変調を高精度で行なうことができ、歪の少ないアナログ／デジタル変換を行なうΔΣ変調型アナログ／デジタル変換器を実現することができる。
【０１０１】
なお、図２３に示す反転増幅器の構成は、この図１９に示すオーディオ用ΔΣ変調型アナログ／デジタル変換器への適用に限定されない。一般の反転増幅器に対しても、適用することができる。
【０１０２】
［実施の形態７］
図２４は、この発明の実施の形態７に従う増幅回路の接続の構成を概略的に示す図である。図２４において、オペアンプ１２０の負入力へは、入力信号Ｖｉｎが抵抗素子ＺＲ１およびＺＲ２の直列体を介して与えられる。オペアンプ１２０の出力は、抵抗素子ＺＲ４およびＺＲ３の直列体を介して負入力に結合され、その正入力は、基準電圧源に結合される。すなわち、入力抵抗が抵抗素子ＺＲ１およびＺＲ２の直列体で構成され、帰還抵抗が、抵抗素子ＺＲ３およびＺＲ４の直列体で構成される。
【０１０３】
抵抗素子ＺＲ１の基板領域へは、入力信号Ｖｉｎが供給される。抵抗素子ＺＲ２の基板領域へは、オペアンプ１２０の負入力ノードの電位が供給される。
【０１０４】
一方、抵抗素子ＺＲ４は、その基板領域へは、出力信号Ｖｏｕｔが供給され、抵抗素子ＺＲ３の基板領域は、オペアンプ１２０の負入力に結合される。
【０１０５】
この図２４に示す配置において、抵抗素子ＺＲ１およびＺＲ２は、各々、抵抗値Ｒａを有し、抵抗素子ＺＲ３およびＺＲ４は、各々、抵抗値Ｒｂを有する。この場合、オペアンプ１２０は、反転増幅器として動作し、その増幅率Ａｖは、−（Ｒｂ／Ｒａ）である。
【０１０６】
図２４に示す抵抗素子ＺＲ１−ＺＲ４の接続において、抵抗素子ＺＲ１およびＺＲ２は抵抗値が互いに等しく、また、抵抗素子ＺＲ３およびＺＲ４も互いに抵抗値が等しいため、入力抵抗を構成する抵抗素子ＺＲ１およびＺＲ２は、各々の抵抗値の基板電圧依存性は逆方向でかつ大きさが同じであり、また、帰還抵抗を構成する抵抗素子ＺＲ３およびＺＲ４も、それぞれの抵抗値の基板電圧依存性は逆方向でかつ大きさが同じである。したがって、入力信号Ｖｉｎおよび出力信号Ｖｏｕｔの電位レベルが変動しても、抵抗素子ＺＲ１およびＺＲ２の直列体で構成される入力抵抗および抵抗素子ＺＲ３およびＺＲ４の直列体で構成される帰還抵抗各々においては、その抵抗値ＲａおよびＲｂ各々の基板電圧依存性が見えなくされる。これにより、オペアンプ１２０の利得（増幅率）の基板電圧依存性がなくなり、歪の少ない増幅動作を行なうことができる。
【０１０７】
［変更例１］
図２５は、この発明の実施の形態７の変更例の増幅回路の構成を概略的に示す図である。図２５において、オペアンプ１２０の負入力は、抵抗素子ＺＲ５およびＺＲ６の直列体を介して入力信号Ｖｉｎを受け、その出力が、抵抗素子ＺＲ８およびＺＲ７の直列体を介して負入力に結合される。オペアンプ１２０の正入力は、基準電圧源に結合される。抵抗素子ＺＲ５およびＺＲ６の直列体が入力抵抗を構成し、抵抗素子ＺＲ７およＺＲ８の直列体が帰還抵抗を構成し、オペアンプ１２０は、反転増幅器として動作する。
【０１０８】
抵抗素子ＺＲ５およびＺＲ６の基板領域は、抵抗素子ＺＲ５およびＺＲ６の接続ノードに結合される。抵抗素子ＺＲ７およびＺＲ８の基板領域は、これらの抵抗素子ＺＲ７およびＺＲ８の接続ノードに結合される。抵抗素子ＺＲ５およびＺＲ６は抵抗値Ｒａを有し、抵抗素子ＺＲ７およびＺＲ８は抵抗値Ｒｂを有する。
【０１０９】
この図２５に示す抵抗素子ＺＲ５−ＺＲ８の接続構成の場合、入力信号Ｖｉｎが変化し、応じて出力信号Ｖｏｕｔが変化しても、抵抗素子ＺＲ５およびＺＲ６の抵抗値の基板電圧依存性は相殺され、また、抵抗素子ＺＲ７およびＺＲ８の抵抗値の基板電圧依存性は互いに相殺される。したがって、この図２５に示す接続構成においても、オペアンプ１２０の増幅率は、−（Ｒｂ／Ｒａ）の基板電圧に依存しない一定値に維持することができる。
【０１１０】
［変更例２］
図２６は、この発明の実施の形態７の変更例２に従う増幅回路の構成を概略的に示す図である。図２６において、オペアンプ１２０は、その負入力に、抵抗素子ＺＲ１０を介して入力信号Ｖｉｎを受け、また、その出力が、抵抗素子ＺＲ１１を介して負入力に結合される。抵抗素子ＺＲ１０は、その基板領域がオペアンプ１２０の負入力に結合され、抵抗素子ＺＲ１１の基板領域は、オペアンプ１２０の出力ノードに結合される。抵抗素子ＺＲ１０およびＺＲ１１は、抵抗値Ｒを有する。
【０１１１】
この図２６に示す構成においては、オペアンプ１２０は、反転増幅器として動作し、入力信号Ｖｉｎと出力信号Ｖｏｕｔは逆相の信号であり、抵抗素子ＺＲ１０およびＺＲ１１の抵抗値の基板電圧依存性は同一方向に生じる。したがって、オペアンプ１２０の増幅率は、−（Ｒ（０）＋Δｒ）／（Ｒ（０）＋Δｒ）または−（Ｒ（０）−Δｒ）／（Ｒ（０）−Δｒ）であり、基板電圧依存性による抵抗変動成分Δｒの影響が相殺され、オペアンプ１２０の増幅率は−１に基板電圧にかかわらず一定に維持される。なお、Ｒ（０）は、基板電圧非印加時、すなわち、基板からの平均電位が０の時の抵抗素子ＺＲ１０およびＺＲ１１の抵抗値を示す。
【０１１２】
［変更例３］
図２７は、この発明の実施の形態７の変更例３の増幅回路の構成を概略的に示す図である。図２７において、全差動アンプ１３０は、正および負の入力ならびに正および負の出力を有する。全差動アンプ１３０の負入力は、抵抗素子ＺＺ１およびＺＺ２の直列体を介して入力信号を受け、また、その正出力が、抵抗素子ＺＺ６およびＺＺ５の直列体を介して負入力に結合される。全差動アンプ１３０の正入力は、抵抗素子ＺＺ４およびＺＺ３の直列体を介して基準電圧源に結合され、またその負出力が抵抗素子ＺＺ８およびＺＺ７の直列体を介して正入力に結合される。抵抗素子ＺＺ１−ＺＺ４は、各々、抵抗値Ｒａを有し、抵抗素子ＺＺ５−ＺＺ８は、抵抗値Ｒｂを有する。
【０１１３】
抵抗素子ＺＺ１の基板領域は、信号入力のノードに結合され、抵抗素子ＺＺ２の基板領域は、全差動アンプ１３０の負入力に結合される。抵抗素子ＺＺ３の基板領域は、基準電圧源に結合され、抵抗素子ＺＺ４の基板領域は、全差動アンプ１３０の正入力に結合される。抵抗素子ＺＺ５の基板領域は、全差動アンプ１３０の負入力に結合され、抵抗素子ＺＺ６の基板領域は、この全差動アンプ１３０の正入力に結合される。抵抗素子ＺＺ７の基板領域は、全差動アンプ１３０の正入力に結合され、抵抗素子ＺＺ８の基板領域は、全差動アンプ１３０の負出力に結合される。
【０１１４】
この図２７に示す構成の場合、抵抗素子ＺＺ１およびＺＺ２の直列体、抵抗素子ＺＺ３およびＺＺ４の直列体、抵抗素子ＺＺ５およびＺＺ６の直列体、および抵抗素子ＺＺ７およびＺＺ８の直列体各々において、抵抗素子の基板領域は、その抵抗値の基板電圧依存性が抵抗素子の直列体において相殺されるように接続されている。したがって、この全差動アンプ１３０においても、正および負の出力からの信号に対する増幅率（利得）は、−（Ｒｂ／Ｒａ）の基板電圧に依存しない値に設定することができる。
【０１１５】
この図２７に示す全差動アンプの場合、出力信号は、基準電圧源を接地とすると、次式で与えられる：
Ｖｏｕｔ＿ｐ−Ｖｏｕｔ＿ｎ＝（Ｒｂ／Ｒａ）Ｖｉｎ、
Ｖｏｕｔ＿ｐ＝（１／２）・Ｖｉｎ・（Ｒｂ／Ｒａ）、および
Ｖｏｕｔ＿ｎ＝−（１／２）・Ｖｉｎ・（Ｒｂ／Ｒａ）
上式から明らかなように、入力抵抗および帰還抵抗の各々の抵抗値ＲａおよびＲｂの基板電圧依存性が隠され、利得を基板電圧に依存することなく一定に維持することができ、正確に入力信号から差動信号を生成することができる。
【０１１６】
なお、この図２７に示す構成において、入力信号Ｖｉｎとして、オーディオ用ΔΣアナログ／デジタル変換器に対するアナログ入力信号ＡＩＮＬおよびＡＩＮＲが一例として示される。したがって、図１９に示すシングルエンド／差動信号変換器内のシングルエンド／差動信号変換を行なう差動アンプとして、この図２７に示す差動アンプが利用されてもよい。
【０１１７】
［変更例４］
図２８は、この発明の実施の形態７の変更例４の増幅回路の構成を概略的に示す図である。この図２８に示す増幅回路においては、図２７に示す抵抗素子ＺＺ１０−ＺＺ１７に代えて、抵抗素子ＺＺ１−ＺＺ８が利用される。抵抗素子ＺＺ１０−ＺＺ１７の基板領域の接続を除いて、全差動アンプ１３０に対する接続は、図２７に示す全差動アンプの構成と同じである。
【０１１８】
抵抗素子ＺＺ１０およびＺＺ１１の基板領域は、これらの抵抗素子ＺＺ１０およびＺＺ１１の間の接続ノードに結合され、抵抗素子ＺＺ１２およびＺＺ１３の基板領域は、これらの抵抗素子ＺＺ１２およびＺＺ１３の間の接続ノードに結合される。抵抗素子ＺＺ１４およびＺＺ１５の基板領域は、抵抗素子ＺＺ１４およびＺＺ１５の間の接続ノードに結合される。抵抗素子ＺＺ１６およびＺＺ１７の基板領域は、これらの抵抗素子ＺＺ１６およびＺＺ１７の接続ノードに結合される。抵抗素子ＺＺ１０−ＺＺ１３の抵抗値はＲａであり、抵抗素子ＺＺ１４−ＺＺ１７の抵抗値はＲｂである。
【０１１９】
この図２８に示す接続構成においても、抵抗素子ＺＺ１０およびＺ１１の直列体、抵抗素子ＺＺ１２およびＺＺ１３の直列体、抵抗素子ＺＺ１４およびＺＺ１５の直列体、およびＺＺ１６およびＺＺ１７の直列体の各直列体において、抵抗素子の抵抗値の基板電圧依存性が相殺されるように、基板領域が接続される。したがって、全差動アンプ１３０の増幅率において、図２７に示す構成と同様、基板電圧の影響を受けることなく、Ｖｏｕｔ＿ｐ−Ｖｏｕｔ＿ｎ＝−（Ｒｂ／Ｒａ）の一定値に維持することができる。
【０１２０】
また、この抵抗値ＲａおよびＲｂが互いに等しい場合には、図１９に示すシングルエンド／差動信号変換器内のシングルエンド／差動信号変換を行なう差動アンプとして、この図２７に示す差動アンプを利用することができる。図２８において、このシングルエンド／差動信号変換への適用を示すために、入力信号として、アナログ入力信号ＡＩＮＬ、ＡＩＮＲを示す。
【０１２１】
［変更例５］
図２９は、この発明の実施の形態７の変更例５の増幅回路の構成を概略的に示す図である。図２９において、オペアンプ１４０は、負入力が抵抗回路ＲＫ１を介して基準電圧源に結合され、その出力が負入力に抵抗回路ＲＫ２を介して結合される。抵抗回路ＲＫ１およびＲＫ２は、偶数個の抵抗素子（Ｒ１、Ｒ２；Ｒ３、Ｒ４）の直列体で各々構成され、各抵抗素子の基板領域の接続として、実施の形態１から５のいずれかに示した構成を利用する。これにより、抵抗回路ＲＫ１およびＲＫ２各々において、抵抗素子の抵抗値の基板電圧依存性を相殺して、抵抗値ＲａおよびＲｂの基板電圧依存性を無くす。
【０１２２】
オペアンプ１４０は、正入力に入力信号Ｖｉｎを受ける。抵抗回路ＲＫ１およびＲＫ２の抵抗値は、それぞれＲａおよびＲｂである。この図２９に示すオペアンプの接続形態においては、このオペアンプ１４０は非反転増幅動作を行ない、その増幅率Ａｂは、（１＋Ｒｂ／Ｒａ）で表わされる。
【０１２３】
したがって、この非反転増幅動作を行なうオペアンプ１４０の接続においても、入力抵抗を構成する抵抗回路ＲＫ１および帰還抵抗を構成する抵抗回路ＲＫ２各々において、実施の形態１から５のいずれかの構成を適用してその入力抵抗の抵抗値Ｒａおよび帰還抵抗の抵抗値Ｒｂ各々の基板電圧依存性を見えなくすることにより、アンプ１４０の増幅率の基板電圧依存性を隠すことができ、正確な歪の少ない増幅信号Ｖｏｕｔを得ることができる。
【０１２４】
以上のように、この発明の実施の形態７に従えば、オペアンプの入力抵抗および帰還抵抗各々において、その抵抗値の基板電圧依存性が相殺されるように基板領域の接続を行なっており、歪の少ない増幅動作を行なう差動増幅回路を得ることができる。
【０１２５】
また、これらの増幅器を、例えばオーディオ用のＡ／Ｄ変換回路のシングルエンド／差動信号変換部に対して適用することにより、歪の少ないアナログ差動信号を生成することができる。
【０１２６】
［実施の形態８］
図３０は、この発明の実施の形態８に従う抵抗素子が適用される高精度オーディオ用ΔΣデジタル／アナログ変換回路の全体の構成を概略的に示す図である。図３０において、ΔΣデジタル／アナログ変換回路は、入力デジタル信号ＤＩＮのサンプリング周波数を等価的に増加させるインタポレーションフィルタ２００と、このインタポレーションフィルタ２００からのＬおよびＲチャネルに対応するデータに対しそれぞれΔΣ変調を行なうΔΣ変調器２０２Ｌおよび２０２Ｒと、これらのΔΣ変調器２０２Ｌおよび２０２Ｒの出力信号をアナログ信号に変換し、そのアナログ信号を電流信号の形態で出力する電流ＤＡＣ（デジタル／アナログ変換器）２０４Ｌおよび２０４Ｒと、これらの電流ＤＡＣ２０４Ｌおよび２０４Ｒからの電流信号を電圧信号に変換するＩ／Ｖ（電流／電圧）変換器２０６Ｌおよび２０６Ｒを含む。Ｉ／Ｖ変換器２０６Ｌおよび２０６Ｒから、それぞれＬチャネル用のアナログ出力信号ＡＯＵＴＬおよびＲチャネル用の出力アナログ信号ＡＯＵＴＲが生成される。
【０１２７】
インタポレーションフィルタ２００、ΔΣ変調器２０２Ｌ，２０２Ｒおよび電流ＤＡＣ２０４Ｌおよび２０４Ｒの動作タイミングは、クロック（ＣＬＫ）制御回路２０８からの内部クロック信号により制御される。このクロック制御回路２０８は、システムクロック信号ＳＹＳＣＬＫに従って内部タイミングクロック信号を生成する。
【０１２８】
インタポレーションフィルタ２００へは、デジタル入力信号ＤＩＮとして、Ｌチャネル信号およびＲチャネル信号が時系列的に与えられ、これらのデジタル入力信号ＤＩＮに対しサンプリング値をインタポレーション（補間）を行なってそのサンプリング周波数を等価的に増加させた後低域成分を通過させる。このインタポレーションフィルタ２００によるインタポレーションにより、量子化ノイズ等のノイズ成分を、高周波領域にシフトさせるノイズシェーピングを行ない、その後の低域成分通過処理により、ノイズ成分を除去する。
【０１２９】
ΔΣ変調器２０２Ｌおよび２０２Ｒは、このインタポレーションフィルタ２００から与えられるＬチャネル信号およびＲチャネル信号それぞれに対し、ΔΣ変調を行なう。このとき、インタポレーションフィルタ２００からは、Ｌチャネル信号およびＲチャネル信号がそれぞれ並列に出力される。デジタル入力信号ＤＩＮとして、Ｌチャネル信号およびＲチャネル信号が時系列的に与えられ、その時系列信号が、Ｌチャネル信号Ｒチャネル信号に分離されて出力されるため、これらのΔΣ変調器２０２Ｌおよび２０２Ｒは、１サンプリング期間遅延等の遅延信号を相互に送受して、Ｌチャネル信号およびＲチャネル信号に対するΔΣ変調をそれぞれ実行する。
【０１３０】
電流ＤＡＣ２０４Ｌおよび２０４Ｒは、このΔΣ変調器２０２Ｌおよび２０２Ｒからそれぞれ与えられるデジタル信号を電流信号に変換して出力する。したがって、この電流ＤＡＣ２０４Ｌおよび２０４Ｒからは、ΔΣ変調されたデジタル信号を電流信号に変換したアナログ信号が生成される。
【０１３１】
この電流信号を生成することにより、高速で、ΔΣ変調された信号をアナログ信号に変換し、また電流加算により容易にΔΣ変調された信号に対応する大きさのアナログ電流信号を生成する。この電流ＤＡＣ２０４Ｌおよび２０４Ｒの構成としては、デルタシグマ変調されたデジタル信号に対応する電流を供給する構成であれば、任意の構成を利用することができる。
【０１３２】
Ｉ／Ｖ変換器２０６Ｌおよび２０６Ｒは、電流ＤＡＣ２０４Ｌおよび２０４Ｒから与えられたアナログ電流信号をアナログ電圧信号に変換し、それぞれアナログＬチャネル信号ＡＯＵＴＬおよびアナログＲチャネル信号ＡＯＵＴＲを生成する。
【０１３３】
このインタポレーションフィルタ２００によるインタポレーションを行ない、また電流ＤＡＣ２０４Ｌおよび２０４Ｒにより電流信号を生成することにより、高精度でデジタル／アナログ変換を行なうことができる。
【０１３４】
この構成の場合、最終的にＩ／Ｖ変換器２０６Ｌおよび２０６Ｒにおいては、オペアンプを利用して、電流／電圧変換が行なわれる。この電流／電圧変換においては、電流信号に応じた電圧信号を生成して歪の少ない信号を生成するために、Ｉ／Ｖ変換操作に精度が要求される。
【０１３５】
図３１は、Ｉ／Ｖ変換器２０６Ｌおよび２０６Ｒの構成の一例を概略的に示す図である。これらのＩ／Ｖ変換器２０６Ｌおよび２０６Ｒは、同一構成を有するため、図３１においては、Ｉ／Ｖ変換器２０６で、これらのＩ／Ｖ変換器２０６Ｒおよび２０６Ｌを示す。
【０１３６】
図３１において、Ｉ／Ｖ変換器２０６（２０６Ｌ，２０６Ｒ）は、前段の電流ＤＡＣ２０４（２０４Ｌ，２０４Ｒ）の電流源２１４から供給されるアナログ入力電流Ｉｉｎを負入力に受けるオペアンプ２１０を含む。このオペアンプ２１０の出力および負入力は、抵抗素子Ｚを介して相互接続され、その正入力は、基準電圧源Ｖｒに結合される。
【０１３７】
電流ＤＡＣ２０４に含まれる電流源２１４は、ΔΣ変調されたデジタル信号に対応する電流を供給する。従って、この電流源２１４は、ΔΣ変調されたデジタル信号に応じて供給電流量が調整される可変電流源で構成されるが、図３１においては、単にアナログ電流信号を供給するように示す。
【０１３８】
オペアンプ２１０は、入力インピーダンスは高く、この電流源２１４からのアナログ電流信号Ｉｉｎは、抵抗値Ｒを有する抵抗素子Ｚを介して出力ノードに伝達される。したがって、出力信号Ｖｏｕｔは、Ｖｒ−Ｒ・Ｉｉｎで表わされる。但し、電流Ｉｉｎは、オペアンプ２１０の負入力から出力に向かって流れる方向を正の電流とする。
【０１３９】
出力信号Ｖｏｕｔは、抵抗素子Ｚの抵抗値Ｒに依存するため、入力電流Ｉｉｎに応じた電圧信号が、出力信号Ｖｏｕｔとして生成される。この出力電圧信号Ｖｏｕｔは、正確に入力電流信号Ｉｉｎに対応する電圧レベルであることが要求される。高精度で、電流・電圧変換を行うために、抵抗素子Ｚとして、これまでの実施の形態１から５において説明した抵抗素子の直列体の構成を利用する。
【０１４０】
図３２は、図３１に示すＩ／Ｖ変換回路に含まれる抵抗素子Ｚの具体的配置の一例を示す図である。図３２において、抵抗素子Ｚは、サブ抵抗素子ＺＳ１およびＺＳ２の直列体を含む。サブ抵抗素子ＺＳ１の基板領域は、オペアンプ２１０の負入力に結合され、サブ抵抗素子ＺＳ２の基板領域は、オペアンプ２１０の出力に結合される。これらのサブ抵抗素子ＺＳ１およびＺＳ２の抵抗値は、互いに等しく、Ｒである。
【０１４１】
電流ＤＡＣ２０４の電流源２１４からのアナログ電流信号Ｉｉｎは、符号を有する信号である。したがって、サブ抵抗素子ＺＳ１およびＺＳ２に印加される電圧は、このアナログ入力信号Ｉｉｎの符号に応じて、その極性が異なる。しかしながら、いずれの場合においても、これらのサブ抵抗素子ＺＳ１およびＺＳ２の基板領域からの平均電位は、逆方向であり、かつその大きさは等しい。したがって、サブ抵抗素子ＺＳ１およびＺＳ２の合成抵抗２・Ｒは、基板電圧の影響を受けることなく一定値を維持し、出力信号Ｖｏｕｔとして、正確に、アナログ入力信号Ｉｉｎに応じた電圧信号を生成することができる。
【０１４２】
図３３は、図３１に示す抵抗素子Ｚの他の構成を概略的に示す図である。図３３において、抵抗素子Ｚは、図３２に示す構成と同様、サブ抵抗素子ＺＳ３およびＺＳ４の直列体を含む。これらのサブ抵抗素子ＺＳ３およびＺＳ４の基板領域は、これらの抵抗素子ＺＳ３およびＺＳ４の間の接続ノードに結合される。サブ抵抗素子ＺＳ３およびＺＳ４の抵抗値は、ともに、Ｒである。
【０１４３】
この図３３に示す抵抗素子Ｚのサブ抵抗素子ＺＳ３およびＺＳ４の基板領域の接続態様においても、電流源２１４からの入力信号Ｉｉｎにより電圧変化が生じる場合、基板領域からの各サブ抵抗素子ＺＳ３およびＺＳ４に対する平均電位は、その大きさが等しく符号が逆となる。したがって、アナログ電流信号Ｉｉｎの符号にかかわらず、サブ抵抗素子ＺＳ３およびＺＳ４の抵抗値の基板電圧依存性は相殺され、出力信号Ｖｏｕｔとして、基板電圧の影響を受けることなく、アナログ入力信号Ｉｉｎとサブ抵抗素子ＺＳ３およびＺＳ４の合成抵抗（２・Ｒ）の積に応じた信号が生成される。
【０１４４】
以上のように、この発明の実施の形態８に従えば、高精度ΔΣデジタル／アナログ変換回路の電流／電圧変換器の増幅器に利用される抵抗素子に対し、その基板領域を、抵抗素子の直列体の基板電圧依存性が相殺されるように接続している。したがって、基板電圧の影響を受けることなく、直列体の抵抗素子の合成抵抗に応じた出力信号を生成することができ、歪の少ないアナログ電圧信号を生成することができる。これにより、歪成分の少ないオーディオ信号を再生することのできるオーディオ用デジタル／アナログ変換回路を実現することができる。
【０１４５】
［実施の形態９］
図３４は、この発明の実施の形態９に従う増幅回路の構成を概略的に示す図である。図３４において、オペアンプ２５０の負入力に対し、入力抵抗として、抵抗素子Ｚ２０およびＺ２１の直列体が接続され、帰還抵抗として、オペアンプ２５０の出力と負入力との間に抵抗素子Ｚ２３およびＺ２４の直列体が接続される。このオペアンプ２５０の正入力は基準電圧源に結合される。
【０１４６】
抵抗素子Ｚ２０およびＺ２１は、その基板領域が、それぞれ信号入力ノードおよびオペアンプ２５０の負入力ノードに結合される。抵抗素子Ｚ２３およびＺ２４の基板領域は、それぞれ、オペアンプ２５０の負入力および出力に結合される。抵抗素子Ｚ２０およびＺ２１は、それぞれ抵抗値ＲａおよびＲｃを有し、その抵抗比は、Ｒａ：Ｒｃ＝α：（１−α）である。一方、抵抗素子Ｚ２３およびＺ２４は、同じ抵抗値Ｒｂを有する。
【０１４７】
図３５は、図３４に示すオペアンプ２５０の最終出力段の構成の一例を概略的に示す図である。図３５において、オペアンプの出力段は、出力ノードに電流を供給するＰチャネルＭＯＳトランジスタＰＱと、出力ノードからの電流を接地ノードへ放出するＮチャネルＭＯＳトランジスタＭＯＳトランジスタＮＱを含む。ＰチャネルＭＯＳトランジスタＰＱはゲートにバイアス電圧Ｖｂｉａｓを受け、ＮチャネルＭＯＳトランジスタＮＱが、そのゲートに、内部信号ＩＮを受ける。
【０１４８】
ＭＯＳトランジスタＰＱは、バイアス電圧Ｖｂｉａｓに従って一定の電流Ｉｓを供給する。一方、ＭＯＳトランジスタＮＱは、出力信号Ｖｏｕｔの極性に応じて、出力ノードへ電流を供給するかまたは出力ノードから電流を引抜く。したがって、この出力信号Ｖｏｕｔに従って、出力ノードからＭＯＳトランジスタＮＱへ流入する電流Ｉｏの大きさが異なると、ＭＯＳトランジスタＮＱのトランスコンダクタンスｇｍの値が変化し、その入出力特性に歪が生じる。この場合、出力ノードからの電流Ｉｏの変動の影響を受けることなく、ＭＯＳトランジスタＮＱのトランスコンダクタンスｇｍを一定とするためには、このＭＯＳトランジスタＰＱが供給する電流Ｉｓを大きくして、出力ノードからの電流Ｉｏの変動を無視することができるようにする必要がある（Ｉｓ＞＞Ｉｏ）。しかしながら、この場合、ＭＯＳトランジスタＰＱのレイアウト面積が増大し、また、消費電流も増大する。従って、ＭＯＳトランジスタＰＱのサイズ（ゲート幅とゲート長との比）を大きくすることができない。このＭＯＳトランジスタＰＱが供給する電流量は、バイアス電圧Ｖｂｉａｓにより決定される。したがって、この流入電流Ｉｏの影響の度合いは、バイアス電圧Ｖｂｉａｓに依存し、出力ノードからＭＯＳトランジスタＮＱへ流入する電流Ｉｏの影響によるオペアンプの入出力特性の歪が、バイアス電圧依存性を有する状態が生じる。但し、上記の歪の原因は、アンプの歪の原因の一つであり、他のプロセス起因で起こる歪は存在する。
【０１４９】
図３６は、図３４に示すオペアンプ２５０の入出力特性をシミュレーションにより求めた結果を示す図である。この場合、入出力特性においては、入力抵抗および帰還抵抗の抵抗値の変化は無いと仮定する。入出力特性は、エンドポイント法により測定され、横軸に、入力信号の中心値からのずれを示し、縦軸に、出力信号の理想特性（線形応答特性）からのずれを示す。ここで、エンドポイント法は、オペアンプ２５０の入出力特性曲線の動作範囲の両端を結ぶ直線からの実際の入出力特性のずれを示し、この出力の偏差が、図３６に示す出力偏差ΔＶｏｕｔに対応する。
【０１５０】
図３６において、入出力応答特性として、曲線ＣＡ、ＣＢ、ＣＣ１およびＣＣ２で示される特性が認められる。特性曲線ＣＡは、上に凸の入出力特性を示し、線形応答を示す直線よりも出力信号が高くなる傾向を示す。一方、特性曲線ＣＢは、下に凸の入出力特性を示し、この場合、出力信号としては理想応答（線形応答）よりも出力信号が低くなる特性を示す。特性曲線ＣＣ１およびＣＣ２は、それぞれＳ字型の入出力特性を示しおり、入力信号の中心値からの変化に従って、その出力信号のレベルが線形応答に対して高い状態および低い状態が存在する。
【０１５１】
この入出力応答特性としては、出力偏差ΔＶｏｕｔが、全領域において０となる状態が最も歪が少ない状態である。
【０１５２】
図３４に示すように、入力抵抗を構成する抵抗素子Ｚ２０およびＺ２１の抵抗値ＲａおよびＲｃを、抵抗比α：（１−α）に設定する。入力抵抗に基板電圧依存性を持たせることにより、オペアンプ２５０の増幅率に抵抗値の基板電圧依存性を反映させ、その入出力応答特性を理想状態に設定する。ここで、補正対象となる入出力特性は、図３６の曲線ＣＡで表わされる。
【０１５３】
図３７は、図３４に示すオペアンプ２５０の入出力特性の入力抵抗依存性を示す図である。この図３７においては、オペアンプ２５０は理想アンプであり、バイアス電圧依存性は、その入出力特性に存在しないと想定している。また、抵抗比αは、０から０．５の間の値である。また、抵抗素子Ｚ２０およびＺ２１の基板電圧依存性係数ｋが、負の値である。この入出力応答特性は、エンドポイント法により求められる。
【０１５４】
この図３７に示すように、入力抵抗素子の抵抗比αに従って、オペアンプ２１０の入出力特性が下に凸の入出力特性となる。抵抗比αが小さくなるにつれて、特性曲線は、曲線Ｓ１、Ｓ２およびＳ３と、出力偏差が大きくなる。この出力偏差の入力抵抗値依存性については、後に説明する。
【０１５５】
したがって、図３７に示す入出力特性調整して、図３６に示す特性曲線ＣＡで表わされる入出力特性と組合せることにより、オペアンプの入出力特性の、入力抵抗の基板電圧依存性による入力抵抗依存性とバイアス電圧依存性とを相殺することができ、図３８に示すようなオペアンプの入出力特性ＣＦを得ることができる。
【０１５６】
ここで、図３８において、曲線ＣＡは、入力抵抗および帰還抵抗の基板電圧依存性がない場合のオペアンプ２５０の入出力特性のバイアス電圧依存性を示し、曲線ＳＲは、オペアンプのバイアス電圧依存性がない場合の入力抵抗の基板電圧依存性による入出力特性を示す。これらの曲線ＣＡおよびＳＲにより表わされる入出力特性を合成することにより、最終的な入出力特性ＣＦが得られる。この曲線ＣＦで表わされる入出力特性が、全入力偏差領域において出力電圧偏差ΔＶｏｕｔが０となるように、抵抗比αの値を設定する。
【０１５７】
ここで、図３７に示す入出力応答特性が生じる理由について、図３４の構成を参照して、以下に簡単に説明する。図３４に示す入力抵抗を構成する抵抗素子Ｚ２０およびＺ２１の基板からの平均電位Ｖｘ（Ａ）およびＶｘ（Ｃ）は、それぞれ、次式で表わされる：
Ｖｘ（Ａ）＝−α・ＶＩＮ／２、
Ｖｘ（Ｃ）＝（１−α）・ＶＩＮ／２
ここで、ＶＩＮは、抵抗素子Ｚ２０およびＺ２１全体にわたって印加される電圧であり、入力信号Ｖｉｎと正入力の基準電源電圧（Ｖｓｓ）との和、すなわちＶｉｎ＋Ｖｓｓで与えられる。
【０１５８】
したがって、抵抗素子Ｚ２０およびＺ２１の抵抗値ＲａおよびＲｃおよびその合成抵抗Ｒａ＋Ｒｃは、それぞれ、次式で与えられる：
Ｒａ＝α・Ｒ０（１＋ｋ・（−α・Ｖｉｎ／２））、
Ｒｃ＝（１−α）・Ｒ０・（１＋ｋ・（１−α）・ＶＩＮ／２）、
Ｒａ＋Ｒｃ
＝Ｒ０＋ｋ・Ｒ０・（１−２・α）・ＶＩＮ／２、
＝Ｒ０｛１＋ｋ（１−２・α）・ＶＩＮ／２｝
ここで、Ｒ０は、抵抗素子Ｚ２０およびＺ２１の抵抗値ＲａおよびＲｃを形成する際の単位抵抗値を示す。
【０１５９】
抵抗比αは、０＜α＜１／２であり、基板電圧依存性係数ｋが負であるため、基板電圧ＶＩＮの依存性により、基板電圧ＶＩＮが正の領域では合成抵抗Ｒａ＋Ｒｃは小さくなり、負の領域では、合成抵抗Ｒａ＋Ｒｃは、大きくなる。オペアンプは反転増幅器であり、増幅率は、−２・Ｒｂ／（Ｒａ＋Ｒｃ）で与えられる。したがって、基板電圧ＶＩＮが正の領域において合成抵抗Ｒａ＋Ｒｃが小さくなると、出力信号が負方向へ大きくされ（増幅率の絶対値が大きくなるため）、基板電圧ＶＩＮが負の領域で合成抵抗が大きくなると、出力信号の振幅が小さくなる（正極性の出力信号のレベルが低くなる）。したがって、入出力特性が理想特性より負の方向に変位し、図３７に示すような下に凸の入出力応答特性が得られる。
【０１６０】
抵抗比αが、１＞α＞１／２の場合には、基板電圧依存性係数ｋが負の場合、上に凸の入出力応答特性が得られる。また、基板電圧依存性係数ｋが正であれば、図３７に示すような下に凸の入出力応答特性曲線は、抵抗比の係数αが１／２と１の間で生じ、上に凸の入出力応答特性は、抵抗比αが０から１／２の間の場合に生じる。
【０１６１】
したがって、基板電圧依存性係数ｋの値を、予めパラメータとして、測定して決定されて既知の値とすると、抵抗比αを適切な値に設定することにより、図３８に示すような、オペアンプのバイアス電圧依存性を、入力抵抗の抵抗値の基板電圧依存性により相殺することができ、出力歪の少ない増幅器を実現することができる。
【０１６２】
図３９は、この発明の実施の形態９に従う反転増幅器の入力抵抗２７０の抵抗比の具体例を示す図である。図３９において、入力抵抗２７０を構成する抵抗素子Ｚ２０およびＺ２１の抵抗値がそれぞれ１・Ｒおよび３・Ｒに設定される。この場合、抵抗比αは、１／４である。帰還抵抗を構成する抵抗素子Ｚ２３およびＺ２４の抵抗値は、互いに等しくＲｂである。この構成において、入力抵抗２７０を構成する抵抗素子Ｚ２０およびＺ２１は、それぞれを構成する単位抵抗の数が異なるため、そのレイアウトが異なる。
【０１６３】
図４０は、図３９に示す入力抵抗２７０の平面レイアウトを概略的に示す図である。図４０において、抵抗素子Ｚ２０は、Ｐウェル３００上に形成される。Ｐウェル３００表面に、矩形形状の素子分離膜３０４が形成され、この素子分離膜３０４周辺に、Ｐウェル３００表面に高濃度Ｐ型不純物領域３０２が配置される。素子分離膜３０４表面に、例えばポリシリコンで構成される矩形形状の抵抗体３０６が配置される。抵抗体３０６の抵抗値が、Ｒである。
【０１６４】
ポリシリコン抵抗体３０６の一端は、コンタクト３０９ａを介して接続配線３０７に形成され、抵抗体３０６の他端は、コンタクト３０９ｂを介して第１メタル配線で形成される接続配線３２０に接続される。この接続配線３０７に連結して、第１メタル配線で構成されるバイアス配線３０８が素子分離膜３０４外部に抵抗体３０６と平行に配置される。バイアス配線３０８は、コンタクト３０９ｃを介して下層の高濃度不純物領域３０２に電気的に接続される。接続配線３０７により、ノードＡ（入力ノード）に対する接続経路が形成される。
【０１６５】
抵抗素子Ｚ２１は、Ｐウェル３００と離れて配置されるＰウェル３１０内に形成される。このＰウェル３１０表面に、矩形形状の素子分離膜３１４Ａ、３１４Ｂおよび３１４Ｃが、それぞれ間をおいて同一ピッチで配置される。これらの素子分離膜３１４Ａ、３１４Ｂおよび３１４Ｃを囲むように、Ｐウェル３１０上に高濃度Ｐ型不純物領域３１２が形成される。素子分離膜３１４Ａ、３１４Ｂおよび３１４Ｃ上に、ポリシリコンで形成される矩形形状の抵抗体３１６Ａおよび３１６Ｂおよび３１６Ｃがそれぞれ形成される。これらの抵抗体３１６Ａおよび３１６Ｂおよび３１６Ｃは、抵抗体３０６と同様、抵抗値Ｒを有する。
【０１６６】
抵抗体３１６Ａは、その一端が、コンタクト３１９Ａｂを介して第１メタル配線で形成される接続配線３２０に接続され、その他端が、コンタクト３１９Ａａを介して第１メタル配線で形成される接続配線３１５Ａに電気的に接続される。この接続配線３１５Ａは、抵抗体３１６Ｂの一端にコンタクト３１９Ｂａを介して電気的に接続される。抵抗体３１６Ｂの他方端は、コンタクト３１９Ｂｂを介して第１メタル配線で形成される接続配線３１５Ｂに接続される。
【０１６７】
この接続配線３１５ｂの他端は、コンタクト３１９Ｃｂを介して抵抗体３１６Ｃに電気的に接続され、この抵抗体３１６Ｃの他方端は、コンタクト３１９Ｃａを介して第１メタル配線で形成される接続配線３１７に電気的に接続される。この接続配線３１７と同一の配線、すなわち第１メタル配線で形成されるバイアス配線３１８が、素子分離膜３１４のノードＣ側の外部に抵抗体と平行に配置され、接続配線３１７と連結される。このバイアス配線３１８は、コンタクト３１９ｃを介して下層の高濃度不純物領域３１２に電気的に接続される。
【０１６８】
抵抗素子Ｚ２１において抵抗体３１６Ａ、３１６Ｂおよび３１６Ｃは、それぞれ抵抗値Ｒを有し、それぞれの対向端部を接続配線３１５Ａ、３１５Ｂにより電気的に接続する。これにより、蛇行状に抵抗体３１６Ａ、３１６Ｂおよび３１６Ｃが接続され、抵抗値３・Ｒの抵抗素子が実現される。
【０１６９】
なお、接続配線３１７は、ノードＣに結合され、接続配線３２０が、抵抗素子Ｚ２０およびＺ２１の間の接続ノードＢに対応する。
【０１７０】
したがって、抵抗値が異なる抵抗素子を直列に接続する場合、それぞれ、抵抗値Ｒの単位抵抗を、複数個直列に配置することにより、所望の抵抗値を有する抵抗素子を実現することができる。また、このとき、各抵抗素子において、基板領域に対しバイアス配線３０８および３１８により、互いの基板電圧依存性を相殺する方向に接続することにより、抵抗素子の直列体の抵抗値の基板電圧依存性を、抵抗素子の抵抗比に応じて所望の特性に設定することができる。
【０１７１】
［変更例］
図４１は、この発明の実施の形態９に従う増幅回路の変更例の構成を概略的に示す図である。この図４１に示す増幅回路の構成は、以下の点で、図３９に示す増幅回路の構成と異なる。すなわち、入力抵抗２７０を構成する抵抗素子Ｚ３１およびＺ３２の基板領域が、抵抗素子Ｚ３１およびＺ３２の間の接続ノードＢに結合される。また、帰還抵抗を構成する抵抗素子Ｚ３３およびＺ３４の基板領域が、これらの抵抗素子Ｚ３３およびＺ３４の間の接続ノードに結合される。この図４１に示す増幅器の他の構成および抵抗の接続態様は、図３９に示す増幅回路の構成と同様である。
【０１７２】
抵抗素子Ｚ３１およびＺ３２の抵抗値は、α：（１−α）に設定される。抵抗素子Ｚ３３およびＺ３４の抵抗値は、互いに等しく、Ｒｂである。この図４１に示す増幅回路の構成においても、入力抵抗２７０と帰還抵抗（抵抗素子Ｚ３３およびＺ３４）とにより反転増幅動作が実現される。
【０１７３】
図４１に示す構成において、抵抗素子Ｚ３１およびＺ３２それぞれの基板領域からの平均電位Ｖｘ（ＡＢ）およびＶｘ（ＢＣ）は、それぞれ、次式で表わされる：
Ｖｘ（ＡＢ）＝α・ＶＩＮ／２、
Ｖｘ（ＢＣ）＝−（１−α）・ＶＩＮ／２
ここで、ＶＩＮは、ノードＡＣ間に印加される電圧を示す。
【０１７４】
抵抗素子Ｚ３１およびＺ３２の合成抵抗Ｒａ＋Ｒｂは、次式で表わされる：
Ｒａ＋Ｒｂ
＝Ｒ０＋Ｒ０・ｋ・（２・α−１）・ＶＩＮ／２
＝Ｒ０｛１−ｋ・（１−２・α）・ＶＩＮ／２｝
この上式に示す合成抵抗の基板電圧依存性は、前述の図３９に示す入力抵抗の抵抗素子の合成抵抗の基板電圧依存性と極性が逆方向となる。したがって、基板電圧依存性係数ｋが負の場合、抵抗比αが０から１／２の間の場合には上に凸の入出力応答曲線が与えられ、抵抗比αが１／２から１の場合、図３７に示すように下に凸の入出力応答曲線が得られる。また、基板電圧依存性係数ｋが、正の場合、先の図３９に示す入力抵抗の接続態様と同様、抵抗比αが、０から１／２のときには、図３７に示す下に凸の入出力応答特性が得られ、抵抗比αが１／２から１の間のときには、上に凸の入出力応答曲線が得られる。
【０１７５】
図４２は、この図４１に示す入力抵抗２７０の平面レイアウトを概略的に示す図である。図４１においては、抵抗素子Ｚ３１およびＺ３２は、それぞれ抵抗値１・Ｒおよび３・Ｒを有し、抵抗比αが、１／４の場合の平面レイアウトを概略的に示す。
【０１７６】
図４２において、入力抵抗を構成する抵抗素子Ｚ３１およびＺ３２に対し共通にＰウェル３３０および高濃度Ｐ型不純物領域３３２が形成される。Ｐウェル３３０の表面に、互いに間をおいて同じ矩形形状の素子分離膜３３４Ａ、３３４Ｂ、３３４Ｃ、および３３４Ｄが配置される。これらの素子分離膜３３４Ａ−３３４Ｄ上に、ポリシリコンでたとえば構成される矩形形状の抵抗体３３６Ａ、３３６Ｂ、３３６Ｃおよび３３６Ｄが配置される。これらの抵抗体３３６Ａ−３３６Ｄの各々は、抵抗値Ｒを有する。
【０１７７】
抵抗体３３６Ａは、一端がコンタクト３４１Ａａを介して第１メタル配線で形成される接続配線３３８Ａに接続され、他端が、コンタクト３４１Ａｂを介して同じ第１メタル配線で形成される内部接続配線３３７Ａに接続される。この内部接続配線３３７Ａは、抵抗体３３６Ｂにコンタクト３４１Ｂｂを介して電気的に接続される。抵抗体３３６Ｂの他方端部は、コンタクト３４１Ｂａを介して内部接続配線３３７Ｂに電気的に接続される。
【０１７８】
抵抗体３３６Ｃは、その上側端部において、コンタクト３４１Ｃａを介して内部接続配線３３３Ｂに電気的に接続され、その他方側端部においてコンタクト３４１Ｃｂを介して内部接続配線３３３Ｃに電気的に接続される。抵抗体３３６Ｄは、その下側端部においてコンタクト３４１Ｄｂを介して内部接続配線３３７Ｃに電気的に接続され、その上側端部において、コンタクト３４１Ｄａを介して接続配線３３８Ｂに電気的に接続される。
【０１７９】
接続配線３３８ＡはノードＡに電気的に接続され、接続配線３３８Ｂは、内部ノードＣに電気的に接続される。
【０１８０】
素子分離膜３３４Ａおよび３３４Ｂの間の領域において、内部接続配線３３７Ａに連結して、抵抗体と平行に矩形形状のバイアス配線３４０が配置される。このバイアス配線３４０は、コンタクト３４２を介して下層に形成される高濃度不純物領域３３２に電気的に接続される。
【０１８１】
抵抗体３３４Ａ−３３４Ｄが、対抗端部が順次接続され、信号伝達経路が蛇行状に形成され、これらの抵抗体３３４Ａ−３３４Ｄが直列に接続される。ノードＢにおいてバイアス配線３４０が配置されており、図４１に示す入力抵抗２７０を構成する抵抗素子Ｚ３１およびＺ３２に対して、抵抗比αを１／４に設定する構成が実現される。
【０１８２】
なお、この図４２に示す配置において、バイアス配線３４０は、この両端において、高濃度不純物領域３３２に沿って延在して配置され、この高濃度不純物領域３３２の周辺端部においてコンタクトにより電気的に接続されてもよい。この場合、確実に、Ｐウェル３３０の電圧分布を制限することができる。
【０１８３】
［変更例２］
図４３は、この発明の実施の形態９に従う増幅回路の入力抵抗の他の平面配置を概略的に示す図である。図４３に示す入力抵抗は、図４１に示す入力抵抗２７０と同様の配置構成を有し、抵抗素子Ｚ３１およびＺ３２の基板領域が、これらの抵抗素子Ｚ３１およびＺ３２の間の接続ノードＢに結合される。
【０１８４】
この図４３に示す平面レイアウトにおいて、抵抗素子Ｚ３１およびＺ３２およびノードＡおよびノードＣにそれぞれ接続する接続配線３５０Ａおよび３５０Ｂが、この図の縦方向に延在し（抵抗体と平行な方向）、コンタクト３５１Ａおよび３５１Ｂを介して抵抗体３３６Ａおよび３３６Ｂに結合される。抵抗素子Ｚ３１およびＺ３２の他の構成は、図４２に示す平面レイアウトと同じレイアウトであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８５】
図４３に示す配置において、Ｐウェル３３０表面に、抵抗素子Ｚ３１（素子分離膜３３４Ａおよび抵抗体３３６Ａ）の外部に、素子分離膜３６０Ａおよび３６０Ｂが互いに分離して配置される。これらの素子分離膜３６０Ａおよび３６０Ｂは、抵抗素子Ｚ３１およびＺ３２に対して設けられる素子分離膜３３４Ａ−３３４Ｄと同一形状に形成される。これらの素子分離膜３６０Ａおよび３６０Ｂ上に、ポリシリコンでたとえば構成される矩形形状の抵抗体３６２Ａおよび３６２Ｂが配置される。これらの抵抗体３６２Ａおよび３６２Ｂの各々の一端が、コンタクト３６５ａを介して第１メタルで構成される接続配線３６４Ａに共通に接続され、それぞれの他方端部が、コンタクト３６５ｂを介して接続配線３６４Ｂに共通に接続される。
【０１８６】
これらの接続配線３６４Ａおよび３６４Ｂは、それぞれ抵抗体と平行に延在して配置される接続配線３６６Ａに連結される。この接続配線３６６Ａは、第１メタル配線で構成され、接地ノードに結合される。
【０１８７】
また、抵抗素子Ｚ３２の形成領域のノードＣ側の外部において、素子分離膜３３４Ｂに隣接して、素子分離膜３６０Ｃおよび３６０Ｄが、互いに間をおいて配置される。これらの素子分離膜３６０Ｃおよび３６０Ｄの上に、ポリシリコンで構成される抵抗体３６２Ｃおよび３６２Ｂが配置される。素子分離膜３６２Ｃおよび３６２Ｄは、素子分離膜３３４Ａ−３３４Ｄと同一形状にかつ同一材料で形成される。とこれらの抵抗体３６２Ｃおよび３６２Ｄは、抵抗素子Ｚ３１およびＺ３２を構成する抵抗体３３６Ａ−３３６Ｄと同じ形状およびサイズを有する。
【０１８８】
抵抗体３６２Ｃおよび３６２Ｄは、それぞれの一端（上側端部）において、コンタクト３６５ｃを介して第１メタル配線で形成される内部接続配線３６４Ｃに接続され、それぞれの他方端（下側端部）においてコンタクト３６６ｃを介して第１メタル配線で形成される内部接続配線３６０Ｄに結合される。これらの内部接続配線３６４Ｃおよび３６４Ｄは、抵抗体３６２Ｄと平行に配置される接続配線３６６Ｂに連結される。この接続配線３６６Ｂは、第１メタル配線で形成され、接地ノードに結合される。
【０１８９】
この素子分離膜３６０Ａ−３６０Ｄおよび抵抗体３６２Ａ−３６２Ｄを、抵抗素子Ｚ３１およびＺ３２を形成する領域の外部に、形状ダミー素子として同一パターンおよび形状で配置することにより、抵抗素子Ｚ３１およびＺ３２のパターニングを正確に行なうことができ、正確に、入力抵抗の抵抗素子の抵抗比αを設定することができる。
【０１９０】
また、図４３に示す配置において、抵抗素子Ｚ３１およびＺ３２は、内部接続配線３３７Ｂを形成する領域に関して線対称に抵抗体および素子分離膜が配置されている。これは、バイアス配線３４０が、素子分離膜３３４Ａおよび３３４Ｂの間に配置されており、この間の距離が、素子分離膜３３４Ｂおよび３３４Ｃの間の距離よりも長くなるため、この配線抵抗（接続配線３３７Ａおよび３３７Ｃ）を互いに等しくするためである。
【０１９１】
また、この図４３に示す配置においても、バイアス配線３４０は、この高濃度Ｐ型不純物領域３３２の上下周辺に沿って延在して配置され、Ｐ型不純物領域３３２の外周部に沿ってバイアス配線３４０と基板領域のＰウェル３３０との電気的接続がとられてもよい。
【０１９２】
［変更例３］
図４４は、この発明の実施の形態９の第３の変更例に従う増幅回路の構成を概略的に示す図である。図４４において、オペアンプ２５０の負入力に、入力抵抗として、直列に抵抗素子Ｚ４１およびＺ４２が接続される。これらの抵抗素子Ｚ４１およびＺ４２は、それぞれ抵抗値Ｒを有する。これらの抵抗素子Ｚ４１およびＺ４２の基板領域は、それぞれ、信号入力ノードおよびオペアンプ２５０の負入力ノードに結合される。
【０１９３】
オペアンプ２５０の負入力と出力ノードの間に帰還抵抗３７０が接続される。この帰還抵抗３７０は、抵抗素子Ｚ４３およびＺ４４の直列体で構成される。抵抗素子Ｚ４３の基板領域は、オペアンプ２５０の負入力ノードに接続され、抵抗素子Ｚ４４の基板領域は、オペアンプ２５０の出力ノードに結合される。この抵抗素子Ｚ４３およびＺ４４の抵抗比は、α：（１−α）である。オペアンプ２５０の正入力は基準電圧源に結合される。
【０１９４】
図４４に示す帰還抵抗３７０において、抵抗素子Ｚ４３およびＺ４４の抵抗値の基板電圧依存性が、その合成抵抗値において生じる。この場合、先の図３９に示す入力抵抗２７０の抵抗素子Ｚ２０およびＺ２１の抵抗値の基板電圧依存性と同じ依存性が生じる。オペアンプ２５０は、反転増幅動作を行なっており、帰還抵抗３７０の抵抗値が大きくなると、その増幅率の絶対値が大きくなる。したがって、この図４４に示す増幅回路の構成の場合、図３９に示す増幅回路の入出力特性と逆に、上に凸の入出力応答特性が得られる（基板電圧依存性係数ｋが負でありかつ抵抗比αが０から１／２のとき）。一方、基板電圧依存性係数ｋが負であり、抵抗比αが１／２から１の間のときには、図３７に示すように下に凸の入出力応答特性が得られる。基板電圧依存係数ｋが正のときには、上述の入出力特性が逆となる。オペアンプの入出力特性のバイアス電圧依存性に応じて、基板電圧依存性係数ｋおよび抵抗比αを、適切に選択してその値を設定する。
【０１９５】
従って、図４４に示すように帰還抵抗３７０の抵抗値に基板電圧依存性をもたせる場合においても、オペアンプ２５０の入出力特性のバイアス電圧依存性を、帰還抵抗の抵抗値の基板電圧依存性により相殺することができる。
【０１９６】
［変更例４］
図４５は、この発明の実施の形態９の第４の変更例の増幅回路の構成を概略的に示す図である。図４５において、オペアンプ２５０の入力抵抗は、抵抗素子Ｚ４５およびＺ４６の直列体により構成され、帰還抵抗３７０が、抵抗素子Ｚ４７およびＺ４８の直列体により構成される。抵抗素子Ｚ４５およびＺ４６の基板領域は、これらの抵抗素子Ｚ４５およびＺ４６の間の接続ノードに結合される。抵抗素子Ｚ４５およびＺ４６の抵抗値は互いに等しくＲである。一方、帰還抵抗３７０を構成する抵抗素子Ｚ４７およびＺ４８の基板領域は、これらの抵抗素子Ｚ４７およびＺ４８の間の接続ノードに結合される。オペアンプ２５０の正入力は基準電圧源に結合される。
【０１９７】
図４５に示す増幅回路においては、オペアンプ２５０は反転増幅を行なっており、抵抗素子Ｚ４５−Ｚ４８各々の印加電圧の極性関係は、図４１に示す増幅回路の抵抗素子Ｚ３１−Ｚ３４における電圧印加態様と同じである。したがって、この図４５に示す接続構成の場合、帰還抵抗３７０の抵抗値が基板電圧依存性を有しており、図４１に示すオペアンプの入出力応答特性の基板電圧依存性と逆となる。この場合においても、オペアンプ２５０の入出力特性の抵抗素子の基板電圧依存性を利用して、オペアンプ２５０の入出力特性のバイアス電圧依存性を相殺することができる。
【０１９８】
なお、入力抵抗および帰還抵抗両者においてその抵抗値に基板電圧依存性を持たせて、オペアンプの入出力特性のバイアス電圧依存性が相殺されてもよい。
【０１９９】
［変更例５］
図４６は、この発明の実施の形態９の第５の変更例の増幅回路の構成を概略的に示す図である。図４６において、オペアンプ４００の正入力に、入力信号Ｖｉｎが与えられる。このオペアンプ４００の出力ノードと負入力ノードの間に帰還抵抗４０２が接続され、また、この負入力と基準電圧源の間にバイアス抵抗４０４が設けられる。帰還抵抗４０２は、抵抗素子ＲＺ２およびＲＺ３の直列体で構成され、バイアス抵抗４０４は、抵抗素子ＲＺ０およびＲＺ１の直列体で構成される。これらの抵抗素子ＲＺ０−ＲＺ３は、その基板電圧との接続のための端子を有し、いわゆる３端子素子として、図４６において示す。
【０２００】
帰還抵抗４０２およびバイアス抵抗４０４の一方または双方において、抵抗比αの調整および基板ノードの接続を行なうことにより、その抵抗値に基板電圧依存性を持たせる。帰還抵抗４０２およびバイアス抵抗４０４の抵抗素子の接続態様が、図３９、図４１、図４４および図４５に示す帰還抵抗（３７０）および入力抵抗（２７０）の接続態様と同様に設定する。
【０２０１】
図４６に示す増幅回路において、オペアンプ４００は、非反転増幅動作を行ない、その増幅率Ａｖは、次式で表わされる：
Ａｖ＝（１＋（ＲＺ２＋ＲＺ３）／（ＲＺ０＋ＲＺ１））
上式から、非反転増幅動作時においても、帰還抵抗４０２およびバイアス抵抗４０４の抵抗比により、その増幅率が異なる。したがって、オペアンプ４００の入出力特性にバイアス電圧依存性が存在する場合においても、帰還抵抗４０２およびバイアス抵抗４０４の抵抗値に基板電圧依存性を持たせることにより、実施の形態９においてこれまで説明したように、オペアンプ４００の入出力特性のバイアス電圧依存性を、帰還抵抗／バイアス抵抗の抵抗値の基板電圧依存性により相殺することができる。
【０２０２】
なお、図４６に示すオペアンプ４００が非反転増幅動作を行なっており、図３９から図４５に示す非反転増幅回路の入出力特性の基板電圧依存性と、その逆の基板電圧依存性が、図４６に示す非反転増幅回路においては生成される。
【０２０３】
この実施の形態９の増幅回路は、先のオーディオ用のＡＤＣまたはＤＡＣに対して適用されてもよく、また、通常の増幅動作が必要な部分において用いられてもよい。
【０２０４】
以上のように、この発明の実施の形態９に従えば、オペアンプの入力抵抗および帰還抵抗またバイアス抵抗の少なくとも１つにおいて、その抵抗値に基板電圧依存性を持たせるように抵抗値を設定している。これにより、オペアンプの入出力特性のバイアス電圧依存性と入出力特性の抵抗素子を介した基板電圧依存性を相殺させることができ、歪の少ない高精度の増幅回路を実現することができる。
【０２０５】
［実施の形態１０］
図４７は、この発明の実施の形態１０にしたがう抵抗素子の平面レイアウトを概略的に示す図である。図４７においては、抵抗素子の配置を示す。図４７において、Ｐウェル５００表面に、素子分離膜５０４が形成される。この素子分離膜５０４を囲むように、Ｐウェル５００表面に、高濃度Ｐ型不純物領域５０２が形成される。
【０２０６】
この素子分離膜５０４上に、たとえばポリシリコンで構成される抵抗体５０６Ａ−５０６Ｄが、それぞれ互いに間をおいて同一形状で配置される。これらの抵抗体５０６Ａ−５０６Ｄは、それぞれの対向端部が順次、内部接続配線５０８Ａ、５０８Ｂおよび５０８Ｃにより相互接続される。抵抗体５０６Ａの上側端部は、接続配線５１０Ａに接続され、抵抗体５０６Ｂの上側端部は、コンタクトを介して接続配線５１０Ｂに接続される。この接続配線５０１Ａは、またバイアス配線５１２が連結され、このバイアス配線５１２がコンタクトを介して高濃度Ｐ型不純物領域５０２に電気的に接続される。
【０２０７】
この図４７に示す構成の場合、抵抗体５０６Ａ−５０６Ｄに対し個々に素子分離膜を設けるのではなく、共通に素子分離膜５０４が設けられる。この場合においても、Ｐウェル５００の電位は、バイアス配線５１２により設定され、同様、Ｐウェルと抵抗体５０６Ａ−５０６Ｄの間の素子分離膜を介して印加される電界の影響は、同程度に生じる。したがって、これまでの実施の形態１から９において説明した構成と同様の効果を得ることができる。抵抗体５０６Ａ−５０６Ｄは、たとえば単位抵抗素子として利用して、これらを複数個（偶数個）接続して、必要とされる抵抗値を有する抵抗素子を実現する。または、抵抗体５０６Ａ−５０６Ｄ各々を所望の抵抗値を有する抵抗素子として利用する。
【０２０８】
なお、図４７に示す構成においても、このバイアス配線９１２は、素子分離膜５０４を囲むようにコの字型に形成され、この高濃度Ｐ型不純物領域５０２周辺に沿って電気的に接続されて、Ｐウェル５００の電位の安定化が図られてもよい。
【０２０９】
この図４７に示す構成の場合、素子分離膜を抵抗体個々に分離する必要がなく、抵抗体のピッチを小さくすることができ、抵抗素子のレイアウト面積を低減することができる。但し、素子分離膜を抵抗体毎に分離して配置することにより、各抵抗素子は、その抵抗体および素子分離膜の配置が同一となり、均一に形成することとができる。
【０２１０】
なお、この図４７に示す構成において、抵抗体５０６Ａ−５０６Ｄの直列体により、１つの基板電位が調整される抵抗素子が実現される。したがって、この図４７に示す構成と同様の配置を有する抵抗素子がこの図４７に示す抵抗素子と直列に接続され、それぞれの基板電圧依存性が相殺されるようにされる。この図４７に示す抵抗素子の配置は、これまでの実施の形態１から９の抵抗素子に対して適用することができる。
【０２１１】
なお、上述の説明においては、抵抗素子は、ポリシリコンで構成されるとして説明している。抵抗素子としては、メタル抵抗であってもよく、基板電位の影響により、その抵抗値が変化する抵抗素子であればよい（基板と抵抗素子の間に形成される電界により抵抗値が有意な影響を受ける素子であればよい）。また、上述の説明においては、基板電圧依存性を相殺する場合、１つの抵抗が、２個の抵抗素子で構成される。しかしながら、この１つの抵抗を構成する抵抗素子の数は、直列接続される抵抗素子の基板電圧依存性が相殺される数であればよく、依存性が逆極性の抵抗素子の数が等しければよい。
【産業上の利用可能性】
【０２１２】
この発明は、一般に、抵抗素子の直列体を含む半導体装置に適用することにより、高精度で必要とされる内部信号を生成することができる。特に、演算増幅器（オペアンプ）の増幅動作を実現するための抵抗素子に対し適用することにより、歪の少ない高精度の増幅動作を行なう増幅器を得ることができる。
【０２１３】
特に、オーディオ用途などの精度が要求される増幅器（演算増幅器）に対して適用することにより、高精度の歪の少ない出力信号を得ることができる。携帯電話内の音声処理用ＬＳＩなどに対して適用することにより、高精度の音声処理を行なう回路を実現することができる。
【図面の簡単な説明】
【０２１４】
【図１】この発明の実施の形態１に従う抵抗素子の単位抵抗の平面レイアウトを概略的に示す図である。
【図２】図１に示す線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。
【図３】図１に示すＬ３−Ｌ３に沿った断面構造を概略的に示す図である。
【図４】この発明において利用される抵抗素子の基板電圧依存性を測定するための構成の一例を示す図である。
【図５】図４に示す測定回路により測定した抵抗素子の基板電圧依存性を示す図である。
【図６】この発明の実施の形態１に従う抵抗素子の基板接続態様を概略的に示す図である。
【図７】図６に示す抵抗素子の基板電圧依存性を示す図である。
【図８】図６に示す抵抗素子の平面レイアウトを概略的に示す図である。
【図９】図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。
【図１０】この発明の実施の形態２に従う抵抗素子の基板接続態様を概略的に示す図である。
【図１１】図１０に示す抵抗素子の基板電圧依存性特性を示す図である。
【図１２】図１０に示す抵抗素子の平面レイアウトを概略的に示す図である。
【図１３】図１２に示す線Ｌ１３−Ｌ１３に沿った断面構造を概略的に示す図である。
【図１４】この発明の実施の形態３に従う抵抗素子の平面レイアウトを概略的に示す図である。
【図１５】この発明の実施の形態４に従う抵抗素子の基板接続態様を概略的に示す図である。
【図１６】図１５に示す抵抗素子の平面レイアウトを概略的に示す図である。
【図１７】この発明の実施の形態５に従う抵抗素子の基板接続態様を概略的に示す図である。
【図１８】図１４に示す抵抗素子の平面レイアウトを概略的に示す図である。
【図１９】この発明に従う抵抗素子が適用されるΔΣアナログ／デジタル変換回路の構成を示すブロック図である。
【図２０】図１９に示すシングルエンド／差動信号変換器の構成の一例を示す図である。
【図２１】図１９に示すシングルエンド／差動信号変換器の変更例の構成を概略的に示す図である。
【図２２】図２０および図２１に示す入力抵抗および帰還抵抗の基板電圧依存性を示す図である。
【図２３】この発明の実施の形態６に従う増幅回路の構成を概略的に示す図である。
【図２４】この発明の実施の形態７に従う増幅回路の構成を示す図である。
【図２５】この発明の実施の形態７に従う増幅回路の第１の変更例を示す図である。
【図２６】この発明の実施の形態７に従う増幅回路の第２の変更例を示す図である。
【図２７】この発明の実施の形態７に従う増幅回路の第３の変更例を示す図である。
【図２８】この発明の実施の形態７に従う増幅回路の第４の変更例を示す図である。
【図２９】この発明の実施の形態７に従う増幅回路の第５の変更例を示す図である。
【図３０】この発明の実施の形態８に従う抵抗素子が適用される高精度ΔΣデジタル／アナログ変換回路の構成を概略的に示す図である。
【図３１】図３０に示すＩ／Ｖ変換器の構成の一例を概略的に示す図である。
【図３２】図３１に示すＩ／Ｖ変換器の具体的構成の一例を示す図である。
【図３３】図３１に示すＩ／Ｖ変換器の第１の変更例を示す図である。
【図３４】この発明の実施の形態９に従う増幅回路の構成を概略的に示す図である。
【図３５】図３４に示すオペアンプの出力段の構成の一例を概略的に示す図である。
【図３６】図３４に示すオペアンプの入出力特性のバイアス電圧依存性を示す図である。
【図３７】図３５に示すオペアンプの入出力特性の抵抗素子基板電圧依存性を示す図である。
【図３８】この発明の実施の形態９において実現されるオペアンプの入出力特性を示す図である。
【図３９】この発明の実施の形態９に従う増幅回路の具体的構成の一例を示す図である。
【図４０】図３９に示す入力抵抗の平面レイアウトを概略的に示す図である。
【図４１】この発明の実施の形態９に従う増幅回路の第１の変更例の構成を概略的に示す図である。
【図４２】図４１に示す入力抵抗の平面レイアウトを概略的に示す図である。
【図４３】図４１に示す入力抵抗の変更例の平面レイアウトを概略的に示す図である。
【図４４】この発明の実施の形態９に従う増幅回路の第２の変更例の構成を示す図である。
【図４５】この発明の実施の形態９に従う増幅回路の第３の変更例の構成を概略的に示す図である。
【図４６】この発明の実施の形態９に従う増幅回路の第４の変更例の構成を概略的に示す図である。
【図４７】この発明の実施の形態１０における抵抗素子の平面レイアウトの変更例を概略的に示す図である。
【符号の説明】
【０２１５】
１ 抵抗体、２ 素子分離膜、３ 高濃度不純物領域、Ｒ１，Ｒ２ 抵抗素子、２１Ａ，２１Ｂ 抵抗体、２２Ａ，２２Ｂ 素子分離膜、２３Ａ，２３Ｂ 高濃度不純物領域、２５Ａ，２５Ｂ Ｐウェル（基板領域）、２６Ａ，２６Ｂ，２６Ｃ 配線、２８Ａ、２８Ｂ バイアス配線、３３ 高濃度不純物領域、３５ Ｐウェル、３７ バイアス配線、４１Ａ−４１Ｄ 抵抗体、４２Ａ−４２Ｄ 素子分離膜、４６Ａ−４６Ｄ 内部接続配線、４７Ａ，４７Ｂ 接続配線、Ｚ１−Ｚ４ 抵抗素子、５０Ａ，５０Ｂ Ｐウェル、５１Ａ，５１Ｂ 高濃度不純物領域、５２Ａａ，５２Ａｂ，５２Ｂａ，５２Ｂｂ，６０Ａａ，６０Ａｂ、６０Ｂａ，６０Ｂｂ 素子分離膜、５３Ａａ，５３Ａｂ，５３Ｂａ，５３Ｂｂ，６１Ａａ，６１Ａｂ，６１Ｂａ，６１Ｂｂ 抵抗体、５８Ａ，５８Ｂ バイアス配線、５０ Ｐウェル、５１ 高濃度不純物領域、ＲＲ１，ＲＲ２ 抵抗素子、１１０，１１２ オペアンプ、１２０ オペアンプ、ＺＲ１−ＺＲ４ 抵抗素子、ＺＲ５−ＺＲ８，ＺＲ１０，ＺＲ１１，ＺＺ１−ＺＺ８，ＺＺ１０−ＺＺ１７ 抵抗素子、ＲＲ３，ＲＲ４ 抵抗素子、２０６ Ｉ／Ｖ変換器、２１０ オペアンプ、２１４ 電流源、Ｚ 抵抗素子、ＺＳ１−ＺＳ４，Ｚ２０−Ｚ２４，Ｚ２０−Ｚ２４ 抵抗素子、３００，３１０ Ｐウェル、３０２，３１２ 高濃度不純物領域、３０４，３１４Ａ−３１４Ｃ 素子分離膜、３０６，３１６Ａ−３１６Ｃ 抵抗体、３０８，３１８ バイアス配線、２７０ 入力抵抗、Ｚ３１−Ｚ３４ 抵抗素子、３３０ Ｐウェル、３３２ 高濃度不純物領域、３３４Ａ−３３４Ｄ 素子分離膜、３３６Ａ−３３６Ｄ 抵抗体、３４０ バイアス配線、３６０Ａ−３６０Ｄ 素子分離膜、３６２Ａ−３６２Ｄ 抵抗体、Ｚ４１−Ｚ４４ 抵抗素子、２５０ オペアンプ、３７０ 帰還抵抗、Ｚ４５−Ｚ４８，ＲＺ０−ＲＺ３ 抵抗素子、４００ オペアンプ、４０２ 帰還抵抗、４０４ バイアス抵抗、５００ Ｐウェル、５０２ 高濃度不純物領域、５０４ 素子分離膜、５０６Ａ−５０６Ｄ 抵抗体、５１２ バイアス配線。
【特許請求の範囲】
【請求項１】
各々が基板領域上に絶縁膜を介して形成され、互いに直列に接続される複数の抵抗素子、および
前記基板領域と前記複数の抵抗素子の各々の一端を電気的に結合する少なくとも１つのバイアス配線を備え、前記バイアス配線は、前記複数の抵抗素子の一対の互いに直列接続される抵抗素子とそれぞれの対応の基板領域との間の電圧極性が互いに逆となるように配置される、半導体装置。
【請求項２】
前記複数の抵抗素子は、偶数個の抵抗素子を備え、
前記バイアス配線は、対応の抵抗素子と対応の基板領域の間の平均電圧の極性について、正極性の抵抗素子と負極性の素子とが同数となるように配置される、請求項１記載の半導体装置。
【請求項３】
前記複数の抵抗素子は、互いに直列に接続される第１および第２の抵抗素子を備え、
前記基板領域は、前記第１および第２の抵抗素子それぞれに対応して互いに分離して配置される複数のウェル領域を備え、
前記バイアス配線は、前記第１および第２の抵抗素子の接続ノードと異なる端部において前記第１および第２の抵抗素子を対応のウェル領域に接続する、請求項１記載の半導体装置。
【請求項４】
前記複数の抵抗素子は、互いに直列に接続される第１および第２の抵抗素子を備え、
前記基板領域は、前記第１および第２の抵抗素子に共通に設けられるウェル領域を備え、
前記バイアス配線は、前記第１および第２の抵抗素子の間の接続ノードを前記ウェル領域に接続する、請求項１記載の半導体装置。
【請求項５】
前記第１および第２の抵抗素子は、各々が、互いに直列に接続される複数のサブ抵抗素子を備える、請求項３または４に記載の半導体装置。
【請求項６】
前記第１および第２の抵抗素子各々に隣接してかつ前記第１および第２の抵抗素子の基板領域にそれぞれが形成され、前記第１および第２の抵抗素子と同一形状を有しかつ両端が固定電源に結合される第１および第２のダミー抵抗素子をさらに備える、請求項３または４記載の半導体装置。
【請求項７】
前記複数の抵抗素子は、互いに直列に接続されるとともに抵抗値が異なる第１および第２の抵抗素子を備える、請求項１に記載の半導体装置。
【請求項８】
与えられた電流信号を電圧信号に変換する演算増幅器をさらに備え、
前記複数の抵抗素子は、前記演算増幅器の出力を入力に帰還する帰還抵抗を構成する抵抗素子を備える、請求項１記載の半導体装置。
【請求項９】
入力信号を伝達される第１の入力と、固定電位が伝達される第２の入力と、第１および第２の出力とを有し、前記入力信号を増幅して前記第１および第２の出力に相補信号を生成する全差動増幅器をさらに備え、
前記複数の抵抗素子は、
前記入力信号を前記第１の入力に伝達する入力抵抗と、
前記第１の出力からの信号を前記第１の入力に帰還される第１の帰還抵抗と、
前記第２の出力からの信号を前記第２の入力に帰還させる第２の帰還抵抗とを備え、
前記入力抵抗、第１および第２の帰還抵抗の少なくとも１つの抵抗が、互いに直列に接続される第１および第２の抵抗素子を備え、前記バイアス配線が前記第１および第２の抵抗素子各々と対応の基板領域との電圧極性が逆と成るように配置される、請求項１に記載の半導体装置。
【請求項１０】
与えられた信号を増幅する演算増幅器と、
前記与えられた信号を前記演算増幅器の入力に伝達する入力抵抗と、
前記演算増幅器の出力の信号を前記入力に帰還する帰還抵抗とを備え、
前記複数の抵抗素子は、入力抵抗と前記帰還抵抗とをそれぞれ構成する抵抗素子を備え、前記バイアス配線が、前記入力抵抗を構成する抵抗素子の直列体および帰還抵抗を構成する抵抗素子の直列体に対してそれぞれ設けられる、請求項１記載の半導体装置。
【請求項１１】
前記入力抵抗と前記帰還抵抗の抵抗値は、前記基板領域の電圧非印加時には同じ値である、請求項１０記載の半導体装置。
【請求項１２】
前記入力抵抗と前記帰還抵抗の抵抗値は、前記基板領域の電圧非印加時においても互いに異なる、請求項１０記載の半導体装置。
【請求項１３】
前記入力抵抗および前記帰還抵抗の少なくとも一方は、互いに直列に接続される第１および第２の抵抗素子を備え、前記第１および第２の抵抗素子の基板電圧非印加時の抵抗値は同じである、請求項１０に記載の半導体装置。
【請求項１４】
前記入力抵抗および前記帰還抵抗の少なくとも一方は、互いに直列に接続される第１および第２の抵抗素子を備え、前記第１および第２の抵抗素子の基板電圧非印加時の抵抗値は互いに異なる、請求項１０記載の半導体装置。
【請求項１５】
入力信号を受ける第１の入力と、第２の入力と、出力とを有する演算増幅器をさらに備え、
前記複数の抵抗素子は、前記第２の入力と基準電源との間に接続されるバイアス抵抗を構成する抵抗素子と、前記出力と前記第２の入力との間に接続される帰還抵抗を構成する抵抗素子とを備え、前記バイアス抵抗および前記帰還抵抗の各々は、互いに直列に接続される一対の抵抗素子を備える、請求項１記載の半導体装置。
【請求項１】
各々が基板領域上に絶縁膜を介して形成され、互いに直列に接続される複数の抵抗素子、および
前記基板領域と前記複数の抵抗素子の各々の一端を電気的に結合する少なくとも１つのバイアス配線を備え、前記バイアス配線は、前記複数の抵抗素子の一対の互いに直列接続される抵抗素子とそれぞれの対応の基板領域との間の電圧極性が互いに逆となるように配置される、半導体装置。
【請求項２】
前記複数の抵抗素子は、偶数個の抵抗素子を備え、
前記バイアス配線は、対応の抵抗素子と対応の基板領域の間の平均電圧の極性について、正極性の抵抗素子と負極性の素子とが同数となるように配置される、請求項１記載の半導体装置。
【請求項３】
前記複数の抵抗素子は、互いに直列に接続される第１および第２の抵抗素子を備え、
前記基板領域は、前記第１および第２の抵抗素子それぞれに対応して互いに分離して配置される複数のウェル領域を備え、
前記バイアス配線は、前記第１および第２の抵抗素子の接続ノードと異なる端部において前記第１および第２の抵抗素子を対応のウェル領域に接続する、請求項１記載の半導体装置。
【請求項４】
前記複数の抵抗素子は、互いに直列に接続される第１および第２の抵抗素子を備え、
前記基板領域は、前記第１および第２の抵抗素子に共通に設けられるウェル領域を備え、
前記バイアス配線は、前記第１および第２の抵抗素子の間の接続ノードを前記ウェル領域に接続する、請求項１記載の半導体装置。
【請求項５】
前記第１および第２の抵抗素子は、各々が、互いに直列に接続される複数のサブ抵抗素子を備える、請求項３または４に記載の半導体装置。
【請求項６】
前記第１および第２の抵抗素子各々に隣接してかつ前記第１および第２の抵抗素子の基板領域にそれぞれが形成され、前記第１および第２の抵抗素子と同一形状を有しかつ両端が固定電源に結合される第１および第２のダミー抵抗素子をさらに備える、請求項３または４記載の半導体装置。
【請求項７】
前記複数の抵抗素子は、互いに直列に接続されるとともに抵抗値が異なる第１および第２の抵抗素子を備える、請求項１に記載の半導体装置。
【請求項８】
与えられた電流信号を電圧信号に変換する演算増幅器をさらに備え、
前記複数の抵抗素子は、前記演算増幅器の出力を入力に帰還する帰還抵抗を構成する抵抗素子を備える、請求項１記載の半導体装置。
【請求項９】
入力信号を伝達される第１の入力と、固定電位が伝達される第２の入力と、第１および第２の出力とを有し、前記入力信号を増幅して前記第１および第２の出力に相補信号を生成する全差動増幅器をさらに備え、
前記複数の抵抗素子は、
前記入力信号を前記第１の入力に伝達する入力抵抗と、
前記第１の出力からの信号を前記第１の入力に帰還される第１の帰還抵抗と、
前記第２の出力からの信号を前記第２の入力に帰還させる第２の帰還抵抗とを備え、
前記入力抵抗、第１および第２の帰還抵抗の少なくとも１つの抵抗が、互いに直列に接続される第１および第２の抵抗素子を備え、前記バイアス配線が前記第１および第２の抵抗素子各々と対応の基板領域との電圧極性が逆と成るように配置される、請求項１に記載の半導体装置。
【請求項１０】
与えられた信号を増幅する演算増幅器と、
前記与えられた信号を前記演算増幅器の入力に伝達する入力抵抗と、
前記演算増幅器の出力の信号を前記入力に帰還する帰還抵抗とを備え、
前記複数の抵抗素子は、入力抵抗と前記帰還抵抗とをそれぞれ構成する抵抗素子を備え、前記バイアス配線が、前記入力抵抗を構成する抵抗素子の直列体および帰還抵抗を構成する抵抗素子の直列体に対してそれぞれ設けられる、請求項１記載の半導体装置。
【請求項１１】
前記入力抵抗と前記帰還抵抗の抵抗値は、前記基板領域の電圧非印加時には同じ値である、請求項１０記載の半導体装置。
【請求項１２】
前記入力抵抗と前記帰還抵抗の抵抗値は、前記基板領域の電圧非印加時においても互いに異なる、請求項１０記載の半導体装置。
【請求項１３】
前記入力抵抗および前記帰還抵抗の少なくとも一方は、互いに直列に接続される第１および第２の抵抗素子を備え、前記第１および第２の抵抗素子の基板電圧非印加時の抵抗値は同じである、請求項１０に記載の半導体装置。
【請求項１４】
前記入力抵抗および前記帰還抵抗の少なくとも一方は、互いに直列に接続される第１および第２の抵抗素子を備え、前記第１および第２の抵抗素子の基板電圧非印加時の抵抗値は互いに異なる、請求項１０記載の半導体装置。
【請求項１５】
入力信号を受ける第１の入力と、第２の入力と、出力とを有する演算増幅器をさらに備え、
前記複数の抵抗素子は、前記第２の入力と基準電源との間に接続されるバイアス抵抗を構成する抵抗素子と、前記出力と前記第２の入力との間に接続される帰還抵抗を構成する抵抗素子とを備え、前記バイアス抵抗および前記帰還抵抗の各々は、互いに直列に接続される一対の抵抗素子を備える、請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【公開番号】特開２０１０−１０９２３３（Ｐ２０１０−１０９２３３Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２８１１６０（Ｐ２００８−２８１１６０）
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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