半導体集積回路および電源供給方法
【課題】チップ内でデバイス特性にバラツキがあっても、消費電力を低減させることのできる半導体集積回路および電源供給方法を提供する。
【解決手段】実施形態の半導体集積回路１は、それぞれの領域に半導体デバイスが配置された領域１および領域２を有し、電源供給手段である電源端子Ｔ１、Ｔ２が、領域１、領域２それぞれに個別に電源を供給する。領域１にはデバイス特性測定回路ＲＯＳＣ１が配置され、領域２にはデバイス特性測定回路ＲＯＳＣ２が配置されている。
【解決手段】実施形態の半導体集積回路１は、それぞれの領域に半導体デバイスが配置された領域１および領域２を有し、電源供給手段である電源端子Ｔ１、Ｔ２が、領域１、領域２それぞれに個別に電源を供給する。領域１にはデバイス特性測定回路ＲＯＳＣ１が配置され、領域２にはデバイス特性測定回路ＲＯＳＣ２が配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路および電源供給方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の消費電力を抑えるために、製造バラツキによるデバイス特性の良し悪しに応じて、半導体集積回路全体に印加する電源電圧を設定する方法が使われている。しかし、この方法では、半導体集積回路のチップ内部もしくは領域内部の一番動作の遅い信号パスに合わせて、チップ全体の電源電圧を設定しなければならない。
【０００３】
また、ウェーハの中央と周辺部では、チップ内のデバイス特性のバラツキ度合いに差異が出ることが多い。一般的には、ウェーハの周辺部に近いほど、デバイス特性が悪くなる傾向が見られる。そのため、例えば、ウェーハ上方周辺部から切り出されたチップではチップ内の上方部ほどデバイス特性が悪く、ウェーハ下方周辺部から切り出されたチップではチップ内の下方部ほどデバイス特性が悪いなどの違いが生じる。
【０００４】
従来のチップ内一律供給電源方式では、チップ内でのデバイス特性バラツキの様々な条件を考慮して、デバイス特性が最悪でも正常動作する電源電圧を決定している。一般的には、半導体集積回路の動作速度を確保するためには、デバイス特性が悪いほど、半導体集積回路の電源電圧を高くする必要がある。このことが、半導体集積回路の消費電力を低減することのできない原因となっていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２３７９７２号公報
【特許文献２】特開２００５−３２２８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、チップ内でデバイス特性にバラツキがあっても、消費電力を低減させることのできる半導体集積回路および電源供給方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体集積回路は、それぞれの領域に半導体デバイスが配置された複数の領域を有し、電源供給手段が、前記複数の領域それぞれに個別に電源を供給する。前記複数の領域それぞれには、デバイス特性測定回路が配置されている。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成の例を示す模式的レイアウト図。
【図２】本発明の第２の実施形態に係る半導体集積回路のチップ内の領域分割の例を示す図。
【図３】第２の実施形態の半導体集積回路における領域ごとの電源電圧設定の例を示す図。
【図４】本発明の第３の実施形態に係る半導体集積回路の構成の例を示す模式的レイアウトおよび領域ごとの電源電圧設定の例を示す図。
【図５】本発明の第４の実施形態に係る半導体集積回路の構成の例を示す模式的レイアウト図。
【図６】本発明の第５の実施形態に係る半導体集積回路の構成の例を示す模式的レイアウト図。
【図７】第５の実施形態の半導体集積回路のフューズ部の構成の例を示す回路図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の例を示す、半導体チップ上での模式的レイアウト図である。
【００１１】
本実施形態の半導体集積回路１は、それぞれの領域に半導体デバイスが配置された２つの領域、領域１および領域２と、領域１に電源を供給する電源端子Ｔ１および領域２に電源を供給する電源端子Ｔ２と、領域１に配置されたデバイス特性測定回路ＲＯＳＣ１および領域２に配置されたデバイス特性測定回路ＲＯＳＣ２と、を備える。
【００１２】
デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２は、例えばリングオシレータであり、それぞれの領域に含まれる半導体デバイスの特性を代表する半導体デバイスにより構成されている。
【００１３】
リングオシレータを用いた場合、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２の発振周波数が高いほど、その領域に含まれる半導体デバイスは、良好な高速動作特性を有しているものとみなすことができる。
【００１４】
そこで、本実施形態の半導体集積回路１へ電源を供給する場合、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２の測定結果に応じて、領域１、領域２それぞれに個別に電源電圧を設定し、その電源電圧を、電源端子Ｔ１、Ｔ２を介して、領域１、領域２それぞれに個別に印加する、ようにする。
【００１５】
すなわち、ＲＯＳＣ１、ＲＯＳＣ２の測定結果より、それぞれの領域に含まれる回路の動作限界電圧を求め、その動作限界電圧を満たす電源電圧を、電源端子Ｔ１、Ｔ２を介して、領域１、領域２にそれぞれ印加する。
【００１６】
そのとき、ＲＯＳＣ１、ＲＯＳＣ２の測定結果が、その領域に含まれる半導体デバイスが良好な高速動作特性を有していることを示す場合は、その領域の動作限界電圧を低くすることができる。
【００１７】
このような本実施形態によれば、チップ内でデバイス特性にバラツキがあって領域１、領域２のいずれか一方の領域のデバイス特性が悪い場合でも、チップ全体の電源電圧を高くする必要がなく、デバイス特性が良好な領域は電源電圧を低くすることができる。これにより、半導体集積回路１の消費電力を低減させることができる。
【００１８】
（第２の実施形態）
本実施形態では、ウェーハ内のデバイス特性バラツキに応じて半導体集積回路を搭載するチップの領域を分割した例を示す。
【００１９】
一般に、ウェーハ内のデバイス特性は、ウェーハ中心部では特性がよく、外周部へ向かって徐々に特性が悪くなることが多い。
【００２０】
図２（ａ）に示すウェーハ１００では、半導体集積回路の基準電源電圧を１．２Ｖとして、一点鎖線よりも内側の領域は電源電圧を１．１Ｖに下げてもデバイスが動作し、破線よりも内側の領域は電源電圧を１．０Ｖに下げてもデバイスが動作するような、デバイス特性のバラツキがあるものとする。
【００２１】
このウェーハ１００に、図２（ａ）に示すようなマトリックス状の配置で、複数のチップ１１が形成されるものとする。したがって、チップ１１は、そのウェーハ上の形成位置によって、チップ内の特性のバラツキが異なってくる。そこで、本実施形態では、ウェーハ１００のデバイス特性のバラツキを考慮して、チップ１１内を４つの領域に分割するものとする。
【００２２】
図２（ｂ）に、チップ１１内を４領域に分割したときの半導体集積回路の模式的なレイアウトの例を示す。
【００２３】
図２（ｂ）に示す例では、チップ１１を領域１〜領域４の４領域に分割し、それぞれの領域に電源を供給する電源端子Ｔ１〜Ｔ４を設け、また、それぞれの領域にデバイス特性測定回路ＲＯＳＣ１〜ＲＯＳＣ４を設ける。領域１〜領域４には、電源端子Ｔ１〜Ｔ４を介して、個別に電源電圧ＶＤＤ１〜ＶＤＤ４を印加することができる。
【００２４】
次に、図３に、図２（ａ）のＡ、Ｂ、Ｃの位置からそれぞれ切り出されたチップの、領域１〜領域４への電源電圧の与え方の例を示す。
【００２５】
図３（ａ）は、図２（ａ）のＡの位置から切り出されたチップ１１−Ａの領域１〜領域４への電源電圧印加の例である。チップ１１−Ａでは、ＶＤＤ１＝１．２Ｖとして、領域１へは電源電圧１．２Ｖを供給し、ＶＤＤ２〜ＶＤＤ４＝１．１Ｖとして、領域２〜領域４へは電源電圧１．１Ｖを供給する。
【００２６】
図３（ｂ）は、図２（ａ）のＢの位置から切り出されたチップ１１−Ｂの電源電圧印加の例である。チップ１１−Ｂでは、ＶＤＤ１〜ＶＤＤ３＝１．１Ｖとして、領域１〜領域３へは電源電圧１．１Ｖを供給し、ＶＤＤ４＝１．０Ｖとして、領域４へは電源電圧１．０Ｖを供給する。
【００２７】
図３（ｃ）は、図２（ａ）のＣの位置から切り出されたチップ１１−Ｃの電源電圧印加の例である。チップ１１−Ｃでは、ＶＤＤ１〜ＶＤＤ４＝１．０Ｖとして、領域１〜領域４の総てへ電源電圧１．０Ｖを供給する。
【００２８】
このような本実施形態によれば、ウェーハ内のデバイス特性バラツキに応じて半導体集積回路の領域を分割することにより、チップ内の特性バラツキに対して、よりきめ細かく電源電圧を調整することができる。これにより、半導体集積回路の消費電力をより低減させることができる。
【００２９】
（第３の実施形態）
一般に、閾値の低いデバイスを用いると低電圧での動作が容易になるが、チップ内に閾値の異なるデバイスが混在する場合、デバイス特性の仕上がりにバラツキが生じやすく、電源電圧を低下させることが難しくなる。本実施形態では、閾値の異なるデバイスが混在しても、電源電圧を容易に低減させることのできる例を示す。
【００３０】
図４（ａ）は、本発明の第３の実施形態に係る半導体集積回路の構成の例を示す、半導体チップ上での模式的レイアウト図である。
【００３１】
本実施形態の半導体集積回路２では、チップ内の領域が、閾値が高く低速で動作するデバイスで形成されたセル（ＨＶｔｈセル）のみで構成された領域１と、ＨＶｔｈセルと、閾値が低く高速で動作するデバイスで形成されたセル（ＬＶｔｈセル）とが混在する領域２と、に分割されている。
【００３２】
それぞれの領域には、実施例１と同様、例えばリングオシレータであるデバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２が配置される。ここで、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２は、それぞれの領域に含まれるデバイスと同じ閾値のデバイスで形成される。すなわち、デバイス特性測定回路ＲＯＳＣ１は、閾値の高いデバイスで形成され、デバイス特性測定回路ＲＯＳＣ２は、閾値の高いデバイスと閾値の低いデバイスを混在させて形成される。
【００３３】
本実施形態においても、半導体集積回路２の製造後、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２を用いてデバイス特性を測定し、その結果に応じて、領域１、領域２それぞれに個別に電源電圧を印加する。
【００３４】
いま、デバイス特性測定回路ＲＯＳＣ１で測定したデバイス特性が悪く、かつデバイス特性測定回路ＲＯＳＣ２で測定したデバイス特性が良い場合には、図４（ｂ）に示すように、領域１へは電源端子Ｔ１を介してＶＤＤ１＝１．２Ｖを印加し、領域２へは電源端子Ｔ２を介してＶＤＤ２＝１．１Ｖを印加する。
【００３５】
このような本実施形態によれば、閾値の異なるデバイスが混在する場合、チップ内を、閾値の異なるデバイスが混在する領域と単一の閾値のデバイスのみで構成される領域とに分割することにより、デバイス特性の仕上がりにバラツキが生じても、それぞれの領域に適した電源電圧を印加することができる。これにより、デバイス特性の仕上がりの良い領域は低電圧で動作させることができ、半導体集積回路の消費電力を低減させることができる。
【００３６】
（第４の実施形態）
上述の各実施形態では、電源端子を介して、各領域へ電源電圧を印加する例を示したが、本実施形態では、電圧レギュレータをチップに内蔵し、電源端子から入力された電圧または電圧レギュレータの出力電圧のいずれかを、各領域の電源電圧として供給する例を示す。
【００３７】
図５は、本発明の第４の実施形態に係る半導体集積回路の構成の例を示す、半導体チップ上での模式的レイアウト図である。
【００３８】
本実施形態の半導体集積回路３は、電圧レギュレータ３１、３２およびセレクタ３３、３４を有している。
【００３９】
電圧レギュレータ３１は、電源端子Ｔ１から入力される電源電圧ＶＤＤを受けて、予め定められた電圧を出力する。ここでは、電圧レギュレータ３１の出力電圧は、電源電圧ＶＤＤよりも低い電圧に設定されるものとする。
【００４０】
同様に、電圧レギュレータ３２は、電源端子Ｔ１から入力される電源電圧ＶＤＤを受けて、予め定められた電圧を出力する。この電圧レギュレータ３２の出力電圧も、電源電圧ＶＤＤよりも低い電圧に設定されるものとする。
【００４１】
セレクタ３３は、外部からの選択信号Ｓ１の指示により電源電圧ＶＤＤまたは電圧レギュレータ３１の出力電圧のいずれかを選択し、領域１へ供給する電源電圧ＶＤＤ１として出力する。
【００４２】
セレクタ３４は、外部からの選択信号Ｓ２の指示により電源電圧ＶＤＤまたは電圧レギュレータ３２の出力電圧のいずれかを選択し、領域２へ供給する電源電圧ＶＤＤ２として出力する。
【００４３】
第１の実施形態と同様、領域１にはデバイス特性測定回路ＲＯＳＣ１が配置され、領域１にはデバイス特性測定回路ＲＯＳＣ２が配置されている。
【００４４】
本実施形態でも、半導体集積回路３の製造終了後、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２を用いてデバイス特性を測定し、領域１、領域２の電源電圧ＶＤＤ１、ＶＤＤ２の値を決定する。このとき、デバイス特性が良好で電源電圧を下げても問題なく動作する領域には、電圧レギュレータ３１、３２の出力電圧を供給するようにする。この決定に従い、セレクタ３３、３４へ選択信号Ｓ１、Ｓ２による指示を行い、領域１、領域２の中でデバイス特性が良好な領域へは、電圧レギュレータ３１、３２の出力電圧を供給する。
【００４５】
このような本実施形態によれば、外部基板上などに異なる電源電圧を供給する装置を設置する必要がなく、１種類の電源電圧を供給し、選択信号Ｓ１、Ｓ２を入力するのみで、半導体集積回路の消費電力を容易に低減させることができる。
【００４６】
（第５の実施形態）
本実施形態では、出力電圧の切り替えが可能な電圧レギュレータを用い、チップに内蔵したフューズ部により電圧レギュレータの出力電圧の制御を行う例を示す。
【００４７】
図６は、本発明の第５の実施形態に係る半導体集積回路の構成の例を示す、半導体チップ上での模式的レイアウト図である。
【００４８】
本実施形態の半導体集積回路４は、出力電圧の切り替えが可能な電圧レギュレータ４１および電圧レギュレータ４２と、電圧レギュレータ４１の出力電圧を制御するフューズ部４３と、電圧レギュレータ４２の出力電圧を制御するフューズ部４４と、を有している。
【００４９】
また、第１の実施形態と同様、領域１にはデバイス特性測定回路ＲＯＳＣ１が配置され、領域２にはデバイス特性測定回路ＲＯＳＣ２が配置されている。
【００５０】
ここで、電圧レギュレータ４１、４２が、出力電圧Ｖｏｕｔを抵抗分圧した分圧電圧ＶＦが基準電圧と一致するよう、出力電圧Ｖｏｕｔを制御する方式の電圧レギュレータである場合の、フューズ部４３、４４の構成の例を図７に示す。
【００５１】
図７に示すフューズ部４３、４４は、上述の抵抗分圧を行う分圧回路の例である。この例では、抵抗Ｒ２０に並列に、抵抗Ｒ２１〜Ｒ２ｎが配置されており、それぞれの抵抗にフューズＦＳ１〜ＦＳｎが接続されている。フューズＦＳ１〜ＦＳｎの切断本数の違いにより、抵抗Ｒ２０に並列接続される抵抗の本数が変化し、その並列抵抗値をＲ２とすると、抵抗値Ｒ２が変化する。このとき、フューズＦＳ１〜ＦＳｎの切断本数が多いほど、並列抵抗値Ｒ２が大きくなって抵抗Ｒ１との分圧比が高くなるので、出力電圧Ｖｏｕｔは低下する。
【００５２】
本実施形態では、半導体集積回路４の製造終了後、フューズＦＳ１〜ＦＳｎを総て接続した状態で、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２を用いてデバイス特性を測定する。その結果より、デバイス特性が良好であるほど電源電圧をより低くするものとして、領域１、領域２の電源電圧ＶＤＤ１、ＶＤＤ２の値を決定する。この値に応じて、フューズ部４３、４４のフューズの切断本数を決定し、電圧レギュレータ４１、４２の出力電圧を設定する。
【００５３】
このような本実施形態によれば、各領域の電源電圧を制御する機構をチップ内部に備えているため、予め各領域の電源電圧を設定した後に出荷すれば、使用者は、供給電源電圧を意識することなく、半導体集積回路の消費電力を低減させることができる。
【００５４】
以上説明した少なくとも１つの実施形態の半導体集積回路によれば、チップ内でデバイス特性にバラツキがあっても、消費電力を低減させることができる。
【００５５】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１〜４ 半導体集積回路
１１ チップ
３１、３２、４１、４２ 電圧レギュレータ
３３、３４ セレクタ
４３、４４ フューズ部
ＲＯＳＣ１〜ＲＯＳＣ４ デバイス特性測定回路
Ｔ１〜Ｔ４ 電源端子
ＦＳ１〜ＦＳｎ フューズ
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路および電源供給方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の消費電力を抑えるために、製造バラツキによるデバイス特性の良し悪しに応じて、半導体集積回路全体に印加する電源電圧を設定する方法が使われている。しかし、この方法では、半導体集積回路のチップ内部もしくは領域内部の一番動作の遅い信号パスに合わせて、チップ全体の電源電圧を設定しなければならない。
【０００３】
また、ウェーハの中央と周辺部では、チップ内のデバイス特性のバラツキ度合いに差異が出ることが多い。一般的には、ウェーハの周辺部に近いほど、デバイス特性が悪くなる傾向が見られる。そのため、例えば、ウェーハ上方周辺部から切り出されたチップではチップ内の上方部ほどデバイス特性が悪く、ウェーハ下方周辺部から切り出されたチップではチップ内の下方部ほどデバイス特性が悪いなどの違いが生じる。
【０００４】
従来のチップ内一律供給電源方式では、チップ内でのデバイス特性バラツキの様々な条件を考慮して、デバイス特性が最悪でも正常動作する電源電圧を決定している。一般的には、半導体集積回路の動作速度を確保するためには、デバイス特性が悪いほど、半導体集積回路の電源電圧を高くする必要がある。このことが、半導体集積回路の消費電力を低減することのできない原因となっていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２３７９７２号公報
【特許文献２】特開２００５−３２２８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、チップ内でデバイス特性にバラツキがあっても、消費電力を低減させることのできる半導体集積回路および電源供給方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体集積回路は、それぞれの領域に半導体デバイスが配置された複数の領域を有し、電源供給手段が、前記複数の領域それぞれに個別に電源を供給する。前記複数の領域それぞれには、デバイス特性測定回路が配置されている。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成の例を示す模式的レイアウト図。
【図２】本発明の第２の実施形態に係る半導体集積回路のチップ内の領域分割の例を示す図。
【図３】第２の実施形態の半導体集積回路における領域ごとの電源電圧設定の例を示す図。
【図４】本発明の第３の実施形態に係る半導体集積回路の構成の例を示す模式的レイアウトおよび領域ごとの電源電圧設定の例を示す図。
【図５】本発明の第４の実施形態に係る半導体集積回路の構成の例を示す模式的レイアウト図。
【図６】本発明の第５の実施形態に係る半導体集積回路の構成の例を示す模式的レイアウト図。
【図７】第５の実施形態の半導体集積回路のフューズ部の構成の例を示す回路図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の例を示す、半導体チップ上での模式的レイアウト図である。
【００１１】
本実施形態の半導体集積回路１は、それぞれの領域に半導体デバイスが配置された２つの領域、領域１および領域２と、領域１に電源を供給する電源端子Ｔ１および領域２に電源を供給する電源端子Ｔ２と、領域１に配置されたデバイス特性測定回路ＲＯＳＣ１および領域２に配置されたデバイス特性測定回路ＲＯＳＣ２と、を備える。
【００１２】
デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２は、例えばリングオシレータであり、それぞれの領域に含まれる半導体デバイスの特性を代表する半導体デバイスにより構成されている。
【００１３】
リングオシレータを用いた場合、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２の発振周波数が高いほど、その領域に含まれる半導体デバイスは、良好な高速動作特性を有しているものとみなすことができる。
【００１４】
そこで、本実施形態の半導体集積回路１へ電源を供給する場合、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２の測定結果に応じて、領域１、領域２それぞれに個別に電源電圧を設定し、その電源電圧を、電源端子Ｔ１、Ｔ２を介して、領域１、領域２それぞれに個別に印加する、ようにする。
【００１５】
すなわち、ＲＯＳＣ１、ＲＯＳＣ２の測定結果より、それぞれの領域に含まれる回路の動作限界電圧を求め、その動作限界電圧を満たす電源電圧を、電源端子Ｔ１、Ｔ２を介して、領域１、領域２にそれぞれ印加する。
【００１６】
そのとき、ＲＯＳＣ１、ＲＯＳＣ２の測定結果が、その領域に含まれる半導体デバイスが良好な高速動作特性を有していることを示す場合は、その領域の動作限界電圧を低くすることができる。
【００１７】
このような本実施形態によれば、チップ内でデバイス特性にバラツキがあって領域１、領域２のいずれか一方の領域のデバイス特性が悪い場合でも、チップ全体の電源電圧を高くする必要がなく、デバイス特性が良好な領域は電源電圧を低くすることができる。これにより、半導体集積回路１の消費電力を低減させることができる。
【００１８】
（第２の実施形態）
本実施形態では、ウェーハ内のデバイス特性バラツキに応じて半導体集積回路を搭載するチップの領域を分割した例を示す。
【００１９】
一般に、ウェーハ内のデバイス特性は、ウェーハ中心部では特性がよく、外周部へ向かって徐々に特性が悪くなることが多い。
【００２０】
図２（ａ）に示すウェーハ１００では、半導体集積回路の基準電源電圧を１．２Ｖとして、一点鎖線よりも内側の領域は電源電圧を１．１Ｖに下げてもデバイスが動作し、破線よりも内側の領域は電源電圧を１．０Ｖに下げてもデバイスが動作するような、デバイス特性のバラツキがあるものとする。
【００２１】
このウェーハ１００に、図２（ａ）に示すようなマトリックス状の配置で、複数のチップ１１が形成されるものとする。したがって、チップ１１は、そのウェーハ上の形成位置によって、チップ内の特性のバラツキが異なってくる。そこで、本実施形態では、ウェーハ１００のデバイス特性のバラツキを考慮して、チップ１１内を４つの領域に分割するものとする。
【００２２】
図２（ｂ）に、チップ１１内を４領域に分割したときの半導体集積回路の模式的なレイアウトの例を示す。
【００２３】
図２（ｂ）に示す例では、チップ１１を領域１〜領域４の４領域に分割し、それぞれの領域に電源を供給する電源端子Ｔ１〜Ｔ４を設け、また、それぞれの領域にデバイス特性測定回路ＲＯＳＣ１〜ＲＯＳＣ４を設ける。領域１〜領域４には、電源端子Ｔ１〜Ｔ４を介して、個別に電源電圧ＶＤＤ１〜ＶＤＤ４を印加することができる。
【００２４】
次に、図３に、図２（ａ）のＡ、Ｂ、Ｃの位置からそれぞれ切り出されたチップの、領域１〜領域４への電源電圧の与え方の例を示す。
【００２５】
図３（ａ）は、図２（ａ）のＡの位置から切り出されたチップ１１−Ａの領域１〜領域４への電源電圧印加の例である。チップ１１−Ａでは、ＶＤＤ１＝１．２Ｖとして、領域１へは電源電圧１．２Ｖを供給し、ＶＤＤ２〜ＶＤＤ４＝１．１Ｖとして、領域２〜領域４へは電源電圧１．１Ｖを供給する。
【００２６】
図３（ｂ）は、図２（ａ）のＢの位置から切り出されたチップ１１−Ｂの電源電圧印加の例である。チップ１１−Ｂでは、ＶＤＤ１〜ＶＤＤ３＝１．１Ｖとして、領域１〜領域３へは電源電圧１．１Ｖを供給し、ＶＤＤ４＝１．０Ｖとして、領域４へは電源電圧１．０Ｖを供給する。
【００２７】
図３（ｃ）は、図２（ａ）のＣの位置から切り出されたチップ１１−Ｃの電源電圧印加の例である。チップ１１−Ｃでは、ＶＤＤ１〜ＶＤＤ４＝１．０Ｖとして、領域１〜領域４の総てへ電源電圧１．０Ｖを供給する。
【００２８】
このような本実施形態によれば、ウェーハ内のデバイス特性バラツキに応じて半導体集積回路の領域を分割することにより、チップ内の特性バラツキに対して、よりきめ細かく電源電圧を調整することができる。これにより、半導体集積回路の消費電力をより低減させることができる。
【００２９】
（第３の実施形態）
一般に、閾値の低いデバイスを用いると低電圧での動作が容易になるが、チップ内に閾値の異なるデバイスが混在する場合、デバイス特性の仕上がりにバラツキが生じやすく、電源電圧を低下させることが難しくなる。本実施形態では、閾値の異なるデバイスが混在しても、電源電圧を容易に低減させることのできる例を示す。
【００３０】
図４（ａ）は、本発明の第３の実施形態に係る半導体集積回路の構成の例を示す、半導体チップ上での模式的レイアウト図である。
【００３１】
本実施形態の半導体集積回路２では、チップ内の領域が、閾値が高く低速で動作するデバイスで形成されたセル（ＨＶｔｈセル）のみで構成された領域１と、ＨＶｔｈセルと、閾値が低く高速で動作するデバイスで形成されたセル（ＬＶｔｈセル）とが混在する領域２と、に分割されている。
【００３２】
それぞれの領域には、実施例１と同様、例えばリングオシレータであるデバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２が配置される。ここで、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２は、それぞれの領域に含まれるデバイスと同じ閾値のデバイスで形成される。すなわち、デバイス特性測定回路ＲＯＳＣ１は、閾値の高いデバイスで形成され、デバイス特性測定回路ＲＯＳＣ２は、閾値の高いデバイスと閾値の低いデバイスを混在させて形成される。
【００３３】
本実施形態においても、半導体集積回路２の製造後、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２を用いてデバイス特性を測定し、その結果に応じて、領域１、領域２それぞれに個別に電源電圧を印加する。
【００３４】
いま、デバイス特性測定回路ＲＯＳＣ１で測定したデバイス特性が悪く、かつデバイス特性測定回路ＲＯＳＣ２で測定したデバイス特性が良い場合には、図４（ｂ）に示すように、領域１へは電源端子Ｔ１を介してＶＤＤ１＝１．２Ｖを印加し、領域２へは電源端子Ｔ２を介してＶＤＤ２＝１．１Ｖを印加する。
【００３５】
このような本実施形態によれば、閾値の異なるデバイスが混在する場合、チップ内を、閾値の異なるデバイスが混在する領域と単一の閾値のデバイスのみで構成される領域とに分割することにより、デバイス特性の仕上がりにバラツキが生じても、それぞれの領域に適した電源電圧を印加することができる。これにより、デバイス特性の仕上がりの良い領域は低電圧で動作させることができ、半導体集積回路の消費電力を低減させることができる。
【００３６】
（第４の実施形態）
上述の各実施形態では、電源端子を介して、各領域へ電源電圧を印加する例を示したが、本実施形態では、電圧レギュレータをチップに内蔵し、電源端子から入力された電圧または電圧レギュレータの出力電圧のいずれかを、各領域の電源電圧として供給する例を示す。
【００３７】
図５は、本発明の第４の実施形態に係る半導体集積回路の構成の例を示す、半導体チップ上での模式的レイアウト図である。
【００３８】
本実施形態の半導体集積回路３は、電圧レギュレータ３１、３２およびセレクタ３３、３４を有している。
【００３９】
電圧レギュレータ３１は、電源端子Ｔ１から入力される電源電圧ＶＤＤを受けて、予め定められた電圧を出力する。ここでは、電圧レギュレータ３１の出力電圧は、電源電圧ＶＤＤよりも低い電圧に設定されるものとする。
【００４０】
同様に、電圧レギュレータ３２は、電源端子Ｔ１から入力される電源電圧ＶＤＤを受けて、予め定められた電圧を出力する。この電圧レギュレータ３２の出力電圧も、電源電圧ＶＤＤよりも低い電圧に設定されるものとする。
【００４１】
セレクタ３３は、外部からの選択信号Ｓ１の指示により電源電圧ＶＤＤまたは電圧レギュレータ３１の出力電圧のいずれかを選択し、領域１へ供給する電源電圧ＶＤＤ１として出力する。
【００４２】
セレクタ３４は、外部からの選択信号Ｓ２の指示により電源電圧ＶＤＤまたは電圧レギュレータ３２の出力電圧のいずれかを選択し、領域２へ供給する電源電圧ＶＤＤ２として出力する。
【００４３】
第１の実施形態と同様、領域１にはデバイス特性測定回路ＲＯＳＣ１が配置され、領域１にはデバイス特性測定回路ＲＯＳＣ２が配置されている。
【００４４】
本実施形態でも、半導体集積回路３の製造終了後、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２を用いてデバイス特性を測定し、領域１、領域２の電源電圧ＶＤＤ１、ＶＤＤ２の値を決定する。このとき、デバイス特性が良好で電源電圧を下げても問題なく動作する領域には、電圧レギュレータ３１、３２の出力電圧を供給するようにする。この決定に従い、セレクタ３３、３４へ選択信号Ｓ１、Ｓ２による指示を行い、領域１、領域２の中でデバイス特性が良好な領域へは、電圧レギュレータ３１、３２の出力電圧を供給する。
【００４５】
このような本実施形態によれば、外部基板上などに異なる電源電圧を供給する装置を設置する必要がなく、１種類の電源電圧を供給し、選択信号Ｓ１、Ｓ２を入力するのみで、半導体集積回路の消費電力を容易に低減させることができる。
【００４６】
（第５の実施形態）
本実施形態では、出力電圧の切り替えが可能な電圧レギュレータを用い、チップに内蔵したフューズ部により電圧レギュレータの出力電圧の制御を行う例を示す。
【００４７】
図６は、本発明の第５の実施形態に係る半導体集積回路の構成の例を示す、半導体チップ上での模式的レイアウト図である。
【００４８】
本実施形態の半導体集積回路４は、出力電圧の切り替えが可能な電圧レギュレータ４１および電圧レギュレータ４２と、電圧レギュレータ４１の出力電圧を制御するフューズ部４３と、電圧レギュレータ４２の出力電圧を制御するフューズ部４４と、を有している。
【００４９】
また、第１の実施形態と同様、領域１にはデバイス特性測定回路ＲＯＳＣ１が配置され、領域２にはデバイス特性測定回路ＲＯＳＣ２が配置されている。
【００５０】
ここで、電圧レギュレータ４１、４２が、出力電圧Ｖｏｕｔを抵抗分圧した分圧電圧ＶＦが基準電圧と一致するよう、出力電圧Ｖｏｕｔを制御する方式の電圧レギュレータである場合の、フューズ部４３、４４の構成の例を図７に示す。
【００５１】
図７に示すフューズ部４３、４４は、上述の抵抗分圧を行う分圧回路の例である。この例では、抵抗Ｒ２０に並列に、抵抗Ｒ２１〜Ｒ２ｎが配置されており、それぞれの抵抗にフューズＦＳ１〜ＦＳｎが接続されている。フューズＦＳ１〜ＦＳｎの切断本数の違いにより、抵抗Ｒ２０に並列接続される抵抗の本数が変化し、その並列抵抗値をＲ２とすると、抵抗値Ｒ２が変化する。このとき、フューズＦＳ１〜ＦＳｎの切断本数が多いほど、並列抵抗値Ｒ２が大きくなって抵抗Ｒ１との分圧比が高くなるので、出力電圧Ｖｏｕｔは低下する。
【００５２】
本実施形態では、半導体集積回路４の製造終了後、フューズＦＳ１〜ＦＳｎを総て接続した状態で、デバイス特性測定回路ＲＯＳＣ１、ＲＯＳＣ２を用いてデバイス特性を測定する。その結果より、デバイス特性が良好であるほど電源電圧をより低くするものとして、領域１、領域２の電源電圧ＶＤＤ１、ＶＤＤ２の値を決定する。この値に応じて、フューズ部４３、４４のフューズの切断本数を決定し、電圧レギュレータ４１、４２の出力電圧を設定する。
【００５３】
このような本実施形態によれば、各領域の電源電圧を制御する機構をチップ内部に備えているため、予め各領域の電源電圧を設定した後に出荷すれば、使用者は、供給電源電圧を意識することなく、半導体集積回路の消費電力を低減させることができる。
【００５４】
以上説明した少なくとも１つの実施形態の半導体集積回路によれば、チップ内でデバイス特性にバラツキがあっても、消費電力を低減させることができる。
【００５５】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１〜４ 半導体集積回路
１１ チップ
３１、３２、４１、４２ 電圧レギュレータ
３３、３４ セレクタ
４３、４４ フューズ部
ＲＯＳＣ１〜ＲＯＳＣ４ デバイス特性測定回路
Ｔ１〜Ｔ４ 電源端子
ＦＳ１〜ＦＳｎ フューズ
【特許請求の範囲】
【請求項１】
それぞれの領域に半導体デバイスが配置された複数の領域と、
前記複数の領域それぞれに個別に電源を供給する電源供給手段と、
前記複数の領域それぞれに配置されたデバイス特性測定回路と
を備えることを特徴とする半導体集積回路。
【請求項２】
前記複数の領域のそれぞれごとに、配置された半導体デバイスの閾値電圧が異なり、
前記デバイス特性測定回路が、それぞれの領域の閾値電圧の半導体デバイスで構成されている
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記電源供給手段が、電源端子である
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記電源供給手段が、
入力電圧を予め定められた電圧へ変換する電圧レギュレータと、
外部から入力された選択信号の指示にもとづいて、前記入力電圧または前記電圧レギュレータの出力電圧のいずれかを選択して出力するセレクタと
を備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項５】
前記電源供給手段が、
出力電圧の切り替えが可能な電圧レギュレータと、
前記電圧レギュレータの出力電圧の切り替えを制御するフューズ部と
を備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項６】
請求項１または２に記載の半導体集積回路の電源供給方法であって、
前記デバイス特性測定回路の測定結果に応じて、前記複数の領域それぞれに個別に電源電圧を設定し、
前記設定した電源電圧を、前記電源供給手段を介して、前記複数の領域それぞれに個別に印加する
ことを特徴とする電源供給方法。
【請求項７】
請求項３に記載の半導体集積回路の電源供給方法であって、
前記デバイス特性測定回路の測定結果に応じて、前記複数の領域それぞれに個別に電源電圧を設定し、
前記設定した電源電圧を、前記電源端子を介して、前記複数の領域それぞれに個別に印加する
ことを特徴とする電源供給方法。
【請求項８】
請求項４に記載の半導体集積回路の電源供給方法であって、
前記デバイス特性測定回路の測定結果に応じて、前記複数の領域それぞれに個別に電源電圧を設定し、
前記選択信号を用いて前記セレクタへ指示し、前記入力電圧または前記レギュレータの出力電圧のいずれかを、前記複数の領域それぞれに個別に印加する
ことを特徴とする電源供給方法。
【請求項９】
請求項５に記載の半導体集積回路の電源供給方法であって、
前記デバイス特性測定回路の測定結果に応じて、前記複数の領域それぞれに個別に電源電圧を設定し、
前記フューズ部の制御により、前記設定された電源電圧を、前記レギュレータの出力電圧に設定する
ことを特徴とする電源供給方法。
【請求項１】
それぞれの領域に半導体デバイスが配置された複数の領域と、
前記複数の領域それぞれに個別に電源を供給する電源供給手段と、
前記複数の領域それぞれに配置されたデバイス特性測定回路と
を備えることを特徴とする半導体集積回路。
【請求項２】
前記複数の領域のそれぞれごとに、配置された半導体デバイスの閾値電圧が異なり、
前記デバイス特性測定回路が、それぞれの領域の閾値電圧の半導体デバイスで構成されている
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記電源供給手段が、電源端子である
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記電源供給手段が、
入力電圧を予め定められた電圧へ変換する電圧レギュレータと、
外部から入力された選択信号の指示にもとづいて、前記入力電圧または前記電圧レギュレータの出力電圧のいずれかを選択して出力するセレクタと
を備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項５】
前記電源供給手段が、
出力電圧の切り替えが可能な電圧レギュレータと、
前記電圧レギュレータの出力電圧の切り替えを制御するフューズ部と
を備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項６】
請求項１または２に記載の半導体集積回路の電源供給方法であって、
前記デバイス特性測定回路の測定結果に応じて、前記複数の領域それぞれに個別に電源電圧を設定し、
前記設定した電源電圧を、前記電源供給手段を介して、前記複数の領域それぞれに個別に印加する
ことを特徴とする電源供給方法。
【請求項７】
請求項３に記載の半導体集積回路の電源供給方法であって、
前記デバイス特性測定回路の測定結果に応じて、前記複数の領域それぞれに個別に電源電圧を設定し、
前記設定した電源電圧を、前記電源端子を介して、前記複数の領域それぞれに個別に印加する
ことを特徴とする電源供給方法。
【請求項８】
請求項４に記載の半導体集積回路の電源供給方法であって、
前記デバイス特性測定回路の測定結果に応じて、前記複数の領域それぞれに個別に電源電圧を設定し、
前記選択信号を用いて前記セレクタへ指示し、前記入力電圧または前記レギュレータの出力電圧のいずれかを、前記複数の領域それぞれに個別に印加する
ことを特徴とする電源供給方法。
【請求項９】
請求項５に記載の半導体集積回路の電源供給方法であって、
前記デバイス特性測定回路の測定結果に応じて、前記複数の領域それぞれに個別に電源電圧を設定し、
前記フューズ部の制御により、前記設定された電源電圧を、前記レギュレータの出力電圧に設定する
ことを特徴とする電源供給方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１５１３８１（Ｐ２０１２−１５１３８１Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−１０４２８（Ｐ２０１１−１０４２８）
【出願日】平成２３年１月２１日（２０１１．１．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月２１日（２０１１．１．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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