半導体集積回路装置の製造方法
【課題】層間絶縁膜上に形成する反射防止膜の光反射率を低減することによって、デュアルダマシンプロセスにおけるリソグラフィの解像度を向上させる。
【解決手段】フォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜にＣｕ配線埋め込み用のビアホールおよび配線溝を形成する際、ＳｉＯＣ膜２５からなる層間絶縁膜上の反射防止膜２６をＳｉＯ膜２６ａ、ＳｉＯＮ膜２６ｂおよびＳｉＯ膜２６ｃの３層膜で構成し、フォトレジスト膜２７のハレーションを抑制する。ＳｉＯ膜２６ａの膜厚とＳｉＯＮ膜２６ｂの膜厚の好ましい組み合わせは、ＳｉＯ膜２６ａの膜厚が４０ｎｍ以下または７５ｎｍ以上、かつＳｉＯＮ膜２６ｂの膜厚が４０ｎｍ以上であり、より好ましくは、ＳｉＯ膜２６ａの膜厚が３０ｎｍ以下または８０ｎｍ以上、かつＳｉＯＮ膜２６ｂの膜厚が５０ｎｍ以上である。
【解決手段】フォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜にＣｕ配線埋め込み用のビアホールおよび配線溝を形成する際、ＳｉＯＣ膜２５からなる層間絶縁膜上の反射防止膜２６をＳｉＯ膜２６ａ、ＳｉＯＮ膜２６ｂおよびＳｉＯ膜２６ｃの３層膜で構成し、フォトレジスト膜２７のハレーションを抑制する。ＳｉＯ膜２６ａの膜厚とＳｉＯＮ膜２６ｂの膜厚の好ましい組み合わせは、ＳｉＯ膜２６ａの膜厚が４０ｎｍ以下または７５ｎｍ以上、かつＳｉＯＮ膜２６ｂの膜厚が４０ｎｍ以上であり、より好ましくは、ＳｉＯ膜２６ａの膜厚が３０ｎｍ以下または８０ｎｍ以上、かつＳｉＯＮ膜２６ｂの膜厚が５０ｎｍ以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、ダマシン(Damascene)法を用いたＣｕ（銅）配線の形成に適用して有効な技術に関する。
【背景技術】
【０００２】
ダマシン法は、半導体基板上の層間絶縁膜に微細な配線溝を形成した後、配線溝の内部を含む層間絶縁膜上にメタル膜を堆積し、次に化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法を用いて配線溝の外部のメタル膜を除去することによって、配線溝の内部に埋込み配線を形成する方法である。
【０００３】
埋込み配線用のメタル材料としては、細線化しても高い信頼性が確保できるＣｕ（銅）が主に使用されている。また、ダマシン法を用いて層間絶縁膜に埋込み配線を形成する場合には、隣接配線間に生じる容量を低減するために、層間絶縁膜を誘電率の低い絶縁材料で構成することが行われている。
【０００４】
上記したダマシン法のうち、デュアルダマシン(Dual-Damascene)法と呼ばれる方法においては、層間絶縁膜に形成した配線溝の下部に下層配線接続用のビアホールを形成し、配線溝とビアホールとに同時にメタル膜を埋め込むことによって、埋込み配線の形成工程を簡略化している。このデュアルダマシン法には、配線溝の形成に先立って絶縁膜内に下層配線に達するビアホールを形成するビアファースト法と、配線溝を絶縁膜内に形成してから配線溝内に下部配線層に達するビアホールを形成するトレンチファースト法があり、微細な埋込み配線の形成工程では、主としてビアファースト法が用いられている。
【０００５】
一方、あらかじめ下層の層間絶縁膜にビアホールを形成してその内部にメタルプラグを埋め込んでおき、次にその上部に層間絶縁膜を堆積してメタルプラグを露出するように配線溝を形成した後、この配線溝の内部に埋込み配線を形成する方法は、シングルダマシン(Single-Damascene)法と呼ばれている。
【０００６】
ところで、半導体素子の微細化に伴って、上記した配線溝の幅やビアホールの径が小さくなると、層間絶縁膜をエッチングして配線溝やビアホールを形成する際に用いるフォトレジスト膜のハレーションに起因するパターン不良が問題となる。すなわち、層間絶縁膜上にスピン塗布したフォトレジスト膜を露光して配線溝やビアホールのパターンを転写する際、下層の配線の表面で露光光が反射してフォトレジスト膜がハレーションを引き起こすと、配線溝やビアホールのパターンを精度よく転写することができなくなる。
【０００７】
そこで、近年は、層間絶縁膜とフォトレジスト膜との間に露光光を吸収する反射防止膜を形成し、下層配線からの反射光に起因するフォトレジスト膜のハレーションを抑制することが行われている。
【０００８】
特許文献１（特開２００２−３２９７７９号公報、［００３７］〜［００４０］、図３）は、デュアルダマシン法を用いて層間絶縁膜に埋め込みＣｕ配線を形成する技術を開示している。この文献は、フッ素をドープして比誘電率を３．７程度に下げた低誘電率ＳｉＯ（酸化シリコン）膜と通常のＳｉＯ膜との積層膜によって層間絶縁膜を構成し、この層間絶縁膜とその上部に形成するフォトレジスト膜との間に、酸窒化シリコン（ＳｉＯＮ）膜とＳｉＯ膜との積層膜からなる反射防止膜を形成することによって、フォトレジスト膜のハレーションを防いでいる。
【０００９】
特許文献２（特開２００４−２５３６７１号公報、［００２２］、［００２３］、図４）は、炭素ドープＳｉＯ膜（ＳｉＯＣ膜）またはメチルシルセスキオキサン(Methylsilsesquioxane：ＭＳＱ）などからなる低誘電率層間絶縁膜上に、ＳｉＯＮ膜、あるいはＳｉＯＮ膜とＳｉＯ膜との積層膜からなる反射防止膜を形成するデュアルダマシンプロセスを開示している。
【００１０】
特許文献３（特開２００４−１４８２８号公報、［００２７］、［００２８］、図２）は、ＳｉＯＣ膜からなる層間絶縁膜上にＳｉＯ膜からなる犠牲膜を介してＳｉＯＮまたは窒化シリコン（ＳｉＮ）などからなる反射防止膜を形成するデュアルダマシンプロセスを開示している。
【００１１】
特許文献４（特開２００３−３３２３４０号公報、［００３０］、［００５７］〜［００６１］、図１１）は、ＳｉＯＣ膜を含む層間絶縁膜上にＳｉＮ膜、ＳｉＯ膜およびＳｉＯＮ膜を介して反射防止膜を形成するデュアルダマシンプロセスを開示している。ここで、ＳｉＮ膜は、層間絶縁膜とＳｉＯ膜との密着性を向上させる接着層として機能している。ＳｉＯ膜は、化学的機械研磨処理時における層間絶縁膜の機械的強度の確保、表面保護および耐湿性の確保といった機能を有している。ＳｉＯＮ膜は、ＳｉＯＮ膜を除去するためのエッチング工程以外のエッチング工程において、下層のＳｉＯ膜に肩削れが生じるのを防ぐ機能を有している。
【００１２】
特許文献５（特開２００４−１４８４１号公報、［００７１］、［００７２］、図１４）は、ＳｉＯＣ膜からなる層間絶縁膜上にＳｉＯ膜からなる拡散防止膜を介してＳｉＮからなる反射防止膜を形成するデュアルダマシンプロセスを開示している。
【００１３】
特許文献６（特開２００４−２７３４８３号公報、［００３７］〜［００３９］、図３）は、ＳｉＯＣ膜からなる層間絶縁膜上に窒素系化合物ガスの透過を抑制する膜（ＳｉＯ膜）を介して有機反射防止膜を形成するデュアルダマシンプロセスを開示している。
【００１４】
特許文献７（特開２００４−６６３３号公報、［００４７］〜［００５２］、図２）および特許文献８（特開２００４−２２１４３９号公報、［００４２］〜［００５１］）は、ＳｉＯＣ膜からなる層間絶縁膜上にＳｉＯＮからなる反射防止膜を形成するデュアルダマシンプロセスを開示している。
【特許文献１】特開２００２−３２９７７９号公報（［００３７］〜［００４０］、図３）
【特許文献２】特開２００４−２５３６７１号公報（［００２２］、［００２３］、図４）
【特許文献３】特開２００４−１４８２８号公報（［００２７］、［００２８］、図２）
【特許文献４】特開２００３−３３２３４０号公報（［００３０］、［００５７］〜［００６１］、図１１）
【特許文献５】特開２００４−１４８４１号公報（［００７１］、［００７２］、図１４）
【特許文献６】特開２００４−２７３４８３号公報（［００３７］〜［００３９］、図３）
【特許文献７】特開２００４−６６３３号公報（［００４７］〜［００５２］、図２）
【特許文献８】特開２００４−２２１４３９号公報（［００４２］〜［００５１］）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明者は、ＳｉＯＣ膜からなる層間絶縁膜上にＳｉＯＮ膜（下層）とＳｉＯ膜（上層）との積層膜からなる反射防止膜を形成し、ＫｒＦエキシマレーザと同じ波長（２４８ｎｍ）の光源を用いてこの反射防止膜の光反射率を測定した。
【００１６】
その際、ＳｉＯＮ膜の膜厚とＳｉＯ膜の膜厚とを種々変更して光反射率を測定したところ、ハレーションの防止に必要とされる光反射率（５％以下）を上回る場合があることを見い出した。また、ＳｉＯＮ膜中のＯとＮの組成比を種々変更して光反射率を測定した場合でも同様の結果が得られた。
【００１７】
さらに、ＳｉＯＣ膜上にＳｉＯＮ膜を積層して両者の接着力を測定したところ、充分な接着力が得られず、例えば化学的機械研磨時に両者の界面に剥離が生じる恐れのあることを見い出した。
【００１８】
本発明の目的は、ＳｉＯＣ膜上に形成する反射防止膜の光反射率を低減することによって、デュアルダマシンプロセスにおけるリソグラフィの解像度を向上させる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明による半導体集積回路装置の製造方法は、以下の工程を含んでいる：
（ａ）半導体基板の主面上にＳｉＯＣ膜を主体とする絶縁膜を形成する工程、
（ｂ）前記絶縁膜上に第１ＳｉＯ膜とＳｉＯＮ膜と第２ＳｉＯ膜との積層膜からなる反射防止膜を形成する工程、
（ｃ）前記反射防止膜の上部に第１フォトレジスト膜を形成する工程、
（ｄ）前記第１フォトレジスト膜をマスクにして、前記反射防止膜および前記絶縁膜をエッチングすることにより、前記絶縁膜にビアホールを形成する工程、
（ｅ）前記第１フォトレジスト膜を除去した後、前記ビアホールの内部に埋め込み剤を充填する工程、
（ｆ）前記工程（ｅ）の後、前記反射防止膜の上部に第２フォトレジスト膜を形成する工程、
（ｇ）前記第２フォトレジスト膜をマスクにして、前記ビアホールが形成された領域を含む領域の前記反射防止膜および前記絶縁膜をエッチングし、前記絶縁膜の中途部で前記エッチングを停止することにより、前記絶縁膜に配線溝を形成する工程、
（ｈ）前記第２フォトレジスト膜および前記埋め込み剤を除去した後、前記配線溝および前記ビアホールの内部にメタル膜を埋め込む工程、
（ｉ）前記配線溝の外部の前記メタル膜を化学的機械研磨法で除去することにより、前記配線溝および前記ビアホールの内部に、前記メタル膜からなる配線を形成する工程。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
デュアルダマシン法による多層Ｃｕ配線の形成を歩留まり良く行うことが可能となる。また、デュアルダマシン法による多層Ｃｕ配線の形成工程を簡略化することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
本実施の形態は、多層Ｃｕ配線を有する半導体集積回路装置に適用したものである。この半導体集積回路装置は、第１層目のＣｕ配線をシングルダマシン法で形成し、第２層目以降のＣｕ配線をデュアルダマシン法で形成している。以下、その製造方法を図１〜図２０を用いて工程順に説明する。
【００２６】
まず、図１に示すように、例えば単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成する。なお、図中の符号２は素子分離溝、符号４はｐ型ウエル、符号５はｎ型ウエルをそれぞれ示している。
【００２７】
素子分離溝２は、基板１をエッチングして形成した溝の内部にＳｉＯ（酸化シリコン）膜３を埋め込んだ後、その表面を化学的機械研磨法で平坦化する、周知のＳＴＩ(Shallow Trench Isolation)法を用いて形成する。また、ｐ型ウエル４およびｎ型ウエル５は、基板１にｐ型不純物（例えばホウ素）およびｎ型不純物（例えばリン）をイオン注入し、続いて基板１を熱処理してこれらの不純物を基板１中に拡散させることによって形成する。
【００２８】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｐ型ウエル４の表面に形成されたＳｉＯ膜またはＳｉＯＮ（酸窒化シリコン）膜からなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ８、およびゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、およびゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。
【００２９】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７を構成する多結晶シリコン膜中にはｎ型不純物（リン）を導入し、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７を構成する多結晶シリコン膜中にはｐ型不純物（ホウ素）を導入する。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としてＣｏ（コバルト）シリサイド膜９を形成する。
【００３０】
次に、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のそれぞれの上部にエッチングストッパ膜１３と絶縁膜１４とを堆積した後、化学的機械研磨法を用いて絶縁膜１４の表面を平坦化する。エッチングストッパ膜１３は、例えばＣＶＤ法で堆積した窒化シリコン膜で構成し、絶縁膜１４は、例えばＣＶＤ法で堆積したＳｉＯ膜で構成する。
【００３１】
次に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の絶縁膜１４をエッチングし、続いてその下層のエッチングストッパ膜１３をエッチングしてコンタクトホール１５を形成する。
【００３２】
次に、コンタクトホール１５の内部にメタルプラグ１６を形成する。メタルプラグ１６を形成するには、まずコンタクトホール１５の内部を含む絶縁膜１４上にスパッタリング法でＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とを堆積する。ＴｉＮ膜はバリアメタル膜として機能するものであり、ＴｉＮ膜とＴｉ（チタン）膜との積層膜で構成することもできる。次に、絶縁膜１４上のＴｉＮ膜とＷ膜とを化学的機械研磨法で除去する。コンタクトホール１５の内部に形成したメタルプラグ１６は、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２とそれぞれ電気的に接続される。
【００３３】
次に、図３に示すように、絶縁膜１４上にＳｉＣＮ膜１７を堆積した後、ＳｉＣＮ膜１７上に層間絶縁膜としてＳｉＯＣ膜１８を堆積する。ＳｉＣＮ膜１７は、後の工程でＳｉＯＣ膜１８に配線溝を形成する際のエッチングストッパ膜として機能する。エッチングストッパ膜としては、ＳｉＮ（窒化シリコン）膜を使用することもできるが、ここではＳｉＮ膜よりも誘電率が低いＳｉＣＮ膜１７を使用する。ＳｉＣＮ膜１７は、プラズマＣＶＤ法で堆積し、その膜厚は５０ｎｍ程度とする。ＳｉＣＮ膜１７上のＳｉＯＣ膜１８は、プラズマＣＶＤ法で堆積し、その膜厚は２００ｎｍ程度とする。ＳｉＯＣ膜１８の比誘電率は、２．９程度である。
【００３４】
次に、図４に示すように、ＳｉＯＣ膜１８の上部に反射防止膜１９を形成する。反射防止膜１９は、ＳｉＯ膜１９ａ、ＳｉＯＮ膜１９ｂおよびＳｉＯ膜１９ｃの３層膜で構成し、プラズマＣＶＤ装置のチャンバ内で連続して成膜する。反射防止膜１９の成膜条件の一例は、次の通りである。
【００３５】
まず、プラズマＣＶＤ装置のチャンバ内に基板１を搬入してその温度を４００℃に設定する。次に、ソースガスであるＳｉＨ４（モノシラン）（５５０sccm）と、キャリアガスであるＮ２Ｏ（亜酸化窒素）（１００００sccm）とをチャンバ内に導入し、膜厚が３０ｎｍのＳｉＯ膜１９ａを堆積する（ＲＦパワー＝５２５Ｗ）。ＳｉＯ膜１９ａは、ソースガスであるＴＥＯＳ（テトラエトキシシラン）（５２５０sccm）および酸素（４２００sccm）と、キャリアガスであるＨｅ（ヘリウム）（４０００sccm）とをチャンバ内に導入し、ＲＦパワー＝１２４０Ｗで堆積してもよい。
【００３６】
次に、チャンバ内を排気した後、ソースガスであるＳｉＨ４（３００sccm）およびＮ２Ｏ（６３５sccm）と、キャリアガスであるＨｅ（９０００sccm）とをチャンバ内に導入し、膜厚が５０ｎｍのＳｉＯＮ膜１９ｂを堆積する（ＲＦパワー＝２００Ｗ）。続いて、チャンバ内を排気した後、ＳｉＨ４（３５sccm）、Ｎ２Ｏ（１００００sccm）およびＨｅ（９０００sccm）をチャンバ内に導入し、膜厚が５ｎｍのＳｉＯ膜１９ｃを堆積する（ＲＦパワー＝１８０Ｗ）。
【００３７】
ここで、反射防止膜１９の最下層膜をＳｉＯ膜１９ａで構成した理由について、図５を用いて説明する。図５は、組成の異なる２種の絶縁膜を積層した場合における上下層の界面接着力を臨界剥離荷重（単位：ｍＮ）で示したグラフである。
【００３８】
図に示すように、ＳｉＯＣ膜の上部にＳｉＯＮ膜を堆積した場合における上下層の界面接着力は、比較的弱いことが分かる。他方、ＳｉＯＣ膜の上部にＳｉＯ膜を堆積した場合、およびＳｉＯ膜の上部にＳｉＯＮ膜を堆積した場合は、いずれも上下層の界面接着力が極めて強い。
【００３９】
従って、ＳｉＯＣ膜１８の上部に形成する反射防止膜１９の最下層膜をＳｉＯ膜１９ａで構成し、その上部にＳｉＯＮ膜１９ｂを堆積することにより、化学的機械研磨の際などにおけるＳｉＯＣ膜１８と反射防止膜１９との剥離を確実に防止することができる。一方、ＳｉＯＮ膜１９ｂの上部に堆積するＳｉＯ膜１９ｃは、プラズマアッシングの際などにおけるＳｉＯＮ膜１９ｂの酸化を防ぐ犠牲膜として機能する。
【００４０】
なお、ＳｉＯＣ膜１８と反射防止膜１９との接着力がＳｉＯＣ膜とＳｉＯＮ膜との接着力程度でも支障ない場合は、最下層のＳｉＯ膜１９ａを省略し、ＳｉＯＮ膜１９ｂとＳｉＯ膜１９ｃとの２層膜で反射防止膜１９を構成してもよい。ただし、一般にＳｉＯ膜はＳｉＯＣ膜に比べて光の屈折率が大きく、ＳｉＯＮ膜はＳｉＯ膜に比べて光の屈折率がさらに大きい。従って、反射防止膜１９を上記３層の膜で構成した場合は、反射光が膜と膜との界面で干渉して弱め合う効果が大きくなるので、反射防止膜１９を２層の膜で構成した場合に比べてハレーション抑制効果も大きくなる。
【００４１】
次に、図６に示すように、反射防止膜１９の上部にフォトレジスト膜２１を形成した後、このフォトレジスト膜２１をマスクにして反射防止膜１９およびＳｉＯＣ膜１８をドライエッチングすることによって、配線溝２０を形成する。このとき、ＳｉＯＣ膜１８の下層のＳｉＣＮ膜１７がエッチングストッパ膜として機能する。
【００４２】
次に、フォトレジスト膜２１をプラズマアッシングによって除去し、続いてアッシング時に発生した基板１の表面のポリマーをウェット洗浄で除去した後、図７に示すように、配線溝２０の底部のＳｉＣＮ膜１７をドライエッチングしてメタルプラグ１６の表面を露出させる。このとき、ＳｉＯＣ膜１８の上部に形成した反射防止膜１９もエッチングされ、その膜厚が薄くなる。
【００４３】
次に、図８に示すように、配線溝２０の内部を含む反射防止膜１９上に膜厚５０ｎｍ程度のＴｉＮ膜、またはＴｉＮ膜とＴｉ膜との積層膜からなるバリアメタル膜２２ａをスパッタリング法で堆積し、続いて配線溝２０の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜２２ｂをスパッタリング法または電解メッキ法で堆積する。バリアメタル膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防ぐバリア膜として機能する。バリアメタル膜としては、ＴｉＮ膜の他、ＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化メタル膜またはこれらにＳｉを添加した合金膜、あるいはＴａ膜、Ｔｉ膜、Ｗ膜、ＴｉＷ膜のような高融点メタル膜、もしくはこれら高融点メタル膜の積層膜など、Ｃｕと反応し難い各種導電膜を使用することができる。Ｃｕ膜２２ｂを電解メッキ法で堆積する場合は、バリアメタル膜２２ａの上部にスパッタリング法でＣｕのシード層（図示せず）を堆積し、このシード層の表面にＣｕ膜２２ｂを析出させる。
【００４４】
次に、図９に示すように、配線溝２０の外部のＣｕ膜２２ｂとバリアメタル膜２２ａとを化学的機械研磨法で除去することにより、配線溝２０の内部に第１層目のＣｕ配線２２を形成する。このとき、ＳｉＯＣ膜１８の上部に形成した反射防止膜１９も同時に除去される。
【００４５】
次に、図１０に示すように、Ｃｕ配線２２が形成されたＳｉＯＣ膜１８の上部にＳｉＣＮ膜２４を堆積し、続いてＳｉＣＮ膜２４上に層間絶縁膜としてＳｉＯＣ膜２５を堆積した後、ＳｉＯＣ膜２５上に反射防止膜２６を堆積する。
【００４６】
ＳｉＣＮ膜２４は、後の工程でＳｉＯＣ膜２５にビアホールを形成する際のエッチングストッパ膜として機能する。また、Ｃｕ配線２２の表面から層間絶縁膜中にＣｕが拡散するのを防ぐバリア膜としても機能する。ＳｉＣＮ膜２４は、プラズマＣＶＤ法で堆積し、その膜厚は５０ｎｍ程度とする。ＳｉＣＮ膜２４上のＳｉＯＣ膜２５は、プラズマＣＶＤ法で堆積し、その膜厚は７７０ｎｍ程度とする。ＳｉＯＣ膜２５の比誘電率は、２．９程度である。
【００４７】
ＳｉＯＣ膜２５上の反射防止膜２６は、配線溝２０を形成する工程で用いた反射防止膜１９と同じく、ＳｉＯ膜２６ａ、ＳｉＯＮ膜２６ｂおよびＳｉＯ膜２６ｃの３層膜で構成し、プラズマＣＶＤ装置のチャンバ内で連続して成膜する。反射防止膜２６は、次の工程で反射防止膜２６上に形成するフォトレジスト膜を露光する際に、下層のＣｕ配線２２の表面で反射した露光光がフォトレジスト膜に入射してハレーションを引き起こすのを防ぐ機能を有している。
【００４８】
図１１は、露光光源としてＫｒＦエキシマレーザ（波長＝２４８ｎｍ）を用い、反射防止膜２６の光反射率（％）を測定した結果を示すグラフである。ここで、横軸はＳｉＯ膜２６ａの膜厚を示し、縦軸はＳｉＯＮ膜２６ｂとＳｉＯ膜２６ｃとを合計した膜厚（ＳｉＯ膜２６ｃの膜厚は５ｎｍに固定）を示している。また、図中の領域（Ａ〜Ｅ）は、光反射率がＡ＝０〜２％、Ｂ＝２〜４％、Ｃ＝４〜６％、Ｄ＝６〜８％、Ｅ＝８〜１０％となる領域を示している。
【００４９】
上記の測定結果によれば、ハレーションの防止に必要とされる光反射率を５％以下とした場合、ＳｉＯ膜２６ａの膜厚とＳｉＯＮ膜２６ｂの膜厚の好ましい組み合わせは、ＳｉＯ膜２６ａの膜厚が４０ｎｍ以下または７５ｎｍ以上、かつＳｉＯＮ膜２６ｂの膜厚が４０ｎｍ以上であり、より好ましい組み合わせは、ＳｉＯ膜２６ａの膜厚が３０ｎｍ以下または８０ｎｍ以上、かつＳｉＯＮ膜２６ｂの膜厚が５０ｎｍ以上である。
【００５０】
次に、図１２に示すように、ビアホール形成領域が開口されたフォトレジスト膜２７を反射防止膜２６上に形成する。ビアホールのパターンは、ＫｒＦエキシマレーザを露光光源に用いてフォトマスクからフォトレジスト膜２７に転写する。ここで、反射防止膜２６を構成するＳｉＯ膜２６ａ、ＳｉＯＮ膜２６ｂおよびＳｉＯ膜２６ｃの膜厚を上述した好ましい組み合わせの範囲内に設定することにより、Ｃｕ配線２２の表面で露光光が反射することなどに起因するフォトレジスト膜２７のハレーションを抑制でき、フォトレジスト膜２７にビアホールのパターンを精度よく転写することができる。
【００５１】
次に、図１３に示すように、フォトレジスト膜２７をマスクにして反射防止膜２６およびＳｉＯＣ膜２５をドライエッチングすることによって、ビアホール２８を形成する。このとき、ＳｉＯＣ膜２５の下層のＳｉＣＮ膜２４がエッチングストッパ膜として機能する。
【００５２】
次に、フォトレジスト膜２７をプラズマアッシングによって除去し、続いてアッシング時に発生した基板１の表面のポリマーをウェット洗浄で除去した後、図１４に示すように、ビアホール２８の内部に埋め込み剤２９を充填する。埋め込み剤２９は、次の工程で配線溝を形成する際のエッチング時にビアホール２８の径が広がるのを防ぐと共に、ビアホール２８の底部を保護するために形成する。埋め込み剤２９には、露光光を吸収するフォトレジスト剤を使用する。また、露光光の反射率が低い塗布系の絶縁膜、例えばスピンオングラス膜などを使用することもできる。ビアホール２８に埋め込み剤２９を充填するには、ビアホール２８の内部を含む反射防止膜２６上にフォトレジスト膜をスピン塗布して硬化させた後、ビアホール２８の外部のフォトレジスト膜をエッチバックにより除去する。
【００５３】
次に、図１５に示すように、反射防止膜２６の上部に第２の反射防止膜３０を形成した後、配線溝形成領域が開口されたフォトレジスト膜３１を反射防止膜３０上に形成する。フォトレジスト膜３１には、ＫｒＦエキシマレーザを露光光源に用いてフォトマスクから配線溝パターンを転写する。反射防止膜３０は、ＢＡＲＣ(Bottom Anti Reflective Coating)と呼ばれる公知の反射防止剤、あるいは露光光の反射率が低い塗布系の絶縁膜を使用する。ここで、フォトレジスト膜３１の下層に反射防止膜３０、２６を形成したことにより、露光時のハレーションが抑制され、配線溝のパターンをフォトレジスト膜３１に精度よく転写することができる。また、フォトレジスト膜３１の下層に反射防止膜３０を形成したことにより、フォトレジスト膜３１の下層を平坦化することができる。なお、反射防止膜２６のみで露光時のハレーションが充分抑制される場合は、第２の反射防止膜３０を省略してもよい。
【００５４】
次に、図１６に示すように、フォトレジスト膜３１をマスクにして反射防止膜３０および反射防止膜２６を順次ドライエッチングし、続いてＳｉＯＣ膜２５をその途中までドライエッチングすることによって、配線溝３２を形成する。このとき、ＳｉＯＣ膜２５の途中にはエッチングストッパ膜が存在しないため、配線溝３２を形成するためのエッチングは、ＳｉＯＣ膜２５のエッチング時間を制御することによって行う。
【００５５】
本実施の形態では、配線間容量を低減するために、層間絶縁膜を比誘電率が２．９程度のＳｉＯＣ膜２５で構成しているが、ＳｉＯＣ膜２５の途中にエッチングストッパ膜を形成しないことにより、層間絶縁膜の実効的な誘電率の増加を抑え、配線間容量を低減することができる。配線溝３２の深さは、ビアホール２８の深さよりもかなり浅いので、ＳｉＯＣ膜２５の途中にエッチングストッパ膜を形成しなくとも、配線溝３２の深さを容易に制御することができる。
【００５６】
次に、図１７に示すように、フォトレジスト膜３１とその下層の反射防止膜３０をプラズマアッシングによって除去する。このとき、ビアホール２８に充填されていた埋め込み剤２９も除去される。
【００５７】
次に、アッシング時に発生した基板１の表面のポリマーをウェット洗浄で除去した後、図１８に示すように、ビアホール２８の底部のＳｉＣＮ膜２４をドライエッチングしてＣｕ配線２２の表面を露出させる。
【００５８】
次に、図１９に示すように、配線溝３２およびビアホール２８のそれぞれの内部を含む反射防止膜２６上に５０ｎｍ程度の薄いＴｉＮ膜からなるバリアメタル膜３３ａをスパッタリング法で堆積する。続いて、バリアメタル膜３３ａ上に配線溝３２およびビアホール２８のそれぞれの内部を完全に埋め込む厚いＣｕ膜３３ｂをスパッタリング法または電解メッキ法で堆積する。
【００５９】
次に、図２０に示すように、配線溝３２の外部のＣｕ膜３３ｂとバリアメタル膜３３ａとを化学的機械研磨法によって除去することにより、配線溝３２およびビアホール２８のそれぞれの内部に第２層目のＣｕ配線３３を形成する。このとき、ＳｉＯＣ膜２５の上部に形成した反射防止膜２６も同時に除去される。
【００６０】
図示は省略するが、その後、前記図１０〜図２０で説明した工程を繰り返すことにより、前記第２層目のＣｕ配線３３の上層に第３層目以降のＣｕ配線を順次形成する。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６２】
本発明は、デュアルダマシン法を用いて多層Ｃｕ配線を形成する半導体集積回路装置に適用して有用なものである。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】組成の異なる２種の絶縁膜を積層した場合における上下層の界面接着力を臨界剥離荷重で示したグラフである。
【図６】図４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】反射防止膜の光反射率を測定した結果を示すグラフである。
【図１２】図１０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００６４】
１ 半導体基板
２ 素子分離溝
３ ＳｉＯ膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォールスペーサ
９ Ｃｏシリサイド膜
１１ ｎ型半導体領域（ソース、ドレイン）
１２ ｐ型半導体領域（ソース、ドレイン）
１３ エッチングストッパ膜
１４ 絶縁膜
１５ コンタクトホール
１６ メタルプラグ
１７ ＳｉＣＮ膜
１８ ＳｉＯＣ膜
１９ 反射防止膜
１９ａ ＳｉＯ膜
１９ｂ ＳｉＯＮ膜
１９ｃ ＳｉＯ膜
２０ 配線溝
２１ フォトレジスト膜
２２ Ｃｕ配線
２２ａ バリアメタル膜
２２ｂ Ｃｕ膜
２４ ＳｉＣＮ膜
２５ ＳｉＯＣ膜
２６ 反射防止膜
２６ａ ＳｉＯ膜
２６ｂ ＳｉＯＮ膜
２６ｃ ＳｉＯ膜
２７ フォトレジスト膜
２８ ビアホール
２９ 埋め込み剤
３０ 反射防止膜
３１ フォトレジスト膜
３２ 配線溝
３３ Ｃｕ配線
３３ａ バリアメタル膜
３３ｂ Ｃｕ膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、ダマシン(Damascene)法を用いたＣｕ（銅）配線の形成に適用して有効な技術に関する。
【背景技術】
【０００２】
ダマシン法は、半導体基板上の層間絶縁膜に微細な配線溝を形成した後、配線溝の内部を含む層間絶縁膜上にメタル膜を堆積し、次に化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法を用いて配線溝の外部のメタル膜を除去することによって、配線溝の内部に埋込み配線を形成する方法である。
【０００３】
埋込み配線用のメタル材料としては、細線化しても高い信頼性が確保できるＣｕ（銅）が主に使用されている。また、ダマシン法を用いて層間絶縁膜に埋込み配線を形成する場合には、隣接配線間に生じる容量を低減するために、層間絶縁膜を誘電率の低い絶縁材料で構成することが行われている。
【０００４】
上記したダマシン法のうち、デュアルダマシン(Dual-Damascene)法と呼ばれる方法においては、層間絶縁膜に形成した配線溝の下部に下層配線接続用のビアホールを形成し、配線溝とビアホールとに同時にメタル膜を埋め込むことによって、埋込み配線の形成工程を簡略化している。このデュアルダマシン法には、配線溝の形成に先立って絶縁膜内に下層配線に達するビアホールを形成するビアファースト法と、配線溝を絶縁膜内に形成してから配線溝内に下部配線層に達するビアホールを形成するトレンチファースト法があり、微細な埋込み配線の形成工程では、主としてビアファースト法が用いられている。
【０００５】
一方、あらかじめ下層の層間絶縁膜にビアホールを形成してその内部にメタルプラグを埋め込んでおき、次にその上部に層間絶縁膜を堆積してメタルプラグを露出するように配線溝を形成した後、この配線溝の内部に埋込み配線を形成する方法は、シングルダマシン(Single-Damascene)法と呼ばれている。
【０００６】
ところで、半導体素子の微細化に伴って、上記した配線溝の幅やビアホールの径が小さくなると、層間絶縁膜をエッチングして配線溝やビアホールを形成する際に用いるフォトレジスト膜のハレーションに起因するパターン不良が問題となる。すなわち、層間絶縁膜上にスピン塗布したフォトレジスト膜を露光して配線溝やビアホールのパターンを転写する際、下層の配線の表面で露光光が反射してフォトレジスト膜がハレーションを引き起こすと、配線溝やビアホールのパターンを精度よく転写することができなくなる。
【０００７】
そこで、近年は、層間絶縁膜とフォトレジスト膜との間に露光光を吸収する反射防止膜を形成し、下層配線からの反射光に起因するフォトレジスト膜のハレーションを抑制することが行われている。
【０００８】
特許文献１（特開２００２−３２９７７９号公報、［００３７］〜［００４０］、図３）は、デュアルダマシン法を用いて層間絶縁膜に埋め込みＣｕ配線を形成する技術を開示している。この文献は、フッ素をドープして比誘電率を３．７程度に下げた低誘電率ＳｉＯ（酸化シリコン）膜と通常のＳｉＯ膜との積層膜によって層間絶縁膜を構成し、この層間絶縁膜とその上部に形成するフォトレジスト膜との間に、酸窒化シリコン（ＳｉＯＮ）膜とＳｉＯ膜との積層膜からなる反射防止膜を形成することによって、フォトレジスト膜のハレーションを防いでいる。
【０００９】
特許文献２（特開２００４−２５３６７１号公報、［００２２］、［００２３］、図４）は、炭素ドープＳｉＯ膜（ＳｉＯＣ膜）またはメチルシルセスキオキサン(Methylsilsesquioxane：ＭＳＱ）などからなる低誘電率層間絶縁膜上に、ＳｉＯＮ膜、あるいはＳｉＯＮ膜とＳｉＯ膜との積層膜からなる反射防止膜を形成するデュアルダマシンプロセスを開示している。
【００１０】
特許文献３（特開２００４−１４８２８号公報、［００２７］、［００２８］、図２）は、ＳｉＯＣ膜からなる層間絶縁膜上にＳｉＯ膜からなる犠牲膜を介してＳｉＯＮまたは窒化シリコン（ＳｉＮ）などからなる反射防止膜を形成するデュアルダマシンプロセスを開示している。
【００１１】
特許文献４（特開２００３−３３２３４０号公報、［００３０］、［００５７］〜［００６１］、図１１）は、ＳｉＯＣ膜を含む層間絶縁膜上にＳｉＮ膜、ＳｉＯ膜およびＳｉＯＮ膜を介して反射防止膜を形成するデュアルダマシンプロセスを開示している。ここで、ＳｉＮ膜は、層間絶縁膜とＳｉＯ膜との密着性を向上させる接着層として機能している。ＳｉＯ膜は、化学的機械研磨処理時における層間絶縁膜の機械的強度の確保、表面保護および耐湿性の確保といった機能を有している。ＳｉＯＮ膜は、ＳｉＯＮ膜を除去するためのエッチング工程以外のエッチング工程において、下層のＳｉＯ膜に肩削れが生じるのを防ぐ機能を有している。
【００１２】
特許文献５（特開２００４−１４８４１号公報、［００７１］、［００７２］、図１４）は、ＳｉＯＣ膜からなる層間絶縁膜上にＳｉＯ膜からなる拡散防止膜を介してＳｉＮからなる反射防止膜を形成するデュアルダマシンプロセスを開示している。
【００１３】
特許文献６（特開２００４−２７３４８３号公報、［００３７］〜［００３９］、図３）は、ＳｉＯＣ膜からなる層間絶縁膜上に窒素系化合物ガスの透過を抑制する膜（ＳｉＯ膜）を介して有機反射防止膜を形成するデュアルダマシンプロセスを開示している。
【００１４】
特許文献７（特開２００４−６６３３号公報、［００４７］〜［００５２］、図２）および特許文献８（特開２００４−２２１４３９号公報、［００４２］〜［００５１］）は、ＳｉＯＣ膜からなる層間絶縁膜上にＳｉＯＮからなる反射防止膜を形成するデュアルダマシンプロセスを開示している。
【特許文献１】特開２００２−３２９７７９号公報（［００３７］〜［００４０］、図３）
【特許文献２】特開２００４−２５３６７１号公報（［００２２］、［００２３］、図４）
【特許文献３】特開２００４−１４８２８号公報（［００２７］、［００２８］、図２）
【特許文献４】特開２００３−３３２３４０号公報（［００３０］、［００５７］〜［００６１］、図１１）
【特許文献５】特開２００４−１４８４１号公報（［００７１］、［００７２］、図１４）
【特許文献６】特開２００４−２７３４８３号公報（［００３７］〜［００３９］、図３）
【特許文献７】特開２００４−６６３３号公報（［００４７］〜［００５２］、図２）
【特許文献８】特開２００４−２２１４３９号公報（［００４２］〜［００５１］）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明者は、ＳｉＯＣ膜からなる層間絶縁膜上にＳｉＯＮ膜（下層）とＳｉＯ膜（上層）との積層膜からなる反射防止膜を形成し、ＫｒＦエキシマレーザと同じ波長（２４８ｎｍ）の光源を用いてこの反射防止膜の光反射率を測定した。
【００１６】
その際、ＳｉＯＮ膜の膜厚とＳｉＯ膜の膜厚とを種々変更して光反射率を測定したところ、ハレーションの防止に必要とされる光反射率（５％以下）を上回る場合があることを見い出した。また、ＳｉＯＮ膜中のＯとＮの組成比を種々変更して光反射率を測定した場合でも同様の結果が得られた。
【００１７】
さらに、ＳｉＯＣ膜上にＳｉＯＮ膜を積層して両者の接着力を測定したところ、充分な接着力が得られず、例えば化学的機械研磨時に両者の界面に剥離が生じる恐れのあることを見い出した。
【００１８】
本発明の目的は、ＳｉＯＣ膜上に形成する反射防止膜の光反射率を低減することによって、デュアルダマシンプロセスにおけるリソグラフィの解像度を向上させる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明による半導体集積回路装置の製造方法は、以下の工程を含んでいる：
（ａ）半導体基板の主面上にＳｉＯＣ膜を主体とする絶縁膜を形成する工程、
（ｂ）前記絶縁膜上に第１ＳｉＯ膜とＳｉＯＮ膜と第２ＳｉＯ膜との積層膜からなる反射防止膜を形成する工程、
（ｃ）前記反射防止膜の上部に第１フォトレジスト膜を形成する工程、
（ｄ）前記第１フォトレジスト膜をマスクにして、前記反射防止膜および前記絶縁膜をエッチングすることにより、前記絶縁膜にビアホールを形成する工程、
（ｅ）前記第１フォトレジスト膜を除去した後、前記ビアホールの内部に埋め込み剤を充填する工程、
（ｆ）前記工程（ｅ）の後、前記反射防止膜の上部に第２フォトレジスト膜を形成する工程、
（ｇ）前記第２フォトレジスト膜をマスクにして、前記ビアホールが形成された領域を含む領域の前記反射防止膜および前記絶縁膜をエッチングし、前記絶縁膜の中途部で前記エッチングを停止することにより、前記絶縁膜に配線溝を形成する工程、
（ｈ）前記第２フォトレジスト膜および前記埋め込み剤を除去した後、前記配線溝および前記ビアホールの内部にメタル膜を埋め込む工程、
（ｉ）前記配線溝の外部の前記メタル膜を化学的機械研磨法で除去することにより、前記配線溝および前記ビアホールの内部に、前記メタル膜からなる配線を形成する工程。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
デュアルダマシン法による多層Ｃｕ配線の形成を歩留まり良く行うことが可能となる。また、デュアルダマシン法による多層Ｃｕ配線の形成工程を簡略化することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
本実施の形態は、多層Ｃｕ配線を有する半導体集積回路装置に適用したものである。この半導体集積回路装置は、第１層目のＣｕ配線をシングルダマシン法で形成し、第２層目以降のＣｕ配線をデュアルダマシン法で形成している。以下、その製造方法を図１〜図２０を用いて工程順に説明する。
【００２６】
まず、図１に示すように、例えば単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成する。なお、図中の符号２は素子分離溝、符号４はｐ型ウエル、符号５はｎ型ウエルをそれぞれ示している。
【００２７】
素子分離溝２は、基板１をエッチングして形成した溝の内部にＳｉＯ（酸化シリコン）膜３を埋め込んだ後、その表面を化学的機械研磨法で平坦化する、周知のＳＴＩ(Shallow Trench Isolation)法を用いて形成する。また、ｐ型ウエル４およびｎ型ウエル５は、基板１にｐ型不純物（例えばホウ素）およびｎ型不純物（例えばリン）をイオン注入し、続いて基板１を熱処理してこれらの不純物を基板１中に拡散させることによって形成する。
【００２８】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｐ型ウエル４の表面に形成されたＳｉＯ膜またはＳｉＯＮ（酸窒化シリコン）膜からなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ８、およびゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、およびゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。
【００２９】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７を構成する多結晶シリコン膜中にはｎ型不純物（リン）を導入し、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７を構成する多結晶シリコン膜中にはｐ型不純物（ホウ素）を導入する。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としてＣｏ（コバルト）シリサイド膜９を形成する。
【００３０】
次に、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のそれぞれの上部にエッチングストッパ膜１３と絶縁膜１４とを堆積した後、化学的機械研磨法を用いて絶縁膜１４の表面を平坦化する。エッチングストッパ膜１３は、例えばＣＶＤ法で堆積した窒化シリコン膜で構成し、絶縁膜１４は、例えばＣＶＤ法で堆積したＳｉＯ膜で構成する。
【００３１】
次に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の絶縁膜１４をエッチングし、続いてその下層のエッチングストッパ膜１３をエッチングしてコンタクトホール１５を形成する。
【００３２】
次に、コンタクトホール１５の内部にメタルプラグ１６を形成する。メタルプラグ１６を形成するには、まずコンタクトホール１５の内部を含む絶縁膜１４上にスパッタリング法でＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とを堆積する。ＴｉＮ膜はバリアメタル膜として機能するものであり、ＴｉＮ膜とＴｉ（チタン）膜との積層膜で構成することもできる。次に、絶縁膜１４上のＴｉＮ膜とＷ膜とを化学的機械研磨法で除去する。コンタクトホール１５の内部に形成したメタルプラグ１６は、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２とそれぞれ電気的に接続される。
【００３３】
次に、図３に示すように、絶縁膜１４上にＳｉＣＮ膜１７を堆積した後、ＳｉＣＮ膜１７上に層間絶縁膜としてＳｉＯＣ膜１８を堆積する。ＳｉＣＮ膜１７は、後の工程でＳｉＯＣ膜１８に配線溝を形成する際のエッチングストッパ膜として機能する。エッチングストッパ膜としては、ＳｉＮ（窒化シリコン）膜を使用することもできるが、ここではＳｉＮ膜よりも誘電率が低いＳｉＣＮ膜１７を使用する。ＳｉＣＮ膜１７は、プラズマＣＶＤ法で堆積し、その膜厚は５０ｎｍ程度とする。ＳｉＣＮ膜１７上のＳｉＯＣ膜１８は、プラズマＣＶＤ法で堆積し、その膜厚は２００ｎｍ程度とする。ＳｉＯＣ膜１８の比誘電率は、２．９程度である。
【００３４】
次に、図４に示すように、ＳｉＯＣ膜１８の上部に反射防止膜１９を形成する。反射防止膜１９は、ＳｉＯ膜１９ａ、ＳｉＯＮ膜１９ｂおよびＳｉＯ膜１９ｃの３層膜で構成し、プラズマＣＶＤ装置のチャンバ内で連続して成膜する。反射防止膜１９の成膜条件の一例は、次の通りである。
【００３５】
まず、プラズマＣＶＤ装置のチャンバ内に基板１を搬入してその温度を４００℃に設定する。次に、ソースガスであるＳｉＨ４（モノシラン）（５５０sccm）と、キャリアガスであるＮ２Ｏ（亜酸化窒素）（１００００sccm）とをチャンバ内に導入し、膜厚が３０ｎｍのＳｉＯ膜１９ａを堆積する（ＲＦパワー＝５２５Ｗ）。ＳｉＯ膜１９ａは、ソースガスであるＴＥＯＳ（テトラエトキシシラン）（５２５０sccm）および酸素（４２００sccm）と、キャリアガスであるＨｅ（ヘリウム）（４０００sccm）とをチャンバ内に導入し、ＲＦパワー＝１２４０Ｗで堆積してもよい。
【００３６】
次に、チャンバ内を排気した後、ソースガスであるＳｉＨ４（３００sccm）およびＮ２Ｏ（６３５sccm）と、キャリアガスであるＨｅ（９０００sccm）とをチャンバ内に導入し、膜厚が５０ｎｍのＳｉＯＮ膜１９ｂを堆積する（ＲＦパワー＝２００Ｗ）。続いて、チャンバ内を排気した後、ＳｉＨ４（３５sccm）、Ｎ２Ｏ（１００００sccm）およびＨｅ（９０００sccm）をチャンバ内に導入し、膜厚が５ｎｍのＳｉＯ膜１９ｃを堆積する（ＲＦパワー＝１８０Ｗ）。
【００３７】
ここで、反射防止膜１９の最下層膜をＳｉＯ膜１９ａで構成した理由について、図５を用いて説明する。図５は、組成の異なる２種の絶縁膜を積層した場合における上下層の界面接着力を臨界剥離荷重（単位：ｍＮ）で示したグラフである。
【００３８】
図に示すように、ＳｉＯＣ膜の上部にＳｉＯＮ膜を堆積した場合における上下層の界面接着力は、比較的弱いことが分かる。他方、ＳｉＯＣ膜の上部にＳｉＯ膜を堆積した場合、およびＳｉＯ膜の上部にＳｉＯＮ膜を堆積した場合は、いずれも上下層の界面接着力が極めて強い。
【００３９】
従って、ＳｉＯＣ膜１８の上部に形成する反射防止膜１９の最下層膜をＳｉＯ膜１９ａで構成し、その上部にＳｉＯＮ膜１９ｂを堆積することにより、化学的機械研磨の際などにおけるＳｉＯＣ膜１８と反射防止膜１９との剥離を確実に防止することができる。一方、ＳｉＯＮ膜１９ｂの上部に堆積するＳｉＯ膜１９ｃは、プラズマアッシングの際などにおけるＳｉＯＮ膜１９ｂの酸化を防ぐ犠牲膜として機能する。
【００４０】
なお、ＳｉＯＣ膜１８と反射防止膜１９との接着力がＳｉＯＣ膜とＳｉＯＮ膜との接着力程度でも支障ない場合は、最下層のＳｉＯ膜１９ａを省略し、ＳｉＯＮ膜１９ｂとＳｉＯ膜１９ｃとの２層膜で反射防止膜１９を構成してもよい。ただし、一般にＳｉＯ膜はＳｉＯＣ膜に比べて光の屈折率が大きく、ＳｉＯＮ膜はＳｉＯ膜に比べて光の屈折率がさらに大きい。従って、反射防止膜１９を上記３層の膜で構成した場合は、反射光が膜と膜との界面で干渉して弱め合う効果が大きくなるので、反射防止膜１９を２層の膜で構成した場合に比べてハレーション抑制効果も大きくなる。
【００４１】
次に、図６に示すように、反射防止膜１９の上部にフォトレジスト膜２１を形成した後、このフォトレジスト膜２１をマスクにして反射防止膜１９およびＳｉＯＣ膜１８をドライエッチングすることによって、配線溝２０を形成する。このとき、ＳｉＯＣ膜１８の下層のＳｉＣＮ膜１７がエッチングストッパ膜として機能する。
【００４２】
次に、フォトレジスト膜２１をプラズマアッシングによって除去し、続いてアッシング時に発生した基板１の表面のポリマーをウェット洗浄で除去した後、図７に示すように、配線溝２０の底部のＳｉＣＮ膜１７をドライエッチングしてメタルプラグ１６の表面を露出させる。このとき、ＳｉＯＣ膜１８の上部に形成した反射防止膜１９もエッチングされ、その膜厚が薄くなる。
【００４３】
次に、図８に示すように、配線溝２０の内部を含む反射防止膜１９上に膜厚５０ｎｍ程度のＴｉＮ膜、またはＴｉＮ膜とＴｉ膜との積層膜からなるバリアメタル膜２２ａをスパッタリング法で堆積し、続いて配線溝２０の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜２２ｂをスパッタリング法または電解メッキ法で堆積する。バリアメタル膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防ぐバリア膜として機能する。バリアメタル膜としては、ＴｉＮ膜の他、ＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化メタル膜またはこれらにＳｉを添加した合金膜、あるいはＴａ膜、Ｔｉ膜、Ｗ膜、ＴｉＷ膜のような高融点メタル膜、もしくはこれら高融点メタル膜の積層膜など、Ｃｕと反応し難い各種導電膜を使用することができる。Ｃｕ膜２２ｂを電解メッキ法で堆積する場合は、バリアメタル膜２２ａの上部にスパッタリング法でＣｕのシード層（図示せず）を堆積し、このシード層の表面にＣｕ膜２２ｂを析出させる。
【００４４】
次に、図９に示すように、配線溝２０の外部のＣｕ膜２２ｂとバリアメタル膜２２ａとを化学的機械研磨法で除去することにより、配線溝２０の内部に第１層目のＣｕ配線２２を形成する。このとき、ＳｉＯＣ膜１８の上部に形成した反射防止膜１９も同時に除去される。
【００４５】
次に、図１０に示すように、Ｃｕ配線２２が形成されたＳｉＯＣ膜１８の上部にＳｉＣＮ膜２４を堆積し、続いてＳｉＣＮ膜２４上に層間絶縁膜としてＳｉＯＣ膜２５を堆積した後、ＳｉＯＣ膜２５上に反射防止膜２６を堆積する。
【００４６】
ＳｉＣＮ膜２４は、後の工程でＳｉＯＣ膜２５にビアホールを形成する際のエッチングストッパ膜として機能する。また、Ｃｕ配線２２の表面から層間絶縁膜中にＣｕが拡散するのを防ぐバリア膜としても機能する。ＳｉＣＮ膜２４は、プラズマＣＶＤ法で堆積し、その膜厚は５０ｎｍ程度とする。ＳｉＣＮ膜２４上のＳｉＯＣ膜２５は、プラズマＣＶＤ法で堆積し、その膜厚は７７０ｎｍ程度とする。ＳｉＯＣ膜２５の比誘電率は、２．９程度である。
【００４７】
ＳｉＯＣ膜２５上の反射防止膜２６は、配線溝２０を形成する工程で用いた反射防止膜１９と同じく、ＳｉＯ膜２６ａ、ＳｉＯＮ膜２６ｂおよびＳｉＯ膜２６ｃの３層膜で構成し、プラズマＣＶＤ装置のチャンバ内で連続して成膜する。反射防止膜２６は、次の工程で反射防止膜２６上に形成するフォトレジスト膜を露光する際に、下層のＣｕ配線２２の表面で反射した露光光がフォトレジスト膜に入射してハレーションを引き起こすのを防ぐ機能を有している。
【００４８】
図１１は、露光光源としてＫｒＦエキシマレーザ（波長＝２４８ｎｍ）を用い、反射防止膜２６の光反射率（％）を測定した結果を示すグラフである。ここで、横軸はＳｉＯ膜２６ａの膜厚を示し、縦軸はＳｉＯＮ膜２６ｂとＳｉＯ膜２６ｃとを合計した膜厚（ＳｉＯ膜２６ｃの膜厚は５ｎｍに固定）を示している。また、図中の領域（Ａ〜Ｅ）は、光反射率がＡ＝０〜２％、Ｂ＝２〜４％、Ｃ＝４〜６％、Ｄ＝６〜８％、Ｅ＝８〜１０％となる領域を示している。
【００４９】
上記の測定結果によれば、ハレーションの防止に必要とされる光反射率を５％以下とした場合、ＳｉＯ膜２６ａの膜厚とＳｉＯＮ膜２６ｂの膜厚の好ましい組み合わせは、ＳｉＯ膜２６ａの膜厚が４０ｎｍ以下または７５ｎｍ以上、かつＳｉＯＮ膜２６ｂの膜厚が４０ｎｍ以上であり、より好ましい組み合わせは、ＳｉＯ膜２６ａの膜厚が３０ｎｍ以下または８０ｎｍ以上、かつＳｉＯＮ膜２６ｂの膜厚が５０ｎｍ以上である。
【００５０】
次に、図１２に示すように、ビアホール形成領域が開口されたフォトレジスト膜２７を反射防止膜２６上に形成する。ビアホールのパターンは、ＫｒＦエキシマレーザを露光光源に用いてフォトマスクからフォトレジスト膜２７に転写する。ここで、反射防止膜２６を構成するＳｉＯ膜２６ａ、ＳｉＯＮ膜２６ｂおよびＳｉＯ膜２６ｃの膜厚を上述した好ましい組み合わせの範囲内に設定することにより、Ｃｕ配線２２の表面で露光光が反射することなどに起因するフォトレジスト膜２７のハレーションを抑制でき、フォトレジスト膜２７にビアホールのパターンを精度よく転写することができる。
【００５１】
次に、図１３に示すように、フォトレジスト膜２７をマスクにして反射防止膜２６およびＳｉＯＣ膜２５をドライエッチングすることによって、ビアホール２８を形成する。このとき、ＳｉＯＣ膜２５の下層のＳｉＣＮ膜２４がエッチングストッパ膜として機能する。
【００５２】
次に、フォトレジスト膜２７をプラズマアッシングによって除去し、続いてアッシング時に発生した基板１の表面のポリマーをウェット洗浄で除去した後、図１４に示すように、ビアホール２８の内部に埋め込み剤２９を充填する。埋め込み剤２９は、次の工程で配線溝を形成する際のエッチング時にビアホール２８の径が広がるのを防ぐと共に、ビアホール２８の底部を保護するために形成する。埋め込み剤２９には、露光光を吸収するフォトレジスト剤を使用する。また、露光光の反射率が低い塗布系の絶縁膜、例えばスピンオングラス膜などを使用することもできる。ビアホール２８に埋め込み剤２９を充填するには、ビアホール２８の内部を含む反射防止膜２６上にフォトレジスト膜をスピン塗布して硬化させた後、ビアホール２８の外部のフォトレジスト膜をエッチバックにより除去する。
【００５３】
次に、図１５に示すように、反射防止膜２６の上部に第２の反射防止膜３０を形成した後、配線溝形成領域が開口されたフォトレジスト膜３１を反射防止膜３０上に形成する。フォトレジスト膜３１には、ＫｒＦエキシマレーザを露光光源に用いてフォトマスクから配線溝パターンを転写する。反射防止膜３０は、ＢＡＲＣ(Bottom Anti Reflective Coating)と呼ばれる公知の反射防止剤、あるいは露光光の反射率が低い塗布系の絶縁膜を使用する。ここで、フォトレジスト膜３１の下層に反射防止膜３０、２６を形成したことにより、露光時のハレーションが抑制され、配線溝のパターンをフォトレジスト膜３１に精度よく転写することができる。また、フォトレジスト膜３１の下層に反射防止膜３０を形成したことにより、フォトレジスト膜３１の下層を平坦化することができる。なお、反射防止膜２６のみで露光時のハレーションが充分抑制される場合は、第２の反射防止膜３０を省略してもよい。
【００５４】
次に、図１６に示すように、フォトレジスト膜３１をマスクにして反射防止膜３０および反射防止膜２６を順次ドライエッチングし、続いてＳｉＯＣ膜２５をその途中までドライエッチングすることによって、配線溝３２を形成する。このとき、ＳｉＯＣ膜２５の途中にはエッチングストッパ膜が存在しないため、配線溝３２を形成するためのエッチングは、ＳｉＯＣ膜２５のエッチング時間を制御することによって行う。
【００５５】
本実施の形態では、配線間容量を低減するために、層間絶縁膜を比誘電率が２．９程度のＳｉＯＣ膜２５で構成しているが、ＳｉＯＣ膜２５の途中にエッチングストッパ膜を形成しないことにより、層間絶縁膜の実効的な誘電率の増加を抑え、配線間容量を低減することができる。配線溝３２の深さは、ビアホール２８の深さよりもかなり浅いので、ＳｉＯＣ膜２５の途中にエッチングストッパ膜を形成しなくとも、配線溝３２の深さを容易に制御することができる。
【００５６】
次に、図１７に示すように、フォトレジスト膜３１とその下層の反射防止膜３０をプラズマアッシングによって除去する。このとき、ビアホール２８に充填されていた埋め込み剤２９も除去される。
【００５７】
次に、アッシング時に発生した基板１の表面のポリマーをウェット洗浄で除去した後、図１８に示すように、ビアホール２８の底部のＳｉＣＮ膜２４をドライエッチングしてＣｕ配線２２の表面を露出させる。
【００５８】
次に、図１９に示すように、配線溝３２およびビアホール２８のそれぞれの内部を含む反射防止膜２６上に５０ｎｍ程度の薄いＴｉＮ膜からなるバリアメタル膜３３ａをスパッタリング法で堆積する。続いて、バリアメタル膜３３ａ上に配線溝３２およびビアホール２８のそれぞれの内部を完全に埋め込む厚いＣｕ膜３３ｂをスパッタリング法または電解メッキ法で堆積する。
【００５９】
次に、図２０に示すように、配線溝３２の外部のＣｕ膜３３ｂとバリアメタル膜３３ａとを化学的機械研磨法によって除去することにより、配線溝３２およびビアホール２８のそれぞれの内部に第２層目のＣｕ配線３３を形成する。このとき、ＳｉＯＣ膜２５の上部に形成した反射防止膜２６も同時に除去される。
【００６０】
図示は省略するが、その後、前記図１０〜図２０で説明した工程を繰り返すことにより、前記第２層目のＣｕ配線３３の上層に第３層目以降のＣｕ配線を順次形成する。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６２】
本発明は、デュアルダマシン法を用いて多層Ｃｕ配線を形成する半導体集積回路装置に適用して有用なものである。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】組成の異なる２種の絶縁膜を積層した場合における上下層の界面接着力を臨界剥離荷重で示したグラフである。
【図６】図４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】反射防止膜の光反射率を測定した結果を示すグラフである。
【図１２】図１０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００６４】
１ 半導体基板
２ 素子分離溝
３ ＳｉＯ膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォールスペーサ
９ Ｃｏシリサイド膜
１１ ｎ型半導体領域（ソース、ドレイン）
１２ ｐ型半導体領域（ソース、ドレイン）
１３ エッチングストッパ膜
１４ 絶縁膜
１５ コンタクトホール
１６ メタルプラグ
１７ ＳｉＣＮ膜
１８ ＳｉＯＣ膜
１９ 反射防止膜
１９ａ ＳｉＯ膜
１９ｂ ＳｉＯＮ膜
１９ｃ ＳｉＯ膜
２０ 配線溝
２１ フォトレジスト膜
２２ Ｃｕ配線
２２ａ バリアメタル膜
２２ｂ Ｃｕ膜
２４ ＳｉＣＮ膜
２５ ＳｉＯＣ膜
２６ 反射防止膜
２６ａ ＳｉＯ膜
２６ｂ ＳｉＯＮ膜
２６ｃ ＳｉＯ膜
２７ フォトレジスト膜
２８ ビアホール
２９ 埋め込み剤
３０ 反射防止膜
３１ フォトレジスト膜
３２ 配線溝
３３ Ｃｕ配線
３３ａ バリアメタル膜
３３ｂ Ｃｕ膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体基板の主面上にＳｉＯＣ膜を主体とする絶縁膜を形成する工程、
（ｂ）前記絶縁膜上に第１ＳｉＯ膜とＳｉＯＮ膜と第２ＳｉＯ膜との積層膜からなる反射防止膜を形成する工程、
（ｃ）前記反射防止膜の上部に第１フォトレジスト膜を形成する工程、
（ｄ）前記第１フォトレジスト膜をマスクにして、前記反射防止膜および前記絶縁膜をエッチングすることにより、前記絶縁膜にビアホールを形成する工程、
（ｅ）前記第１フォトレジスト膜を除去した後、前記ビアホールの内部に埋め込み剤を充填する工程、
（ｆ）前記工程（ｅ）の後、前記反射防止膜の上部に第２フォトレジスト膜を形成する工程、
（ｇ）前記第２フォトレジスト膜をマスクにして、前記ビアホールが形成された領域を含む領域の前記反射防止膜および前記絶縁膜をエッチングし、前記絶縁膜の中途部で前記エッチングを停止することにより、前記絶縁膜に配線溝を形成する工程、
（ｈ）前記第２フォトレジスト膜および前記埋め込み剤を除去した後、前記配線溝および前記ビアホールの内部にメタル膜を埋め込む工程、
（ｉ）前記配線溝の外部の前記メタル膜を化学的機械研磨法で除去することにより、前記配線溝および前記ビアホールの内部に、前記メタル膜からなる配線を形成する工程。
【請求項２】
前記工程（ａ）に先だって、前記絶縁膜の下層にメタル配線を形成する工程をさらに含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記メタル膜は、銅を主体とすることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記工程（ｇ）では、エッチング時間を制御することによって、前記絶縁膜の中途部で前記エッチングを停止することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項５】
前記第１ＳｉＯ膜の膜厚は４０ｎｍ以下または７５ｎｍ以上であり、前記ＳｉＯＮ膜の膜厚は４０ｎｍ以上であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項６】
前記第１ＳｉＯ膜の膜厚は３０ｎｍ以下または８０ｎｍ以上であり、前記ＳｉＯＮ膜の膜厚は５０ｎｍ以上であることを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項７】
ＫｒＦエキシマレーザを露光光源に用いて、前記第１フォトレジスト膜に前記ビアホールのパターンを転写し、前記第２フォトレジスト膜に前記配線溝のパターンを転写することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項８】
（ａ）半導体基板の主面上にＳｉＯＣ膜を主体とする第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に、第２絶縁膜と第３絶縁膜と第４絶縁膜との積層膜からなる反射防止膜を形成する工程と、
（ｃ）前記反射防止膜の上部に第１フォトレジスト膜を形成する工程と、
（ｄ）前記第１フォトレジスト膜をマスクにして、前記反射防止膜および前記第１絶縁膜をエッチングすることにより、前記第１絶縁膜にビアホールを形成する工程と、
（ｅ）前記第１フォトレジスト膜を除去した後、前記ビアホールの内部に埋め込み剤を充填する工程と、
（ｆ）前記工程（ｅ）の後、前記反射防止膜の上部に第２フォトレジスト膜を形成する工程と、
（ｇ）前記第２フォトレジスト膜をマスクにして、前記ビアホールが形成された領域を含む領域の前記反射防止膜および前記第１絶縁膜をエッチングし、前記第１絶縁膜の中途部で前記エッチングを停止することにより、前記第１絶縁膜に配線溝を形成する工程と、
（ｈ）前記第２フォトレジスト膜および前記埋め込み剤を除去した後、前記配線溝および前記ビアホールの内部にメタル膜を埋め込む工程と、
（ｉ）前記配線溝の外部の前記メタル膜を化学的機械研磨法で除去することにより、前記配線溝および前記ビアホールの内部に、前記メタル膜からなる配線を形成する工程と
を含む半導体集積回路装置の製造方法であって、
前記第２および第４絶縁膜は、前記第１絶縁膜よりも光の屈折率が大きく、前記第３絶縁膜は、前記第２および第４絶縁膜よりも光の屈折率が大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
前記第２および第４絶縁膜はＳｉＯ膜であり、前記第３絶縁膜はＳｉＯＮ膜であることを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１０】
前記工程（ａ）に先だって、前記第１絶縁膜の下層にメタル配線を形成する工程をさらに含むことを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１１】
前記メタル膜は、銅を主体とすることを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１２】
前記工程（ｇ）では、エッチング時間を制御することによって、前記第１絶縁膜の中途部で前記エッチングを停止することを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体基板の主面上にＳｉＯＣ膜を主体とする絶縁膜を形成する工程、
（ｂ）前記絶縁膜上に第１ＳｉＯ膜とＳｉＯＮ膜と第２ＳｉＯ膜との積層膜からなる反射防止膜を形成する工程、
（ｃ）前記反射防止膜の上部に第１フォトレジスト膜を形成する工程、
（ｄ）前記第１フォトレジスト膜をマスクにして、前記反射防止膜および前記絶縁膜をエッチングすることにより、前記絶縁膜にビアホールを形成する工程、
（ｅ）前記第１フォトレジスト膜を除去した後、前記ビアホールの内部に埋め込み剤を充填する工程、
（ｆ）前記工程（ｅ）の後、前記反射防止膜の上部に第２フォトレジスト膜を形成する工程、
（ｇ）前記第２フォトレジスト膜をマスクにして、前記ビアホールが形成された領域を含む領域の前記反射防止膜および前記絶縁膜をエッチングし、前記絶縁膜の中途部で前記エッチングを停止することにより、前記絶縁膜に配線溝を形成する工程、
（ｈ）前記第２フォトレジスト膜および前記埋め込み剤を除去した後、前記配線溝および前記ビアホールの内部にメタル膜を埋め込む工程、
（ｉ）前記配線溝の外部の前記メタル膜を化学的機械研磨法で除去することにより、前記配線溝および前記ビアホールの内部に、前記メタル膜からなる配線を形成する工程。
【請求項２】
前記工程（ａ）に先だって、前記絶縁膜の下層にメタル配線を形成する工程をさらに含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記メタル膜は、銅を主体とすることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記工程（ｇ）では、エッチング時間を制御することによって、前記絶縁膜の中途部で前記エッチングを停止することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項５】
前記第１ＳｉＯ膜の膜厚は４０ｎｍ以下または７５ｎｍ以上であり、前記ＳｉＯＮ膜の膜厚は４０ｎｍ以上であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項６】
前記第１ＳｉＯ膜の膜厚は３０ｎｍ以下または８０ｎｍ以上であり、前記ＳｉＯＮ膜の膜厚は５０ｎｍ以上であることを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項７】
ＫｒＦエキシマレーザを露光光源に用いて、前記第１フォトレジスト膜に前記ビアホールのパターンを転写し、前記第２フォトレジスト膜に前記配線溝のパターンを転写することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項８】
（ａ）半導体基板の主面上にＳｉＯＣ膜を主体とする第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に、第２絶縁膜と第３絶縁膜と第４絶縁膜との積層膜からなる反射防止膜を形成する工程と、
（ｃ）前記反射防止膜の上部に第１フォトレジスト膜を形成する工程と、
（ｄ）前記第１フォトレジスト膜をマスクにして、前記反射防止膜および前記第１絶縁膜をエッチングすることにより、前記第１絶縁膜にビアホールを形成する工程と、
（ｅ）前記第１フォトレジスト膜を除去した後、前記ビアホールの内部に埋め込み剤を充填する工程と、
（ｆ）前記工程（ｅ）の後、前記反射防止膜の上部に第２フォトレジスト膜を形成する工程と、
（ｇ）前記第２フォトレジスト膜をマスクにして、前記ビアホールが形成された領域を含む領域の前記反射防止膜および前記第１絶縁膜をエッチングし、前記第１絶縁膜の中途部で前記エッチングを停止することにより、前記第１絶縁膜に配線溝を形成する工程と、
（ｈ）前記第２フォトレジスト膜および前記埋め込み剤を除去した後、前記配線溝および前記ビアホールの内部にメタル膜を埋め込む工程と、
（ｉ）前記配線溝の外部の前記メタル膜を化学的機械研磨法で除去することにより、前記配線溝および前記ビアホールの内部に、前記メタル膜からなる配線を形成する工程と
を含む半導体集積回路装置の製造方法であって、
前記第２および第４絶縁膜は、前記第１絶縁膜よりも光の屈折率が大きく、前記第３絶縁膜は、前記第２および第４絶縁膜よりも光の屈折率が大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
前記第２および第４絶縁膜はＳｉＯ膜であり、前記第３絶縁膜はＳｉＯＮ膜であることを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１０】
前記工程（ａ）に先だって、前記第１絶縁膜の下層にメタル配線を形成する工程をさらに含むことを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１１】
前記メタル膜は、銅を主体とすることを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１２】
前記工程（ｇ）では、エッチング時間を制御することによって、前記第１絶縁膜の中途部で前記エッチングを停止することを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００７−１１６０１１（Ｐ２００７−１１６０１１Ａ）
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願番号】特願２００５−３０７９７２（Ｐ２００５−３０７９７２）
【出願日】平成１７年１０月２４日（２００５．１０．２４）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願日】平成１７年１０月２４日（２００５．１０．２４）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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