半導体集積回路装置
【課題】出力トランジスタの過電流を簡略な回路構成で抑制する。
【解決手段】半導体集積回路装置７０の過電流保護回路３０には、過電流検出部１と過電流制御部２が設けられる。過電流検出部１には、電流源１１乃至１３、ＮＰＮトランジスタＱ１乃至Ｑ３が設けられる。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２は第１のカレントミラー回路を構成し、ＮＰＮトランジスタＱ２のコレクタ側から過電流検出信号Ｓｋｋを出力する。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ３は、第２のカレントミラー回路を構成し、ＮＰＮトランジスタＱ３のコレクタ側から過電流制御信号Ｓｋｓを過電流制御部２に出力する。過電流保護回路３０は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソースと抵抗Ｒ１の間で検出して、過電流を抑制する。
【解決手段】半導体集積回路装置７０の過電流保護回路３０には、過電流検出部１と過電流制御部２が設けられる。過電流検出部１には、電流源１１乃至１３、ＮＰＮトランジスタＱ１乃至Ｑ３が設けられる。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２は第１のカレントミラー回路を構成し、ＮＰＮトランジスタＱ２のコレクタ側から過電流検出信号Ｓｋｋを出力する。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ３は、第２のカレントミラー回路を構成し、ＮＰＮトランジスタＱ３のコレクタ側から過電流制御信号Ｓｋｓを過電流制御部２に出力する。過電流保護回路３０は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソースと抵抗Ｒ１の間で検出して、過電流を抑制する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置に設けられるオープンドレイン型やオープンコレクタ型の出力トランジスタには、過電流を検出して過電流を抑制する過電流保護回路が設けられる（例えば、特許文献１参照。）。
【０００３】
特許文献１に記載される過電流保護回路は、回路を形成する素子数が多いという問題点がある。素子数が多いとチップ面積が増大し半導体集積回路装置のコストが増大する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−２８５９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、簡略な回路構成で出力トランジスタの過電流を抑制する半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体集積回路装置は、出力端子に出力電流を第１の端子から出力する出力トランジスタと、第１のトランジスタ側で第１の電流を流し、相対向する第２のトランジスタ側で前記第１の電流のｎ倍（ただし、ｎ＞１）の第２の電流を流す第１のカレントミラー回路と、前記第１のトランジスタ側で第１の電流を流し、相対向する第３のトランジスタ側で前記第１の電流の（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）の第３の電流を流す第２のカレントミラー回路とを有し、前記第２のトランジスタの第１の端子から過電流検出信号を検出し、前記第３のトランジスタの第１の端子から過電流制御信号を検出し、前記第２及び第３のトランジスタの第２端子が前記出力トランジスタの第２の端子に接続される過電流検出部と、前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記出力トランジスタの制御端子に供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体集積回路装置は、出力端子に出力電流をドレインから出力するＮｃｈ ＭＯＳトランジスタと、前記Ｎｃｈ ＭＯＳトランジスタのソースと低電位側電源の間に設けられる抵抗と、第１のＮＰＮトランジスタ側で第１の電流を流し、相対向する前記第１のＮＰＮトランジスタのｎ倍（ただし、ｎ＞１）のエミッタ面積を有する第２のＮＰＮトランジスタ側で第２の電流を流す第１のカレントミラー回路と、前記第１のＮＰＮトランジスタ側で第１の電流を流し、相対向する前記第１のＮＰＮトランジスタの（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）のエミッタ面積を有する第３のＮＰＮトランジスタ側で第３の電流を流す第２のカレントミラー回路と、高電位側電源と前記第１乃至３のＮＰＮトランジスタのコレクタの間にそれぞれ設けられる第１乃至３の電流源とを有し、前記第２のＮＰＮトランジスタのコレクタから過電流検出信号を検出し、前記第３のＮＰＮトランジスタのコレクタから過電流制御信号を検出し、前記第２及び第３のＮＰＮトランジスタのエミッタが前記Ｎｃｈ ＭＯＳトランジスタのソースと前記抵抗の間に接続される過電流検出部と、前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記Ｎｃｈ ＭＯＳトランジスタのゲートに供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、簡略な回路構成で出力トランジスタの過電流を抑制する半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体集積回路装置を示す回路図。
【図２】本発明の実施例１に比較例の半導体集積回路装置を示す回路図。
【図３】本発明の実施例１に係る過電流保護の動作を説明する図、図３（ａ）は出力トランジスタに流れる電流と検出電圧の関係を示す図、図３（ｂ）は出力トランジスタに流れる電流と出力電圧の関係を示す図。
【図４】本発明の実施例２に係る半導体集積回路装置を示す回路図。
【図５】本発明の実施例３に係る半導体集積回路装置を示す回路図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体集積回路装置について、図面を参照して説明する。図１は半導体集積回路装置を示す回路図、図２は比較例の半導体集積回路装置を示す回路図である。本実施例では、カレントミラー回路を用いて出力トランジスタの過電流を検出して過電流を抑制している。
【００１２】
図１に示すように、半導体集積回路装置７０には、制御部３、過電流保護回路３０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。半導体集積回路装置７０は、オープンドレイン型出力ドライバであり、民生用及び産業用の電子機器などに多用される。
【００１３】
出力トランジスタＭＤＴ１は、ドレイン（第１の端子）がノードＮ５及び出力端子Ｐｖｏに接続され、ゲート（制御端子）に過電流保護回路３０から出力される制御信号が入力され、ソース（第２の端子）がノードＮ４に接続され、ドレイン（第１の端子）から出力端子Ｐｖｏに出力信号Ｓｏｕｔを出力する。出力トランジスタＭＤＴ１は、オープンドレイン型Ｎｃｈ（Ｎチャンネル） ＤＭＯＳトランジスタである。なお、出力トランジスタＭＤＴ１には、カソードが出力トランジスタＭＤＴ１のドレインに接続され、アノードが出力トランジスタＭＤＴ１のソースに接続されるダイオードＤＮ１が内蔵される。
【００１４】
高電位側電源ＶｃｃとノードＮ５の間には、ダイオードＤ１が設けられる。ダイオードＤ１は、カソードが高電位側電源Ｖｃｃに接続され、アノードがノードＮ５に接続される保護ダイオードである。抵抗Ｒ１は、一端がノードＮ４に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００１５】
過電流保護回路３０には、過電流検出部１と過電流制御部２が設けられる。過電流保護回路３０は、出力トランジスタＭＤＴ１に流れる過電流を検出して、過電流を抑制する。
【００１６】
過電流検出部１には、電流源１１乃至１３、ＮＰＮトランジスタＱ１乃至Ｑ３が設けられる。過電流検出部１は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソース側（ノードＮ４）で検出し、過電流検出信号Ｓｋｋと過電流制御信号Ｓｋｓを生成する。
【００１７】
電流源１１は、高電位側電源ＶｄｄとノードＮ１の間に設けられ、ノードＮ１側に第１の電流を流す。電流源１２は、高電位側電源ＶｄｄとノードＮ２の間に設けられ、ノードＮ２側に第２の電流を流す。電流源１３は、高電位側電源ＶｄｄとノードＮ３の間に設けられ、ノードＮ３側に第３の電流を流す。
【００１８】
ＮＰＮトランジスタＱ１は、コレクタ（第１の端子）及びベース（制御端子）がノードＮ１に接続され、エミッタ（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、低電位側電源（接地電位）Ｖｓｓ側に第１の電流を流す。ＮＰＮトランジスタＱ２は、コレクタ（第１の端子）がノードＮ２に接続され、ベース（制御端子）がＮＰＮトランジスタＱ１のベース（制御端子）及びノードＮ１に接続され、エミッタ（第２の端子）がノードＮ４に接続されエミッタ側に第２の電流を流す。ＮＰＮトランジスタＱ３は、コレクタ（第１の端子）がノードＮ３に接続され、ベース（制御端子）がＮＰＮトランジスタＱ１のベース（制御端子）及びノードＮ１に接続され、エミッタ（第２の端子）がノードＮ４に接続されエミッタ側に第３の電流を流す。
【００１９】
ＮＰＮトランジスタＱ２は、エミッタサイズがＮＰＮトランジスタＱ１よりもｎ倍（ただし、ｎ＞１）に設定される。ＮＰＮトランジスタＱ３は、エミッタサイズがＮＰＮトランジスタＱ１よりも（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）に設定される。この結果、第２の電流は第１の電流よりもｎ倍大きい。第３の電流は第１の電流よりも（ｎ＋ｍ）倍大きい。
【００２０】
ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２は、第１のカレントミラー回路を構成する。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ３は、第２のカレントミラー回路を構成する。第１のカレントミラー回路は、出力トランジスタＭＤＴ１に流れる過電流をノードＮ４で検出して、過電流検出信号ＳｋｋをノードＮ２から出力する。第２のカレントミラー回路は、出力トランジスタＭＤＴ１に流れる過電流をノードＮ４で検出して、過電流制御信号ＳｋｓをノードＮ３から出力する。ＮＰＮトランジスタＱ３に流れる第３の電流がＮＰＮトランジスタＱ２に流れる第２の電流よりも大きいので、過電流制御信号Ｓｋｓの立ち上がりは、過電流検出信号Ｓｋｋの立ち上がりよりも遅れる。
【００２１】
ノードＮ２から出力される過電流検出信号Ｓｋｋは、縦続接続されるｎ個のバッファ（バッファＢＦ１１、・・・、バッファＢＦ１ｎ）で増幅されてから制御部３に入力される。制御部３は、例えばＣＰＵ（central processing unit）からなる。ノードＮ３から出力される過電流制御信号Ｓｋｓは、過電流制御部２に出力される。
【００２２】
過電流制御部２には、電源２１、バッファＢＦ１、及び可変抵抗ＫＲ１が設けられる。電源２１は、マイナス側が低電位側電源（接地電位）Ｖｓｓに接続される。可変抵抗ＫＲ１は、一端が電源２１のプラス側に接続され、過電流制御信号Ｓｋｓに基づいて電源２１の電圧Ｖｂ１を変更して、変更された電源２１の電圧をバッファＢＦ１に供給する。
【００２３】
バッファＢＦ１は、変更された電源２１の電圧と低電位側電源（接地電位）Ｖｓｓの間に設けられ、出力トランジスタＭＤＴ１のオン・オフを制御する入力信号Ｓｉｎが入力される。バッファＢＦ１は、変更された電源２１の電圧に基づいて入力信号Ｓｉｎの信号レベルをレベルシフトした制御信号を出力トランジスタＭＤＴ１のゲート（制御端子）に出力する。バッファＢＦ１は、レベルシフト回路として機能する。バッファＢＦ１から出力される制御信号により出力トランジスタＭＤＴ１に流れる過電流が抑制される。
【００２４】
図２に示すように、比較例の半導体集積回路装置８０には、制御部３、過電流保護回路４０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。半導体集積回路装置８０は、オープンドレイン型出力ドライバである。比較例の半導体集積回路装置８０では、本実施例の半導体集積回路装置７０と同じ構成部分の説明を省略し、異なる部分のみ説明する。
【００２５】
過電流保護回路４０には、過電流検出部４と過電流制御部２が設けられる。過電流保護回路４０は、出力トランジスタＭＤＴ１に流れる過電流を検出して、過電流を抑制する。
【００２６】
過電流検出部４には、コンパレータ１４、コンパレータ１５、電源２２、及び電源２３が設けられる。過電流検出部４は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソース側（ノードＮ４）で検出し、過電流検出信号Ｓｋｋと過電流制御信号Ｓｋｓを生成する。過電流検出部４は、本実施例の半導体集積回路装置７０の過電流検出部１と同様な動作をする。
【００２７】
電源２２は、マイナス側が低電位側電源（接地電位）Ｖｓｓに接続され、プラス側から電圧Ｖｂ２を出力する。電源２３は、マイナス側が低電位側電源（接地電位）Ｖｓｓに接続され、プラス側から電圧Ｖｂ２よりも高い電圧の電圧Ｖｂ３を出力する。
【００２８】
コンパレータ１４は、入力側のプラスポートがノードＮ４に接続され、入力側のマイナスポートに電圧Ｖｂ２が印加され、ノードＮ４の電圧が電圧Ｖｂ２よりも大きなときに比較増幅した信号を過電流検出信号ＳｋｋとしてバッファＢＦ１１に出力する。コンパレータ１５は、入力側のプラスポートがノードＮ４に接続され、入力側のマイナスポートに電圧Ｖｂ３が印加され、ノードＮ４の電圧が電圧Ｖｂ３よりも大きなときに比較増幅した信号を過電流制御信号Ｓｋｓとして過電流制御部２に出力する。
【００２９】
つまり、出力トランジスタＭＤＴ１に流れる過電流が所定の値以上となり、ノードＮ４の電圧が電圧Ｖｂ２よりも大きくなるとコンパレータ１４から比較増幅された過電流検出信号Ｓｋｋが出力される。その後、更に出力トランジスタＭＤＴ１に流れる過電流が増加し、ノードＮ４の電圧が電圧Ｖｂ３よりも大きくなるとコンパレータ１５から比較増幅された過電流制御信号Ｓｋｓが出力される。
【００３０】
ここで、例えばコンパレータ１４及びコンパレータ１５の素子数をそれぞれ８つとし、電源２２及び電源２３の素子数をそれぞれ２つとした場合、比較例の半導体集積回路装置８０の過電流検出部４の素子数が２０となり、本実施例の半導体集積回路装置７０の過電流検出部２の素子数６と比較して３．３倍多くなる。なお、コンパレータ１４及びコンパレータ１５の素子数８の内容は、例えば差動対の２つのトランジスタ、高電位側の電流源としての２つの抵抗、低電位側の電流源としてのカレントミラー回路（２つのトランジスタ）、出力側の２つのトランジスタからなるとしている。電源２２及び電源２３の素子数２の内容は、例えば２の抵抗（抵抗分割）を用いて電圧Ｖｂ２及び電圧Ｖｂ３を生成としている。電流源１１乃至１３は抵抗を用いるとしている。
【００３１】
次に、出力トランジスタの過電流の抑制について図３を参照して説明する。図３は過電流保護の動作を説明する図、図３（ａ）は出力トランジスタに流れる電流と検出電圧の関係を示す図、図３（ｂ）は出力トランジスタに流れる電流と出力電圧の関係を示す図である。
【００３２】
図３（ａ）に示すように、本実施例の半導体集積回路装置７０では、出力トランジスタＭＤＴ１に流れる電流が増加し、例えば過電流検出値（４２ｍＡ）を超えると過電流検出信号ＳｋｋであるノードＮ２の電圧Ｖｎ２が０（ゼロ）から上昇し始める。その後、出力トランジスタＭＤＴ１に流れる電流が更に増加し、例えば電流値（４４ｍＡ）を超えると過電流制御信号ＳｋｓであるノードＮ３の電圧Ｖｎ３が０（ゼロ）から上昇し始める。
【００３３】
図３（ｂ）に示すように、本実施例の半導体集積回路装置７０では、出力トランジスタＭＤＴ１に流れる電流が０（ゼロ）から過電流制御信号ＳｋｓであるノードＮ３の電圧Ｖｎ３が立ち上がるまでの電流領域では、バッファＢＦ１に供給される可変抵抗ＫＲ１から出力される電圧が一定なので、出力電圧が徐々に増加する。
【００３４】
次に、過電流制御信号ＳｋｓであるノードＮ３の電圧Ｖｎ３が立ち上がると、バッファＢＦ１に供給される可変抵抗ＫＲ１から出力される電圧が増加し、バッファＢＦ１から出力される制御信号レベルが増加し、出力電圧が上昇する。
【００３５】
続いて、出力トランジスタＭＤＴ１に流れる電流が、例えば出力制限電流値（４５ｍＡ）以上になると、過電流制御信号ＳｋｓであるノードＮ３の電圧Ｖｎ３に基づいて可変抵抗ＫＲ１の値を変更し、バッファＢＦ１から出力される制御信号レベルの増加を抑制し、出力トランジスタＭＤＴ１の電流を制限（過電流抑制）する。このため、出力電圧の増加が抑制される。
【００３６】
ここでは、過電流検出を４２ｍＡ、出力制限電流を４５ｍＡとなるように、ＮＰＮトランジスタＱ１乃至Ｑ３の面積比を設定している。このため、例えばＮＰＮトランジスタＱ１乃至Ｑ３の素子バラツキ（ΔＶｂｅ（ベース・エミッタ間の電圧バラツキ）など）が発生しても過電流検出値と出力制限電流値とが逆転することはない。
【００３７】
一方、比較例の半導体集積回路装置８０では、コンパレータ１４及びコンパレータ１５を用いているので、素子バラツキが発生すると過電流検出値と出力制限電流値とが逆転する可能性がある。
【００３８】
上述したように、本実施例の半導体集積回路装置では、制御部３、過電流保護回路３０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。過電流保護回路３０には、過電流検出部１と過電流制御部２が設けられる。過電流検出部１には、電流源１１乃至１３、ＮＰＮトランジスタＱ１乃至Ｑ３が設けられる。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２は第１のカレントミラー回路を構成し、ＮＰＮトランジスタＱ２のコレクタ側から過電流検出信号Ｓｋｋを出力する。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ３は、第２のカレントミラー回路を構成し、ＮＰＮトランジスタＱ３のコレクタ側から過電流制御信号Ｓｋｓを過電流制御部２に出力する。過電流保護回路３０は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソースと抵抗Ｒ１の間で検出して、過電流を抑制する。
【００３９】
このため、半導体集積回路装置７０の過電流保護回路３０を構成する素子数を従来よりも削減することができる。したがって半導体集積回路装置７０のチップ面積を縮小することができ、コストを低減できる。また、素子のバラツキが発生しても過電流検出値と出力制限電流値とが逆転することがない。
【００４０】
なお、本実施例では、カレントミラー回路にＮＰＮトランジスタを使用しているが、代わりにＮｃｈ ＭＯＳトランジスタなどを使用してもよい。
【実施例２】
【００４１】
次に、本発明の実施例２に係る半導体集積回路装置について、図面を参照して説明する。図４は半導体集積回路装置を示す回路図である。本実施例では、実施例１よりも出力電流を高め、出力電流を流す出力トランジスタとは別な箇所で過電流を検出し、出力トランジスタの過電流を抑制している。
【００４２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４３】
図４に示すように、半導体集積回路装置７１には、制御部３、過電流保護回路３０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力トランジスタＭＤＴ１１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。半導体集積回路装置７１は、出力電流容量が実施例１よりも大きくなオープンドレイン型出力ドライバであり、民生用及び産業用の電子機器などに多用される。
【００４４】
出力トランジスタＭＤＴ１１は、ドレイン（第１の端子）がノードＮ５及び出力端子Ｐｖｏに接続され、ゲート（制御端子）に過電流保護回路３０から出力される制御信号が入力され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ドレイン（第１の端子）から出力端子Ｐｖｏに出力信号Ｓｏｕｔを出力する。出力トランジスタＭＤＴ１１は、オープンドレイン型Ｎｃｈ（Ｎチャンネル） ＤＭＯＳトランジスタである。なお、出力トランジスタＭＤＴ１１には、カソードが出力トランジスタＭＤＴ１１のドレインに接続され、アノードが出力トランジスタＭＤＴ１１のソースに接続されるダイオードＤＮ１１が内蔵される。
【００４５】
出力トランジスタＭＤＴ１１は、出力トランジスタＭＤＴ１よりもトランジスタ形状が大きく、且つソース側に抵抗が設けられていないので電圧低下が発生しにくく、出力電流容量を高めることができる。例えば出力トランジスタＭＤＴ１の出力電流容量が１００ｍＡであるのに対して、出力トランジスタＭＤＴ１１の出力電流容量を１０Ａに設定できる。出力トランジスタＭＤＴ１１は過電流が発生すると、出力トランジスタＭＤＴ１の過電流を検出し、過電流を抑制する過電流保護回路３０から出力される制御信号がゲート（制御端子）に入力され、この制御信号に基づいて過電流が抑制される。
【００４６】
上述したように、本実施例の半導体集積回路装置では、制御部３、過電流保護回路３０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力トランジスタＭＤＴ１１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。過電流検出部１には、電流源１１乃至１３、ＮＰＮトランジスタＱ１乃至Ｑ３が設けられる。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２は第１のカレントミラー回路を構成し、ＮＰＮトランジスタＱ２のコレクタ側から過電流検出信号Ｓｋｋを出力する。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ３は、第２のカレントミラー回路を構成し、ＮＰＮトランジスタＱ３のコレクタ側から過電流制御信号Ｓｋｓを過電流制御部２に出力する。過電流保護回路３０は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソースと抵抗Ｒ１の間で検出して、出力トランジスタＭＤＴ１１に流れる過電流を抑制する。
【００４７】
このため、半導体集積回路装置７１の過電流保護回路３０を構成する素子数を従来よりも削減することができる。したがって半導体集積回路装置７１のチップ面積を縮小することができ、コストを低減できる。また、素子のバラツキが発生しても過電流検出値と出力制限電流値とが逆転することがない。
【実施例３】
【００４８】
次に、本発明の実施例３に係る半導体集積回路装置について、図面を参照して説明する。図５は半導体集積回路装置を示す回路図である。本実施例では、過電流検出部の構成を変更している。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図５に示すように、半導体集積回路装置７２には、制御部３、過電流保護回路３１、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。半導体集積回路装置７２は、オープンドレイン型出力ドライバであり、民生用及び産業用の電子機器などに多用される。
【００５１】
過電流保護回路３１には、過電流検出部５と過電流制御部２が設けられる。過電流保護回路３１は、出力トランジスタＭＤＴ１に流れる過電流を検出して、過電流を抑制する。
【００５２】
過電流検出部５には、電流源１１乃至１３、Ｎｃｈ（Ｎチャネル） ＭＯＳトランジスタＭＮＴ１乃至４が設けられる。過電流検出部５は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソース側（ノードＮ４）で検出し、過電流検出信号Ｓｋｋと過電流制御信号Ｓｋｓを生成する。過電流検出部５は、実施例１の過電流検出部１と同様な動作をする。
【００５３】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ１は、ドレイン（第１の端子）が電流源１１の他端に接続され、ゲート（制御端子）がノードＮ１２及びノードＮ１３に接続され、ソース（第２の端子）がノードＮ１１に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ２は、ドレイン（第１の端子）がゲート（制御端子）及びノードＮ１１に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ１とＮｃｈ ＭＯＳトランジスタＭＮＴ２には、低電位側電源（接地電位）Ｖｓｓ側に第１の電流が流れる。
【００５４】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ３は、ドレイン（第１の端子）が電流源１２の他端及びノードＮ１２に接続され、ゲート（制御端子）がＮｃｈ ＭＯＳトランジスタＭＮＴ２のゲート（制御端子）に接続され、ソース（第２の端子）がノードＮ４に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ３には、低電位側電源（接地電位）Ｖｓｓ側に第２の電流が流れる。
【００５５】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ４は、ドレイン（第１の端子）が電流源１３の他端及びノードＮ１３に接続され、ゲート（制御端子）がＮｃｈ ＭＯＳトランジスタＭＮＴ２のゲート（制御端子）に接続され、ソース（第２の端子）がノードＮ４に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ４には、低電位側電源（接地電位）Ｖｓｓ側に第３の電流が流れる。
【００５６】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ１乃至３は、第１のウィルソン型カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＭＮＴ３は、Ｎｃｈ ＭＯＳトランジスタＭＮＴ１及びＮｃｈ ＭＯＳトランジスタＭＮＴ２よりもβ（ゲート幅Ｗｇ／ゲート長Ｌｇ）がｎ倍大きい（ミラー比ｎ）。Ｎｃｈ ＭＯＳトランジスタＭＮＴ３のドレイン側（ノードＮ１２）から過電流検出信号ＳｋｋがバッファＢＦ１１に出力される。
【００５７】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ１、Ｎｃｈ ＭＯＳトランジスタＭＮＴ２、及びＮｃｈ ＭＯＳトランジスタＭＮＴ４は、第２のウィルソン型カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＭＮＴ４は、Ｎｃｈ ＭＯＳトランジスタＭＮＴ１及びＮｃｈ ＭＯＳトランジスタＭＮＴ２よりもβ（ゲート幅Ｗｇ／ゲート長Ｌｇ）が（ｎ＋ｍ）倍大きい（ミラー比（ｎ＋ｍ））。Ｎｃｈ ＭＯＳトランジスタＭＮＴ４のドレイン側（ノードＮ１３）から過電流制御信号Ｓｋｓが過電流制御部２に出力される。この結果、第２の電流は第１の電流よりもｎ倍大きい。第３の電流は第１の電流よりも（ｎ＋ｍ）倍大きい。
【００５８】
ウィルソン型カレントミラー回路は、Ｎｃｈ ＭＯＳトランジスタＭＮＴ１乃至４のアーリー効果の影響を受けにくいので、通常のカレントミラー回路と比較し、低閾値電圧（Low Vth）であっても特性劣化しにくい。
【００５９】
上述したように、本実施例の半導体集積回路装置では、制御部３、過電流保護回路３１、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。過電流保護回路３１には、過電流検出部５と過電流制御部２が設けられる。過電流検出部５には、電流源１１乃至１３、Ｎｃｈ ＭＯＳトランジスタＭＮＴ１乃至４が設けられる。Ｎｃｈ ＭＯＳトランジスタＭＮＴ１乃至３は第１のウィルソン型カレントミラー回路を構成し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３のドレイン側から過電流検出信号Ｓｋｋを出力する。Ｎｃｈ ＭＯＳトランジスタＭＮＴ１、Ｎｃｈ ＭＯＳトランジスタＭＮＴ２、及びＮｃｈ ＭＯＳトランジスタＭＮＴ４は第２のウィルソン型カレントミラー回路を構成し、Ｎｃｈ ＭＯＳトランジスタＭＮＴ４のドレイン側から過電流制御信号Ｓｋｓを過電流制御部２に出力する。過電流保護回路３１は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソースと抵抗Ｒ１の間で検出して、過電流を抑制する。
【００６０】
このため、半導体集積回路装置７２の過電流保護回路３１を構成する素子数を従来よりも削減することができる。したがって半導体集積回路装置７２のチップ面積を縮小することができ、コストを低減できる。また、素子のバラツキが発生しても過電流検出値と出力制限電流値とが逆転することがない。
【００６１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６２】
実施例では、出力トランジスタにＮｃｈ ＤＭＯＳトランジスタを用いているが、代わりにＮｃｈ ＤＭＯＳトランジスタよりも低電圧動作のＮｃｈ ＭＯＳトランジスタ、Ｎｃｈ トレンチパワーＭＯＳトランジスタ、ＩＧＢＴ（insulated gate bipolar transistor）、或いはＮＰＮトランジスタなどを用いてもよい。実施例２ではウィルソン型カレントミラー回路を用いているが、代わりにカスコード型カレントミラー回路などを用いてもよい。
【００６３】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 出力端子に出力電流を第１の端子から出力する第１の出力トランジスタと、前記出力トランジスタの第２の端子と低電位側電源の間に設けられる抵抗と、前記出力端子に出力電流を第１の端子から出力し、第２の端子が前記低電位側電源に接続される第２の出力トランジスタと、第１のトランジスタ側で第１の電流を流し、相対向する第２のトランジスタ側で前記第１の電流のｎ倍（ただし、ｎ＞１）の第２の電流を流す第１のカレントミラー回路と、前記第１のトランジスタ側で第１の電流を流し、相対向する第３のトランジスタ側で前記第１の電流の（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）の第３の電流を流す第２のカレントミラー回路と、高電位側電源と前記第１乃至３のトランジスタの第１の端子の間にそれぞれ設けられる第１乃至３の電流源とを有し、前記第２のトランジスタの第１の端子から過電流検出信号を検出し、前記第３のトランジスタの第１の端子から過電流制御信号を検出し、前記第２及び第３のトランジスタの第２端子が前記出力トランジスタの第２の端子と前記抵抗の間に接続される過電流検出部と、前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記第１及び第２の出力トランジスタの制御端子に供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部とを具備することを特徴とする半導体集積回路装置。
【００６４】
（付記２） 前記第１及び第２の出力トランジスタは、Ｎｃｈ ＭＯＳトランジスタ、Ｎｃｈ ＤＭＯＳトランジスタ、Ｎｃｈ トレンチゲートＭＯＳトランジスタ、ＩＧＢＴ、或いはＮＰＮトランジスタである付記１に記載の半導体集積回路装置。
【００６５】
（付記３） 前記第１乃至３のトランジスタは、Ｎｃｈ ＭＯＳトランジスタ或いはＮＰＮトランジスタである付記１又は２に記載の半導体集積回路装置。
【００６６】
（付記４） 前記第１及び第２のカレントミラー回路は、ウィルソン型カレントミラー回路或いはカスコード型カレントミラー回路である付記１乃至３のいずれかに記載の半導体集積回路装置。
【符号の説明】
【００６７】
１、４、５ 過電流検出部
２ 過電流制御部
３ 制御部
１１〜１３ 電流源
１４、１５ コンパレータ
２１〜２３ 電源
３０、３１、４０ 過電流保護回路
７０〜７２、８０ 半導体集積回路装置
ＢＦ１、ＢＦ１１、ＢＦ１ｎ バッファ
Ｄ１、ＤＮ１、ＤＮ１１ ダイオード
ＫＲ１ 可変抵抗
ＭＤＴ１、ＭＤＴ１１ 出力トランジスタ
ＭＮＴ１〜ＭＮＴ４ Ｎｃｈ ＭＯＳトランジスタ
Ｎ１〜Ｎ５、Ｎ１１〜Ｎ１３ ノード
ＰＶｏ 出力端子
Ｑ１〜Ｑ３ ＮＰＮトランジスタ
Ｒ１ 抵抗
Ｓｉｎ 入力信号
Ｓｋｋ 過電流検出信号
Ｓｓｋ 過電流制御信号
Ｓｏｕｔ 出力信号
Ｖｂ１〜Ｖｂ３ 電圧
Ｖｃｃ、Ｖｄｄ 高電位側電源
Ｖｓｓ 低電位側電源（接地電位）
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置に設けられるオープンドレイン型やオープンコレクタ型の出力トランジスタには、過電流を検出して過電流を抑制する過電流保護回路が設けられる（例えば、特許文献１参照。）。
【０００３】
特許文献１に記載される過電流保護回路は、回路を形成する素子数が多いという問題点がある。素子数が多いとチップ面積が増大し半導体集積回路装置のコストが増大する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−２８５９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、簡略な回路構成で出力トランジスタの過電流を抑制する半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体集積回路装置は、出力端子に出力電流を第１の端子から出力する出力トランジスタと、第１のトランジスタ側で第１の電流を流し、相対向する第２のトランジスタ側で前記第１の電流のｎ倍（ただし、ｎ＞１）の第２の電流を流す第１のカレントミラー回路と、前記第１のトランジスタ側で第１の電流を流し、相対向する第３のトランジスタ側で前記第１の電流の（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）の第３の電流を流す第２のカレントミラー回路とを有し、前記第２のトランジスタの第１の端子から過電流検出信号を検出し、前記第３のトランジスタの第１の端子から過電流制御信号を検出し、前記第２及び第３のトランジスタの第２端子が前記出力トランジスタの第２の端子に接続される過電流検出部と、前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記出力トランジスタの制御端子に供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体集積回路装置は、出力端子に出力電流をドレインから出力するＮｃｈ ＭＯＳトランジスタと、前記Ｎｃｈ ＭＯＳトランジスタのソースと低電位側電源の間に設けられる抵抗と、第１のＮＰＮトランジスタ側で第１の電流を流し、相対向する前記第１のＮＰＮトランジスタのｎ倍（ただし、ｎ＞１）のエミッタ面積を有する第２のＮＰＮトランジスタ側で第２の電流を流す第１のカレントミラー回路と、前記第１のＮＰＮトランジスタ側で第１の電流を流し、相対向する前記第１のＮＰＮトランジスタの（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）のエミッタ面積を有する第３のＮＰＮトランジスタ側で第３の電流を流す第２のカレントミラー回路と、高電位側電源と前記第１乃至３のＮＰＮトランジスタのコレクタの間にそれぞれ設けられる第１乃至３の電流源とを有し、前記第２のＮＰＮトランジスタのコレクタから過電流検出信号を検出し、前記第３のＮＰＮトランジスタのコレクタから過電流制御信号を検出し、前記第２及び第３のＮＰＮトランジスタのエミッタが前記Ｎｃｈ ＭＯＳトランジスタのソースと前記抵抗の間に接続される過電流検出部と、前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記Ｎｃｈ ＭＯＳトランジスタのゲートに供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、簡略な回路構成で出力トランジスタの過電流を抑制する半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体集積回路装置を示す回路図。
【図２】本発明の実施例１に比較例の半導体集積回路装置を示す回路図。
【図３】本発明の実施例１に係る過電流保護の動作を説明する図、図３（ａ）は出力トランジスタに流れる電流と検出電圧の関係を示す図、図３（ｂ）は出力トランジスタに流れる電流と出力電圧の関係を示す図。
【図４】本発明の実施例２に係る半導体集積回路装置を示す回路図。
【図５】本発明の実施例３に係る半導体集積回路装置を示す回路図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体集積回路装置について、図面を参照して説明する。図１は半導体集積回路装置を示す回路図、図２は比較例の半導体集積回路装置を示す回路図である。本実施例では、カレントミラー回路を用いて出力トランジスタの過電流を検出して過電流を抑制している。
【００１２】
図１に示すように、半導体集積回路装置７０には、制御部３、過電流保護回路３０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。半導体集積回路装置７０は、オープンドレイン型出力ドライバであり、民生用及び産業用の電子機器などに多用される。
【００１３】
出力トランジスタＭＤＴ１は、ドレイン（第１の端子）がノードＮ５及び出力端子Ｐｖｏに接続され、ゲート（制御端子）に過電流保護回路３０から出力される制御信号が入力され、ソース（第２の端子）がノードＮ４に接続され、ドレイン（第１の端子）から出力端子Ｐｖｏに出力信号Ｓｏｕｔを出力する。出力トランジスタＭＤＴ１は、オープンドレイン型Ｎｃｈ（Ｎチャンネル） ＤＭＯＳトランジスタである。なお、出力トランジスタＭＤＴ１には、カソードが出力トランジスタＭＤＴ１のドレインに接続され、アノードが出力トランジスタＭＤＴ１のソースに接続されるダイオードＤＮ１が内蔵される。
【００１４】
高電位側電源ＶｃｃとノードＮ５の間には、ダイオードＤ１が設けられる。ダイオードＤ１は、カソードが高電位側電源Ｖｃｃに接続され、アノードがノードＮ５に接続される保護ダイオードである。抵抗Ｒ１は、一端がノードＮ４に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００１５】
過電流保護回路３０には、過電流検出部１と過電流制御部２が設けられる。過電流保護回路３０は、出力トランジスタＭＤＴ１に流れる過電流を検出して、過電流を抑制する。
【００１６】
過電流検出部１には、電流源１１乃至１３、ＮＰＮトランジスタＱ１乃至Ｑ３が設けられる。過電流検出部１は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソース側（ノードＮ４）で検出し、過電流検出信号Ｓｋｋと過電流制御信号Ｓｋｓを生成する。
【００１７】
電流源１１は、高電位側電源ＶｄｄとノードＮ１の間に設けられ、ノードＮ１側に第１の電流を流す。電流源１２は、高電位側電源ＶｄｄとノードＮ２の間に設けられ、ノードＮ２側に第２の電流を流す。電流源１３は、高電位側電源ＶｄｄとノードＮ３の間に設けられ、ノードＮ３側に第３の電流を流す。
【００１８】
ＮＰＮトランジスタＱ１は、コレクタ（第１の端子）及びベース（制御端子）がノードＮ１に接続され、エミッタ（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、低電位側電源（接地電位）Ｖｓｓ側に第１の電流を流す。ＮＰＮトランジスタＱ２は、コレクタ（第１の端子）がノードＮ２に接続され、ベース（制御端子）がＮＰＮトランジスタＱ１のベース（制御端子）及びノードＮ１に接続され、エミッタ（第２の端子）がノードＮ４に接続されエミッタ側に第２の電流を流す。ＮＰＮトランジスタＱ３は、コレクタ（第１の端子）がノードＮ３に接続され、ベース（制御端子）がＮＰＮトランジスタＱ１のベース（制御端子）及びノードＮ１に接続され、エミッタ（第２の端子）がノードＮ４に接続されエミッタ側に第３の電流を流す。
【００１９】
ＮＰＮトランジスタＱ２は、エミッタサイズがＮＰＮトランジスタＱ１よりもｎ倍（ただし、ｎ＞１）に設定される。ＮＰＮトランジスタＱ３は、エミッタサイズがＮＰＮトランジスタＱ１よりも（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）に設定される。この結果、第２の電流は第１の電流よりもｎ倍大きい。第３の電流は第１の電流よりも（ｎ＋ｍ）倍大きい。
【００２０】
ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２は、第１のカレントミラー回路を構成する。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ３は、第２のカレントミラー回路を構成する。第１のカレントミラー回路は、出力トランジスタＭＤＴ１に流れる過電流をノードＮ４で検出して、過電流検出信号ＳｋｋをノードＮ２から出力する。第２のカレントミラー回路は、出力トランジスタＭＤＴ１に流れる過電流をノードＮ４で検出して、過電流制御信号ＳｋｓをノードＮ３から出力する。ＮＰＮトランジスタＱ３に流れる第３の電流がＮＰＮトランジスタＱ２に流れる第２の電流よりも大きいので、過電流制御信号Ｓｋｓの立ち上がりは、過電流検出信号Ｓｋｋの立ち上がりよりも遅れる。
【００２１】
ノードＮ２から出力される過電流検出信号Ｓｋｋは、縦続接続されるｎ個のバッファ（バッファＢＦ１１、・・・、バッファＢＦ１ｎ）で増幅されてから制御部３に入力される。制御部３は、例えばＣＰＵ（central processing unit）からなる。ノードＮ３から出力される過電流制御信号Ｓｋｓは、過電流制御部２に出力される。
【００２２】
過電流制御部２には、電源２１、バッファＢＦ１、及び可変抵抗ＫＲ１が設けられる。電源２１は、マイナス側が低電位側電源（接地電位）Ｖｓｓに接続される。可変抵抗ＫＲ１は、一端が電源２１のプラス側に接続され、過電流制御信号Ｓｋｓに基づいて電源２１の電圧Ｖｂ１を変更して、変更された電源２１の電圧をバッファＢＦ１に供給する。
【００２３】
バッファＢＦ１は、変更された電源２１の電圧と低電位側電源（接地電位）Ｖｓｓの間に設けられ、出力トランジスタＭＤＴ１のオン・オフを制御する入力信号Ｓｉｎが入力される。バッファＢＦ１は、変更された電源２１の電圧に基づいて入力信号Ｓｉｎの信号レベルをレベルシフトした制御信号を出力トランジスタＭＤＴ１のゲート（制御端子）に出力する。バッファＢＦ１は、レベルシフト回路として機能する。バッファＢＦ１から出力される制御信号により出力トランジスタＭＤＴ１に流れる過電流が抑制される。
【００２４】
図２に示すように、比較例の半導体集積回路装置８０には、制御部３、過電流保護回路４０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。半導体集積回路装置８０は、オープンドレイン型出力ドライバである。比較例の半導体集積回路装置８０では、本実施例の半導体集積回路装置７０と同じ構成部分の説明を省略し、異なる部分のみ説明する。
【００２５】
過電流保護回路４０には、過電流検出部４と過電流制御部２が設けられる。過電流保護回路４０は、出力トランジスタＭＤＴ１に流れる過電流を検出して、過電流を抑制する。
【００２６】
過電流検出部４には、コンパレータ１４、コンパレータ１５、電源２２、及び電源２３が設けられる。過電流検出部４は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソース側（ノードＮ４）で検出し、過電流検出信号Ｓｋｋと過電流制御信号Ｓｋｓを生成する。過電流検出部４は、本実施例の半導体集積回路装置７０の過電流検出部１と同様な動作をする。
【００２７】
電源２２は、マイナス側が低電位側電源（接地電位）Ｖｓｓに接続され、プラス側から電圧Ｖｂ２を出力する。電源２３は、マイナス側が低電位側電源（接地電位）Ｖｓｓに接続され、プラス側から電圧Ｖｂ２よりも高い電圧の電圧Ｖｂ３を出力する。
【００２８】
コンパレータ１４は、入力側のプラスポートがノードＮ４に接続され、入力側のマイナスポートに電圧Ｖｂ２が印加され、ノードＮ４の電圧が電圧Ｖｂ２よりも大きなときに比較増幅した信号を過電流検出信号ＳｋｋとしてバッファＢＦ１１に出力する。コンパレータ１５は、入力側のプラスポートがノードＮ４に接続され、入力側のマイナスポートに電圧Ｖｂ３が印加され、ノードＮ４の電圧が電圧Ｖｂ３よりも大きなときに比較増幅した信号を過電流制御信号Ｓｋｓとして過電流制御部２に出力する。
【００２９】
つまり、出力トランジスタＭＤＴ１に流れる過電流が所定の値以上となり、ノードＮ４の電圧が電圧Ｖｂ２よりも大きくなるとコンパレータ１４から比較増幅された過電流検出信号Ｓｋｋが出力される。その後、更に出力トランジスタＭＤＴ１に流れる過電流が増加し、ノードＮ４の電圧が電圧Ｖｂ３よりも大きくなるとコンパレータ１５から比較増幅された過電流制御信号Ｓｋｓが出力される。
【００３０】
ここで、例えばコンパレータ１４及びコンパレータ１５の素子数をそれぞれ８つとし、電源２２及び電源２３の素子数をそれぞれ２つとした場合、比較例の半導体集積回路装置８０の過電流検出部４の素子数が２０となり、本実施例の半導体集積回路装置７０の過電流検出部２の素子数６と比較して３．３倍多くなる。なお、コンパレータ１４及びコンパレータ１５の素子数８の内容は、例えば差動対の２つのトランジスタ、高電位側の電流源としての２つの抵抗、低電位側の電流源としてのカレントミラー回路（２つのトランジスタ）、出力側の２つのトランジスタからなるとしている。電源２２及び電源２３の素子数２の内容は、例えば２の抵抗（抵抗分割）を用いて電圧Ｖｂ２及び電圧Ｖｂ３を生成としている。電流源１１乃至１３は抵抗を用いるとしている。
【００３１】
次に、出力トランジスタの過電流の抑制について図３を参照して説明する。図３は過電流保護の動作を説明する図、図３（ａ）は出力トランジスタに流れる電流と検出電圧の関係を示す図、図３（ｂ）は出力トランジスタに流れる電流と出力電圧の関係を示す図である。
【００３２】
図３（ａ）に示すように、本実施例の半導体集積回路装置７０では、出力トランジスタＭＤＴ１に流れる電流が増加し、例えば過電流検出値（４２ｍＡ）を超えると過電流検出信号ＳｋｋであるノードＮ２の電圧Ｖｎ２が０（ゼロ）から上昇し始める。その後、出力トランジスタＭＤＴ１に流れる電流が更に増加し、例えば電流値（４４ｍＡ）を超えると過電流制御信号ＳｋｓであるノードＮ３の電圧Ｖｎ３が０（ゼロ）から上昇し始める。
【００３３】
図３（ｂ）に示すように、本実施例の半導体集積回路装置７０では、出力トランジスタＭＤＴ１に流れる電流が０（ゼロ）から過電流制御信号ＳｋｓであるノードＮ３の電圧Ｖｎ３が立ち上がるまでの電流領域では、バッファＢＦ１に供給される可変抵抗ＫＲ１から出力される電圧が一定なので、出力電圧が徐々に増加する。
【００３４】
次に、過電流制御信号ＳｋｓであるノードＮ３の電圧Ｖｎ３が立ち上がると、バッファＢＦ１に供給される可変抵抗ＫＲ１から出力される電圧が増加し、バッファＢＦ１から出力される制御信号レベルが増加し、出力電圧が上昇する。
【００３５】
続いて、出力トランジスタＭＤＴ１に流れる電流が、例えば出力制限電流値（４５ｍＡ）以上になると、過電流制御信号ＳｋｓであるノードＮ３の電圧Ｖｎ３に基づいて可変抵抗ＫＲ１の値を変更し、バッファＢＦ１から出力される制御信号レベルの増加を抑制し、出力トランジスタＭＤＴ１の電流を制限（過電流抑制）する。このため、出力電圧の増加が抑制される。
【００３６】
ここでは、過電流検出を４２ｍＡ、出力制限電流を４５ｍＡとなるように、ＮＰＮトランジスタＱ１乃至Ｑ３の面積比を設定している。このため、例えばＮＰＮトランジスタＱ１乃至Ｑ３の素子バラツキ（ΔＶｂｅ（ベース・エミッタ間の電圧バラツキ）など）が発生しても過電流検出値と出力制限電流値とが逆転することはない。
【００３７】
一方、比較例の半導体集積回路装置８０では、コンパレータ１４及びコンパレータ１５を用いているので、素子バラツキが発生すると過電流検出値と出力制限電流値とが逆転する可能性がある。
【００３８】
上述したように、本実施例の半導体集積回路装置では、制御部３、過電流保護回路３０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。過電流保護回路３０には、過電流検出部１と過電流制御部２が設けられる。過電流検出部１には、電流源１１乃至１３、ＮＰＮトランジスタＱ１乃至Ｑ３が設けられる。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２は第１のカレントミラー回路を構成し、ＮＰＮトランジスタＱ２のコレクタ側から過電流検出信号Ｓｋｋを出力する。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ３は、第２のカレントミラー回路を構成し、ＮＰＮトランジスタＱ３のコレクタ側から過電流制御信号Ｓｋｓを過電流制御部２に出力する。過電流保護回路３０は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソースと抵抗Ｒ１の間で検出して、過電流を抑制する。
【００３９】
このため、半導体集積回路装置７０の過電流保護回路３０を構成する素子数を従来よりも削減することができる。したがって半導体集積回路装置７０のチップ面積を縮小することができ、コストを低減できる。また、素子のバラツキが発生しても過電流検出値と出力制限電流値とが逆転することがない。
【００４０】
なお、本実施例では、カレントミラー回路にＮＰＮトランジスタを使用しているが、代わりにＮｃｈ ＭＯＳトランジスタなどを使用してもよい。
【実施例２】
【００４１】
次に、本発明の実施例２に係る半導体集積回路装置について、図面を参照して説明する。図４は半導体集積回路装置を示す回路図である。本実施例では、実施例１よりも出力電流を高め、出力電流を流す出力トランジスタとは別な箇所で過電流を検出し、出力トランジスタの過電流を抑制している。
【００４２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４３】
図４に示すように、半導体集積回路装置７１には、制御部３、過電流保護回路３０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力トランジスタＭＤＴ１１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。半導体集積回路装置７１は、出力電流容量が実施例１よりも大きくなオープンドレイン型出力ドライバであり、民生用及び産業用の電子機器などに多用される。
【００４４】
出力トランジスタＭＤＴ１１は、ドレイン（第１の端子）がノードＮ５及び出力端子Ｐｖｏに接続され、ゲート（制御端子）に過電流保護回路３０から出力される制御信号が入力され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ドレイン（第１の端子）から出力端子Ｐｖｏに出力信号Ｓｏｕｔを出力する。出力トランジスタＭＤＴ１１は、オープンドレイン型Ｎｃｈ（Ｎチャンネル） ＤＭＯＳトランジスタである。なお、出力トランジスタＭＤＴ１１には、カソードが出力トランジスタＭＤＴ１１のドレインに接続され、アノードが出力トランジスタＭＤＴ１１のソースに接続されるダイオードＤＮ１１が内蔵される。
【００４５】
出力トランジスタＭＤＴ１１は、出力トランジスタＭＤＴ１よりもトランジスタ形状が大きく、且つソース側に抵抗が設けられていないので電圧低下が発生しにくく、出力電流容量を高めることができる。例えば出力トランジスタＭＤＴ１の出力電流容量が１００ｍＡであるのに対して、出力トランジスタＭＤＴ１１の出力電流容量を１０Ａに設定できる。出力トランジスタＭＤＴ１１は過電流が発生すると、出力トランジスタＭＤＴ１の過電流を検出し、過電流を抑制する過電流保護回路３０から出力される制御信号がゲート（制御端子）に入力され、この制御信号に基づいて過電流が抑制される。
【００４６】
上述したように、本実施例の半導体集積回路装置では、制御部３、過電流保護回路３０、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力トランジスタＭＤＴ１１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。過電流検出部１には、電流源１１乃至１３、ＮＰＮトランジスタＱ１乃至Ｑ３が設けられる。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２は第１のカレントミラー回路を構成し、ＮＰＮトランジスタＱ２のコレクタ側から過電流検出信号Ｓｋｋを出力する。ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ３は、第２のカレントミラー回路を構成し、ＮＰＮトランジスタＱ３のコレクタ側から過電流制御信号Ｓｋｓを過電流制御部２に出力する。過電流保護回路３０は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソースと抵抗Ｒ１の間で検出して、出力トランジスタＭＤＴ１１に流れる過電流を抑制する。
【００４７】
このため、半導体集積回路装置７１の過電流保護回路３０を構成する素子数を従来よりも削減することができる。したがって半導体集積回路装置７１のチップ面積を縮小することができ、コストを低減できる。また、素子のバラツキが発生しても過電流検出値と出力制限電流値とが逆転することがない。
【実施例３】
【００４８】
次に、本発明の実施例３に係る半導体集積回路装置について、図面を参照して説明する。図５は半導体集積回路装置を示す回路図である。本実施例では、過電流検出部の構成を変更している。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図５に示すように、半導体集積回路装置７２には、制御部３、過電流保護回路３１、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。半導体集積回路装置７２は、オープンドレイン型出力ドライバであり、民生用及び産業用の電子機器などに多用される。
【００５１】
過電流保護回路３１には、過電流検出部５と過電流制御部２が設けられる。過電流保護回路３１は、出力トランジスタＭＤＴ１に流れる過電流を検出して、過電流を抑制する。
【００５２】
過電流検出部５には、電流源１１乃至１３、Ｎｃｈ（Ｎチャネル） ＭＯＳトランジスタＭＮＴ１乃至４が設けられる。過電流検出部５は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソース側（ノードＮ４）で検出し、過電流検出信号Ｓｋｋと過電流制御信号Ｓｋｓを生成する。過電流検出部５は、実施例１の過電流検出部１と同様な動作をする。
【００５３】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ１は、ドレイン（第１の端子）が電流源１１の他端に接続され、ゲート（制御端子）がノードＮ１２及びノードＮ１３に接続され、ソース（第２の端子）がノードＮ１１に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ２は、ドレイン（第１の端子）がゲート（制御端子）及びノードＮ１１に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ１とＮｃｈ ＭＯＳトランジスタＭＮＴ２には、低電位側電源（接地電位）Ｖｓｓ側に第１の電流が流れる。
【００５４】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ３は、ドレイン（第１の端子）が電流源１２の他端及びノードＮ１２に接続され、ゲート（制御端子）がＮｃｈ ＭＯＳトランジスタＭＮＴ２のゲート（制御端子）に接続され、ソース（第２の端子）がノードＮ４に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ３には、低電位側電源（接地電位）Ｖｓｓ側に第２の電流が流れる。
【００５５】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ４は、ドレイン（第１の端子）が電流源１３の他端及びノードＮ１３に接続され、ゲート（制御端子）がＮｃｈ ＭＯＳトランジスタＭＮＴ２のゲート（制御端子）に接続され、ソース（第２の端子）がノードＮ４に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ４には、低電位側電源（接地電位）Ｖｓｓ側に第３の電流が流れる。
【００５６】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ１乃至３は、第１のウィルソン型カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＭＮＴ３は、Ｎｃｈ ＭＯＳトランジスタＭＮＴ１及びＮｃｈ ＭＯＳトランジスタＭＮＴ２よりもβ（ゲート幅Ｗｇ／ゲート長Ｌｇ）がｎ倍大きい（ミラー比ｎ）。Ｎｃｈ ＭＯＳトランジスタＭＮＴ３のドレイン側（ノードＮ１２）から過電流検出信号ＳｋｋがバッファＢＦ１１に出力される。
【００５７】
Ｎｃｈ ＭＯＳトランジスタＭＮＴ１、Ｎｃｈ ＭＯＳトランジスタＭＮＴ２、及びＮｃｈ ＭＯＳトランジスタＭＮＴ４は、第２のウィルソン型カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＭＮＴ４は、Ｎｃｈ ＭＯＳトランジスタＭＮＴ１及びＮｃｈ ＭＯＳトランジスタＭＮＴ２よりもβ（ゲート幅Ｗｇ／ゲート長Ｌｇ）が（ｎ＋ｍ）倍大きい（ミラー比（ｎ＋ｍ））。Ｎｃｈ ＭＯＳトランジスタＭＮＴ４のドレイン側（ノードＮ１３）から過電流制御信号Ｓｋｓが過電流制御部２に出力される。この結果、第２の電流は第１の電流よりもｎ倍大きい。第３の電流は第１の電流よりも（ｎ＋ｍ）倍大きい。
【００５８】
ウィルソン型カレントミラー回路は、Ｎｃｈ ＭＯＳトランジスタＭＮＴ１乃至４のアーリー効果の影響を受けにくいので、通常のカレントミラー回路と比較し、低閾値電圧（Low Vth）であっても特性劣化しにくい。
【００５９】
上述したように、本実施例の半導体集積回路装置では、制御部３、過電流保護回路３１、バッファＢＦ１１、バッファＢＦ１ｎ、ダイオードＤ１、出力トランジスタＭＤＴ１、出力端子ＰＶｏ、及び抵抗Ｒ１が設けられる。過電流保護回路３１には、過電流検出部５と過電流制御部２が設けられる。過電流検出部５には、電流源１１乃至１３、Ｎｃｈ ＭＯＳトランジスタＭＮＴ１乃至４が設けられる。Ｎｃｈ ＭＯＳトランジスタＭＮＴ１乃至３は第１のウィルソン型カレントミラー回路を構成し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３のドレイン側から過電流検出信号Ｓｋｋを出力する。Ｎｃｈ ＭＯＳトランジスタＭＮＴ１、Ｎｃｈ ＭＯＳトランジスタＭＮＴ２、及びＮｃｈ ＭＯＳトランジスタＭＮＴ４は第２のウィルソン型カレントミラー回路を構成し、Ｎｃｈ ＭＯＳトランジスタＭＮＴ４のドレイン側から過電流制御信号Ｓｋｓを過電流制御部２に出力する。過電流保護回路３１は、出力トランジスタＭＤＴ１に流れる過電流を出力トランジスタＭＤＴ１のソースと抵抗Ｒ１の間で検出して、過電流を抑制する。
【００６０】
このため、半導体集積回路装置７２の過電流保護回路３１を構成する素子数を従来よりも削減することができる。したがって半導体集積回路装置７２のチップ面積を縮小することができ、コストを低減できる。また、素子のバラツキが発生しても過電流検出値と出力制限電流値とが逆転することがない。
【００６１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６２】
実施例では、出力トランジスタにＮｃｈ ＤＭＯＳトランジスタを用いているが、代わりにＮｃｈ ＤＭＯＳトランジスタよりも低電圧動作のＮｃｈ ＭＯＳトランジスタ、Ｎｃｈ トレンチパワーＭＯＳトランジスタ、ＩＧＢＴ（insulated gate bipolar transistor）、或いはＮＰＮトランジスタなどを用いてもよい。実施例２ではウィルソン型カレントミラー回路を用いているが、代わりにカスコード型カレントミラー回路などを用いてもよい。
【００６３】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 出力端子に出力電流を第１の端子から出力する第１の出力トランジスタと、前記出力トランジスタの第２の端子と低電位側電源の間に設けられる抵抗と、前記出力端子に出力電流を第１の端子から出力し、第２の端子が前記低電位側電源に接続される第２の出力トランジスタと、第１のトランジスタ側で第１の電流を流し、相対向する第２のトランジスタ側で前記第１の電流のｎ倍（ただし、ｎ＞１）の第２の電流を流す第１のカレントミラー回路と、前記第１のトランジスタ側で第１の電流を流し、相対向する第３のトランジスタ側で前記第１の電流の（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）の第３の電流を流す第２のカレントミラー回路と、高電位側電源と前記第１乃至３のトランジスタの第１の端子の間にそれぞれ設けられる第１乃至３の電流源とを有し、前記第２のトランジスタの第１の端子から過電流検出信号を検出し、前記第３のトランジスタの第１の端子から過電流制御信号を検出し、前記第２及び第３のトランジスタの第２端子が前記出力トランジスタの第２の端子と前記抵抗の間に接続される過電流検出部と、前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記第１及び第２の出力トランジスタの制御端子に供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部とを具備することを特徴とする半導体集積回路装置。
【００６４】
（付記２） 前記第１及び第２の出力トランジスタは、Ｎｃｈ ＭＯＳトランジスタ、Ｎｃｈ ＤＭＯＳトランジスタ、Ｎｃｈ トレンチゲートＭＯＳトランジスタ、ＩＧＢＴ、或いはＮＰＮトランジスタである付記１に記載の半導体集積回路装置。
【００６５】
（付記３） 前記第１乃至３のトランジスタは、Ｎｃｈ ＭＯＳトランジスタ或いはＮＰＮトランジスタである付記１又は２に記載の半導体集積回路装置。
【００６６】
（付記４） 前記第１及び第２のカレントミラー回路は、ウィルソン型カレントミラー回路或いはカスコード型カレントミラー回路である付記１乃至３のいずれかに記載の半導体集積回路装置。
【符号の説明】
【００６７】
１、４、５ 過電流検出部
２ 過電流制御部
３ 制御部
１１〜１３ 電流源
１４、１５ コンパレータ
２１〜２３ 電源
３０、３１、４０ 過電流保護回路
７０〜７２、８０ 半導体集積回路装置
ＢＦ１、ＢＦ１１、ＢＦ１ｎ バッファ
Ｄ１、ＤＮ１、ＤＮ１１ ダイオード
ＫＲ１ 可変抵抗
ＭＤＴ１、ＭＤＴ１１ 出力トランジスタ
ＭＮＴ１〜ＭＮＴ４ Ｎｃｈ ＭＯＳトランジスタ
Ｎ１〜Ｎ５、Ｎ１１〜Ｎ１３ ノード
ＰＶｏ 出力端子
Ｑ１〜Ｑ３ ＮＰＮトランジスタ
Ｒ１ 抵抗
Ｓｉｎ 入力信号
Ｓｋｋ 過電流検出信号
Ｓｓｋ 過電流制御信号
Ｓｏｕｔ 出力信号
Ｖｂ１〜Ｖｂ３ 電圧
Ｖｃｃ、Ｖｄｄ 高電位側電源
Ｖｓｓ 低電位側電源（接地電位）
【特許請求の範囲】
【請求項１】
出力端子に出力電流を第１の端子から出力する出力トランジスタと、
第１のトランジスタ側で第１の電流を流し、相対向する第２のトランジスタ側で前記第１の電流のｎ倍（ただし、ｎ＞１）の第２の電流を流す第１のカレントミラー回路と、前記第１のトランジスタ側で第１の電流を流し、相対向する第３のトランジスタ側で前記第１の電流の（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）の第３の電流を流す第２のカレントミラー回路とを有し、前記第２のトランジスタの第１の端子から過電流検出信号を検出し、前記第３のトランジスタの第１の端子から過電流制御信号を検出し、前記第２及び第３のトランジスタの第２端子が前記出力トランジスタの第２の端子に接続される過電流検出部と、
前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記出力トランジスタの制御端子に供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部と、
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記過電流制御部は、マイナス側が低電位側電源に接続される電源と、一端が前記電源のプラス側に接続され、前記過電流制御信号に基づいて前記電源の電圧を変更した電圧を他端側から出力する可変抵抗と、変更された前記電源電圧が供給され、変更された前記電源電圧に応じて入力信号レベルを変更し、変更された入力信号を前記出力トランジスタの制御端子に出力するバッファとを具備することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
高電位側電源と前記第１乃至３のトランジスタの第１の端子の間に、それぞれ電流源が設けられることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記出力トランジスタの第２の端子と低電位側電源の間に抵抗が設けられ、前記第２及び第３のトランジスタの第２端子が前記出力トランジスタの第２の端子と前記抵抗の間に接続される請求項１又は３に記載の半導体集積回路装置。
【請求項５】
出力端子に出力電流をドレインから出力するＮｃｈ ＭＯＳトランジスタと、
前記Ｎｃｈ ＭＯＳトランジスタのソースと低電位側電源の間に設けられる抵抗と、
第１のＮＰＮトランジスタ側で第１の電流を流し、相対向する前記第１のＮＰＮトランジスタのｎ倍（ただし、ｎ＞１）のエミッタ面積を有する第２のＮＰＮトランジスタ側で第２の電流を流す第１のカレントミラー回路と、前記第１のＮＰＮトランジスタ側で第１の電流を流し、相対向する前記第１のＮＰＮトランジスタの（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）のエミッタ面積を有する第３のＮＰＮトランジスタ側で第３の電流を流す第２のカレントミラー回路と、高電位側電源と前記第１乃至３のＮＰＮトランジスタのコレクタの間にそれぞれ設けられる第１乃至３の電流源とを有し、前記第２のＮＰＮトランジスタのコレクタから過電流検出信号を検出し、前記第３のＮＰＮトランジスタのコレクタから過電流制御信号を検出し、前記第２及び第３のＮＰＮトランジスタのエミッタが前記Ｎｃｈ ＭＯＳトランジスタのソースと前記抵抗の間に接続される過電流検出部と、
前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記Ｎｃｈ ＭＯＳトランジスタのゲートに供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部と、
を具備することを特徴とする半導体集積回路装置。
【請求項１】
出力端子に出力電流を第１の端子から出力する出力トランジスタと、
第１のトランジスタ側で第１の電流を流し、相対向する第２のトランジスタ側で前記第１の電流のｎ倍（ただし、ｎ＞１）の第２の電流を流す第１のカレントミラー回路と、前記第１のトランジスタ側で第１の電流を流し、相対向する第３のトランジスタ側で前記第１の電流の（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）の第３の電流を流す第２のカレントミラー回路とを有し、前記第２のトランジスタの第１の端子から過電流検出信号を検出し、前記第３のトランジスタの第１の端子から過電流制御信号を検出し、前記第２及び第３のトランジスタの第２端子が前記出力トランジスタの第２の端子に接続される過電流検出部と、
前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記出力トランジスタの制御端子に供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部と、
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記過電流制御部は、マイナス側が低電位側電源に接続される電源と、一端が前記電源のプラス側に接続され、前記過電流制御信号に基づいて前記電源の電圧を変更した電圧を他端側から出力する可変抵抗と、変更された前記電源電圧が供給され、変更された前記電源電圧に応じて入力信号レベルを変更し、変更された入力信号を前記出力トランジスタの制御端子に出力するバッファとを具備することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
高電位側電源と前記第１乃至３のトランジスタの第１の端子の間に、それぞれ電流源が設けられることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記出力トランジスタの第２の端子と低電位側電源の間に抵抗が設けられ、前記第２及び第３のトランジスタの第２端子が前記出力トランジスタの第２の端子と前記抵抗の間に接続される請求項１又は３に記載の半導体集積回路装置。
【請求項５】
出力端子に出力電流をドレインから出力するＮｃｈ ＭＯＳトランジスタと、
前記Ｎｃｈ ＭＯＳトランジスタのソースと低電位側電源の間に設けられる抵抗と、
第１のＮＰＮトランジスタ側で第１の電流を流し、相対向する前記第１のＮＰＮトランジスタのｎ倍（ただし、ｎ＞１）のエミッタ面積を有する第２のＮＰＮトランジスタ側で第２の電流を流す第１のカレントミラー回路と、前記第１のＮＰＮトランジスタ側で第１の電流を流し、相対向する前記第１のＮＰＮトランジスタの（ｎ＋ｍ）倍（ただし、（ｎ＋ｍ）＞ｎ）のエミッタ面積を有する第３のＮＰＮトランジスタ側で第３の電流を流す第２のカレントミラー回路と、高電位側電源と前記第１乃至３のＮＰＮトランジスタのコレクタの間にそれぞれ設けられる第１乃至３の電流源とを有し、前記第２のＮＰＮトランジスタのコレクタから過電流検出信号を検出し、前記第３のＮＰＮトランジスタのコレクタから過電流制御信号を検出し、前記第２及び第３のＮＰＮトランジスタのエミッタが前記Ｎｃｈ ＭＯＳトランジスタのソースと前記抵抗の間に接続される過電流検出部と、
前記過電流制御信号が入力され、前記過電流制御信号に基づいて前記Ｎｃｈ ＭＯＳトランジスタのゲートに供給される制御信号の信号レベルを制御して過電流を抑制する過電流制御部と、
を具備することを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２４９９８３（Ｐ２０１１−２４９９８３Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１１９２５６（Ｐ２０１０−１１９２５６）
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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