半導体集積回路
【課題】入力信号経路に余計な回路が追加されることがなく且つトランジスタの特性劣化を引き起こすバイアス条件を回避する半導体集積回路。
【解決手段】基板とソースを接続した差動対ＰＭＯＳＦＥＴと、そのソース側に接続された定電流源回路と、を備えた半導体集積回路であって、定電流源回路が省電力モードで遮断されているときに、ＰＭＯＳＦＥＴのゲートとソースとの間に、ソースにゲート電圧を印加する短絡回路を設けること。また、短絡回路は半導体スイッチ（Ｓ１，Ｓ２）とＡＮＤゲート（Ａ１，Ａ２）からなり、半導体スイッチの端子がＰＭＯＳＦＥＴのゲートとソースにそれぞれ接続されるとともに、半導体スイッチのゲート電極がＡＮＤゲートの出力に接続され、ＡＮＤゲートの一方の入力は省電力モード信号又は入力信号（ＩＮＰ）が入力され、他方の入力はＰＭＯＳＦＥＴのゲート信号が接続されること。
【解決手段】基板とソースを接続した差動対ＰＭＯＳＦＥＴと、そのソース側に接続された定電流源回路と、を備えた半導体集積回路であって、定電流源回路が省電力モードで遮断されているときに、ＰＭＯＳＦＥＴのゲートとソースとの間に、ソースにゲート電圧を印加する短絡回路を設けること。また、短絡回路は半導体スイッチ（Ｓ１，Ｓ２）とＡＮＤゲート（Ａ１，Ａ２）からなり、半導体スイッチの端子がＰＭＯＳＦＥＴのゲートとソースにそれぞれ接続されるとともに、半導体スイッチのゲート電極がＡＮＤゲートの出力に接続され、ＡＮＤゲートの一方の入力は省電力モード信号又は入力信号（ＩＮＰ）が入力され、他方の入力はＰＭＯＳＦＥＴのゲート信号が接続されること。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係わり、特に、差動対ＰＭＯＳを用いた演算増幅器、比較器、電流源セル等のアナログ回路に関する。
【背景技術】
【０００２】
従来、演算増幅器や比較回路等の差動対トランジスタを用いるアナログ回路において、この差動対トランジスタの特性マッチングが回路の性能に大きく左右する。このため、これらトランジスタの設計に当たってはミスマッチを起こし難いようにサイズ設計、レイアウトパターン設計を行う。しかしながら、近年、ＭＯＳトランジスタのゲート電極と基板（バックゲート）との間の電位差ストレスと熱ストレスによりトランジスタの特性劣化（閾値電圧や飽和電流等の変化）が報告されている。また、特にＰＭＯＳにおいてその特性劣化が顕著である。バイアス電圧条件によってゲート電圧が基板電圧よりも低い場合をＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれ、逆の場合はＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれている。
【０００３】
一般に、ＮＢＴＩのストレス条件は論理回路等の通常状態での回路動作のストレス条件であるが、アナログ回路や消費電力削減のため、部分的に回路を停止し消費電流を削減するため、回路の電流パスを遮断することによりＰＢＴＩのストレス条件になることがある。近年の半導体製造工程では上記のように動作時バイアス条件であるＮＢＴＩについては考慮されて製造工程において対策されているので通常動作条件や、一般的な加速試験条件中では特に大きな問題とはなってきていない。一方、ＰＢＴＩについては、近年の微細加工技術の中で顕在化してきており（ゲート電極と基板との間隔が微細加工で薄くなってきていてストレス条件が厳しくなっている）、大きな解決課題となってきている。
【０００４】
これらのＰＭＯＳのＰＢＴＩによる特性劣化現象については非特許文献１，２，３に記載されている。このようなＭＯＳＦＥＴの特性劣化現象の原理は、簡単にはゲート端子と基板端子との間に電位差ストレスに加え熱ストレスにより、プラス電荷を帯びた可動イオンが生じ、それが電界の影響でゲート酸化膜とシリコン基板との界面に注入され、閾値電圧等のトランジスタ特性が変動してしまうものである。
【０００５】
従来、このような課題を解決するために、省電力モード時にＦＥＴ対のゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧をそれぞれ等しくするための手段を備え、熱ストレスを起したＦＥＴ対の特性変動量の差異を抑制しようとすることが提案されている（例えば、特許文献１を参照）。特許文献１に示した従来の提案例を図７に示す。図７は従来技術に関する半導体集積回路の構成例を示す図である。図７によると、電源はＡＶＤＤ及びＡＶＳＳであり、ＡＶＤＤは省電力モードでも遮断されない電源である。
【０００６】
図７に示す差動増幅器は、ＰＭＯＳトランジスタ１１０，１１１，１１２と、ＮＭＯＳトランジスタ１１３，１１４とを基本構成としており、差動入力（ＩＮＰ，ＩＮＭ）信号を受け取り、出力（ＯＵＴ）信号を供給する。ＰＭＯＳ１１０は、通常モードでは電流源トランジスタとして、省電力モードではパワーダウンスイッチとしてそれぞれ機能し、そのソース端子及び基板端子がＡＶＤＤに接続されている。
【０００７】
また、ＰＭＯＳ１１１，１１２は、一対の差動入力トランジスタを構成する。ＰＭＯＳ１１１はＩＮＭ信号を、ＰＭＯＳ１１２はＩＮＰ信号を各々のゲート端子に受け取るための入力トランジスタである。ＰＭＯＳ１１１のソース端子と基板端子、ＰＭＯＳ１１２のソース端子と基板端子とは互いに直結され、かつ更にＰＭＯＳ１１０のドレイン端子に接続されている。ＮＭＯＳ１１３，１１４は、カレントミラー回路を構成している。これらＮＭＯＳ１１３，１１４の各々のゲート端子は互いに接続され、ＮＭＯＳ１１４のドレイン端子及びＰＭＯＳ１１２のドレイン端子に接続されている。ＰＭＯＳ１１１及びＮＭＯＳ１１３の各々のドレイン端子は互いに接続されて、出力（ＯＵＴ）端子を構成している。ＮＭＯＳ１１３のソース端子はＡＶＳＳに接続され、かつ該ソース端子に当該ＮＭＯＳ１１３の基板端子が直結されている。同様に、ＮＭＯＳ１１４のソース端子はＡＶＳＳに接続され、かつ該ソース端子にＮＭＯＳ１１４の基板端子が直結されている。
【０００８】
図７の差動増幅器は、バイアス回路１１５と、プルアップスイッチ１２０と、２つの入力スイッチ１２１，１２２と、２つのプルダウンスイッチ１２３，１２４と、イコライズスイッチ１２５とを更に備えている。バイアス回路１１５は、通常モードで電流源トランジスタとして機能する第１のＰＭＯＳ１１０のゲート端子へ適正なバイアス電圧を供給する。プルアップスイッチ１２０は、ＰＭＯＳ１１０のゲート端子とＡＶＤＤとの間に介在して、省電力モードで閉じるように制御される。このプルアップスイッチ１２０が閉じることで、ＰＭＯＳ１１０をオフさせるように、ＰＭＯＳ１１０のゲート端子の電圧をＡＶＤＤに引き上げる。この場合、ＰＭＯＳ１１１，１１２の各々のソース端子とＡＶＤＤとの間に介在したＰＭＯＳ１１０は、省電力モードでオフすることにより、差動増幅器の消費電力を低減するためのパワーダウンスイッチとして機能する。
【０００９】
一方の入力スイッチ１２１はＩＮＭ信号とＰＭＯＳ１１１のゲート端子との間に、他方の入力スイッチ１２２はＩＮＰ信号とＰＭＯＳ１１２のゲート端子との間にそれぞれ介在して、いずれも省電力モードで開くように制御される。一方のプルダウンスイッチ１２３はＰＭＯＳ１１１のゲート端子とＡＶＳＳとの間に、他方のプルダウンスイッチ１２４はＰＭＯＳ１１２のゲート端子とＡＳＳとの間にそれぞれ介在して、いずれも省電力モードで閉じるように制御される。
【００１０】
省電力モードにおいてＩＮＰ信号の電圧レベルが例えばＡＶＤＤ（＝３．３Ｖ）であり、ＩＮＭ信号の電圧レベルが例えばＡＶＳＳ（＝０Ｖ）であるものとしても、同モードにおいて両入力スイッチ１２１，１２２が開いた状態で両プルダウンスイッチ１２３，１２４が閉じることで、ＰＭＯＳ１１１，１１２の各々のゲート端子の電圧はいずれもグランド電圧（ＡＶＳＳ）に固定される。イコライズスイッチ１２５は、省電力モードで閉じるように制御され、ＮＭＯＳ１１３，１１４の各々のゲート端子、ＮＭＯＳ１１４のドレイン端子、ＰＭＯＳ１１２のドレイン端子と、ＰＭＯＳ１１１及びＮＭＯＳ１１３の各々のドレイン端子、並びにＯＵＴ端子とを互いに連結することにより、これらの端子の電圧を全て等しくする。
【００１１】
図７に示す差動増幅器によれば、通常モードではプルアップスイッチ１２０、両プルダウンスイッチ１２３，１２４及びイコライズスイッチ１２５はいずれも開いており、両入力スイッチ１２１，１２２はいずれも閉じている。ＰＭＯＳ１１０はバイアス回路１１５から供給されたバイアス電圧を受けて、ＰＭＯＳ１１１，１１２を動作させるための電流源トランジスタとして機能する。したがって、ＰＭＯＳ１１１，１１２、並びにＮＭＯＳ１１３，１１４は、ＩＮＰ信号とＩＮＭ信号との間の電位差に応じたＯＵＴ信号を供給する。
【００１２】
また、省電力モードでは、プルアップスイッチ１２０が閉じ、ＰＭＯＳ１１０がオフするので、ＰＭＯＳ１１１，１１２を流れる電流が遮断されて、差動増幅器はその機能を停止する。この状態は、ＰＭＯＳ１１１，１１２のいずれもがトランジスタとして機能しない状態である。しかも、省電力モードでは両入力スイッチ１２１，１２２が開き、両プルダウンスイッチ１２３，１２４が閉じる。したがって、ＩＮＰ信号及びＩＮＭ信号の電圧レベルの如何にかかわらず、ＰＭＯＳ１１１，１１２の各々のゲート端子の電圧が同じ電圧（ＡＶＳＳ）に固定される。
【００１３】
更に、省電力モードではイコライズスイッチ１２５が閉じる。したがって、ＰＭＯＳ１１１，１１２のゲート端子同士、ソース端子同士、ドレイン端子同士、基板端子同士の電圧がそれぞれ等しくなり、また、ＮＭＯＳ１１３，１１４のゲート端子同士、ソース端子同士、ドレイン端子同士、基板端子同士の電圧もそれぞれ等しくなる。この状態で熱ストレスが加わっても、ＰＭＯＳ１１１，１１２の特性変動量の差異が抑制されるとともに、ＮＭＯＳ１１３，１１４の特性変動量の差異も抑制される。その結果、図７の差動増幅器のオフセット電圧の変動が防止される。
【特許文献１】特開２００４−２８２１２１号公報
【非特許文献１】J.F.Zhang and W.Eccleston,「Positive Bias Temperature Instability in MOSFET's」,IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.45,pp116-124 JANUARY 1998.
【非特許文献２】Hironori Ushizaka and Yoshiyuki Sato,「The Process Dependence on Positive Bias Temperature Aging Instability of p+(B) Poly silicon-Gate MOS Devices」, IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.40.pp932-937.MAY 1993.
【非特許文献３】Wagdi W.Abadeer,William R.Tonti,Wilfried E.Hansch,and Udo Schwalke,「Long-Term Bias Temperature Reliability of P+Polysilicon Gated FET Devices」,IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.42,pp360-362,FEBRUARY 1995.
【発明の開示】
【発明が解決しようとする課題】
【００１４】
待機モード（又は省電力モード）時においてＰＢＴＩストレスが発生すると、ＰＭＯＳの特性が劣化しアナログ回路の特性も劣化してしまう。このため、従来技術においてはＰＢＴＩストレスを解消するために回路中に多くのスイッチを設け、解決課題となるストレスが掛からないようにしていた。しかし、このようにすると回路規模が大きくなるという課題も生じた。
【００１５】
また、従来例においては、アナログ入力部に直列にスイッチが挿入されていた（例えば、図７のスイッチ１２１，１２２を参照）。そして、アナログ回路にとって入力信号には、できるだけ余計なノイズ等の影響をなくす必要がある。半導体集積回路においてこのスイッチは通常ＦＥＴスイッチにて実現される。このため、スイッチのオン抵抗等によるアナログ信号への影響も考慮する必要がある。できればこのような余計な回路が存在しないことが望ましい。
【００１６】
本発明の目的は、アナログ信号経路に余計な負荷回路が追加されることがなく、且つ少ない回路規模でトランジスタの特性劣化を引き起こすバイアス条件を回避することのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１７】
前記課題を解決するために、本発明は主として次のような構成を採用する。
基板とソースを接続した差動対ＰＭＯＳＦＥＴと、前記ＦＥＴのソース側に接続されたＭＯＳＦＥＴからなる定電流源回路と、前記定電流源回路を遮断する遮断回路と、を備えた半導体集積回路であって、
前記遮断回路により前記定電流源回路が遮断されているときに、前記差動対ＰＭＯＳＦＥＴのゲートとソースとの間に、前記入力端子の電圧により前記ソースにゲート電圧を印加する短絡回路を設ける構成とする。
【００１８】
また、前記半導体集積回路において、前記短絡回路は半導体スイッチとＡＮＤゲートからなり、前記半導体スイッチの各々の端子が前記差動対ＰＭＯＳＦＥＴのゲートとソースにそれぞれ接続されるとともに、前記半導体スイッチのゲート電極が前記ＡＮＤゲートの出力に接続され、前記ＡＮＤゲートの一方の入力は前記遮断回路からの遮断制御信号が入力され、他方の入力は前記差動対ＰＭＯＳＦＥＴのゲート信号が接続される構成とする。
【００１９】
また、基板とソースを接続した差動対ＰＭＯＳＦＥＴと、前記ＦＥＴのソース側に接続されたＭＯＳＦＥＴからなる定電流源回路と、前記定電流源回路を遮断する遮断回路と、前記差動対ＰＭＯＳＦＥＴのゲートに入力信号を印加するための入力端子と、を備えた半導体集積回路であって、
前記入力端子と前記差動対ＰＭＯＳＦＥＴのゲートとは直接に接続され、
前記入力端子と前記差動対ＰＭＯＳＦＥＴのソースとの間に、前記遮断回路により前記定電流源回路が遮断されているときに、前記入力端子の電圧により前記ソースに入力端子の電圧を印加する短絡回路を設ける構成とする。
【００２０】
また、半導体集積回路において、前記遮断回路は、前記定電流源回路を動作させる通常モードと、前記定電流源回路を遮断させる省電力モードまたは待機モードと、を選択して設定でき、前記短絡回路は、半導体スイッチとＡＮＤゲートとからなり、前記ＡＮＤゲートの出力によって前記半導体スイッチがオンオフし、前記ＡＮＤゲートの入力には、省電力モードまたは待機モードの信号と、前記入力端子の電圧と、が印加される構成とする。
【発明の効果】
【００２１】
本発明によれば、ＰＭＯＳ差動対トランジスタを用いた差動アンプ、コンパレータ回路等において特に省電力モード時にＰＢＴＩストレス条件となり、ＰＭＯＳトランジスタの特性が変化し、アンプ、コンパレータ回路等の特性が劣化してしまうという課題を解決することができる。また、ＰＢＴＩバイアス条件の緩和回路を一対のＡＮＤゲートと半導体スイッチのみで実現でき、回路規模、回路面積等の増加を最小限で実現できるため非常に有益である。
【００２２】
また、ＩＮＰ，ＩＮＮ等アナログ信号経路に直列に抵抗成分等がつくスイッチ等の回路も追加されないので、アナログ信号経路にとって信号の精度に影響する素子を追加することなくＰＢＴＩストレスを緩和することができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施形態に係る半導体集積回路について、図１〜図６を参照しながら以下詳細に説明する。図１は本発明の実施形態に係る半導体集積回路の構成例を示す図である。図２は本実施形態に係る半導体集積回路における差動対ＰＭＯＳの信号レベルを説明する図である。図３は本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの一例を示す図である。図４は本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの他例を示す図である。図５は本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの別の例を示す図である。図６は本発明の実施形態に係る半導体集積回路の他の構成例を示す図である。
【００２４】
図面において、Ａ１，Ａ２はＡＮＤゲート、Ｓ１，Ｓ２は半導体スイッチ、Ｐ１，Ｐ２，Ｐ３はＰＭＯＳトランジスタ、Ｎ１，Ｎ２はＮＭＯＳトランジスタ、ＰＤはパワーダウン信号、ＩＮＰ，ＩＮＮはアナログ差動入力信号、Ｖｄｄは電源、Ｉ１，Ｉ２はインバータ、Ｐ４，Ｐ５はＰＭＯＳトランジスタ、Ｎ４，Ｎ５はＮＭＯＳトランジスタ、ＰＤＢはパワーダウン信号（ＰＤの反転）、Ｃ１，Ｃ２は比較器、Ｌ１，Ｌ２は比較基準電圧信号、をそれぞれ表す。
【００２５】
図１において、Ｐ１，Ｐ２，Ｐ３はＰＭＯＳトランジスタ、Ｎ１，Ｎ２はＮＭＯＳトランジスタである。Ａ１，Ａ２はＡＮＤゲート、Ｓ１，Ｓ２，Ｓ３は半導体スイッチ回路である。Ｐ１は定電流源カレントミラートランジスタで回路動作時はＰ１のゲートにバイアス回路からのバイアス電圧が入力され、バイアス電圧に従った電流を流す。Ｐ２，Ｐ３は差動対ＰＭＯＳトランジスタであり、ソース（Ｓ）と基板（Ｓｕｂ）が接続されている。各々のゲートにはＩＮＰ入力、ＩＮＮ入力信号が接続され、ドレインにはそれぞれＮ１，Ｎ２が接続されている。Ａ１，Ａ２はＡＮＤゲートであり、二つの入力端子が「Ｈ」のとき「Ｈ」を出力する。Ｓ１，Ｓ２は半導体スイッチで「Ｈ」が入力されたときにスイッチが「ＯＮ」となる。Ａ１，Ａ２の入力の一方は夫々省電力モード信号「ＰＤ（Ｐｏｗｅｒ Ｄｏｗｎ）」が入力されており、もう一方は各々ＩＮＰ，ＩＮＮの差動入力信号が接続されている。
【００２６】
「ＰＤ」信号が「Ｌ」のとき、Ｓ３はバイアス電圧が接続される。Ａ１，Ａ２の出力信号は「Ｌ」となるので、半導体スイッチＳ１，Ｓ２は「ＯＦＦ」となる。このような状態のとき、図１の回路は一般的な差動アンプ（通常時の差動アンプ）として動作する。差動増幅された信号は４から出力される。
【００２７】
次に、「ＰＤ」信号が「Ｈ」になると図１の回路は省電力モードとなる。Ｓ３がＶｄｄ側に接続され定電流源トランジスタＰ１がＯＦＦとなり電流が遮断される。このときに、本実施形態のＡ１，Ａ２、Ｓ１，Ｓ２のない回路の場合を考える。上述したように、Ｐ１が遮断され電流が流れないので、接点２，３，４はＧＮＤに近づく（接点２はＰ１オフで電源Ｖｄｄから完全に遮断されるのに対して、接点２，３，４はＧＮＤとの間の電位が次第にＧＮＤ電位に近づくようになる）。このとき差動入力信号にＶｄｄが入力されると、Ｐ２のゲート電圧はＶｄｄとなり、Ｐ２はＰｏｓｉｔｉｖｅ ＢｉａｓとなりＰＢＴＩストレスにより特性が劣化してしまうという課題が生じることとなる。Ｐ３のゲートにＶｄｄ印加されたときも同様に特性劣化が生じ得る。
【００２８】
図１に示す構成例を備えた本実施形態の場合を以下に説明する。「ＰＤ」信号が「Ｈｉｇｈ」になるのでＡ１，Ａ２はＩＮＰ，ＩＮＮの信号に依存し、出力信号が決まる。上述のようにＩＮＰにＶｄｄ信号が入力された場合、Ａ１の出力は「Ｈｉｇｈ」となり、Ｓ１が「ＯＮ」となる。従って、ノード２はＩＮＰと同電位となり、Ｐ２のゲートＧと基板Ｓｕｂ又はソースＳとの電位差はなくなり、Ｐ２のＰＢＴＩストレスが緩和され特性劣化を起こさない。
【００２９】
またこのとき、ＩＮＮはＩＮＰの差動入力信号なのでＧＮＤとなる。このため、Ａ２の出力は「Ｌｏｗ」のままであり、Ｓ２は「ＯＦＦ」のままである。従って、Ｐ３のゲートはＧＮＤであり、基板ＳｕｂとソースＳはＶｄｄとなり、Ｐ３はＮｅｇａｔｉｖｅ Ｂｉａｓとなる。通常、Ｖｄｄまでの電位差のＮＢＴＩストレスは論理回路を含めて常用するバイアス条件なので、この範囲でのＮＢＴＩストレス劣化は通常考えなくて良い。
【００３０】
以上のように、本実施形態によれば解決すべき課題となるＰＢＴＩストレス条件を緩和でき信頼性の向上した半導体集積回路を実現できる。
【００３１】
また、ＩＮＰがＧＮＤとなった場合、ＩＮＮはＶＤＤとなる。従って、上述したのと同様にしてこの場合はＳ２がＯＮになりＳ１がＯＦＦとなる。従って、ノード２はＩＮＮと同電位となり、Ｐ３のゲートＧと基板Ｓｕｂ又はソースＳとは同電位となりストレスはかからない。また、Ｐ２のゲートＧはＧＮＤであり、ＳｕｂとＳはＰ３と同様にＶＤＤとなる。従って、Ｐ２はＮＢＴＩとなりこの場合は解決課題とはならない。
【００３２】
次に、半導体スイッチＳ１，Ｓ２をＯＮにするＩＮＰ，ＩＮＮの信号の閾値レベルについて考える。ＰＤ信号はディジタル信号なので「Ｈ」＝Ｖｄｄ、「Ｌ」＝ＧＮＤであり、ＡＮＤゲートＡ１，Ａ２にとってはＰＤが「Ｈ」のときに一方の入力であるＩＮＰもしくはＩＮＮの信号レベルによって出力信号を「Ｈ」にする。
【００３３】
次に、図２に示す差動対ＰＭＯＳの信号レベルについて説明する。ＰＢＴＩストレスによる劣化は可動イオンが電位ストレスと熱ストレスによる影響でゲート酸化膜とシリコン基板界面に注入されることにより発生する。従って、ＰＢＴＩストレスにより可動イオンの注入が発生するには、或るエネルギーが必要となる。従って、ＰＢＴＩストレスであるゲート電位とソース又は基板電位との差が或る電位以上にならないように制御するのが本発明の目的の１つである。
【００３４】
省電力モードのとき、Ｐ２，Ｐ３のＳとＳｕｂであるノード２はＧＮＤに近づく。したがって、ＩＮＰもしくはＩＮＮの電位が或る電位（ＰＢＴＩストレスを引き起こす電位）以上になったときに半導体スイッチＳ１もしくはＳ２をＯＮにしてＰＢＴＩストレスを緩和させる必要がある。本実施形態におけるＡＮＤゲートＡ１，Ａ２の閾値を、ＰＢＴＩストレスを緩和させるレベルに設定することで実現できる。ここで、ＩＮＰとＩＮＮはアナログポジティブ入力信号とアナログネガティブ入力信号である。
【００３５】
図２において、ＣＯＭＭＯＮは差動アナログ信号のコモンレベルであり、差動アナログ信号はこのレベルを中心に＋、−の振幅を持つ信号であり、ＩＮＰとＩＮＮはＣＯＭＭＯＮレベルを中心に反転関係にある。図２に示すようにＡＮＤゲートの閾値をＰＢＴＩストレスが課題となる電位に設定する。通常、ＰＢＴＩには或る一定のストレスが必要とされるのであり、アナログＣＯＭＭＯＮ電圧よりも十分高いレベルにある。
【００３６】
図２（ａ）に、ＩＮＰがＣＯＭＭＯＮより＋レベルで且つＰＢＴＩ閾値より高い場合の例を示す。図に示すようにＩＮＰはＡ１の閾値レベルよりも高いのでＡ１の出力はＶｄｄ＝「Ｈ」となる。よってＳ１がＯＮとなる。またＩＮＮはＩＮＰの反転信号なのでＣＯＭＭＯＮ電位を軸にしてＩＮＰと対称の電位であり図に示すとおりである。ＩＮＮは閾値電位よりも低いのでＡ２の出力はＧＮＤ＝「Ｌ」となり、Ｓ２はＯＦＦとなる。このようにして、ＰＢＴＩストレスとなるＰ２についてはＳ１がＯＮになることによりゲートとソース又は基板とが同電位になりストレスを緩和する。Ｐ３については、ゲートはＰＢＴＩストレスのレベルになく、またノード２（ソース、基板）電位はＩＮＰと同電位になるからゲート電位より高くなり、ＮＢＴＩストレスとなる。しかしながら、このレベルは通常のＰＭＯＳ動作状態のストレスであるので解決課題となるストレスレベルではない。
【００３７】
次に、図２（ｂ）について説明する。図示する例はＩＮＰ，ＩＮＮともＰＢＴＩレベルにない場合である（ＰＢＴＩストレスに達していない入力信号が印加されている場合）。ＩＮＰがＣＯＭＭＯＮより＋側にはあるが閾値レベルよりも低いのでＡ１は「Ｌ」を出力する。またＩＮＰの反転信号であるＩＮＮはＣＯＭＭＯＮより−側で、当然閾値よりも低いのでＡ２も「Ｌ」を出力する。したがってＳ１，Ｓ２共にＯＦＦとなる。このとき、Ｐ２，Ｐ３のＳｕｂとＳ端子であるノード２はＧＮＤであるが、ＩＮＰ，ＩＮＮ共にＰＢＴＩ劣化を引き起こす電位より低いので解決すべき課題とはならない。
【００３８】
次に図２（ｃ）について説明する。図２（ｃ）は図２（ａ）の場合とは逆にＩＮＮがＣＯＭＭＯＮより＋レベルで且つＰＢＴＩ閾値より高い場合の例を示す。図に示すようにＩＮＮはＡ２の閾値レベルよりも高いのでＡ２の出力はＶｄｄ＝「Ｈ」となる。よってＳ２がＯＮとなる。また、ＩＮＰはＩＮＮの反転信号なのでＣＯＭＭＯＮ電位を軸にしてＩＮＮと対称の電位であり図に示すとおりである。ＩＮＰは閾値電位よりも低いのでＡ１の出力はＧＮＤ＝「Ｌ」となりＳ１はＯＦＦとなる。このようにして、ＰＢＴＩストレスとなるＰ３についてはＳ２がＯＮになることにより、ゲートとソース又は基板とが同電位になりストレスを緩和する。Ｐ２については、ゲートレベルはＰＢＴＩストレスのレベルになく、またノード２（ソース、基板）電位はＩＮＮと同電位になるからゲート電位より高くなりＮＢＴＩストレスとなる。しかしながら、このレベルは通常のＰＭＯＳ動作状態のストレスであるので解決課題となるストレスレベルではない。
【００３９】
このように回路設定することにより、Ｐ２とＰ３はＰＢＴＩストレスがかかることがない。また、Ｓ１とＳ２は同時にＯＮになる場合がないのでＩＮＰとＩＮＮがショートすることもない。
【００４０】
図１と図２に示す本実施形態に係る半導体集積回路の構成例によると、差動対ＰＭＯＳにおけるＰＢＴＩストレスを回避するために、スイッチはＳ１とＳ２の２つのスイッチしか使用しておらず、さらに、アナログ入力信号の端子であるＩＮＰ，ＩＮＮからＰＭＯＳのゲートまでの信号経路にオンオフ時のノイズ混入の虞のあるスイッチを介在させることなく直結させていることが、本実施形態における特徴の１つである。
【００４１】
次に、本実施形態に係る半導体集積回路における半導体スイッチの構成例を説明する。図３はＣＭＯＳ構成の半導体スイッチの例である。図３において、Ｉ１はインバータ、Ｐ４はＰＭＯＳトランジスタ、Ｎ４はＮＭＯＳトランジスタである。５は制御信号端子、６は入力端子、７は出力端子である。制御信号に「Ｈ」が入力されるとＰ４のゲートは「Ｌ」、Ｎ４のゲートは「Ｈ」となりスイッチはＯＮとなる。逆に５が「Ｌ」のときは各々のトランジスタがＯＦＦとなりスイッチはＯＦＦとなる。図３に示す半導体スイッチを図１に示すスイッチＳ１に適用すると、図３の制御信号端子５は図１のＡＮＤゲートＡ１の出力端子に対応し、図３の入力端子６は図１のＩＮＰ側の端子に対応し、図３の出力端子７は図１のＰＭＯＳ（Ｐ２）のソース側の端子に対応している。
【００４２】
図４はＮＭＯＳ半導体スイッチの例である。図において、Ｎ５はＮＭＯＳトランジスタである。８は制御信号端子、９は入力端子、１０は出力端子である。制御信号に「Ｈ」が入力されるとＮ５のゲートは「Ｈ」となりスイッチはＯＮとなる。逆に５が「Ｌ」のときはＮ５はＯＦＦとなりスイッチはＯＦＦとなる。
【００４３】
図５はＰＭＯＳ構成の半導体スイッチの例である。図５において、Ｉ２はインバータ、Ｐ５はＰＭＯＳトランジスタである。１１は制御信号端子、１２は入力端子、１３は出力端子である。制御信号に「Ｈ」が入力されるとＰ５のゲートは「Ｌ」となりスイッチはＯＮとなる。逆に１３が「Ｌ」のときはトランジスタＰ５がＯＦＦとなりスイッチはＯＦＦとなる。
【００４４】
次に、本実施形態に係る半導体集積回路において、図１に示すＡＮＤゲートに代えて比較器を用いた構成例につき、図６を参照しながら説明する。図６において、Ｐ１，Ｐ２，Ｐ３はＰＭＯＳトランジスタ、Ｎ１，Ｎ２はＮＭＯＳトランジスタである。Ｃ１，Ｃ２は比較器、Ｓ１，Ｓ２，Ｓ３は半導体スイッチ回路である。Ｐ１は定電流源カレントミラートランジスタで回路動作時はＰ１のゲートにバイアス回路からのバイアス電圧が入力され、バイアス電圧に従った電流を流す。Ｐ２，Ｐ３は差動対ＰＭＯＳトランジスタであり、ソース（Ｓ）と基板（Ｓｕｂ）が接続されている。各々のゲートにはＩＮＰ入力、ＩＮＮ入力信号が接続され、ドレインにはそれぞれＮ１，Ｎ２が接続されている。
【００４５】
Ｃ１は比較器であり判定レベル入力Ｌ１（ＰＢＴＩのストレス電位に相当するもの）とＩＮＰを比較しＩＮＰがＬ１より大きければ「Ｈ」を出力する。比較器Ｃ１はＰＤＢ信号（ＰＤ信号の反転信号）によりパワーダウン制御されている（Ｐｏｗｅｒ Ｄｏｗｎのときに比較器Ｃ１を動作状態とする）。Ｃ１はＰＤＢが「Ｌ」のとき動作モードとなる。同様に、Ｃ２は比較器であり判定レベル入力Ｌ２とＩＮＮを比較しＩＮＮがＬ２より大きければ「Ｈ」を出力する。比較器Ｃ２はＰＤＢ信号によりパワーダウン制御されており、ＰＤＢ信号はＰＤ信号の反転である。Ｃ２はＰＤＢが「Ｌ」のとき動作モードとなる。
【００４６】
「ＰＤ」信号が「Ｌ」のとき、Ｓ３はバイアス電圧が接続される。「ＰＤＢ」は「Ｈ」となるので比較器Ｃ１，Ｃ２はパワーダウンモードとなり出力は「Ｌ」となるので、半導体スイッチＳ１，Ｓ２は「ＯＦＦ」となる。このような状態のとき図６の回路は一般的な差動アンプとして動作する。
【００４７】
次に、「ＰＤ」信号が「Ｈ」になると図６の回路は省電力モードとなる。Ｓ３がＶｄｄ側に接続され定電流源トランジスタＰ１がＯＦＦとなり電流が遮断される。「ＰＤ」信号が「Ｈ」、ＰＤＢが「Ｌ」になるのでＣ１，Ｃ２はＩＮＰ，ＩＮＮとＬ１，Ｌ２を比較し出力信号を決定する。Ｌ１，Ｌ２のレベルを上述したような閾値レベルに設定する。ＩＮＰにＶｄｄ信号が入力された場合Ｃ１の出力は「Ｈ」となり、Ｓ１が「ＯＮ」となる。従って、ノード２はＩＮＰと同電位となり、Ｐ２のゲートＧと基板Ｓｕｂ、ソースＳの電位差はなくなり、ＰＢＴＩストレスが緩和され特性劣化を起こさない。
【００４８】
またこのとき、ＩＮＮはＩＮＰの差動入力信号なのでＧＮＤとなる。このため、Ｃ２の出力は「Ｌ」のままであり、Ｓ２は「ＯＦＦ」のままである。従って、Ｐ３のゲートはＧＮＤ、基板Ｓｕｂ、ソースＳはＶｄｄとなりＰ２はＮｅｇａｔｉｖｅ Ｂｉａｓとなる。通常Ｖｄｄまでの電位差のＮＢＴＩストレスは論理回路を含め常用するバイアス条件なので、この範囲でのＮＢＴＩストレス劣化は通常考えなくて良い。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態に係る半導体集積回路の構成例を示す図である。
【図２】本実施形態に係る半導体集積回路における差動対ＰＭＯＳの信号レベルを説明する図である。
【図３】本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの一例を示す図である。
【図４】本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの他例を示す図である。
【図５】本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの別の例を示す図である。
【図６】本発明の実施形態に係る半導体集積回路の他の構成例を示す図である。
【図７】従来技術に関する半導体集積回路の構成例を示す図である。
【符号の説明】
【００５０】
Ａ１，Ａ２ ＡＮＤゲート
Ｓ１，Ｓ２ 半導体スイッチ
Ｐ１，Ｐ２，Ｐ３ ＰＭＯＳトランジスタ
Ｎ１，Ｎ２ ＮＭＯＳトランジスタ
ＰＤ パワーダウン信号
ＩＮＰ，ＩＮＮ アナログ差動入力信号
Ｖｄｄ 電源
Ｉ１，Ｉ２ インバータ
Ｐ４，Ｐ５ ＰＭＯＳトランジスタ
Ｎ４，Ｎ５ ＮＭＯＳトランジスタ
ＰＤＢ パワーダウン信号（ＰＤの反転信号）
Ｃ１，Ｃ２ 比較器
Ｌ１，Ｌ２ 比較基準電圧信号
【技術分野】
【０００１】
本発明は半導体集積回路に係わり、特に、差動対ＰＭＯＳを用いた演算増幅器、比較器、電流源セル等のアナログ回路に関する。
【背景技術】
【０００２】
従来、演算増幅器や比較回路等の差動対トランジスタを用いるアナログ回路において、この差動対トランジスタの特性マッチングが回路の性能に大きく左右する。このため、これらトランジスタの設計に当たってはミスマッチを起こし難いようにサイズ設計、レイアウトパターン設計を行う。しかしながら、近年、ＭＯＳトランジスタのゲート電極と基板（バックゲート）との間の電位差ストレスと熱ストレスによりトランジスタの特性劣化（閾値電圧や飽和電流等の変化）が報告されている。また、特にＰＭＯＳにおいてその特性劣化が顕著である。バイアス電圧条件によってゲート電圧が基板電圧よりも低い場合をＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれ、逆の場合はＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれている。
【０００３】
一般に、ＮＢＴＩのストレス条件は論理回路等の通常状態での回路動作のストレス条件であるが、アナログ回路や消費電力削減のため、部分的に回路を停止し消費電流を削減するため、回路の電流パスを遮断することによりＰＢＴＩのストレス条件になることがある。近年の半導体製造工程では上記のように動作時バイアス条件であるＮＢＴＩについては考慮されて製造工程において対策されているので通常動作条件や、一般的な加速試験条件中では特に大きな問題とはなってきていない。一方、ＰＢＴＩについては、近年の微細加工技術の中で顕在化してきており（ゲート電極と基板との間隔が微細加工で薄くなってきていてストレス条件が厳しくなっている）、大きな解決課題となってきている。
【０００４】
これらのＰＭＯＳのＰＢＴＩによる特性劣化現象については非特許文献１，２，３に記載されている。このようなＭＯＳＦＥＴの特性劣化現象の原理は、簡単にはゲート端子と基板端子との間に電位差ストレスに加え熱ストレスにより、プラス電荷を帯びた可動イオンが生じ、それが電界の影響でゲート酸化膜とシリコン基板との界面に注入され、閾値電圧等のトランジスタ特性が変動してしまうものである。
【０００５】
従来、このような課題を解決するために、省電力モード時にＦＥＴ対のゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧をそれぞれ等しくするための手段を備え、熱ストレスを起したＦＥＴ対の特性変動量の差異を抑制しようとすることが提案されている（例えば、特許文献１を参照）。特許文献１に示した従来の提案例を図７に示す。図７は従来技術に関する半導体集積回路の構成例を示す図である。図７によると、電源はＡＶＤＤ及びＡＶＳＳであり、ＡＶＤＤは省電力モードでも遮断されない電源である。
【０００６】
図７に示す差動増幅器は、ＰＭＯＳトランジスタ１１０，１１１，１１２と、ＮＭＯＳトランジスタ１１３，１１４とを基本構成としており、差動入力（ＩＮＰ，ＩＮＭ）信号を受け取り、出力（ＯＵＴ）信号を供給する。ＰＭＯＳ１１０は、通常モードでは電流源トランジスタとして、省電力モードではパワーダウンスイッチとしてそれぞれ機能し、そのソース端子及び基板端子がＡＶＤＤに接続されている。
【０００７】
また、ＰＭＯＳ１１１，１１２は、一対の差動入力トランジスタを構成する。ＰＭＯＳ１１１はＩＮＭ信号を、ＰＭＯＳ１１２はＩＮＰ信号を各々のゲート端子に受け取るための入力トランジスタである。ＰＭＯＳ１１１のソース端子と基板端子、ＰＭＯＳ１１２のソース端子と基板端子とは互いに直結され、かつ更にＰＭＯＳ１１０のドレイン端子に接続されている。ＮＭＯＳ１１３，１１４は、カレントミラー回路を構成している。これらＮＭＯＳ１１３，１１４の各々のゲート端子は互いに接続され、ＮＭＯＳ１１４のドレイン端子及びＰＭＯＳ１１２のドレイン端子に接続されている。ＰＭＯＳ１１１及びＮＭＯＳ１１３の各々のドレイン端子は互いに接続されて、出力（ＯＵＴ）端子を構成している。ＮＭＯＳ１１３のソース端子はＡＶＳＳに接続され、かつ該ソース端子に当該ＮＭＯＳ１１３の基板端子が直結されている。同様に、ＮＭＯＳ１１４のソース端子はＡＶＳＳに接続され、かつ該ソース端子にＮＭＯＳ１１４の基板端子が直結されている。
【０００８】
図７の差動増幅器は、バイアス回路１１５と、プルアップスイッチ１２０と、２つの入力スイッチ１２１，１２２と、２つのプルダウンスイッチ１２３，１２４と、イコライズスイッチ１２５とを更に備えている。バイアス回路１１５は、通常モードで電流源トランジスタとして機能する第１のＰＭＯＳ１１０のゲート端子へ適正なバイアス電圧を供給する。プルアップスイッチ１２０は、ＰＭＯＳ１１０のゲート端子とＡＶＤＤとの間に介在して、省電力モードで閉じるように制御される。このプルアップスイッチ１２０が閉じることで、ＰＭＯＳ１１０をオフさせるように、ＰＭＯＳ１１０のゲート端子の電圧をＡＶＤＤに引き上げる。この場合、ＰＭＯＳ１１１，１１２の各々のソース端子とＡＶＤＤとの間に介在したＰＭＯＳ１１０は、省電力モードでオフすることにより、差動増幅器の消費電力を低減するためのパワーダウンスイッチとして機能する。
【０００９】
一方の入力スイッチ１２１はＩＮＭ信号とＰＭＯＳ１１１のゲート端子との間に、他方の入力スイッチ１２２はＩＮＰ信号とＰＭＯＳ１１２のゲート端子との間にそれぞれ介在して、いずれも省電力モードで開くように制御される。一方のプルダウンスイッチ１２３はＰＭＯＳ１１１のゲート端子とＡＶＳＳとの間に、他方のプルダウンスイッチ１２４はＰＭＯＳ１１２のゲート端子とＡＳＳとの間にそれぞれ介在して、いずれも省電力モードで閉じるように制御される。
【００１０】
省電力モードにおいてＩＮＰ信号の電圧レベルが例えばＡＶＤＤ（＝３．３Ｖ）であり、ＩＮＭ信号の電圧レベルが例えばＡＶＳＳ（＝０Ｖ）であるものとしても、同モードにおいて両入力スイッチ１２１，１２２が開いた状態で両プルダウンスイッチ１２３，１２４が閉じることで、ＰＭＯＳ１１１，１１２の各々のゲート端子の電圧はいずれもグランド電圧（ＡＶＳＳ）に固定される。イコライズスイッチ１２５は、省電力モードで閉じるように制御され、ＮＭＯＳ１１３，１１４の各々のゲート端子、ＮＭＯＳ１１４のドレイン端子、ＰＭＯＳ１１２のドレイン端子と、ＰＭＯＳ１１１及びＮＭＯＳ１１３の各々のドレイン端子、並びにＯＵＴ端子とを互いに連結することにより、これらの端子の電圧を全て等しくする。
【００１１】
図７に示す差動増幅器によれば、通常モードではプルアップスイッチ１２０、両プルダウンスイッチ１２３，１２４及びイコライズスイッチ１２５はいずれも開いており、両入力スイッチ１２１，１２２はいずれも閉じている。ＰＭＯＳ１１０はバイアス回路１１５から供給されたバイアス電圧を受けて、ＰＭＯＳ１１１，１１２を動作させるための電流源トランジスタとして機能する。したがって、ＰＭＯＳ１１１，１１２、並びにＮＭＯＳ１１３，１１４は、ＩＮＰ信号とＩＮＭ信号との間の電位差に応じたＯＵＴ信号を供給する。
【００１２】
また、省電力モードでは、プルアップスイッチ１２０が閉じ、ＰＭＯＳ１１０がオフするので、ＰＭＯＳ１１１，１１２を流れる電流が遮断されて、差動増幅器はその機能を停止する。この状態は、ＰＭＯＳ１１１，１１２のいずれもがトランジスタとして機能しない状態である。しかも、省電力モードでは両入力スイッチ１２１，１２２が開き、両プルダウンスイッチ１２３，１２４が閉じる。したがって、ＩＮＰ信号及びＩＮＭ信号の電圧レベルの如何にかかわらず、ＰＭＯＳ１１１，１１２の各々のゲート端子の電圧が同じ電圧（ＡＶＳＳ）に固定される。
【００１３】
更に、省電力モードではイコライズスイッチ１２５が閉じる。したがって、ＰＭＯＳ１１１，１１２のゲート端子同士、ソース端子同士、ドレイン端子同士、基板端子同士の電圧がそれぞれ等しくなり、また、ＮＭＯＳ１１３，１１４のゲート端子同士、ソース端子同士、ドレイン端子同士、基板端子同士の電圧もそれぞれ等しくなる。この状態で熱ストレスが加わっても、ＰＭＯＳ１１１，１１２の特性変動量の差異が抑制されるとともに、ＮＭＯＳ１１３，１１４の特性変動量の差異も抑制される。その結果、図７の差動増幅器のオフセット電圧の変動が防止される。
【特許文献１】特開２００４−２８２１２１号公報
【非特許文献１】J.F.Zhang and W.Eccleston,「Positive Bias Temperature Instability in MOSFET's」,IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.45,pp116-124 JANUARY 1998.
【非特許文献２】Hironori Ushizaka and Yoshiyuki Sato,「The Process Dependence on Positive Bias Temperature Aging Instability of p+(B) Poly silicon-Gate MOS Devices」, IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.40.pp932-937.MAY 1993.
【非特許文献３】Wagdi W.Abadeer,William R.Tonti,Wilfried E.Hansch,and Udo Schwalke,「Long-Term Bias Temperature Reliability of P+Polysilicon Gated FET Devices」,IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.42,pp360-362,FEBRUARY 1995.
【発明の開示】
【発明が解決しようとする課題】
【００１４】
待機モード（又は省電力モード）時においてＰＢＴＩストレスが発生すると、ＰＭＯＳの特性が劣化しアナログ回路の特性も劣化してしまう。このため、従来技術においてはＰＢＴＩストレスを解消するために回路中に多くのスイッチを設け、解決課題となるストレスが掛からないようにしていた。しかし、このようにすると回路規模が大きくなるという課題も生じた。
【００１５】
また、従来例においては、アナログ入力部に直列にスイッチが挿入されていた（例えば、図７のスイッチ１２１，１２２を参照）。そして、アナログ回路にとって入力信号には、できるだけ余計なノイズ等の影響をなくす必要がある。半導体集積回路においてこのスイッチは通常ＦＥＴスイッチにて実現される。このため、スイッチのオン抵抗等によるアナログ信号への影響も考慮する必要がある。できればこのような余計な回路が存在しないことが望ましい。
【００１６】
本発明の目的は、アナログ信号経路に余計な負荷回路が追加されることがなく、且つ少ない回路規模でトランジスタの特性劣化を引き起こすバイアス条件を回避することのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１７】
前記課題を解決するために、本発明は主として次のような構成を採用する。
基板とソースを接続した差動対ＰＭＯＳＦＥＴと、前記ＦＥＴのソース側に接続されたＭＯＳＦＥＴからなる定電流源回路と、前記定電流源回路を遮断する遮断回路と、を備えた半導体集積回路であって、
前記遮断回路により前記定電流源回路が遮断されているときに、前記差動対ＰＭＯＳＦＥＴのゲートとソースとの間に、前記入力端子の電圧により前記ソースにゲート電圧を印加する短絡回路を設ける構成とする。
【００１８】
また、前記半導体集積回路において、前記短絡回路は半導体スイッチとＡＮＤゲートからなり、前記半導体スイッチの各々の端子が前記差動対ＰＭＯＳＦＥＴのゲートとソースにそれぞれ接続されるとともに、前記半導体スイッチのゲート電極が前記ＡＮＤゲートの出力に接続され、前記ＡＮＤゲートの一方の入力は前記遮断回路からの遮断制御信号が入力され、他方の入力は前記差動対ＰＭＯＳＦＥＴのゲート信号が接続される構成とする。
【００１９】
また、基板とソースを接続した差動対ＰＭＯＳＦＥＴと、前記ＦＥＴのソース側に接続されたＭＯＳＦＥＴからなる定電流源回路と、前記定電流源回路を遮断する遮断回路と、前記差動対ＰＭＯＳＦＥＴのゲートに入力信号を印加するための入力端子と、を備えた半導体集積回路であって、
前記入力端子と前記差動対ＰＭＯＳＦＥＴのゲートとは直接に接続され、
前記入力端子と前記差動対ＰＭＯＳＦＥＴのソースとの間に、前記遮断回路により前記定電流源回路が遮断されているときに、前記入力端子の電圧により前記ソースに入力端子の電圧を印加する短絡回路を設ける構成とする。
【００２０】
また、半導体集積回路において、前記遮断回路は、前記定電流源回路を動作させる通常モードと、前記定電流源回路を遮断させる省電力モードまたは待機モードと、を選択して設定でき、前記短絡回路は、半導体スイッチとＡＮＤゲートとからなり、前記ＡＮＤゲートの出力によって前記半導体スイッチがオンオフし、前記ＡＮＤゲートの入力には、省電力モードまたは待機モードの信号と、前記入力端子の電圧と、が印加される構成とする。
【発明の効果】
【００２１】
本発明によれば、ＰＭＯＳ差動対トランジスタを用いた差動アンプ、コンパレータ回路等において特に省電力モード時にＰＢＴＩストレス条件となり、ＰＭＯＳトランジスタの特性が変化し、アンプ、コンパレータ回路等の特性が劣化してしまうという課題を解決することができる。また、ＰＢＴＩバイアス条件の緩和回路を一対のＡＮＤゲートと半導体スイッチのみで実現でき、回路規模、回路面積等の増加を最小限で実現できるため非常に有益である。
【００２２】
また、ＩＮＰ，ＩＮＮ等アナログ信号経路に直列に抵抗成分等がつくスイッチ等の回路も追加されないので、アナログ信号経路にとって信号の精度に影響する素子を追加することなくＰＢＴＩストレスを緩和することができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施形態に係る半導体集積回路について、図１〜図６を参照しながら以下詳細に説明する。図１は本発明の実施形態に係る半導体集積回路の構成例を示す図である。図２は本実施形態に係る半導体集積回路における差動対ＰＭＯＳの信号レベルを説明する図である。図３は本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの一例を示す図である。図４は本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの他例を示す図である。図５は本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの別の例を示す図である。図６は本発明の実施形態に係る半導体集積回路の他の構成例を示す図である。
【００２４】
図面において、Ａ１，Ａ２はＡＮＤゲート、Ｓ１，Ｓ２は半導体スイッチ、Ｐ１，Ｐ２，Ｐ３はＰＭＯＳトランジスタ、Ｎ１，Ｎ２はＮＭＯＳトランジスタ、ＰＤはパワーダウン信号、ＩＮＰ，ＩＮＮはアナログ差動入力信号、Ｖｄｄは電源、Ｉ１，Ｉ２はインバータ、Ｐ４，Ｐ５はＰＭＯＳトランジスタ、Ｎ４，Ｎ５はＮＭＯＳトランジスタ、ＰＤＢはパワーダウン信号（ＰＤの反転）、Ｃ１，Ｃ２は比較器、Ｌ１，Ｌ２は比較基準電圧信号、をそれぞれ表す。
【００２５】
図１において、Ｐ１，Ｐ２，Ｐ３はＰＭＯＳトランジスタ、Ｎ１，Ｎ２はＮＭＯＳトランジスタである。Ａ１，Ａ２はＡＮＤゲート、Ｓ１，Ｓ２，Ｓ３は半導体スイッチ回路である。Ｐ１は定電流源カレントミラートランジスタで回路動作時はＰ１のゲートにバイアス回路からのバイアス電圧が入力され、バイアス電圧に従った電流を流す。Ｐ２，Ｐ３は差動対ＰＭＯＳトランジスタであり、ソース（Ｓ）と基板（Ｓｕｂ）が接続されている。各々のゲートにはＩＮＰ入力、ＩＮＮ入力信号が接続され、ドレインにはそれぞれＮ１，Ｎ２が接続されている。Ａ１，Ａ２はＡＮＤゲートであり、二つの入力端子が「Ｈ」のとき「Ｈ」を出力する。Ｓ１，Ｓ２は半導体スイッチで「Ｈ」が入力されたときにスイッチが「ＯＮ」となる。Ａ１，Ａ２の入力の一方は夫々省電力モード信号「ＰＤ（Ｐｏｗｅｒ Ｄｏｗｎ）」が入力されており、もう一方は各々ＩＮＰ，ＩＮＮの差動入力信号が接続されている。
【００２６】
「ＰＤ」信号が「Ｌ」のとき、Ｓ３はバイアス電圧が接続される。Ａ１，Ａ２の出力信号は「Ｌ」となるので、半導体スイッチＳ１，Ｓ２は「ＯＦＦ」となる。このような状態のとき、図１の回路は一般的な差動アンプ（通常時の差動アンプ）として動作する。差動増幅された信号は４から出力される。
【００２７】
次に、「ＰＤ」信号が「Ｈ」になると図１の回路は省電力モードとなる。Ｓ３がＶｄｄ側に接続され定電流源トランジスタＰ１がＯＦＦとなり電流が遮断される。このときに、本実施形態のＡ１，Ａ２、Ｓ１，Ｓ２のない回路の場合を考える。上述したように、Ｐ１が遮断され電流が流れないので、接点２，３，４はＧＮＤに近づく（接点２はＰ１オフで電源Ｖｄｄから完全に遮断されるのに対して、接点２，３，４はＧＮＤとの間の電位が次第にＧＮＤ電位に近づくようになる）。このとき差動入力信号にＶｄｄが入力されると、Ｐ２のゲート電圧はＶｄｄとなり、Ｐ２はＰｏｓｉｔｉｖｅ ＢｉａｓとなりＰＢＴＩストレスにより特性が劣化してしまうという課題が生じることとなる。Ｐ３のゲートにＶｄｄ印加されたときも同様に特性劣化が生じ得る。
【００２８】
図１に示す構成例を備えた本実施形態の場合を以下に説明する。「ＰＤ」信号が「Ｈｉｇｈ」になるのでＡ１，Ａ２はＩＮＰ，ＩＮＮの信号に依存し、出力信号が決まる。上述のようにＩＮＰにＶｄｄ信号が入力された場合、Ａ１の出力は「Ｈｉｇｈ」となり、Ｓ１が「ＯＮ」となる。従って、ノード２はＩＮＰと同電位となり、Ｐ２のゲートＧと基板Ｓｕｂ又はソースＳとの電位差はなくなり、Ｐ２のＰＢＴＩストレスが緩和され特性劣化を起こさない。
【００２９】
またこのとき、ＩＮＮはＩＮＰの差動入力信号なのでＧＮＤとなる。このため、Ａ２の出力は「Ｌｏｗ」のままであり、Ｓ２は「ＯＦＦ」のままである。従って、Ｐ３のゲートはＧＮＤであり、基板ＳｕｂとソースＳはＶｄｄとなり、Ｐ３はＮｅｇａｔｉｖｅ Ｂｉａｓとなる。通常、Ｖｄｄまでの電位差のＮＢＴＩストレスは論理回路を含めて常用するバイアス条件なので、この範囲でのＮＢＴＩストレス劣化は通常考えなくて良い。
【００３０】
以上のように、本実施形態によれば解決すべき課題となるＰＢＴＩストレス条件を緩和でき信頼性の向上した半導体集積回路を実現できる。
【００３１】
また、ＩＮＰがＧＮＤとなった場合、ＩＮＮはＶＤＤとなる。従って、上述したのと同様にしてこの場合はＳ２がＯＮになりＳ１がＯＦＦとなる。従って、ノード２はＩＮＮと同電位となり、Ｐ３のゲートＧと基板Ｓｕｂ又はソースＳとは同電位となりストレスはかからない。また、Ｐ２のゲートＧはＧＮＤであり、ＳｕｂとＳはＰ３と同様にＶＤＤとなる。従って、Ｐ２はＮＢＴＩとなりこの場合は解決課題とはならない。
【００３２】
次に、半導体スイッチＳ１，Ｓ２をＯＮにするＩＮＰ，ＩＮＮの信号の閾値レベルについて考える。ＰＤ信号はディジタル信号なので「Ｈ」＝Ｖｄｄ、「Ｌ」＝ＧＮＤであり、ＡＮＤゲートＡ１，Ａ２にとってはＰＤが「Ｈ」のときに一方の入力であるＩＮＰもしくはＩＮＮの信号レベルによって出力信号を「Ｈ」にする。
【００３３】
次に、図２に示す差動対ＰＭＯＳの信号レベルについて説明する。ＰＢＴＩストレスによる劣化は可動イオンが電位ストレスと熱ストレスによる影響でゲート酸化膜とシリコン基板界面に注入されることにより発生する。従って、ＰＢＴＩストレスにより可動イオンの注入が発生するには、或るエネルギーが必要となる。従って、ＰＢＴＩストレスであるゲート電位とソース又は基板電位との差が或る電位以上にならないように制御するのが本発明の目的の１つである。
【００３４】
省電力モードのとき、Ｐ２，Ｐ３のＳとＳｕｂであるノード２はＧＮＤに近づく。したがって、ＩＮＰもしくはＩＮＮの電位が或る電位（ＰＢＴＩストレスを引き起こす電位）以上になったときに半導体スイッチＳ１もしくはＳ２をＯＮにしてＰＢＴＩストレスを緩和させる必要がある。本実施形態におけるＡＮＤゲートＡ１，Ａ２の閾値を、ＰＢＴＩストレスを緩和させるレベルに設定することで実現できる。ここで、ＩＮＰとＩＮＮはアナログポジティブ入力信号とアナログネガティブ入力信号である。
【００３５】
図２において、ＣＯＭＭＯＮは差動アナログ信号のコモンレベルであり、差動アナログ信号はこのレベルを中心に＋、−の振幅を持つ信号であり、ＩＮＰとＩＮＮはＣＯＭＭＯＮレベルを中心に反転関係にある。図２に示すようにＡＮＤゲートの閾値をＰＢＴＩストレスが課題となる電位に設定する。通常、ＰＢＴＩには或る一定のストレスが必要とされるのであり、アナログＣＯＭＭＯＮ電圧よりも十分高いレベルにある。
【００３６】
図２（ａ）に、ＩＮＰがＣＯＭＭＯＮより＋レベルで且つＰＢＴＩ閾値より高い場合の例を示す。図に示すようにＩＮＰはＡ１の閾値レベルよりも高いのでＡ１の出力はＶｄｄ＝「Ｈ」となる。よってＳ１がＯＮとなる。またＩＮＮはＩＮＰの反転信号なのでＣＯＭＭＯＮ電位を軸にしてＩＮＰと対称の電位であり図に示すとおりである。ＩＮＮは閾値電位よりも低いのでＡ２の出力はＧＮＤ＝「Ｌ」となり、Ｓ２はＯＦＦとなる。このようにして、ＰＢＴＩストレスとなるＰ２についてはＳ１がＯＮになることによりゲートとソース又は基板とが同電位になりストレスを緩和する。Ｐ３については、ゲートはＰＢＴＩストレスのレベルになく、またノード２（ソース、基板）電位はＩＮＰと同電位になるからゲート電位より高くなり、ＮＢＴＩストレスとなる。しかしながら、このレベルは通常のＰＭＯＳ動作状態のストレスであるので解決課題となるストレスレベルではない。
【００３７】
次に、図２（ｂ）について説明する。図示する例はＩＮＰ，ＩＮＮともＰＢＴＩレベルにない場合である（ＰＢＴＩストレスに達していない入力信号が印加されている場合）。ＩＮＰがＣＯＭＭＯＮより＋側にはあるが閾値レベルよりも低いのでＡ１は「Ｌ」を出力する。またＩＮＰの反転信号であるＩＮＮはＣＯＭＭＯＮより−側で、当然閾値よりも低いのでＡ２も「Ｌ」を出力する。したがってＳ１，Ｓ２共にＯＦＦとなる。このとき、Ｐ２，Ｐ３のＳｕｂとＳ端子であるノード２はＧＮＤであるが、ＩＮＰ，ＩＮＮ共にＰＢＴＩ劣化を引き起こす電位より低いので解決すべき課題とはならない。
【００３８】
次に図２（ｃ）について説明する。図２（ｃ）は図２（ａ）の場合とは逆にＩＮＮがＣＯＭＭＯＮより＋レベルで且つＰＢＴＩ閾値より高い場合の例を示す。図に示すようにＩＮＮはＡ２の閾値レベルよりも高いのでＡ２の出力はＶｄｄ＝「Ｈ」となる。よってＳ２がＯＮとなる。また、ＩＮＰはＩＮＮの反転信号なのでＣＯＭＭＯＮ電位を軸にしてＩＮＮと対称の電位であり図に示すとおりである。ＩＮＰは閾値電位よりも低いのでＡ１の出力はＧＮＤ＝「Ｌ」となりＳ１はＯＦＦとなる。このようにして、ＰＢＴＩストレスとなるＰ３についてはＳ２がＯＮになることにより、ゲートとソース又は基板とが同電位になりストレスを緩和する。Ｐ２については、ゲートレベルはＰＢＴＩストレスのレベルになく、またノード２（ソース、基板）電位はＩＮＮと同電位になるからゲート電位より高くなりＮＢＴＩストレスとなる。しかしながら、このレベルは通常のＰＭＯＳ動作状態のストレスであるので解決課題となるストレスレベルではない。
【００３９】
このように回路設定することにより、Ｐ２とＰ３はＰＢＴＩストレスがかかることがない。また、Ｓ１とＳ２は同時にＯＮになる場合がないのでＩＮＰとＩＮＮがショートすることもない。
【００４０】
図１と図２に示す本実施形態に係る半導体集積回路の構成例によると、差動対ＰＭＯＳにおけるＰＢＴＩストレスを回避するために、スイッチはＳ１とＳ２の２つのスイッチしか使用しておらず、さらに、アナログ入力信号の端子であるＩＮＰ，ＩＮＮからＰＭＯＳのゲートまでの信号経路にオンオフ時のノイズ混入の虞のあるスイッチを介在させることなく直結させていることが、本実施形態における特徴の１つである。
【００４１】
次に、本実施形態に係る半導体集積回路における半導体スイッチの構成例を説明する。図３はＣＭＯＳ構成の半導体スイッチの例である。図３において、Ｉ１はインバータ、Ｐ４はＰＭＯＳトランジスタ、Ｎ４はＮＭＯＳトランジスタである。５は制御信号端子、６は入力端子、７は出力端子である。制御信号に「Ｈ」が入力されるとＰ４のゲートは「Ｌ」、Ｎ４のゲートは「Ｈ」となりスイッチはＯＮとなる。逆に５が「Ｌ」のときは各々のトランジスタがＯＦＦとなりスイッチはＯＦＦとなる。図３に示す半導体スイッチを図１に示すスイッチＳ１に適用すると、図３の制御信号端子５は図１のＡＮＤゲートＡ１の出力端子に対応し、図３の入力端子６は図１のＩＮＰ側の端子に対応し、図３の出力端子７は図１のＰＭＯＳ（Ｐ２）のソース側の端子に対応している。
【００４２】
図４はＮＭＯＳ半導体スイッチの例である。図において、Ｎ５はＮＭＯＳトランジスタである。８は制御信号端子、９は入力端子、１０は出力端子である。制御信号に「Ｈ」が入力されるとＮ５のゲートは「Ｈ」となりスイッチはＯＮとなる。逆に５が「Ｌ」のときはＮ５はＯＦＦとなりスイッチはＯＦＦとなる。
【００４３】
図５はＰＭＯＳ構成の半導体スイッチの例である。図５において、Ｉ２はインバータ、Ｐ５はＰＭＯＳトランジスタである。１１は制御信号端子、１２は入力端子、１３は出力端子である。制御信号に「Ｈ」が入力されるとＰ５のゲートは「Ｌ」となりスイッチはＯＮとなる。逆に１３が「Ｌ」のときはトランジスタＰ５がＯＦＦとなりスイッチはＯＦＦとなる。
【００４４】
次に、本実施形態に係る半導体集積回路において、図１に示すＡＮＤゲートに代えて比較器を用いた構成例につき、図６を参照しながら説明する。図６において、Ｐ１，Ｐ２，Ｐ３はＰＭＯＳトランジスタ、Ｎ１，Ｎ２はＮＭＯＳトランジスタである。Ｃ１，Ｃ２は比較器、Ｓ１，Ｓ２，Ｓ３は半導体スイッチ回路である。Ｐ１は定電流源カレントミラートランジスタで回路動作時はＰ１のゲートにバイアス回路からのバイアス電圧が入力され、バイアス電圧に従った電流を流す。Ｐ２，Ｐ３は差動対ＰＭＯＳトランジスタであり、ソース（Ｓ）と基板（Ｓｕｂ）が接続されている。各々のゲートにはＩＮＰ入力、ＩＮＮ入力信号が接続され、ドレインにはそれぞれＮ１，Ｎ２が接続されている。
【００４５】
Ｃ１は比較器であり判定レベル入力Ｌ１（ＰＢＴＩのストレス電位に相当するもの）とＩＮＰを比較しＩＮＰがＬ１より大きければ「Ｈ」を出力する。比較器Ｃ１はＰＤＢ信号（ＰＤ信号の反転信号）によりパワーダウン制御されている（Ｐｏｗｅｒ Ｄｏｗｎのときに比較器Ｃ１を動作状態とする）。Ｃ１はＰＤＢが「Ｌ」のとき動作モードとなる。同様に、Ｃ２は比較器であり判定レベル入力Ｌ２とＩＮＮを比較しＩＮＮがＬ２より大きければ「Ｈ」を出力する。比較器Ｃ２はＰＤＢ信号によりパワーダウン制御されており、ＰＤＢ信号はＰＤ信号の反転である。Ｃ２はＰＤＢが「Ｌ」のとき動作モードとなる。
【００４６】
「ＰＤ」信号が「Ｌ」のとき、Ｓ３はバイアス電圧が接続される。「ＰＤＢ」は「Ｈ」となるので比較器Ｃ１，Ｃ２はパワーダウンモードとなり出力は「Ｌ」となるので、半導体スイッチＳ１，Ｓ２は「ＯＦＦ」となる。このような状態のとき図６の回路は一般的な差動アンプとして動作する。
【００４７】
次に、「ＰＤ」信号が「Ｈ」になると図６の回路は省電力モードとなる。Ｓ３がＶｄｄ側に接続され定電流源トランジスタＰ１がＯＦＦとなり電流が遮断される。「ＰＤ」信号が「Ｈ」、ＰＤＢが「Ｌ」になるのでＣ１，Ｃ２はＩＮＰ，ＩＮＮとＬ１，Ｌ２を比較し出力信号を決定する。Ｌ１，Ｌ２のレベルを上述したような閾値レベルに設定する。ＩＮＰにＶｄｄ信号が入力された場合Ｃ１の出力は「Ｈ」となり、Ｓ１が「ＯＮ」となる。従って、ノード２はＩＮＰと同電位となり、Ｐ２のゲートＧと基板Ｓｕｂ、ソースＳの電位差はなくなり、ＰＢＴＩストレスが緩和され特性劣化を起こさない。
【００４８】
またこのとき、ＩＮＮはＩＮＰの差動入力信号なのでＧＮＤとなる。このため、Ｃ２の出力は「Ｌ」のままであり、Ｓ２は「ＯＦＦ」のままである。従って、Ｐ３のゲートはＧＮＤ、基板Ｓｕｂ、ソースＳはＶｄｄとなりＰ２はＮｅｇａｔｉｖｅ Ｂｉａｓとなる。通常Ｖｄｄまでの電位差のＮＢＴＩストレスは論理回路を含め常用するバイアス条件なので、この範囲でのＮＢＴＩストレス劣化は通常考えなくて良い。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態に係る半導体集積回路の構成例を示す図である。
【図２】本実施形態に係る半導体集積回路における差動対ＰＭＯＳの信号レベルを説明する図である。
【図３】本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの一例を示す図である。
【図４】本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの他例を示す図である。
【図５】本実施形態に係る半導体集積回路における差動対ＰＭＯＳに使用される半導体スイッチの別の例を示す図である。
【図６】本発明の実施形態に係る半導体集積回路の他の構成例を示す図である。
【図７】従来技術に関する半導体集積回路の構成例を示す図である。
【符号の説明】
【００５０】
Ａ１，Ａ２ ＡＮＤゲート
Ｓ１，Ｓ２ 半導体スイッチ
Ｐ１，Ｐ２，Ｐ３ ＰＭＯＳトランジスタ
Ｎ１，Ｎ２ ＮＭＯＳトランジスタ
ＰＤ パワーダウン信号
ＩＮＰ，ＩＮＮ アナログ差動入力信号
Ｖｄｄ 電源
Ｉ１，Ｉ２ インバータ
Ｐ４，Ｐ５ ＰＭＯＳトランジスタ
Ｎ４，Ｎ５ ＮＭＯＳトランジスタ
ＰＤＢ パワーダウン信号（ＰＤの反転信号）
Ｃ１，Ｃ２ 比較器
Ｌ１，Ｌ２ 比較基準電圧信号
【特許請求の範囲】
【請求項１】
基板とソースを接続した差動対ＰＭＯＳＦＥＴと、前記ＦＥＴのソース側に接続されたＭＯＳＦＥＴからなる定電流源回路と、前記定電流源回路を遮断する遮断回路と、を備えた半導体集積回路であって、
前記遮断回路により前記定電流源回路が遮断されているときに、前記差動対ＰＭＯＳＦＥＴのゲートとソースとの間に、前記ソースにゲート電圧を印加する短絡回路を設ける
ことを特徴とする半導体集積回路。
【請求項２】
基板とソースを接続した差動対ＰＭＯＳＦＥＴと、前記ＦＥＴのソース側に接続されたＭＯＳＦＥＴからなる定電流源回路と、前記定電流源回路を遮断する遮断回路と、前記差動対ＰＭＯＳＦＥＴのゲートに入力信号を印加するための入力端子と、を備えた半導体集積回路であって、
前記入力端子と前記差動対ＰＭＯＳＦＥＴのゲートとは直接に接続され、
前記入力端子と前記差動対ＰＭＯＳＦＥＴのソースとの間に、前記遮断回路により前記定電流源回路が遮断されているときに、前記入力端子の電圧により前記ソースに入力端子の電圧を印加する短絡回路を設ける
ことを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記短絡回路は半導体スイッチとＡＮＤゲートからなり、
前記半導体スイッチの各々の端子が前記差動対ＰＭＯＳＦＥＴのゲートとソースにそれぞれ接続されるとともに、前記半導体スイッチのゲート電極が前記ＡＮＤゲートの出力に接続され、
前記ＡＮＤゲートの一方の入力は前記遮断回路からの遮断制御信号が入力され、他方の入力は前記差動対ＰＭＯＳＦＥＴのゲート信号が接続される
ことを特徴とする半導体集積回路。
【請求項４】
請求項２において、
前記遮断回路は、前記定電流源回路を動作させる通常モードと、前記定電流源回路を遮断させる省電力モードまたは待機モードと、を選択して設定でき、
前記短絡回路は、半導体スイッチとＡＮＤゲートとからなり、前記ＡＮＤゲートの出力によって前記半導体スイッチがオンオフし、
前記ＡＮＤゲートの入力には、省電力モードまたは待機モードの信号と、前記入力端子の電圧と、が印加される
ことを特徴とする半導体集積回路。
【請求項５】
請求項２または３において、
前記半導体スイッチはＣＭＯＳで構成されることを特徴とする半導体集積回路。
【請求項６】
請求項２または３において、
前記半導体スイッチはＮＭＯＳで構成されることを特徴とする半導体集積回路。
【請求項７】
請求項２または３において、
前記半導体スイッチはＰＭＯＳで構成されることを特徴とする半導体集積回路。
【請求項８】
請求項３ないし７のいずれか１つの請求項において、
前記ＡＮＤゲートの論理閾値は、前記差動対ＰＭＯＳＦＥＴの特性変化を引き起こす下限電圧値に設定されることを特徴とする半導体集積回路。
【請求項９】
請求項１において、
前記短絡回路は半導体スイッチと比較器からなり、
前記半導体スイッチの各々の端子が前記差動対ＰＭＯＳＦＥＴのゲートとソースにそれぞれ接続されるとともに、前記半導体スイッチのゲート電極が前記比較器の出力に接続され、
前記比較器の一方の入力は前記差動対ＰＭＯＳＦＥＴのゲート信号が接続され、他方の入力は前記差動対ＰＭＯＳＦＥＴの特性変化を引き起こす下限電圧値に設定される
ことを特徴とする半導体集積回路。
【請求項１】
基板とソースを接続した差動対ＰＭＯＳＦＥＴと、前記ＦＥＴのソース側に接続されたＭＯＳＦＥＴからなる定電流源回路と、前記定電流源回路を遮断する遮断回路と、を備えた半導体集積回路であって、
前記遮断回路により前記定電流源回路が遮断されているときに、前記差動対ＰＭＯＳＦＥＴのゲートとソースとの間に、前記ソースにゲート電圧を印加する短絡回路を設ける
ことを特徴とする半導体集積回路。
【請求項２】
基板とソースを接続した差動対ＰＭＯＳＦＥＴと、前記ＦＥＴのソース側に接続されたＭＯＳＦＥＴからなる定電流源回路と、前記定電流源回路を遮断する遮断回路と、前記差動対ＰＭＯＳＦＥＴのゲートに入力信号を印加するための入力端子と、を備えた半導体集積回路であって、
前記入力端子と前記差動対ＰＭＯＳＦＥＴのゲートとは直接に接続され、
前記入力端子と前記差動対ＰＭＯＳＦＥＴのソースとの間に、前記遮断回路により前記定電流源回路が遮断されているときに、前記入力端子の電圧により前記ソースに入力端子の電圧を印加する短絡回路を設ける
ことを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記短絡回路は半導体スイッチとＡＮＤゲートからなり、
前記半導体スイッチの各々の端子が前記差動対ＰＭＯＳＦＥＴのゲートとソースにそれぞれ接続されるとともに、前記半導体スイッチのゲート電極が前記ＡＮＤゲートの出力に接続され、
前記ＡＮＤゲートの一方の入力は前記遮断回路からの遮断制御信号が入力され、他方の入力は前記差動対ＰＭＯＳＦＥＴのゲート信号が接続される
ことを特徴とする半導体集積回路。
【請求項４】
請求項２において、
前記遮断回路は、前記定電流源回路を動作させる通常モードと、前記定電流源回路を遮断させる省電力モードまたは待機モードと、を選択して設定でき、
前記短絡回路は、半導体スイッチとＡＮＤゲートとからなり、前記ＡＮＤゲートの出力によって前記半導体スイッチがオンオフし、
前記ＡＮＤゲートの入力には、省電力モードまたは待機モードの信号と、前記入力端子の電圧と、が印加される
ことを特徴とする半導体集積回路。
【請求項５】
請求項２または３において、
前記半導体スイッチはＣＭＯＳで構成されることを特徴とする半導体集積回路。
【請求項６】
請求項２または３において、
前記半導体スイッチはＮＭＯＳで構成されることを特徴とする半導体集積回路。
【請求項７】
請求項２または３において、
前記半導体スイッチはＰＭＯＳで構成されることを特徴とする半導体集積回路。
【請求項８】
請求項３ないし７のいずれか１つの請求項において、
前記ＡＮＤゲートの論理閾値は、前記差動対ＰＭＯＳＦＥＴの特性変化を引き起こす下限電圧値に設定されることを特徴とする半導体集積回路。
【請求項９】
請求項１において、
前記短絡回路は半導体スイッチと比較器からなり、
前記半導体スイッチの各々の端子が前記差動対ＰＭＯＳＦＥＴのゲートとソースにそれぞれ接続されるとともに、前記半導体スイッチのゲート電極が前記比較器の出力に接続され、
前記比較器の一方の入力は前記差動対ＰＭＯＳＦＥＴのゲート信号が接続され、他方の入力は前記差動対ＰＭＯＳＦＥＴの特性変化を引き起こす下限電圧値に設定される
ことを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２８８３３（Ｐ２００８−２８８３３Ａ）
【公開日】平成２０年２月７日（２００８．２．７）
【国際特許分類】
【出願番号】特願２００６−２００７６１（Ｐ２００６−２００７６１）
【出願日】平成１８年７月２４日（２００６．７．２４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年２月７日（２００８．２．７）
【国際特許分類】
【出願日】平成１８年７月２４日（２００６．７．２４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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