基準電圧発生回路
【課題】高ビット数のＡ／Ｄコンバータにも利用可能な、温度変化による出力電圧の変化の少ない精密な基準電圧発生回路を提供する。
【解決手段】温度補償された基準電圧発生回路は、ゼロ温度係数点を有する基準電圧発生部１と補償回路部１０とからなる。補償回路部１０は、基準電圧発生部１の出力を入力として温度補償を行う。そして、補償回路部１０には、ゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有する第１ＭＯＳトランジスタ１０１と、ゼロ温度係数点より高い領域において温度の上昇に対してドレイン電流が減少する特性を有する第２ＭＯＳトランジスタ１０２とが含まれる。さらに、これらの２つのドレイン電流に対応する電流を加算して出力する、出力端子Ｖｒｅｆを有する加算回路１１０とを有する。
【解決手段】温度補償された基準電圧発生回路は、ゼロ温度係数点を有する基準電圧発生部１と補償回路部１０とからなる。補償回路部１０は、基準電圧発生部１の出力を入力として温度補償を行う。そして、補償回路部１０には、ゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有する第１ＭＯＳトランジスタ１０１と、ゼロ温度係数点より高い領域において温度の上昇に対してドレイン電流が減少する特性を有する第２ＭＯＳトランジスタ１０２とが含まれる。さらに、これらの２つのドレイン電流に対応する電流を加算して出力する、出力端子Ｖｒｅｆを有する加算回路１１０とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は温度補償された基準電圧発生回路に関し、特に、ゼロ温度係数点近傍の特性を用いて温度変化に対して安定な電圧を出力する基準電圧発生回路に関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータ等に広く用いられている基準電圧発生回路は、動作温度範囲において温度変化により出力電圧に誤差が生じると、Ａ／Ｄコンバータの線形性等に悪影響を及ぼす。ケースやマイクロプロセッサ、周辺ＩＣ等の温度を監視するための温度センサ等においては、その精度を上げるためにＡ／Ｄコンバータのビット数を高くすることがある。例えば１４ビットや１６ビット等以上の高いビット数のＡ／Ｄコンバータの場合、この温度変化による悪影響が問題となってくるため、温度変化による出力電圧の変化の少ない精密な基準電圧発生回路が必要となってくる。このような、小さい温度係数を持つ基準電圧発生回路は、これまで種々開発されてきた。
【０００３】
ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）は、図１に示すような特性を有することが一般的に知られている。図１は、エンハンスメント型ＭＯＳＦＥＴのゲート・ソース間電圧の変化に対するドレイン電流の変化を表すグラフである。温度が変化することにより、この特性も変化していることがわかる。ゲート・ソース間電圧とドレイン電流が温度変化に影響を受けない点をゼロ温度係数点ＺＴＣという。ＭＯＳＦＥＴでは、ゼロ温度係数点より低い領域においては温度の上昇に対してドレイン電流が増加する特性を有しており、ゼロ温度係数点より高い領域においては温度の上昇に対してドレイン電流が減少する特性を有している。従来の種々の基準電圧発生回路においては、ゲート・ソース間電圧を調整する等して、このゼロ温度係数点ＺＴＣでＭＯＳＦＥＴが動作するように構成されていた。
【０００４】
【特許文献１】特開昭５３−８０５５１号公報
【特許文献２】特開２０００−７５９４６号公報
【非特許文献１】Ｐ．Ｒ． Ｇｒａｙ， Ｐ．Ｊ． Ｈｕｒｓｔ， Ｓ．Ｈ． Ｌｅｗｉｓ， ａｎｄ Ｒ．Ｇ． Ｍｅｙｅ“Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｆｏｕｒｔｈ Ｅｄｉｔｉｏｎ．” ｐｐ．３０９−３１７， Ｊｏｈｎ Ｗｉｌｌｅｙ ＆ Ｓｏｎｓ （２００１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゼロ温度係数点は温度依存性が小さいが、それでもなお、一定のゲート・ソース間電圧であっても温度に対してドレイン電流が変動することが、以下のように説明できる。
【０００６】
ドレイン電流ＩＤとゲート・ソース間電圧Ｖｇｓの関係は、ＭＯＳＦＥＴが飽和領域で動作するときには以下の式で表される。
【数１】
但し、μは移動度、Ｃｏｘはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長、ＶｇｓはＭＯＳＦＥＴのゲート・ソース間電圧、ＶＴは閾値電圧である。
【０００７】
式１において、移動度μと閾値電圧ＶＴは次式で表され、これは温度に対して依存性を持つことが分かる。
【数２】
但し、Ｋは比例定数、Ｔは絶対温度である。
【数３】
但し、Ｔ０は基準温度、αＴは閾値電圧の温度係数である。
【０００８】
ここで、ある温度Ｔ１におけるゲート・ソース間電圧Ｖｇｓは、以下の式で表される。
【数４】
【０００９】
そして、ゼロ温度係数点のゲート・ソース間電圧ＶＺＴＣは、上記の式（２）−（４）
【数５】
【００１０】
ゼロ温度係数点のドレイン電流ＩＺＴＣは、式（１）のＶｇｓに式（５）のＶＺＴＣを代入して、Ｖｇｓ＝ＶＺＴＣの条件式を用いると、以下の式で表される。
【数６】
上記の式は、ゼロ温度係数点におけるドレイン電流が温度に対して依存性を有していることを示している。
【００１１】
図２に、温度に対するゼロ温度係数点におけるドレイン電流の変化分ΔＩＺＴＣを示す。同図は、式（６）から求めたものであり、例えば、単なる一例として、定数をμ＝２．２９５、Ｃｏｘ＝２５０Å、αＴ＝−３０００ｐｐｍ／℃、Ｗ／Ｌ＝１とし、ＶＺＴＣ＝１．５５Ｖとした場合の結果である。同図から、温度範囲０℃から９０℃で、ΔＩＺＴＣが約０．０９５μＡ変化していることがわかる。
【００１２】
したがって、これまでのゼロ温度係数点を用いた基準電圧発生回路は、ゲート・ソース間電圧をゼロ温度係数点の電圧ＶＺＴＣに固定していたとしても、厳密にはゼロ温度係数点ＺＴＣの位置にも変化があり、なお温度に対する依存性を有していた。
【００１３】
本発明は、斯かる実情に鑑み、より高ビット数のＡ／Ｄコンバータにも利用可能な温度変化による出力電圧の変化の少ない精密な基準電圧発生回路を提供しようとするものである。
【課題を解決するための手段】
【００１４】
上述した本発明の目的を達成するために、本発明による基準電圧発生回路は、ゼロ温度係数点を有する基準電圧発生部と、基準電圧発生部の出力を入力として温度補償を行う補償回路部であって、補償回路は、ゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有しそのドレイン端子に基準電圧発生部の出力を入力する第１ＭＯＳトランジスタと、ゼロ温度係数点より高い領域において温度の上昇に対してドレイン電流が減少する特性を有しそのドレイン端子に基準電圧発生部の出力を入力する第２ＭＯＳトランジスタと、２つのドレイン電流に対応する電流を加算して出力する出力端子を有するものである。
【００１５】
さらに、第１ＭＯＳトランジスタのドレイン電流に対応する電流が流れる位置に挿入される第１抵抗素子と、第２ＭＯＳトランジスタのドレイン電流に対応する電流が流れる位置に挿入される第２抵抗素子と、を具備するよう構成されても良い。
【００１６】
また、加算回路は、第３抵抗素子と第４抵抗素子とを有し、第３抵抗素子の一端が第１ＭＯＳトランジスタと第１抵抗素子との間に接続され、第４抵抗素子の一端が第２ＭＯＳトランジスタと第２抵抗素子との間に接続され、第１抵抗素子の他端と第２抵抗素子の他端が出力端子に接続されるよう構成されても良い。
【００１７】
ここで、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタがＮ型ＭＯＳトランジスタである場合、第１ＭＯＳトランジスタは、そのドレイン端子が第１抵抗素子を介して電源に接続され、そのソース端子がグラウンドに接続され、第２ＭＯＳトランジスタは、そのドレイン端子が第２抵抗素子を介して電源に接続され、そのソース端子がグラウンドに接続されれば良い。
【００１８】
また、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタがＰ型ＭＯＳトランジスタである場合、第１ＭＯＳトランジスタは、そのドレイン端子が電源に接続され、そのソース端子が第１抵抗素子を介してグラウンドに接続され、第２ＭＯＳトランジスタは、そのドレイン端子が電源に接続され、そのソース端子が第２抵抗素子を介してグラウンドに接続されれば良い。
【００１９】
また、第１抵抗素子及び第２抵抗素子は、ＭＯＳ抵抗で構成されても良い。
【００２０】
さらに、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの特性は、チャネル長とチャネル幅の比率でそれぞれ決定されれば良い。
【００２１】
さらにまた、第３抵抗素子及び第４抵抗素子の抵抗値の比率は、２つのドレイン電流に対応する電流の温度に対するそれぞれの変化量の比率に合わせて決定されれば良い。
【発明の効果】
【００２２】
本発明の基準電圧発生回路には、ゼロ温度係数点を有する一般的な基準電圧発生部からの出力をシンプルな回路で補正することで、温度に対してより高安定な基準電圧を生成可能であるという利点がある。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態を図示例と共に説明する。図３は、本発明の基準電圧発生回路の全体構成を説明するためのブロック図である。図示の通り、本発明の基準電圧発生回路は、基準電圧発生部１と補償回路１０とからなり、基準電圧発生部１の出力が補償回路１０に入力され、補償回路１０の出力を基準電圧出力Ｖｒｅｆとする構成となっている。基準電圧発生部１としては、ゼロ温度係数点を有するものであればいかなるものであっても構わない。このような回路としては、例を挙げれば例えば従来技術の特許文献１，２や非特許文献１等が該当する。
【００２４】
補償回路１０は、基準電圧発生部１からの出力のゼロ温度係数点を基準に、これより低い領域における特性と高い領域における特性が得られるよう構成し、これらを加算して温度補償を行うものである。
【００２５】
補償回路１０の回路構成を、図４を用いて説明する。図４は、本発明の基準電圧発生回路の補償回路の回路構成の一例を説明するための図である。図示の通り、補償回路１０は、Ｎ型の第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２、第１抵抗素子１１１と第２抵抗素子１１２、加算回路１１０とを具備するものである。第１ＭＯＳＦＥＴは、基準電圧発生部１のゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有するよう構成される。反対に、第２ＭＯＳＦＥＴは、基準電圧発生部１のゼロ温度係数より高い領域において温度の上昇に対してドレイン電流が減少する特性を有するよう構成される。これらのＭＯＳＦＥＴの特性について、以下、図５を用いてより具体的に説明する。
【００２６】
図５は、本発明に用いられる第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲート・ソース間電圧に対するドレイン電流の変化の一例を表すグラフである。各ＭＯＳＦＥＴについて、０℃のときと９０℃のときのドレイン電流の変化を表しており、それぞれゼロ温度係数点ＺＴＣ１、ＺＴＣ２があることが分かる。このゼロ温度係数点ＺＴＣ１、ＺＴＣ２が、基準電圧発生部１の出力電圧を挟むように、各ＭＯＳＦＥＴのチャネル長とチャネル幅の比率Ｗ／Ｌが設定される。具体的には、図示のような特性の場合、具体的には例えば基準電圧発生部１の出力電圧が１．５９Ｖの場合、第１ＭＯＳＦＥＴは、ゼロ温度係数点ＺＴＣ１が１．５９Ｖよりも低い電圧となるようにＷ／Ｌを設定する。これは例えばＷ／Ｌ＝０．３５である。そのときＺＴＣ１は約１．５７Ｖとなる。そして、第２ＭＯＳＦＥＴは、ゼロ温度係数点ＺＴＣ２が１．５９Ｖよりも高い電圧となるようにＷ／Ｌを設定する。これは例えばＷ／Ｌ＝１である。そのときＺＴＣ２は約１．６１Ｖとなる。
【００２７】
上記のようにチャネル長Ｌとチャネル幅Ｗの比率Ｗ／Ｌでそれぞれの特性を決定すれば良いが、上記の各電圧やＷ／Ｌの値は、単なる例示であり上記の値には限定されず、基準電圧発生部の出力電圧、より具体的には基準電圧発生部のゼロ温度係数点の上下に各ＭＯＳＦＥＴのゼロ温度係数点が来るように構成された状態であれば、いかなる値であっても良い。但し、第１ＭＯＳＦＥＴに関しては、ゼロ温度係数点が余りに低いところになると、ドレイン電流が飽和してしまうためそれよりは高い領域が好ましく、第２ＭＯＳＦＥＴに関しては、ゼロ温度係数点が余りに高いところになると、ドレイン電流が飽和してしまうためそれより低い領域が好ましい。したがって、各ＭＯＳＦＥＴのゼロ温度係数点は、基準電圧発生部１の出力電圧の上下であり、かつ飽和しない領域に存在するように適宜構成すれば良い。このように各ＭＯＳＦＥＴを構成することで、第１ＭＯＳＦＥＴは基準電圧発生部１のゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有するようになり、第２ＭＯＳＦＥＴは基準電圧発生部１のゼロ温度係数より高い領域において温度の上昇に対してドレイン電流が減少する特性を有するようになる。
【００２８】
図４を再度参照して補償回路構成を説明すると、第１ＭＯＳＦＥＴ１０１と第１抵抗素子１１１が基準電圧発生部１の出力電圧より低い電圧側にゼロ温度係数点が設定された回路を構成し、第２ＭＯＳＦＥＴ１０２と第２抵抗素子１１２が基準電圧発生部１の出力電圧より高い電圧側にゼロ温度係数点が設定された回路を構成している。第１ＭＯＳＦＥＴ１０１のゲート端子は、基準電圧発生部１からの出力Ｖｉｎを受ける。またドレイン端子は、第１抵抗素子１１１を介して電源Ｖｄｄに接続される。そして、ソース端子はグラウンドＧＮＤに接続される。一方、第２ＭＯＳＦＥＴ１０２のゲート端子は、基準電圧発生部１からの出力Ｖｉｎを受ける。また、ドレイン端子は第２抵抗素子１１２を介して電源Ｖｄｄに接続される。そして、ソース端子はグラウンドＧＮＤに接続される。すなわち、第１抵抗素子１１１及び第２抵抗素子１１２は、各ドレイン電流に対応する電流が流れる位置に挿入されている。
【００２９】
加算回路１１０は、上記のように構成された低い領域側の第１ＭＯＳＦＥＴ１０１と第１抵抗素子１１１のドレイン電流に対応する電流と、高い領域側の第２ＭＯＳＦＥＴ１０２と第２抵抗素子１１２のドレイン電流に対応する電流とを加算するものである。なお、ドレイン電流に対応する電流とは、ドレイン電流の変化に応じて変化する電流であり、これは例えば第１抵抗器１１１に流れる電流ＩＲ１からドレイン電流ＩＤ１を引いた電流である。また、第２抵抗器１１２に流れる電流ＩＲ２からドレイン電流ＩＤ２を引いた電流である。したがって、加算回路１１０では、このようなドレイン電流に対応する電流を加算する、すなわち、（ＩＲ１−ＩＤ１）＋（ＩＲ２−ＩＤ２）という処理を行うものである。
【００３０】
本発明における補償回路１０について、加算回路１１０の具体的な回路構成を含めた回路を図６を用いて説明する。図中、図４と同一の符号を付した部分は同一物を表わしている。図６に示すように、加算回路１１０は、第３抵抗素子１１３と第４抵抗素子１１４とからなるものである。そして、第３抵抗素子１１３は、第１ＭＯＳＦＥＴ１０１のドレイン端子と第１抵抗素子１１１との間にその一端が接続される。一方、第４抵抗素子１１４は、第２ＭＯＳＦＥＴ１０２のドレイン端子と第２抵抗素子１１２との間にその一端が接続される。また、第３抵抗素子の他端と第４抵抗素子の他端が接続され、これが本発明の基準電圧発生回路の出力端子Ｖｒｅｆを構成する。第３抵抗素子１１３及び第４抵抗素子１１４は、低い領域側のドレイン電流に対応する電流と高い領域側のドレイン電流に対応する電流との温度に対する変化量の比率に合わせて、その抵抗値の比率を決定すれば良い。
【００３１】
なお、図４や図６で例示した補償回路１０の加算回路１１０が接続される部分は、第１ＭＯＳＦＥＴ１０１と第１抵抗素子１１１の間、及び第２ＭＯＳＦＥＴ１０２と第２抵抗素子１１２の間となっているが、本発明はこれに限定されず、ドレイン電流に対応する電流をそれぞれ加算できるところであればどこの電流を加算するようにしても構わず、また、他の抵抗素子等をさらに用いても勿論構わない。また、ＭＯＳＦＥＴはＮ型のものを図示したが、本発明はこれに限定されず、Ｐ型のものであっても特性を反転させれば同様に適用可能である。さらに、図示例ではエンハンスメント型ＭＯＳＦＥＴを用いたが、これらも必要により適宜デプレッション型ＭＯＳＦＥＴに代替することも勿論可能である。
【００３２】
図７に、ＭＯＳＦＥＴとしてＰ型のものを用いた場合の本発明における補償回路１０の具体的な回路構成を示す。図中、図６と同一の符号を付した部分は同一物を表わしている。図６等に示したＮ型ＭＯＳＦＥＴを用いた場合では、ドレイン端子は抵抗素子を介して電源に接続され、ソース端子はグラウンドに接続されていたが、本実施例のようにＰ型ＭＯＳＦＥＴを用いた場合では、図７に示すように、ドレイン端子は電源に接続され、ソース端子は抵抗素子を介してグラウンドに接続されるよう構成されている。そして、第３抵抗素子１１３は、Ｐ型の第１ＭＯＳＦＥＴ１０１’のソース端子と第１抵抗素子１１１との間にその一端が接続される。一方、第４抵抗素子１１４は、Ｐ型の第２ＭＯＳＦＥＴ１０２’のソース端子と第２抵抗素子１１２との間にその一端が接続される。また、第３抵抗素子の他端と第４抵抗素子の他端が接続され、これが本発明の基準電圧発生回路の出力端子Ｖｒｅｆを構成する。第３抵抗素子１１３及び第４抵抗素子１１４は、高い領域側のドレイン電流に対応する電流と低い領域側のドレイン電流に対応する電流との温度に対する変化量の比率に合わせて、その抵抗値の比率を決定すれば良い。なお、Ｐ型ＭＯＳＦＥＴを用いる場合には、特性が反転するため、第１ＭＯＳＦＥＴ１０１’と第１抵抗素子１１１が基準電圧発生部１の出力電圧より高い電圧側にゼロ温度係数点が設定された回路を構成し、第２ＭＯＳＦＥＴ１０２’と第２抵抗素子１１２が基準電圧発生部１の出力電圧より低い電圧側にゼロ温度係数点が設定された回路を構成することになる。
【００３３】
さらに、第１抵抗素子と第２抵抗素子をＭＯＳ抵抗で構成することも可能である。図８に、本発明における補償回路１０の第１抵抗素子と第２抵抗素子に、Ｐ型ＭＯＳＦＥＴのＭＯＳ抵抗を用いた場合の回路図を示す。図中、図４や図６と同一の符号を付した部分は同一物を表わしている。第３ＭＯＳＦＥＴ１０３がＭＯＳ抵抗を構成し第１抵抗素子に対応するものであり、第４ＭＯＳＦＥＴ１０４がＭＯＳ抵抗を構成し第２抵抗素子に対応するものである。第３ＭＯＳＦＥＴ１０３のドレイン端子は電源Ｖｄｄに接続され、ゲート端子がソース端子に接続され第１ＭＯＳＦＥＴ１０１のドレイン端子に接続される。同様に、第４ＭＯＳＦＥＴ１０４のドレイン端子は電源Ｖｄｄに接続され、ゲート端子がソース端子に接続され第２ＭＯＳＦＥＴ１０２のドレイン端子に接続される。このように構成しても、図６に示した補償回路１０と同様の動作が可能である。
【００３４】
図９は、本発明の基準電圧発生回路の具体的な回路構成を説明するための図である。図中、図６や図８等と同一の符号を付した部分は同一物を表わしている。図示例の基準電圧発生部１は、非特許文献１に記載の回路構成であり、Ｐ型の第５ＭＯＳＦＥＴ１０５、第６ＭＯＳＦＥＴ１０６と、Ｎ型の第７ＭＯＳＦＥＴ１０７、第８ＭＯＳＦＥＴ１０８と、第５抵抗素子１１５とからなる。より具体的には、第５ＭＯＳＦＥＴ１０５と第６ＭＯＳＦＥＴ１０６とでカレントミラー回路を構成しており、それぞれのソース端子が電源Ｖｄｄに接続され、ゲート端子が互いに接続される。また、それらのゲート端子が第６ＭＯＳＦＥＴ１０６のソース端子に接続され、且つ第７ＭＯＳＦＥＴ１０７のドレイン端子にも接続される。第７ＭＯＳＦＥＴ１０７のゲート端子は、第５ＭＯＳＦＥＴ１０５のソース端子に接続され、第８ＭＯＳＦＥＴ１０８のドレイン端子にも接続される。第８ＭＯＳＦＥＴ１０８のソース端子はグラウンドＧＮＤに接続され、ゲート端子は第７ＭＯＳＦＥＴ１０７のソース端子に接続され、第５抵抗素子１１５の一端にも接続される。第５抵抗素子１１５の他端は、グラウンドＧＮＤに接続される。そして、第５抵抗素子１１５の両端の電圧を、補償回路１０の入力端子である第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２のゲート端子に入力する。
【００３５】
ここで、図９に示した回路の各構成要素のパラメータの値の一例を表１に挙げる。なお、この値はあくまでも単なる一例であり、本発明の基準電圧発生回路がこの値に限定されるものではない。
【表１】
【００３６】
図１０に、図９に示した回路構成の基準電圧発生回路の温度に対するドレイン電流に対応する電流の変化のシミュレーション結果を示す。図１０（ａ）が第１ＭＯＳＦＥＴ１０１のドレイン電流ＩＤ１に対応する電流ＩＲ１の温度変化による変化を表し、図１０（ｂ）が第２ＭＯＳＦＥＴ１０２のドレイン電流ＩＤ２に対応する電流ＩＲ２の温度変化による変化を表している。図１０（ａ）から、温度の上昇に伴い電流ＩＲ１が減少する特性を示していることが分かる。また、図１０（ｂ）から、温度の上昇に伴い電流ＩＲ２が６０℃までは増加し、６０℃以上ではわずかに減少する特性を示していることが分かる。また、０℃から９０℃までの温度変化における電流ＩＲ１の変化量ΔＩＲ１は、約０．０４μＡであり、電流ＩＲ２の変化量ΔＩＲ２は、約０．０８μＡであることが分かる。したがって、この変化量の比率に合わせて、第３抵抗素子１１３と第４抵抗素子１１４の抵抗値の比率を、例えば表１のように１０ｋΩと２０ｋΩに決定している。
【００３７】
図１１に、基準電圧発生部１単体での温度に対する出力電圧の変化量と本発明による補償回路１０を組み合わせた基準電圧発生回路での温度に対する出力電圧Ｖｒｅｆの変化量を比較したシミュレーション結果を示す。同図から分かるとおり、基準電圧発生部１単体では、０℃から９０℃の温度変化に対して、約５ｍＶ出力電圧が変化し、温度安定性（ＴＣ）が３５ｐｐｍ／℃であるのに対し、本願発明の基準電圧発生回路では、約４００μＶの出力電圧の変化だけであり、ＴＣは０．７ｐｐｍ／℃となっている。すなわち、本願発明の基準電圧発生回路では、補償回路１０を設けたことにより、出力電圧Ｖｒｅｆの温度安定性ＴＣが約１／５０となり、温度に対して非常に安定化できていることが分かる。
【００３８】
なお、本発明の基準電圧発生回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００３９】
【図１】図１は、ＭＯＳＦＥＴのゲート・ソース間電圧の変化に対するドレイン電流の変化を表すグラフである。
【図２】図２は、温度に対するゼロ温度係数点におけるドレイン電流の変化分を表すグラフである。
【図３】図３は、本発明の基準電圧発生回路の全体構成を説明するためのブロック図である。
【図４】図４は、本発明の基準電圧発生回路の補償回路の回路構成を説明するための回路図である。
【図５】図５は、本発明に用いられる第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲート・ソース間電圧に対するドレイン電流の変化を表すグラフである。
【図６】図６は、本発明の基準電圧発生回路の補償回路の回路構成を説明するためのより具体的な回路図である。
【図７】図７は、本発明の基準電圧発生回路の補償回路の他の回路構成を説明するための回路図である。
【図８】図８は、本発明の基準電圧発生回路の補償回路の他の回路構成を説明するための回路図である。
【図９】図９は、本発明の基準電圧発生回路の具体的な回路構成を説明するための回路図である。
【図１０】図１０は、図９に示した回路構成の基準電圧発生回路の温度に対するドレイン電流に対応する電流の変化のシミュレーション結果を表すグラフであり、図１０（ａ）が第１ＭＯＳＦＥＴのドレイン電流に対応する電流の温度変化による変化を表すグラフであり、図１０（ｂ）が第２ＭＯＳＦＥＴのドレイン電流に対応する電流の温度変化による変化を表すグラフである。
【図１１】図１１は、基準電圧発生部単体での温度に対する出力電圧の変化量と本発明による補償回路を組み合わせた基準電圧発生回路での温度に対する出力電圧の変化量を比較したシミュレーション結果を表すグラフである。
【符号の説明】
【００４０】
１ 基準電圧発生部
１０ 補償回路
１０１ 第１ＭＯＳＦＥＴ
１０２ 第２ＭＯＳＦＥＴ
１０３ 第３ＭＯＳＦＥＴ
１０４ 第４ＭＯＳＦＥＴ
１０５ 第５ＭＯＳＦＥＴ
１０６ 第６ＭＯＳＦＥＴ
１０７ 第７ＭＯＳＦＥＴ
１０８ 第８ＭＯＳＦＥＴ
１１０ 加算回路
１１１ 第１抵抗素子
１１２ 第２抵抗素子
１１３ 第３抵抗素子
１１４ 第４抵抗素子
１１５ 第５抵抗素子
【技術分野】
【０００１】
本発明は温度補償された基準電圧発生回路に関し、特に、ゼロ温度係数点近傍の特性を用いて温度変化に対して安定な電圧を出力する基準電圧発生回路に関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータ等に広く用いられている基準電圧発生回路は、動作温度範囲において温度変化により出力電圧に誤差が生じると、Ａ／Ｄコンバータの線形性等に悪影響を及ぼす。ケースやマイクロプロセッサ、周辺ＩＣ等の温度を監視するための温度センサ等においては、その精度を上げるためにＡ／Ｄコンバータのビット数を高くすることがある。例えば１４ビットや１６ビット等以上の高いビット数のＡ／Ｄコンバータの場合、この温度変化による悪影響が問題となってくるため、温度変化による出力電圧の変化の少ない精密な基準電圧発生回路が必要となってくる。このような、小さい温度係数を持つ基準電圧発生回路は、これまで種々開発されてきた。
【０００３】
ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）は、図１に示すような特性を有することが一般的に知られている。図１は、エンハンスメント型ＭＯＳＦＥＴのゲート・ソース間電圧の変化に対するドレイン電流の変化を表すグラフである。温度が変化することにより、この特性も変化していることがわかる。ゲート・ソース間電圧とドレイン電流が温度変化に影響を受けない点をゼロ温度係数点ＺＴＣという。ＭＯＳＦＥＴでは、ゼロ温度係数点より低い領域においては温度の上昇に対してドレイン電流が増加する特性を有しており、ゼロ温度係数点より高い領域においては温度の上昇に対してドレイン電流が減少する特性を有している。従来の種々の基準電圧発生回路においては、ゲート・ソース間電圧を調整する等して、このゼロ温度係数点ＺＴＣでＭＯＳＦＥＴが動作するように構成されていた。
【０００４】
【特許文献１】特開昭５３−８０５５１号公報
【特許文献２】特開２０００−７５９４６号公報
【非特許文献１】Ｐ．Ｒ． Ｇｒａｙ， Ｐ．Ｊ． Ｈｕｒｓｔ， Ｓ．Ｈ． Ｌｅｗｉｓ， ａｎｄ Ｒ．Ｇ． Ｍｅｙｅ“Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｆｏｕｒｔｈ Ｅｄｉｔｉｏｎ．” ｐｐ．３０９−３１７， Ｊｏｈｎ Ｗｉｌｌｅｙ ＆ Ｓｏｎｓ （２００１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゼロ温度係数点は温度依存性が小さいが、それでもなお、一定のゲート・ソース間電圧であっても温度に対してドレイン電流が変動することが、以下のように説明できる。
【０００６】
ドレイン電流ＩＤとゲート・ソース間電圧Ｖｇｓの関係は、ＭＯＳＦＥＴが飽和領域で動作するときには以下の式で表される。
【数１】
但し、μは移動度、Ｃｏｘはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長、ＶｇｓはＭＯＳＦＥＴのゲート・ソース間電圧、ＶＴは閾値電圧である。
【０００７】
式１において、移動度μと閾値電圧ＶＴは次式で表され、これは温度に対して依存性を持つことが分かる。
【数２】
但し、Ｋは比例定数、Ｔは絶対温度である。
【数３】
但し、Ｔ０は基準温度、αＴは閾値電圧の温度係数である。
【０００８】
ここで、ある温度Ｔ１におけるゲート・ソース間電圧Ｖｇｓは、以下の式で表される。
【数４】
【０００９】
そして、ゼロ温度係数点のゲート・ソース間電圧ＶＺＴＣは、上記の式（２）−（４）
【数５】
【００１０】
ゼロ温度係数点のドレイン電流ＩＺＴＣは、式（１）のＶｇｓに式（５）のＶＺＴＣを代入して、Ｖｇｓ＝ＶＺＴＣの条件式を用いると、以下の式で表される。
【数６】
上記の式は、ゼロ温度係数点におけるドレイン電流が温度に対して依存性を有していることを示している。
【００１１】
図２に、温度に対するゼロ温度係数点におけるドレイン電流の変化分ΔＩＺＴＣを示す。同図は、式（６）から求めたものであり、例えば、単なる一例として、定数をμ＝２．２９５、Ｃｏｘ＝２５０Å、αＴ＝−３０００ｐｐｍ／℃、Ｗ／Ｌ＝１とし、ＶＺＴＣ＝１．５５Ｖとした場合の結果である。同図から、温度範囲０℃から９０℃で、ΔＩＺＴＣが約０．０９５μＡ変化していることがわかる。
【００１２】
したがって、これまでのゼロ温度係数点を用いた基準電圧発生回路は、ゲート・ソース間電圧をゼロ温度係数点の電圧ＶＺＴＣに固定していたとしても、厳密にはゼロ温度係数点ＺＴＣの位置にも変化があり、なお温度に対する依存性を有していた。
【００１３】
本発明は、斯かる実情に鑑み、より高ビット数のＡ／Ｄコンバータにも利用可能な温度変化による出力電圧の変化の少ない精密な基準電圧発生回路を提供しようとするものである。
【課題を解決するための手段】
【００１４】
上述した本発明の目的を達成するために、本発明による基準電圧発生回路は、ゼロ温度係数点を有する基準電圧発生部と、基準電圧発生部の出力を入力として温度補償を行う補償回路部であって、補償回路は、ゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有しそのドレイン端子に基準電圧発生部の出力を入力する第１ＭＯＳトランジスタと、ゼロ温度係数点より高い領域において温度の上昇に対してドレイン電流が減少する特性を有しそのドレイン端子に基準電圧発生部の出力を入力する第２ＭＯＳトランジスタと、２つのドレイン電流に対応する電流を加算して出力する出力端子を有するものである。
【００１５】
さらに、第１ＭＯＳトランジスタのドレイン電流に対応する電流が流れる位置に挿入される第１抵抗素子と、第２ＭＯＳトランジスタのドレイン電流に対応する電流が流れる位置に挿入される第２抵抗素子と、を具備するよう構成されても良い。
【００１６】
また、加算回路は、第３抵抗素子と第４抵抗素子とを有し、第３抵抗素子の一端が第１ＭＯＳトランジスタと第１抵抗素子との間に接続され、第４抵抗素子の一端が第２ＭＯＳトランジスタと第２抵抗素子との間に接続され、第１抵抗素子の他端と第２抵抗素子の他端が出力端子に接続されるよう構成されても良い。
【００１７】
ここで、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタがＮ型ＭＯＳトランジスタである場合、第１ＭＯＳトランジスタは、そのドレイン端子が第１抵抗素子を介して電源に接続され、そのソース端子がグラウンドに接続され、第２ＭＯＳトランジスタは、そのドレイン端子が第２抵抗素子を介して電源に接続され、そのソース端子がグラウンドに接続されれば良い。
【００１８】
また、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタがＰ型ＭＯＳトランジスタである場合、第１ＭＯＳトランジスタは、そのドレイン端子が電源に接続され、そのソース端子が第１抵抗素子を介してグラウンドに接続され、第２ＭＯＳトランジスタは、そのドレイン端子が電源に接続され、そのソース端子が第２抵抗素子を介してグラウンドに接続されれば良い。
【００１９】
また、第１抵抗素子及び第２抵抗素子は、ＭＯＳ抵抗で構成されても良い。
【００２０】
さらに、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの特性は、チャネル長とチャネル幅の比率でそれぞれ決定されれば良い。
【００２１】
さらにまた、第３抵抗素子及び第４抵抗素子の抵抗値の比率は、２つのドレイン電流に対応する電流の温度に対するそれぞれの変化量の比率に合わせて決定されれば良い。
【発明の効果】
【００２２】
本発明の基準電圧発生回路には、ゼロ温度係数点を有する一般的な基準電圧発生部からの出力をシンプルな回路で補正することで、温度に対してより高安定な基準電圧を生成可能であるという利点がある。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態を図示例と共に説明する。図３は、本発明の基準電圧発生回路の全体構成を説明するためのブロック図である。図示の通り、本発明の基準電圧発生回路は、基準電圧発生部１と補償回路１０とからなり、基準電圧発生部１の出力が補償回路１０に入力され、補償回路１０の出力を基準電圧出力Ｖｒｅｆとする構成となっている。基準電圧発生部１としては、ゼロ温度係数点を有するものであればいかなるものであっても構わない。このような回路としては、例を挙げれば例えば従来技術の特許文献１，２や非特許文献１等が該当する。
【００２４】
補償回路１０は、基準電圧発生部１からの出力のゼロ温度係数点を基準に、これより低い領域における特性と高い領域における特性が得られるよう構成し、これらを加算して温度補償を行うものである。
【００２５】
補償回路１０の回路構成を、図４を用いて説明する。図４は、本発明の基準電圧発生回路の補償回路の回路構成の一例を説明するための図である。図示の通り、補償回路１０は、Ｎ型の第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２、第１抵抗素子１１１と第２抵抗素子１１２、加算回路１１０とを具備するものである。第１ＭＯＳＦＥＴは、基準電圧発生部１のゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有するよう構成される。反対に、第２ＭＯＳＦＥＴは、基準電圧発生部１のゼロ温度係数より高い領域において温度の上昇に対してドレイン電流が減少する特性を有するよう構成される。これらのＭＯＳＦＥＴの特性について、以下、図５を用いてより具体的に説明する。
【００２６】
図５は、本発明に用いられる第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲート・ソース間電圧に対するドレイン電流の変化の一例を表すグラフである。各ＭＯＳＦＥＴについて、０℃のときと９０℃のときのドレイン電流の変化を表しており、それぞれゼロ温度係数点ＺＴＣ１、ＺＴＣ２があることが分かる。このゼロ温度係数点ＺＴＣ１、ＺＴＣ２が、基準電圧発生部１の出力電圧を挟むように、各ＭＯＳＦＥＴのチャネル長とチャネル幅の比率Ｗ／Ｌが設定される。具体的には、図示のような特性の場合、具体的には例えば基準電圧発生部１の出力電圧が１．５９Ｖの場合、第１ＭＯＳＦＥＴは、ゼロ温度係数点ＺＴＣ１が１．５９Ｖよりも低い電圧となるようにＷ／Ｌを設定する。これは例えばＷ／Ｌ＝０．３５である。そのときＺＴＣ１は約１．５７Ｖとなる。そして、第２ＭＯＳＦＥＴは、ゼロ温度係数点ＺＴＣ２が１．５９Ｖよりも高い電圧となるようにＷ／Ｌを設定する。これは例えばＷ／Ｌ＝１である。そのときＺＴＣ２は約１．６１Ｖとなる。
【００２７】
上記のようにチャネル長Ｌとチャネル幅Ｗの比率Ｗ／Ｌでそれぞれの特性を決定すれば良いが、上記の各電圧やＷ／Ｌの値は、単なる例示であり上記の値には限定されず、基準電圧発生部の出力電圧、より具体的には基準電圧発生部のゼロ温度係数点の上下に各ＭＯＳＦＥＴのゼロ温度係数点が来るように構成された状態であれば、いかなる値であっても良い。但し、第１ＭＯＳＦＥＴに関しては、ゼロ温度係数点が余りに低いところになると、ドレイン電流が飽和してしまうためそれよりは高い領域が好ましく、第２ＭＯＳＦＥＴに関しては、ゼロ温度係数点が余りに高いところになると、ドレイン電流が飽和してしまうためそれより低い領域が好ましい。したがって、各ＭＯＳＦＥＴのゼロ温度係数点は、基準電圧発生部１の出力電圧の上下であり、かつ飽和しない領域に存在するように適宜構成すれば良い。このように各ＭＯＳＦＥＴを構成することで、第１ＭＯＳＦＥＴは基準電圧発生部１のゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有するようになり、第２ＭＯＳＦＥＴは基準電圧発生部１のゼロ温度係数より高い領域において温度の上昇に対してドレイン電流が減少する特性を有するようになる。
【００２８】
図４を再度参照して補償回路構成を説明すると、第１ＭＯＳＦＥＴ１０１と第１抵抗素子１１１が基準電圧発生部１の出力電圧より低い電圧側にゼロ温度係数点が設定された回路を構成し、第２ＭＯＳＦＥＴ１０２と第２抵抗素子１１２が基準電圧発生部１の出力電圧より高い電圧側にゼロ温度係数点が設定された回路を構成している。第１ＭＯＳＦＥＴ１０１のゲート端子は、基準電圧発生部１からの出力Ｖｉｎを受ける。またドレイン端子は、第１抵抗素子１１１を介して電源Ｖｄｄに接続される。そして、ソース端子はグラウンドＧＮＤに接続される。一方、第２ＭＯＳＦＥＴ１０２のゲート端子は、基準電圧発生部１からの出力Ｖｉｎを受ける。また、ドレイン端子は第２抵抗素子１１２を介して電源Ｖｄｄに接続される。そして、ソース端子はグラウンドＧＮＤに接続される。すなわち、第１抵抗素子１１１及び第２抵抗素子１１２は、各ドレイン電流に対応する電流が流れる位置に挿入されている。
【００２９】
加算回路１１０は、上記のように構成された低い領域側の第１ＭＯＳＦＥＴ１０１と第１抵抗素子１１１のドレイン電流に対応する電流と、高い領域側の第２ＭＯＳＦＥＴ１０２と第２抵抗素子１１２のドレイン電流に対応する電流とを加算するものである。なお、ドレイン電流に対応する電流とは、ドレイン電流の変化に応じて変化する電流であり、これは例えば第１抵抗器１１１に流れる電流ＩＲ１からドレイン電流ＩＤ１を引いた電流である。また、第２抵抗器１１２に流れる電流ＩＲ２からドレイン電流ＩＤ２を引いた電流である。したがって、加算回路１１０では、このようなドレイン電流に対応する電流を加算する、すなわち、（ＩＲ１−ＩＤ１）＋（ＩＲ２−ＩＤ２）という処理を行うものである。
【００３０】
本発明における補償回路１０について、加算回路１１０の具体的な回路構成を含めた回路を図６を用いて説明する。図中、図４と同一の符号を付した部分は同一物を表わしている。図６に示すように、加算回路１１０は、第３抵抗素子１１３と第４抵抗素子１１４とからなるものである。そして、第３抵抗素子１１３は、第１ＭＯＳＦＥＴ１０１のドレイン端子と第１抵抗素子１１１との間にその一端が接続される。一方、第４抵抗素子１１４は、第２ＭＯＳＦＥＴ１０２のドレイン端子と第２抵抗素子１１２との間にその一端が接続される。また、第３抵抗素子の他端と第４抵抗素子の他端が接続され、これが本発明の基準電圧発生回路の出力端子Ｖｒｅｆを構成する。第３抵抗素子１１３及び第４抵抗素子１１４は、低い領域側のドレイン電流に対応する電流と高い領域側のドレイン電流に対応する電流との温度に対する変化量の比率に合わせて、その抵抗値の比率を決定すれば良い。
【００３１】
なお、図４や図６で例示した補償回路１０の加算回路１１０が接続される部分は、第１ＭＯＳＦＥＴ１０１と第１抵抗素子１１１の間、及び第２ＭＯＳＦＥＴ１０２と第２抵抗素子１１２の間となっているが、本発明はこれに限定されず、ドレイン電流に対応する電流をそれぞれ加算できるところであればどこの電流を加算するようにしても構わず、また、他の抵抗素子等をさらに用いても勿論構わない。また、ＭＯＳＦＥＴはＮ型のものを図示したが、本発明はこれに限定されず、Ｐ型のものであっても特性を反転させれば同様に適用可能である。さらに、図示例ではエンハンスメント型ＭＯＳＦＥＴを用いたが、これらも必要により適宜デプレッション型ＭＯＳＦＥＴに代替することも勿論可能である。
【００３２】
図７に、ＭＯＳＦＥＴとしてＰ型のものを用いた場合の本発明における補償回路１０の具体的な回路構成を示す。図中、図６と同一の符号を付した部分は同一物を表わしている。図６等に示したＮ型ＭＯＳＦＥＴを用いた場合では、ドレイン端子は抵抗素子を介して電源に接続され、ソース端子はグラウンドに接続されていたが、本実施例のようにＰ型ＭＯＳＦＥＴを用いた場合では、図７に示すように、ドレイン端子は電源に接続され、ソース端子は抵抗素子を介してグラウンドに接続されるよう構成されている。そして、第３抵抗素子１１３は、Ｐ型の第１ＭＯＳＦＥＴ１０１’のソース端子と第１抵抗素子１１１との間にその一端が接続される。一方、第４抵抗素子１１４は、Ｐ型の第２ＭＯＳＦＥＴ１０２’のソース端子と第２抵抗素子１１２との間にその一端が接続される。また、第３抵抗素子の他端と第４抵抗素子の他端が接続され、これが本発明の基準電圧発生回路の出力端子Ｖｒｅｆを構成する。第３抵抗素子１１３及び第４抵抗素子１１４は、高い領域側のドレイン電流に対応する電流と低い領域側のドレイン電流に対応する電流との温度に対する変化量の比率に合わせて、その抵抗値の比率を決定すれば良い。なお、Ｐ型ＭＯＳＦＥＴを用いる場合には、特性が反転するため、第１ＭＯＳＦＥＴ１０１’と第１抵抗素子１１１が基準電圧発生部１の出力電圧より高い電圧側にゼロ温度係数点が設定された回路を構成し、第２ＭＯＳＦＥＴ１０２’と第２抵抗素子１１２が基準電圧発生部１の出力電圧より低い電圧側にゼロ温度係数点が設定された回路を構成することになる。
【００３３】
さらに、第１抵抗素子と第２抵抗素子をＭＯＳ抵抗で構成することも可能である。図８に、本発明における補償回路１０の第１抵抗素子と第２抵抗素子に、Ｐ型ＭＯＳＦＥＴのＭＯＳ抵抗を用いた場合の回路図を示す。図中、図４や図６と同一の符号を付した部分は同一物を表わしている。第３ＭＯＳＦＥＴ１０３がＭＯＳ抵抗を構成し第１抵抗素子に対応するものであり、第４ＭＯＳＦＥＴ１０４がＭＯＳ抵抗を構成し第２抵抗素子に対応するものである。第３ＭＯＳＦＥＴ１０３のドレイン端子は電源Ｖｄｄに接続され、ゲート端子がソース端子に接続され第１ＭＯＳＦＥＴ１０１のドレイン端子に接続される。同様に、第４ＭＯＳＦＥＴ１０４のドレイン端子は電源Ｖｄｄに接続され、ゲート端子がソース端子に接続され第２ＭＯＳＦＥＴ１０２のドレイン端子に接続される。このように構成しても、図６に示した補償回路１０と同様の動作が可能である。
【００３４】
図９は、本発明の基準電圧発生回路の具体的な回路構成を説明するための図である。図中、図６や図８等と同一の符号を付した部分は同一物を表わしている。図示例の基準電圧発生部１は、非特許文献１に記載の回路構成であり、Ｐ型の第５ＭＯＳＦＥＴ１０５、第６ＭＯＳＦＥＴ１０６と、Ｎ型の第７ＭＯＳＦＥＴ１０７、第８ＭＯＳＦＥＴ１０８と、第５抵抗素子１１５とからなる。より具体的には、第５ＭＯＳＦＥＴ１０５と第６ＭＯＳＦＥＴ１０６とでカレントミラー回路を構成しており、それぞれのソース端子が電源Ｖｄｄに接続され、ゲート端子が互いに接続される。また、それらのゲート端子が第６ＭＯＳＦＥＴ１０６のソース端子に接続され、且つ第７ＭＯＳＦＥＴ１０７のドレイン端子にも接続される。第７ＭＯＳＦＥＴ１０７のゲート端子は、第５ＭＯＳＦＥＴ１０５のソース端子に接続され、第８ＭＯＳＦＥＴ１０８のドレイン端子にも接続される。第８ＭＯＳＦＥＴ１０８のソース端子はグラウンドＧＮＤに接続され、ゲート端子は第７ＭＯＳＦＥＴ１０７のソース端子に接続され、第５抵抗素子１１５の一端にも接続される。第５抵抗素子１１５の他端は、グラウンドＧＮＤに接続される。そして、第５抵抗素子１１５の両端の電圧を、補償回路１０の入力端子である第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２のゲート端子に入力する。
【００３５】
ここで、図９に示した回路の各構成要素のパラメータの値の一例を表１に挙げる。なお、この値はあくまでも単なる一例であり、本発明の基準電圧発生回路がこの値に限定されるものではない。
【表１】
【００３６】
図１０に、図９に示した回路構成の基準電圧発生回路の温度に対するドレイン電流に対応する電流の変化のシミュレーション結果を示す。図１０（ａ）が第１ＭＯＳＦＥＴ１０１のドレイン電流ＩＤ１に対応する電流ＩＲ１の温度変化による変化を表し、図１０（ｂ）が第２ＭＯＳＦＥＴ１０２のドレイン電流ＩＤ２に対応する電流ＩＲ２の温度変化による変化を表している。図１０（ａ）から、温度の上昇に伴い電流ＩＲ１が減少する特性を示していることが分かる。また、図１０（ｂ）から、温度の上昇に伴い電流ＩＲ２が６０℃までは増加し、６０℃以上ではわずかに減少する特性を示していることが分かる。また、０℃から９０℃までの温度変化における電流ＩＲ１の変化量ΔＩＲ１は、約０．０４μＡであり、電流ＩＲ２の変化量ΔＩＲ２は、約０．０８μＡであることが分かる。したがって、この変化量の比率に合わせて、第３抵抗素子１１３と第４抵抗素子１１４の抵抗値の比率を、例えば表１のように１０ｋΩと２０ｋΩに決定している。
【００３７】
図１１に、基準電圧発生部１単体での温度に対する出力電圧の変化量と本発明による補償回路１０を組み合わせた基準電圧発生回路での温度に対する出力電圧Ｖｒｅｆの変化量を比較したシミュレーション結果を示す。同図から分かるとおり、基準電圧発生部１単体では、０℃から９０℃の温度変化に対して、約５ｍＶ出力電圧が変化し、温度安定性（ＴＣ）が３５ｐｐｍ／℃であるのに対し、本願発明の基準電圧発生回路では、約４００μＶの出力電圧の変化だけであり、ＴＣは０．７ｐｐｍ／℃となっている。すなわち、本願発明の基準電圧発生回路では、補償回路１０を設けたことにより、出力電圧Ｖｒｅｆの温度安定性ＴＣが約１／５０となり、温度に対して非常に安定化できていることが分かる。
【００３８】
なお、本発明の基準電圧発生回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００３９】
【図１】図１は、ＭＯＳＦＥＴのゲート・ソース間電圧の変化に対するドレイン電流の変化を表すグラフである。
【図２】図２は、温度に対するゼロ温度係数点におけるドレイン電流の変化分を表すグラフである。
【図３】図３は、本発明の基準電圧発生回路の全体構成を説明するためのブロック図である。
【図４】図４は、本発明の基準電圧発生回路の補償回路の回路構成を説明するための回路図である。
【図５】図５は、本発明に用いられる第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲート・ソース間電圧に対するドレイン電流の変化を表すグラフである。
【図６】図６は、本発明の基準電圧発生回路の補償回路の回路構成を説明するためのより具体的な回路図である。
【図７】図７は、本発明の基準電圧発生回路の補償回路の他の回路構成を説明するための回路図である。
【図８】図８は、本発明の基準電圧発生回路の補償回路の他の回路構成を説明するための回路図である。
【図９】図９は、本発明の基準電圧発生回路の具体的な回路構成を説明するための回路図である。
【図１０】図１０は、図９に示した回路構成の基準電圧発生回路の温度に対するドレイン電流に対応する電流の変化のシミュレーション結果を表すグラフであり、図１０（ａ）が第１ＭＯＳＦＥＴのドレイン電流に対応する電流の温度変化による変化を表すグラフであり、図１０（ｂ）が第２ＭＯＳＦＥＴのドレイン電流に対応する電流の温度変化による変化を表すグラフである。
【図１１】図１１は、基準電圧発生部単体での温度に対する出力電圧の変化量と本発明による補償回路を組み合わせた基準電圧発生回路での温度に対する出力電圧の変化量を比較したシミュレーション結果を表すグラフである。
【符号の説明】
【００４０】
１ 基準電圧発生部
１０ 補償回路
１０１ 第１ＭＯＳＦＥＴ
１０２ 第２ＭＯＳＦＥＴ
１０３ 第３ＭＯＳＦＥＴ
１０４ 第４ＭＯＳＦＥＴ
１０５ 第５ＭＯＳＦＥＴ
１０６ 第６ＭＯＳＦＥＴ
１０７ 第７ＭＯＳＦＥＴ
１０８ 第８ＭＯＳＦＥＴ
１１０ 加算回路
１１１ 第１抵抗素子
１１２ 第２抵抗素子
１１３ 第３抵抗素子
１１４ 第４抵抗素子
１１５ 第５抵抗素子
【特許請求の範囲】
【請求項１】
温度補償された基準電圧発生回路であって、該回路は、
ゼロ温度係数点を有する基準電圧発生部と、
前記基準電圧発生部の出力を入力として温度補償を行う補償回路部であって、前記ゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有しそのドレイン端子に前記基準電圧発生部の出力を入力する第１ＭＯＳトランジスタと、前記ゼロ温度係数点より高い領域において温度の上昇に対してドレイン電流が減少する特性を有しそのドレイン端子に前記基準電圧発生部の出力を入力する第２ＭＯＳトランジスタと、２つのドレイン電流に対応する電流を加算して出力する出力端子を有する加算回路と、を有する補償回路部と、
を具備することを特徴とする基準電圧発生回路。
【請求項２】
請求項１に記載の基準電圧発生回路であって、さらに、
前記第１ＭＯＳトランジスタのドレイン電流に対応する電流が流れる位置に挿入される第１抵抗素子と、
前記第２ＭＯＳトランジスタのドレイン電流に対応する電流が流れる位置に挿入される第２抵抗素子と、
を具備することを特徴とする基準電圧発生回路。
【請求項３】
請求項２に記載の基準電圧発生回路において、前記加算回路は、第３抵抗素子と第４抵抗素子とを有し、
前記第３抵抗素子の一端が第１ＭＯＳトランジスタと第１抵抗素子との間に接続され、
前記第４抵抗素子の一端が第２ＭＯＳトランジスタと第２抵抗素子との間に接続され、
前記第１抵抗素子の他端と第２抵抗素子の他端が出力端子に接続される、
ことを特徴とする基準電圧発生回路。
【請求項４】
請求項２又は請求項３に記載の基準電圧発生回路において、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタはＮ型ＭＯＳトランジスタからなり、
前記第１ＭＯＳトランジスタは、そのドレイン端子が第１抵抗素子を介して電源に接続され、そのソース端子がグラウンドに接続され、
前記第２ＭＯＳトランジスタは、そのドレイン端子が第２抵抗素子を介して電源に接続され、そのソース端子がグラウンドに接続される、
ことを特徴とする基準電圧発生回路。
【請求項５】
請求項２又は請求項３に記載の基準電圧発生回路において、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタはＰ型ＭＯＳトランジスタからなり、
前記第１ＭＯＳトランジスタは、そのドレイン端子が電源に接続され、そのソース端子が第１抵抗素子を介してグラウンドに接続され、
前記第２ＭＯＳトランジスタは、そのドレイン端子が電源に接続され、そのソース端子が第２抵抗素子を介してグラウンドに接続される、
ことを特徴とする基準電圧発生回路。
【請求項６】
請求項２乃至請求項５の何れかに記載の基準電圧発生回路において、前記第１抵抗素子及び第２抵抗素子は、ＭＯＳ抵抗であることを特徴とする基準電圧発生回路。
【請求項７】
請求項１乃至請求項６の何れかに記載の基準電圧発生回路において、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの特性は、チャネル長とチャネル幅の比率でそれぞれ決定されることを特徴とする基準電圧発生回路。
【請求項８】
請求項３乃至請求項７の何れかに記載の基準電圧発生回路において、前記第３抵抗素子及び第４抵抗素子の抵抗値の比率は、２つのドレイン電流に対応する電流の温度に対するそれぞれの変化量の比率に合わせて決定されることを特徴とする基準電圧発生回路。
【請求項１】
温度補償された基準電圧発生回路であって、該回路は、
ゼロ温度係数点を有する基準電圧発生部と、
前記基準電圧発生部の出力を入力として温度補償を行う補償回路部であって、前記ゼロ温度係数点より低い領域において温度の上昇に対してドレイン電流が増加する特性を有しそのドレイン端子に前記基準電圧発生部の出力を入力する第１ＭＯＳトランジスタと、前記ゼロ温度係数点より高い領域において温度の上昇に対してドレイン電流が減少する特性を有しそのドレイン端子に前記基準電圧発生部の出力を入力する第２ＭＯＳトランジスタと、２つのドレイン電流に対応する電流を加算して出力する出力端子を有する加算回路と、を有する補償回路部と、
を具備することを特徴とする基準電圧発生回路。
【請求項２】
請求項１に記載の基準電圧発生回路であって、さらに、
前記第１ＭＯＳトランジスタのドレイン電流に対応する電流が流れる位置に挿入される第１抵抗素子と、
前記第２ＭＯＳトランジスタのドレイン電流に対応する電流が流れる位置に挿入される第２抵抗素子と、
を具備することを特徴とする基準電圧発生回路。
【請求項３】
請求項２に記載の基準電圧発生回路において、前記加算回路は、第３抵抗素子と第４抵抗素子とを有し、
前記第３抵抗素子の一端が第１ＭＯＳトランジスタと第１抵抗素子との間に接続され、
前記第４抵抗素子の一端が第２ＭＯＳトランジスタと第２抵抗素子との間に接続され、
前記第１抵抗素子の他端と第２抵抗素子の他端が出力端子に接続される、
ことを特徴とする基準電圧発生回路。
【請求項４】
請求項２又は請求項３に記載の基準電圧発生回路において、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタはＮ型ＭＯＳトランジスタからなり、
前記第１ＭＯＳトランジスタは、そのドレイン端子が第１抵抗素子を介して電源に接続され、そのソース端子がグラウンドに接続され、
前記第２ＭＯＳトランジスタは、そのドレイン端子が第２抵抗素子を介して電源に接続され、そのソース端子がグラウンドに接続される、
ことを特徴とする基準電圧発生回路。
【請求項５】
請求項２又は請求項３に記載の基準電圧発生回路において、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタはＰ型ＭＯＳトランジスタからなり、
前記第１ＭＯＳトランジスタは、そのドレイン端子が電源に接続され、そのソース端子が第１抵抗素子を介してグラウンドに接続され、
前記第２ＭＯＳトランジスタは、そのドレイン端子が電源に接続され、そのソース端子が第２抵抗素子を介してグラウンドに接続される、
ことを特徴とする基準電圧発生回路。
【請求項６】
請求項２乃至請求項５の何れかに記載の基準電圧発生回路において、前記第１抵抗素子及び第２抵抗素子は、ＭＯＳ抵抗であることを特徴とする基準電圧発生回路。
【請求項７】
請求項１乃至請求項６の何れかに記載の基準電圧発生回路において、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの特性は、チャネル長とチャネル幅の比率でそれぞれ決定されることを特徴とする基準電圧発生回路。
【請求項８】
請求項３乃至請求項７の何れかに記載の基準電圧発生回路において、前記第３抵抗素子及び第４抵抗素子の抵抗値の比率は、２つのドレイン電流に対応する電流の温度に対するそれぞれの変化量の比率に合わせて決定されることを特徴とする基準電圧発生回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−１３３６３７（Ｐ２００７−１３３６３７Ａ）
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願番号】特願２００５−３２５７７２（Ｐ２００５−３２５７７２）
【出願日】平成１７年１１月１０日（２００５．１１．１０）
【出願人】（８９９００００５７）学校法人日本大学 (650)
【Ｆターム（参考）】
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願日】平成１７年１１月１０日（２００５．１１．１０）
【出願人】（８９９００００５７）学校法人日本大学 (650)
【Ｆターム（参考）】
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