多孔質シリコンを多孔質金属またはセラミックスに変換することによってマイクロ構造を作製するための方法
マイクロ構造（１００）を作製するための方法が提案される。この方法は、主面を有するシリコン基板（１０２）を設けるステップで始まる。次に、主面からシリコン基板の中へ延びる多孔質シリコン層（１０３）が形成される。この方法は、多孔質シリコン層を選択的にエッチングすることによって継続し、多孔質シリコンの突出マイクロ素子（１１２）のセットを得る。各突出マイクロ素子は、シリコン基板（１０６）の残りの部分から突き出し、それによって、対応する外面を露出させる。次に、突出マイクロ素子を処理して、対応する導電性（１１５）または絶縁性（１１５’）マイクロ素子のセットを得る。各導電性または絶縁性マイクロ素子は、（対応する突出素子の中へ外面から延びる）多孔質シリコンの少なくとも主要部分を多孔質金属またはセラミックスにそれぞれ変換することによって得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態による解決法は、マイクロ構造に関する。
【背景技術】
【０００２】
マイクロ構造（導電性または絶縁性）は、無数の用途でよく用いられる。典型的な例は、半導体材料のチップ（ここに集積回路が形成される）をパッケージ化するための回路付き基板である。一般的に、基板は、導電性接続要素を支持するための絶縁性基体で作製される。例えば、ボールグリッドアレイ（ＢＧＡ）型の電子デバイスでは、チップは、基板の上面に実装される。次に、チップの端子が、対応する接点（パッドなど）に接合されるが、これらの接点は、（フリップチップ技術などを用いて）基板の同じ上面に設けられる。スルービアホール（または単にビア）が、基板を横断して、基板の上面のパッドを、基板の下面に設けられた対応する導電性ボールに接続するようにする。次に、このようにして得られた構造は、（例えばプラスチック材料の）保護カバー内に囲まれるが、この保護カバーは、（電子デバイスの外部端子を実現する）基板下面のボールだけを露出させておく。
【０００３】
この文脈では、チップの端子用のより高密度な接点に対する要求ゆえの問題がある。実際には、集積回路における複雑さの増大によって、（特にマルチプロセッサコンポーネント用の）チップにおける非常に多数の端子が、それらのピッチの対応する減少と共に必要とされる。しかしながら、シーケンシャルビルドアップ（ＳＢＵ）または高密度相互接続（ＨＤＩ）としてもまた知られているマイクロビア技術に基づいたプロセスなどの非常に精巧な作製プロセスによっても、５０〜８０μｍ未満の直径を備えたビアを得ることは可能にはならない。
【０００４】
また、チップの端子密度の増加は、チップによって生成される熱の放散のために大きな問題を引き起こす。これは、特にチップの熱が集中する特定の領域（ホットスポット）において非常に重大なことになる可能性がある。
【０００５】
周知の基板における別の問題は、対応するビアを介した、チップの端子と電子デバイスの端子との間における接続部の非常に低い抵抗の要求である。例えば、ほとんど全ての機能が少数のチップで実現される携帯電話用など、複雑なシステムオンチップ（ＳＯＣ）では、各接続部の抵抗は７０〜８０ｍΩを超えるべきでない。
【０００６】
他方で、いくつかの用途（例えば、電子デバイスが高周波で動作する場合）では、接続部の結合浮遊容量を低減するために、基板の絶縁性基体の低誘電率が必要とされる。さらに、電力用途では、絶縁性基体が、高破壊電圧を示すべきことがまた必要とされる。
【０００７】
さらなる問題は、電子デバイスの信頼性に関する。実際には、チップの熱膨張係数（ＴＣＥ）と基板の熱膨張係数（ＴＣＥ）との間のどんな差も、（特に、フリップチップ技術では基板とチップの接合部において）チップに機械的応力を引き起こす可能性がある。この問題は、超低誘電率の誘電体材料を用いることによってさらに悪化される。なぜなら、これらの材料は、基板が事実上チップに対して応力を引き起こさないことを要求するからである。
【０００８】
同様の考察が、２以上の電子デバイス（各デバイスは、対応する基板を備えている）が上下に実装されるパッケージオンパッケージ（ＰＯＰ）構造に当てはまる。
【０００９】
マイクロ構造の別の適用例は、マイクロ電気機械システム（ＭＥＭＳ）である。この場合には、複雑な形状の（導電性または絶縁性）マイクロ構造を作製する能力が必要とされる。これらのマイクロ構造の望ましい特性は、高い機械的剛性、低重量および／または極端な温度（例えば、−１００℃までもしくは＋１，５００℃まで）に対する耐久性であり得る。
【００１０】
さらに、マイクロ構造はまた、（例えば、時計における）精密マイクロメカニカル用途で用いてもよい。これには、温度に対して非常に安定し、低い慣性を備え、かつ／または過酷な環境における使用に適した（例えば、耐腐食性である）（導電性または絶縁性）マイクロ構造が必要とされる可能性がある。
【００１１】
また、マイクロ構造の使用を必要とする他の技術分野において、同等の、追加的な、および／または異なる問題に遭遇する。例えば、これは、（電磁気アンテナで使用するためなどの）磁性誘電体材料、（マイクロ構造の寸法を考慮した、マイクロ波管またはそれ以上のテラＨｚ周波数領域の管などの）真空電子デバイス等の場合である。
【発明の概要】
【課題を解決するための手段】
【００１２】
一般的な言い方をすると、本発明の実施形態による解決法は、多孔質シリコンからマイクロ構造を作製するという考えに基づいている。
【００１３】
特に、本発明の様々な態様は、独立請求項に述べられているような解決法を提供する。本発明の有利な実施形態が、従属請求項に述べられている。
【００１４】
より具体的には、本発明の実施形態による解決法の態様によって、マイクロ構造を作製するための方法が提案される。この方法は、（主面を有する）シリコン基板を設けるステップで始まる。次に、主面からシリコン基板の中へ延びる多孔質シリコン層が形成される。この方法は、多孔質シリコン層を選択的にエッチングすることによって継続し、多孔質シリコンの突出マイクロ素子のセットを得る。各突出マイクロ素子は、シリコン基板の残りの部分から突き出し、それによって、対応する外面を露出させる。次に、突出マイクロ素子を処理して、対応する導電性または絶縁性マイクロ素子のセットを得る。各導電性または絶縁性マイクロ素子は、（対応する突出マイクロ素子の中へ外面から延びる）多孔質シリコンの少なくとも主要部分を多孔質金属またはセラミックスにそれぞれ変換することによって得られる。
【００１５】
本発明の特定の実施形態による解決法の他の態様が、磁性誘電体構造、相互接続構造、パッケージ化電子デバイス、パッケージツーパッケージ電子デバイス、電力電子デバイス、真空電子デバイス、およびマイクロメカニズムを作製するための方法を提案する。
【００１６】
本発明の実施形態による解決法は、本発明のさらなる特徴および利点と同様に、添付の図面と共に読むべき、純粋に非限定的な指摘として提供される以下の詳細な説明に関連して最もよく理解されるであろう。この点において、図が、必ずしも縮尺通りに作成されていないこと、および別段の指摘がなければ、図が、本明細書で説明する構造および手順を単に概念的に示すためのものであることが、明らかに意図されている。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図１Ｂ】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図１Ｃ】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図１Ｄ】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図１Ｄ−１】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ａ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｂ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｃ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｄ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｅ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｆ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｇ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図３Ａ】本発明の実施形態に従って相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｂ】本発明の実施形態に従って相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｃ】本発明の実施形態に従って相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｄ】本発明の実施形態に従って相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ａ−１】本発明の別の実施形態に従って同じ相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｂ−１】本発明の別の実施形態に従って同じ相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｃ−１】本発明の別の実施形態に従って同じ相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｄ−１】本発明の別の実施形態に従って同じ相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図４Ａ】本発明の実施形態に従ってパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ｂ】本発明の実施形態に従ってパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ｃ】本発明の実施形態に従ってパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ａ−１】本発明の別の実施形態に従って同じパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ｂ−１】本発明の別の実施形態に従って同じパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ｃ−１】本発明の別の実施形態に従って同じパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ａ】本発明の実施形態に従って異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ｂ】本発明の実施形態に従って異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ｃ】本発明の実施形態に従って異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ａ−１】本発明の別の実施形態に従って、同じ異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ｂ−１】本発明の別の実施形態に従って、同じ異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ｃ−１】本発明の別の実施形態に従って、同じ異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図６】本発明の実施形態による解決法で取得可能なさらに例示的なパッケージ化電子デバイスである。
【図７】本発明の実施形態による解決法で取得可能な例示的なパッケージオンパッケージ電子デバイスである。
【図８】本発明の実施形態による解決法で取得可能な例示的な電力電子デバイスである。
【図９Ａ】本発明の実施形態に従って真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図９Ｂ】本発明の実施形態に従って真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図９Ｃ】本発明の実施形態に従って真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図９Ｄ】本発明の実施形態に従って真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図１０Ａ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｂ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｃ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｄ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｅ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｆ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【発明を実施するための形態】
【００１８】
特に図１Ａ〜１Ｄ−１を参照すると、本発明の実施形態に従って、（図１Ｄにおいて参照符号１００で、かつ図１Ｄ−１において参照符号１００’でそれぞれ示された）導電性または絶縁性マイクロ構造を作製するための作製プロセスにおける様々な段階が示されている。
【００１９】
図１Ａに示すように、作製プロセスは、（例えば、単結晶シリコンのウエハからなる）シリコン基板１０２で始まる。単一のマイクロ構造が全ウエハ上に形成されてもよく、または同じマイクロ構造は、ウエハにおけるいくつかの同一の面積に再現されてもよく、次に、このウエハが、プロセスの終わりにダイシングされる。多孔質シリコン層１０３が、シリコン基板１０２中に形成される。多孔質シリコン層１０３は、シリコン基板１０２の前（上）面から延びて、シリコン基板１０２における非多孔質すなわち緻密なシリコンの残部（参照符号１０６で示されている）を残しておくようにする。
【００２０】
この目的のために、シリコン基板１０２は、（その前面に作用する）陽極プロセスにさらされる。特に、シリコン基板１０２は、（フッ化水素酸すなわちＨＦが豊富な電解液を含む）電気化学セルにおける陽極として用いられる。陽極プロセスの電流密度が、（多数の実験的要因に依存して）臨界値ＪＰＳより低い場合には、電解液は、シリコン基板１０２の前面に達する正孔とだけ反応する（その結果、反応は、正孔の供給によって制限され、電解液へのそのイオン拡散によっては制限されない）。もちろん、これは、シリコン基板１０２の前面における（自由）正孔の利用可能性を必要とする。正孔の利用可能性は、シリコン基板１０２がＰ型である場合には明白である。反対に、シリコン基板１０２がＮ型である場合には、シリコン−電解液の界面は、逆バイアスをかけられたショットキー接合部（すなわち、シリコン基板１０２における不純物濃度が増加するにつれて幅が減少する空乏領域を備えた）として動作する。シリコン基板１０２が、高い不純物濃度（Ｎ＋）を有する場合には、シリコン基板１０２における自由正孔は、量子力学的トンネル効果によって、この接合部のポテンシャル障壁を通過することができる。逆に言えば、例えばシリコン基板１０２の前面および／または裏（下）面でシリコン基板１０２を照明することによって、正孔がポテンシャル障壁を通過できるようにするためのエネルギーを、正孔に供給することが必要である。
【００２１】
多孔質シリコン（ＰＳ）は、その孔の直径に従ってナノＰＳ（またはマイクロＰＳ）、メソＰＳおよびマクロＰＳとして分類される。特に、孔の直径は、ナノＰＳでは２ｎｍ未満であり、メソＰＳでは２ｎｍ〜５０ｎｍであり、マクロＰＳでは５０ｎｍを超える。原則として、ナノＰＳは、シリコン基板のドーピングと無関係に、全てのシリコン基板に形成される。しかしながら、純粋なナノＰＳは、不純物濃度が低いＰ型のシリコン基板においてのみ得ることができる。その代りに、ナノＰＳおよびメソＰＳの混合が、不純物濃度が高い（Ｎ型またはＰ型のいずれかの）シリコン基板で得られる。最後に、マクロＰＳは、不純物濃度が低いシリコン基板で得ることができる（シリコン基板がＮ型である場合に孔を被覆することが分かっているナノＰＳを伴って）。
【００２２】
多孔質シリコンの特性は、その形態に依存するが、形態は、今度は、様々なパラメータ（例えば、シリコンの長さ、不純物の濃度およびタイプ、電流密度、電解液のタイプ等）によって定義される陽極プロセスのレジーム（ｒｅｇｉｍｅ）の関数である。この文脈では、多孔質シリコンの関連特性は、その多孔度（ＰＳ％）であり、それは、（緻密な）シリコンに対して、
【数１】
として定義される。ここで、ρＰＳが多孔質シリコンの密度であり、ρＳｉが、緻密なシリコンの密度（すなわち２．３ｇ／ｃｍ３）である。多孔質シリコンの密度ρＰＳは、次の式を適用することによって測定することができる。
【数２】
ここで、値ＰＳｉ（陽極プロセス前のシリコン基板の初期重量）、ＰＰＳ（陽極プロセス後のシリコン基板の終了重量）およびＤＰＳ（多孔質シリコン層の厚さ）は、測定できるのに対して、値ＳＰＳ（陽極プロセスにさらされているシリコン基板の前面の拡張）は周知である。
【００２３】
特に、多孔度ＰＰＳ％は、電解液濃度が減少するにつれて、かつ／または電流密度が増加するにつれて増加する。いくつかの用途では、（例えば、均一なマイクロ構造を得るために）多孔質シリコン層１０３全体において多孔度ＰＰＳ％を同一に維持することが好ましい。この目的のために、多孔質シリコン層１０３の厚さＤＰＳが薄い（例えば、５０μｍ以下）場合には、プロセスパラメータを経時的に一定に維持することで十分である。しかしながら、多孔質シリコン層１０３の厚さＤＰＳが比較的厚い（例えば、５０μｍ超）場合には、多孔質シリコン層１０３の下部における電解液濃度は、そのイオン拡散における限界のために減少する。しかしながら、それに応じて経時的に電流密度を（例えば、線形則で）減少させることによって、均一な多孔度を得ることがやはり可能である。これに反して、他の用途では、多孔質シリコン層１０３の全体にわたって多孔度ＰＰＳ％を変えることが好ましい。例えば、（孔を塞ぐプロセスなどの追加的な作業を回避するために）多孔質シリコン層１０３の内側に向かって増加する多孔度ＰＰＳ％を有することが好ましくなり得る。上記のことを考慮すると、かかる結果は、それなりにプロセスパラメータを変えることによって（例えば、経時的に線形則で電流密度を増加させることによって）か、または多孔質シリコン層１０３の厚さＤＰＳが厚い（例えば、５０μｍ超）場合であっても一定のプロセスパラメータを用いることによって、得ることができる。
【００２４】
例えば、次の実験結果は、０．０１〜０．０２Ωｃｍの抵抗を有するＮ＋型のシリコン基板で得られたが、このシリコン基板は、ＨＦ：Ｃ２Ｈ５ＯＨ＝３：１の電解液に浸漬された。陽極プロセスは、次のレジームの電流密度を印加することによって室温で実行された。
【００２５】
【表１】
【００２６】
陽極プロセスのレジームは、多孔質シリコン層１０２の所望の厚さＤＰＳおよび多孔度ＰＰＳ％を得るために、問題なく変更することができる。例えば、厚さＤＰＳは、１μｍ〜５００μｍに及ぶことができる。多孔度ＰＰＳ％は、代わりに、１０％（マクロＰＳの場合）または２０％（ナノＰＳまたはメソＰＳの場合）から８５〜９５％に及ぶことができる。
【００２７】
以下で説明するように、いくつかの用途において、（残りの）シリコン基板１０６が除去されることになる場合には、均一な多孔度ＰＰＳ％を備えた多孔質シリコン層の（より厚い）外側部分（１０３ｅで示されている）、およびより高い多孔度ＰＰＳ％（例えば、外側部分１０３ｅの多孔度の１．２〜２．０倍に等しい）を備えた（より薄い）多孔質シリコン層の内側部分（１０３ｉで示されている）を有することが好ましい。内側部分１０３ｉは、陽極酸化プロセスの終わりに電流密度を増加させることによって得てもよい。例えば、上記の表におけるサンプルＮｏ．４（外側部分１０３ｅの厚さ２００μｍおよび多孔度ＰＰＳ％＝６４．８０％）を提供する陽極プロセスの後に、１２０ｍＡ／ｃｍ２の定電流密度を備えたパルスを３０秒間印加することによって、１．５〜１．８μｍの厚さおよび多孔度ＰＰＳ％＝８５％を備えた内側部分１０３ｉを得ることが可能である。
【００２８】
図１Ｂに進むと、エッチングマスク１０９が、多孔質シリコン層１０３の前面に形成される。マスク１０９は、（例えば、１０〜５０ｎｍの厚さを備えた）材料の薄層からなるが、この層は、次のエッチングプロセス中に多孔質シリコン層１０３を保護するように構成される。例えば、マスク１０９は、反応性イオンエッチング（ＲＩＥ）プロセス用のＮｉ、Ａｕ、Ｐｔ、Ｔｉ、ＡｌおよびＣｒのような金属、およびボッシュ法に基づいたディープＲＩＥ（ＤＲＩＥ）プロセス用のＳｉＯ２またはフォトレジストのような誘電体で作製してもよい。マスク１０９は、最終マイクロ構造の（導電性または絶縁性）機能マイクロ素子が望ましい、多孔質シリコン層１０３の露出エリアを残すようにパターン化される。この結果は、フォトリソグラフィプロセスで達成してもよい。この目的のために、マスキング層が、多孔質シリコン層１０３上に堆積される。今度は、フォトレジスト層が、マスキング層上に堆積され、かつエッチングプロセスを介して除去されるべきマスキング層の部分を露出させておくようにフォトリソグラフィで形作られる。代替として、同じ結果はまた、リフトオフプロセスで達成してもよい。この場合には、フォトレジスト層が、多孔質シリコン層１０３上に堆積され、かつ機能マイクロ素子のエリアから除去されるようにフォトリソグラフィで形作られる。次に、マスキング層が、フォトレジスト層、および多孔質シリコン層１０３の露出したエリアに堆積される。ここでフォトレジスト層が除去され、その上に形成されたマスキング層を取り去る。したがって、マスキング層は、機能マイクロ素子のエリアの上だけに残る。しかしながら、この場合に、ポジ型フォトレジスト材料（その現像用にアルカリ溶液を必要とする）が用いられるときには、多孔質シリコン層１０３を前もって保護する（多孔質シリコン層１０３の多孔性ゆえのその望ましくないエッチングを回避するために）ことが必要である。この目的のために、薄膜プロセスによって多孔質シリコン層１０３上に堆積される、０．５μｍ未満の厚さ（例えば、１００ｎｍ）などを備えたＳｉＯ２またはポリシリコンの薄層（図示せず）で、多孔質シリコン層１０３を保護することが可能である。
【００２９】
プロセスは、図１Ｃに進む。図１Ｃでは、多孔質シリコン層１０３は、マスク１０９を通してエッチングプロセスにさらされる。エッチングプロセスは、マスク１０９によって画定された所望の形状を備えた機能マイクロ素子を得るために、異方性タイプ（すなわちその水平エッチング速度および垂直エッチング速度間の非常に低い比率を伴う）である。この目的のために、適切なガス（例えば、ＳＦ６に対して高濃度のＣＨＦ３）、高無線周波数（ＲＦ）電力、および／または低圧を伴うＲＩＥタイプのプラズマエッチングプロセスを用いることが可能である。例えば、２５０ＷのＲＦ電力および２０ｍＴｏｒｒの圧力を用いたＲＩＥプロセスは、ガスＳＦ６またはＣＨＦ３：ＳＦ６＝１７：３を用いて、１：１０または１：６５に等しい水平／垂直比をそれぞれ提供する。代わりに、より低い水平／垂直比（１：５００まで）は、ボッシュ法に基づいたＤＲＩＥタイプのプラズマエッチングプロセスを用いて得ることができる。同時に、垂直エッチング速度（５５％までの多孔度の値に対して多孔度ＰＰＳ％と共に増加する）は、望ましいレベルの精度でエッチングの範囲（下方へシリコン基板１０６までの）を制御できるようにするために、比較的低く保つべきである。典型的には、垂直エッチング速度の適切な値は、１〜７μｍ／分である。非常に厳密な精度要件が適用される場合には、代わりに、はるかに低い垂直エッチング速度（１００ｎｍ／分まで）を用いることが必要である。例えば、この結果は、単にＲＦ電力を低減することによるＤＲＩＥプロセスにおいて（なぜなら、水平／垂直比がいずれにせよ低いままであるので）か、またはガスの変更（ＣＨＦ３濃度を増加させるか、もしくはＯ２の混合物と共にＮＦ３、ＣＦ４を用いることなど）によるＲＩＥプロセスにおいて達成して、許容可能な水平／垂直比を維持してもよい。
【００３０】
エッチングプロセスは、所望の機能マイクロ素子に対応する（多孔質シリコンの）突出マイクロ素子１１２を生成する。特に、各突出マイクロ素子１１２は、（側面で、およびマスク１０９より下方の上部で）対応する外面を露出するように、シリコン基板１０６から上方へ突き出る。次に、マスク１０９は、（例えば、ウェットエッチングプロセスで）除去される。
【００３１】
図１Ｄに進むと、次に、突出マイクロ素子（図１Ｃの１１２）は、対応する導電性（機能）マイクロ素子１１５を得るように処理される。特に、突出マイクロ素子の中へ（それらの外面から）延びる多孔質シリコンは、多孔質金属に変換される。かかる多孔質金属の例は、Ｃｕ、Ｎｉ、Ａｕ、Ｐｔ、Ｒｕ、Ａｇなどである。この目的のために、構造は、適切な溶液に浸漬される。溶液のタイプが、得られる多孔質金属およびその形態（これは、多孔質シリコンの形態と同じか、または異なってもよい）を決定し、一方でプロセスの長さが、変換の範囲（これは、突出マイクロ素子全体またはその一部だけを含んでもよい）を決定する。例えば、０．０２５Ｍ ＣｕＳｏ４・５Ｈ２Ｏ＋０．０１Ｍ ＨＦの溶液を用いて、（２００μｍの高さ、５０μｍの幅、および多孔度ＰＰＳ％＝５０％を備えた）突出マイクロ素子を、（多孔度ＰＰＭ％＝６４．８０％を備えた）多孔質銅の対応する導電性マイクロ素子１１５に、３０分で完全に変換した。同じプロセスを用いて、２５μｍまたは１０μｍの厚さを備えた突出マイクロ素子の一部だけを２５分または７分でそれぞれ変換した。例えば、Ｘｉ Ｚｈａｎｇ， Ｋｉｎｇ−Ｎｉｎｇ Ｔｕ， “Ｐｒｅｐａｒａｔｉｏｎ ｏｆ ｈｉｅｒａｒｃｈｉｃａｌｌｙ ｐｏｒｏｕｓ ｎｉｃｋｅｌ ｆｒｏｍ ｍａｃｒｏｐｏｒｏｕｓ ｓｉｌｉｃｏｎ” Ｊ． Ａｍ． Ｃｈｅｍ． Ｓｏｃ． ２００６， １２８， １５０３６−１５０３７、Ｍ． Ｈａｙａｓｅ ｅｔ ａｌ． “Ｆｏｒｍａｔｉｏｎ ｏｆ ｐｏｒｏｕｓ ｒｕｔｈｅｎｉｕｍ ｌａｙｅｒ ｏｎ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｔｅｍｐｌａｔｅ” Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏｃ． ２００６， １５３， Ｃ７４１、Ｈ． Ｂａｎｄａｒｅｎｋａ， Ｍ． Ｂａｌｕｃａｎｉ， Ｒ． Ｃｒｅｓｃｅｎｚｉ， Ａ． Ｆｅｒｒａｒｉ， “Ｆｏｒｍａｔｉｏｎ ｏｆ ｃｏｍｐｏｓｉｔｅ ｎａｎｏｓｔｒｕｃｔｕｒｅｓ ｂｙ ｃｏｒｒｏｓｉｖｅ ｄｅｐｏｓｉｔｉｏｎ ｏｆ ｃｏｐｐｅｒ ｉｎｔｏ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ” Ｓｕｐｅｒｌａｔｔｉｃｅｓ ａｎｄ Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｓ， Ｉｎ Ｐｒｅｓｓ， Ｃｏｒｒｅｃｔｅｄ Ｐｒｏｏｆ， Ａｖａｉｌａｂｌｅ ｏｎｌｉｎｅ ２４ Ｊａｎｕａｒｙ ２００８、Ｍ． Ｈａｙａｓｅ ｅｔ ａｌ． “Ｍｉｎｉａｔｕｒｅ ２５０μｍ ｔｈｉｃｋ ｆｕｌｌ ｃｅｌｌ ｗｉｔｈ ｍｏｎｏｌｉｔｈｉｃａｌｌｙ ｆａｂｒｉｃａｔｅｄ ｓｉｌｉｃｏｎ ｅｌｅｃｔｒｏｄｅｓ”， Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ Ｓｔａｔｅ Ｌｅｔｔｅｒｓ， ７ （８） Ａ２３１−Ａ２３４ （２００４）、Ｆ．Ａ．Ｈａｒｒａｚ ｅｔ ａｌ． “Ｉｍｍｅｒｓｉｏｎ ｐｌａｔｉｎｇ ｏｆ ｎｉｃｋｅｌ ｏｎｔｏ ａ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｌａｙｅｒ ｆｒｏｍ ｆｌｕｏｒｉｄｅ ｓｏｌｕｔｉｏｎｓ” Ｐｈｙｓ． Ｓｔａｔ． Ｓｏｌ． （ａ）， ２００３， １９７， ５１−５６、またはＪ． Ｇ． Ａ． Ｂｒｉｔｏ−Ｎｅｔｏ ｅｔ ａｌ． “Ｐｏｒｏｕｓ ｇｏｌｄ ｓｔｒｕｃｔｕｒｅｓ ｂｕｉｌｔ ｏｎ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅｓ” ２１１ｔｈ ＥＣＳ Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔｓ， Ｎ° ８７７（２００７）に説明されているように、（置換または腐食堆積としてもまた知られている）同様のプロセスが、完全に異なる用途、すなわち均一なタイプの多孔質シリコン層を、燃料電池（セルまたはバッテリ）における触媒として用いられる連続タイプの多孔質金属膜に変換するためだけの用途において、研究者によって既に報告されており、これらの文献の開示全体が、参照によって本明細書に援用されている。
【００３２】
オプションとして、導電性素子１１５はまた、（導電性マイクロ素子１１５の多孔質金属と同じタイプかまたは異なるタイプの）（緻密な）金属層１１５ｐで被覆してもよい。例えば、この結果は、（電解または無電解）めっきプロセスで達成してもよい。このようにして、導電性マイクロ素子１１５の抵抗を低減すること、および／またはそれらの機械的安定性（それらの形状に実質的に影響することなく）を向上させることが可能である。その結果として、（以下でより詳細に説明するように）無数の用途において使用可能な所望の導電性マイクロ構造１００が得られる。
【００３３】
代替として、図１Ｄ−１に示すように、突出マイクロ素子（図１Ｃの１１２）は、代りに、対応する（機能）絶縁性マイクロ素子１１５’を得るように処理される。特に、突出マイクロ素子の中へ（それらの外面から）延びる多孔質シリコンは、多孔質または緻密なセラミックスに変換される。これらのセラミックスの例は、ＳｉＯ２、ＳｉＯＸ、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＣ、ＳｉＯＣなどである。この目的のために、構造は、適切な熱プロセスにさらされる。熱プロセスの雰囲気（ガスまたは蒸気）が、得られるセラミックスを決定し、熱プロセスのレジームが、セラミックスが多孔質である場合には、セラミックスの形態を決定し（その形態は、多孔質シリコンの形態と同じかまたは異なってもよい）、一方で熱プロセスの長さが、変換の範囲（それは、突出マイクロ素子全体またはその一部だけを含んでもよい）を決定する。例えば、（１００μｍの高さ、および多孔度ＰＰＳ％＝５０〜６５％、好ましくはＰＰＳ％＝５５〜６０％を備えた）ナノＰＳまたはマイクロＰＳの突出マイクロ素子を有する構造が、炉に入れられ、不活性雰囲気（例えば、窒素）中で１時間にわたって３００℃に予熱された。次に、炉の温度は、１時間で３００℃から９００℃まで上昇される。この時点で、酸素が、１〜１０リットル／分のフロー（例えば、５リットル／分）で炉に供給され、３０分にわたって温度を９００℃に維持する。次に、温度は、３０分で１０００〜１，１００℃に上昇される。この温度は、突出マイクロ素子の所望の厚さを酸化させるために必要な期間にわたって維持される。温度の関数としての酸化時間の値は、様々なタイプの多孔質シリコン用に文献で周知である（例えば、ナノＰＳタイプの多孔質シリコン用には１時間程度、マクロＰＳタイプの多孔質シリコン用には１０〜１２時間程度）。緻密なセラミックスのマイクロ素子を得ることが望ましい場合には、構造は、（多孔質セラミックスを緻密なセラミックスに変換するために）高密度化プロセスにさらにさらされる。この目的のために、温度は、１時間で１，２００〜１，３００℃まで上昇され、少なくとも１時間にわたってかかる温度に維持される。いずれにせよ、ここで構造は、例えば炉のスイッチを切り、炉の内部に構造を残しておくことによって、（機械的応力を構造にもたらさないように）ゆっくりと冷却される。同様の熱プロセスが、突出マイクロ素子を炭化または酸素炭化するために適用される。この場合に、使用されるガスは、（炭化用の）ＣＯもしくはＣＯ２、または（酸素炭化用に）アンモニア溶液中で泡立つようにされた窒素とすることができ、一方で問題の温度は、より高い（約１，４００〜１，５５０℃程度）。
【００３４】
さらなる改善として、熱プロセスの前に、構造は、（Ｃ、Ｎｉ、Ｔｉ、Ａｌなどの）いくつかのタイプのナノ粒子を含む溶液に浸漬してもよい。これらのナノ粒子は、多孔質シリコンのタイプ、ナノ粒子のタイプ、および浸漬時間に依存する量および深さで、（多孔質シリコンの）突出マイクロ素子内に浸透する。次に、その溶液は、蒸発させられ、その結果、ナノ粒子は、突出マイクロ素子内に留まる。このようにして、次の熱プロセス中に、これらのナノ粒子は、使用されたガスまたは蒸気と反応し、それによって、シリコンの原子、ガスまたは蒸気を作る元素の原子、およびナノ粒子の原子から構成されたセラミックスを形成する。この技術を用いれば、（例えば、機械的強度および／または熱伝導率が改善された）今まで未知の合成セラミックスを得ることができる。
【００３５】
別の技術は、高分子材料（例えば、ポリメチルメタクリレートまたはＰＭＭＡ）を用いて、突出マイクロ素子をその表面で処理することであってもよく、この高分子材料は、所望の深さまで突出マイクロ素子に浸透させられる。（酸素を用いた）次の熱プロセス中に、高分子材料は燃焼され、それによって、炭素の原子を放出する。このようにして、（非整数化学量論値さえ備えた）ＳｉＯＣの外層、およびＳｉＯの内層を有する、複合構造を備えた絶縁性マイクロ素子１１５’を得ることが可能である。
【００３６】
オプションとして、絶縁性マイクロ素子１１５’およびシリコン基板１０６の自由面はまた、（例えば、薄膜または厚膜プロセスを用いて）金属層１１５ｐ’で被覆してもよい。金属１１５ｐ’のかかる層によって、後で電気めっきプロセスを実行することが可能になる（図示せず）。その結果、（以下でより詳細に説明するように）無数の用途で使用可能な所望の絶縁性マイクロ構造１００’が得られる。
【００３７】
提案された解決法は、非常に柔軟である。なぜなら、それによって、広範囲な（電気的および／または機械的）特性を備えた（導電性または絶縁性）機能マイクロ素子を得ることが可能になるからである。特に、機能マイクロ素子は、任意の種類の形状を有することが可能である。例えば、機能マイクロ素子は、円形、正方形もしくは任意の他の断面を備えた柱形状、壁形状（直線、断続的もしくは曲線など、開もしくは閉など、および均一もしくは（中央か端部で拡大する）可変幅など）、または複雑な３次元（３Ｄ）構造の形状であってもよい。機能マイクロ素子の形状は、それらの画定のために利用される上記のエッチングプロセスの技術的な限界、および（多孔質金属または多孔質セラミックスの多孔度ＰＰＭ％に同様に依存する）所望の機械的安定性によってのみ制約される。一般的に、２０〜３０までの（高さおよび幅間の）アスペクト比を備えた機能マイクロ素子は、問題なしに任意の形状および多孔度ＰＰＭ％で作製することができる。例えば、２００〜３００μｍの高さおよび８〜１２μｍの幅を備えた柱形状で機能マイクロ素子を作製することが可能である（もちろん、より高い、かつ／またはより薄い機能マイクロ素子が、他の形状で可能である）。（多孔質金属または多孔質セラミックスの）多孔度ＰＰＭ％および／または多孔質シリコンからの変換の範囲によってまた、機能マイクロ素子の重量および剛性を制御することが可能になる（多孔度ＰＰＭ％がより高く、かつ変換の範囲がより低ければ、重量および剛性はそれだけ低くなる）。また、同じパラメータを用いて、導電性マイクロ素子の抵抗を制御してもよい（この抵抗は、多孔度ＰＰＭ％および変換の範囲とともに減少する）。この点で、多孔質金属の多孔度ＰＰＭ％の関数として多孔質金属の電気抵抗率を表す一意的な数式は、科学界によってまだ研究中である（なぜなら、それは、得られる多孔質金属のタイプ、すなわち発泡金属、焼結粉末金属等に依存するからである。いずれにせよ、多孔質銅に関する実験データが、（ＮＡＳＡ ｔｏｐｉｃａｌ ｒｅｐｏｒｔ “Ｔｈｅｒｍａｌ ｃｏｎｄｕｃｔｉｖｉｔｙ ａｎｄ ｅｌｅｃｔｒｉｃａｌ ｒｅｓｉｓｔｉｖｉｔｙ ｏｆ ｐｏｒｏｕｓ ｍａｔｅｒｉａｌ” ＣＲ−Ｉ２０８５４ − Ｏｃｔｏｂｅｒ １９７１において初めて提案された）以下の式とほぼ一致することが分かった。
【数３】
ここで、ρＰＭおよびρＭは、それぞれ多孔質銅および緻密な銅の電気抵抗率であり、Ｋは、（焼結粉末によって得られた多孔質銅用のＮＡＳＡ報告書におけるように）１１に等しく設定された、実験的に得られたフィッティングパラメータである。
【００３８】
ここで図２Ａ〜２Ｇに進むと、本発明の別の実施形態に従って、（図２Ｇにおいて参照符号２００で示された）導電性または絶縁性マイクロ構造を作製するための作製プロセスの様々な段階が示されている（下記では、先行する図に示された要素に対応する要素は、単にそれらの先頭番号を変更することによって得られた類似の参照符号で示され、対応する説明は、説明を簡潔にするために省略される）。
【００３９】
図２Ａに示すように、多孔質シリコン層２０３が、上記のようにシリコン基板２０６上に形成される。次に、複数のＮ個のエッチングマスク（Ｎ≧２）が、多孔質シリコン層２０３の前面に形成されて、シリコン基板２０６からの機能マイクロ素子の拡張に沿ってＮ−１の層を備えた対応する３Ｄ（導電性または絶縁性）機能マイクロ素子を得るようにする（各層は、機能マイクロ素子の拡張に対して横方向に異なる幅を有する）。特に、問題の例では、５つのマスク２０９ａ、２０９ｂ、２０９ｃ、２０９ｄおよび２０９ｅが示されている。マスク２０９ａ〜２０９ｅは、多孔質シリコン層２０３上に直接配置される最も低いマスク２０９ａから始まって、他の上に重ねられる（マスク２０９ａ〜２０９ｅは、明確にするために図では分離されているが、実際には、それらが直接接していることを理解されたい）。マスク２０９ａ〜２０９ｅの非平面性は、ほぼ無視することができ（なぜなら、マスク２０９ａ〜２０９ｅは、非常に薄い、すなわち１０〜１００ｎｍだからである）、その結果、それは、対応するフォトリソグラフィプロセス中にどんな問題も引き起こさない。マスク２０９ａ〜２０９ｅは、異なる材料で作製してもよく、これらは、（その個別的除去を可能にするために）他に対して１つを選択的にエッチングしてもよい。例えば、マスク２０９ａ、２０９ｂ、２０９ｃ、２０９ｄおよび２０９ｅは、Ｐｔ、Ａｕ、Ｔｉ、ＮｉおよびＡｌでそれぞれ作製してもよい。各マスク２０９ａ〜２０９ｅは、機能マイクロ素子の対応する層の所望の形状に従ってパターン化される（結果としての機能マイクロ素子は、上下が逆転されたマスクの複合体によって全体として画定される）。
【００４０】
プロセスは図２Ｂに進み、そこにおいて多孔質シリコン層２０３は、マスク２０９ａ〜２０９ｅを通して（すなわち、より下のマスク２０９ａ〜２０９ｄを被覆する最も上のマスク２０９ｅを通して）上記のようにエッチングされる。エッチングは、対応する部分的な厚さＤｅ（多孔質シリコン層２０３の最初の厚さＤＰＳより薄い）用に実行される。
【００４１】
図２Ｃに進むと、最も上のマスク（図２Ｂでは２０９ｅ）が除去される。例えば、この結果は、１０％Ｋ３Ｆｅ（ＣＮ６）の溶液におけるウェットエッチングプロセスで達成してもよく、これは、より下のマスク２０９ａ〜２０９ｄに影響しない。多孔質シリコン層２０３は、対応する部分的な厚さＤｄ用に、マスク２０９ａ〜２０９ｄを通して（すなわち、最も上のマスク２０９ｄを通して）同様にエッチングされる。
【００４２】
ここで図２Ｄを参照すると、最も上のマスク（図２Ｃの２０９ｄ）が除去される。例えば、この結果は、ＦｅＣｌ３の溶液におけるウェットエッチングプロセスで達成してもよく、これは、より下のマスク２０９ａ〜２０９ｃに影響しない。多孔質シリコン層２０３は、対応する部分的な厚さＤｃ用に、マスク２０９ａ〜２０９ｃを通して（すなわち、最も上のマスク２０９ｃを通して）同様にエッチングされる。
【００４３】
プロセスは、図２Ｅに進み、そこにおいて最も上のマスク（図２Ｄの２０９ｃ）が除去される。例えば、この結果は、Ｈ２ＳＯ４の溶液におけるウェットエッチングプロセスで達成してもよく、これは、より下のマスク２０９ａ〜２０９ｂに影響しない。多孔質シリコン層２０３は、対応する部分的な厚さＤｂ用に、マスク２０９ａ〜２０９ｂを通して（すなわち、最も上のマスク２０９ｂを通して）同様にエッチングされる。
【００４４】
最後に、図２Ｆに示すように、最も上のマスク（図２Ｄの２０９ｂ）が除去される。例えば、この結果は、Ｉ２：ＫＩ：Ｈ２Ｏ＝１：２：１０の溶液におけるウェットエッチングプロセスで達成してもよく、これは、より下のマスク２０９ａに影響しない。多孔質シリコン層２０３は、対応する部分的な厚さＤａ用に、残りのマスク２０９ａを通して同様にエッチングされる。その結果、所望の機能マイクロ素子に対応する（多孔質シリコンの）突出マイクロ素子２１２が得られる。
【００４５】
図２Ｇに進むと、最後のマスク（図２Ｆの２０９ａ）が、例えばＨＣｌ：ＨＮＯ３＝３：１の溶液におけるウェットエッチングプロセスで除去される。次に、突出マイクロ素子（図２Ｆの２１２）を上記のように処理して、多孔質金属または多孔質セラミックスの対応する機能マイクロ素子２１５を得るようにする。これによって、所望の（導電性または絶縁性）マイクロ構造２００が提供される。
【００４６】
本発明のこの実施形態によって、任意の種類の形状を備えた３Ｄ機能マイクロ素子２１５を得ることが可能になる。
【００４７】
上記で指摘したようにして得られる（導電性または絶縁性）マイクロ構造の用途におけるいくつかの例を、ここで詳細に説明する。
【００４８】
例えば、図３Ａ〜３Ｄは、本発明の実施形態に従って、（図３Ｄでは参照符号３００で示された）相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【００４９】
図３Ａから始まって、導電性マイクロ素子３１５が、上記のようにシリコン基板３０６上に形成される。次に、誘電体材料が、シリコン基板３０６上に施されて、導電性マイクロ素子３１５を埋め込むようにする。誘電体材料は、任意の熱可塑性樹脂（ナイロンまたは液晶高分子など）、熱硬化性樹脂、セラミックス前駆体等であってもよい。誘電体材料は、キャスティング、射出成形、ディスペンシング、ステンシル印刷、積層等のような任意の適切な技術によって施すことができる。次に、誘電体材料を処理して、（相互接続構造の絶縁性基体およびビアをそれぞれ画定するために）導電性マイクロ素子３１５を埋め込む、対応する誘電体層３１８を得るようにする。例えば、誘電体材料は、硬化、焼結および／または熱分解プロセスにさらしてもよい。この点で、（シリコン基板３０９から自由に突き出る）導電性マイクロ素子３１５のオープン構造が、この作業を非常に容易にすることに留意されたい。シリコン基板３０６上に施された誘電体材料次第で、誘電体層３１８は、弾性または剛性であってもよい。
【００５０】
プロセスは図３Ｂに進み、そこにおいて誘電体層３１８は、（例えば、研削、研磨またはラッピングプロセスを用いて）導電性素子３１５のレベルで平坦化される。
【００５１】
ここで図３Ｃを参照すると、接点３２１ｕが、誘電体層３１８の上面に形成される。例えば、（金属で作製された）接点３２１ｕは、接合パッドおよびルーティングトラックからなり、これらは、導電性マイクロ素子３１５に接続される。例えば、この結果は、薄膜および／または厚膜プロセスで達成してもよい。
【００５２】
図３Ｄに進むと、シリコン基板（図３Ｃの３０６）は、（例えば、研削および／またはＸｅＦ２気相エッチングプロセスで）除去される。さらなる接点要素３２１ｄが、（導電性マイクロ素子３１５に接続される接合パッドおよびルーティングトラックを設ける薄膜および／または厚膜プロセスを用いて上記のように）誘電体層３１８の下面に同様に形成される。
【００５３】
提案された解決法によって、（例えば、２００ｋ〜４００ｋ接点／ｃｍ２程度の）非常に高い接点密度を達成することが可能になる。同時に、導電性マイクロ素子３１５の多孔質構造は、多孔質金属への誘電体材料の浸透のおかげで、誘電体層３１８との非常に高い接着性をもたらす。
【００５４】
また、（上部および下部接点を形成するステップのない）上記と同じプロセスを用いて、磁性誘電体構造を作製してもよい。この目的のために、導電性マイクロ素子は、１よりはるかに高い比透磁率μｒを有する多孔質の磁性金属（例えば、ＮｉまたはＦｅ）である。同時に、誘電体層は、１よりはるかに高い比誘電率εｒを有する。例えば、この結果は、対応する誘電体材料を、（εｒ＝３１０を備えた）チタン酸ストロンチウムのナノ粒子で満たすことによって達成してもよい。（シリコン基板を除去した後で）このようにして得られた構造は、磁性誘電体材料として動作するが、この材料は、任意の電磁（ＥＭ）波がそれを横断して伝播することによって、（高い比透磁率μｒおよび高い比誘電率εｒを備えた）均一な材料と見なされる。例えば、この磁性誘電体材料を用いて、サイズが低減されたＥＭアンテナを作製してもよい。
【００５５】
図３Ａ−１〜３Ｄ−１を参照すると、絶縁性マイクロ素子に基づいた（図３Ｄ−１では参照符号３００’で示された）相互接続構造を作製するための作製プロセスの場合に、同様の考察が当てはまる。
【００５６】
図３Ａ−１から始まって、絶縁性マイクロ素子３１５’が、上記のようにシリコン基板３０６上に形成される。次に、導電性材料（磁性にすることが可能である）が、シリコン基板３０６上に施されて、絶縁性マイクロ素子３１５’中に埋め込まれる導電性マイクロ素子３１８’を形成する（相互接続構造の絶縁性基体およびビアをそれぞれ画定するようにする）。例えば、緻密な金属の導電性マイクロ素子３１８’を得るために、ステンシル印刷プロセスによって、かつ次に構造を焼成プロセスにさらすことによって、（ＤｕＰｏｎｔにより商品名ＰＶ１３５で作製されたペーストなど、Ａｇで作製されたか、またはＣｕ、Ａｌ、Ｐｔ、Ａｇ合金等で作製された）導電性ペーストを施すことが可能である。代替として、金属射出成形（ＭＩＭ）技術を用いて、９８％までの密度を備えた（例えば、鋼または磁性金属の）導電性マイクロ素子３１８’を得てもよい。導電性マイクロ素子３１８’を得るための別の代替は、導電性材料の化学蒸着プロセスまたは薄膜蒸着プロセスを用い、ガルバニックプロセスを後に続けることである。
【００５７】
プロセスは図３Ｂ−１に進み、そこにおいて導電性マイクロ素子３１８’は、（例えば、研削、研磨またはラッピングプロセスを用いて）絶縁性マイクロ素子３１５’のレベルで平坦化される。
【００５８】
上記のように、接点３２１ｕ’が、絶縁性マイクロ素子３１５’（図３Ｃ−１）の上面に形成される。次に、シリコン基板が除去され、さらなる接点３２１ｄ’が、絶縁性マイクロ素子３１５’の下面に形成される（図３Ｄ−１）。
【００５９】
ここで図４Ａ〜４Ｃを参照すると、本発明の実施形態に従って、（図４Ｃにおいて参照符号４００で示された）パッケージ化電子デバイスを作製するための作製プロセスの追加的な段階が示されている。
【００６０】
図４Ａから始まって、上部接点４２１ｕを有する絶縁性基体４１８を横断するビア４１５を備えた（剛性）相互接続構造で作製された回路付き基板が、図３Ａ〜３Ｄに説明するように得られる。
【００６１】
図４Ｂに進むと、下部座ぐりを備えたスルーホール４２２が、（例えば、誘電体層４１８が熱可塑性材料である場合には、ホットプレスプロセスによって）誘電体層４１８を通して形成される。
【００６２】
図４Ｃに示すように、（対応する回路を統合した）半導体材料のチップ４２４が、ホール４２２を通して対応する端子（図示せず）を露出するように、ホール４２２の座ぐり内に実装される。チップ４２４の端子は、ワイヤ４２７を介して、接点４２１ｕの対応するパッドに接合される。次に、接点４２１ｕのルーティングトラックが、これらのパッドを対応するビア４１５に接続する。バンプ下地金属化（ＵＢＭ）を備えた導電性ボールの形状をした、電子デバイス４００の外部端子４３０が、絶縁性基体４１８の下面において導電性マイクロ素子４１５に接続される。（例えば、プラスチック材料の）保護カバー４３３が、チップ４２４およびワイヤ４２７を埋め込み、外部端子４３０だけを露出させておくようにする。
【００６３】
提案された解決法は、（所望の高密度、低抵抗性および高い熱散逸を備えた）回路付き基板が得られるようにするが、この回路付き基板は、シリコンのＴＣＥと非常に似たＴＣＥを示す。このようにして、チップ４２４に対するどんな機械的応力も回避すること（少なくとも実質的に低減すること）が可能になる。例えば、多孔度ＰＰＭ％＝５５％を備えた多孔質銅の導電性素子は、ＴＣＥ＝８．０ｐｐｍ／℃を有し、これは、緻密な銅のＴＣＥ＝１７ｐｐｍ／℃より、シリコンのＴＣＥ＝２〜５ｐｐｍ／℃にはるかに似ており（同時に、１５．７μΩｃｍの非常に低い抵抗を提供する）。
【００６４】
図４Ａ−１〜４Ｃは、代りに、本発明の別の実施形態に従って、（図４Ｃ−１において参照符号４００’で示された）同じパッケージ化電子デバイスを作製するための代替作製プロセスの追加的な段階を示す。
【００６５】
図４Ａ−１から始まって、この場合にはシリコン基板４０６’上に、（図２Ａ〜２Ｇに説明されているような）３Ｄ絶縁性マイクロ素子４１５’および（図３Ａ−１〜３Ｄ−１に説明されているような）導電性マイクロ素子４１８’が作製される。特に、絶縁性マイクロ素子４１５’は、導電性マイクロ素子４１８’によって形成されたビアによって横断される（上部座ぐりを有するスルーホール４２２’を備えた）剛性絶縁性基体を画定するように形作られる。
【００６６】
図４Ｂ−１に進むと、シリコン基板（図４Ａ−１における４０６’）は除去され、接点４２１ｄ’が、（ビア４１８’に接続された）絶縁性基体４１５’の下面に形成される。
【００６７】
図４Ｃ−１に示すように、このようにして得られた（上下が逆転された）回路付き基板が、上記のように用いられて、所望の電子デバイス４００’（同様にチップ４２４’、ワイヤ４２７’、外部端子４３０’および保護カバー４３３’を含む）を作製する。
【００６８】
図５Ａ〜５Ｃを参照すると、本発明の実施形態に従って、（図５Ｃにおいて参照符号５００で示された）異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階が示されている。
【００６９】
図５Ａから始まって、シリコン基板５０６上に、（図３Ａ〜３Ｄに説明されているように）誘電体層５１８に埋め込まれた（図２Ａ〜２Ｇに説明されているような）３Ｄ導電性マイクロ素子５１５が作製され、それらが、絶縁性基体を横断するビアをそれぞれ画定する。
【００７０】
図５Ｂに進むと、エンボスメント５２３が、（例えば、絶縁性基体５１８が熱可塑性材料である場合には、再びホットプレスプロセスによって）絶縁性基体５１８の上面に形成される。
【００７１】
図５Ｃに示すように、半導体材料のチップ５２４が、エンボスメント５２３内に実装され、その端子（図示せず）が、ワイヤ５２７を介して、（エンボスメント５２３において露出された）対応するビア５１５に接合される。今度は、ビア５１５が、ワイヤ５２７を、絶縁性基体５１８の下面における、（ＵＢＭを備えた導電性柱の形状をした）電子デバイス５００の対応する外部端子５３０に接続する。保護カバー５３３が、チップ５２４およびワイヤ５２７を埋め込み、外部端子５３０だけを露出させておくようにする。
【００７２】
図５Ａ−１〜５Ｃ−１は、代りに、本発明の別の実施形態に従って、（図５Ｃ−１において参照符号５００’で示された）同じパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【００７３】
図５Ａ−１から始まって、この場合にはシリコン基板５０６’上に、（図２Ａ〜２Ｇに説明されているような）３Ｄ絶縁性マイクロ素子５１５’および（図３Ａ−１〜３Ｄ−１に説明されているような）導電性マイクロ素子５１８’が作製される。特に、絶縁性マイクロ素子５１５’は、導電性マイクロ素子５１８’によって形成されたビアによって横断される、（エンボスメント５２３’を備えた）剛性絶縁性基体を画定するように形作られる。
【００７４】
図５Ｂ−１に進むと、シリコン基板（図５Ａ−１における５０６’）は除去される。（さらなる誘電体材料に埋め込まれた）接点５２１ｄ’が、ビア５１８’の対応するペアを互いに接続するように、絶縁性基体５１５’の下面に形成される。
【００７５】
図５Ｃ−１に示すように、このようにして得られた回路付き基板を上記のように用いて、（同様にチップ５２４’、ワイヤ５２７’、外部端子５３０’および保護カバー５３３’を含む）所望の電子デバイス５００’を作製する。
【００７６】
ここで図６を検討すると、本発明の実施形態による解決法で取得可能な、さらなる例示的なパッケージ化電子デバイス６００が示されている。電子デバイス６００には、下部接点６２１ｄを有する絶縁性基体６１８を横断するビア６１５を備えた（剛性）相互接続構造で作製された回路付き基板が含まれるが、この相互接続構造は、（図３Ａ〜３Ｄまたは図３Ａ−１〜３Ｄ−１に関連して）上記のようにして得られる。半導体材料のチップ６２４が、フリップチップ技術を用いて、絶縁性基体６１８の上に実装される。この場合には、接合ボール６２７を用いて、上下が逆転されたチップ６２４の端子（図示せず）を、対応するビア６１５に接続する。ビア６１５は、ボール６２７を、接点６２１ｄの対応するルーティングトラックに接続する。ＵＢＭを備えた導電性柱の形状の、電子デバイス６００の外部端子６３０が、今度は、接点６２１ｄのルーティングトラックに接続される。必要な場合には、保護カバー６３３が、チップ６２４およびボール６２７を埋め込み、端子６３０だけを露出させておくようにする。
【００７７】
図７に示すように、本発明の実施形態による解決法を用いて取得可能な例示的なパッケージオンパッケージ電子デバイスが、参照符号７００で示されている。電子デバイス７００には、複数の回路付き基板（問題の例では４つ）が含まれ、各回路付き基板は、下部接点７２１ｄａ〜７２１ｄｄおよび（ＵＢＭを備えた導電性柱の形状をした）外部端子７３０ａ〜７３０ｄを有する絶縁性基体７１８ａ〜７１８ｄを横断するビア７１５ａ〜７１５ｄを備えた（剛性）相互接続構造で作製されるが、この相互接続構造は、上記（図６）のように得られる。この場合にも同様に、半導体材料のチップ７２４ａ〜７２４ｄが、対応する（中央）ビア７１５ａ〜７１５ｄ、接点７２１ｄａ〜７２１ｄｄのルーティングトラックおよび外部端子７３０ａ〜７３０ｄに接続された接合ボール７２７ａ〜７２７ｄによって、フリップチップ技術を用いて絶縁性基体７１８ａ〜７１８ｄの上に実装される。
【００７８】
回路付き基板は、他の上へと積み重ねられる。各回路付き基板には、さらなる（側部）ビア７１５ａ〜７１５ｄが含まれ、それらは、その上に配置された、回路付き基板の外部端子７３０ｂ〜７３０ｄに接続される。特に、側部ビア７１５ａ〜７１５ｄは、（上部の）隣接する回路付き基板の外部端子７３０ｂ〜７３０ｄに直接接続され、かつそれらは、間に置かれた各回路付き基板の側部ビア７１５ａ〜７１５ｃを通して、他の（遠く離れた）回路付き基板の外部端子７３０ｂ〜７３０ｄに接続される。スタックにおける最も下の回路付き基板には、さらなる外部端子７３０ａが含まれ、それらは、この基板の側部ビア７１５ａに接続され、（次に他のチップ７２４ｂ〜７２４ｄに接続される）。保護カバーが、全てのチップ７２４ａ〜７２４ｄおよび対応するボール７２７ａ〜７２７ｄを（個別にかまたは一緒に）埋め込み、（それぞれのチップ７２４ａおよび他のチップ７２４ｂ〜７２４ｄの両方にアクセスするために）最も下の回路付き基板の全ての外部端子７３０ａを露出させておくようにする。
【００７９】
図８に進むと、本発明の実施形態による解決法に従って取得可能な例示的な電力電子デバイス８００が示されている。電子デバイス８００は、上記のように、導電性マイクロ素子８１５をシリコン基板８０６上に形成することによって作製される。（ＩＧＢＴなどの）１つまたは複数の電力コンポーネント８３６が、シリコン基板８０６において（その下面から）統合される。この場合には、導電性マイクロ素子８１５は、動作中に電力コンポーネント８３６によって生成される熱を放散するためのヒートシンクを実現する。
【００８０】
提案された解決法によって、（どんな追加的な接合作業を必要とすることもなく）ヒートシンク８１５をシリコン基板８０６と直接統合することが可能になる。これは、対応する作製プロセスを非常に単純化し、熱放散を改善する。
【００８１】
代りに図９Ａ〜９Ｄは、本発明の実施形態に従って、図９Ｄにおいて参照符号９００で示された真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【００８２】
図９Ａの平面図から始まって、導電性マイクロ素子が、上記のようにシリコン基板９０６上に形成される。特に、この場合には、（例えば、柱の形状をした）複数の（動作）導電性マイクロ素子９１５ｏが、（例えば、矩形フレームの形状をした）（保護）導電性マイクロ素子に９１５ｐによって囲まれる。
【００８３】
プロセスは、（図９Ａの平面Ａ−Ａに沿った断面を示す）図９Ｂに進み、そこにおいて、（例えば、金属で作製されるかまたは金属／誘電体構造を備えた）保護プレート９３９が、（例えば、半田プロセスを用いて）導電性マイクロ素子９１５ｏ、９１５ｐの上部自由端に接合される。
【００８４】
図９Ｃに進むと、シリコン基板（図９Ｂの９０６）は、上記のように除去される。
【００８５】
ここで図９Ｄを参照すると、（プレート９３９と等しいかまたは異なる）さらなる保護プレート９４２が、（例えば、１０ｃｍを超える粒子用の平均自由行程を提供する１０−３ｈＰａ未満の圧力を備えた）ほぼ真空条件下で、導電性マイクロ素子９１５ｏ、９１５ｐの下部自由端に同様に接合される。その結果、（保護）マイクロ素子９１５ｐ、プレート９３９およびプレート９４２は、導電性マイクロ素子９１５ｏを気密封止して、所望の電子デバイス９００を提供するようにする。このようにして、導電性マイクロ素子９１５ｏおよび／または９１５ｐのジオメトリに依存して、特にテラＨｚ領域の周波数を動作させるための（３極管、５極管などの）電界放出デバイスすなわちＦＥＤ）、マイクロ波マイクロガイド、マイクロ波線形ビーム管（例えば、クライストロンもしくは進行波管）、またはマイクロ波クロスフィールド管（例えば、マグネトロン発振器、前進波クロスフィールド増幅管など）を得ることが可能である。
【００８６】
最後に、図１０Ａ〜１０Ｆは、本発明の実施形態に従って、（図１０Ｆにおいて参照符号１０００で示された）マイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【００８７】
図１０Ａから始まって、マイクロ構造１０００ａが、シリコン基板１００６ａから延びる（３Ｄ）導電性または絶縁性機能マイクロ素子を得るために、（図２Ａ〜２Ｇに説明するように）作製される。特に、機能マイクロ素子１０１５ａは、それぞれのハブＨ１を備えた歯車Ｗ１、それぞれのハブＨ２を備えた別の歯車Ｗ２ａ、および単なるハブＨ３を画定する。別のマイクロ構造１０００ｂが、シリコン基板１００６ｂから延びる導電性または絶縁性機能マイクロ素子を得るために、（図１Ａ〜１Ｄ−１に説明するように）作製される。この場合には、機能マイクロ素子１０１５ｂは、（ハブＨ２用の）歯車Ｗ２ｂ、および（ハブＨ３用の）別の歯車Ｗ３を画定する。マイクロ構造１０００ｂは、（上下が逆転された）マイクロ構造１０００ａと整列され、その結果、（図において一点鎖線で示された）ハブＨ２および歯車Ｗ２ｂの軸、ならびにハブＨ３および歯車Ｗ３の軸は、一致する。
【００８８】
図１０Ｂに進むと、２つのマイクロ構造１０００ａおよび１０００ｂは、機能マイクロ素子１０１５ａが機能マイクロ素子１０１５ｂに必要なところで接触するまで、互いの近くへ移動される。次に、接触した機能マイクロ素子１０１５ａおよび１０１５ｂは、互いに、すなわちハブＨ２と歯車Ｗ２ｂとの間、およびハブＨ３と歯車Ｗ３との間で、接合される。例えば、導電性機能マイクロ素子の場合には、この結果は、熱圧着技術で達成可能であるのに対して、絶縁性機能マイクロ素子の場合には、この結果は、陽極接合技術で達成可能である。接合が必要でない場合には、（例えば、基板１００６ｂに達しないハブＨ１の場合のように）各マイクロ構造の機能マイクロ素子が、他のマイクロ構造の機能マイクロ素子および基板から離間されて維持されることを理解されたい。
【００８９】
この時点において、図１０Ｃに示すように、下部シリコン基板（図１０Ｂの１００６ｂ）は除去される。このようにして、（参照符号１０００ａｂで示された）新しいマイクロ構造が得られるが、このマイクロ構造は、以前の機能マイクロ素子の接合からもたらされた、（参照符号１０１５ａｂで示された）新しい機能マイクロ素子によって形成され、その新しい機能マイクロ素子は、残っているシリコン基板１００６ａから延びる。
【００９０】
上記と同じ接合プロセスは、機能マイクロ素子の所望の形状に従って何度も繰り返してもよい。一般的に、接合プロセスの反復回数は、機能マイクロ素子の所望の厚さおよび精度によってのみ制限される。例えば、標準的な接合機によって、３σで０．５μｍの精度で６〜８ｍｍまでの厚さを管理することが可能になる。したがって、この場合には、３σで７．５〜１０μｍの総合精度で、４００μｍの厚さを有する１５〜２０の機能マイクロ素子までを互いに接合することが可能である。
【００９１】
ここで、（簡略化のために、マイクロ構造１０００ａｂに関して接合プロセスが完了したと仮定する）図１０Ｄを参照すると、方法は、下部ハーフシェル１０５０ｄをマイクロ構造１０００ａｂの下に取り付けることによって進む。特に、（例えば、機能マイクロ素子１０１５ａｂと同じ材料で作製された）ハーフシェル１０５０ｄには、機能マイクロ素子１０１５ａｂの１つよりわずかに低い範囲を有する基体Ｂｄが含まれる。３つのハーフシャフトのＳ１ｄ、Ｓ２ｄおよびＳ２ｄが、基体Ｂｄから上方に延びる。ハーフシャフトＳ１ｄ、Ｓ２ｄ、およびＳ３ｄは、ハブＨ１、Ｈ２およびＨ３が、ハーフシャフトＳ１ｄ、Ｓ２ｄおよびＳ３ｄから横に突き出た対応する停止柱に接するまで、ハブＨ１、Ｈ２およびＨ３にそれぞれ嵌合される（ハーフシャフトＳ１ｄ、Ｓ２ｄおよびＳ３ｄは、ハブＨ１、Ｈ２およびＨ３のほぼ中間に達する）。側壁Ｌｄは、（基体Ｂｄのエッジから）基板１００６ａ近くまで上方へ垂直に延びる。側壁Ｌｄには、歯車Ｗ３の外側部分によって交差される凹部が設けられる。
【００９２】
図１０Ｅに進むと、残っていたシリコン基板（図１０Ｄの１００６ｂ）は除去される。ここで上部ハーフシェル１０５０ｕが、（ハーフシェル１０５０ｄに載っている）機能マイクロ素子１０１５ａｂの上に取り付けられる。特に、（ハーフシェル１０５０ａと同じ材料で作製された）ハーフシェル１０５０ｕには、同様の基体Ｂｕが含まれる。３つのさらなるハーフシャフトＳ１ｕ、Ｓ２ｕおよびＳ３ｕが、基体Ｂｕから下方に延びる。ハーフシャフトＳ１ｕ、Ｓ２ｕおよびＳ３ｕは、それらが、（ハブＨ１、Ｈ２およびＨ３と、ハーフシャフトＳ１ｕ、Ｓ２ｕおよびＳ３ｕから横に突き出た対応する停止柱との間に小さなギャップを残して）ハーフシャフトＳ１ｄ、Ｓ２ｄおよびＳ３ｄにそれぞれ接するまで、同様にハブＨ１、Ｈ２およびＨ３にそれぞれ取り付けられる。歯車Ｗ１の外側部分によって交差される凹部が設けられた側壁Ｌｕは、（基体Ｂｕのエッジから）下方へ垂直に延びる。側壁Ｌｕは、歯車Ｗ１およびＷ３用の２つのスリットをそれぞれ画定する対応する凹部を伴って、側壁Ｌｄに達する。次に、接しているハーフシャフトＳ１ｄ、Ｓ２ｄ、Ｓ３ｄおよびＳ１ｕ、Ｓ２ｕ、Ｓ３ｕ、ならびに側壁ＬｄおよびＬｕは、上記のように互いに接合される。
【００９３】
図１０Ｅの前面断面図および図１０Ｆの上部断面図を共に参照すると、このようにして、ハーフシェル１０５０ｕおよび１０５０ｄの接合によって形成されたシェル内に囲まれた（結合）マイクロメカニズムが得られる。マイクロメカニズムは、ハブＨ１、Ｈ２およびＨ３によって画定されるが、これらのハブは、（対応する停止柱間に保持された）ハーフシャフトＳ１ｄ−Ｓ１ｕ、Ｓ２ｄ−Ｓ２ｕ、およびＳ３ｄ−Ｓ３ｕの接合によってそれぞれ形成されるシャフトに実装される。特に、（シェル１０５０ｕ、１０５０ｄの右側のスリットから突き出た）歯車Ｗ３は、歯車Ｗ２ｂと対にされる。今度は、歯車Ｗ２ｂと統合された歯車Ｗ２ａが、（シェル１０５０ｕ、１０５０ｄの左側のスリットから突き出た）歯車Ｗ１と対にされる。
【００９４】
提案された解決法によって、非常に高い精度のどんなマイクロメカニズムでも作製することが可能になる。さらに、（重量および剛性などの）そのいくつかの機械的特性を自由に制御することが可能である。例えば、これによって、ヒンジ、ジョイント、プライヤ、医療機器、機械式時計などを作製することが可能になる。
【００９５】
当然、局所的および特定の要件を満たすために、当業者は、多くの論理的および／または物理的な修正および変更を上記の解決法に適用してもよい。より具体的には、この解決法は、その好ましい１つまたは複数の実施形態に関連してある程度の特殊性を用いて説明されたが、他の実施形態と同様に、形状および詳細における様々な省略、置換および変更が可能であることを理解されたい。特に、同じ解決法は、そのより完全な理解を提供するために前述の説明において述べた（数値例などの）特定の詳細なしに実行してもよい。反対に、周知の特徴は、不必要な細目で説明を曖昧にしないように、省略または単純化したかもしれない。さらに、開示された解決法の任意の実施形態に関連して説明した特定の要素および／または方法ステップが、一般的な設計選択の問題として任意の他の実施形態に組み入れられてもよいことが明らかに意図されている。
【００９６】
特に、提案された解決法は、（同様のステップを用いること、本質的でないいくつかのステップを除去すること、またはさらなるオプションのステップを加えることにより）同等の方法でそれ自体を実現させやすい。さらに、ステップは、異なる順序で、同時に、または（少なくとも部分的に）差し込まれた（ｉｎｔｅｒｌｅａｖｅ）方法で実行してもよい。
【００９７】
出発材料が、他のシリコン基板である場合（たとえポリシリコンで作製されていても）には、同様の考察が当てはまる。さらに、多孔質シリコン層は、異なる厚さおよび／または多孔度を有してもよい。上記のエッチングプロセスは、単に実例であって、同等の結果は、（ガス、ＲＦ電力および／または圧力などの）異なるパラメータを伴うプラズマエッチングプロセスを用いることによってか、またはより一般的には（スパッタリング、イオンミリングもしくはレーザアブレーションなどの）どんなドライエッチングプロセスでも用いて達成してもよい。さらに、機能素子（それらの全ては導電性であるか、それらの全ては絶縁性であるか、または部分的に導電性であり部分的に絶縁性である）は、（多孔質、緻密、またはそれらの組み合わせにおける）任意の他の形状および／または構造を有してもよい。いずれにせよ、（多孔質金属またはセラミックスの外側部分、および多孔質シリコンの内部コアを備えた）複合機能マイクロ素子を有することがまた可能である。
【００９８】
当然、同等のプロセスを用いて、多孔質シリコンを、どんな金属にも、またはより一般的には導電性材料に変換してもよい。
【００９９】
同様に、同等のプロセスを用いて、多孔質シリコンを、どんな（多孔質および／または緻密な）セラミックスに変換してもよい。特に、多孔質シリコンを多孔質セラミックスに変換するために用いられる熱プロセスは、異なるパラメータ（例えば、雰囲気、レジームおよび／または長さ）を有してもよい。
【０１００】
同様の考察は、多孔質シリコンを緻密なセラミックスに変換するための熱プロセスに当てはまる。いずれにせよ、この作業は、多孔質セラミックスの外層だけに影響してもよく、またはそれは、全く省略してもよい。
【０１０１】
熱プロセスにおける他のガスまたは蒸気の使用を妨げるものはない。
【０１０２】
代替として、構造は、ナノ粒子を多孔質シリコンに完全にまたは単に部分的に浸透させるのに十分な時間にわたって、熱プロセスの前に任意の他のタイプのナノ粒子を含む溶液に浸漬してもよい（たとえこのステップが、単にオプションであっても）。
【０１０３】
類似の考察は、１つまたは複数の異なる元素（例えば、内側の炭素および外側の酸素）にそれぞれ基づいた多孔質セラミックスの２以上の層を得るために、任意の他の材料を用いた突出マイクロ素子の処理に当てはまる。さらに、（たとえ高分子タイプでなくても）他の材料および処理時間の使用を妨げるものはない。いずれにせよ、この処理は、ナノ粒子を含む溶液への前述の浸漬と組み合わせてもよく、またはそれは、全く省略してもよい。
【０１０４】
代替として、異なる規則（例えば、放物線、双曲線またはステップ減少、多数の一定パルスとそれに続く任意の減少等）を用いて経時的に電流密度を変更することが可能である。より一般的には、多孔質シリコン層の所望の構造は、さらには（電解液濃度など）陽極プロセスの追加的かつ／または異なる１つまたは複数のパラメータに基づいて動作することにより、陽極プロセスの任意の他のレジームを用いて取得してもよい。いずれにせよ、多孔度は、（例えば、シリコン基板に向かってか、または異なるゾーンで減少または増加する）別の仕方で変えてもよい。
【０１０５】
例えば、異なる多孔度を備えた３つ以上の多孔質シリコン層を有することが可能である。反対に、多孔質シリコンは、完全に均一であってもよい。
【０１０６】
他のプロセスを用いて、導電性マイクロ素子および／または絶縁性マイクロ素子ならびにシリコン基板の自由面（もしくはその一部）を、どんな材料で被覆してもよい（たとえこのステップが、単にオプションであっても）。
【０１０７】
提案された解決法は、任意の種類の３Ｄマイクロ素子を得るために任意の数のマスクを用いて、それ自体を実現させやすい。同様に、マスクは、異なる形状を有してもよく、かつ／またはそれらは、異なる材料であってもよい。
【０１０８】
任意の他の磁性および／または誘電体材料を用いて磁性誘電体材料を作製することを妨げるものはない。さらに、磁性材料は、誘電体材料から突き出てもよく、またはそれは、誘電体材料に完全に埋め込んでもよい。当然、磁性誘電体材料の言及した適用例は、単に実例であり、それらは、限定的な形で解釈してはならない。
【０１０９】
ここで相互接続構造の分野における上記の解決法の用途に関し、任意の他の技術を用いて、（導電性マイクロ素子を埋め込むための）誘電体材料または（絶縁性マイクロ素子中に埋め込まれる）導電性材料を施して、誘電体材料または絶縁性マイクロ素子をそれぞれ横断する所望のビアを得るようにしてもよい。さらに、この誘電体または導電性材料は、異なるタイプであってもよく、それは、任意の他の範囲を有してもよい。上記のように、シリコン基板は、任意の他の技術で除去してもよい。より一般的には、相互接続構造の対向する両面にまたは片面だけに任意のタイプの接点を備えた、または（例えば、弾性インターポーザとして相互接続構造を用いるために）接点さえない相互接続構造（たとえ多層構造を備えていても）を作製することが可能である。
【０１１０】
上記のパッケージ化電子デバイスは、網羅的ではなく、提案された回路付き基板は、シングルチップモジュール（ＳＣＭ）またはマルチチップモジュール（ＭＣＭ）タイプの電子デバイスにおける任意の種類の外部端子にどんな方法でも接続される１つまたは複数のチップを実装するために用いてもよい。
【０１１１】
同様にパッケージツーパッケージ電子デバイスには、任意の数および／またはタイプのコンポーネント（たとえ互いに異なっても）を含んでもよく、これらのコンポーネントは、提案された基板を通して任意の他の方法で（例えば、導電性ボールを介して）接続される。
【０１１２】
同様の考察は、（電力ＭＯＳまたはＣＭＯＳなどの）任意の他のコンポーネントが、提案されたヒートシンクとシリコン基板において統合される場合にも当てはまる。
【０１１３】
さらに、様々な保護プレートもしくは（例えば、金属／誘電体で作製された）任意の同等の要素を備えた真空電子デバイスを形成すること、および（例えば、多孔質シリコンで作製された）任意の他の保護要素を備えた（動作）導電性マイクロ素子を囲むことの可能性が、排除されない。さらに、真空電子デバイスは、（たとえ異なる真空条件下で得られた）他の形状および／またはタイプであってもよい。
【０１１４】
同様の考察は、（どんな数の接合プロセスを用いても、またはたとえスタンドアロンのマイクロ構造の機能マイクロ素子から直接に得られても）他のタイプのマイクロメカニズムに当てはまる。さらに、接合プロセスは、様々なタイプ（例えば、溶融、接着、半田付け等）であってもよい。いずれにせよ、同じ技術は、マイクロモータおよびマイクロリアクタ等を作製するために適用してもよい。
【０１１５】
いずれにせよ、提案された解決法の用途における上記の例が網羅的ではないことが強調される。より一般的には、同じ技術は、受動素子（例えば、インダクタ、コンデンサ、変圧器およびバラン）、磁気ハードディスク用の読み出しおよび／または書き込みヘッド、バイオ技術要素（生物フィルタなど）、圧力センサ用のセラミック膜、医療用放出装置など、任意の電子および／または機械マイクロ構造を作製するために用いてもよい。
【０１１６】
また、マイクロ構造の設計をプログラミング言語で作成してもよいことが、容易に明らかになるはずである。さらに、設計者がマイクロ構造を作製しない場合には、設計は、物理的手段で他に送信してもよい。いずれにせよ、結果としてのマイクロ構造は、ベアダイとして生ウエハの形態で、またはパッケージで、そのメーカが配布してもよい。さらに、提案されたマイクロ構造は、他のコンポーネントと統合してもよく、またはそれらは、（マザーボードなどの）中間生成物に実装してもよい。いずれにせよ、マイクロ構造は、（コンピュータなどの）複合システムで用いるのに適している。
【先行技術文献】
【非特許文献】
【０１１７】
【非特許文献１】Ｘｉ Ｚｈａｎｇ， Ｋｉｎｇ−Ｎｉｎｇ Ｔｕ， “Ｐｒｅｐａｒａｔｉｏｎ ｏｆ ｈｉｅｒａｒｃｈｉｃａｌｌｙ ｐｏｒｏｕｓ ｎｉｃｋｅｌ ｆｒｏｍ ｍａｃｒｏｐｏｒｏｕｓ ｓｉｌｉｃｏｎ” Ｊ． Ａｍ． Ｃｈｅｍ． Ｓｏｃ． ２００６， １２８， １５０３６−１５０３７
【非特許文献２】Ｍ． Ｈａｙａｓｅ ｅｔ ａｌ． “Ｆｏｒｍａｔｉｏｎ ｏｆ ｐｏｒｏｕｓ ｒｕｔｈｅｎｉｕｍ ｌａｙｅｒ ｏｎ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｔｅｍｐｌａｔｅ” Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏｃ． ２００６， １５３， Ｃ７４１
【非特許文献３】Ｈ． Ｂａｎｄａｒｅｎｋａ， Ｍ． Ｂａｌｕｃａｎｉ， Ｒ． Ｃｒｅｓｃｅｎｚｉ， Ａ． Ｆｅｒｒａｒｉ， “Ｆｏｒｍａｔｉｏｎ ｏｆ ｃｏｍｐｏｓｉｔｅ ｎａｎｏｓｔｒｕｃｔｕｒｅｓ ｂｙ ｃｏｒｒｏｓｉｖｅ ｄｅｐｏｓｉｔｉｏｎ ｏｆ ｃｏｐｐｅｒ ｉｎｔｏ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ” Ｓｕｐｅｒｌａｔｔｉｃｅｓ ａｎｄ Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｓ， Ｉｎ Ｐｒｅｓｓ， Ｃｏｒｒｅｃｔｅｄ Ｐｒｏｏｆ， Ａｖａｉｌａｂｌｅ ｏｎｌｉｎｅ ２４ Ｊａｎｕａｒｙ ２００８
【非特許文献４】Ｍ． Ｈａｙａｓｅ ｅｔ ａｌ． “Ｍｉｎｉａｔｕｒｅ ２５０μｍ ｔｈｉｃｋ ｆｕｌｌ ｃｅｌｌ ｗｉｔｈ ｍｏｎｏｌｉｔｈｉｃａｌｌｙ ｆａｂｒｉｃａｔｅｄ ｓｉｌｉｃｏｎ ｅｌｅｃｔｒｏｄｅｓ”， Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ Ｓｔａｔｅ Ｌｅｔｔｅｒｓ， ７ （８） Ａ２３１−Ａ２３４ （２００４）
【非特許文献５】Ｆ．Ａ．Ｈａｒｒａｚ ｅｔ ａｌ． “Ｉｍｍｅｒｓｉｏｎ ｐｌａｔｉｎｇ ｏｆ ｎｉｃｋｅｌ ｏｎｔｏ ａ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｌａｙｅｒ ｆｒｏｍ ｆｌｕｏｒｉｄｅ ｓｏｌｕｔｉｏｎｓ” Ｐｈｙｓ． Ｓｔａｔ． Ｓｏｌ． （ａ）， ２００３， １９７， ５１−５６
【非特許文献６】Ｊ． Ｇ． Ａ． Ｂｒｉｔｏ−Ｎｅｔｏ ｅｔ ａｌ． “Ｐｏｒｏｕｓ ｇｏｌｄ ｓｔｒｕｃｔｕｒｅｓ ｂｕｉｌｔ ｏｎ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅｓ” ２１１ｔｈ ＥＣＳ Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔｓ， Ｎ° ８７７（２００７）
【技術分野】
【０００１】
本発明の実施形態による解決法は、マイクロ構造に関する。
【背景技術】
【０００２】
マイクロ構造（導電性または絶縁性）は、無数の用途でよく用いられる。典型的な例は、半導体材料のチップ（ここに集積回路が形成される）をパッケージ化するための回路付き基板である。一般的に、基板は、導電性接続要素を支持するための絶縁性基体で作製される。例えば、ボールグリッドアレイ（ＢＧＡ）型の電子デバイスでは、チップは、基板の上面に実装される。次に、チップの端子が、対応する接点（パッドなど）に接合されるが、これらの接点は、（フリップチップ技術などを用いて）基板の同じ上面に設けられる。スルービアホール（または単にビア）が、基板を横断して、基板の上面のパッドを、基板の下面に設けられた対応する導電性ボールに接続するようにする。次に、このようにして得られた構造は、（例えばプラスチック材料の）保護カバー内に囲まれるが、この保護カバーは、（電子デバイスの外部端子を実現する）基板下面のボールだけを露出させておく。
【０００３】
この文脈では、チップの端子用のより高密度な接点に対する要求ゆえの問題がある。実際には、集積回路における複雑さの増大によって、（特にマルチプロセッサコンポーネント用の）チップにおける非常に多数の端子が、それらのピッチの対応する減少と共に必要とされる。しかしながら、シーケンシャルビルドアップ（ＳＢＵ）または高密度相互接続（ＨＤＩ）としてもまた知られているマイクロビア技術に基づいたプロセスなどの非常に精巧な作製プロセスによっても、５０〜８０μｍ未満の直径を備えたビアを得ることは可能にはならない。
【０００４】
また、チップの端子密度の増加は、チップによって生成される熱の放散のために大きな問題を引き起こす。これは、特にチップの熱が集中する特定の領域（ホットスポット）において非常に重大なことになる可能性がある。
【０００５】
周知の基板における別の問題は、対応するビアを介した、チップの端子と電子デバイスの端子との間における接続部の非常に低い抵抗の要求である。例えば、ほとんど全ての機能が少数のチップで実現される携帯電話用など、複雑なシステムオンチップ（ＳＯＣ）では、各接続部の抵抗は７０〜８０ｍΩを超えるべきでない。
【０００６】
他方で、いくつかの用途（例えば、電子デバイスが高周波で動作する場合）では、接続部の結合浮遊容量を低減するために、基板の絶縁性基体の低誘電率が必要とされる。さらに、電力用途では、絶縁性基体が、高破壊電圧を示すべきことがまた必要とされる。
【０００７】
さらなる問題は、電子デバイスの信頼性に関する。実際には、チップの熱膨張係数（ＴＣＥ）と基板の熱膨張係数（ＴＣＥ）との間のどんな差も、（特に、フリップチップ技術では基板とチップの接合部において）チップに機械的応力を引き起こす可能性がある。この問題は、超低誘電率の誘電体材料を用いることによってさらに悪化される。なぜなら、これらの材料は、基板が事実上チップに対して応力を引き起こさないことを要求するからである。
【０００８】
同様の考察が、２以上の電子デバイス（各デバイスは、対応する基板を備えている）が上下に実装されるパッケージオンパッケージ（ＰＯＰ）構造に当てはまる。
【０００９】
マイクロ構造の別の適用例は、マイクロ電気機械システム（ＭＥＭＳ）である。この場合には、複雑な形状の（導電性または絶縁性）マイクロ構造を作製する能力が必要とされる。これらのマイクロ構造の望ましい特性は、高い機械的剛性、低重量および／または極端な温度（例えば、−１００℃までもしくは＋１，５００℃まで）に対する耐久性であり得る。
【００１０】
さらに、マイクロ構造はまた、（例えば、時計における）精密マイクロメカニカル用途で用いてもよい。これには、温度に対して非常に安定し、低い慣性を備え、かつ／または過酷な環境における使用に適した（例えば、耐腐食性である）（導電性または絶縁性）マイクロ構造が必要とされる可能性がある。
【００１１】
また、マイクロ構造の使用を必要とする他の技術分野において、同等の、追加的な、および／または異なる問題に遭遇する。例えば、これは、（電磁気アンテナで使用するためなどの）磁性誘電体材料、（マイクロ構造の寸法を考慮した、マイクロ波管またはそれ以上のテラＨｚ周波数領域の管などの）真空電子デバイス等の場合である。
【発明の概要】
【課題を解決するための手段】
【００１２】
一般的な言い方をすると、本発明の実施形態による解決法は、多孔質シリコンからマイクロ構造を作製するという考えに基づいている。
【００１３】
特に、本発明の様々な態様は、独立請求項に述べられているような解決法を提供する。本発明の有利な実施形態が、従属請求項に述べられている。
【００１４】
より具体的には、本発明の実施形態による解決法の態様によって、マイクロ構造を作製するための方法が提案される。この方法は、（主面を有する）シリコン基板を設けるステップで始まる。次に、主面からシリコン基板の中へ延びる多孔質シリコン層が形成される。この方法は、多孔質シリコン層を選択的にエッチングすることによって継続し、多孔質シリコンの突出マイクロ素子のセットを得る。各突出マイクロ素子は、シリコン基板の残りの部分から突き出し、それによって、対応する外面を露出させる。次に、突出マイクロ素子を処理して、対応する導電性または絶縁性マイクロ素子のセットを得る。各導電性または絶縁性マイクロ素子は、（対応する突出マイクロ素子の中へ外面から延びる）多孔質シリコンの少なくとも主要部分を多孔質金属またはセラミックスにそれぞれ変換することによって得られる。
【００１５】
本発明の特定の実施形態による解決法の他の態様が、磁性誘電体構造、相互接続構造、パッケージ化電子デバイス、パッケージツーパッケージ電子デバイス、電力電子デバイス、真空電子デバイス、およびマイクロメカニズムを作製するための方法を提案する。
【００１６】
本発明の実施形態による解決法は、本発明のさらなる特徴および利点と同様に、添付の図面と共に読むべき、純粋に非限定的な指摘として提供される以下の詳細な説明に関連して最もよく理解されるであろう。この点において、図が、必ずしも縮尺通りに作成されていないこと、および別段の指摘がなければ、図が、本明細書で説明する構造および手順を単に概念的に示すためのものであることが、明らかに意図されている。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図１Ｂ】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図１Ｃ】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図１Ｄ】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図１Ｄ−１】本発明の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ａ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｂ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｃ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｄ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｅ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｆ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図２Ｇ】本発明の別の実施形態に従ってマイクロ構造を作製するための作製プロセスの様々な段階を示す。
【図３Ａ】本発明の実施形態に従って相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｂ】本発明の実施形態に従って相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｃ】本発明の実施形態に従って相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｄ】本発明の実施形態に従って相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ａ−１】本発明の別の実施形態に従って同じ相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｂ−１】本発明の別の実施形態に従って同じ相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｃ−１】本発明の別の実施形態に従って同じ相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図３Ｄ−１】本発明の別の実施形態に従って同じ相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【図４Ａ】本発明の実施形態に従ってパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ｂ】本発明の実施形態に従ってパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ｃ】本発明の実施形態に従ってパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ａ−１】本発明の別の実施形態に従って同じパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ｂ−１】本発明の別の実施形態に従って同じパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図４Ｃ−１】本発明の別の実施形態に従って同じパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ａ】本発明の実施形態に従って異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ｂ】本発明の実施形態に従って異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ｃ】本発明の実施形態に従って異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ａ−１】本発明の別の実施形態に従って、同じ異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ｂ−１】本発明の別の実施形態に従って、同じ異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図５Ｃ−１】本発明の別の実施形態に従って、同じ異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図６】本発明の実施形態による解決法で取得可能なさらに例示的なパッケージ化電子デバイスである。
【図７】本発明の実施形態による解決法で取得可能な例示的なパッケージオンパッケージ電子デバイスである。
【図８】本発明の実施形態による解決法で取得可能な例示的な電力電子デバイスである。
【図９Ａ】本発明の実施形態に従って真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図９Ｂ】本発明の実施形態に従って真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図９Ｃ】本発明の実施形態に従って真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図９Ｄ】本発明の実施形態に従って真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【図１０Ａ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｂ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｃ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｄ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｅ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【図１０Ｆ】本発明の実施形態に従ってマイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【発明を実施するための形態】
【００１８】
特に図１Ａ〜１Ｄ−１を参照すると、本発明の実施形態に従って、（図１Ｄにおいて参照符号１００で、かつ図１Ｄ−１において参照符号１００’でそれぞれ示された）導電性または絶縁性マイクロ構造を作製するための作製プロセスにおける様々な段階が示されている。
【００１９】
図１Ａに示すように、作製プロセスは、（例えば、単結晶シリコンのウエハからなる）シリコン基板１０２で始まる。単一のマイクロ構造が全ウエハ上に形成されてもよく、または同じマイクロ構造は、ウエハにおけるいくつかの同一の面積に再現されてもよく、次に、このウエハが、プロセスの終わりにダイシングされる。多孔質シリコン層１０３が、シリコン基板１０２中に形成される。多孔質シリコン層１０３は、シリコン基板１０２の前（上）面から延びて、シリコン基板１０２における非多孔質すなわち緻密なシリコンの残部（参照符号１０６で示されている）を残しておくようにする。
【００２０】
この目的のために、シリコン基板１０２は、（その前面に作用する）陽極プロセスにさらされる。特に、シリコン基板１０２は、（フッ化水素酸すなわちＨＦが豊富な電解液を含む）電気化学セルにおける陽極として用いられる。陽極プロセスの電流密度が、（多数の実験的要因に依存して）臨界値ＪＰＳより低い場合には、電解液は、シリコン基板１０２の前面に達する正孔とだけ反応する（その結果、反応は、正孔の供給によって制限され、電解液へのそのイオン拡散によっては制限されない）。もちろん、これは、シリコン基板１０２の前面における（自由）正孔の利用可能性を必要とする。正孔の利用可能性は、シリコン基板１０２がＰ型である場合には明白である。反対に、シリコン基板１０２がＮ型である場合には、シリコン−電解液の界面は、逆バイアスをかけられたショットキー接合部（すなわち、シリコン基板１０２における不純物濃度が増加するにつれて幅が減少する空乏領域を備えた）として動作する。シリコン基板１０２が、高い不純物濃度（Ｎ＋）を有する場合には、シリコン基板１０２における自由正孔は、量子力学的トンネル効果によって、この接合部のポテンシャル障壁を通過することができる。逆に言えば、例えばシリコン基板１０２の前面および／または裏（下）面でシリコン基板１０２を照明することによって、正孔がポテンシャル障壁を通過できるようにするためのエネルギーを、正孔に供給することが必要である。
【００２１】
多孔質シリコン（ＰＳ）は、その孔の直径に従ってナノＰＳ（またはマイクロＰＳ）、メソＰＳおよびマクロＰＳとして分類される。特に、孔の直径は、ナノＰＳでは２ｎｍ未満であり、メソＰＳでは２ｎｍ〜５０ｎｍであり、マクロＰＳでは５０ｎｍを超える。原則として、ナノＰＳは、シリコン基板のドーピングと無関係に、全てのシリコン基板に形成される。しかしながら、純粋なナノＰＳは、不純物濃度が低いＰ型のシリコン基板においてのみ得ることができる。その代りに、ナノＰＳおよびメソＰＳの混合が、不純物濃度が高い（Ｎ型またはＰ型のいずれかの）シリコン基板で得られる。最後に、マクロＰＳは、不純物濃度が低いシリコン基板で得ることができる（シリコン基板がＮ型である場合に孔を被覆することが分かっているナノＰＳを伴って）。
【００２２】
多孔質シリコンの特性は、その形態に依存するが、形態は、今度は、様々なパラメータ（例えば、シリコンの長さ、不純物の濃度およびタイプ、電流密度、電解液のタイプ等）によって定義される陽極プロセスのレジーム（ｒｅｇｉｍｅ）の関数である。この文脈では、多孔質シリコンの関連特性は、その多孔度（ＰＳ％）であり、それは、（緻密な）シリコンに対して、
【数１】
として定義される。ここで、ρＰＳが多孔質シリコンの密度であり、ρＳｉが、緻密なシリコンの密度（すなわち２．３ｇ／ｃｍ３）である。多孔質シリコンの密度ρＰＳは、次の式を適用することによって測定することができる。
【数２】
ここで、値ＰＳｉ（陽極プロセス前のシリコン基板の初期重量）、ＰＰＳ（陽極プロセス後のシリコン基板の終了重量）およびＤＰＳ（多孔質シリコン層の厚さ）は、測定できるのに対して、値ＳＰＳ（陽極プロセスにさらされているシリコン基板の前面の拡張）は周知である。
【００２３】
特に、多孔度ＰＰＳ％は、電解液濃度が減少するにつれて、かつ／または電流密度が増加するにつれて増加する。いくつかの用途では、（例えば、均一なマイクロ構造を得るために）多孔質シリコン層１０３全体において多孔度ＰＰＳ％を同一に維持することが好ましい。この目的のために、多孔質シリコン層１０３の厚さＤＰＳが薄い（例えば、５０μｍ以下）場合には、プロセスパラメータを経時的に一定に維持することで十分である。しかしながら、多孔質シリコン層１０３の厚さＤＰＳが比較的厚い（例えば、５０μｍ超）場合には、多孔質シリコン層１０３の下部における電解液濃度は、そのイオン拡散における限界のために減少する。しかしながら、それに応じて経時的に電流密度を（例えば、線形則で）減少させることによって、均一な多孔度を得ることがやはり可能である。これに反して、他の用途では、多孔質シリコン層１０３の全体にわたって多孔度ＰＰＳ％を変えることが好ましい。例えば、（孔を塞ぐプロセスなどの追加的な作業を回避するために）多孔質シリコン層１０３の内側に向かって増加する多孔度ＰＰＳ％を有することが好ましくなり得る。上記のことを考慮すると、かかる結果は、それなりにプロセスパラメータを変えることによって（例えば、経時的に線形則で電流密度を増加させることによって）か、または多孔質シリコン層１０３の厚さＤＰＳが厚い（例えば、５０μｍ超）場合であっても一定のプロセスパラメータを用いることによって、得ることができる。
【００２４】
例えば、次の実験結果は、０．０１〜０．０２Ωｃｍの抵抗を有するＮ＋型のシリコン基板で得られたが、このシリコン基板は、ＨＦ：Ｃ２Ｈ５ＯＨ＝３：１の電解液に浸漬された。陽極プロセスは、次のレジームの電流密度を印加することによって室温で実行された。
【００２５】
【表１】
【００２６】
陽極プロセスのレジームは、多孔質シリコン層１０２の所望の厚さＤＰＳおよび多孔度ＰＰＳ％を得るために、問題なく変更することができる。例えば、厚さＤＰＳは、１μｍ〜５００μｍに及ぶことができる。多孔度ＰＰＳ％は、代わりに、１０％（マクロＰＳの場合）または２０％（ナノＰＳまたはメソＰＳの場合）から８５〜９５％に及ぶことができる。
【００２７】
以下で説明するように、いくつかの用途において、（残りの）シリコン基板１０６が除去されることになる場合には、均一な多孔度ＰＰＳ％を備えた多孔質シリコン層の（より厚い）外側部分（１０３ｅで示されている）、およびより高い多孔度ＰＰＳ％（例えば、外側部分１０３ｅの多孔度の１．２〜２．０倍に等しい）を備えた（より薄い）多孔質シリコン層の内側部分（１０３ｉで示されている）を有することが好ましい。内側部分１０３ｉは、陽極酸化プロセスの終わりに電流密度を増加させることによって得てもよい。例えば、上記の表におけるサンプルＮｏ．４（外側部分１０３ｅの厚さ２００μｍおよび多孔度ＰＰＳ％＝６４．８０％）を提供する陽極プロセスの後に、１２０ｍＡ／ｃｍ２の定電流密度を備えたパルスを３０秒間印加することによって、１．５〜１．８μｍの厚さおよび多孔度ＰＰＳ％＝８５％を備えた内側部分１０３ｉを得ることが可能である。
【００２８】
図１Ｂに進むと、エッチングマスク１０９が、多孔質シリコン層１０３の前面に形成される。マスク１０９は、（例えば、１０〜５０ｎｍの厚さを備えた）材料の薄層からなるが、この層は、次のエッチングプロセス中に多孔質シリコン層１０３を保護するように構成される。例えば、マスク１０９は、反応性イオンエッチング（ＲＩＥ）プロセス用のＮｉ、Ａｕ、Ｐｔ、Ｔｉ、ＡｌおよびＣｒのような金属、およびボッシュ法に基づいたディープＲＩＥ（ＤＲＩＥ）プロセス用のＳｉＯ２またはフォトレジストのような誘電体で作製してもよい。マスク１０９は、最終マイクロ構造の（導電性または絶縁性）機能マイクロ素子が望ましい、多孔質シリコン層１０３の露出エリアを残すようにパターン化される。この結果は、フォトリソグラフィプロセスで達成してもよい。この目的のために、マスキング層が、多孔質シリコン層１０３上に堆積される。今度は、フォトレジスト層が、マスキング層上に堆積され、かつエッチングプロセスを介して除去されるべきマスキング層の部分を露出させておくようにフォトリソグラフィで形作られる。代替として、同じ結果はまた、リフトオフプロセスで達成してもよい。この場合には、フォトレジスト層が、多孔質シリコン層１０３上に堆積され、かつ機能マイクロ素子のエリアから除去されるようにフォトリソグラフィで形作られる。次に、マスキング層が、フォトレジスト層、および多孔質シリコン層１０３の露出したエリアに堆積される。ここでフォトレジスト層が除去され、その上に形成されたマスキング層を取り去る。したがって、マスキング層は、機能マイクロ素子のエリアの上だけに残る。しかしながら、この場合に、ポジ型フォトレジスト材料（その現像用にアルカリ溶液を必要とする）が用いられるときには、多孔質シリコン層１０３を前もって保護する（多孔質シリコン層１０３の多孔性ゆえのその望ましくないエッチングを回避するために）ことが必要である。この目的のために、薄膜プロセスによって多孔質シリコン層１０３上に堆積される、０．５μｍ未満の厚さ（例えば、１００ｎｍ）などを備えたＳｉＯ２またはポリシリコンの薄層（図示せず）で、多孔質シリコン層１０３を保護することが可能である。
【００２９】
プロセスは、図１Ｃに進む。図１Ｃでは、多孔質シリコン層１０３は、マスク１０９を通してエッチングプロセスにさらされる。エッチングプロセスは、マスク１０９によって画定された所望の形状を備えた機能マイクロ素子を得るために、異方性タイプ（すなわちその水平エッチング速度および垂直エッチング速度間の非常に低い比率を伴う）である。この目的のために、適切なガス（例えば、ＳＦ６に対して高濃度のＣＨＦ３）、高無線周波数（ＲＦ）電力、および／または低圧を伴うＲＩＥタイプのプラズマエッチングプロセスを用いることが可能である。例えば、２５０ＷのＲＦ電力および２０ｍＴｏｒｒの圧力を用いたＲＩＥプロセスは、ガスＳＦ６またはＣＨＦ３：ＳＦ６＝１７：３を用いて、１：１０または１：６５に等しい水平／垂直比をそれぞれ提供する。代わりに、より低い水平／垂直比（１：５００まで）は、ボッシュ法に基づいたＤＲＩＥタイプのプラズマエッチングプロセスを用いて得ることができる。同時に、垂直エッチング速度（５５％までの多孔度の値に対して多孔度ＰＰＳ％と共に増加する）は、望ましいレベルの精度でエッチングの範囲（下方へシリコン基板１０６までの）を制御できるようにするために、比較的低く保つべきである。典型的には、垂直エッチング速度の適切な値は、１〜７μｍ／分である。非常に厳密な精度要件が適用される場合には、代わりに、はるかに低い垂直エッチング速度（１００ｎｍ／分まで）を用いることが必要である。例えば、この結果は、単にＲＦ電力を低減することによるＤＲＩＥプロセスにおいて（なぜなら、水平／垂直比がいずれにせよ低いままであるので）か、またはガスの変更（ＣＨＦ３濃度を増加させるか、もしくはＯ２の混合物と共にＮＦ３、ＣＦ４を用いることなど）によるＲＩＥプロセスにおいて達成して、許容可能な水平／垂直比を維持してもよい。
【００３０】
エッチングプロセスは、所望の機能マイクロ素子に対応する（多孔質シリコンの）突出マイクロ素子１１２を生成する。特に、各突出マイクロ素子１１２は、（側面で、およびマスク１０９より下方の上部で）対応する外面を露出するように、シリコン基板１０６から上方へ突き出る。次に、マスク１０９は、（例えば、ウェットエッチングプロセスで）除去される。
【００３１】
図１Ｄに進むと、次に、突出マイクロ素子（図１Ｃの１１２）は、対応する導電性（機能）マイクロ素子１１５を得るように処理される。特に、突出マイクロ素子の中へ（それらの外面から）延びる多孔質シリコンは、多孔質金属に変換される。かかる多孔質金属の例は、Ｃｕ、Ｎｉ、Ａｕ、Ｐｔ、Ｒｕ、Ａｇなどである。この目的のために、構造は、適切な溶液に浸漬される。溶液のタイプが、得られる多孔質金属およびその形態（これは、多孔質シリコンの形態と同じか、または異なってもよい）を決定し、一方でプロセスの長さが、変換の範囲（これは、突出マイクロ素子全体またはその一部だけを含んでもよい）を決定する。例えば、０．０２５Ｍ ＣｕＳｏ４・５Ｈ２Ｏ＋０．０１Ｍ ＨＦの溶液を用いて、（２００μｍの高さ、５０μｍの幅、および多孔度ＰＰＳ％＝５０％を備えた）突出マイクロ素子を、（多孔度ＰＰＭ％＝６４．８０％を備えた）多孔質銅の対応する導電性マイクロ素子１１５に、３０分で完全に変換した。同じプロセスを用いて、２５μｍまたは１０μｍの厚さを備えた突出マイクロ素子の一部だけを２５分または７分でそれぞれ変換した。例えば、Ｘｉ Ｚｈａｎｇ， Ｋｉｎｇ−Ｎｉｎｇ Ｔｕ， “Ｐｒｅｐａｒａｔｉｏｎ ｏｆ ｈｉｅｒａｒｃｈｉｃａｌｌｙ ｐｏｒｏｕｓ ｎｉｃｋｅｌ ｆｒｏｍ ｍａｃｒｏｐｏｒｏｕｓ ｓｉｌｉｃｏｎ” Ｊ． Ａｍ． Ｃｈｅｍ． Ｓｏｃ． ２００６， １２８， １５０３６−１５０３７、Ｍ． Ｈａｙａｓｅ ｅｔ ａｌ． “Ｆｏｒｍａｔｉｏｎ ｏｆ ｐｏｒｏｕｓ ｒｕｔｈｅｎｉｕｍ ｌａｙｅｒ ｏｎ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｔｅｍｐｌａｔｅ” Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏｃ． ２００６， １５３， Ｃ７４１、Ｈ． Ｂａｎｄａｒｅｎｋａ， Ｍ． Ｂａｌｕｃａｎｉ， Ｒ． Ｃｒｅｓｃｅｎｚｉ， Ａ． Ｆｅｒｒａｒｉ， “Ｆｏｒｍａｔｉｏｎ ｏｆ ｃｏｍｐｏｓｉｔｅ ｎａｎｏｓｔｒｕｃｔｕｒｅｓ ｂｙ ｃｏｒｒｏｓｉｖｅ ｄｅｐｏｓｉｔｉｏｎ ｏｆ ｃｏｐｐｅｒ ｉｎｔｏ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ” Ｓｕｐｅｒｌａｔｔｉｃｅｓ ａｎｄ Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｓ， Ｉｎ Ｐｒｅｓｓ， Ｃｏｒｒｅｃｔｅｄ Ｐｒｏｏｆ， Ａｖａｉｌａｂｌｅ ｏｎｌｉｎｅ ２４ Ｊａｎｕａｒｙ ２００８、Ｍ． Ｈａｙａｓｅ ｅｔ ａｌ． “Ｍｉｎｉａｔｕｒｅ ２５０μｍ ｔｈｉｃｋ ｆｕｌｌ ｃｅｌｌ ｗｉｔｈ ｍｏｎｏｌｉｔｈｉｃａｌｌｙ ｆａｂｒｉｃａｔｅｄ ｓｉｌｉｃｏｎ ｅｌｅｃｔｒｏｄｅｓ”， Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ Ｓｔａｔｅ Ｌｅｔｔｅｒｓ， ７ （８） Ａ２３１−Ａ２３４ （２００４）、Ｆ．Ａ．Ｈａｒｒａｚ ｅｔ ａｌ． “Ｉｍｍｅｒｓｉｏｎ ｐｌａｔｉｎｇ ｏｆ ｎｉｃｋｅｌ ｏｎｔｏ ａ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｌａｙｅｒ ｆｒｏｍ ｆｌｕｏｒｉｄｅ ｓｏｌｕｔｉｏｎｓ” Ｐｈｙｓ． Ｓｔａｔ． Ｓｏｌ． （ａ）， ２００３， １９７， ５１−５６、またはＪ． Ｇ． Ａ． Ｂｒｉｔｏ−Ｎｅｔｏ ｅｔ ａｌ． “Ｐｏｒｏｕｓ ｇｏｌｄ ｓｔｒｕｃｔｕｒｅｓ ｂｕｉｌｔ ｏｎ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅｓ” ２１１ｔｈ ＥＣＳ Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔｓ， Ｎ° ８７７（２００７）に説明されているように、（置換または腐食堆積としてもまた知られている）同様のプロセスが、完全に異なる用途、すなわち均一なタイプの多孔質シリコン層を、燃料電池（セルまたはバッテリ）における触媒として用いられる連続タイプの多孔質金属膜に変換するためだけの用途において、研究者によって既に報告されており、これらの文献の開示全体が、参照によって本明細書に援用されている。
【００３２】
オプションとして、導電性素子１１５はまた、（導電性マイクロ素子１１５の多孔質金属と同じタイプかまたは異なるタイプの）（緻密な）金属層１１５ｐで被覆してもよい。例えば、この結果は、（電解または無電解）めっきプロセスで達成してもよい。このようにして、導電性マイクロ素子１１５の抵抗を低減すること、および／またはそれらの機械的安定性（それらの形状に実質的に影響することなく）を向上させることが可能である。その結果として、（以下でより詳細に説明するように）無数の用途において使用可能な所望の導電性マイクロ構造１００が得られる。
【００３３】
代替として、図１Ｄ−１に示すように、突出マイクロ素子（図１Ｃの１１２）は、代りに、対応する（機能）絶縁性マイクロ素子１１５’を得るように処理される。特に、突出マイクロ素子の中へ（それらの外面から）延びる多孔質シリコンは、多孔質または緻密なセラミックスに変換される。これらのセラミックスの例は、ＳｉＯ２、ＳｉＯＸ、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＣ、ＳｉＯＣなどである。この目的のために、構造は、適切な熱プロセスにさらされる。熱プロセスの雰囲気（ガスまたは蒸気）が、得られるセラミックスを決定し、熱プロセスのレジームが、セラミックスが多孔質である場合には、セラミックスの形態を決定し（その形態は、多孔質シリコンの形態と同じかまたは異なってもよい）、一方で熱プロセスの長さが、変換の範囲（それは、突出マイクロ素子全体またはその一部だけを含んでもよい）を決定する。例えば、（１００μｍの高さ、および多孔度ＰＰＳ％＝５０〜６５％、好ましくはＰＰＳ％＝５５〜６０％を備えた）ナノＰＳまたはマイクロＰＳの突出マイクロ素子を有する構造が、炉に入れられ、不活性雰囲気（例えば、窒素）中で１時間にわたって３００℃に予熱された。次に、炉の温度は、１時間で３００℃から９００℃まで上昇される。この時点で、酸素が、１〜１０リットル／分のフロー（例えば、５リットル／分）で炉に供給され、３０分にわたって温度を９００℃に維持する。次に、温度は、３０分で１０００〜１，１００℃に上昇される。この温度は、突出マイクロ素子の所望の厚さを酸化させるために必要な期間にわたって維持される。温度の関数としての酸化時間の値は、様々なタイプの多孔質シリコン用に文献で周知である（例えば、ナノＰＳタイプの多孔質シリコン用には１時間程度、マクロＰＳタイプの多孔質シリコン用には１０〜１２時間程度）。緻密なセラミックスのマイクロ素子を得ることが望ましい場合には、構造は、（多孔質セラミックスを緻密なセラミックスに変換するために）高密度化プロセスにさらにさらされる。この目的のために、温度は、１時間で１，２００〜１，３００℃まで上昇され、少なくとも１時間にわたってかかる温度に維持される。いずれにせよ、ここで構造は、例えば炉のスイッチを切り、炉の内部に構造を残しておくことによって、（機械的応力を構造にもたらさないように）ゆっくりと冷却される。同様の熱プロセスが、突出マイクロ素子を炭化または酸素炭化するために適用される。この場合に、使用されるガスは、（炭化用の）ＣＯもしくはＣＯ２、または（酸素炭化用に）アンモニア溶液中で泡立つようにされた窒素とすることができ、一方で問題の温度は、より高い（約１，４００〜１，５５０℃程度）。
【００３４】
さらなる改善として、熱プロセスの前に、構造は、（Ｃ、Ｎｉ、Ｔｉ、Ａｌなどの）いくつかのタイプのナノ粒子を含む溶液に浸漬してもよい。これらのナノ粒子は、多孔質シリコンのタイプ、ナノ粒子のタイプ、および浸漬時間に依存する量および深さで、（多孔質シリコンの）突出マイクロ素子内に浸透する。次に、その溶液は、蒸発させられ、その結果、ナノ粒子は、突出マイクロ素子内に留まる。このようにして、次の熱プロセス中に、これらのナノ粒子は、使用されたガスまたは蒸気と反応し、それによって、シリコンの原子、ガスまたは蒸気を作る元素の原子、およびナノ粒子の原子から構成されたセラミックスを形成する。この技術を用いれば、（例えば、機械的強度および／または熱伝導率が改善された）今まで未知の合成セラミックスを得ることができる。
【００３５】
別の技術は、高分子材料（例えば、ポリメチルメタクリレートまたはＰＭＭＡ）を用いて、突出マイクロ素子をその表面で処理することであってもよく、この高分子材料は、所望の深さまで突出マイクロ素子に浸透させられる。（酸素を用いた）次の熱プロセス中に、高分子材料は燃焼され、それによって、炭素の原子を放出する。このようにして、（非整数化学量論値さえ備えた）ＳｉＯＣの外層、およびＳｉＯの内層を有する、複合構造を備えた絶縁性マイクロ素子１１５’を得ることが可能である。
【００３６】
オプションとして、絶縁性マイクロ素子１１５’およびシリコン基板１０６の自由面はまた、（例えば、薄膜または厚膜プロセスを用いて）金属層１１５ｐ’で被覆してもよい。金属１１５ｐ’のかかる層によって、後で電気めっきプロセスを実行することが可能になる（図示せず）。その結果、（以下でより詳細に説明するように）無数の用途で使用可能な所望の絶縁性マイクロ構造１００’が得られる。
【００３７】
提案された解決法は、非常に柔軟である。なぜなら、それによって、広範囲な（電気的および／または機械的）特性を備えた（導電性または絶縁性）機能マイクロ素子を得ることが可能になるからである。特に、機能マイクロ素子は、任意の種類の形状を有することが可能である。例えば、機能マイクロ素子は、円形、正方形もしくは任意の他の断面を備えた柱形状、壁形状（直線、断続的もしくは曲線など、開もしくは閉など、および均一もしくは（中央か端部で拡大する）可変幅など）、または複雑な３次元（３Ｄ）構造の形状であってもよい。機能マイクロ素子の形状は、それらの画定のために利用される上記のエッチングプロセスの技術的な限界、および（多孔質金属または多孔質セラミックスの多孔度ＰＰＭ％に同様に依存する）所望の機械的安定性によってのみ制約される。一般的に、２０〜３０までの（高さおよび幅間の）アスペクト比を備えた機能マイクロ素子は、問題なしに任意の形状および多孔度ＰＰＭ％で作製することができる。例えば、２００〜３００μｍの高さおよび８〜１２μｍの幅を備えた柱形状で機能マイクロ素子を作製することが可能である（もちろん、より高い、かつ／またはより薄い機能マイクロ素子が、他の形状で可能である）。（多孔質金属または多孔質セラミックスの）多孔度ＰＰＭ％および／または多孔質シリコンからの変換の範囲によってまた、機能マイクロ素子の重量および剛性を制御することが可能になる（多孔度ＰＰＭ％がより高く、かつ変換の範囲がより低ければ、重量および剛性はそれだけ低くなる）。また、同じパラメータを用いて、導電性マイクロ素子の抵抗を制御してもよい（この抵抗は、多孔度ＰＰＭ％および変換の範囲とともに減少する）。この点で、多孔質金属の多孔度ＰＰＭ％の関数として多孔質金属の電気抵抗率を表す一意的な数式は、科学界によってまだ研究中である（なぜなら、それは、得られる多孔質金属のタイプ、すなわち発泡金属、焼結粉末金属等に依存するからである。いずれにせよ、多孔質銅に関する実験データが、（ＮＡＳＡ ｔｏｐｉｃａｌ ｒｅｐｏｒｔ “Ｔｈｅｒｍａｌ ｃｏｎｄｕｃｔｉｖｉｔｙ ａｎｄ ｅｌｅｃｔｒｉｃａｌ ｒｅｓｉｓｔｉｖｉｔｙ ｏｆ ｐｏｒｏｕｓ ｍａｔｅｒｉａｌ” ＣＲ−Ｉ２０８５４ − Ｏｃｔｏｂｅｒ １９７１において初めて提案された）以下の式とほぼ一致することが分かった。
【数３】
ここで、ρＰＭおよびρＭは、それぞれ多孔質銅および緻密な銅の電気抵抗率であり、Ｋは、（焼結粉末によって得られた多孔質銅用のＮＡＳＡ報告書におけるように）１１に等しく設定された、実験的に得られたフィッティングパラメータである。
【００３８】
ここで図２Ａ〜２Ｇに進むと、本発明の別の実施形態に従って、（図２Ｇにおいて参照符号２００で示された）導電性または絶縁性マイクロ構造を作製するための作製プロセスの様々な段階が示されている（下記では、先行する図に示された要素に対応する要素は、単にそれらの先頭番号を変更することによって得られた類似の参照符号で示され、対応する説明は、説明を簡潔にするために省略される）。
【００３９】
図２Ａに示すように、多孔質シリコン層２０３が、上記のようにシリコン基板２０６上に形成される。次に、複数のＮ個のエッチングマスク（Ｎ≧２）が、多孔質シリコン層２０３の前面に形成されて、シリコン基板２０６からの機能マイクロ素子の拡張に沿ってＮ−１の層を備えた対応する３Ｄ（導電性または絶縁性）機能マイクロ素子を得るようにする（各層は、機能マイクロ素子の拡張に対して横方向に異なる幅を有する）。特に、問題の例では、５つのマスク２０９ａ、２０９ｂ、２０９ｃ、２０９ｄおよび２０９ｅが示されている。マスク２０９ａ〜２０９ｅは、多孔質シリコン層２０３上に直接配置される最も低いマスク２０９ａから始まって、他の上に重ねられる（マスク２０９ａ〜２０９ｅは、明確にするために図では分離されているが、実際には、それらが直接接していることを理解されたい）。マスク２０９ａ〜２０９ｅの非平面性は、ほぼ無視することができ（なぜなら、マスク２０９ａ〜２０９ｅは、非常に薄い、すなわち１０〜１００ｎｍだからである）、その結果、それは、対応するフォトリソグラフィプロセス中にどんな問題も引き起こさない。マスク２０９ａ〜２０９ｅは、異なる材料で作製してもよく、これらは、（その個別的除去を可能にするために）他に対して１つを選択的にエッチングしてもよい。例えば、マスク２０９ａ、２０９ｂ、２０９ｃ、２０９ｄおよび２０９ｅは、Ｐｔ、Ａｕ、Ｔｉ、ＮｉおよびＡｌでそれぞれ作製してもよい。各マスク２０９ａ〜２０９ｅは、機能マイクロ素子の対応する層の所望の形状に従ってパターン化される（結果としての機能マイクロ素子は、上下が逆転されたマスクの複合体によって全体として画定される）。
【００４０】
プロセスは図２Ｂに進み、そこにおいて多孔質シリコン層２０３は、マスク２０９ａ〜２０９ｅを通して（すなわち、より下のマスク２０９ａ〜２０９ｄを被覆する最も上のマスク２０９ｅを通して）上記のようにエッチングされる。エッチングは、対応する部分的な厚さＤｅ（多孔質シリコン層２０３の最初の厚さＤＰＳより薄い）用に実行される。
【００４１】
図２Ｃに進むと、最も上のマスク（図２Ｂでは２０９ｅ）が除去される。例えば、この結果は、１０％Ｋ３Ｆｅ（ＣＮ６）の溶液におけるウェットエッチングプロセスで達成してもよく、これは、より下のマスク２０９ａ〜２０９ｄに影響しない。多孔質シリコン層２０３は、対応する部分的な厚さＤｄ用に、マスク２０９ａ〜２０９ｄを通して（すなわち、最も上のマスク２０９ｄを通して）同様にエッチングされる。
【００４２】
ここで図２Ｄを参照すると、最も上のマスク（図２Ｃの２０９ｄ）が除去される。例えば、この結果は、ＦｅＣｌ３の溶液におけるウェットエッチングプロセスで達成してもよく、これは、より下のマスク２０９ａ〜２０９ｃに影響しない。多孔質シリコン層２０３は、対応する部分的な厚さＤｃ用に、マスク２０９ａ〜２０９ｃを通して（すなわち、最も上のマスク２０９ｃを通して）同様にエッチングされる。
【００４３】
プロセスは、図２Ｅに進み、そこにおいて最も上のマスク（図２Ｄの２０９ｃ）が除去される。例えば、この結果は、Ｈ２ＳＯ４の溶液におけるウェットエッチングプロセスで達成してもよく、これは、より下のマスク２０９ａ〜２０９ｂに影響しない。多孔質シリコン層２０３は、対応する部分的な厚さＤｂ用に、マスク２０９ａ〜２０９ｂを通して（すなわち、最も上のマスク２０９ｂを通して）同様にエッチングされる。
【００４４】
最後に、図２Ｆに示すように、最も上のマスク（図２Ｄの２０９ｂ）が除去される。例えば、この結果は、Ｉ２：ＫＩ：Ｈ２Ｏ＝１：２：１０の溶液におけるウェットエッチングプロセスで達成してもよく、これは、より下のマスク２０９ａに影響しない。多孔質シリコン層２０３は、対応する部分的な厚さＤａ用に、残りのマスク２０９ａを通して同様にエッチングされる。その結果、所望の機能マイクロ素子に対応する（多孔質シリコンの）突出マイクロ素子２１２が得られる。
【００４５】
図２Ｇに進むと、最後のマスク（図２Ｆの２０９ａ）が、例えばＨＣｌ：ＨＮＯ３＝３：１の溶液におけるウェットエッチングプロセスで除去される。次に、突出マイクロ素子（図２Ｆの２１２）を上記のように処理して、多孔質金属または多孔質セラミックスの対応する機能マイクロ素子２１５を得るようにする。これによって、所望の（導電性または絶縁性）マイクロ構造２００が提供される。
【００４６】
本発明のこの実施形態によって、任意の種類の形状を備えた３Ｄ機能マイクロ素子２１５を得ることが可能になる。
【００４７】
上記で指摘したようにして得られる（導電性または絶縁性）マイクロ構造の用途におけるいくつかの例を、ここで詳細に説明する。
【００４８】
例えば、図３Ａ〜３Ｄは、本発明の実施形態に従って、（図３Ｄでは参照符号３００で示された）相互接続構造を作製するための作製プロセスの追加的な段階を示す。
【００４９】
図３Ａから始まって、導電性マイクロ素子３１５が、上記のようにシリコン基板３０６上に形成される。次に、誘電体材料が、シリコン基板３０６上に施されて、導電性マイクロ素子３１５を埋め込むようにする。誘電体材料は、任意の熱可塑性樹脂（ナイロンまたは液晶高分子など）、熱硬化性樹脂、セラミックス前駆体等であってもよい。誘電体材料は、キャスティング、射出成形、ディスペンシング、ステンシル印刷、積層等のような任意の適切な技術によって施すことができる。次に、誘電体材料を処理して、（相互接続構造の絶縁性基体およびビアをそれぞれ画定するために）導電性マイクロ素子３１５を埋め込む、対応する誘電体層３１８を得るようにする。例えば、誘電体材料は、硬化、焼結および／または熱分解プロセスにさらしてもよい。この点で、（シリコン基板３０９から自由に突き出る）導電性マイクロ素子３１５のオープン構造が、この作業を非常に容易にすることに留意されたい。シリコン基板３０６上に施された誘電体材料次第で、誘電体層３１８は、弾性または剛性であってもよい。
【００５０】
プロセスは図３Ｂに進み、そこにおいて誘電体層３１８は、（例えば、研削、研磨またはラッピングプロセスを用いて）導電性素子３１５のレベルで平坦化される。
【００５１】
ここで図３Ｃを参照すると、接点３２１ｕが、誘電体層３１８の上面に形成される。例えば、（金属で作製された）接点３２１ｕは、接合パッドおよびルーティングトラックからなり、これらは、導電性マイクロ素子３１５に接続される。例えば、この結果は、薄膜および／または厚膜プロセスで達成してもよい。
【００５２】
図３Ｄに進むと、シリコン基板（図３Ｃの３０６）は、（例えば、研削および／またはＸｅＦ２気相エッチングプロセスで）除去される。さらなる接点要素３２１ｄが、（導電性マイクロ素子３１５に接続される接合パッドおよびルーティングトラックを設ける薄膜および／または厚膜プロセスを用いて上記のように）誘電体層３１８の下面に同様に形成される。
【００５３】
提案された解決法によって、（例えば、２００ｋ〜４００ｋ接点／ｃｍ２程度の）非常に高い接点密度を達成することが可能になる。同時に、導電性マイクロ素子３１５の多孔質構造は、多孔質金属への誘電体材料の浸透のおかげで、誘電体層３１８との非常に高い接着性をもたらす。
【００５４】
また、（上部および下部接点を形成するステップのない）上記と同じプロセスを用いて、磁性誘電体構造を作製してもよい。この目的のために、導電性マイクロ素子は、１よりはるかに高い比透磁率μｒを有する多孔質の磁性金属（例えば、ＮｉまたはＦｅ）である。同時に、誘電体層は、１よりはるかに高い比誘電率εｒを有する。例えば、この結果は、対応する誘電体材料を、（εｒ＝３１０を備えた）チタン酸ストロンチウムのナノ粒子で満たすことによって達成してもよい。（シリコン基板を除去した後で）このようにして得られた構造は、磁性誘電体材料として動作するが、この材料は、任意の電磁（ＥＭ）波がそれを横断して伝播することによって、（高い比透磁率μｒおよび高い比誘電率εｒを備えた）均一な材料と見なされる。例えば、この磁性誘電体材料を用いて、サイズが低減されたＥＭアンテナを作製してもよい。
【００５５】
図３Ａ−１〜３Ｄ−１を参照すると、絶縁性マイクロ素子に基づいた（図３Ｄ−１では参照符号３００’で示された）相互接続構造を作製するための作製プロセスの場合に、同様の考察が当てはまる。
【００５６】
図３Ａ−１から始まって、絶縁性マイクロ素子３１５’が、上記のようにシリコン基板３０６上に形成される。次に、導電性材料（磁性にすることが可能である）が、シリコン基板３０６上に施されて、絶縁性マイクロ素子３１５’中に埋め込まれる導電性マイクロ素子３１８’を形成する（相互接続構造の絶縁性基体およびビアをそれぞれ画定するようにする）。例えば、緻密な金属の導電性マイクロ素子３１８’を得るために、ステンシル印刷プロセスによって、かつ次に構造を焼成プロセスにさらすことによって、（ＤｕＰｏｎｔにより商品名ＰＶ１３５で作製されたペーストなど、Ａｇで作製されたか、またはＣｕ、Ａｌ、Ｐｔ、Ａｇ合金等で作製された）導電性ペーストを施すことが可能である。代替として、金属射出成形（ＭＩＭ）技術を用いて、９８％までの密度を備えた（例えば、鋼または磁性金属の）導電性マイクロ素子３１８’を得てもよい。導電性マイクロ素子３１８’を得るための別の代替は、導電性材料の化学蒸着プロセスまたは薄膜蒸着プロセスを用い、ガルバニックプロセスを後に続けることである。
【００５７】
プロセスは図３Ｂ−１に進み、そこにおいて導電性マイクロ素子３１８’は、（例えば、研削、研磨またはラッピングプロセスを用いて）絶縁性マイクロ素子３１５’のレベルで平坦化される。
【００５８】
上記のように、接点３２１ｕ’が、絶縁性マイクロ素子３１５’（図３Ｃ−１）の上面に形成される。次に、シリコン基板が除去され、さらなる接点３２１ｄ’が、絶縁性マイクロ素子３１５’の下面に形成される（図３Ｄ−１）。
【００５９】
ここで図４Ａ〜４Ｃを参照すると、本発明の実施形態に従って、（図４Ｃにおいて参照符号４００で示された）パッケージ化電子デバイスを作製するための作製プロセスの追加的な段階が示されている。
【００６０】
図４Ａから始まって、上部接点４２１ｕを有する絶縁性基体４１８を横断するビア４１５を備えた（剛性）相互接続構造で作製された回路付き基板が、図３Ａ〜３Ｄに説明するように得られる。
【００６１】
図４Ｂに進むと、下部座ぐりを備えたスルーホール４２２が、（例えば、誘電体層４１８が熱可塑性材料である場合には、ホットプレスプロセスによって）誘電体層４１８を通して形成される。
【００６２】
図４Ｃに示すように、（対応する回路を統合した）半導体材料のチップ４２４が、ホール４２２を通して対応する端子（図示せず）を露出するように、ホール４２２の座ぐり内に実装される。チップ４２４の端子は、ワイヤ４２７を介して、接点４２１ｕの対応するパッドに接合される。次に、接点４２１ｕのルーティングトラックが、これらのパッドを対応するビア４１５に接続する。バンプ下地金属化（ＵＢＭ）を備えた導電性ボールの形状をした、電子デバイス４００の外部端子４３０が、絶縁性基体４１８の下面において導電性マイクロ素子４１５に接続される。（例えば、プラスチック材料の）保護カバー４３３が、チップ４２４およびワイヤ４２７を埋め込み、外部端子４３０だけを露出させておくようにする。
【００６３】
提案された解決法は、（所望の高密度、低抵抗性および高い熱散逸を備えた）回路付き基板が得られるようにするが、この回路付き基板は、シリコンのＴＣＥと非常に似たＴＣＥを示す。このようにして、チップ４２４に対するどんな機械的応力も回避すること（少なくとも実質的に低減すること）が可能になる。例えば、多孔度ＰＰＭ％＝５５％を備えた多孔質銅の導電性素子は、ＴＣＥ＝８．０ｐｐｍ／℃を有し、これは、緻密な銅のＴＣＥ＝１７ｐｐｍ／℃より、シリコンのＴＣＥ＝２〜５ｐｐｍ／℃にはるかに似ており（同時に、１５．７μΩｃｍの非常に低い抵抗を提供する）。
【００６４】
図４Ａ−１〜４Ｃは、代りに、本発明の別の実施形態に従って、（図４Ｃ−１において参照符号４００’で示された）同じパッケージ化電子デバイスを作製するための代替作製プロセスの追加的な段階を示す。
【００６５】
図４Ａ−１から始まって、この場合にはシリコン基板４０６’上に、（図２Ａ〜２Ｇに説明されているような）３Ｄ絶縁性マイクロ素子４１５’および（図３Ａ−１〜３Ｄ−１に説明されているような）導電性マイクロ素子４１８’が作製される。特に、絶縁性マイクロ素子４１５’は、導電性マイクロ素子４１８’によって形成されたビアによって横断される（上部座ぐりを有するスルーホール４２２’を備えた）剛性絶縁性基体を画定するように形作られる。
【００６６】
図４Ｂ−１に進むと、シリコン基板（図４Ａ−１における４０６’）は除去され、接点４２１ｄ’が、（ビア４１８’に接続された）絶縁性基体４１５’の下面に形成される。
【００６７】
図４Ｃ−１に示すように、このようにして得られた（上下が逆転された）回路付き基板が、上記のように用いられて、所望の電子デバイス４００’（同様にチップ４２４’、ワイヤ４２７’、外部端子４３０’および保護カバー４３３’を含む）を作製する。
【００６８】
図５Ａ〜５Ｃを参照すると、本発明の実施形態に従って、（図５Ｃにおいて参照符号５００で示された）異なるパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階が示されている。
【００６９】
図５Ａから始まって、シリコン基板５０６上に、（図３Ａ〜３Ｄに説明されているように）誘電体層５１８に埋め込まれた（図２Ａ〜２Ｇに説明されているような）３Ｄ導電性マイクロ素子５１５が作製され、それらが、絶縁性基体を横断するビアをそれぞれ画定する。
【００７０】
図５Ｂに進むと、エンボスメント５２３が、（例えば、絶縁性基体５１８が熱可塑性材料である場合には、再びホットプレスプロセスによって）絶縁性基体５１８の上面に形成される。
【００７１】
図５Ｃに示すように、半導体材料のチップ５２４が、エンボスメント５２３内に実装され、その端子（図示せず）が、ワイヤ５２７を介して、（エンボスメント５２３において露出された）対応するビア５１５に接合される。今度は、ビア５１５が、ワイヤ５２７を、絶縁性基体５１８の下面における、（ＵＢＭを備えた導電性柱の形状をした）電子デバイス５００の対応する外部端子５３０に接続する。保護カバー５３３が、チップ５２４およびワイヤ５２７を埋め込み、外部端子５３０だけを露出させておくようにする。
【００７２】
図５Ａ−１〜５Ｃ−１は、代りに、本発明の別の実施形態に従って、（図５Ｃ−１において参照符号５００’で示された）同じパッケージ化電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【００７３】
図５Ａ−１から始まって、この場合にはシリコン基板５０６’上に、（図２Ａ〜２Ｇに説明されているような）３Ｄ絶縁性マイクロ素子５１５’および（図３Ａ−１〜３Ｄ−１に説明されているような）導電性マイクロ素子５１８’が作製される。特に、絶縁性マイクロ素子５１５’は、導電性マイクロ素子５１８’によって形成されたビアによって横断される、（エンボスメント５２３’を備えた）剛性絶縁性基体を画定するように形作られる。
【００７４】
図５Ｂ−１に進むと、シリコン基板（図５Ａ−１における５０６’）は除去される。（さらなる誘電体材料に埋め込まれた）接点５２１ｄ’が、ビア５１８’の対応するペアを互いに接続するように、絶縁性基体５１５’の下面に形成される。
【００７５】
図５Ｃ−１に示すように、このようにして得られた回路付き基板を上記のように用いて、（同様にチップ５２４’、ワイヤ５２７’、外部端子５３０’および保護カバー５３３’を含む）所望の電子デバイス５００’を作製する。
【００７６】
ここで図６を検討すると、本発明の実施形態による解決法で取得可能な、さらなる例示的なパッケージ化電子デバイス６００が示されている。電子デバイス６００には、下部接点６２１ｄを有する絶縁性基体６１８を横断するビア６１５を備えた（剛性）相互接続構造で作製された回路付き基板が含まれるが、この相互接続構造は、（図３Ａ〜３Ｄまたは図３Ａ−１〜３Ｄ−１に関連して）上記のようにして得られる。半導体材料のチップ６２４が、フリップチップ技術を用いて、絶縁性基体６１８の上に実装される。この場合には、接合ボール６２７を用いて、上下が逆転されたチップ６２４の端子（図示せず）を、対応するビア６１５に接続する。ビア６１５は、ボール６２７を、接点６２１ｄの対応するルーティングトラックに接続する。ＵＢＭを備えた導電性柱の形状の、電子デバイス６００の外部端子６３０が、今度は、接点６２１ｄのルーティングトラックに接続される。必要な場合には、保護カバー６３３が、チップ６２４およびボール６２７を埋め込み、端子６３０だけを露出させておくようにする。
【００７７】
図７に示すように、本発明の実施形態による解決法を用いて取得可能な例示的なパッケージオンパッケージ電子デバイスが、参照符号７００で示されている。電子デバイス７００には、複数の回路付き基板（問題の例では４つ）が含まれ、各回路付き基板は、下部接点７２１ｄａ〜７２１ｄｄおよび（ＵＢＭを備えた導電性柱の形状をした）外部端子７３０ａ〜７３０ｄを有する絶縁性基体７１８ａ〜７１８ｄを横断するビア７１５ａ〜７１５ｄを備えた（剛性）相互接続構造で作製されるが、この相互接続構造は、上記（図６）のように得られる。この場合にも同様に、半導体材料のチップ７２４ａ〜７２４ｄが、対応する（中央）ビア７１５ａ〜７１５ｄ、接点７２１ｄａ〜７２１ｄｄのルーティングトラックおよび外部端子７３０ａ〜７３０ｄに接続された接合ボール７２７ａ〜７２７ｄによって、フリップチップ技術を用いて絶縁性基体７１８ａ〜７１８ｄの上に実装される。
【００７８】
回路付き基板は、他の上へと積み重ねられる。各回路付き基板には、さらなる（側部）ビア７１５ａ〜７１５ｄが含まれ、それらは、その上に配置された、回路付き基板の外部端子７３０ｂ〜７３０ｄに接続される。特に、側部ビア７１５ａ〜７１５ｄは、（上部の）隣接する回路付き基板の外部端子７３０ｂ〜７３０ｄに直接接続され、かつそれらは、間に置かれた各回路付き基板の側部ビア７１５ａ〜７１５ｃを通して、他の（遠く離れた）回路付き基板の外部端子７３０ｂ〜７３０ｄに接続される。スタックにおける最も下の回路付き基板には、さらなる外部端子７３０ａが含まれ、それらは、この基板の側部ビア７１５ａに接続され、（次に他のチップ７２４ｂ〜７２４ｄに接続される）。保護カバーが、全てのチップ７２４ａ〜７２４ｄおよび対応するボール７２７ａ〜７２７ｄを（個別にかまたは一緒に）埋め込み、（それぞれのチップ７２４ａおよび他のチップ７２４ｂ〜７２４ｄの両方にアクセスするために）最も下の回路付き基板の全ての外部端子７３０ａを露出させておくようにする。
【００７９】
図８に進むと、本発明の実施形態による解決法に従って取得可能な例示的な電力電子デバイス８００が示されている。電子デバイス８００は、上記のように、導電性マイクロ素子８１５をシリコン基板８０６上に形成することによって作製される。（ＩＧＢＴなどの）１つまたは複数の電力コンポーネント８３６が、シリコン基板８０６において（その下面から）統合される。この場合には、導電性マイクロ素子８１５は、動作中に電力コンポーネント８３６によって生成される熱を放散するためのヒートシンクを実現する。
【００８０】
提案された解決法によって、（どんな追加的な接合作業を必要とすることもなく）ヒートシンク８１５をシリコン基板８０６と直接統合することが可能になる。これは、対応する作製プロセスを非常に単純化し、熱放散を改善する。
【００８１】
代りに図９Ａ〜９Ｄは、本発明の実施形態に従って、図９Ｄにおいて参照符号９００で示された真空電子デバイスを作製するための作製プロセスの追加的な段階を示す。
【００８２】
図９Ａの平面図から始まって、導電性マイクロ素子が、上記のようにシリコン基板９０６上に形成される。特に、この場合には、（例えば、柱の形状をした）複数の（動作）導電性マイクロ素子９１５ｏが、（例えば、矩形フレームの形状をした）（保護）導電性マイクロ素子に９１５ｐによって囲まれる。
【００８３】
プロセスは、（図９Ａの平面Ａ−Ａに沿った断面を示す）図９Ｂに進み、そこにおいて、（例えば、金属で作製されるかまたは金属／誘電体構造を備えた）保護プレート９３９が、（例えば、半田プロセスを用いて）導電性マイクロ素子９１５ｏ、９１５ｐの上部自由端に接合される。
【００８４】
図９Ｃに進むと、シリコン基板（図９Ｂの９０６）は、上記のように除去される。
【００８５】
ここで図９Ｄを参照すると、（プレート９３９と等しいかまたは異なる）さらなる保護プレート９４２が、（例えば、１０ｃｍを超える粒子用の平均自由行程を提供する１０−３ｈＰａ未満の圧力を備えた）ほぼ真空条件下で、導電性マイクロ素子９１５ｏ、９１５ｐの下部自由端に同様に接合される。その結果、（保護）マイクロ素子９１５ｐ、プレート９３９およびプレート９４２は、導電性マイクロ素子９１５ｏを気密封止して、所望の電子デバイス９００を提供するようにする。このようにして、導電性マイクロ素子９１５ｏおよび／または９１５ｐのジオメトリに依存して、特にテラＨｚ領域の周波数を動作させるための（３極管、５極管などの）電界放出デバイスすなわちＦＥＤ）、マイクロ波マイクロガイド、マイクロ波線形ビーム管（例えば、クライストロンもしくは進行波管）、またはマイクロ波クロスフィールド管（例えば、マグネトロン発振器、前進波クロスフィールド増幅管など）を得ることが可能である。
【００８６】
最後に、図１０Ａ〜１０Ｆは、本発明の実施形態に従って、（図１０Ｆにおいて参照符号１０００で示された）マイクロメカニズムを作製するための作製プロセスの追加的な段階を示す。
【００８７】
図１０Ａから始まって、マイクロ構造１０００ａが、シリコン基板１００６ａから延びる（３Ｄ）導電性または絶縁性機能マイクロ素子を得るために、（図２Ａ〜２Ｇに説明するように）作製される。特に、機能マイクロ素子１０１５ａは、それぞれのハブＨ１を備えた歯車Ｗ１、それぞれのハブＨ２を備えた別の歯車Ｗ２ａ、および単なるハブＨ３を画定する。別のマイクロ構造１０００ｂが、シリコン基板１００６ｂから延びる導電性または絶縁性機能マイクロ素子を得るために、（図１Ａ〜１Ｄ−１に説明するように）作製される。この場合には、機能マイクロ素子１０１５ｂは、（ハブＨ２用の）歯車Ｗ２ｂ、および（ハブＨ３用の）別の歯車Ｗ３を画定する。マイクロ構造１０００ｂは、（上下が逆転された）マイクロ構造１０００ａと整列され、その結果、（図において一点鎖線で示された）ハブＨ２および歯車Ｗ２ｂの軸、ならびにハブＨ３および歯車Ｗ３の軸は、一致する。
【００８８】
図１０Ｂに進むと、２つのマイクロ構造１０００ａおよび１０００ｂは、機能マイクロ素子１０１５ａが機能マイクロ素子１０１５ｂに必要なところで接触するまで、互いの近くへ移動される。次に、接触した機能マイクロ素子１０１５ａおよび１０１５ｂは、互いに、すなわちハブＨ２と歯車Ｗ２ｂとの間、およびハブＨ３と歯車Ｗ３との間で、接合される。例えば、導電性機能マイクロ素子の場合には、この結果は、熱圧着技術で達成可能であるのに対して、絶縁性機能マイクロ素子の場合には、この結果は、陽極接合技術で達成可能である。接合が必要でない場合には、（例えば、基板１００６ｂに達しないハブＨ１の場合のように）各マイクロ構造の機能マイクロ素子が、他のマイクロ構造の機能マイクロ素子および基板から離間されて維持されることを理解されたい。
【００８９】
この時点において、図１０Ｃに示すように、下部シリコン基板（図１０Ｂの１００６ｂ）は除去される。このようにして、（参照符号１０００ａｂで示された）新しいマイクロ構造が得られるが、このマイクロ構造は、以前の機能マイクロ素子の接合からもたらされた、（参照符号１０１５ａｂで示された）新しい機能マイクロ素子によって形成され、その新しい機能マイクロ素子は、残っているシリコン基板１００６ａから延びる。
【００９０】
上記と同じ接合プロセスは、機能マイクロ素子の所望の形状に従って何度も繰り返してもよい。一般的に、接合プロセスの反復回数は、機能マイクロ素子の所望の厚さおよび精度によってのみ制限される。例えば、標準的な接合機によって、３σで０．５μｍの精度で６〜８ｍｍまでの厚さを管理することが可能になる。したがって、この場合には、３σで７．５〜１０μｍの総合精度で、４００μｍの厚さを有する１５〜２０の機能マイクロ素子までを互いに接合することが可能である。
【００９１】
ここで、（簡略化のために、マイクロ構造１０００ａｂに関して接合プロセスが完了したと仮定する）図１０Ｄを参照すると、方法は、下部ハーフシェル１０５０ｄをマイクロ構造１０００ａｂの下に取り付けることによって進む。特に、（例えば、機能マイクロ素子１０１５ａｂと同じ材料で作製された）ハーフシェル１０５０ｄには、機能マイクロ素子１０１５ａｂの１つよりわずかに低い範囲を有する基体Ｂｄが含まれる。３つのハーフシャフトのＳ１ｄ、Ｓ２ｄおよびＳ２ｄが、基体Ｂｄから上方に延びる。ハーフシャフトＳ１ｄ、Ｓ２ｄ、およびＳ３ｄは、ハブＨ１、Ｈ２およびＨ３が、ハーフシャフトＳ１ｄ、Ｓ２ｄおよびＳ３ｄから横に突き出た対応する停止柱に接するまで、ハブＨ１、Ｈ２およびＨ３にそれぞれ嵌合される（ハーフシャフトＳ１ｄ、Ｓ２ｄおよびＳ３ｄは、ハブＨ１、Ｈ２およびＨ３のほぼ中間に達する）。側壁Ｌｄは、（基体Ｂｄのエッジから）基板１００６ａ近くまで上方へ垂直に延びる。側壁Ｌｄには、歯車Ｗ３の外側部分によって交差される凹部が設けられる。
【００９２】
図１０Ｅに進むと、残っていたシリコン基板（図１０Ｄの１００６ｂ）は除去される。ここで上部ハーフシェル１０５０ｕが、（ハーフシェル１０５０ｄに載っている）機能マイクロ素子１０１５ａｂの上に取り付けられる。特に、（ハーフシェル１０５０ａと同じ材料で作製された）ハーフシェル１０５０ｕには、同様の基体Ｂｕが含まれる。３つのさらなるハーフシャフトＳ１ｕ、Ｓ２ｕおよびＳ３ｕが、基体Ｂｕから下方に延びる。ハーフシャフトＳ１ｕ、Ｓ２ｕおよびＳ３ｕは、それらが、（ハブＨ１、Ｈ２およびＨ３と、ハーフシャフトＳ１ｕ、Ｓ２ｕおよびＳ３ｕから横に突き出た対応する停止柱との間に小さなギャップを残して）ハーフシャフトＳ１ｄ、Ｓ２ｄおよびＳ３ｄにそれぞれ接するまで、同様にハブＨ１、Ｈ２およびＨ３にそれぞれ取り付けられる。歯車Ｗ１の外側部分によって交差される凹部が設けられた側壁Ｌｕは、（基体Ｂｕのエッジから）下方へ垂直に延びる。側壁Ｌｕは、歯車Ｗ１およびＷ３用の２つのスリットをそれぞれ画定する対応する凹部を伴って、側壁Ｌｄに達する。次に、接しているハーフシャフトＳ１ｄ、Ｓ２ｄ、Ｓ３ｄおよびＳ１ｕ、Ｓ２ｕ、Ｓ３ｕ、ならびに側壁ＬｄおよびＬｕは、上記のように互いに接合される。
【００９３】
図１０Ｅの前面断面図および図１０Ｆの上部断面図を共に参照すると、このようにして、ハーフシェル１０５０ｕおよび１０５０ｄの接合によって形成されたシェル内に囲まれた（結合）マイクロメカニズムが得られる。マイクロメカニズムは、ハブＨ１、Ｈ２およびＨ３によって画定されるが、これらのハブは、（対応する停止柱間に保持された）ハーフシャフトＳ１ｄ−Ｓ１ｕ、Ｓ２ｄ−Ｓ２ｕ、およびＳ３ｄ−Ｓ３ｕの接合によってそれぞれ形成されるシャフトに実装される。特に、（シェル１０５０ｕ、１０５０ｄの右側のスリットから突き出た）歯車Ｗ３は、歯車Ｗ２ｂと対にされる。今度は、歯車Ｗ２ｂと統合された歯車Ｗ２ａが、（シェル１０５０ｕ、１０５０ｄの左側のスリットから突き出た）歯車Ｗ１と対にされる。
【００９４】
提案された解決法によって、非常に高い精度のどんなマイクロメカニズムでも作製することが可能になる。さらに、（重量および剛性などの）そのいくつかの機械的特性を自由に制御することが可能である。例えば、これによって、ヒンジ、ジョイント、プライヤ、医療機器、機械式時計などを作製することが可能になる。
【００９５】
当然、局所的および特定の要件を満たすために、当業者は、多くの論理的および／または物理的な修正および変更を上記の解決法に適用してもよい。より具体的には、この解決法は、その好ましい１つまたは複数の実施形態に関連してある程度の特殊性を用いて説明されたが、他の実施形態と同様に、形状および詳細における様々な省略、置換および変更が可能であることを理解されたい。特に、同じ解決法は、そのより完全な理解を提供するために前述の説明において述べた（数値例などの）特定の詳細なしに実行してもよい。反対に、周知の特徴は、不必要な細目で説明を曖昧にしないように、省略または単純化したかもしれない。さらに、開示された解決法の任意の実施形態に関連して説明した特定の要素および／または方法ステップが、一般的な設計選択の問題として任意の他の実施形態に組み入れられてもよいことが明らかに意図されている。
【００９６】
特に、提案された解決法は、（同様のステップを用いること、本質的でないいくつかのステップを除去すること、またはさらなるオプションのステップを加えることにより）同等の方法でそれ自体を実現させやすい。さらに、ステップは、異なる順序で、同時に、または（少なくとも部分的に）差し込まれた（ｉｎｔｅｒｌｅａｖｅ）方法で実行してもよい。
【００９７】
出発材料が、他のシリコン基板である場合（たとえポリシリコンで作製されていても）には、同様の考察が当てはまる。さらに、多孔質シリコン層は、異なる厚さおよび／または多孔度を有してもよい。上記のエッチングプロセスは、単に実例であって、同等の結果は、（ガス、ＲＦ電力および／または圧力などの）異なるパラメータを伴うプラズマエッチングプロセスを用いることによってか、またはより一般的には（スパッタリング、イオンミリングもしくはレーザアブレーションなどの）どんなドライエッチングプロセスでも用いて達成してもよい。さらに、機能素子（それらの全ては導電性であるか、それらの全ては絶縁性であるか、または部分的に導電性であり部分的に絶縁性である）は、（多孔質、緻密、またはそれらの組み合わせにおける）任意の他の形状および／または構造を有してもよい。いずれにせよ、（多孔質金属またはセラミックスの外側部分、および多孔質シリコンの内部コアを備えた）複合機能マイクロ素子を有することがまた可能である。
【００９８】
当然、同等のプロセスを用いて、多孔質シリコンを、どんな金属にも、またはより一般的には導電性材料に変換してもよい。
【００９９】
同様に、同等のプロセスを用いて、多孔質シリコンを、どんな（多孔質および／または緻密な）セラミックスに変換してもよい。特に、多孔質シリコンを多孔質セラミックスに変換するために用いられる熱プロセスは、異なるパラメータ（例えば、雰囲気、レジームおよび／または長さ）を有してもよい。
【０１００】
同様の考察は、多孔質シリコンを緻密なセラミックスに変換するための熱プロセスに当てはまる。いずれにせよ、この作業は、多孔質セラミックスの外層だけに影響してもよく、またはそれは、全く省略してもよい。
【０１０１】
熱プロセスにおける他のガスまたは蒸気の使用を妨げるものはない。
【０１０２】
代替として、構造は、ナノ粒子を多孔質シリコンに完全にまたは単に部分的に浸透させるのに十分な時間にわたって、熱プロセスの前に任意の他のタイプのナノ粒子を含む溶液に浸漬してもよい（たとえこのステップが、単にオプションであっても）。
【０１０３】
類似の考察は、１つまたは複数の異なる元素（例えば、内側の炭素および外側の酸素）にそれぞれ基づいた多孔質セラミックスの２以上の層を得るために、任意の他の材料を用いた突出マイクロ素子の処理に当てはまる。さらに、（たとえ高分子タイプでなくても）他の材料および処理時間の使用を妨げるものはない。いずれにせよ、この処理は、ナノ粒子を含む溶液への前述の浸漬と組み合わせてもよく、またはそれは、全く省略してもよい。
【０１０４】
代替として、異なる規則（例えば、放物線、双曲線またはステップ減少、多数の一定パルスとそれに続く任意の減少等）を用いて経時的に電流密度を変更することが可能である。より一般的には、多孔質シリコン層の所望の構造は、さらには（電解液濃度など）陽極プロセスの追加的かつ／または異なる１つまたは複数のパラメータに基づいて動作することにより、陽極プロセスの任意の他のレジームを用いて取得してもよい。いずれにせよ、多孔度は、（例えば、シリコン基板に向かってか、または異なるゾーンで減少または増加する）別の仕方で変えてもよい。
【０１０５】
例えば、異なる多孔度を備えた３つ以上の多孔質シリコン層を有することが可能である。反対に、多孔質シリコンは、完全に均一であってもよい。
【０１０６】
他のプロセスを用いて、導電性マイクロ素子および／または絶縁性マイクロ素子ならびにシリコン基板の自由面（もしくはその一部）を、どんな材料で被覆してもよい（たとえこのステップが、単にオプションであっても）。
【０１０７】
提案された解決法は、任意の種類の３Ｄマイクロ素子を得るために任意の数のマスクを用いて、それ自体を実現させやすい。同様に、マスクは、異なる形状を有してもよく、かつ／またはそれらは、異なる材料であってもよい。
【０１０８】
任意の他の磁性および／または誘電体材料を用いて磁性誘電体材料を作製することを妨げるものはない。さらに、磁性材料は、誘電体材料から突き出てもよく、またはそれは、誘電体材料に完全に埋め込んでもよい。当然、磁性誘電体材料の言及した適用例は、単に実例であり、それらは、限定的な形で解釈してはならない。
【０１０９】
ここで相互接続構造の分野における上記の解決法の用途に関し、任意の他の技術を用いて、（導電性マイクロ素子を埋め込むための）誘電体材料または（絶縁性マイクロ素子中に埋め込まれる）導電性材料を施して、誘電体材料または絶縁性マイクロ素子をそれぞれ横断する所望のビアを得るようにしてもよい。さらに、この誘電体または導電性材料は、異なるタイプであってもよく、それは、任意の他の範囲を有してもよい。上記のように、シリコン基板は、任意の他の技術で除去してもよい。より一般的には、相互接続構造の対向する両面にまたは片面だけに任意のタイプの接点を備えた、または（例えば、弾性インターポーザとして相互接続構造を用いるために）接点さえない相互接続構造（たとえ多層構造を備えていても）を作製することが可能である。
【０１１０】
上記のパッケージ化電子デバイスは、網羅的ではなく、提案された回路付き基板は、シングルチップモジュール（ＳＣＭ）またはマルチチップモジュール（ＭＣＭ）タイプの電子デバイスにおける任意の種類の外部端子にどんな方法でも接続される１つまたは複数のチップを実装するために用いてもよい。
【０１１１】
同様にパッケージツーパッケージ電子デバイスには、任意の数および／またはタイプのコンポーネント（たとえ互いに異なっても）を含んでもよく、これらのコンポーネントは、提案された基板を通して任意の他の方法で（例えば、導電性ボールを介して）接続される。
【０１１２】
同様の考察は、（電力ＭＯＳまたはＣＭＯＳなどの）任意の他のコンポーネントが、提案されたヒートシンクとシリコン基板において統合される場合にも当てはまる。
【０１１３】
さらに、様々な保護プレートもしくは（例えば、金属／誘電体で作製された）任意の同等の要素を備えた真空電子デバイスを形成すること、および（例えば、多孔質シリコンで作製された）任意の他の保護要素を備えた（動作）導電性マイクロ素子を囲むことの可能性が、排除されない。さらに、真空電子デバイスは、（たとえ異なる真空条件下で得られた）他の形状および／またはタイプであってもよい。
【０１１４】
同様の考察は、（どんな数の接合プロセスを用いても、またはたとえスタンドアロンのマイクロ構造の機能マイクロ素子から直接に得られても）他のタイプのマイクロメカニズムに当てはまる。さらに、接合プロセスは、様々なタイプ（例えば、溶融、接着、半田付け等）であってもよい。いずれにせよ、同じ技術は、マイクロモータおよびマイクロリアクタ等を作製するために適用してもよい。
【０１１５】
いずれにせよ、提案された解決法の用途における上記の例が網羅的ではないことが強調される。より一般的には、同じ技術は、受動素子（例えば、インダクタ、コンデンサ、変圧器およびバラン）、磁気ハードディスク用の読み出しおよび／または書き込みヘッド、バイオ技術要素（生物フィルタなど）、圧力センサ用のセラミック膜、医療用放出装置など、任意の電子および／または機械マイクロ構造を作製するために用いてもよい。
【０１１６】
また、マイクロ構造の設計をプログラミング言語で作成してもよいことが、容易に明らかになるはずである。さらに、設計者がマイクロ構造を作製しない場合には、設計は、物理的手段で他に送信してもよい。いずれにせよ、結果としてのマイクロ構造は、ベアダイとして生ウエハの形態で、またはパッケージで、そのメーカが配布してもよい。さらに、提案されたマイクロ構造は、他のコンポーネントと統合してもよく、またはそれらは、（マザーボードなどの）中間生成物に実装してもよい。いずれにせよ、マイクロ構造は、（コンピュータなどの）複合システムで用いるのに適している。
【先行技術文献】
【非特許文献】
【０１１７】
【非特許文献１】Ｘｉ Ｚｈａｎｇ， Ｋｉｎｇ−Ｎｉｎｇ Ｔｕ， “Ｐｒｅｐａｒａｔｉｏｎ ｏｆ ｈｉｅｒａｒｃｈｉｃａｌｌｙ ｐｏｒｏｕｓ ｎｉｃｋｅｌ ｆｒｏｍ ｍａｃｒｏｐｏｒｏｕｓ ｓｉｌｉｃｏｎ” Ｊ． Ａｍ． Ｃｈｅｍ． Ｓｏｃ． ２００６， １２８， １５０３６−１５０３７
【非特許文献２】Ｍ． Ｈａｙａｓｅ ｅｔ ａｌ． “Ｆｏｒｍａｔｉｏｎ ｏｆ ｐｏｒｏｕｓ ｒｕｔｈｅｎｉｕｍ ｌａｙｅｒ ｏｎ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｔｅｍｐｌａｔｅ” Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏｃ． ２００６， １５３， Ｃ７４１
【非特許文献３】Ｈ． Ｂａｎｄａｒｅｎｋａ， Ｍ． Ｂａｌｕｃａｎｉ， Ｒ． Ｃｒｅｓｃｅｎｚｉ， Ａ． Ｆｅｒｒａｒｉ， “Ｆｏｒｍａｔｉｏｎ ｏｆ ｃｏｍｐｏｓｉｔｅ ｎａｎｏｓｔｒｕｃｔｕｒｅｓ ｂｙ ｃｏｒｒｏｓｉｖｅ ｄｅｐｏｓｉｔｉｏｎ ｏｆ ｃｏｐｐｅｒ ｉｎｔｏ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ” Ｓｕｐｅｒｌａｔｔｉｃｅｓ ａｎｄ Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｓ， Ｉｎ Ｐｒｅｓｓ， Ｃｏｒｒｅｃｔｅｄ Ｐｒｏｏｆ， Ａｖａｉｌａｂｌｅ ｏｎｌｉｎｅ ２４ Ｊａｎｕａｒｙ ２００８
【非特許文献４】Ｍ． Ｈａｙａｓｅ ｅｔ ａｌ． “Ｍｉｎｉａｔｕｒｅ ２５０μｍ ｔｈｉｃｋ ｆｕｌｌ ｃｅｌｌ ｗｉｔｈ ｍｏｎｏｌｉｔｈｉｃａｌｌｙ ｆａｂｒｉｃａｔｅｄ ｓｉｌｉｃｏｎ ｅｌｅｃｔｒｏｄｅｓ”， Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ Ｓｔａｔｅ Ｌｅｔｔｅｒｓ， ７ （８） Ａ２３１−Ａ２３４ （２００４）
【非特許文献５】Ｆ．Ａ．Ｈａｒｒａｚ ｅｔ ａｌ． “Ｉｍｍｅｒｓｉｏｎ ｐｌａｔｉｎｇ ｏｆ ｎｉｃｋｅｌ ｏｎｔｏ ａ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｌａｙｅｒ ｆｒｏｍ ｆｌｕｏｒｉｄｅ ｓｏｌｕｔｉｏｎｓ” Ｐｈｙｓ． Ｓｔａｔ． Ｓｏｌ． （ａ）， ２００３， １９７， ５１−５６
【非特許文献６】Ｊ． Ｇ． Ａ． Ｂｒｉｔｏ−Ｎｅｔｏ ｅｔ ａｌ． “Ｐｏｒｏｕｓ ｇｏｌｄ ｓｔｒｕｃｔｕｒｅｓ ｂｕｉｌｔ ｏｎ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅｓ” ２１１ｔｈ ＥＣＳ Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔｓ， Ｎ° ８７７（２００７）
【特許請求の範囲】
【請求項１】
マイクロ構造（１００）を作製するための方法であって、
シリコン基板（１０２）を設けるステップであって、前記シリコン基板が主面を有するステップと、
前記主面から前記シリコン基板の中へ延びる多孔質シリコン層（１０３）を形成するステップと、
前記多孔質シリコン層を選択的にエッチングして、多孔質シリコンの突出マイクロ素子（１１２）のセットを得ることであって、各突出マイクロ素子が、前記シリコン基板（１０６）の残りの部分から突き出し、それによって、対応する外面を露出させるステップと、
前記突出マイクロ素子を処理して対応する導電性（１１５）または絶縁性（１１５’）マイクロ素子のセットを得るステップであって、各導電性または絶縁性マイクロ素子が、前記対応する前記突出素子の中へ前記外面から延びる前記多孔質シリコンの少なくとも主要部分を、多孔質金属またはセラミックスにそれぞれ変換することによって得られるステップと、
を含む方法。
【請求項２】
前記突出マイクロ素子を処理して、対応する導電性マイクロ素子（１１５）のセットを得る前記ステップが、
前記突出マイクロ素子（１１２）を、少なくとも１つの金属元素を含む溶液に浸漬すること
を含む、請求項１に記載の方法。
【請求項３】
前記突出マイクロ素子を処理して、対応する絶縁性マイクロ素子（１１５’）のセットを得る前記ステップが、
前記突出マイクロ素子（１１２）を第１の温度で第１の熱プロセスにさらして、前記多孔質シリコンの前記少なくとも主要部分を多孔質セラミックスに変換すること
を含む、請求項１に記載の方法。
【請求項４】
前記突出マイクロ素子を処理して、対応する絶縁性マイクロ素子（１１５’）のセットを得る前記ステップが、
前記突出マイクロ素子（１１２）を、前記第１の温度より高い第２の温度で第２の熱プロセスにさらして、前記多孔質セラミックスの少なくとも一部を緻密なセラミックスに変換すること
をさらに含む、請求項３に記載の方法。
【請求項５】
各熱プロセスが、酸素、炭素および／または窒素を含む雰囲気において実行される、請求項３または４に記載の方法。
【請求項６】
前記突出マイクロ素子を処理して、対応する絶縁性マイクロ素子（１１５’）のセットを得る前記ステップが、前記突出マイクロ素子（１１２）を前記第１の熱プロセスにさらす前に、
ナノ粒子を含む溶液に前記突出マイクロ素子を浸漬して、前記溶液を前記多孔質シリコンの中に少なくとも部分的に浸透させることと、
前記浸透した溶液を蒸発させて、前記浸透した溶液の前記ナノ粒子の少なくとも一部を前記多孔質シリコン内に残すことと、
をさらに含む、請求項３〜５のいずれか一項に記載の方法。
【請求項７】
前記突出マイクロ素子を処理して、対応する絶縁性マイクロ素子（１１５’）のセットを得る前記ステップが、前記マイクロ素子（１１２）を、少なくとも１つの第１の元素を含む雰囲気において前記第１の熱プロセスにさらす前に、
前記多孔質シリコンを、少なくとも１つの第２の元素に基づいた材料で表面的に処理し、前記多孔質シリコンの前記少なくとも主要部分の外層に前記材料を浸透させるが、前記多孔質シリコンの残りの内層には浸透させず、前記第１の熱プロセスが、前記外層を、前記少なくとも１つの第１の元素および前記少なくとも１つの第２の元素に基づいた多孔質セラミックスに変換し、前記内層を、前記少なくとも１つの第１の元素に基づいた多孔質セラミックスに変換すること
をさらに含む、請求項３〜６のいずれか一項に記載の方法。
【請求項８】
多孔質シリコン層（１０３）を形成する前記ステップが、
前記多孔質シリコン層（１０３）の多孔度を変えるように適合されたレジームに対して、前記シリコン基板（１０２）を少なくとも１つの陽極プロセスにさらすこと
を含む、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記シリコン基板（１０２）を少なくとも１つの陽極プロセスにさらす前記ステップが、
前記シリコン基板を第１のレジームに対して第１の陽極プロセスにさらし、第１の多孔度を備えた、前記多孔質シリコン層の外側部分（１０３ｅ）を得ることと、
前記シリコン基板を第２のレジームで第２の陽極プロセスにさらし、前記第１の多孔度より高い第２の多孔度を備えた、前記多孔質シリコン層の内側部分（１０３ｉ）を得ることと、
を含む、請求項８に記載の方法。
【請求項１０】
各導電性マイクロ素子（１１５）を緻密な金属の層（１１５ｐ）で被覆し、かつ／または各絶縁性マイクロ素子（１１５’）、および前記絶縁性マイクロ素子が突き出る起点となる、前記シリコン基板（１０６）の残りの部分の自由面を、導電層（１１５ｐ’）で被覆するステップをさらに含む、請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
前記多孔質シリコン層を選択的にエッチングする前記ステップが、
複数の積み重ねられたエッチングマスク（２０９ａ〜２０９ｅ）を前記主面上に設けることと、
前記多孔質シリコン層の最初の厚さより薄い対応する部分的な厚さに、前記多孔質シリコン層（２０３）の一部を前記マスクを介してエッチングするステップ、および
前記スタックにおける最も外側のマスクを除去するステップを、全ての前記マスクが除去されるまで反復することと、
を含む、請求項１〜１０のいずれか一項に記載の方法。
【請求項１２】
磁性誘電体構造（３００、３００’）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによってマイクロ構造（１００、１００’）を作製するステップと、
前記シリコン基板（３０６）の前記残りの部分に誘電体材料（３１８）を施して、多孔質磁性金属で作製された前記導電性マイクロ素子（１１５）の少なくとも一部を埋め込むステップか、または前記シリコン基板の前記残りの部分に磁性材料（３１８’）を施して、前記磁性材料の各部分の少なくとも一部を前記絶縁性マイクロ素子（１１５’）中に埋め込むステップと、
前記シリコン基板（３０６）の前記残りの部分を除去するステップと、
を含む方法。
【請求項１３】
相互接続構造（３００、３００’）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによってマイクロ構造（１００、１００’）を作製するステップと、
前記シリコン基板（３０６）の前記残りの部分に誘電体材料（３１８）を施して、前記導電性マイクロ素子（１１５）を埋め込むステップか、または前記シリコン基板の前記残りの部分に導電性材料（３１８’）を施して、前記導電性材料の各部分を前記絶縁性マイクロ素子（１１５’）中に埋め込み、それによって、前記誘電体材料または前記絶縁性マイクロ素子を横断する対応するビアをそれぞれ得るステップであって、各ビアが、前部接点および後部接点を露出させるステップと、
前記シリコン基板（３０６）の前記残りの部分を除去するステップと、
を含む方法。
【請求項１４】
パッケージ化電子デバイス（４００、４００’、５００、５００’、６００）を作製するための方法であって、
請求項１３に記載の方法の前記ステップを実行することによって相互接続構造（３００、３００’）を作製するステップと、
集積回路（４２４、４２４’、５２４、５２４’、６２４）を含む少なくとも１つのチップを前記相互接続構造に実装するステップであって、前記チップが、内部端子のセットを有し、各内部端子が、前記ビア（４１５、４１８’、５１５、５１８’、６１５）における対応する第１のビアの前記前部接点に接続されるステップと、
前記相互接続構造上の前記パッケージ化電子デバイスにアクセスするための外部端子（４３０、４３０’、５３０、５３０’、６３０）のセットを形成するステップであって、各外部端子が、対応する第１のビアの前記後部接点に接続されるステップと、
を含む方法。
【請求項１５】
パッケージツーパッケージ電子デバイス（７００）を作製するための方法であって、
請求項１４に記載の方法の前記ステップを実行することによって、複数のパッケージ化電子デバイス（４００、４００’、５００、５００’、６００）を作製するステップと、
前記パッケージ化電子デバイスをスタックに実装するステップであって、前記スタックにおける最後のパッケージ化電子デバイスと異なる各パッケージ化電子デバイスが、前記ビア（７１５ａ、７１５ｂ、７１５ｃ）における第２のビアのセットを有し、前記前部接点を備えた各ビアが、対応する外部端子（７３０ｂ、７３０ｃ、７３０ｄ）か、または前記スタックにおける先行する電子パッケージ化デバイスの対応する第２のビアの前記後部接点に接続され、前記第１の電子パッケージ化デバイスが、前記他のパッケージ化電子デバイスのチップにアクセスするためのさらなる外部端子（７３０ａ）を含み、各外部端子が、対応する第２のビアの前記後部接点に接続されるステップと、
を含む方法。
【請求項１６】
電力電子デバイス（８００）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによって、導電性マイクロ素子を備えたマイクロ構造（１００）を作製するステップと、
少なくとも１の電力コンポーネント（８３６）を前記シリコン基板（８０６）の前記残りの部分に統合するステップであって、前記導電性マイクロ素子（８１５）が、前記少なくとも１つの電力コンポーネント用のヒートシンクを画定するステップと、
を含む方法。
【請求項１７】
真空電子デバイス（９００）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによって、導電性マイクロ素子を備えたマイクロ構造（１００）を作製するステップと、
前記シリコン基板（９０６）の前記残りの部分に側部保護要素（９１５ｐ）を形成するステップであって、前記側部保護要素が、前記導電性マイクロ素子（９１５ｏ）を囲むステップと、
前記側部保護要素の、および前記シリコン基板の前記残りの部分と反対側における各導電性マイクロ素子の、第１の自由端に、第１の保護要素（９３９）を接合するステップと、
前記シリコン基板の前記残りの部分を除去するステップと、
ほぼ真空条件下で、前記側部保護要素の、および各導電性マイクロ素子の前記第１の自由端と反対側における各導電性マイクロ素子の、さらなる自由端に、第２の保護要素（９４２）を接合するステップであって、前記側部保護要素、前記第１の保護要素、および前記第２の保護要素が、前記導電性マイクロ素子を封止するステップと、
を含む方法。
【請求項１８】
マイクロメカニズム（１０００）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによって、開始マイクロ構造（１０００ａ）を作製するステップと、
接合プロセスを少なくとも一回反復するステップであって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによって、さらなるマイクロ構造（１０００ｂ）を作製することと、
前記さらなるマイクロ構造の前記導電性または絶縁性マイクロ素子（１０１５ｂ）の少なくとも一部を、前のマイクロ構造の前記導電性または絶縁性マイクロ素子（１０１５ａ）の少なくとも一部と接合することであって、前記前のマイクロ構造が、前記接合プロセスの第１の反復における前記開始マイクロ構造（１０００ａ）からなるか、または、前記接合プロセスの先行する反復から結果として得られる複合マイクロ構造（１０００ａｂ）からなることと、
前記さらなるマイクロ構造または前記前のマイクロ構造の前記シリコン基板（１００６ｂ）の前記残りの部分を除去することと、を含むステップと、
前記接合プロセスの最後の反復後に、前記前のマイクロ構造の前記シリコン基板（１００６ａ）の前記残りの部分を除去するステップと、
を含む方法。
【請求項１】
マイクロ構造（１００）を作製するための方法であって、
シリコン基板（１０２）を設けるステップであって、前記シリコン基板が主面を有するステップと、
前記主面から前記シリコン基板の中へ延びる多孔質シリコン層（１０３）を形成するステップと、
前記多孔質シリコン層を選択的にエッチングして、多孔質シリコンの突出マイクロ素子（１１２）のセットを得ることであって、各突出マイクロ素子が、前記シリコン基板（１０６）の残りの部分から突き出し、それによって、対応する外面を露出させるステップと、
前記突出マイクロ素子を処理して対応する導電性（１１５）または絶縁性（１１５’）マイクロ素子のセットを得るステップであって、各導電性または絶縁性マイクロ素子が、前記対応する前記突出素子の中へ前記外面から延びる前記多孔質シリコンの少なくとも主要部分を、多孔質金属またはセラミックスにそれぞれ変換することによって得られるステップと、
を含む方法。
【請求項２】
前記突出マイクロ素子を処理して、対応する導電性マイクロ素子（１１５）のセットを得る前記ステップが、
前記突出マイクロ素子（１１２）を、少なくとも１つの金属元素を含む溶液に浸漬すること
を含む、請求項１に記載の方法。
【請求項３】
前記突出マイクロ素子を処理して、対応する絶縁性マイクロ素子（１１５’）のセットを得る前記ステップが、
前記突出マイクロ素子（１１２）を第１の温度で第１の熱プロセスにさらして、前記多孔質シリコンの前記少なくとも主要部分を多孔質セラミックスに変換すること
を含む、請求項１に記載の方法。
【請求項４】
前記突出マイクロ素子を処理して、対応する絶縁性マイクロ素子（１１５’）のセットを得る前記ステップが、
前記突出マイクロ素子（１１２）を、前記第１の温度より高い第２の温度で第２の熱プロセスにさらして、前記多孔質セラミックスの少なくとも一部を緻密なセラミックスに変換すること
をさらに含む、請求項３に記載の方法。
【請求項５】
各熱プロセスが、酸素、炭素および／または窒素を含む雰囲気において実行される、請求項３または４に記載の方法。
【請求項６】
前記突出マイクロ素子を処理して、対応する絶縁性マイクロ素子（１１５’）のセットを得る前記ステップが、前記突出マイクロ素子（１１２）を前記第１の熱プロセスにさらす前に、
ナノ粒子を含む溶液に前記突出マイクロ素子を浸漬して、前記溶液を前記多孔質シリコンの中に少なくとも部分的に浸透させることと、
前記浸透した溶液を蒸発させて、前記浸透した溶液の前記ナノ粒子の少なくとも一部を前記多孔質シリコン内に残すことと、
をさらに含む、請求項３〜５のいずれか一項に記載の方法。
【請求項７】
前記突出マイクロ素子を処理して、対応する絶縁性マイクロ素子（１１５’）のセットを得る前記ステップが、前記マイクロ素子（１１２）を、少なくとも１つの第１の元素を含む雰囲気において前記第１の熱プロセスにさらす前に、
前記多孔質シリコンを、少なくとも１つの第２の元素に基づいた材料で表面的に処理し、前記多孔質シリコンの前記少なくとも主要部分の外層に前記材料を浸透させるが、前記多孔質シリコンの残りの内層には浸透させず、前記第１の熱プロセスが、前記外層を、前記少なくとも１つの第１の元素および前記少なくとも１つの第２の元素に基づいた多孔質セラミックスに変換し、前記内層を、前記少なくとも１つの第１の元素に基づいた多孔質セラミックスに変換すること
をさらに含む、請求項３〜６のいずれか一項に記載の方法。
【請求項８】
多孔質シリコン層（１０３）を形成する前記ステップが、
前記多孔質シリコン層（１０３）の多孔度を変えるように適合されたレジームに対して、前記シリコン基板（１０２）を少なくとも１つの陽極プロセスにさらすこと
を含む、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記シリコン基板（１０２）を少なくとも１つの陽極プロセスにさらす前記ステップが、
前記シリコン基板を第１のレジームに対して第１の陽極プロセスにさらし、第１の多孔度を備えた、前記多孔質シリコン層の外側部分（１０３ｅ）を得ることと、
前記シリコン基板を第２のレジームで第２の陽極プロセスにさらし、前記第１の多孔度より高い第２の多孔度を備えた、前記多孔質シリコン層の内側部分（１０３ｉ）を得ることと、
を含む、請求項８に記載の方法。
【請求項１０】
各導電性マイクロ素子（１１５）を緻密な金属の層（１１５ｐ）で被覆し、かつ／または各絶縁性マイクロ素子（１１５’）、および前記絶縁性マイクロ素子が突き出る起点となる、前記シリコン基板（１０６）の残りの部分の自由面を、導電層（１１５ｐ’）で被覆するステップをさらに含む、請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
前記多孔質シリコン層を選択的にエッチングする前記ステップが、
複数の積み重ねられたエッチングマスク（２０９ａ〜２０９ｅ）を前記主面上に設けることと、
前記多孔質シリコン層の最初の厚さより薄い対応する部分的な厚さに、前記多孔質シリコン層（２０３）の一部を前記マスクを介してエッチングするステップ、および
前記スタックにおける最も外側のマスクを除去するステップを、全ての前記マスクが除去されるまで反復することと、
を含む、請求項１〜１０のいずれか一項に記載の方法。
【請求項１２】
磁性誘電体構造（３００、３００’）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによってマイクロ構造（１００、１００’）を作製するステップと、
前記シリコン基板（３０６）の前記残りの部分に誘電体材料（３１８）を施して、多孔質磁性金属で作製された前記導電性マイクロ素子（１１５）の少なくとも一部を埋め込むステップか、または前記シリコン基板の前記残りの部分に磁性材料（３１８’）を施して、前記磁性材料の各部分の少なくとも一部を前記絶縁性マイクロ素子（１１５’）中に埋め込むステップと、
前記シリコン基板（３０６）の前記残りの部分を除去するステップと、
を含む方法。
【請求項１３】
相互接続構造（３００、３００’）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによってマイクロ構造（１００、１００’）を作製するステップと、
前記シリコン基板（３０６）の前記残りの部分に誘電体材料（３１８）を施して、前記導電性マイクロ素子（１１５）を埋め込むステップか、または前記シリコン基板の前記残りの部分に導電性材料（３１８’）を施して、前記導電性材料の各部分を前記絶縁性マイクロ素子（１１５’）中に埋め込み、それによって、前記誘電体材料または前記絶縁性マイクロ素子を横断する対応するビアをそれぞれ得るステップであって、各ビアが、前部接点および後部接点を露出させるステップと、
前記シリコン基板（３０６）の前記残りの部分を除去するステップと、
を含む方法。
【請求項１４】
パッケージ化電子デバイス（４００、４００’、５００、５００’、６００）を作製するための方法であって、
請求項１３に記載の方法の前記ステップを実行することによって相互接続構造（３００、３００’）を作製するステップと、
集積回路（４２４、４２４’、５２４、５２４’、６２４）を含む少なくとも１つのチップを前記相互接続構造に実装するステップであって、前記チップが、内部端子のセットを有し、各内部端子が、前記ビア（４１５、４１８’、５１５、５１８’、６１５）における対応する第１のビアの前記前部接点に接続されるステップと、
前記相互接続構造上の前記パッケージ化電子デバイスにアクセスするための外部端子（４３０、４３０’、５３０、５３０’、６３０）のセットを形成するステップであって、各外部端子が、対応する第１のビアの前記後部接点に接続されるステップと、
を含む方法。
【請求項１５】
パッケージツーパッケージ電子デバイス（７００）を作製するための方法であって、
請求項１４に記載の方法の前記ステップを実行することによって、複数のパッケージ化電子デバイス（４００、４００’、５００、５００’、６００）を作製するステップと、
前記パッケージ化電子デバイスをスタックに実装するステップであって、前記スタックにおける最後のパッケージ化電子デバイスと異なる各パッケージ化電子デバイスが、前記ビア（７１５ａ、７１５ｂ、７１５ｃ）における第２のビアのセットを有し、前記前部接点を備えた各ビアが、対応する外部端子（７３０ｂ、７３０ｃ、７３０ｄ）か、または前記スタックにおける先行する電子パッケージ化デバイスの対応する第２のビアの前記後部接点に接続され、前記第１の電子パッケージ化デバイスが、前記他のパッケージ化電子デバイスのチップにアクセスするためのさらなる外部端子（７３０ａ）を含み、各外部端子が、対応する第２のビアの前記後部接点に接続されるステップと、
を含む方法。
【請求項１６】
電力電子デバイス（８００）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによって、導電性マイクロ素子を備えたマイクロ構造（１００）を作製するステップと、
少なくとも１の電力コンポーネント（８３６）を前記シリコン基板（８０６）の前記残りの部分に統合するステップであって、前記導電性マイクロ素子（８１５）が、前記少なくとも１つの電力コンポーネント用のヒートシンクを画定するステップと、
を含む方法。
【請求項１７】
真空電子デバイス（９００）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによって、導電性マイクロ素子を備えたマイクロ構造（１００）を作製するステップと、
前記シリコン基板（９０６）の前記残りの部分に側部保護要素（９１５ｐ）を形成するステップであって、前記側部保護要素が、前記導電性マイクロ素子（９１５ｏ）を囲むステップと、
前記側部保護要素の、および前記シリコン基板の前記残りの部分と反対側における各導電性マイクロ素子の、第１の自由端に、第１の保護要素（９３９）を接合するステップと、
前記シリコン基板の前記残りの部分を除去するステップと、
ほぼ真空条件下で、前記側部保護要素の、および各導電性マイクロ素子の前記第１の自由端と反対側における各導電性マイクロ素子の、さらなる自由端に、第２の保護要素（９４２）を接合するステップであって、前記側部保護要素、前記第１の保護要素、および前記第２の保護要素が、前記導電性マイクロ素子を封止するステップと、
を含む方法。
【請求項１８】
マイクロメカニズム（１０００）を作製するための方法であって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによって、開始マイクロ構造（１０００ａ）を作製するステップと、
接合プロセスを少なくとも一回反復するステップであって、
請求項１〜１１のいずれか一項に記載の方法の前記ステップを実行することによって、さらなるマイクロ構造（１０００ｂ）を作製することと、
前記さらなるマイクロ構造の前記導電性または絶縁性マイクロ素子（１０１５ｂ）の少なくとも一部を、前のマイクロ構造の前記導電性または絶縁性マイクロ素子（１０１５ａ）の少なくとも一部と接合することであって、前記前のマイクロ構造が、前記接合プロセスの第１の反復における前記開始マイクロ構造（１０００ａ）からなるか、または、前記接合プロセスの先行する反復から結果として得られる複合マイクロ構造（１０００ａｂ）からなることと、
前記さらなるマイクロ構造または前記前のマイクロ構造の前記シリコン基板（１００６ｂ）の前記残りの部分を除去することと、を含むステップと、
前記接合プロセスの最後の反復後に、前記前のマイクロ構造の前記シリコン基板（１００６ａ）の前記残りの部分を除去するステップと、
を含む方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｄ−１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図３Ａ】
【図３Ａ−１】
【図３Ｂ】
【図３Ｂ−１】
【図３Ｃ】
【図３Ｃ−１】
【図３Ｄ】
【図３Ｄ−１】
【図４Ａ】
【図４Ａ−１】
【図４Ｂ】
【図４Ｂ−１】
【図４Ｃ】
【図４Ｃ−１】
【図５Ａ】
【図５Ａ−１】
【図５Ｂ】
【図５Ｂ−１】
【図５Ｃ】
【図５Ｃ−１】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｄ−１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図３Ａ】
【図３Ａ−１】
【図３Ｂ】
【図３Ｂ−１】
【図３Ｃ】
【図３Ｃ−１】
【図３Ｄ】
【図３Ｄ−１】
【図４Ａ】
【図４Ａ−１】
【図４Ｂ】
【図４Ｂ−１】
【図４Ｃ】
【図４Ｃ−１】
【図５Ａ】
【図５Ａ−１】
【図５Ｂ】
【図５Ｂ−１】
【図５Ｃ】
【図５Ｃ−１】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【公表番号】特表２０１１−５１７８５０（Ｐ２０１１−５１７８５０Ａ）
【公表日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２０１１−５００２１３（Ｐ２０１１−５００２１３）
【出願日】平成２１年３月１８日（２００９．３．１８）
【国際出願番号】ＰＣＴ／ＥＰ２００９／０５３１９７
【国際公開番号】ＷＯ２００９／１１５５５１
【国際公開日】平成２１年９月２４日（２００９．９．２４）
【出願人】（５０７２０８４３９）ライズ・テクノロジー・エッセ・アール・エル (3)
【Ｆターム（参考）】
【公表日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年３月１８日（２００９．３．１８）
【国際出願番号】ＰＣＴ／ＥＰ２００９／０５３１９７
【国際公開番号】ＷＯ２００９／１１５５５１
【国際公開日】平成２１年９月２４日（２００９．９．２４）
【出願人】（５０７２０８４３９）ライズ・テクノロジー・エッセ・アール・エル (3)
【Ｆターム（参考）】
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