定電圧発生回路
【課題】定電圧発生回路の回路面積及び消費電流を削減しながら、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくする。
【解決手段】ＦＥＴ４は、電圧源端子に接続されたドレインと出力端子に接続されたソースとを備える。ＦＥＴ２は、ＦＥＴ４のソースに接続されたゲートと、ＦＥＴ４のゲートに接続されたドレインとを有する。ＦＥＴ１は、ＦＥＴ２のソースと接地端子との間に設けられ、ダイオード接続されている。ＦＥＴ３は、電圧源端子とＦＥＴ２のドレインとの間に接続され、そのドレインとソースとの間に所定の電位差を有し、第１の定電流源として機能する。ＦＥＴ５は、出力端子と接地端子との間に接続される。ＦＥＴ１及びＦＥＴ５によりカレントミラー回路を構成することにより、ＦＥＴ５は第２の定電流源として機能する。
【解決手段】ＦＥＴ４は、電圧源端子に接続されたドレインと出力端子に接続されたソースとを備える。ＦＥＴ２は、ＦＥＴ４のソースに接続されたゲートと、ＦＥＴ４のゲートに接続されたドレインとを有する。ＦＥＴ１は、ＦＥＴ２のソースと接地端子との間に設けられ、ダイオード接続されている。ＦＥＴ３は、電圧源端子とＦＥＴ２のドレインとの間に接続され、そのドレインとソースとの間に所定の電位差を有し、第１の定電流源として機能する。ＦＥＴ５は、出力端子と接地端子との間に接続される。ＦＥＴ１及びＦＥＴ５によりカレントミラー回路を構成することにより、ＦＥＴ５は第２の定電流源として機能する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の内部回路の電源として用いられる定電圧発生回路に関する。
【背景技術】
【０００２】
従来技術の定電圧発生回路として、例えば特許文献１〜６に開示されたものが知られている。
【０００３】
まず、図１１〜図１８を参照して、例示的な従来技術の定電圧発生回路について説明する。
【０００４】
図１１は、第１の従来例に係る定電圧発生回路を示す回路図である。図１１の定電圧発生回路は、ＰＭＯＳ電界効果トランジスタであるＦＥＴ２１と、２つの抵抗Ｒ１，Ｒ２と、基準電圧Ｖｒｅｆを供給する基準電圧発生回路と、演算増幅器Ａｍｐ１とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ２１のソースは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのドレインは、定電圧発生回路の出力端子に接続される。抵抗Ｒ１，Ｒ２は、ＦＥＴ２１のドレインと接地端子との間に直列接続されて分圧抵抗として機能し、抵抗Ｒ１，Ｒ２の間のノードは、演算増幅器Ａｍｐ１の非反転入力端子に接続される。演算増幅器Ａｍｐ１の反転入力端子には基準電圧Ｖｒｅｆが供給され、演算増幅器Ａｍｐ１の出力端子はＦＥＴ２１のゲートに接続される。ＦＥＴ２１は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。定電圧発生回路は、抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧した電圧（帰還電圧）が基準電圧Ｖｒｅｆと等しくなるように制御し、これにより、出力電圧Ｖｏｕｔは定電圧になる。
【０００５】
図１１の回路構成では、オープンループゲインを十分に高くすることができるので、入力電圧Ｖｉｎや負荷電流の直流的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが可能になる。また、基準電圧Ｖｒｅｆを供給するために温度特性の良い基準電圧発生回路を用いることで、出力電圧Ｖｏｕｔの温度特性を良くすることも可能になる。さらに、抵抗Ｒ１，Ｒ２の分圧比をトリミングで調整することで、所望の出力電圧Ｖｏｕｔを精度良く得ることが可能になり、また、出力トランジスタとしてＰＭＯＳ電界効果トランジスタを用いているので、比較的低い入力電圧Ｖｉｎからでも出力端子に定電圧を発生することが可能になるという特徴を持つ。
【０００６】
図１２は、第２の従来例に係る定電圧発生回路を示す回路図である。図１２の定電圧発生回路は、ＮＭＯＳ電界効果トランジスタであるＦＥＴ２２と、２つの抵抗Ｒ１，Ｒ２と、基準電圧Ｖｒｅｆを供給する基準電圧発生回路と、演算増幅器Ａｍｐ２とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ２２のドレインは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのソースは、定電圧発生回路の出力端子に接続される。抵抗Ｒ１，Ｒ２は、ＦＥＴ２２のソースと接地端子との間に直列接続されて分圧抵抗として機能し、抵抗Ｒ１，Ｒ２の間のノードは、演算増幅器Ａｍｐ２の反転入力端子に接続される。演算増幅器Ａｍｐ２の非反転入力端子には基準電圧Ｖｒｅｆが供給され、演算増幅器Ａｍｐ２の出力端子はＦＥＴ２２のゲートに接続される。ＦＥＴ２２は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。定電圧発生回路は、抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧した電圧（帰還電圧）が基準電圧Ｖｒｅｆと等しくなるように制御し、これにより、出力電圧Ｖｏｕｔは定電圧になる。
【０００７】
図１２の回路構成では、オープンループの直流ゲインを十分に高くすることができるので、入力電圧Ｖｉｎや負荷電流の直流的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが可能になる。また、基準電圧Ｖｒｅｆを供給するために温度特性の良い基準電圧発生回路を用いることで、出力電圧Ｖｏｕｔの温度特性を良くすることも可能になる。さらに、抵抗Ｒ１，Ｒ２の分圧比をトリミングで調整することで、所望の出力電圧Ｖｏｕｔを精度良く得ることが可能になり、また、出力トランジスタとしてＮＭＯＳ電界効果トランジスタを用いているので、負荷電流が過渡的に変化した場合においても出力電圧Ｖｏｕｔの変化を小さくすることが可能になるという特徴を持つ。
【０００８】
図１３は、第３の従来例に係る定電圧発生回路を示す回路図である。図１３の定電圧発生回路は、定電流源Ｉ２１と、ＮＭＯＳ電界効果トランジスタであるＦＥＴ３１，ＦＥＴ３２と、２つの抵抗Ｒ１，Ｒ２とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ３１のドレインは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのソースは、定電圧発生回路の出力端子に接続される。抵抗Ｒ１，Ｒ２は、ＦＥＴ３１のソースと接地端子との間に直列接続されて分圧抵抗として機能し、抵抗Ｒ１，Ｒ２の間のノードは、ＦＥＴ３２のゲートに接続される。ＦＥＴ３２のソースは接地端子に接続され、そのドレインには負荷として定電流源Ｉ２１が接続される。ＦＥＴ３２のドレインはさらにＦＥＴ３１のゲートに接続される。ＦＥＴ３２は、ＦＥＴ３１のゲート電圧を制御する入力トランジスタとして動作し、ＦＥＴ３１は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。定電圧発生回路は、抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧した電圧（帰還電圧）がＦＥＴ３２のしきい値電圧と等しくなるように制御し、これにより、出力電圧Ｖｏｕｔは定電圧になる。
【０００９】
図１３の回路構成では、１段の利得段によりオープンループの直流ゲインが比較的高いので、入力電圧Ｖｉｎや負荷電流の直流的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが可能になる。さらに、抵抗Ｒ１，Ｒ２の分圧比をトリミングで調整することで、所望の出力電圧Ｖｏｕｔを精度良く得ることが可能になり、また、出力トランジスタとしてＮＭＯＳ電界効果トランジスタを用いているので、入力電圧Ｖｉｎや負荷電流が過渡的に変化した場合においても出力電圧Ｖｏｕｔの変化を小さくすることが可能になるという特徴を持つ。図１２の定電圧発生回路と比べると、図１３の定電圧発生回路は、回路構成が簡素であることから、回路面積の削減を容易に達成することが可能になる。また、電流経路を少なくすることができるので、応答特性を犠牲にすることなく消費電流を削減することが可能になる。
【００１０】
図１４は、図１３の定電圧発生回路の第１の実施例を示す回路図である。図１４の定電圧発生回路は、図１３の定電流源Ｉ２１を、エンハンスメント型のＰＭＯＳ電界効果トランジスタであるＦＥＴ３３，ＦＥＴ３４と、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ３５とにより構成している。ＦＥＴ３３，ＦＥＴ３４のソースは電圧源端子にそれぞれ接続され、ＦＥＴ３３のドレインはＦＥＴ３２のドレインに接続される。ＦＥＴ３３，ＦＥＴ３４のゲートは互いに接続され、さらに、ＦＥＴ３４のドレインに接続される。ＦＥＴ３５のドレインは、ＦＥＴ３４のドレインに接続され、ＦＥＴ３５のソース及びゲートはそれぞれ接地端子に接続される。ＦＥＴ３３，ＦＥＴ３４は、カレントミラー回路として動作し、ＦＥＴ３２，ＦＥＴ３５にそれぞれ定電流を供給する。
【００１１】
図１４の回路構成では、図１３の定電圧発生回路と同様の効果に加えて、以下の効果がもたらされる。定電流源Ｉ２１は、ＰＭＯＳ電界効果トランジスタからなるカレントミラー回路で構成されるので、ＦＥＴ３５が流す電流の温度特性と、ＦＥＴ３２のゲート・ソース電圧Ｖｇｓ及びドレイン・ソース電流Ｉｄｓの温度特性とを調整することで、定電流源Ｉ２１とＦＥＴ３２で構成される反転増幅器のしきい値電圧の温度特性を良くすることが可能になるので、出力電圧Ｖｏｕｔの温度特性を良くすることが可能になる。
【００１２】
図１５は、図１３の定電圧発生回路の第２の実施例を示す回路図である。図１５の定電圧発生回路は、図１３の定電流源Ｉ２１を、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ３６により構成している。ＦＥＴ３６のドレインは電圧源端子に接続され、そのソース及びゲートはＦＥＴ３２のドレインにそれぞれ接続される。ＦＥＴ３６のゲート・ソース電圧Ｖｇｓは一定である。このような回路構成を備えた定電圧発生回路は、例えば特許文献１及び５などに開示されている。
【００１３】
図１５の回路構成では、図１３の定電圧発生回路と同様の効果に加えて、図１４の定電圧発生回路と比べて電流経路を少なくすることができるので、消費電流を削減することが可能になる。
【００１４】
図１６は、第４の従来例に係る定電圧発生回路を示す回路図である。図１６の定電圧発生回路は、ＮＭＯＳ電界効果トランジスタであるＦＥＴ４１と、定電流源Ｉ２２と、基準電圧Ｖｒｅｆを供給する基準電圧発生回路とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ４１のドレインは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのソースは、定電圧発生回路の出力端子に接続され、さらに、定電流源Ｉ２２に接続される。ＦＥＴ４１のゲートには基準電圧Ｖｒｅｆが印加される。ＦＥＴ４１は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。ＦＥＴ４１と定電流源Ｉ２２とはソースフォロアを構成しているので、基準電圧Ｖｒｅｆのレベルがシフトされた電圧が出力電圧Ｖｏｕｔになる。
【００１５】
図１７は、図１６の定電圧発生回路の変形例を示す回路図である。図１７の定電圧発生回路は、図１６の基準電圧Ｖｒｅｆを供給する基準電圧発生回路として、定電流源Ｉ２１と、ＮＭＯＳ電界効果トランジスタであるＦＥＴ４２，ＦＥＴ４３とを備える。ＦＥＴ４１のゲートと接地端子との間には、それぞれダイオード接続されたＦＥＴ４２，ＦＥＴ４３が直列接続されて設けられ、ＦＥＴ４１のゲートにはさらに、定電流源Ｉ２１が接続される。定電流源Ｉ２１からの電流がＦＥＴ４２，ＦＥＴ４３を流れることにより、ＦＥＴ４１のゲートには基準電圧Ｖｒｅｆが印加される。
【００１６】
図１８は、図１７の定電圧発生回路の実施例を示す回路図である。図１８の定電圧発生回路は、図１７の定電流源Ｉ２１として、ＮＭＯＳ電界効果トランジスタであるＦＥＴ４４を備える。図１８の定電圧発生回路はさらに、ＦＥＴ４１のソースと接地端子との間に接続されたＮＭＯＳ電界効果トランジスタであるＦＥＴ４５を備え、ＦＥＴ４３，ＦＥＴ４５によりカレントミラー回路を構成し、このカレントミラー回路を図１７の定電流源Ｉ２２として用いる。
【００１７】
図１１〜図１５の回路構成では、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ１，Ｒ２を用いていたので、高い出力電圧Ｖｏｕｔを得ようとすると、抵抗Ｒ１，Ｒ２の消費電流が増大していた。一方、図１８の回路構成では、ソースフォロアの負荷として抵抗素子ではなくＮＭＯＳ電界効果トランジスタによる定電流源を使用できるので、回路面積及び消費電流の削減を容易に達成することが可能になる。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図１１及び図１２の定電圧発生回路では、回路を構成する素子の個数が多くなるので、回路面積の削減が難しいという問題があった。また、電流経路も多くなるので、消費電流の削減が難しいという問題があった。
【００１９】
図１４の定電圧発生回路では、図１１及び図１２の定電圧発生回路と比べると回路構成が簡素化されるので、回路面積及び消費電流の削減が比較的容易になるが、定電流源Ｉ２１をカレントミラー回路によって構成するので、余分な電流経路が１つ増えてしまうという問題があった。また、定電流源Ｉ２１とＦＥＴ３２で構成される反転増幅器のしきい値電圧よりも高い出力電圧Ｖｏｕｔにしようとすると、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ１，Ｒ２が必要であり、そこに流れる消費電流をなくすことができないという問題や、消費電流を小さくするためには抵抗素子の面積が大きくなるという問題があった。
【００２０】
図１５の定電圧発生回路では、Ｖｇｓを一定にしたデプレッション型のＮＭＯＳ電界効果トランジスタを定電流源Ｉ２１として使用するので、余分な電流経路をなくすことができるが、これは特許文献１に開示された回路と同じである。また、図１４の定電圧発生回路と同様に、ＦＥＴ３６とＦＥＴ３２で構成される反転増幅器のしきい値電圧よりも高い出力電圧Ｖｏｕｔにしようとすると、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ１，Ｒ２が必要であり、そこに流れる消費電流をなくすことができないという問題や、消費電流を小さくするためには抵抗素子の面積が大きくなるという問題があった。
【００２１】
図１８の定電圧発生回路では、ソースフォロアの負荷としてＮＭＯＳ電界効果トランジスタであるＦＥＴ４５を使用できるので、それほど回路面積を増加させることなく消費電流を削減することが可能になるが、負帰還制御がないので、負荷の直流的及び過渡的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが難しいという問題があった。
【００２２】
本発明の目的は、上記のような問題を解決し、回路面積及び消費電流の削減を容易に達成することが可能であり、尚且つ、負帰還制御を行うことにより、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることが可能な定電圧発生回路を提供することにある。
【課題を解決するための手段】
【００２３】
本発明の態様に係る定電圧発生回路は、
所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備え、上記定電圧発生回路は、
上記電圧源端子に接続されたドレインと上記出力端子に接続されたソースとを備えたＮＭＯＳ電界効果トランジスタである第１のトランジスタと、
上記第１のトランジスタのソースに接続されたゲートと、上記第１のトランジスタのゲートに接続されたドレインとを有するＮＭＯＳ電界効果トランジスタである第２のトランジスタと、
上記第２のトランジスタのソースと上記接地端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも１つのＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである第３のトランジスタと、
上記電圧源端子と上記第２のトランジスタのドレインとの間に接続された第１の定電流源とを備え、
上記出力端子から上記第１のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記接地電圧を基準とした定電圧を発生する。
【発明の効果】
【００２４】
本発明によれば、回路面積及び消費電流の削減を容易に達成することが可能であり、尚且つ、負帰還制御を行うことにより、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることが可能な定電圧発生回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係る定電圧発生回路を示す回路図である。
【図２】図１の定電圧発生回路の動作原理を説明する第１の回路図である。
【図３】図１の定電圧発生回路の動作原理を説明する第２の回路図である。
【図４】本発明の第１の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。
【図５】本発明の第１の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。
【図６】本発明の第２の実施形態に係る定電圧発生回路を示す回路図である。
【図７】図１の定電圧発生回路の動作原理を説明する第１の回路図である。
【図８】図１の定電圧発生回路の動作原理を説明する第２の回路図である。
【図９】本発明の第２の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。
【図１０】本発明の第２の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。
【図１１】第１の従来例に係る定電圧発生回路を示す回路図である。
【図１２】第２の従来例に係る定電圧発生回路を示す回路図である。
【図１３】第３の従来例に係る定電圧発生回路を示す回路図である。
【図１４】図１３の定電圧発生回路の第１の実施例を示す回路図である。
【図１５】図１３の定電圧発生回路の第２の実施例を示す回路図である。
【図１６】第４の従来例に係る定電圧発生回路を示す回路図である。
【図１７】図１６の定電圧発生回路の変形例を示す回路図である。
【図１８】図１７の定電圧発生回路の実施例を示す回路図である。
【発明を実施するための形態】
【００２６】
第１の実施形態．
以下、図１〜図５を参照して、本発明の第１の実施形態に係る定電圧発生回路について説明する。
【００２７】
図１は、本発明の第１の実施形態に係る定電圧発生回路を示す回路図である。図１の定電圧発生回路は、同一チャネルドープ濃度のエンハンスメント型のＮＭＯＳ電界効果トランジスタＦＥＴ１，ＦＥＴ２，ＦＥＴ５と、同一チャネルドープ濃度のデプレッション型のＮＭＯＳ電界効果トランジスタＦＥＴ３，ＦＥＴ４とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ４は、電圧源端子に接続されたドレインと出力端子に接続されたソースとを備える。ＦＥＴ２は、ＦＥＴ４のソースに接続されたゲートと、ＦＥＴ４のゲートに接続されたドレインとを有する。ＦＥＴ１は、ＦＥＴ２のソースと接地端子との間に設けられ、ダイオード接続されている。なお、ＦＥＴ１は、ＮＭＯＳ電界効果トランジスタに代えてＰＭＯＳ電界効果トランジスタであってもよく、また、複数のＮＭＯＳ又はＰＭＯＳ電界効果トランジスタが互いに直列接続されていてもよい。ＦＥＴ３は、電圧源端子とＦＥＴ２のドレインとの間に接続され、そのゲートとソースとの間に所定の電位差を有し、第１の定電流源として機能する。ＦＥＴ５は、出力端子と接地端子との間に接続される。ＦＥＴ１及びＦＥＴ５によりカレントミラー回路を構成することにより、ＦＥＴ５は第２の定電流源として機能する。これにより、ＦＥＴ２は、ＦＥＴ４のゲート電圧を制御する入力トランジスタとして動作し、ＦＥＴ４は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。図１の定電圧発生回路は、出力端子からＦＥＴ１のゲートに至る負帰還回路を形成することにより出力端子に接地電圧を基準とした定電圧を発生する。
【００２８】
ここで、図１及び図２を参照して、図１の定電圧発生回路の動作原理を説明する。図２は、図１の定電圧発生回路の動作原理を説明する第１の回路図である。以下の説明では、ＦＥＴ１〜ＦＥＴ５のすべてについて、飽和領域における出力抵抗は無限大であると仮定する。
【００２９】
ＦＥＴ３は、デプレッション型のＮＭＯＳ電界効果トランジスタであり、そのゲート及びソースの電位が同じであるので、飽和領域におけるドレイン電流は定電流Ｉになる。この定電流Ｉは、次式で表される。
【００３０】
［数１］
Ｉ＝（１／２）×β３×（Ｗ３／Ｌ３）×（Ｖｇｓ−Ｖｔｈ＿ｎｄ３）２
＝（１／２）×β３×（Ｗ３／Ｌ３）×（−Ｖｔｈ＿ｎｄ３）２
【００３１】
ここで、β３はプロセスによって決まる定数であり、Ｗ３はＦＥＴ３のチャネル幅であり、Ｌ３はＦＥＴ３のチャネル長であり、Ｖｔｈ＿ｎｄ３はＦＥＴ３のしきい値電圧である。
【００３２】
この定電流Ｉは、ダイオード接続されたＦＥＴ１に流れ込む。このとき、ＦＥＴ１とＦＥＴ５はカレントミラー回路を構成しているので、ＦＥＴ１とＦＥＴ５のＷ／Ｌが等しければ、ＦＥＴ５も飽和領域においては定電流Ｉの定電流源になる。
【００３３】
ＦＥＴ２のドレインは、ＦＥＴ３のゲート及びソースと、ＦＥＴ４のゲートとに接続され、ＦＥＴ２のソースは、ＦＥＴ１のドレイン及びゲートと、ＦＥＴ５のゲートとに接続され、ＦＥＴ２のゲートは、出力端子及びＦＥＴ５のドレインに接続されている。
【００３４】
ここで、ＦＥＴ１、ＦＥＴ２及びＦＥＴ３は、反転増幅器を構成する。ＦＥＴ１，ＦＥＴ２が飽和領域においてドレイン電流Ｉを流す際に必要なゲート・ソース電圧をそれぞれＶｇｓ１，Ｖｇｓ２により表すと、ドレイン電流Ｉはそれぞれ次式で表される。
【００３５】
［数２］
Ｉ＝（１／２）×β１×（Ｗ１／Ｌ１）×（Ｖｇｓ１−Ｖｔｈ＿ｎｅ１）２
［数３］
Ｉ＝（１／２）×β２×（Ｗ２／Ｌ２）×（Ｖｇｓ２−Ｖｔｈ＿ｎｅ２）２
【００３６】
ここで、β１及びβ２はプロセスによって決まる定数であり、Ｗ１とＷ２はＦＥＴ１及びＦＥＴ２のそれぞれのチャネル幅であり、Ｌ１とＬ２はＦＥＴ１及びＦＥＴ２のそれぞれのチャネル長であり、Ｖｔｈ＿ｎｅ１及びＶｔｈ＿ｎｅ２はＦＥＴ１及びＦＥＴ２のそれぞれのしきい値電圧である。説明の簡単化のために、次式のように、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のチャネル幅及びチャネル長が等しく、プロセスによって決まる定数が等しいと仮定し、従ってＦＥＴ１及びＦＥＴ２のしきい値電圧も等しいと仮定する。
【００３７】
［数４］
Ｗ１＝Ｗ２＝Ｗ３＝Ｗ
［数５］
Ｌ１＝Ｌ２＝Ｌ３＝Ｌ
［数６］
β１＝β２＝β３＝β
［数７］
Ｖｔｈ＿ｎｅ１＝Ｖｔｈ＿ｎｅ２＝Ｖｔｈ＿ｎｅ
【００３８】
数１〜数３に数４〜数７を代入すると、ＦＥＴ１及びＦＥＴ２のゲート・ソース電圧Ｖｇｓ１及びＶｇｓ２はそれぞれ次式で表される。
【００３９】
［数８］
Ｖｇｓ１＝Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３
［数９］
Ｖｇｓ２＝Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３
【００４０】
よって、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３で構成される反転増幅器のしきい値Ｖｔは、次式により表される。
【００４１】
［数１０］
Ｖｔ＝Ｖｇｓ１＋Ｖｇｓ２＝２×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）
【００４２】
数１０において、Ｖｔｈ＿ｎｅは正であり、Ｖｔｈ＿ｎｄ３は負である。数１０は、Ｖｔｈ＿ｎｅ及びＶｔｈ＿ｎｄ３の温度変化分が等しければＶｔの温度変化分がキャンセルされてゼロになることを意味する。
【００４３】
また、単一のＦＥＴ１に代えて、直列接続された複数Ｎ個のＮＭＯＳ電界効果トランジスタを備えている場合には、数１０は次式に変形される。
【００４４】
［数１１］
Ｖｔ＝（１＋Ｎ）×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）
【００４５】
ＦＥＴ４及びＦＥＴ５は、入力トランジスタであるＦＥＴ４と定電流源であるＦＥＴ５とからなるソースフォロアを構成している。ＦＥＴ５は電流Ｉの定電流源であるので、ＦＥＴ４が飽和領域においてドレイン電流Ｉを流す際に必要なゲート・ソース電圧がＶｇｓ４であるとすると、ドレイン電流Ｉは次式で表される。
【００４６】
［数１２］
Ｉ＝（１／２）×β４×（Ｗ４／Ｌ４）×（Ｖｇｓ４−Ｖｔｈ＿ｎｄ４）２
【００４７】
ここで、β４はプロセスによって決まる定数であり、Ｗ４はＦＥＴ４のチャネル幅であり、Ｌ４はＦＥＴ４のチャネル長であり、Ｖｔｈ＿ｎｄ４はＦＥＴ４のしきい値電圧である。説明の簡単化のために、次式のように、ＦＥＴ３とＦＥＴ４のチャネル幅及びチャネル長が等しく、プロセスによって決まる定数が等しいと仮定し、従ってＦＥＴ３とＦＥＴ４のしきい値電圧も等しいと仮定する。
【００４８】
［数１３］
Ｗ３＝Ｗ４＝Ｗ
［数１４］
Ｌ３＝Ｌ３＝Ｌ
［数１５］
β３＝β４＝β
［数１６］
Ｖｔｈ＿ｎｄ３＝Ｖｔｈ＿ｎｄ４＝Ｖｔｈ＿ｎｄ
【００４９】
数１及び数１２に数１３〜数１６を代入すると、Ｖｇｓ４＝０Ｖになる。
【００５０】
ソースフォロアの入力電圧は、ＦＥＴ４のゲート電圧Ｖｇであり、ソースフォロアの出力電圧は、ＦＥＴ４のソース電圧であるＶｏｕｔである。ＶｏｕｔとＶｇの関係式は、
［数１７］
Ｖｏｕｔ＝Ｖｇ−Ｖｇｓ４
となるので、数１７にＶｇｓ４＝０Ｖを代入すると、
［数１８］
Ｖｏｕｔ＝Ｖｇ
になる。
【００５１】
図１の定電圧発生回路では、反転増幅器（すなわちＦＥＴ１、ＦＥＴ２及びＦＥＴ３）の入力電圧がソースフォロア（すなわちＦＥＴ４及びＦＥＴ５）の出力電圧になり、反転増幅器の出力電圧がソースフォロアの入力電圧になっているので、負帰還回路が形成されていることになる。よって、図１の定電圧発生回路では、数１０で表される反転増幅器のしきい値Ｖｔと、数１８で表されるソースフォロアの入力電圧Ｖｇ及び出力電圧Ｖｏｕｔの関係式とに従って、Ｖｏｕｔ＝Ｖｇが２×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）と等しくなるように制御される。つまり、定電圧発生回路の出力電圧Ｖｏｕｔとして、２×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）の定電圧が発生する。この出力電圧Ｖｏｕｔは負帰還で制御されるので、負荷の直流的及び過渡的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることができる。
【００５２】
また、図１の定電圧発生回路では、温度変化に対しても、しきい値電圧Ｖｔｈ＿ｎｅ及びＶｔｈ＿ｎｄ３の温度変化分がキャンセルされるので、出力電圧Ｖｏｕｔの温度特性を良くすることができる。
【００５３】
また、図１の定電圧発生回路では、ＦＥＴ２と接地端子との間に直列接続されるＮＭＯＳ電界効果トランジスタの個数や、しきい値電圧を変更することで、所望の出力電圧を得ることができる。
【００５４】
さらに、図１の回路構成では、余分な電流経路が無いので消費電流の削減を容易に達成することができ、さらに、素子数が少なく全てＮＭＯＳ電界効果トランジスタで回路を構成できるので、回路面積の削減を容易に達成することができる。
【００５５】
図３は、図１の定電圧発生回路の動作原理を説明する第２の回路図である。図１及び図２を参照して説明した実施例では、ソースフォロア回路の負荷電流として出力端子と接地端子との間に電流源を接続しているが、常時出力負荷電流がある場合や、出力負荷電流がなくなることがあっても出力電圧Ｖｏｕｔの変動が許容できる場合には、図３に示す回路図のように、ソースフォロアの負荷である電流源Ｉ２を除去してもよい。
【００５６】
図４は、本発明の第１の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。図４の定電圧発生回路は、図１のＦＥＴ３（デプレッション型のＮＭＯＳ電界効果トランジスタ）に代えて、デプレッション型のＰＭＯＳ電界効果トランジスタであるＦＥＴ６を備えている。図４の定電圧発生回路では、ＦＥＴ１，ＦＥＴ２，ＦＥＴ４，ＦＥＴ５のバックゲートがそれぞれ接地端子に接続されているものとする。
【００５７】
ＮＭＯＳ電界効果トランジスタのバックゲートが図４に示すように接地端子に接続されている場合、図１の定電圧発生回路では、出力電圧Ｖｏｕｔを高く設定するとＦＥＴ４のゲート電圧Ｖｇも高くなるので、ＦＥＴ３はバックバイアス効果の影響を大きく受けることになる。そのため、図１及び図２を参照して説明した動作原理の通りに動作させることができず、所望の出力電圧Ｖｏｕｔを得ることができなくなったり、出力電圧Ｖｏｕｔの温度特性が悪くなったりする。ＦＥＴ４のトランジスタサイズを大きくすることでこの特性劣化を小さくすることはできるが、回路面積が増加するという新たな問題が生じる。しかし、図４の回路構成であれば、回路面積や消費電流を増加させることなく、これらの問題を解決することができる。
【００５８】
図４の定電圧発生回路の動作原理は図１の定電圧発生回路のものとほぼ同様であるので、説明は省略する。
【００５９】
図５は、本発明の第１の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。図５の定電圧発生回路は、図４のＦＥＴ６に代えて、エンハンスメント型のＰＭＯＳ電界効果トランジスタであるＦＥＴ７，ＦＥＴ８と、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ９とを備えている。
【００６０】
ＦＥＴ７のソースは電圧源端子に接続され、そのドレインはＦＥＴ２のドレインに接続される。さらに、ＦＥＴ８のソースは電圧源端子に接続され、そのドレインはＦＥＴ９のドレインに接続される。ＦＥＴ９のゲート及びソースは接地端子に接続される。ＦＥＴ７及びＦＥＴ８はカレントミラー回路を構成し、電流源であるＦＥＴ９によって生成された定電流ＩをＦＥＴ７にも生成する。図５の回路構成であれば、図４のＦＥＴ６のようにデプレッション型のＰＭＯＳ電界効果トランジスタを使えない場合であっても、回路面積や消費電流をあまり増加させることなく、図４の定電圧発生回路と同様に図１の定電圧発生回路の問題を解決できることができる。
【００６１】
図５の定電圧発生回路の動作原理は図１の定電圧発生回路のものとほぼ同様になるので、説明は省略する。
【００６２】
第２の実施形態．
以下、図６〜図１０を参照して、本発明の第２の実施形態に係る定電圧発生回路について説明する。
【００６３】
図６は、本発明の第２の実施形態に係る定電圧発生回路を示す回路図である。図６の定電圧発生回路は、同一チャネルドープ濃度のエンハンスメント型のＰＭＯＳ電界効果トランジスタＦＥＴ１１，ＦＥＴ１２，ＦＥＴ１４，ＦＥＴ１５と、同一チャネルドープ濃度のデプレッション型のＰＭＯＳ電界効果トランジスタＦＥＴ１３とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ１４は、接地端子に接続されたドレインと出力端子に接続されたソースとを備える。ＦＥＴ１２は、ＦＥＴ１４のソースに接続されたゲートと、ＦＥＴ１４のゲートに接続されたドレインとを有する。ＦＥＴ１１は、ＦＥＴ１２のソースと電圧源端子との間に設けられ、ダイオード接続されている。なお、ＦＥＴ１１は、ＰＭＯＳ電界効果トランジスタに代えてＮＭＯＳ電界効果トランジスタであってもよく、また、複数のＰＭＯＳ又はＮＭＯＳ電界効果トランジスタが互いに直列接続されていてもよい。ＦＥＴ１３は、接地端子とＦＥＴ１２のドレインとの間に接続され、そのゲートとソースとの間に所定の電位差を有し、第１の定電流源として機能する。ＦＥＴ１５は、出力端子と電圧源端子との間に接続される。ＦＥＴ１１及びＦＥＴ１５によりカレントミラー回路を構成することにより、ＦＥＴ１５は第２の定電流源として機能する。これにより、ＦＥＴ２は、ＦＥＴ４のゲート電圧を制御する入力トランジスタとして動作し、ＦＥＴ４は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。図６の定電圧発生回路は、出力端子からＦＥＴ１のゲートに至る負帰還回路を形成することにより出力端子に接地電圧を基準とした定電圧を発生する。
【００６４】
図７は、図１の定電圧発生回路の動作原理を説明する第１の回路図であり、図８は、図１の定電圧発生回路の動作原理を説明する第２の回路図である。本実施形態の定電圧発生回路もまた、図１〜図３を参照して説明した第１の実施形態に係る定電圧発生回路のものと実質的に同様の動作原理に従う。
【００６５】
図９は、本発明の第２の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。図９の定電圧発生回路は、図５のＦＥＴ１３（デプレッション型のＰＭＯＳ電界効果トランジスタ）に代えて、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ１６を備えている。さらに、ＦＥＴ１１，ＦＥＴ１２，ＦＥＴ１４，ＦＥＴ１５のバックゲートをそれぞれ電圧源端子に接続している。図９の定電圧発生回路もまた、図４の定電圧発生回路のものと同様の効果を有する。
【００６６】
図１０は、本発明の第２の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。図１０の定電圧発生回路は、図９のＦＥＴ１６に代えて、エンハンスメント型のＮＭＯＳ電界効果トランジスタであるＦＥＴ１７，ＦＥＴ１８と、デプレッション型のＰＭＯＳ電界効果トランジスタであるＦＥＴ１９とを備えている。図１０の定電圧発生回路もまた、図５の定電圧発生回路のものと同様の効果を有する。
【００６７】
以上、本発明の実施形態に係る定電圧発生回路を説明したが、本発明は上記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００６８】
本発明の第１の実施形態に係る定電圧発生回路では、出力電圧が負帰還制御されるので、負荷電流の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることができる。また、直列接続されたＮＭＯＳ又はＰＭＯＳ電界効果トランジスタの個数や、しきい値電圧を変更することで、所望の出力電圧を得ることができる。さらに、余分な電流経路が無く、出力端子と接地端子との間に接続される負荷は、抵抗ではなく、ＮＭＯＳ電界効果トランジスタを使用した定電流源もしくは無負荷となるので、消費電流の削減を容易に達成することができる。よって、本発明の第１の実施形態に係る定電圧発生回路では、従来技術の定電圧発生回路と同等の特性を達成しながら、従来技術の定電圧発生回路よりも消費電流を削減することができる。
【００６９】
また、本発明の第１の実施形態に係る定電圧発生回路では、回路を構成する素子数が少なく、電界効果トランジスタのみで構成することができるので、従来技術の定電圧発生回路と同等の特性を達成しながら、従来技術の定電圧発生回路よりも回路面積を削減することができる。また、ゲートとソースとの間に所定の電位差を有するデプレッション型のＮＭＯＳ電界効果トランジスタを電流源として使用すれば、全てＮＭＯＳ電界効果トランジスタで回路を構成できるので、さらに回路面積を削減することができる。
【００７０】
さらに、本発明の第２の実施形態に係る定電圧発生回路では、ＮＭＯＳ電界効果トランジスタに代えてＰＭＯＳ電界効果トランジスタを使用し、ＰＭＯＳ電界効果トランジスタに代えてＮＭＯＳ電界効果トランジスタを使用することにより、第１の実施形態の場合と同様の効果を有する入力電圧を基準とした定電圧を発生することができる。
【００７１】
本発明は、定電圧発生回路を用いる半導体集積回路全般に適用可能である。
【符号の説明】
【００７２】
ＦＥＴ１〜ＦＥＴ９，ＦＥＴ１１〜ＦＥＴ１９…電界効果トランジスタ、
Ｉ１，Ｉ２，Ｉ１１，Ｉ１２…定電流源。
【先行技術文献】
【特許文献】
【００７３】
【特許文献１】特許３３４３１６８号公報
【特許文献２】特許３５１９９５８号公報
【特許文献３】特許３５３１１２９号公報
【特許文献４】特開平１１−１３４０４９号公報
【特許文献５】特開２００５−０５０９４７号公報
【特許文献６】特開２００９−２９４９７８号公報
【技術分野】
【０００１】
本発明は、半導体集積回路の内部回路の電源として用いられる定電圧発生回路に関する。
【背景技術】
【０００２】
従来技術の定電圧発生回路として、例えば特許文献１〜６に開示されたものが知られている。
【０００３】
まず、図１１〜図１８を参照して、例示的な従来技術の定電圧発生回路について説明する。
【０００４】
図１１は、第１の従来例に係る定電圧発生回路を示す回路図である。図１１の定電圧発生回路は、ＰＭＯＳ電界効果トランジスタであるＦＥＴ２１と、２つの抵抗Ｒ１，Ｒ２と、基準電圧Ｖｒｅｆを供給する基準電圧発生回路と、演算増幅器Ａｍｐ１とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ２１のソースは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのドレインは、定電圧発生回路の出力端子に接続される。抵抗Ｒ１，Ｒ２は、ＦＥＴ２１のドレインと接地端子との間に直列接続されて分圧抵抗として機能し、抵抗Ｒ１，Ｒ２の間のノードは、演算増幅器Ａｍｐ１の非反転入力端子に接続される。演算増幅器Ａｍｐ１の反転入力端子には基準電圧Ｖｒｅｆが供給され、演算増幅器Ａｍｐ１の出力端子はＦＥＴ２１のゲートに接続される。ＦＥＴ２１は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。定電圧発生回路は、抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧した電圧（帰還電圧）が基準電圧Ｖｒｅｆと等しくなるように制御し、これにより、出力電圧Ｖｏｕｔは定電圧になる。
【０００５】
図１１の回路構成では、オープンループゲインを十分に高くすることができるので、入力電圧Ｖｉｎや負荷電流の直流的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが可能になる。また、基準電圧Ｖｒｅｆを供給するために温度特性の良い基準電圧発生回路を用いることで、出力電圧Ｖｏｕｔの温度特性を良くすることも可能になる。さらに、抵抗Ｒ１，Ｒ２の分圧比をトリミングで調整することで、所望の出力電圧Ｖｏｕｔを精度良く得ることが可能になり、また、出力トランジスタとしてＰＭＯＳ電界効果トランジスタを用いているので、比較的低い入力電圧Ｖｉｎからでも出力端子に定電圧を発生することが可能になるという特徴を持つ。
【０００６】
図１２は、第２の従来例に係る定電圧発生回路を示す回路図である。図１２の定電圧発生回路は、ＮＭＯＳ電界効果トランジスタであるＦＥＴ２２と、２つの抵抗Ｒ１，Ｒ２と、基準電圧Ｖｒｅｆを供給する基準電圧発生回路と、演算増幅器Ａｍｐ２とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ２２のドレインは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのソースは、定電圧発生回路の出力端子に接続される。抵抗Ｒ１，Ｒ２は、ＦＥＴ２２のソースと接地端子との間に直列接続されて分圧抵抗として機能し、抵抗Ｒ１，Ｒ２の間のノードは、演算増幅器Ａｍｐ２の反転入力端子に接続される。演算増幅器Ａｍｐ２の非反転入力端子には基準電圧Ｖｒｅｆが供給され、演算増幅器Ａｍｐ２の出力端子はＦＥＴ２２のゲートに接続される。ＦＥＴ２２は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。定電圧発生回路は、抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧した電圧（帰還電圧）が基準電圧Ｖｒｅｆと等しくなるように制御し、これにより、出力電圧Ｖｏｕｔは定電圧になる。
【０００７】
図１２の回路構成では、オープンループの直流ゲインを十分に高くすることができるので、入力電圧Ｖｉｎや負荷電流の直流的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが可能になる。また、基準電圧Ｖｒｅｆを供給するために温度特性の良い基準電圧発生回路を用いることで、出力電圧Ｖｏｕｔの温度特性を良くすることも可能になる。さらに、抵抗Ｒ１，Ｒ２の分圧比をトリミングで調整することで、所望の出力電圧Ｖｏｕｔを精度良く得ることが可能になり、また、出力トランジスタとしてＮＭＯＳ電界効果トランジスタを用いているので、負荷電流が過渡的に変化した場合においても出力電圧Ｖｏｕｔの変化を小さくすることが可能になるという特徴を持つ。
【０００８】
図１３は、第３の従来例に係る定電圧発生回路を示す回路図である。図１３の定電圧発生回路は、定電流源Ｉ２１と、ＮＭＯＳ電界効果トランジスタであるＦＥＴ３１，ＦＥＴ３２と、２つの抵抗Ｒ１，Ｒ２とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ３１のドレインは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのソースは、定電圧発生回路の出力端子に接続される。抵抗Ｒ１，Ｒ２は、ＦＥＴ３１のソースと接地端子との間に直列接続されて分圧抵抗として機能し、抵抗Ｒ１，Ｒ２の間のノードは、ＦＥＴ３２のゲートに接続される。ＦＥＴ３２のソースは接地端子に接続され、そのドレインには負荷として定電流源Ｉ２１が接続される。ＦＥＴ３２のドレインはさらにＦＥＴ３１のゲートに接続される。ＦＥＴ３２は、ＦＥＴ３１のゲート電圧を制御する入力トランジスタとして動作し、ＦＥＴ３１は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。定電圧発生回路は、抵抗Ｒ１，Ｒ２によって出力電圧Ｖｏｕｔを分圧した電圧（帰還電圧）がＦＥＴ３２のしきい値電圧と等しくなるように制御し、これにより、出力電圧Ｖｏｕｔは定電圧になる。
【０００９】
図１３の回路構成では、１段の利得段によりオープンループの直流ゲインが比較的高いので、入力電圧Ｖｉｎや負荷電流の直流的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが可能になる。さらに、抵抗Ｒ１，Ｒ２の分圧比をトリミングで調整することで、所望の出力電圧Ｖｏｕｔを精度良く得ることが可能になり、また、出力トランジスタとしてＮＭＯＳ電界効果トランジスタを用いているので、入力電圧Ｖｉｎや負荷電流が過渡的に変化した場合においても出力電圧Ｖｏｕｔの変化を小さくすることが可能になるという特徴を持つ。図１２の定電圧発生回路と比べると、図１３の定電圧発生回路は、回路構成が簡素であることから、回路面積の削減を容易に達成することが可能になる。また、電流経路を少なくすることができるので、応答特性を犠牲にすることなく消費電流を削減することが可能になる。
【００１０】
図１４は、図１３の定電圧発生回路の第１の実施例を示す回路図である。図１４の定電圧発生回路は、図１３の定電流源Ｉ２１を、エンハンスメント型のＰＭＯＳ電界効果トランジスタであるＦＥＴ３３，ＦＥＴ３４と、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ３５とにより構成している。ＦＥＴ３３，ＦＥＴ３４のソースは電圧源端子にそれぞれ接続され、ＦＥＴ３３のドレインはＦＥＴ３２のドレインに接続される。ＦＥＴ３３，ＦＥＴ３４のゲートは互いに接続され、さらに、ＦＥＴ３４のドレインに接続される。ＦＥＴ３５のドレインは、ＦＥＴ３４のドレインに接続され、ＦＥＴ３５のソース及びゲートはそれぞれ接地端子に接続される。ＦＥＴ３３，ＦＥＴ３４は、カレントミラー回路として動作し、ＦＥＴ３２，ＦＥＴ３５にそれぞれ定電流を供給する。
【００１１】
図１４の回路構成では、図１３の定電圧発生回路と同様の効果に加えて、以下の効果がもたらされる。定電流源Ｉ２１は、ＰＭＯＳ電界効果トランジスタからなるカレントミラー回路で構成されるので、ＦＥＴ３５が流す電流の温度特性と、ＦＥＴ３２のゲート・ソース電圧Ｖｇｓ及びドレイン・ソース電流Ｉｄｓの温度特性とを調整することで、定電流源Ｉ２１とＦＥＴ３２で構成される反転増幅器のしきい値電圧の温度特性を良くすることが可能になるので、出力電圧Ｖｏｕｔの温度特性を良くすることが可能になる。
【００１２】
図１５は、図１３の定電圧発生回路の第２の実施例を示す回路図である。図１５の定電圧発生回路は、図１３の定電流源Ｉ２１を、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ３６により構成している。ＦＥＴ３６のドレインは電圧源端子に接続され、そのソース及びゲートはＦＥＴ３２のドレインにそれぞれ接続される。ＦＥＴ３６のゲート・ソース電圧Ｖｇｓは一定である。このような回路構成を備えた定電圧発生回路は、例えば特許文献１及び５などに開示されている。
【００１３】
図１５の回路構成では、図１３の定電圧発生回路と同様の効果に加えて、図１４の定電圧発生回路と比べて電流経路を少なくすることができるので、消費電流を削減することが可能になる。
【００１４】
図１６は、第４の従来例に係る定電圧発生回路を示す回路図である。図１６の定電圧発生回路は、ＮＭＯＳ電界効果トランジスタであるＦＥＴ４１と、定電流源Ｉ２２と、基準電圧Ｖｒｅｆを供給する基準電圧発生回路とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ４１のドレインは、定電圧発生回路に入力電圧Ｖｉｎを供給する電圧源端子に接続され、そのソースは、定電圧発生回路の出力端子に接続され、さらに、定電流源Ｉ２２に接続される。ＦＥＴ４１のゲートには基準電圧Ｖｒｅｆが印加される。ＦＥＴ４１は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。ＦＥＴ４１と定電流源Ｉ２２とはソースフォロアを構成しているので、基準電圧Ｖｒｅｆのレベルがシフトされた電圧が出力電圧Ｖｏｕｔになる。
【００１５】
図１７は、図１６の定電圧発生回路の変形例を示す回路図である。図１７の定電圧発生回路は、図１６の基準電圧Ｖｒｅｆを供給する基準電圧発生回路として、定電流源Ｉ２１と、ＮＭＯＳ電界効果トランジスタであるＦＥＴ４２，ＦＥＴ４３とを備える。ＦＥＴ４１のゲートと接地端子との間には、それぞれダイオード接続されたＦＥＴ４２，ＦＥＴ４３が直列接続されて設けられ、ＦＥＴ４１のゲートにはさらに、定電流源Ｉ２１が接続される。定電流源Ｉ２１からの電流がＦＥＴ４２，ＦＥＴ４３を流れることにより、ＦＥＴ４１のゲートには基準電圧Ｖｒｅｆが印加される。
【００１６】
図１８は、図１７の定電圧発生回路の実施例を示す回路図である。図１８の定電圧発生回路は、図１７の定電流源Ｉ２１として、ＮＭＯＳ電界効果トランジスタであるＦＥＴ４４を備える。図１８の定電圧発生回路はさらに、ＦＥＴ４１のソースと接地端子との間に接続されたＮＭＯＳ電界効果トランジスタであるＦＥＴ４５を備え、ＦＥＴ４３，ＦＥＴ４５によりカレントミラー回路を構成し、このカレントミラー回路を図１７の定電流源Ｉ２２として用いる。
【００１７】
図１１〜図１５の回路構成では、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ１，Ｒ２を用いていたので、高い出力電圧Ｖｏｕｔを得ようとすると、抵抗Ｒ１，Ｒ２の消費電流が増大していた。一方、図１８の回路構成では、ソースフォロアの負荷として抵抗素子ではなくＮＭＯＳ電界効果トランジスタによる定電流源を使用できるので、回路面積及び消費電流の削減を容易に達成することが可能になる。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図１１及び図１２の定電圧発生回路では、回路を構成する素子の個数が多くなるので、回路面積の削減が難しいという問題があった。また、電流経路も多くなるので、消費電流の削減が難しいという問題があった。
【００１９】
図１４の定電圧発生回路では、図１１及び図１２の定電圧発生回路と比べると回路構成が簡素化されるので、回路面積及び消費電流の削減が比較的容易になるが、定電流源Ｉ２１をカレントミラー回路によって構成するので、余分な電流経路が１つ増えてしまうという問題があった。また、定電流源Ｉ２１とＦＥＴ３２で構成される反転増幅器のしきい値電圧よりも高い出力電圧Ｖｏｕｔにしようとすると、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ１，Ｒ２が必要であり、そこに流れる消費電流をなくすことができないという問題や、消費電流を小さくするためには抵抗素子の面積が大きくなるという問題があった。
【００２０】
図１５の定電圧発生回路では、Ｖｇｓを一定にしたデプレッション型のＮＭＯＳ電界効果トランジスタを定電流源Ｉ２１として使用するので、余分な電流経路をなくすことができるが、これは特許文献１に開示された回路と同じである。また、図１４の定電圧発生回路と同様に、ＦＥＴ３６とＦＥＴ３２で構成される反転増幅器のしきい値電圧よりも高い出力電圧Ｖｏｕｔにしようとすると、出力電圧Ｖｏｕｔを分圧する抵抗Ｒ１，Ｒ２が必要であり、そこに流れる消費電流をなくすことができないという問題や、消費電流を小さくするためには抵抗素子の面積が大きくなるという問題があった。
【００２１】
図１８の定電圧発生回路では、ソースフォロアの負荷としてＮＭＯＳ電界効果トランジスタであるＦＥＴ４５を使用できるので、それほど回路面積を増加させることなく消費電流を削減することが可能になるが、負帰還制御がないので、負荷の直流的及び過渡的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることが難しいという問題があった。
【００２２】
本発明の目的は、上記のような問題を解決し、回路面積及び消費電流の削減を容易に達成することが可能であり、尚且つ、負帰還制御を行うことにより、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることが可能な定電圧発生回路を提供することにある。
【課題を解決するための手段】
【００２３】
本発明の態様に係る定電圧発生回路は、
所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備え、上記定電圧発生回路は、
上記電圧源端子に接続されたドレインと上記出力端子に接続されたソースとを備えたＮＭＯＳ電界効果トランジスタである第１のトランジスタと、
上記第１のトランジスタのソースに接続されたゲートと、上記第１のトランジスタのゲートに接続されたドレインとを有するＮＭＯＳ電界効果トランジスタである第２のトランジスタと、
上記第２のトランジスタのソースと上記接地端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも１つのＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである第３のトランジスタと、
上記電圧源端子と上記第２のトランジスタのドレインとの間に接続された第１の定電流源とを備え、
上記出力端子から上記第１のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記接地電圧を基準とした定電圧を発生する。
【発明の効果】
【００２４】
本発明によれば、回路面積及び消費電流の削減を容易に達成することが可能であり、尚且つ、負帰還制御を行うことにより、負荷の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることが可能な定電圧発生回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係る定電圧発生回路を示す回路図である。
【図２】図１の定電圧発生回路の動作原理を説明する第１の回路図である。
【図３】図１の定電圧発生回路の動作原理を説明する第２の回路図である。
【図４】本発明の第１の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。
【図５】本発明の第１の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。
【図６】本発明の第２の実施形態に係る定電圧発生回路を示す回路図である。
【図７】図１の定電圧発生回路の動作原理を説明する第１の回路図である。
【図８】図１の定電圧発生回路の動作原理を説明する第２の回路図である。
【図９】本発明の第２の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。
【図１０】本発明の第２の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。
【図１１】第１の従来例に係る定電圧発生回路を示す回路図である。
【図１２】第２の従来例に係る定電圧発生回路を示す回路図である。
【図１３】第３の従来例に係る定電圧発生回路を示す回路図である。
【図１４】図１３の定電圧発生回路の第１の実施例を示す回路図である。
【図１５】図１３の定電圧発生回路の第２の実施例を示す回路図である。
【図１６】第４の従来例に係る定電圧発生回路を示す回路図である。
【図１７】図１６の定電圧発生回路の変形例を示す回路図である。
【図１８】図１７の定電圧発生回路の実施例を示す回路図である。
【発明を実施するための形態】
【００２６】
第１の実施形態．
以下、図１〜図５を参照して、本発明の第１の実施形態に係る定電圧発生回路について説明する。
【００２７】
図１は、本発明の第１の実施形態に係る定電圧発生回路を示す回路図である。図１の定電圧発生回路は、同一チャネルドープ濃度のエンハンスメント型のＮＭＯＳ電界効果トランジスタＦＥＴ１，ＦＥＴ２，ＦＥＴ５と、同一チャネルドープ濃度のデプレッション型のＮＭＯＳ電界効果トランジスタＦＥＴ３，ＦＥＴ４とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ４は、電圧源端子に接続されたドレインと出力端子に接続されたソースとを備える。ＦＥＴ２は、ＦＥＴ４のソースに接続されたゲートと、ＦＥＴ４のゲートに接続されたドレインとを有する。ＦＥＴ１は、ＦＥＴ２のソースと接地端子との間に設けられ、ダイオード接続されている。なお、ＦＥＴ１は、ＮＭＯＳ電界効果トランジスタに代えてＰＭＯＳ電界効果トランジスタであってもよく、また、複数のＮＭＯＳ又はＰＭＯＳ電界効果トランジスタが互いに直列接続されていてもよい。ＦＥＴ３は、電圧源端子とＦＥＴ２のドレインとの間に接続され、そのゲートとソースとの間に所定の電位差を有し、第１の定電流源として機能する。ＦＥＴ５は、出力端子と接地端子との間に接続される。ＦＥＴ１及びＦＥＴ５によりカレントミラー回路を構成することにより、ＦＥＴ５は第２の定電流源として機能する。これにより、ＦＥＴ２は、ＦＥＴ４のゲート電圧を制御する入力トランジスタとして動作し、ＦＥＴ４は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。図１の定電圧発生回路は、出力端子からＦＥＴ１のゲートに至る負帰還回路を形成することにより出力端子に接地電圧を基準とした定電圧を発生する。
【００２８】
ここで、図１及び図２を参照して、図１の定電圧発生回路の動作原理を説明する。図２は、図１の定電圧発生回路の動作原理を説明する第１の回路図である。以下の説明では、ＦＥＴ１〜ＦＥＴ５のすべてについて、飽和領域における出力抵抗は無限大であると仮定する。
【００２９】
ＦＥＴ３は、デプレッション型のＮＭＯＳ電界効果トランジスタであり、そのゲート及びソースの電位が同じであるので、飽和領域におけるドレイン電流は定電流Ｉになる。この定電流Ｉは、次式で表される。
【００３０】
［数１］
Ｉ＝（１／２）×β３×（Ｗ３／Ｌ３）×（Ｖｇｓ−Ｖｔｈ＿ｎｄ３）２
＝（１／２）×β３×（Ｗ３／Ｌ３）×（−Ｖｔｈ＿ｎｄ３）２
【００３１】
ここで、β３はプロセスによって決まる定数であり、Ｗ３はＦＥＴ３のチャネル幅であり、Ｌ３はＦＥＴ３のチャネル長であり、Ｖｔｈ＿ｎｄ３はＦＥＴ３のしきい値電圧である。
【００３２】
この定電流Ｉは、ダイオード接続されたＦＥＴ１に流れ込む。このとき、ＦＥＴ１とＦＥＴ５はカレントミラー回路を構成しているので、ＦＥＴ１とＦＥＴ５のＷ／Ｌが等しければ、ＦＥＴ５も飽和領域においては定電流Ｉの定電流源になる。
【００３３】
ＦＥＴ２のドレインは、ＦＥＴ３のゲート及びソースと、ＦＥＴ４のゲートとに接続され、ＦＥＴ２のソースは、ＦＥＴ１のドレイン及びゲートと、ＦＥＴ５のゲートとに接続され、ＦＥＴ２のゲートは、出力端子及びＦＥＴ５のドレインに接続されている。
【００３４】
ここで、ＦＥＴ１、ＦＥＴ２及びＦＥＴ３は、反転増幅器を構成する。ＦＥＴ１，ＦＥＴ２が飽和領域においてドレイン電流Ｉを流す際に必要なゲート・ソース電圧をそれぞれＶｇｓ１，Ｖｇｓ２により表すと、ドレイン電流Ｉはそれぞれ次式で表される。
【００３５】
［数２］
Ｉ＝（１／２）×β１×（Ｗ１／Ｌ１）×（Ｖｇｓ１−Ｖｔｈ＿ｎｅ１）２
［数３］
Ｉ＝（１／２）×β２×（Ｗ２／Ｌ２）×（Ｖｇｓ２−Ｖｔｈ＿ｎｅ２）２
【００３６】
ここで、β１及びβ２はプロセスによって決まる定数であり、Ｗ１とＷ２はＦＥＴ１及びＦＥＴ２のそれぞれのチャネル幅であり、Ｌ１とＬ２はＦＥＴ１及びＦＥＴ２のそれぞれのチャネル長であり、Ｖｔｈ＿ｎｅ１及びＶｔｈ＿ｎｅ２はＦＥＴ１及びＦＥＴ２のそれぞれのしきい値電圧である。説明の簡単化のために、次式のように、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のチャネル幅及びチャネル長が等しく、プロセスによって決まる定数が等しいと仮定し、従ってＦＥＴ１及びＦＥＴ２のしきい値電圧も等しいと仮定する。
【００３７】
［数４］
Ｗ１＝Ｗ２＝Ｗ３＝Ｗ
［数５］
Ｌ１＝Ｌ２＝Ｌ３＝Ｌ
［数６］
β１＝β２＝β３＝β
［数７］
Ｖｔｈ＿ｎｅ１＝Ｖｔｈ＿ｎｅ２＝Ｖｔｈ＿ｎｅ
【００３８】
数１〜数３に数４〜数７を代入すると、ＦＥＴ１及びＦＥＴ２のゲート・ソース電圧Ｖｇｓ１及びＶｇｓ２はそれぞれ次式で表される。
【００３９】
［数８］
Ｖｇｓ１＝Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３
［数９］
Ｖｇｓ２＝Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３
【００４０】
よって、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３で構成される反転増幅器のしきい値Ｖｔは、次式により表される。
【００４１】
［数１０］
Ｖｔ＝Ｖｇｓ１＋Ｖｇｓ２＝２×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）
【００４２】
数１０において、Ｖｔｈ＿ｎｅは正であり、Ｖｔｈ＿ｎｄ３は負である。数１０は、Ｖｔｈ＿ｎｅ及びＶｔｈ＿ｎｄ３の温度変化分が等しければＶｔの温度変化分がキャンセルされてゼロになることを意味する。
【００４３】
また、単一のＦＥＴ１に代えて、直列接続された複数Ｎ個のＮＭＯＳ電界効果トランジスタを備えている場合には、数１０は次式に変形される。
【００４４】
［数１１］
Ｖｔ＝（１＋Ｎ）×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）
【００４５】
ＦＥＴ４及びＦＥＴ５は、入力トランジスタであるＦＥＴ４と定電流源であるＦＥＴ５とからなるソースフォロアを構成している。ＦＥＴ５は電流Ｉの定電流源であるので、ＦＥＴ４が飽和領域においてドレイン電流Ｉを流す際に必要なゲート・ソース電圧がＶｇｓ４であるとすると、ドレイン電流Ｉは次式で表される。
【００４６】
［数１２］
Ｉ＝（１／２）×β４×（Ｗ４／Ｌ４）×（Ｖｇｓ４−Ｖｔｈ＿ｎｄ４）２
【００４７】
ここで、β４はプロセスによって決まる定数であり、Ｗ４はＦＥＴ４のチャネル幅であり、Ｌ４はＦＥＴ４のチャネル長であり、Ｖｔｈ＿ｎｄ４はＦＥＴ４のしきい値電圧である。説明の簡単化のために、次式のように、ＦＥＴ３とＦＥＴ４のチャネル幅及びチャネル長が等しく、プロセスによって決まる定数が等しいと仮定し、従ってＦＥＴ３とＦＥＴ４のしきい値電圧も等しいと仮定する。
【００４８】
［数１３］
Ｗ３＝Ｗ４＝Ｗ
［数１４］
Ｌ３＝Ｌ３＝Ｌ
［数１５］
β３＝β４＝β
［数１６］
Ｖｔｈ＿ｎｄ３＝Ｖｔｈ＿ｎｄ４＝Ｖｔｈ＿ｎｄ
【００４９】
数１及び数１２に数１３〜数１６を代入すると、Ｖｇｓ４＝０Ｖになる。
【００５０】
ソースフォロアの入力電圧は、ＦＥＴ４のゲート電圧Ｖｇであり、ソースフォロアの出力電圧は、ＦＥＴ４のソース電圧であるＶｏｕｔである。ＶｏｕｔとＶｇの関係式は、
［数１７］
Ｖｏｕｔ＝Ｖｇ−Ｖｇｓ４
となるので、数１７にＶｇｓ４＝０Ｖを代入すると、
［数１８］
Ｖｏｕｔ＝Ｖｇ
になる。
【００５１】
図１の定電圧発生回路では、反転増幅器（すなわちＦＥＴ１、ＦＥＴ２及びＦＥＴ３）の入力電圧がソースフォロア（すなわちＦＥＴ４及びＦＥＴ５）の出力電圧になり、反転増幅器の出力電圧がソースフォロアの入力電圧になっているので、負帰還回路が形成されていることになる。よって、図１の定電圧発生回路では、数１０で表される反転増幅器のしきい値Ｖｔと、数１８で表されるソースフォロアの入力電圧Ｖｇ及び出力電圧Ｖｏｕｔの関係式とに従って、Ｖｏｕｔ＝Ｖｇが２×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）と等しくなるように制御される。つまり、定電圧発生回路の出力電圧Ｖｏｕｔとして、２×（Ｖｔｈ＿ｎｅ−Ｖｔｈ＿ｎｄ３）の定電圧が発生する。この出力電圧Ｖｏｕｔは負帰還で制御されるので、負荷の直流的及び過渡的な変化に対する出力電圧Ｖｏｕｔの変化を小さくすることができる。
【００５２】
また、図１の定電圧発生回路では、温度変化に対しても、しきい値電圧Ｖｔｈ＿ｎｅ及びＶｔｈ＿ｎｄ３の温度変化分がキャンセルされるので、出力電圧Ｖｏｕｔの温度特性を良くすることができる。
【００５３】
また、図１の定電圧発生回路では、ＦＥＴ２と接地端子との間に直列接続されるＮＭＯＳ電界効果トランジスタの個数や、しきい値電圧を変更することで、所望の出力電圧を得ることができる。
【００５４】
さらに、図１の回路構成では、余分な電流経路が無いので消費電流の削減を容易に達成することができ、さらに、素子数が少なく全てＮＭＯＳ電界効果トランジスタで回路を構成できるので、回路面積の削減を容易に達成することができる。
【００５５】
図３は、図１の定電圧発生回路の動作原理を説明する第２の回路図である。図１及び図２を参照して説明した実施例では、ソースフォロア回路の負荷電流として出力端子と接地端子との間に電流源を接続しているが、常時出力負荷電流がある場合や、出力負荷電流がなくなることがあっても出力電圧Ｖｏｕｔの変動が許容できる場合には、図３に示す回路図のように、ソースフォロアの負荷である電流源Ｉ２を除去してもよい。
【００５６】
図４は、本発明の第１の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。図４の定電圧発生回路は、図１のＦＥＴ３（デプレッション型のＮＭＯＳ電界効果トランジスタ）に代えて、デプレッション型のＰＭＯＳ電界効果トランジスタであるＦＥＴ６を備えている。図４の定電圧発生回路では、ＦＥＴ１，ＦＥＴ２，ＦＥＴ４，ＦＥＴ５のバックゲートがそれぞれ接地端子に接続されているものとする。
【００５７】
ＮＭＯＳ電界効果トランジスタのバックゲートが図４に示すように接地端子に接続されている場合、図１の定電圧発生回路では、出力電圧Ｖｏｕｔを高く設定するとＦＥＴ４のゲート電圧Ｖｇも高くなるので、ＦＥＴ３はバックバイアス効果の影響を大きく受けることになる。そのため、図１及び図２を参照して説明した動作原理の通りに動作させることができず、所望の出力電圧Ｖｏｕｔを得ることができなくなったり、出力電圧Ｖｏｕｔの温度特性が悪くなったりする。ＦＥＴ４のトランジスタサイズを大きくすることでこの特性劣化を小さくすることはできるが、回路面積が増加するという新たな問題が生じる。しかし、図４の回路構成であれば、回路面積や消費電流を増加させることなく、これらの問題を解決することができる。
【００５８】
図４の定電圧発生回路の動作原理は図１の定電圧発生回路のものとほぼ同様であるので、説明は省略する。
【００５９】
図５は、本発明の第１の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。図５の定電圧発生回路は、図４のＦＥＴ６に代えて、エンハンスメント型のＰＭＯＳ電界効果トランジスタであるＦＥＴ７，ＦＥＴ８と、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ９とを備えている。
【００６０】
ＦＥＴ７のソースは電圧源端子に接続され、そのドレインはＦＥＴ２のドレインに接続される。さらに、ＦＥＴ８のソースは電圧源端子に接続され、そのドレインはＦＥＴ９のドレインに接続される。ＦＥＴ９のゲート及びソースは接地端子に接続される。ＦＥＴ７及びＦＥＴ８はカレントミラー回路を構成し、電流源であるＦＥＴ９によって生成された定電流ＩをＦＥＴ７にも生成する。図５の回路構成であれば、図４のＦＥＴ６のようにデプレッション型のＰＭＯＳ電界効果トランジスタを使えない場合であっても、回路面積や消費電流をあまり増加させることなく、図４の定電圧発生回路と同様に図１の定電圧発生回路の問題を解決できることができる。
【００６１】
図５の定電圧発生回路の動作原理は図１の定電圧発生回路のものとほぼ同様になるので、説明は省略する。
【００６２】
第２の実施形態．
以下、図６〜図１０を参照して、本発明の第２の実施形態に係る定電圧発生回路について説明する。
【００６３】
図６は、本発明の第２の実施形態に係る定電圧発生回路を示す回路図である。図６の定電圧発生回路は、同一チャネルドープ濃度のエンハンスメント型のＰＭＯＳ電界効果トランジスタＦＥＴ１１，ＦＥＴ１２，ＦＥＴ１４，ＦＥＴ１５と、同一チャネルドープ濃度のデプレッション型のＰＭＯＳ電界効果トランジスタＦＥＴ１３とを備え、さらに、所定の入力電圧Ｖｉｎを受ける電圧源端子と、所定の出力電圧Ｖｏｕｔを発生する出力端子と、接地電位に接続された接地端子とを備える。ＦＥＴ１４は、接地端子に接続されたドレインと出力端子に接続されたソースとを備える。ＦＥＴ１２は、ＦＥＴ１４のソースに接続されたゲートと、ＦＥＴ１４のゲートに接続されたドレインとを有する。ＦＥＴ１１は、ＦＥＴ１２のソースと電圧源端子との間に設けられ、ダイオード接続されている。なお、ＦＥＴ１１は、ＰＭＯＳ電界効果トランジスタに代えてＮＭＯＳ電界効果トランジスタであってもよく、また、複数のＰＭＯＳ又はＮＭＯＳ電界効果トランジスタが互いに直列接続されていてもよい。ＦＥＴ１３は、接地端子とＦＥＴ１２のドレインとの間に接続され、そのゲートとソースとの間に所定の電位差を有し、第１の定電流源として機能する。ＦＥＴ１５は、出力端子と電圧源端子との間に接続される。ＦＥＴ１１及びＦＥＴ１５によりカレントミラー回路を構成することにより、ＦＥＴ１５は第２の定電流源として機能する。これにより、ＦＥＴ２は、ＦＥＴ４のゲート電圧を制御する入力トランジスタとして動作し、ＦＥＴ４は、定電圧発生回路の出力端子に出力電圧Ｖｏｕｔを発生する出力トランジスタとして動作する。図６の定電圧発生回路は、出力端子からＦＥＴ１のゲートに至る負帰還回路を形成することにより出力端子に接地電圧を基準とした定電圧を発生する。
【００６４】
図７は、図１の定電圧発生回路の動作原理を説明する第１の回路図であり、図８は、図１の定電圧発生回路の動作原理を説明する第２の回路図である。本実施形態の定電圧発生回路もまた、図１〜図３を参照して説明した第１の実施形態に係る定電圧発生回路のものと実質的に同様の動作原理に従う。
【００６５】
図９は、本発明の第２の実施形態の第１の変形例に係る定電圧発生回路を示す回路図である。図９の定電圧発生回路は、図５のＦＥＴ１３（デプレッション型のＰＭＯＳ電界効果トランジスタ）に代えて、デプレッション型のＮＭＯＳ電界効果トランジスタであるＦＥＴ１６を備えている。さらに、ＦＥＴ１１，ＦＥＴ１２，ＦＥＴ１４，ＦＥＴ１５のバックゲートをそれぞれ電圧源端子に接続している。図９の定電圧発生回路もまた、図４の定電圧発生回路のものと同様の効果を有する。
【００６６】
図１０は、本発明の第２の実施形態の第２の変形例に係る定電圧発生回路を示す回路図である。図１０の定電圧発生回路は、図９のＦＥＴ１６に代えて、エンハンスメント型のＮＭＯＳ電界効果トランジスタであるＦＥＴ１７，ＦＥＴ１８と、デプレッション型のＰＭＯＳ電界効果トランジスタであるＦＥＴ１９とを備えている。図１０の定電圧発生回路もまた、図５の定電圧発生回路のものと同様の効果を有する。
【００６７】
以上、本発明の実施形態に係る定電圧発生回路を説明したが、本発明は上記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００６８】
本発明の第１の実施形態に係る定電圧発生回路では、出力電圧が負帰還制御されるので、負荷電流の直流的及び過渡的な変化に対する出力電圧の変化を小さくすることができる。また、直列接続されたＮＭＯＳ又はＰＭＯＳ電界効果トランジスタの個数や、しきい値電圧を変更することで、所望の出力電圧を得ることができる。さらに、余分な電流経路が無く、出力端子と接地端子との間に接続される負荷は、抵抗ではなく、ＮＭＯＳ電界効果トランジスタを使用した定電流源もしくは無負荷となるので、消費電流の削減を容易に達成することができる。よって、本発明の第１の実施形態に係る定電圧発生回路では、従来技術の定電圧発生回路と同等の特性を達成しながら、従来技術の定電圧発生回路よりも消費電流を削減することができる。
【００６９】
また、本発明の第１の実施形態に係る定電圧発生回路では、回路を構成する素子数が少なく、電界効果トランジスタのみで構成することができるので、従来技術の定電圧発生回路と同等の特性を達成しながら、従来技術の定電圧発生回路よりも回路面積を削減することができる。また、ゲートとソースとの間に所定の電位差を有するデプレッション型のＮＭＯＳ電界効果トランジスタを電流源として使用すれば、全てＮＭＯＳ電界効果トランジスタで回路を構成できるので、さらに回路面積を削減することができる。
【００７０】
さらに、本発明の第２の実施形態に係る定電圧発生回路では、ＮＭＯＳ電界効果トランジスタに代えてＰＭＯＳ電界効果トランジスタを使用し、ＰＭＯＳ電界効果トランジスタに代えてＮＭＯＳ電界効果トランジスタを使用することにより、第１の実施形態の場合と同様の効果を有する入力電圧を基準とした定電圧を発生することができる。
【００７１】
本発明は、定電圧発生回路を用いる半導体集積回路全般に適用可能である。
【符号の説明】
【００７２】
ＦＥＴ１〜ＦＥＴ９，ＦＥＴ１１〜ＦＥＴ１９…電界効果トランジスタ、
Ｉ１，Ｉ２，Ｉ１１，Ｉ１２…定電流源。
【先行技術文献】
【特許文献】
【００７３】
【特許文献１】特許３３４３１６８号公報
【特許文献２】特許３５１９９５８号公報
【特許文献３】特許３５３１１２９号公報
【特許文献４】特開平１１−１３４０４９号公報
【特許文献５】特開２００５−０５０９４７号公報
【特許文献６】特開２００９−２９４９７８号公報
【特許請求の範囲】
【請求項１】
所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備えた定電圧発生回路において、上記定電圧発生回路は、
上記電圧源端子に接続されたドレインと上記出力端子に接続されたソースとを備えたＮＭＯＳ電界効果トランジスタである第１のトランジスタと、
上記第１のトランジスタのソースに接続されたゲートと、上記第１のトランジスタのゲートに接続されたドレインとを有するＮＭＯＳ電界効果トランジスタである第２のトランジスタと、
上記第２のトランジスタのソースと上記接地端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも１つのＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである第３のトランジスタと、
上記電圧源端子と上記第２のトランジスタのドレインとの間に接続された第１の定電流源とを備え、
上記出力端子から上記第１のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記接地電圧を基準とした定電圧を発生する定電圧発生回路。
【請求項２】
上記第１の定電流源は、ゲートとソースとの間に所定の電位差を有するデプレッション型のＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである請求項１記載の定電圧発生回路。
【請求項３】
上記第１の定電流源は、電流源及びカレントミラー回路を備える請求項１記載の定電圧発生回路。
【請求項４】
上記出力端子と上記接地端子との間に接続された第２の定電流源をさらに備え、上記第２の定電流源は上記第１の定電流源と同じ電流を供給する請求項１〜３のいずれか１つに記載の定電圧発生回路。
【請求項５】
所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備えた定電圧発生回路において、上記定電圧発生回路は、
上記接地端子に接続されたドレインと上記出力端子に接続されたソースとを備えたＰＭＯＳ電界効果トランジスタである第１のトランジスタと、
上記第１のトランジスタのソースに接続されたゲートと、上記第１のトランジスタのゲートに接続されたドレインとを有するＰＭＯＳ電界効果トランジスタである第２のトランジスタと、
上記第２のトランジスタのソースと上記電圧源端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも１つのＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである第３のトランジスタと、
上記接地端子と上記第２のトランジスタのドレインとの間に接続された第１の定電流源とを備え、
上記出力端子から上記第１のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記入力電圧を基準とした定電圧を発生する定電圧発生回路。
【請求項６】
上記第１の定電流源は、ゲートとソースとの間に所定の電位差を有するデプレッション型のＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである請求項５記載の定電圧発生回路。
【請求項７】
上記第１の定電流源は、電流源及びカレントミラー回路を備える請求項５記載の定電圧発生回路。
【請求項８】
上記出力端子と上記電圧源端子との間に接続され第２の定電流源をさらに備え、上記第２の定電流源は上記第１の定電流源と同じ電流を供給する請求項５〜７のいずれか１つに記載の定電圧発生回路。
【請求項１】
所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備えた定電圧発生回路において、上記定電圧発生回路は、
上記電圧源端子に接続されたドレインと上記出力端子に接続されたソースとを備えたＮＭＯＳ電界効果トランジスタである第１のトランジスタと、
上記第１のトランジスタのソースに接続されたゲートと、上記第１のトランジスタのゲートに接続されたドレインとを有するＮＭＯＳ電界効果トランジスタである第２のトランジスタと、
上記第２のトランジスタのソースと上記接地端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも１つのＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである第３のトランジスタと、
上記電圧源端子と上記第２のトランジスタのドレインとの間に接続された第１の定電流源とを備え、
上記出力端子から上記第１のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記接地電圧を基準とした定電圧を発生する定電圧発生回路。
【請求項２】
上記第１の定電流源は、ゲートとソースとの間に所定の電位差を有するデプレッション型のＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである請求項１記載の定電圧発生回路。
【請求項３】
上記第１の定電流源は、電流源及びカレントミラー回路を備える請求項１記載の定電圧発生回路。
【請求項４】
上記出力端子と上記接地端子との間に接続された第２の定電流源をさらに備え、上記第２の定電流源は上記第１の定電流源と同じ電流を供給する請求項１〜３のいずれか１つに記載の定電圧発生回路。
【請求項５】
所定の入力電圧を受ける電圧源端子と、所定の出力電圧を発生する出力端子と、接地電位に接続された接地端子とを備えた定電圧発生回路において、上記定電圧発生回路は、
上記接地端子に接続されたドレインと上記出力端子に接続されたソースとを備えたＰＭＯＳ電界効果トランジスタである第１のトランジスタと、
上記第１のトランジスタのソースに接続されたゲートと、上記第１のトランジスタのゲートに接続されたドレインとを有するＰＭＯＳ電界効果トランジスタである第２のトランジスタと、
上記第２のトランジスタのソースと上記電圧源端子との間において、それぞれダイオード接続され、互いに直列接続された少なくとも１つのＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである第３のトランジスタと、
上記接地端子と上記第２のトランジスタのドレインとの間に接続された第１の定電流源とを備え、
上記出力端子から上記第１のトランジスタのゲートに至る負帰還回路を形成することにより上記出力端子に上記入力電圧を基準とした定電圧を発生する定電圧発生回路。
【請求項６】
上記第１の定電流源は、ゲートとソースとの間に所定の電位差を有するデプレッション型のＮＭＯＳ又はＰＭＯＳ電界効果トランジスタである請求項５記載の定電圧発生回路。
【請求項７】
上記第１の定電流源は、電流源及びカレントミラー回路を備える請求項５記載の定電圧発生回路。
【請求項８】
上記出力端子と上記電圧源端子との間に接続され第２の定電流源をさらに備え、上記第２の定電流源は上記第１の定電流源と同じ電流を供給する請求項５〜７のいずれか１つに記載の定電圧発生回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−５４５３５（Ｐ２０１３−５４５３５Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９２２４２（Ｐ２０１１−１９２２４２）
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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