導電性キャッピング層を含む銅ベースのメタライゼーション層を形成する技術
金属ベースの相互接続線に対して導電性キャッピング層（１０６）を設けることで、エレクトロマイグレーションに対するパフォーマンスを強化することができる。さらに、銅ベースの材料などの下方の金属（１０５ｂ）を露出せずにビア開口部（１１０）をキャッピング層（１０６）に確実にエッチングし、これによりエレクトロマイグレーションパフォーマンスを具体的には銅線とビアの間の遷移において強化することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は高度集積回路などのミクロ構造の形成技術に関し、より詳細には、銅ベースのメタライゼーション層などの導電性構造の形成および動作においてこのような構造のエレクトロマイグレーションおよび応力条件を低減する技術に関する。
【背景技術】
【０００２】
集積回路などの最新のミクロ構造の製造においては、ミクロ構造素子の加工寸法を着実に縮小し、このような構造の機能性を高めることが常に求められてい。例えば、最新の集積回路においては、電界効果トランジスタのチャネル長などの最小加工寸法はディープサブミクロン範囲に到達しており、この結果、速度および／または電力消費の点でこのような回路の性能を高めている。回路世代が新しくなる度に個々の回路素子のサイズが縮小されている。この結果、例えば、トランジスタ素子のスイッチング速度が上がり、さらに、個々の回路素子を電気接続している相互接続線が利用できる床面積が縮小する。一般的に、必要な相互接続数は回路素子数よりも急激に増加することから、ダイ領域当たりの回路素子の増加数と利用可能な床面積の縮小量とを埋め合わせるように、これらの相互接続線の寸法は、結果としてさらに縮小する。したがって、メタライゼーション層とも称される複数のスタック“ワイヤリング”層が供給される。ここでは、１つのメタライゼーション層の個々の金属線は、いわゆるビアによって上あるいは下の金属層の個々の金属線に接続されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
複数のメタライゼーション層を配するにも拘わらず、極めて複雑な最新のＣＰＵ、メモリチップ、エーシック（特定用途向け集積回路）などに適応するように、相互接続線の寸法を縮小する必要がある。相互接続構造の断面領域が縮小すると、極度にスケーリングされたトランジスタ素子の静的電力消費が増加することもあるので、金属線における電流密度は相当なものとなる。
【０００４】
従って、極限寸法が０．１３μｍあるいはそれ未満のトランジスタ素子を含む高度集積回路では、単位領域あたりの回路素子数が非常に多いことから、比較的多数のメタライゼーション層が供給されているにもかかわらず、個々の相互接続構造において、一平方センチメートルあたり数ｋＡまでに至る実質的に増加した電流密度が必要とされる。しかし、相互接続構造を高電流密度で動作することで、応力による線の劣化に関連した複数の問題が生じ、最終的に、集積回路の初期故障へとつながる。これに関する顕著な現象として、“エレクトロマイグレーション”とも称される、電流によって材料が金属線およびビアに移動する現象が挙げられる。
この現象が発生すると、金属相互接続内にボイドが、金属相互接続に隣接してヒロックが形成されてしまい、この結果、デバイスの性能および信頼性が低下するか、デバイスが完全に故障してしまう。例えば、二酸化シリコンおよび／または窒化シリコンに埋め込まれたアルミニウム線はメタライゼーション層の金属として使用されることが多い。ここでは、上述したように、極限寸法が０．１８μｍあるいはそれ未満の高度集積回路は、断面積が大幅に縮小し、従って電流密度が増加した金属線を必要とする。これにより、メタライゼーション層の形成にあたっては、アルミニウムをあまり魅力的でないものにしてしまう。
【０００５】
この結果、アルミニウムは、銅および銅合金に代替されている。これらは、アルミニウムよりも電流密度が非常に高い場合であっても抵抗率が非常に低く、エレクトロマイグレーションに対する耐性が向上した材料である。銅には二酸化シリコンおよび複数のｌｏｗ−ｋ誘電材料中に容易に拡散するという特性があるために、ミクロ構造と集積回路の製造に銅を導入するにあたっては、複数の深刻な問題が生じる。必要な密着性を与え、銅原子がセンシティブデバイス領域に不要に拡散しないようにするために、一般的には、銅ベースの相互接続構造が埋め込まれたバリア層を、銅と誘電材料との間に設けることが必要である。窒化シリコンは、銅原子の拡散を効果的に防ぐ誘電材料であるが、層間材料として窒化シリコンを選択することはあまり望ましくない。その理由は、窒化シリコンは適度に高誘電率を示すために近隣の銅線の寄生容量が増加してしまい、この結果、許容できないほどの信号伝搬遅延を招くおそれがあるからである。したがって、バルク銅を周囲の誘電層から分離するように、所要の機械的安定性を銅に伝える薄い導電性のバリア層が形成される。さらに、銅ベースのメタライゼーションには、薄い窒化シリコン、シリコンカーバードもしくは炭窒化シリコン層だけがキャッピング層の形態で使用されることが多い。現今、タンタル、チタン、タングステン、およびこれらと窒素、シリコンなどの混合物が導電性のバリア層に好ましい材料である。ここでは、バリア層は、拡散を抑制する点ならびに密着特性の点で要件を満たすように、異なる組成物から構成される２つ以上のサブ層を含む。
【０００６】
銅をアルミニウムと有意に識別する銅の別の特徴として、銅は、化学気相蒸着ならびに物理気相蒸着によって容易に大量に蒸着されないことが挙げられる。さらに、銅は、異方性ドライエッチプロセスによって実効的にパターニングされず、この結果、一般的にダマシンあるいはインレイド技術と称されるプロセスストラテジーを必要とすることも挙げられる。ダマシンプロセスにおいては、まず、誘電層が形成される。この層は、後続のプロセスで銅で充填されるトレンチおよび／あるいはビアを含むようにパターニングされる。ここでは、前述したように、銅を充填する前に、トレンチとビアのサイドウォールに導電性のバリア層が形成される。通常、バルク銅材料は、電気メッキや無電解メッキなどのウェット化学蒸着プロセスによってトレンチおよびビアに蒸着される。よって、直径が０．３μｍあるいはそれ未満でアスペクト比が５以上のビアを、幅が０．１μｍ〜数μｍの範囲のトレンチとともに確実に充填することが求められる。銅に対する電気化学蒸着プロセスは、電子回路基板の製造分野では十分に確立されている。しかし、高アスペクト比のビアをボイドフリー充填することは極めて複雑で困難な作業である。ここでは、最終的に形成される銅ベースの相互接続構造の特徴は、プロセスパラメータ、材料および、対象となる構造のジオメトリに実質的に依存する。相互接続構造のジオメトリは実質的に設計要件によって決定され、所与の構造に対しては実質的に変更されることはないので、銅ミクロ構造の、例えば導電性および非導電性バリア層などの材料の影響ならびに相互接続構造の特徴に対するこれらの材料の相互作用を予測し制御して、生産歩留まりと要求される製品信頼性とを保証することが非常に重要である。具体的には、さまざまな構成の相互接続構造において、劣化および故障メカニズムの識別、監視を行ってこのようなメカニズムを減らし、新たなデバイス世代あるいは技術ノードに対するデバイスの信頼性を維持することが重要である。
【０００７】
従って、特に比誘電率が３．１あるいはそれ未満のｌｏｗ−ｋ誘電材料とあわせて銅相互接続の劣化調査を行い、全体的に低誘電率の銅ベース線とビアとを形成する新たな材料並びにプロセスストラテジーを見出すために多大な労力が注がれている。銅線中のエレクトロマイグレーションの正確なメカニズムは未だ十分に理解されていないが、サイドウォールとその上に、具体的には近隣の材料の接触面に位置決めされるボイドが最終的に得られるパフォーマンスと相互接続の信頼性に著しい影響を与えることは分かっている。
【０００８】
早期のデバイス故障に著しく影響を及ぼすと考えられている１つの故障メカニズムとしては、エレクトロマイグレーションにより、具体的には銅と層間誘電体にビアを形成する間にエッチストップ層としての役割を果たす誘電キャッピング層との間に形成される接触面に沿って、材料が運搬されることが挙げられる。頻繁に使用される材料としては、例えば、窒化シリコンおよび炭窒化シリコンが挙げられる。これらは一般的に使用される層間誘電体、例えば、複数のｌｏｗ−ｋ材料などに対するエッチ選択性が適度に高く、さらに、銅が層間誘電体に拡散するのを抑制する材料である。しかし、最新の研究結果では、銅とエッチストップ層間に形成された接触面が、金属相互接続オペレーションにおいて金属運搬の主要な拡散経路であることを示している。
【０００９】
上述の問題点に鑑みて、生産コストを必要以上に増やさず、また、金属相互接続の電気導電性に影響を及ぼさないで、銅ベースの相互接続構造のエレクトロマイグレーションを低減できるような技術が求められている。
【課題を解決するための手段】
【００１０】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１１】
概して、本発明は、金属領域と銅ベースの金属線（具体的な実施形態では、銅ベースの金属線）とをメタライゼーション層に形成可能な技術に関し、ある実施形態ではｌｏｗ−ｋ誘電材料を含む。ここでは、コバルト、タングステンおよびリン(CoWP）を含む層、コバルト、タングステンおよびホウ素（CoWB)を含む層、ニッケル、モリブデンおよびホウ素（NiMoB)を含む層、あるいは、ニッケル、モリブデンおよびリン（NiMoP）を含む層などの導電性キャッピング層を誘電材料と金属との間の接触面に設けることで、誘電材料中に金属線をよりしっかりと閉じ込めることができる。以下、導電性キャッピング層は、少なくとも１つの金属を主要なコンポーネントとして含む層であると理解される。例えば、上述の材料は、導電性キャッピング層の形成に適切な材料である。さらに、金属線あるいは金属領域へのコンタクトは、導電性キャッピング層内で終了し、高度半導体デバイスにメタライゼーションを形成する製造プロセスにおいて、金属の露出、具体的には銅の露出リスクを低減するように形成される。この結果、導電性キャッピング層の優れた特性により、メタライゼーション層において、応力による物質移動現象を強化することができる。
【００１２】
本発明の１つの実施例によれば、方法は、金属含有部位と導電性キャッピング層とを含む金属領域の上方に形成された誘電層スタックに第１開口部を形成するステップを含む。ここでは、導電性キャッピング層は、誘電層スタックを含む少なくとも１つの接触面を形成するように、銅含有部位をカバーする。さらに、方法は、金属含有部位をカバーしたまま、第１開口部を貫通して導電性キャッピング層にエッチングするステップを含む。最後に、方法は、少なくともバリア材料および銅含有金属で第１開口部を充填するステップを含む。
【００１３】
本発明の別の実施形態では、半導体デバイスは、第１誘電層に形成された金属含有領域と、第１誘電層および金属含有量域の上方に形成された誘電スタック層を含む。さらに、半導体デバイスは、誘電層スタックを含む接触面を形成することができるように、金属含有領域に形成された導電性キャッピング層を含む。さらに、半導体デバイスは、誘電層スタックに形成され、金属を含む導電性材料で充填されたビアを含む。ここでは、ビアは導電性キャッピング層で終了する。
【発明を実施するための最良の形態】
【００１４】
本発明は添付の図面とともに、以下の説明によって理解することができる。図面において、同じ参照符号は同一の要素を示す。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである
また、本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
【００１５】
以下に本発明を添付の図面を参照しながら説明する。様々な構造、システムおよびデバイスが単なる例示目的で図面に概略的に描かれており、これらは当業者には周知の詳細で本発明を不明瞭にしないように描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００１６】
本発明は、金属線並びに領域、具体的には銅ベースの金属線並びに領域において、金属材料と誘電体との間に、窒化シリコン、シリコンカーバード、窒素の豊富なシリコンカーバードなどの誘電材料で形成された従来の接触面よりも“強化された”接触面を設けることで、エレクトロマイグレーションあるいはその他の、応力による金属の移動現象のパフォーマンスを強化することができるというコンセプトに基づくものである。例えば、ある材料が隣接する銅に対する接触面となり、エレクトロマイグレーション効果に対する耐性が増加する。この結果、デバイスの動作マージンが拡張され、および／あるいは、対応する金属層の信頼性が高まる。
【００１７】
本発明によれば、上述した材料のうちの１つ以上から構成される導電性キャッピング層は、メタライゼーション層中の特に故障しやすい場所、例えば、ビアと金属線との間の遷移領域を実質的に強化するように、つまり、ビアが導電性キャッピング層を貫通せずに確実にキャッピング層内で終了し、この結果、下方の金属、特定の実施形態では銅あるいは銅合金、が、ビアの製造プロセス全体においても露出されない、強度のある接触面を確実にするという点で強化するように設けられる。このために、それぞれの開口部を形成する際にエッチ制御を強化できる、適切に設計されたエッチ法を用いることができる。ある実施形態では、ビア開口部を収容する誘電層スタックに設けられるエッチストップ層に穴を開けるエッチステップは、高度に制御されたやり方でエッチストップ層の主要部分を除去するように設計される。この結果、適度に薄い厚みの導電性キャッピング層が設けられる。一方で、それでも、エレクトロマイグレーションに対しては所望の優れた特性を保つことができる。
【００１８】
図１ａ〜１ｉと図２に関して、以下に本発明の更なる実施例をより詳細に説明している。図１ａに、適度に進んだ製造段階における半導体デバイス１００の断面図を概略的に例示する。半導体デバイス１００は、基板１０１を備える。これは、回路素子を形成するために適切な基板であればどのような基板であってもよい。例えば、基板１０１としては、バルク半導体基板、結晶性シリコン領域、シリコン／ゲルマニウム領域などの半導体層が形成された絶縁基板、あるいは任意のその他のIII-V半導体化合物またはII-VI化合物などであってもよい。一般的に、基板１０１は、トランジスタ、コンデンサなどの、高度集積回路に求められる多数の回路素子が形成されたキャリアであってもよい。これらの回路素子は、１つ以上のメタライゼーション層によって特定の回路設計によって電気的に接続され得る。ここでは、便宜上、単一の金属線あるいは金属領域を含む単一のメタライゼーション層の形成について以下に記載する。しかし、上述の材料のうちの１つ以上から構成される導電性キャッピング層を使用することでエレクトロマイグレーションあるいは応力による材料の移動挙動を強化するというコンセプトを、複数のメタライゼーション層および複数の相互接続線およびビアを含むいずれの複雑なデバイス構成にも適用することができることは容易に理解できる。
【００１９】
一実施例では、金属領域や金属線は銅ベースの金属線ならびに領域であってもよく、特定の実施形態ではｌｏｗ−ｋ誘電材料で形成され得る。本発明は、すでに説明したように、デバイスの動作においては通常、電流密度が適度に高いことから、極度にスケーリングされた半導体デバイスに特に好都合であるが、本発明はさらに、エレクトロマイグレーションなどの応力による金属の移動現象をさらに低減することで実質的に信頼性を高めるとともに耐用年数を延ばすことができることから、適度にスケーリングされたデバイスにもすぐに応用できるとともに好都合である。
【００２０】
半導体デバイス１００は、誘電層１０２を備えてもよい。これは、メタライゼーション層の誘電材料、もしくは任意のその他の層間誘電材料などであってもよい。高度半導体デバイスでは、誘電層１０２は、近隣の金属線間での寄生容量を低減するようにｌｏｗ−ｋ誘電材料を含むことができる。この点において、ｌｏｗ−ｋ誘電材料は、比誘電率が約３．０未満の誘電体として理解される。よって、ｌｏｗ−ｋ誘電材料は、例えば、二酸化シリコン、窒化シリコンなどの十分に確立された“従来の”誘電体よりも誘電率が非常に小さい。誘電層１０２にトレンチ１０３が形成され、バリア層１０４および金属１０５を含む導電性の材料で充填される。この材料は、特定の実施形態では銅含有材料であり、トレンチ１０３を確実に充填するように過剰に供給される。
【００２１】
図１ａに示すように、半導体デバイス１００を形成する一般的なプロセスフローは以下のプロセスを含む。基板１０１とその上に回路素子およびミクロ構造素子とを形成する十分に確立されたプロセス技術を実行後に、デバイス要件に応じて２以上のサブ層を含む誘電層１０２を形成してもよい。例えば、誘電層１０２は、二酸化シリコン、窒化シリコンなどから構成される場合は、十分に確立されたプラズマエンハンスト化学気相蒸着（PECVD）技術によって形成することができる。しかし、ｌｏｗ−ｋポリマー材料などに対しては、スピンオン技術などの他の蒸着技術が用いられる。その後、適切に設計されたフォトリソグラフィプロセスを実行し、適切なレジストマスク（図示せず）を設けるようにしてもよい。このようなマスクは、十分に確立された異方性エッチ技術によってトレンチ１０３をパターニングするように使用される。
【００２２】
次に、スパッタ蒸着、化学蒸着、原子層蒸着などの任意の適切な蒸着技術によってバリア層１０４が形成される。例えば、バリア層１０４は、タンタル、窒化タンタル、チタニウム、窒化チタニウム、タングステン、窒化タングステンなどの導電性材料、あるいは任意の他の適切な材料から構成することができ、ある実施形態では、所望の粘着性および拡散ブロック特性を得るために必要な２つ以上の異なる材料組成および層が設けられる。１つの実施例では、バリア層１０４がレイヤスタックの形態で設けられていれば、バリア層は少なくとも最上部層として、１つ以上のCoWP、CoWB、NiMoB、NiMoPから構成される。例えば、バリア層１０４を電気化学プロセスによって蒸着し、導電性キャッピング層を形成するようにしてもよく、ここでは、適切な触媒材料を蒸着してからバリア層１０４が形成される。例えば、無電解メッキプロセスで導電性キャッピング層の蒸着を始めるにあたっては、パラジウムが触媒材料として作用し、CoWPなどの材料を初期蒸着後、先に蒸着した材料によって後続の蒸着プロセスが自動的に触媒化される。他の実施形態では、パラジウムなどの適切な触媒材料を含む第１バリア層をスパッタ蒸着などで蒸着し、その後、導電性キャッピング層の電気化学蒸着を実行してもよい。
【００２３】
ある実施形態では、銅ベースの材料が十分に確立された電気メッキ技術によって充填されるのであれば、バリア層１０４の蒸着後に、スパッタ蒸着、無電解蒸着などの適切な蒸着技術で銅シード層を蒸着してもよい。他の実施形態では、シード層を必ずしも設ける必要はない。シード層を形成するための対応する方法は従来技術で十分に確立されている。その後、電気メッキ、無電解メッキなどの十分に確立された技術によって、例えば銅含有金属の金属材料１０５を蒸着してもよい。ここでは、一般的に、トレンチ１０３を確実に充填するように、一定の過剰量の材料が供給される。
【００２４】
図１ｂに、さらに進んだ製造段階における半導体デバイス１００を概略的に示す。図示している実施形態では、実質的に平坦化された表面トポロジーとするように金属層１０５の過剰な材料とバリア層１０４とが除去される。これを１０５Ａとして示す。層１０５の過剰な材料とバリア層１０４とは、十分に確立された方法に基づいて、化学機械研磨(CMP)および／あるいは電気化学研磨によって除去することができる。例えば、図１ａに示す層１０５をＣＭＰによって処理し、実質的に平坦化した表面トポロジー１０５Ａを形成するようにしてもよく、その後、電気化学エッチプロセスを実行して残りの過剰な材料を除去しトレンチ１０３にリセスを形成するようにしてもよい。
【００２５】
他の実施形態では、平坦化した表面トポロジー１０５Ａをもたらす化学機械研磨プロセスを継続し、特定の時間研磨して所望のリセスをトレンチ１０３に形成するようにしてもよい。このために、対応の“ディッシング”効果が実現できるように、プロセスパラメータとＣＭＰの装置構成とを選択してもよい。例えば、研磨パッドと基板間のダウンフォースおよび／あるいは相対速度、および／あるいはスラリーの構成および研磨パッドは、トレンチ１０３のリセスが実質的に均一になるように適切に選択される。図１ｃに、上述のプロセスシーケンス完了後の半導体デバイス１００を概略的に示す。よって、デバイス１００は、１０５Ｂとして示されている、金属部位で充填されたトレンチ１０３を含み、さらにリセス１０５Ｒを含む。さらに、プロセスストラテジーによっては、先行するリセス１０５Ｒの形成プロセスに応じて水平部分の厚みが多少薄くされたバリア層１０４をまた同じ場所に設けることができる。他の実施形態では、先行する除去プロセスにおいて、バリア層１０４をＣＭＰあるいは選択的エッチングなどのその他の除去技術によって水平部分から除去してもよい。
【００２６】
一実施例（図示せず）では、実質的にバリア層１０４を維持し、後続のCoWP、CoWB、NiMoP、 NiMoBなどの導電材料電気化学蒸着を可能とするようにパラジウムなどの触媒材料を含んでもよい。他の実施形態では、すでに説明したように、バリア層１０４は少なくとも一部が１つ以上のCoWP、CoWB、NiMoP、 NiMoBから構成される。よって、この材料の自動触媒蒸着がなされる。この場合、これらの材料からなる層もまたリセス１０５Ｒに成長する。その理由は、材料が横方向にも成長するからである。さらに他の実施形態では、対応する触媒材料を蒸着してから、導電性キャッピング層の電気化学蒸着を行ってもよい。
【００２７】
ある実施形態では、この触媒材料は非常に選択的な方法で、例えば、無電解メッキプロセスにおいて、触媒材料を金属ベースの材料１０５に選択的に蒸着することで供給することができる。この場合、導電性キャッピング層は、実質的にリセス１０５Ｒ内だけに蒸着される。さらに別の実施形態では、金属ベースの材料を蒸着する間、少なくともある特定の蒸着段階において、適切な触媒材料がすでに含まれている。従って、金属ベース部位１０５Ｂの少なくとも表面部分は触媒材料を含み得る。この結果、この場合にも、後続の電気化学蒸着プロセスにおいて、導電性キャッピング層を非常に選択的に蒸着することができる。例えば、１つの実施例では、銅ベースの金属は、電気化学蒸着プロセスにおいて金属１０５としてすでに蒸着されており、適切な触媒材料を最終段階で永続的に、あるいは一時的にめっき溶液に加えることができる。この結果、銅ベースの部位１０５ｂの少なくとも中心部分は触媒材料を含む。この部分は、さらにキャッピング層材料を蒸着するための“成長の中心”としての役割を果たす。
【００２８】
図１ｄは、一実施例において、CoWP、CoWB、NiMoP、 NiMoB１０６の１つ以上を含む導電性キャッピング層を選択的に形成し、リセス１０５Ｒを充填する電気化学蒸着プロセス完了後の半導体デバイス１００を概略的に示す。
【００２９】
この結果、金属含有の部位１０５Ｂは、導電性キャッピング層１０６を備えた接触面１０５Ｃを形成する。この結果、接触面１０５Ｃの特性を、そのエレクトロマイグレーション挙動に関して実質的に強化することができる。その後、層１０６に余剰材料があれば除去され、デバイス１００の表面トポロジーは、所望に応じて、十分に確立された技術、例えば、化学機械研磨、電気化学エッチングなどによって平坦化される。
【００３０】
図１ｅに、上述のプロセスシーケンスが完了し、誘電層１０２と層１０６上にエッチストップ層１０７が形成された状態の半導体デバイス１００を概略的に示す。これから形成される誘電層スタックの第１部位であってもよいエッチストップ層１０７は、窒化シリコン、シリコンカーバイド、窒素が豊富なシリコンカーバードなどの適切な材料から構成され得る。層１０７は、ＰＥＣＶＤなどの十分に確立されたプロセス技術によって形成され得る。その後、デバイス要件に従ってエッチストップ層１０７上に更なる誘電材料を蒸着してもよい。実施例においては、例えば、高度な半導体デバイスにおいては、SiCOHなどのｌｏｗ−ｋ誘電材料、ポリマー材料などが任意の適切な構成でエッチストップ層１０７の上方に形成される。例えば、２つ以上の異なる誘電材料の一部をｌｏｗ−ｋ材料の形態で、一部をフッ素ドープされた二酸化シリコンなどの“従来の”誘電体の形態で使用してもよい。
【００３１】
エッチストップ層１０７上に形成される誘電層とその構成とは、用いられる製造ストラテジーにも依存することを理解されたい。例えば、いわゆるデュアルダマシン技術においては、エッチストップ層１０７に形成される誘電層は、金属線およびビアを収容するように設計される。ここでは、対応のビア開口部およびトレンチ開口部は特定のシーケンスで形成される。ここでは、まずビアが形成され、続いてトレンチが形成される。一方で、他のストラテジーでは、トレンチがまず形成され、続いてビアが形成されてもよい。さらに他のストラテジー、いわゆるシングルダマシン技術においては、エッチストップ層１０７に形成される誘電層は、対応のビアを受け入れるように設計され、続いて、対応のトレンチがパターニングされるようにさらなる誘電層が形成される。添付の請求項に説明がない限り、本発明を特定の製造ストラテジーに限定することを意図せずに、以下に、いわゆるビアファーストトレンチラスト（ビアを最初に、トレンチを最後に形成する）アプローチを説明する。いずれのその他のシーケンスも同様に使用できることが理解される。
【００３２】
図１ｆに、さらに進化した製造段階におけるデバイス１００を概略的に示す。ここでは、デバイス１００は、エッチストップ層１０７と更なる誘電層１０８とを含む誘電層スタック１０９を含む。これは、すでに説明したように、２つ以上の個々の誘電層から構成されてもよい。さらに、誘電層スタック１０９の上方にはレジストマスク１１１が形成されており、さらに、誘電層１０８にはビア開口部１１０が形成されてエッチストップ層１０７へ延びている。
【００３３】
誘電層１０８は上述のプロセス技術に従ってすでに形成されていてもよく、レジストマスク１１１は十分に確立されたフォトリソグラフィ技術によって形成されてもよい。その後、誘電層１０８を貫通してエッチするように、周知のエッチ法によって異方性エッチプロセス１１２が行われる。このエッチプロセスは、エッチストップ層１０７上あるいはその内部で停止する。例えば、フッ素および炭素あるいはフッ素、炭素および水素化合物を含む周知のレシピを使用することができ、ある実施形態では、エッチプロセス１１２は、エッチストップ層１０７に到達後すぐに停止するか、エッチストップ層１０７の残留厚み１０７Ｒによって示しているように、エッチストップ層１０７のごく一部を除去後すぐに停止する。よって、ある実施例では、エッチストップ層の最初の層厚の約０から３０％量だけを除去するようにエッチプロセス１１２が実施される。
【００３４】
エッチプロセス１１２は、エッチストップ層１０７の材料が徐々に除去される場合に、エッチング環境で特定の揮発性化合物を光学的に検出する終点検出に基づき、対応の制御終了がなされる。これらの実施形態では、他の実施例でも使用できる従来のエッチ法に基づいて実施され得るような、エッチストップ層１０７を著しくエッチングせずに済み、エッチの不均一性が低減される。その理由は、その後、レジストマスク１１１を除去するように設計された、高度な制御可能エッチステップと、エッチストップ層１０７の残留材料の厚み調整ステップとが高度に制御された方法で実施されるからである。これについては以下に図１ｇを参照して説明する。従って、これらの実施形態では、層１０８の材料の確実な除去、エッチストップ層の低減、及び下方の材料の損傷回避という要件の折衷を行うために他の技術で行われるオーバーエッチ時間の延長を必要とせずに、プロセス１１２に対してのプロセス要件に基づいて停止する。上記のような要件の折衷は、キャッピング層１０６のない銅ベースのメタライゼーション層を形成する従来のストラテジーの場合に典型的なものである。他の実施形態では、ビア開口部１１０の形成においてプロセス制御を強化し、その後、１０７Ｒの厚みを低減することは不要であると考えられるので、従来のプロセスストラテジーは用いられない。
【００３５】
エッチプロセス１１２において、揮発性の副産物はいずれもフッ素含有のポリマーを形成し、それぞれのエッチツールのプロセスチャンバー表面、基板１０１のバックサイドに蒸着する。一方で、このポリマー材料は、プラズマベースのエッチプロセス１１２が引き起こす進行中の粒子ボンバードに起因して実質的にレジストマスク１１１には蒸着されない。この結果、１つの実施例では、フッ素のソースを後続の高度に制御されたエッチプロセスに利用して、エッチストップ層１０７の厚み１０７Ｒを薄くするとともに、さらに、レジストマスク１１１を除去することができる。
【００３６】
図１ｇに、高度に制御された方法で、特定の目標値にまでエッチストップ層１０７の厚みを薄くするように設計された後続のエッチプロセス１１３においての半導体デバイス１００を概略的に示す。１つの特定の実施形態では、エッチプロセス１１３はレジストマスク１１１を除去するように設計されている。ここでは、レジストマスクの実質的な部位はすでに除去されている一方で、残りの部位１１１Ａはまだ存在する中間段階が例示されている。したがって、１つの特定の実施形態では、基板１０１は、露出したチャンバ表面がすでに蒸着されたフッ素含有のポリマー材料をその上に形成してもよいように、すでにエッチプロセス１１２に使用されたプロセスチャンバと同じプロセスチャンバに維持することができる。さらに、エッチプロセス１１３は、一般的にレジストアッシングに用いられる、酸素に基づくプラズマ環境を含んでもよい。エッチプロセス１１３において、蒸着されたポリマー材料はさらに付着し、分解される。よって、フッ素を解放し、その後、プロセス１１３のプラズマ環境へと入り、エッチストップ層１０７の材料の除去に利用できるようになる。
【００３７】
他の実施例では、フッ素は、レジストマスク１１１を除去し、エッチストップ層１０７をエッチングする所望のエッチング環境を確立するために、外部ソースから供給してもよい。この結果、レジストマスク１１１の除去において、基板に対して均一性の高いエッチプロセス１１３を行い、従って、目標とする厚み（目標厚み）１０７Ｔを達成し得るように、高度に制御可能な方法で残留厚み１０７Ｒ（図１ｆ）もまた薄くされ得る。これにより、エッチストップ層１０７のエッチングは非常に均一であることから、厚みが薄くされた導電性キャッピング層１０６が形成される。この結果、目標厚み１０７Ｔを除去し、キャッピング層１０６にエッチすることでエッチストップ層に穴を開ける最終エッチプロセスにおいて、キャッピング層１０６を貫通してエッチングするというリスクを低減することができる。他の実施例では、レジストマスク１１１を除去し、エッチストップ層１０７とキャッピング層１０６とにエッチングするエッチプロセス１１３は、別のステップを含むことができることに留意されたい。
【００３８】
次に、ビアファーストトレントラストアプローチ法によれば、さらなるリソグラフィおよびエッチシーケンスを十分に確立された方法に基づいて実施し、誘電層スタック１０９の上部にトレンチを形成するようにしてもよい。最後に、エッチストップ層１０７に穴が開けられ、上述のように、ある実施形態では、非常に均一で薄くされた目標厚み１０７Ｔにより、エッチの制御を強化することができる。この結果、エッチストップ層材料は確実に除去され、さらに、下方の金属部位１０５Ｂを露出せずにキャッピング層１０６にエッチングされる。
【００３９】
図１ｈに、ビア開口部１１０の上方にトレンチを形成し、かつ、エッチストップ層１０７に穴を開けるエッチプロセス１１３と上述のシーケンス完了後の半導体デバイス１００を概略的に示す。デバイス１００は、キャッピング層１０６に及ぶビア開口部１１０を含むが、下方の金属含有部位１０５Ｂを露出しないようにするために、余剰の厚み１０６Ｂが供給される。例えば、厚み１０６Ｂは約５〜３０ｎｍの範囲の値をとることができ、これにより、結果として生じるビアの抵抗率を相対的に低レベルに維持することができる。さらに、ビア開口部１１０に接続するように、トレンチ１１６が形成される。
【００４０】
さらに、トレンチ１１６の露出面とビア開口部１１０にバリア層１１４が形成される。ここでは、バリア層１１４は、バリア層１０４に関連して同様に説明しているように、いずれの適切な材料から構成することができる。
【００４１】
バリア層１１４は、任意の適切な蒸着技術によって形成することができる。このような蒸着技術の例としては、ＣＶＤ、ＰＶＤ、電気化学蒸着、原子層蒸着などを挙げることができる。１つの実施例では、バリア層１１４はスパッタ蒸着プロセス１１５によって形成することができる。ここでは、銅が酸化部位を形成する傾向が高まっているという理由で、通常はバリア材料を銅ベースの金属領域に蒸着する前に行われる、先のスパッタ洗浄プロセスは不要とされるか、あるいは、キャッピング層１０６が形成されることで強度を低くして実行される。この結果、露出したキャッピング層１０６の余分な材料が浸食されるリスクが低減する。さらに、ある実施形態では、バリア層１１４の蒸着後に、適切にデザインされた再スパッタリングプロセスを実行して、バリア層１１４の材料をビア開口部１１０のボトム部１１０から実質的に完全に除去するようにしてもよい。
【００４２】
この結果、厚み１０６Ｂによりビア１１０から金属含有部位１０５Ｂまでの接触抵抗が実質的に決定される。その理由は、バリア層１１４による影響が実質的に低減されるからである。他の実施形態では、さらに、確立されたビアの形成技術に従って、ボトム１１０Ｂにバリア層１１４を設けてもよい。その後、銅ベースの材料がビア内に形成されることになる実施形態において、適切な銅シード層が形成される。続いて、トレンチ１１６とビア開口部１１０とが、電気化学蒸着技術などの十分に確立された蒸着法によって、銅ベースの材料などの金属で充填される。金属材料の除去後、図１ａ〜１ｅを参照してすでに説明した、キャッピング層１０６を含む銅ベースの部位１０５Ｂの形成について説明したプロセスシーケンスと同様のプロセスシーケンスを実行してもよい。
【００４３】
図１ｉに、上記のプロセスシーケンス完了後の半導体デバイス１００を概略的に示す。よって、半導体デバイス１００は、誘電層１０８の上部１１８Ｕに形成されたビア１１７と金属線１１８を備える。さらに、１つの実施形態では、層１０６に対して上述しているような１以上の材料から構成されるキャッピング層１１９は、金属線１１８上に形成されてもよく、これにより、エレクトロマイグレーションに対しての耐性が向上した接触面１１８Ｃが形成される。この結果、半導体デバイス１００は強化された相互接続構造を含む。この構造には、高度な用途ではｌｏｗ−ｋ材料内に形成される銅ベースの材料が含まれる。ここでは、１つ以上のキャッピング層１１９および１０６があることから、エレクトロマイグレーションあるいは、他の応力による材料移動効果に対して、実質的にパフォーマンスが向上する。ここでは、下方の金属を露出せずに、ビアは層１０６内に止まる。
【００４４】
図１ａ〜１ｉに関連して説明した実施形態では、キャッピング層１１９および１０６は、下方の金属部位のリセス内に形成される。しかし、本発明の実施例に対しては、図２に関連して以下に記載しているような他の技術を用いることができる。
【００４５】
図２に、基板２０１と誘電層２０２とを備えた半導体デバイス２００を概略的に示す。この誘電層２０２は、基板２０１上に形成され、適切なバリア層２０４によって誘電層材料２０２から分離された、銅ベース領域などの金属領域２０５Ｂを含む。各種コンポーネント２０１、２０２、２０５Ｂおよび２０４の特徴に関しては、図１ａ〜１ｄに関して前述した対応のコンポーネントを参照する。さらに、半導体デバイス２００は、層１０６および１１９に対して上述した１つ以上の材料から構成される導電性キャッピング層２０６を含み、これは金属領域２０５Ｂと誘電層２０２の上方に形成される。さらに、ある実施形態では、エッチストップ層２０７が形成され、その後、誘電層２０８が形成される。この誘電層にはビア開口部２１０を形成することができる。
【００４６】
一実施例では、キャッピング層２０６は、２０５Ｃで示されているように、プロセスストラテジーに応じて、少なくとも金属領域２０５Ｂの上部あるいはその一部に、実質的に自己整合法で触媒材料を供給することで形成されてもよい。ここでは、金属領域２０５Ｂを形成する銅ベース材料を蒸着する間に触媒材料２０５Ｃを供給することができ、あるいは、触媒材料２０５Ｃは、無電解メッキの選択的蒸着によって、選択的な方法で、図１ａ〜１ｄに関連して既述したプロセスシーケンス後に蒸着することができる。その結果、銅領域２０５Ｂにリセスを形成するプロセスが省かれ、キャッピング層２０６は自己整合なやり方で“成長し”、この結果、プロセスの複雑性を実質的に低減することができる。続いて、十分に確立されたプロセス法によってエッチストップ層２０７が形成され、続いて、誘電層２０８を形成する後続のプロセスと、ビア開口部２１０のエッチングとを、コンポーネント１０８と１１０に関連して既述したやり方と同様のやり方で行うことができる。その後、すでに説明したように、更なるプロセスを実施してもよい。
【００４７】
この結果、本発明は、金属層の形成技術、特に銅ベースの金属層の形成技術、を強化することができ、エレクトロマイグレーションパフォーマンスを向上させることができる。ここでは、ビアと銅ベースの金属線との間の遷移領域といった、特に故障しやすい部位は、CoWP、CoWB、NiMoP、およびNiMoBなどの材料から構成される非常に効果的な導電性のキャッピング層を受け入れ、このような層は、製造プロセス全体を通して確実に維持される。キャッピング層の厚みは、デバイス要件に従って選択される。ある実施形態では、エッチストップ層の開口部を精密にし、下方の銅ベース金属を露出せずにキャッピング層にエッチングする非常に効果的なエッチストラテジーが用いられる。したがって、プロセスマージンに対するキャッピング層の、所要の層厚は、対応するビアの電気抵抗に影響を与えすぎないようにするために、適度に薄く選択される。
【００４８】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００４９】
【図１ａ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｂ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｃ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｄ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｅ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｆ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｇ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｈ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｉ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図２】本発明のさらなる実施形態による導電性キャッピング層において終了するビアの形成における半導体デバイスの概略的断面図。
【技術分野】
【０００１】
概して、本発明は高度集積回路などのミクロ構造の形成技術に関し、より詳細には、銅ベースのメタライゼーション層などの導電性構造の形成および動作においてこのような構造のエレクトロマイグレーションおよび応力条件を低減する技術に関する。
【背景技術】
【０００２】
集積回路などの最新のミクロ構造の製造においては、ミクロ構造素子の加工寸法を着実に縮小し、このような構造の機能性を高めることが常に求められてい。例えば、最新の集積回路においては、電界効果トランジスタのチャネル長などの最小加工寸法はディープサブミクロン範囲に到達しており、この結果、速度および／または電力消費の点でこのような回路の性能を高めている。回路世代が新しくなる度に個々の回路素子のサイズが縮小されている。この結果、例えば、トランジスタ素子のスイッチング速度が上がり、さらに、個々の回路素子を電気接続している相互接続線が利用できる床面積が縮小する。一般的に、必要な相互接続数は回路素子数よりも急激に増加することから、ダイ領域当たりの回路素子の増加数と利用可能な床面積の縮小量とを埋め合わせるように、これらの相互接続線の寸法は、結果としてさらに縮小する。したがって、メタライゼーション層とも称される複数のスタック“ワイヤリング”層が供給される。ここでは、１つのメタライゼーション層の個々の金属線は、いわゆるビアによって上あるいは下の金属層の個々の金属線に接続されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
複数のメタライゼーション層を配するにも拘わらず、極めて複雑な最新のＣＰＵ、メモリチップ、エーシック（特定用途向け集積回路）などに適応するように、相互接続線の寸法を縮小する必要がある。相互接続構造の断面領域が縮小すると、極度にスケーリングされたトランジスタ素子の静的電力消費が増加することもあるので、金属線における電流密度は相当なものとなる。
【０００４】
従って、極限寸法が０．１３μｍあるいはそれ未満のトランジスタ素子を含む高度集積回路では、単位領域あたりの回路素子数が非常に多いことから、比較的多数のメタライゼーション層が供給されているにもかかわらず、個々の相互接続構造において、一平方センチメートルあたり数ｋＡまでに至る実質的に増加した電流密度が必要とされる。しかし、相互接続構造を高電流密度で動作することで、応力による線の劣化に関連した複数の問題が生じ、最終的に、集積回路の初期故障へとつながる。これに関する顕著な現象として、“エレクトロマイグレーション”とも称される、電流によって材料が金属線およびビアに移動する現象が挙げられる。
この現象が発生すると、金属相互接続内にボイドが、金属相互接続に隣接してヒロックが形成されてしまい、この結果、デバイスの性能および信頼性が低下するか、デバイスが完全に故障してしまう。例えば、二酸化シリコンおよび／または窒化シリコンに埋め込まれたアルミニウム線はメタライゼーション層の金属として使用されることが多い。ここでは、上述したように、極限寸法が０．１８μｍあるいはそれ未満の高度集積回路は、断面積が大幅に縮小し、従って電流密度が増加した金属線を必要とする。これにより、メタライゼーション層の形成にあたっては、アルミニウムをあまり魅力的でないものにしてしまう。
【０００５】
この結果、アルミニウムは、銅および銅合金に代替されている。これらは、アルミニウムよりも電流密度が非常に高い場合であっても抵抗率が非常に低く、エレクトロマイグレーションに対する耐性が向上した材料である。銅には二酸化シリコンおよび複数のｌｏｗ−ｋ誘電材料中に容易に拡散するという特性があるために、ミクロ構造と集積回路の製造に銅を導入するにあたっては、複数の深刻な問題が生じる。必要な密着性を与え、銅原子がセンシティブデバイス領域に不要に拡散しないようにするために、一般的には、銅ベースの相互接続構造が埋め込まれたバリア層を、銅と誘電材料との間に設けることが必要である。窒化シリコンは、銅原子の拡散を効果的に防ぐ誘電材料であるが、層間材料として窒化シリコンを選択することはあまり望ましくない。その理由は、窒化シリコンは適度に高誘電率を示すために近隣の銅線の寄生容量が増加してしまい、この結果、許容できないほどの信号伝搬遅延を招くおそれがあるからである。したがって、バルク銅を周囲の誘電層から分離するように、所要の機械的安定性を銅に伝える薄い導電性のバリア層が形成される。さらに、銅ベースのメタライゼーションには、薄い窒化シリコン、シリコンカーバードもしくは炭窒化シリコン層だけがキャッピング層の形態で使用されることが多い。現今、タンタル、チタン、タングステン、およびこれらと窒素、シリコンなどの混合物が導電性のバリア層に好ましい材料である。ここでは、バリア層は、拡散を抑制する点ならびに密着特性の点で要件を満たすように、異なる組成物から構成される２つ以上のサブ層を含む。
【０００６】
銅をアルミニウムと有意に識別する銅の別の特徴として、銅は、化学気相蒸着ならびに物理気相蒸着によって容易に大量に蒸着されないことが挙げられる。さらに、銅は、異方性ドライエッチプロセスによって実効的にパターニングされず、この結果、一般的にダマシンあるいはインレイド技術と称されるプロセスストラテジーを必要とすることも挙げられる。ダマシンプロセスにおいては、まず、誘電層が形成される。この層は、後続のプロセスで銅で充填されるトレンチおよび／あるいはビアを含むようにパターニングされる。ここでは、前述したように、銅を充填する前に、トレンチとビアのサイドウォールに導電性のバリア層が形成される。通常、バルク銅材料は、電気メッキや無電解メッキなどのウェット化学蒸着プロセスによってトレンチおよびビアに蒸着される。よって、直径が０．３μｍあるいはそれ未満でアスペクト比が５以上のビアを、幅が０．１μｍ〜数μｍの範囲のトレンチとともに確実に充填することが求められる。銅に対する電気化学蒸着プロセスは、電子回路基板の製造分野では十分に確立されている。しかし、高アスペクト比のビアをボイドフリー充填することは極めて複雑で困難な作業である。ここでは、最終的に形成される銅ベースの相互接続構造の特徴は、プロセスパラメータ、材料および、対象となる構造のジオメトリに実質的に依存する。相互接続構造のジオメトリは実質的に設計要件によって決定され、所与の構造に対しては実質的に変更されることはないので、銅ミクロ構造の、例えば導電性および非導電性バリア層などの材料の影響ならびに相互接続構造の特徴に対するこれらの材料の相互作用を予測し制御して、生産歩留まりと要求される製品信頼性とを保証することが非常に重要である。具体的には、さまざまな構成の相互接続構造において、劣化および故障メカニズムの識別、監視を行ってこのようなメカニズムを減らし、新たなデバイス世代あるいは技術ノードに対するデバイスの信頼性を維持することが重要である。
【０００７】
従って、特に比誘電率が３．１あるいはそれ未満のｌｏｗ−ｋ誘電材料とあわせて銅相互接続の劣化調査を行い、全体的に低誘電率の銅ベース線とビアとを形成する新たな材料並びにプロセスストラテジーを見出すために多大な労力が注がれている。銅線中のエレクトロマイグレーションの正確なメカニズムは未だ十分に理解されていないが、サイドウォールとその上に、具体的には近隣の材料の接触面に位置決めされるボイドが最終的に得られるパフォーマンスと相互接続の信頼性に著しい影響を与えることは分かっている。
【０００８】
早期のデバイス故障に著しく影響を及ぼすと考えられている１つの故障メカニズムとしては、エレクトロマイグレーションにより、具体的には銅と層間誘電体にビアを形成する間にエッチストップ層としての役割を果たす誘電キャッピング層との間に形成される接触面に沿って、材料が運搬されることが挙げられる。頻繁に使用される材料としては、例えば、窒化シリコンおよび炭窒化シリコンが挙げられる。これらは一般的に使用される層間誘電体、例えば、複数のｌｏｗ−ｋ材料などに対するエッチ選択性が適度に高く、さらに、銅が層間誘電体に拡散するのを抑制する材料である。しかし、最新の研究結果では、銅とエッチストップ層間に形成された接触面が、金属相互接続オペレーションにおいて金属運搬の主要な拡散経路であることを示している。
【０００９】
上述の問題点に鑑みて、生産コストを必要以上に増やさず、また、金属相互接続の電気導電性に影響を及ぼさないで、銅ベースの相互接続構造のエレクトロマイグレーションを低減できるような技術が求められている。
【課題を解決するための手段】
【００１０】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１１】
概して、本発明は、金属領域と銅ベースの金属線（具体的な実施形態では、銅ベースの金属線）とをメタライゼーション層に形成可能な技術に関し、ある実施形態ではｌｏｗ−ｋ誘電材料を含む。ここでは、コバルト、タングステンおよびリン(CoWP）を含む層、コバルト、タングステンおよびホウ素（CoWB)を含む層、ニッケル、モリブデンおよびホウ素（NiMoB)を含む層、あるいは、ニッケル、モリブデンおよびリン（NiMoP）を含む層などの導電性キャッピング層を誘電材料と金属との間の接触面に設けることで、誘電材料中に金属線をよりしっかりと閉じ込めることができる。以下、導電性キャッピング層は、少なくとも１つの金属を主要なコンポーネントとして含む層であると理解される。例えば、上述の材料は、導電性キャッピング層の形成に適切な材料である。さらに、金属線あるいは金属領域へのコンタクトは、導電性キャッピング層内で終了し、高度半導体デバイスにメタライゼーションを形成する製造プロセスにおいて、金属の露出、具体的には銅の露出リスクを低減するように形成される。この結果、導電性キャッピング層の優れた特性により、メタライゼーション層において、応力による物質移動現象を強化することができる。
【００１２】
本発明の１つの実施例によれば、方法は、金属含有部位と導電性キャッピング層とを含む金属領域の上方に形成された誘電層スタックに第１開口部を形成するステップを含む。ここでは、導電性キャッピング層は、誘電層スタックを含む少なくとも１つの接触面を形成するように、銅含有部位をカバーする。さらに、方法は、金属含有部位をカバーしたまま、第１開口部を貫通して導電性キャッピング層にエッチングするステップを含む。最後に、方法は、少なくともバリア材料および銅含有金属で第１開口部を充填するステップを含む。
【００１３】
本発明の別の実施形態では、半導体デバイスは、第１誘電層に形成された金属含有領域と、第１誘電層および金属含有量域の上方に形成された誘電スタック層を含む。さらに、半導体デバイスは、誘電層スタックを含む接触面を形成することができるように、金属含有領域に形成された導電性キャッピング層を含む。さらに、半導体デバイスは、誘電層スタックに形成され、金属を含む導電性材料で充填されたビアを含む。ここでは、ビアは導電性キャッピング層で終了する。
【発明を実施するための最良の形態】
【００１４】
本発明は添付の図面とともに、以下の説明によって理解することができる。図面において、同じ参照符号は同一の要素を示す。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである
また、本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
【００１５】
以下に本発明を添付の図面を参照しながら説明する。様々な構造、システムおよびデバイスが単なる例示目的で図面に概略的に描かれており、これらは当業者には周知の詳細で本発明を不明瞭にしないように描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００１６】
本発明は、金属線並びに領域、具体的には銅ベースの金属線並びに領域において、金属材料と誘電体との間に、窒化シリコン、シリコンカーバード、窒素の豊富なシリコンカーバードなどの誘電材料で形成された従来の接触面よりも“強化された”接触面を設けることで、エレクトロマイグレーションあるいはその他の、応力による金属の移動現象のパフォーマンスを強化することができるというコンセプトに基づくものである。例えば、ある材料が隣接する銅に対する接触面となり、エレクトロマイグレーション効果に対する耐性が増加する。この結果、デバイスの動作マージンが拡張され、および／あるいは、対応する金属層の信頼性が高まる。
【００１７】
本発明によれば、上述した材料のうちの１つ以上から構成される導電性キャッピング層は、メタライゼーション層中の特に故障しやすい場所、例えば、ビアと金属線との間の遷移領域を実質的に強化するように、つまり、ビアが導電性キャッピング層を貫通せずに確実にキャッピング層内で終了し、この結果、下方の金属、特定の実施形態では銅あるいは銅合金、が、ビアの製造プロセス全体においても露出されない、強度のある接触面を確実にするという点で強化するように設けられる。このために、それぞれの開口部を形成する際にエッチ制御を強化できる、適切に設計されたエッチ法を用いることができる。ある実施形態では、ビア開口部を収容する誘電層スタックに設けられるエッチストップ層に穴を開けるエッチステップは、高度に制御されたやり方でエッチストップ層の主要部分を除去するように設計される。この結果、適度に薄い厚みの導電性キャッピング層が設けられる。一方で、それでも、エレクトロマイグレーションに対しては所望の優れた特性を保つことができる。
【００１８】
図１ａ〜１ｉと図２に関して、以下に本発明の更なる実施例をより詳細に説明している。図１ａに、適度に進んだ製造段階における半導体デバイス１００の断面図を概略的に例示する。半導体デバイス１００は、基板１０１を備える。これは、回路素子を形成するために適切な基板であればどのような基板であってもよい。例えば、基板１０１としては、バルク半導体基板、結晶性シリコン領域、シリコン／ゲルマニウム領域などの半導体層が形成された絶縁基板、あるいは任意のその他のIII-V半導体化合物またはII-VI化合物などであってもよい。一般的に、基板１０１は、トランジスタ、コンデンサなどの、高度集積回路に求められる多数の回路素子が形成されたキャリアであってもよい。これらの回路素子は、１つ以上のメタライゼーション層によって特定の回路設計によって電気的に接続され得る。ここでは、便宜上、単一の金属線あるいは金属領域を含む単一のメタライゼーション層の形成について以下に記載する。しかし、上述の材料のうちの１つ以上から構成される導電性キャッピング層を使用することでエレクトロマイグレーションあるいは応力による材料の移動挙動を強化するというコンセプトを、複数のメタライゼーション層および複数の相互接続線およびビアを含むいずれの複雑なデバイス構成にも適用することができることは容易に理解できる。
【００１９】
一実施例では、金属領域や金属線は銅ベースの金属線ならびに領域であってもよく、特定の実施形態ではｌｏｗ−ｋ誘電材料で形成され得る。本発明は、すでに説明したように、デバイスの動作においては通常、電流密度が適度に高いことから、極度にスケーリングされた半導体デバイスに特に好都合であるが、本発明はさらに、エレクトロマイグレーションなどの応力による金属の移動現象をさらに低減することで実質的に信頼性を高めるとともに耐用年数を延ばすことができることから、適度にスケーリングされたデバイスにもすぐに応用できるとともに好都合である。
【００２０】
半導体デバイス１００は、誘電層１０２を備えてもよい。これは、メタライゼーション層の誘電材料、もしくは任意のその他の層間誘電材料などであってもよい。高度半導体デバイスでは、誘電層１０２は、近隣の金属線間での寄生容量を低減するようにｌｏｗ−ｋ誘電材料を含むことができる。この点において、ｌｏｗ−ｋ誘電材料は、比誘電率が約３．０未満の誘電体として理解される。よって、ｌｏｗ−ｋ誘電材料は、例えば、二酸化シリコン、窒化シリコンなどの十分に確立された“従来の”誘電体よりも誘電率が非常に小さい。誘電層１０２にトレンチ１０３が形成され、バリア層１０４および金属１０５を含む導電性の材料で充填される。この材料は、特定の実施形態では銅含有材料であり、トレンチ１０３を確実に充填するように過剰に供給される。
【００２１】
図１ａに示すように、半導体デバイス１００を形成する一般的なプロセスフローは以下のプロセスを含む。基板１０１とその上に回路素子およびミクロ構造素子とを形成する十分に確立されたプロセス技術を実行後に、デバイス要件に応じて２以上のサブ層を含む誘電層１０２を形成してもよい。例えば、誘電層１０２は、二酸化シリコン、窒化シリコンなどから構成される場合は、十分に確立されたプラズマエンハンスト化学気相蒸着（PECVD）技術によって形成することができる。しかし、ｌｏｗ−ｋポリマー材料などに対しては、スピンオン技術などの他の蒸着技術が用いられる。その後、適切に設計されたフォトリソグラフィプロセスを実行し、適切なレジストマスク（図示せず）を設けるようにしてもよい。このようなマスクは、十分に確立された異方性エッチ技術によってトレンチ１０３をパターニングするように使用される。
【００２２】
次に、スパッタ蒸着、化学蒸着、原子層蒸着などの任意の適切な蒸着技術によってバリア層１０４が形成される。例えば、バリア層１０４は、タンタル、窒化タンタル、チタニウム、窒化チタニウム、タングステン、窒化タングステンなどの導電性材料、あるいは任意の他の適切な材料から構成することができ、ある実施形態では、所望の粘着性および拡散ブロック特性を得るために必要な２つ以上の異なる材料組成および層が設けられる。１つの実施例では、バリア層１０４がレイヤスタックの形態で設けられていれば、バリア層は少なくとも最上部層として、１つ以上のCoWP、CoWB、NiMoB、NiMoPから構成される。例えば、バリア層１０４を電気化学プロセスによって蒸着し、導電性キャッピング層を形成するようにしてもよく、ここでは、適切な触媒材料を蒸着してからバリア層１０４が形成される。例えば、無電解メッキプロセスで導電性キャッピング層の蒸着を始めるにあたっては、パラジウムが触媒材料として作用し、CoWPなどの材料を初期蒸着後、先に蒸着した材料によって後続の蒸着プロセスが自動的に触媒化される。他の実施形態では、パラジウムなどの適切な触媒材料を含む第１バリア層をスパッタ蒸着などで蒸着し、その後、導電性キャッピング層の電気化学蒸着を実行してもよい。
【００２３】
ある実施形態では、銅ベースの材料が十分に確立された電気メッキ技術によって充填されるのであれば、バリア層１０４の蒸着後に、スパッタ蒸着、無電解蒸着などの適切な蒸着技術で銅シード層を蒸着してもよい。他の実施形態では、シード層を必ずしも設ける必要はない。シード層を形成するための対応する方法は従来技術で十分に確立されている。その後、電気メッキ、無電解メッキなどの十分に確立された技術によって、例えば銅含有金属の金属材料１０５を蒸着してもよい。ここでは、一般的に、トレンチ１０３を確実に充填するように、一定の過剰量の材料が供給される。
【００２４】
図１ｂに、さらに進んだ製造段階における半導体デバイス１００を概略的に示す。図示している実施形態では、実質的に平坦化された表面トポロジーとするように金属層１０５の過剰な材料とバリア層１０４とが除去される。これを１０５Ａとして示す。層１０５の過剰な材料とバリア層１０４とは、十分に確立された方法に基づいて、化学機械研磨(CMP)および／あるいは電気化学研磨によって除去することができる。例えば、図１ａに示す層１０５をＣＭＰによって処理し、実質的に平坦化した表面トポロジー１０５Ａを形成するようにしてもよく、その後、電気化学エッチプロセスを実行して残りの過剰な材料を除去しトレンチ１０３にリセスを形成するようにしてもよい。
【００２５】
他の実施形態では、平坦化した表面トポロジー１０５Ａをもたらす化学機械研磨プロセスを継続し、特定の時間研磨して所望のリセスをトレンチ１０３に形成するようにしてもよい。このために、対応の“ディッシング”効果が実現できるように、プロセスパラメータとＣＭＰの装置構成とを選択してもよい。例えば、研磨パッドと基板間のダウンフォースおよび／あるいは相対速度、および／あるいはスラリーの構成および研磨パッドは、トレンチ１０３のリセスが実質的に均一になるように適切に選択される。図１ｃに、上述のプロセスシーケンス完了後の半導体デバイス１００を概略的に示す。よって、デバイス１００は、１０５Ｂとして示されている、金属部位で充填されたトレンチ１０３を含み、さらにリセス１０５Ｒを含む。さらに、プロセスストラテジーによっては、先行するリセス１０５Ｒの形成プロセスに応じて水平部分の厚みが多少薄くされたバリア層１０４をまた同じ場所に設けることができる。他の実施形態では、先行する除去プロセスにおいて、バリア層１０４をＣＭＰあるいは選択的エッチングなどのその他の除去技術によって水平部分から除去してもよい。
【００２６】
一実施例（図示せず）では、実質的にバリア層１０４を維持し、後続のCoWP、CoWB、NiMoP、 NiMoBなどの導電材料電気化学蒸着を可能とするようにパラジウムなどの触媒材料を含んでもよい。他の実施形態では、すでに説明したように、バリア層１０４は少なくとも一部が１つ以上のCoWP、CoWB、NiMoP、 NiMoBから構成される。よって、この材料の自動触媒蒸着がなされる。この場合、これらの材料からなる層もまたリセス１０５Ｒに成長する。その理由は、材料が横方向にも成長するからである。さらに他の実施形態では、対応する触媒材料を蒸着してから、導電性キャッピング層の電気化学蒸着を行ってもよい。
【００２７】
ある実施形態では、この触媒材料は非常に選択的な方法で、例えば、無電解メッキプロセスにおいて、触媒材料を金属ベースの材料１０５に選択的に蒸着することで供給することができる。この場合、導電性キャッピング層は、実質的にリセス１０５Ｒ内だけに蒸着される。さらに別の実施形態では、金属ベースの材料を蒸着する間、少なくともある特定の蒸着段階において、適切な触媒材料がすでに含まれている。従って、金属ベース部位１０５Ｂの少なくとも表面部分は触媒材料を含み得る。この結果、この場合にも、後続の電気化学蒸着プロセスにおいて、導電性キャッピング層を非常に選択的に蒸着することができる。例えば、１つの実施例では、銅ベースの金属は、電気化学蒸着プロセスにおいて金属１０５としてすでに蒸着されており、適切な触媒材料を最終段階で永続的に、あるいは一時的にめっき溶液に加えることができる。この結果、銅ベースの部位１０５ｂの少なくとも中心部分は触媒材料を含む。この部分は、さらにキャッピング層材料を蒸着するための“成長の中心”としての役割を果たす。
【００２８】
図１ｄは、一実施例において、CoWP、CoWB、NiMoP、 NiMoB１０６の１つ以上を含む導電性キャッピング層を選択的に形成し、リセス１０５Ｒを充填する電気化学蒸着プロセス完了後の半導体デバイス１００を概略的に示す。
【００２９】
この結果、金属含有の部位１０５Ｂは、導電性キャッピング層１０６を備えた接触面１０５Ｃを形成する。この結果、接触面１０５Ｃの特性を、そのエレクトロマイグレーション挙動に関して実質的に強化することができる。その後、層１０６に余剰材料があれば除去され、デバイス１００の表面トポロジーは、所望に応じて、十分に確立された技術、例えば、化学機械研磨、電気化学エッチングなどによって平坦化される。
【００３０】
図１ｅに、上述のプロセスシーケンスが完了し、誘電層１０２と層１０６上にエッチストップ層１０７が形成された状態の半導体デバイス１００を概略的に示す。これから形成される誘電層スタックの第１部位であってもよいエッチストップ層１０７は、窒化シリコン、シリコンカーバイド、窒素が豊富なシリコンカーバードなどの適切な材料から構成され得る。層１０７は、ＰＥＣＶＤなどの十分に確立されたプロセス技術によって形成され得る。その後、デバイス要件に従ってエッチストップ層１０７上に更なる誘電材料を蒸着してもよい。実施例においては、例えば、高度な半導体デバイスにおいては、SiCOHなどのｌｏｗ−ｋ誘電材料、ポリマー材料などが任意の適切な構成でエッチストップ層１０７の上方に形成される。例えば、２つ以上の異なる誘電材料の一部をｌｏｗ−ｋ材料の形態で、一部をフッ素ドープされた二酸化シリコンなどの“従来の”誘電体の形態で使用してもよい。
【００３１】
エッチストップ層１０７上に形成される誘電層とその構成とは、用いられる製造ストラテジーにも依存することを理解されたい。例えば、いわゆるデュアルダマシン技術においては、エッチストップ層１０７に形成される誘電層は、金属線およびビアを収容するように設計される。ここでは、対応のビア開口部およびトレンチ開口部は特定のシーケンスで形成される。ここでは、まずビアが形成され、続いてトレンチが形成される。一方で、他のストラテジーでは、トレンチがまず形成され、続いてビアが形成されてもよい。さらに他のストラテジー、いわゆるシングルダマシン技術においては、エッチストップ層１０７に形成される誘電層は、対応のビアを受け入れるように設計され、続いて、対応のトレンチがパターニングされるようにさらなる誘電層が形成される。添付の請求項に説明がない限り、本発明を特定の製造ストラテジーに限定することを意図せずに、以下に、いわゆるビアファーストトレンチラスト（ビアを最初に、トレンチを最後に形成する）アプローチを説明する。いずれのその他のシーケンスも同様に使用できることが理解される。
【００３２】
図１ｆに、さらに進化した製造段階におけるデバイス１００を概略的に示す。ここでは、デバイス１００は、エッチストップ層１０７と更なる誘電層１０８とを含む誘電層スタック１０９を含む。これは、すでに説明したように、２つ以上の個々の誘電層から構成されてもよい。さらに、誘電層スタック１０９の上方にはレジストマスク１１１が形成されており、さらに、誘電層１０８にはビア開口部１１０が形成されてエッチストップ層１０７へ延びている。
【００３３】
誘電層１０８は上述のプロセス技術に従ってすでに形成されていてもよく、レジストマスク１１１は十分に確立されたフォトリソグラフィ技術によって形成されてもよい。その後、誘電層１０８を貫通してエッチするように、周知のエッチ法によって異方性エッチプロセス１１２が行われる。このエッチプロセスは、エッチストップ層１０７上あるいはその内部で停止する。例えば、フッ素および炭素あるいはフッ素、炭素および水素化合物を含む周知のレシピを使用することができ、ある実施形態では、エッチプロセス１１２は、エッチストップ層１０７に到達後すぐに停止するか、エッチストップ層１０７の残留厚み１０７Ｒによって示しているように、エッチストップ層１０７のごく一部を除去後すぐに停止する。よって、ある実施例では、エッチストップ層の最初の層厚の約０から３０％量だけを除去するようにエッチプロセス１１２が実施される。
【００３４】
エッチプロセス１１２は、エッチストップ層１０７の材料が徐々に除去される場合に、エッチング環境で特定の揮発性化合物を光学的に検出する終点検出に基づき、対応の制御終了がなされる。これらの実施形態では、他の実施例でも使用できる従来のエッチ法に基づいて実施され得るような、エッチストップ層１０７を著しくエッチングせずに済み、エッチの不均一性が低減される。その理由は、その後、レジストマスク１１１を除去するように設計された、高度な制御可能エッチステップと、エッチストップ層１０７の残留材料の厚み調整ステップとが高度に制御された方法で実施されるからである。これについては以下に図１ｇを参照して説明する。従って、これらの実施形態では、層１０８の材料の確実な除去、エッチストップ層の低減、及び下方の材料の損傷回避という要件の折衷を行うために他の技術で行われるオーバーエッチ時間の延長を必要とせずに、プロセス１１２に対してのプロセス要件に基づいて停止する。上記のような要件の折衷は、キャッピング層１０６のない銅ベースのメタライゼーション層を形成する従来のストラテジーの場合に典型的なものである。他の実施形態では、ビア開口部１１０の形成においてプロセス制御を強化し、その後、１０７Ｒの厚みを低減することは不要であると考えられるので、従来のプロセスストラテジーは用いられない。
【００３５】
エッチプロセス１１２において、揮発性の副産物はいずれもフッ素含有のポリマーを形成し、それぞれのエッチツールのプロセスチャンバー表面、基板１０１のバックサイドに蒸着する。一方で、このポリマー材料は、プラズマベースのエッチプロセス１１２が引き起こす進行中の粒子ボンバードに起因して実質的にレジストマスク１１１には蒸着されない。この結果、１つの実施例では、フッ素のソースを後続の高度に制御されたエッチプロセスに利用して、エッチストップ層１０７の厚み１０７Ｒを薄くするとともに、さらに、レジストマスク１１１を除去することができる。
【００３６】
図１ｇに、高度に制御された方法で、特定の目標値にまでエッチストップ層１０７の厚みを薄くするように設計された後続のエッチプロセス１１３においての半導体デバイス１００を概略的に示す。１つの特定の実施形態では、エッチプロセス１１３はレジストマスク１１１を除去するように設計されている。ここでは、レジストマスクの実質的な部位はすでに除去されている一方で、残りの部位１１１Ａはまだ存在する中間段階が例示されている。したがって、１つの特定の実施形態では、基板１０１は、露出したチャンバ表面がすでに蒸着されたフッ素含有のポリマー材料をその上に形成してもよいように、すでにエッチプロセス１１２に使用されたプロセスチャンバと同じプロセスチャンバに維持することができる。さらに、エッチプロセス１１３は、一般的にレジストアッシングに用いられる、酸素に基づくプラズマ環境を含んでもよい。エッチプロセス１１３において、蒸着されたポリマー材料はさらに付着し、分解される。よって、フッ素を解放し、その後、プロセス１１３のプラズマ環境へと入り、エッチストップ層１０７の材料の除去に利用できるようになる。
【００３７】
他の実施例では、フッ素は、レジストマスク１１１を除去し、エッチストップ層１０７をエッチングする所望のエッチング環境を確立するために、外部ソースから供給してもよい。この結果、レジストマスク１１１の除去において、基板に対して均一性の高いエッチプロセス１１３を行い、従って、目標とする厚み（目標厚み）１０７Ｔを達成し得るように、高度に制御可能な方法で残留厚み１０７Ｒ（図１ｆ）もまた薄くされ得る。これにより、エッチストップ層１０７のエッチングは非常に均一であることから、厚みが薄くされた導電性キャッピング層１０６が形成される。この結果、目標厚み１０７Ｔを除去し、キャッピング層１０６にエッチすることでエッチストップ層に穴を開ける最終エッチプロセスにおいて、キャッピング層１０６を貫通してエッチングするというリスクを低減することができる。他の実施例では、レジストマスク１１１を除去し、エッチストップ層１０７とキャッピング層１０６とにエッチングするエッチプロセス１１３は、別のステップを含むことができることに留意されたい。
【００３８】
次に、ビアファーストトレントラストアプローチ法によれば、さらなるリソグラフィおよびエッチシーケンスを十分に確立された方法に基づいて実施し、誘電層スタック１０９の上部にトレンチを形成するようにしてもよい。最後に、エッチストップ層１０７に穴が開けられ、上述のように、ある実施形態では、非常に均一で薄くされた目標厚み１０７Ｔにより、エッチの制御を強化することができる。この結果、エッチストップ層材料は確実に除去され、さらに、下方の金属部位１０５Ｂを露出せずにキャッピング層１０６にエッチングされる。
【００３９】
図１ｈに、ビア開口部１１０の上方にトレンチを形成し、かつ、エッチストップ層１０７に穴を開けるエッチプロセス１１３と上述のシーケンス完了後の半導体デバイス１００を概略的に示す。デバイス１００は、キャッピング層１０６に及ぶビア開口部１１０を含むが、下方の金属含有部位１０５Ｂを露出しないようにするために、余剰の厚み１０６Ｂが供給される。例えば、厚み１０６Ｂは約５〜３０ｎｍの範囲の値をとることができ、これにより、結果として生じるビアの抵抗率を相対的に低レベルに維持することができる。さらに、ビア開口部１１０に接続するように、トレンチ１１６が形成される。
【００４０】
さらに、トレンチ１１６の露出面とビア開口部１１０にバリア層１１４が形成される。ここでは、バリア層１１４は、バリア層１０４に関連して同様に説明しているように、いずれの適切な材料から構成することができる。
【００４１】
バリア層１１４は、任意の適切な蒸着技術によって形成することができる。このような蒸着技術の例としては、ＣＶＤ、ＰＶＤ、電気化学蒸着、原子層蒸着などを挙げることができる。１つの実施例では、バリア層１１４はスパッタ蒸着プロセス１１５によって形成することができる。ここでは、銅が酸化部位を形成する傾向が高まっているという理由で、通常はバリア材料を銅ベースの金属領域に蒸着する前に行われる、先のスパッタ洗浄プロセスは不要とされるか、あるいは、キャッピング層１０６が形成されることで強度を低くして実行される。この結果、露出したキャッピング層１０６の余分な材料が浸食されるリスクが低減する。さらに、ある実施形態では、バリア層１１４の蒸着後に、適切にデザインされた再スパッタリングプロセスを実行して、バリア層１１４の材料をビア開口部１１０のボトム部１１０から実質的に完全に除去するようにしてもよい。
【００４２】
この結果、厚み１０６Ｂによりビア１１０から金属含有部位１０５Ｂまでの接触抵抗が実質的に決定される。その理由は、バリア層１１４による影響が実質的に低減されるからである。他の実施形態では、さらに、確立されたビアの形成技術に従って、ボトム１１０Ｂにバリア層１１４を設けてもよい。その後、銅ベースの材料がビア内に形成されることになる実施形態において、適切な銅シード層が形成される。続いて、トレンチ１１６とビア開口部１１０とが、電気化学蒸着技術などの十分に確立された蒸着法によって、銅ベースの材料などの金属で充填される。金属材料の除去後、図１ａ〜１ｅを参照してすでに説明した、キャッピング層１０６を含む銅ベースの部位１０５Ｂの形成について説明したプロセスシーケンスと同様のプロセスシーケンスを実行してもよい。
【００４３】
図１ｉに、上記のプロセスシーケンス完了後の半導体デバイス１００を概略的に示す。よって、半導体デバイス１００は、誘電層１０８の上部１１８Ｕに形成されたビア１１７と金属線１１８を備える。さらに、１つの実施形態では、層１０６に対して上述しているような１以上の材料から構成されるキャッピング層１１９は、金属線１１８上に形成されてもよく、これにより、エレクトロマイグレーションに対しての耐性が向上した接触面１１８Ｃが形成される。この結果、半導体デバイス１００は強化された相互接続構造を含む。この構造には、高度な用途ではｌｏｗ−ｋ材料内に形成される銅ベースの材料が含まれる。ここでは、１つ以上のキャッピング層１１９および１０６があることから、エレクトロマイグレーションあるいは、他の応力による材料移動効果に対して、実質的にパフォーマンスが向上する。ここでは、下方の金属を露出せずに、ビアは層１０６内に止まる。
【００４４】
図１ａ〜１ｉに関連して説明した実施形態では、キャッピング層１１９および１０６は、下方の金属部位のリセス内に形成される。しかし、本発明の実施例に対しては、図２に関連して以下に記載しているような他の技術を用いることができる。
【００４５】
図２に、基板２０１と誘電層２０２とを備えた半導体デバイス２００を概略的に示す。この誘電層２０２は、基板２０１上に形成され、適切なバリア層２０４によって誘電層材料２０２から分離された、銅ベース領域などの金属領域２０５Ｂを含む。各種コンポーネント２０１、２０２、２０５Ｂおよび２０４の特徴に関しては、図１ａ〜１ｄに関して前述した対応のコンポーネントを参照する。さらに、半導体デバイス２００は、層１０６および１１９に対して上述した１つ以上の材料から構成される導電性キャッピング層２０６を含み、これは金属領域２０５Ｂと誘電層２０２の上方に形成される。さらに、ある実施形態では、エッチストップ層２０７が形成され、その後、誘電層２０８が形成される。この誘電層にはビア開口部２１０を形成することができる。
【００４６】
一実施例では、キャッピング層２０６は、２０５Ｃで示されているように、プロセスストラテジーに応じて、少なくとも金属領域２０５Ｂの上部あるいはその一部に、実質的に自己整合法で触媒材料を供給することで形成されてもよい。ここでは、金属領域２０５Ｂを形成する銅ベース材料を蒸着する間に触媒材料２０５Ｃを供給することができ、あるいは、触媒材料２０５Ｃは、無電解メッキの選択的蒸着によって、選択的な方法で、図１ａ〜１ｄに関連して既述したプロセスシーケンス後に蒸着することができる。その結果、銅領域２０５Ｂにリセスを形成するプロセスが省かれ、キャッピング層２０６は自己整合なやり方で“成長し”、この結果、プロセスの複雑性を実質的に低減することができる。続いて、十分に確立されたプロセス法によってエッチストップ層２０７が形成され、続いて、誘電層２０８を形成する後続のプロセスと、ビア開口部２１０のエッチングとを、コンポーネント１０８と１１０に関連して既述したやり方と同様のやり方で行うことができる。その後、すでに説明したように、更なるプロセスを実施してもよい。
【００４７】
この結果、本発明は、金属層の形成技術、特に銅ベースの金属層の形成技術、を強化することができ、エレクトロマイグレーションパフォーマンスを向上させることができる。ここでは、ビアと銅ベースの金属線との間の遷移領域といった、特に故障しやすい部位は、CoWP、CoWB、NiMoP、およびNiMoBなどの材料から構成される非常に効果的な導電性のキャッピング層を受け入れ、このような層は、製造プロセス全体を通して確実に維持される。キャッピング層の厚みは、デバイス要件に従って選択される。ある実施形態では、エッチストップ層の開口部を精密にし、下方の銅ベース金属を露出せずにキャッピング層にエッチングする非常に効果的なエッチストラテジーが用いられる。したがって、プロセスマージンに対するキャッピング層の、所要の層厚は、対応するビアの電気抵抗に影響を与えすぎないようにするために、適度に薄く選択される。
【００４８】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００４９】
【図１ａ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｂ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｃ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｄ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｅ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｆ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｇ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｈ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図１ｉ】本発明の実施形態による、エレクトロマイグレーションパフォーマンスが強化した銅ベースの金属領域を形成するための各種の製造段階における半導体デバイスの概略的断面図。
【図２】本発明のさらなる実施形態による導電性キャッピング層において終了するビアの形成における半導体デバイスの概略的断面図。
【特許請求の範囲】
【請求項１】
金属含有部位（１０５ｂ）と導電性キャッピング層（１０６）とを含む金属領域の上方に形成される誘電層（１０８）に第１開口部（１１０）を形成するステップを有し、前記キャッピング層（１０６）は、前記誘電層（１０８）と少なくとも１つの接触面を形成するように前記金属含有部位（１０５ｂ）をカバーしており、
前記導電性キャッピング層（１０６）によってカバーされた前記金属含有部位（１０５ｂ）を維持したまま、前記第１開口部（１１０）を前記キャッピング層（１０６）にエッチングするステップを有し、
前記第１開口部（１１０）を少なくともバリア材料（１１４）と金属含有材料で充填するステップと、を有する方法。
【請求項２】
前記金属は銅を含む、請求項１記載の方法。
【請求項３】
誘電層（１０２）に第２開口部を形成するステップと、
前記開口部の底部およびサイドウォールに導電性バリア層（１０４）を形成するステップと、
前記金属含有部位（１０５ｂ）を形成するために、前記第２開口部を金属で充填するステップと、
前記金属含有部位（１０５ｂ）に前記キャッピング層（１０６）を形成するステップと、によって前記金属領域を形成するステップをさらに含む、請求項１記載の方法。
【請求項４】
前記第２開口部を充填するステップは、前記金属含有部位（１０５ｂ）を形成するように、前記金属にリセスを形成するステップを含む、請求項３記載の方法。
【請求項５】
前記金属にリセスを形成するステップは、前記第２開口部を過剰充填するように前記金属を過剰に蒸着し、少なくとも１つの化学機械研磨および電気化学除去プロセスによって余剰材料を除去するステップを含む、請求項４記載の方法。
【請求項６】
前記キャッピング層（１０６）を形成するステップは、電気化学蒸着プロセスによって前記キャッピング層を蒸着するステップを含む、請求項１記載の方法。
【請求項７】
前記キャッピング層を形成するステップは、前記電気化学蒸着プロセスを開始するために少なくとも前記金属含有部位（１０５ｂ）に触媒材料を形成するステップを含む、請求項６記載の方法。
【請求項８】
少なくとも１つの化学機械研磨および電気化学除去プロセスによって、前記キャッピング層（１０６）の余剰材料を除去するステップをさらに含む、請求項７記載の方法。
【請求項９】
第１誘電層（１０２）に形成された金属領域と、
前記第１誘電層（１０２）と前記金属領域上方に形成された誘電層（１０８）と、
前記金属領域（１０５ｂ）に形成され、前記誘電層（１０８）との接触面を形成する導電性キャッピング層（１０６）と、
前記導電性キャッピング層に止まるとともに前記誘電層（１０８）に形成され、導電性材料で充填されるビア（１１０）と、を含む半導体デバイス。
【請求項１０】
前記導電性キャッピング層（１０６）は、
コバルト、タングステンおよびリン（CoWP）、
コバルト、タングステンおよびホウ素（CoWB)、
ニッケル、モリブデンおよびホウ素(NiMoB)、
ニッケル、モリブデンおよびリン(NiMoP)、の各組成物のうち少なくとも１つの組成物から構成される、請求項９記載の半導体デバイス。
【請求項１】
金属含有部位（１０５ｂ）と導電性キャッピング層（１０６）とを含む金属領域の上方に形成される誘電層（１０８）に第１開口部（１１０）を形成するステップを有し、前記キャッピング層（１０６）は、前記誘電層（１０８）と少なくとも１つの接触面を形成するように前記金属含有部位（１０５ｂ）をカバーしており、
前記導電性キャッピング層（１０６）によってカバーされた前記金属含有部位（１０５ｂ）を維持したまま、前記第１開口部（１１０）を前記キャッピング層（１０６）にエッチングするステップを有し、
前記第１開口部（１１０）を少なくともバリア材料（１１４）と金属含有材料で充填するステップと、を有する方法。
【請求項２】
前記金属は銅を含む、請求項１記載の方法。
【請求項３】
誘電層（１０２）に第２開口部を形成するステップと、
前記開口部の底部およびサイドウォールに導電性バリア層（１０４）を形成するステップと、
前記金属含有部位（１０５ｂ）を形成するために、前記第２開口部を金属で充填するステップと、
前記金属含有部位（１０５ｂ）に前記キャッピング層（１０６）を形成するステップと、によって前記金属領域を形成するステップをさらに含む、請求項１記載の方法。
【請求項４】
前記第２開口部を充填するステップは、前記金属含有部位（１０５ｂ）を形成するように、前記金属にリセスを形成するステップを含む、請求項３記載の方法。
【請求項５】
前記金属にリセスを形成するステップは、前記第２開口部を過剰充填するように前記金属を過剰に蒸着し、少なくとも１つの化学機械研磨および電気化学除去プロセスによって余剰材料を除去するステップを含む、請求項４記載の方法。
【請求項６】
前記キャッピング層（１０６）を形成するステップは、電気化学蒸着プロセスによって前記キャッピング層を蒸着するステップを含む、請求項１記載の方法。
【請求項７】
前記キャッピング層を形成するステップは、前記電気化学蒸着プロセスを開始するために少なくとも前記金属含有部位（１０５ｂ）に触媒材料を形成するステップを含む、請求項６記載の方法。
【請求項８】
少なくとも１つの化学機械研磨および電気化学除去プロセスによって、前記キャッピング層（１０６）の余剰材料を除去するステップをさらに含む、請求項７記載の方法。
【請求項９】
第１誘電層（１０２）に形成された金属領域と、
前記第１誘電層（１０２）と前記金属領域上方に形成された誘電層（１０８）と、
前記金属領域（１０５ｂ）に形成され、前記誘電層（１０８）との接触面を形成する導電性キャッピング層（１０６）と、
前記導電性キャッピング層に止まるとともに前記誘電層（１０８）に形成され、導電性材料で充填されるビア（１１０）と、を含む半導体デバイス。
【請求項１０】
前記導電性キャッピング層（１０６）は、
コバルト、タングステンおよびリン（CoWP）、
コバルト、タングステンおよびホウ素（CoWB)、
ニッケル、モリブデンおよびホウ素(NiMoB)、
ニッケル、モリブデンおよびリン(NiMoP)、の各組成物のうち少なくとも１つの組成物から構成される、請求項９記載の半導体デバイス。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図２】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図２】
【公表番号】特表２００９−５１０７７１（Ｐ２００９−５１０７７１Ａ）
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願番号】特願２００８−５３３３５９（Ｐ２００８−５３３３５９）
【出願日】平成１８年８月２３日（２００６．８．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３２９１９
【国際公開番号】ＷＯ２００７／０４０８６０
【国際公開日】平成１９年４月１２日（２００７．４．１２）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願日】平成１８年８月２３日（２００６．８．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３２９１９
【国際公開番号】ＷＯ２００７／０４０８６０
【国際公開日】平成１９年４月１２日（２００７．４．１２）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
[ Back to top ]