扁平はんだグリッド配列のための処理方法、装置及びコンピュータシステム
【課題】プリント回路基板表面実装部品のための扁平はんだグリッド配列を提供する。
【解決手段】スタンドオフ接触配列は、フリップフロップパッケージの実装基板とボードとの間に配置される（４１０）。このスタンドオフ接触配列は、実装基板上の扁平なはんだバンプをボード上の扁平なはんだペーストと結合する（４３０）ことによって、形成可能である。その後に、スタンドオフ接触配列は、実装基板上の扁平なはんだバンプに対してボード上の扁平なはんだペーストをリフローする（４４０）ことによって、形成される。
【解決手段】スタンドオフ接触配列は、フリップフロップパッケージの実装基板とボードとの間に配置される（４１０）。このスタンドオフ接触配列は、実装基板上の扁平なはんだバンプをボード上の扁平なはんだペーストと結合する（４３０）ことによって、形成可能である。その後に、スタンドオフ接触配列は、実装基板上の扁平なはんだバンプに対してボード上の扁平なはんだペーストをリフローする（４４０）ことによって、形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施形態は、半導体装置、パッケージ及びそれらを作る処理方法に関する。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
本発明は、プリント回路基板表面実装部品のための扁平はんだグリッド配列を提供することを目的とする。
【課題を解決するための手段】
【０００３】
本開示の処理方法は、フリップフロップ実装基板にはんだペースト配列を形成する段階と、複数のはんだバンプをはんだグリッド配列（ＳＧＡ）で形成するよう前記はんだペースト配列をリフローする段階と、前記フリップフロップ実装基板の前記ＳＧＡを、プリント配線ボード基板に配置されているボードはんだペースト配列にアセンブルする段階とを有する。
【発明の効果】
【０００４】
本開示の処理方法により、プリント回路基板表面実装部品のための扁平はんだグリッド配列を提供することが可能となる。
【図面の簡単な説明】
【０００５】
【図１ａ】実施例に従う半導体集積回路パッケージの横断立面図である。
【図１ｂ】実施例に従って図１ａで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図１ｃ】実施例に従って図１ｂで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図１ｄ】実施例に従って図１ｃで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図１ｅ】実施例に従って図１ｄで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図１ｆ】実施例に従って図１ｆで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図２】実施例に従って図１ｄで表される横断立面図の詳細である。
【図３ａ】実施例に従って図１ｆで表される詳細な横断立面図である。
【図３ｂ】実施例に従って図３ａで表される処理後の図１ｆで表される詳細な横断立面図である。
【図４】実施例に従う方法フロー図４００である。
【図５】実施例に従う電子システムの概略図である。
【発明を実施するための形態】
【０００６】
本開示の実施形態を理解するために、種々の実施形態に係る具体的な記載が、添付の図面を参照して表される。これらの図面に表される実施形態は、必ずしも実寸ではなく、また、本開示の適用範囲を限定するよう解釈されるべきではない。一部の実施形態は、添付の図面を用いて付加的な特定及び詳細を有して記載及び図示をされている。
【０００７】
扁平なはんだグリッド配列は、はんだペーストが扁平なはんだバンプにリフローすることを可能にすることによって、実装基板上で形成される。扁平はんだグリッド配列は、ボード上で扁平はんだペーストへ各扁平はんだバンプを接触させることによって、ボードへ実装される。次いで、扁平はんだペーストは、扁平はんだバンプと接合するようリフローされる。
【０００８】
ここで、図面を参照する。図面中、同じ構造には、末尾が同じ参照符号が付与されている。種々の実施形態の構造を最もよく示すために、ここに含まれる図面は集積回路構造の図表示である。よって、例えば顕微鏡写真においては、製造された構造の実際の外観は異なって見えうるが、表される実施形態に係る請求される構造を尚も包含する。更に、図面は、表される実施形態を理解するのに必要な構造のみを示すものである。当該技術で知られる更なる構造は、図面の明りょうさを保つべく含まれていない。
【０００９】
図１ａは、実施例に従う半導体集積回路パッケージ１００の横断立面図である。フリップフロップパッケージ１１０は、半導体集積回路１１２（以降、「チップ」）と、アンダーフィル材料１１４と、複数のはんだボール１１６と、実装基板１１８とを有する。チップ１１２は、複数のはんだボール１１６によって実装基板１１８へ電気的に接続されている。実施例で、実装基板１１８は、複数のボンドパッド１２０を有して構成されている。ボンドパッド１２０は、ボンドパッド１２０の金属より貴である金属のような表面仕上げ１２２を有してよい。例えば、ボンドパッド１２０は銅金属であり、表面仕上げ１２２は金である。また、例えば、ボンドパッド１２０は銅金属であり、表面仕上げ１２２は白金族金属である。また、例えば、ボンドパッド１２０は銅金属であり、表面仕上げ１２２はニッケル−パラジウム金合金である。処理の間、マスク１２４は、ボンドパッド１２０を露出するよう実装基板１１８上に堆積されている。はんだペースト１２６は、一例として、スクイーズ１２８を用いてボンドパッド１２０上に形成される。いずれにしても、はんだペースト１２６は、はんだペースト配列１３０を形成するようボンドパッド１２０上に置かれる。実施例で、はんだペースト１２６は、スズ（Ｓｎ）の無鉛金属パウダーから得られる。実施例で、はんだペースト１２６は、スズと銀の混合物である。実施例で、はんだペースト１２６は、（スズ９６．５／銀３．０／銅０．５である）ＳＡＣ３０５のようなスズ−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）の混合物である。実施例で、はんだペースト１２６は、（スズ３．８／銀０．７／銅である）ＳＡＣ４０５のようなＳｎ−Ａｇ−Ｃｕ混合物である。実施例で、スズ−アンチモン（Ｓｎ−Ｓｂ）はんだペースト１２６が使用される。実施例で、はんだペースト１２６は、共晶パウダースズ鉛（Ｓｎ−Ｐｂ）である。
【００１０】
実施例で、はんだペースト１２６は、約５μｍから約４５μｍの範囲にある平均金属粒子直径を有する。
【００１１】
図１ｂは、実施例に従って図１ａで表されているパッケージ１００の更なる処理後の半導体集積回路パッケージ１０１の横断立面図である。はんだペースト配列１３０は、Ｘ−Ｚ面で表される場合に、マスク１２４に対して平らな側面を有して表されている。実施例で、はんだペースト配列１３０にある各要素の外形は、マスク１２４の厚さによって制御される。例えば、マスク１２４は、１００μｍから２００μｍの範囲にある高さを有してはんだペーストの形ではんだパンプを残す厚さを有する。実施例で、実装基板１１８上のはんだペースト配列１３０の２つのペーストの間の中心間ピッチは０．６ｍｍであり、はんだペースト配列１３０の各ペーストの高さは約１７０から２００μｍの範囲にある。実施例で、実装基板１１８上のはんだペースト配列１３０の中の２つのペーストの間の中心間ピッチは０．５ｍｍであり、はんだペースト配列１３０の各ペーストの高さは約５０から１００μｍの範囲にある。
【００１２】
実施例で、参照符号１３０で表される構造は、金属スタッドのような電気接続である。アスペクト比（Ｚ次元割るＸ次元）は１より小さいが、構造１３０は接触スタッドと呼ばれてよい。この実施例で、参照符号１２２で表される構造は、スタッド１２０のためのぬれ層であってよい。例えば、ぬれ層１２２ははんだペーストの具現であってよく、スタッド１３０は銅スタッドである。以降、構造１３０は、別なふうに明示されない限り、はんだペースト配列１３０と称される。
【００１３】
実施例で、はんだペースト配列１３０の個々のペーストは、場所に依存して変化する直径を有してよい。例えば、実装基板１１８の外周近くのボンドパッド１２０は、実装基板１１８の中心により近く且つ第２の直径１６２を有するボンドパッドよりも大きい第１の直径１６０を有してよい。ボンドバッドサイズ及び対応する扁平はんだバンプのこのような変化は、より強い熱ストレス及び物理的衝撃を受ける場合に、外周でのストレス抵抗性にとって有用である。
【００１４】
図１ｃは、実施例に従って図１ｂで表されているパッケージ１０１の更なる処理後の半導体集積回路パッケージ１０２の横断立面図である。はんだペースト配列１３０を形成した後、マスク１２４（図１ｂ）が取り除かれる。
【００１５】
図１ｄは、実施例に従って図１ｃで表されているパッケージ１０２の更なる処理後の半導体集積回路パッケージ１０３の横断立面図である。はんだペースト配列１３０（図１ｃ）は、扁平はんだバンプ配列１３１を形成するようリフローされている。
【００１６】
図２は、実施例に従って図１ｄで表されている横断立面図の詳細２００である。詳細２００は、図１ｄの切断線２００に沿って取られている。実装基板１１８は、２組のボンドパッド１２０及び対応する表面仕上げ１２２を有して詳細に表されている。扁平はんだバンプ配列１３１の中の２つのバンプも表されている。各扁平はんだバンプ１３１は、バンプ高さ２３２及びバンプ幅２３４を有する。各扁平はんだバンプ１３１のアスペクト比は、バンプ高さ２３２をバンプ幅２３４で割ったものとして与えられる。更に、ボンドパッド１２０の幅２３４が１として与えられる実施例では、ピッチ２３６は、幅２３４の１．５倍として与えられる。
【００１７】
実施例で、アスペクト比は、ピッチがボンドパッド１２０の幅２３４の１．５倍である場合に、０．６ｍｍピッチに基づく。結果として、各扁平はんだバンプ１３１は、１７０μｍ割る０．４ｍｍのアスペクト比、すなわち、約０．４２５のアスペクト比を有する。実施例で、各扁平はんだバンプ１３１は、２００μｍ割る０．４ｍｍのアスペクト比、すなわち、約０．５のアスペクト比を有する。ボンドパッド１２０が３００μｍの直径を有し且つピッチが０．６ｍｍである実施例では、２００μｍバンプスタンドオフを伴うアスペクト比は０．６７である。
【００１８】
実施例で、アスペクト比は、ピッチがボンドパッド１２０の幅２３４の１．５倍である場合に、０．５ｍｍピッチに基づく。結果として、各扁平はんだバンプ１３１は、１００μｍ割る３３３ｍｍのアスペクト比、すなわち、約０．３のアスペクト比を有する。ボンドパッド１２０が２００μｍの直径を有し且つピッチが０．５ｍｍである実施例では、１００μｍバンプスタンドオフを伴うアスペクト比は０．５である。
【００１９】
他のピッチが、表される実施例に適用されてよい。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４の１．３３倍である。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４の１．２５倍である。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４に等しい。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４の１．６７倍である。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４の２倍である。
【００２０】
図１ｅは、実施例に従って図１ｄで表されているパッケージ１０３の更なる処理後の半導体集積回路パッケージ１０４の横断立面図である。フリップフロップパッケージ１１０は、表されるように、Ｚ軸に対して反転されている。フリップフロップパッケージ１１０は、実施例に従って、印刷配線ボード等のボード１３８と結合されるように表されている。方向矢印は、実装基板１１８及びボード１３８が接合されようとしていることを表す。ボード１３８は複数のボンドパッド１４０を有して構成される。実装基板１１８にあるボンドパッド１２０と同様に、ボード１３８にあるボンドパッド１４０は表面仕上げ１４２を有してよい。また、同様に、表面仕上げ１４２は、実施例に従ってボンドパッド１４０の金属より貴である金属又は合金であってよい。
【００２１】
また、ボード１３８は、はんだペースト配列を有する。４つのボードはんだペースト配列１４４が表されている。処理方法実施例で、リフローされた扁平はんだバンプ配列１３１は、ボードはんだペースト配列１４４の対応するものと結合されている。処理方法実施例で、マイクロ電子デバイスパッケージ１１０のはんだグリッド配列１３１をアセンブルする処理は、扁平はんだバンプ１３１が、印刷配線ボード基板１３８に配置されているボードはんだペースト配列１４４と結合されているように示される。ボードはんだペースト配列１４４への複数のリフローされた扁平はんだバンプ１３１のアセンブリは、この表される実施例で達成されてよい。
【００２２】
図１ｆは、実施例に従って図１ｅで表されているパッケージ１０４の更なる処理の後の半導体集積回路パッケージ１０５の横断立面図である。パッケージ１０５は、扁平はんだバンプ配列１３１とボードはんだペースト配列１４４との間の接触によりボード１３８と結合されている実装基板１１８を有する。
【００２３】
図３ａは、実施例に従って図１ｆで表されている横断立面図の詳細３００である。詳細３００は、図１ｆの切断線３００に沿って取られている。実装基板１１８は、１つのボンドパッド１２０を有して詳細に表されている。更なる詳細は図３ａに表される。これは、図２に示されている実施例でも考えられてよい。例えば、扁平はんだバンプ配列１３１のリフローの間、表面仕上げ１２２の一部は、パッケージ金属間層１５０及びパッケージ残留表面仕上げ１２３を形成するために費やされてよい。パッケージ金属間層１５０は、費やされる表面仕上げ１２２及びはんだペーストのはんだの一部から形成される。
【００２４】
図３ａは、また、扁平はんだバンプ１３１と直に接するボードはんだペースト１４４を示す。結合されたボードはんだペースト１４４及び扁平はんだバンプ１３１は、パッケージバンプ高さ３４６及びパッケージバンプ幅３４８を示す。パッケージバンプ幅３４８は、特有の幅３４８又はボンドパッド１２０及び１４０の直径として定義される。各パッケージバンプのアスペクト比は、パッケージバンプ高さ３４６割るパッケージバンプ幅３４８として与えられる。
【００２５】
図３ｂは、実施例に従って図３ａに表されている構造の更なる処理後の図１ｆに表されている横断立面図の詳細３０１である。ボードはんだペースト１４４（図３ａ）はボードバンプ１４５にリフローされている。また、リフローにより、残留表面仕上げ１４３及びボード金属間層１５２を形成するよう、図１ｅに表されている表面仕上げ１４２の少なくとも部分的な消耗が起こっている。
【００２６】
実施例で、ボードバンプ１４５は、扁平はんだバンプ１３１とは相異なる化学組成を有する。ボードはんだペースト１４４のリフローの結果として、有用なぬれ接触が、有効な物質移動がなくとも、ボードバンプ１４５と扁平はんだバンプ１３１との間で行われる。
【００２７】
実施例で、扁平はんだバンプ１３１は、ボードバンプ１４５のリフローされた物質の侵入によって希釈されている。ボードはんだペースト１４４のリフローの結果として、ボードはんだペースト１４４の成分は、はんだ相熱力学に基づいて、扁平はんだバンプ１３１に溶ける。結果として、扁平はんだバンプ１３１のはんだ親和力は、はんだペースト１３０のはんだ親和力とは有意に相違する。同様に、ボードバンプ１４５のはんだ親和力は、ボードはんだペースト１４４のはんだ親和力とは有意に相違する。そして更に、扁平はんだバンプ１３１及びボードパンプ１４５のはんだ親和力は同じである。
【００２８】
実施例で、扁平はんだバンプ１３１は、ボードバンプ１４５のリフローされた物質によって部分的にのみ浸潤されている。ボードはんだペースト１４４のリフローの結果として、ボードはんだペースト１４４の成分は、はんだ相熱力学に基づいて、扁平はんだバンプ１３１に溶ける。なお、その溶解の程度は、残留表面仕上げ１２３に近い扁平はんだバンプ１３１がボードバンプ１４５の物質によって有意に影響を受けることがないように、制限されている。同様に、扁平はんだバンプ１３１へのボードバンプ１４５の物質の溶解の程度は、ボードバンプ１４５が残留表面仕上げ１４３に近いボードはんだペースト１４４と同様の親和力を有するように、制限されている。実施例で、遷移区間３５４は、扁平はんだバンプ１３１とボードバンプ１４５との間に破線として表されている。遷移区間の範囲は、扁平はんだバンプ１３１及びボードパンプ１４５の局所的希釈を表す。扁平はんだバンプ１３１及びボードパンプ１４５は、特定のリフロー条件並びに扁平はんだバンプ１３１及びボードパンプ１４５のはんだ親和力に基づいて変化しうる。
【００２９】
パッケージ対ボンドパッド幅スタンドオフ比は、バンプ１３１及び１４５の累積高さ３４６をボンドパッド幅３４８で割ったものとして定義される。以降、この比をスタンドオフ比と称することとする。
【００３０】
実施例で、ピッチがボンドパッド１２０の幅の１．５倍である０．６ｍｍピッチ実施に基づいて、スタンドオフ比は約０．４２５である。０．４２５のスタンドオフ比実施で、累積高さは１７０μｍである。実施例で、ピッチがボンドパッド１２０の幅の１．５倍である０．６ｍｍピッチ実施に基づいて、スタンドオフ比は約０．５である。０．４００のスタンドオフ比実施で、累積高さは２００μｍである。実施例で、ピッチがボンドパッド１２０の幅の１．５倍である０．６ｍｍピッチ実施に基づいて、スタンドオフ比は約０．３である。
【００３１】
実施例で、ピッチがボンドパッド１２０の幅の１．５倍である０．５ｍｍピッチ実施に基づいて、スタンドオフ比は約０．３である。０．３のスタンドオフ比実施で、累積高さは１００μｍである。
【００３２】
実施例で、スタンドオフ比は、はんだバンプによらずに達成される。実施例で、構造の高さ３４６は、ボンドパッド１２０及び１４０の夫々に直に接している導電スタッドにより達成される。実施例で、高さ３４６は、はんだフィルムによって電気的に接続されている導電スタッドによって達成される。図３ｂで、構造１３１及び１４５は、境界３５４が存在しないようにインテグラル・スタッド構造を表す。更に、構造１５０及び１５２は、導電スタッド１３１及び１４５を夫々のボンドパッド１２０及び１４０へ接合するはんだフィルムに相当する。実施例で、導電スタッド１３１及び１４５は銅であり、パッド１２０及び１４０は銅であり、はんだフィルム１５０及び１５２ははんだペーストから得られる。実施例で、図３ｂは、高さ３４６及び幅３４８に関して縮尺通りに表されており、アスペクト比は、表されるような幅３４８で高さ３４６を割ったものの合理的な比較によって確認され得る。更に、このアスペクト比は、プラスマイナス１０パーセントだけ変化しうる。
【００３３】
スタンドオフ比がはんだペースト又はスタッドのいずれにより達成されようと、かかる処理方法によって達成される電気的構造はスタンドオフ接触と称されてよい。
【００３４】
図４は、実施例に従う処理フロー図４００である。
【００３５】
４１０で、処理は、マイクロ電子デバイス実装基板上にはんだペーストを形成する段階を有する。限定されない例は図１ａ乃至１ｃに表される。
【００３６】
４２０で、処理は、扁平はんだバンプを形成するようはんだペースト配列をリフローする段階を有する。限定されない例は図１ｄに表される。
【００３７】
４３０で、処理は、印刷配線ボード上ではんだペースト配列へ扁平はんだバンプ配列を結合する段階を有する。限定されない例は図１ｅ及び１ｆに表される。実施例で、処理は４３０で開始し終わる。実施例で、処理は、４１０で開始し、４３０で終わる。
【００３８】
４４０で、処理は、扁平なスタンドオフ接触を有して低スタンドオフ比パッケージを形成するよう、扁平はんだバンプ配列に対してボードはんだペースト配列をリフローする段階を有する。限定されない例は図３ｂに表される。実施例で、扁平なスタンドオフ接触は、スタッドを用いて形成される。
【００３９】
図５は、実施例に従う電子システム５００の概略図である。表される電子システム５００は、本開示で挙げられているようなスタンドオフ比を示す装置を具現することができる。実施例で、電子システム５００は、電子システム５００の種々の構成要素を電気的に結合するシステムバス５２０を有するコンピュータシステムである。システムバス５２０は、様々な実施例に従って、単一バス又はバスの何らの組合せである。電子システム５００は、電力を集積回路５１０へ供給する電圧源５３０を有する。幾つかの実施例で、電圧源５３０は、システムバス５２０を介して集積回路５１０へ電流を供給する。
【００４０】
集積回路５１０は、システムバス５２０へ電気的に結合されており、実施例に従って、如何なる回路又は回路の組合せも有する。実施例で、集積回路５１０は、如何なるタイプのものであってもよいプロセッサ５１２を有する。ここで使用されるように、プロセッサ５１２は、マイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサ、又は他のプロセッサのような如何なるタイプの回路をも意味しうるが、これらに限定されない。集積回路５１０に含まれ得る他のタイプの回路は、例えば、携帯電話、ポケットベル、携帯型コンピュータ、送受信兼用ラジオ、及び同様の電子システム等の無線装置で使用される通信回路５１４のようなカスタム回路又はＡＳＩＣである。実施例で、集積回路５１０は、ＳＲＡＭ等のオンダイのメモリ５１６を有する。実施例で、集積回路５１０は、ｅＤＲＡＭ等のオンダイのメモリ５１６を有する。
【００４１】
実施例で、電子システム５００は、また、外部メモリ５４０を有する。外部メモリ５４０は、例えば、ＲＡＭの形をとるメインメモリ５４２、１若しくはそれ以上のハードドライブ５４４、及び／又は、ディスケット、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）、フラッシュメモリキー、及び当該技術で知られる他の取り外し可能な媒体等の取り外し可能な媒体５４６を扱う１若しくはそれ以上のドライブのような、特定の用途に適した１又はそれ以上のメモリ素子を有してよい。
【００４２】
実施例で、電子システム５００は、また、表示装置５５０及び音声出力５６０を有する。実施例で、電子システム５００は、キーボード、マウス、トラックボール、ゲームコントローラ、マイクロフォン、音声認識装置、又は電子システム５００に情報を入力する何らかの他の装置のような、コントローラ５７０を有する。
【００４３】
ここで示されるように、集積回路５１０は、電子部品パッケージと、電子システムと、コンピュータシステムと、集積回路を製造する１又はそれ以上の方法と、様々な実施例及びそれらの当該技術で認められる等価なものとしてここで挙げられている集積回路及び薄型スタンドオフ配列集積回路ダイパッケージを含む電子アセンブリを製造する１又はそれ以上の方法とを含む多種多様な実施形態で実施され得る。要素、材料、形状、寸法、及び動作の手順は全て、特定のパッケージング要求に適応させるよう変更され得る。
【００４４】
上記の発明の詳細な記載では、種々の特徴は、本開示を簡素化する目的で単一の実施形態にまとめられている。開示される方法は、本発明の請求される実施形態が各請求項で明示されているよりも多くの特徴を必要とするという意図を反映すると解されるべきではない。むしろ、特許請求の範囲にあるように、本発明の対象は、単一の開示される実施形態の全ての特徴にあるわけではない。このように、特許請求の範囲は発明の詳細な記載の一部を構成する。各請求項は、別個の好ましい実施形態として独立している。
【００４５】
当業者には容易に理解されるように、本発明の性質を説明するために記載されている部分及び方法段階の詳細、材料、及び配置に対する他の種々の変更は、特許請求の範囲に現れる本発明の技術的範囲から逸脱することなく行われてよい。
【符号の説明】
【００４６】
１００〜１０５ 半導体集積回路パッケージ
１１０ フリップフロップパッケージ
１１２ 集積回路
１１４ アンダーフィル
１１６ はんだボール
１１８ 実装基板
１２０，１４０ ポンドパッド
１２２，１４２ 表面仕上げ
１２３，１４３ 残留表面仕上げ
１２４ マスク
１２６ はんだペースト
１２８ スクイーズ
１３０，１４４ はんだペースト配列
１３１ 扁平はんだバンプ
１３８ ボード
１４５ ボードバンプ
１５０，１５２ 金属間層
３５４ 遷移区間
５００ 電子システム
５１０ 集積回路
５１２ プロセッサ
５１４ 通信回路
５１６ オンダイメモリ
５２０ システムバス
５３０ 電圧源
５４０ 外部メモリ
５４２ メインメモリ
５４４ ハードドライブ
５４６ 取り外し可能な媒体
５５０ 表示装置
５６０ 音声出力
５７０ 入力装置
【技術分野】
【０００１】
開示される実施形態は、半導体装置、パッケージ及びそれらを作る処理方法に関する。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
本発明は、プリント回路基板表面実装部品のための扁平はんだグリッド配列を提供することを目的とする。
【課題を解決するための手段】
【０００３】
本開示の処理方法は、フリップフロップ実装基板にはんだペースト配列を形成する段階と、複数のはんだバンプをはんだグリッド配列（ＳＧＡ）で形成するよう前記はんだペースト配列をリフローする段階と、前記フリップフロップ実装基板の前記ＳＧＡを、プリント配線ボード基板に配置されているボードはんだペースト配列にアセンブルする段階とを有する。
【発明の効果】
【０００４】
本開示の処理方法により、プリント回路基板表面実装部品のための扁平はんだグリッド配列を提供することが可能となる。
【図面の簡単な説明】
【０００５】
【図１ａ】実施例に従う半導体集積回路パッケージの横断立面図である。
【図１ｂ】実施例に従って図１ａで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図１ｃ】実施例に従って図１ｂで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図１ｄ】実施例に従って図１ｃで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図１ｅ】実施例に従って図１ｄで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図１ｆ】実施例に従って図１ｆで表されるパッケージの更なる処理後の半導体集積回路パッケージの横断立面図である。
【図２】実施例に従って図１ｄで表される横断立面図の詳細である。
【図３ａ】実施例に従って図１ｆで表される詳細な横断立面図である。
【図３ｂ】実施例に従って図３ａで表される処理後の図１ｆで表される詳細な横断立面図である。
【図４】実施例に従う方法フロー図４００である。
【図５】実施例に従う電子システムの概略図である。
【発明を実施するための形態】
【０００６】
本開示の実施形態を理解するために、種々の実施形態に係る具体的な記載が、添付の図面を参照して表される。これらの図面に表される実施形態は、必ずしも実寸ではなく、また、本開示の適用範囲を限定するよう解釈されるべきではない。一部の実施形態は、添付の図面を用いて付加的な特定及び詳細を有して記載及び図示をされている。
【０００７】
扁平なはんだグリッド配列は、はんだペーストが扁平なはんだバンプにリフローすることを可能にすることによって、実装基板上で形成される。扁平はんだグリッド配列は、ボード上で扁平はんだペーストへ各扁平はんだバンプを接触させることによって、ボードへ実装される。次いで、扁平はんだペーストは、扁平はんだバンプと接合するようリフローされる。
【０００８】
ここで、図面を参照する。図面中、同じ構造には、末尾が同じ参照符号が付与されている。種々の実施形態の構造を最もよく示すために、ここに含まれる図面は集積回路構造の図表示である。よって、例えば顕微鏡写真においては、製造された構造の実際の外観は異なって見えうるが、表される実施形態に係る請求される構造を尚も包含する。更に、図面は、表される実施形態を理解するのに必要な構造のみを示すものである。当該技術で知られる更なる構造は、図面の明りょうさを保つべく含まれていない。
【０００９】
図１ａは、実施例に従う半導体集積回路パッケージ１００の横断立面図である。フリップフロップパッケージ１１０は、半導体集積回路１１２（以降、「チップ」）と、アンダーフィル材料１１４と、複数のはんだボール１１６と、実装基板１１８とを有する。チップ１１２は、複数のはんだボール１１６によって実装基板１１８へ電気的に接続されている。実施例で、実装基板１１８は、複数のボンドパッド１２０を有して構成されている。ボンドパッド１２０は、ボンドパッド１２０の金属より貴である金属のような表面仕上げ１２２を有してよい。例えば、ボンドパッド１２０は銅金属であり、表面仕上げ１２２は金である。また、例えば、ボンドパッド１２０は銅金属であり、表面仕上げ１２２は白金族金属である。また、例えば、ボンドパッド１２０は銅金属であり、表面仕上げ１２２はニッケル−パラジウム金合金である。処理の間、マスク１２４は、ボンドパッド１２０を露出するよう実装基板１１８上に堆積されている。はんだペースト１２６は、一例として、スクイーズ１２８を用いてボンドパッド１２０上に形成される。いずれにしても、はんだペースト１２６は、はんだペースト配列１３０を形成するようボンドパッド１２０上に置かれる。実施例で、はんだペースト１２６は、スズ（Ｓｎ）の無鉛金属パウダーから得られる。実施例で、はんだペースト１２６は、スズと銀の混合物である。実施例で、はんだペースト１２６は、（スズ９６．５／銀３．０／銅０．５である）ＳＡＣ３０５のようなスズ−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）の混合物である。実施例で、はんだペースト１２６は、（スズ３．８／銀０．７／銅である）ＳＡＣ４０５のようなＳｎ−Ａｇ−Ｃｕ混合物である。実施例で、スズ−アンチモン（Ｓｎ−Ｓｂ）はんだペースト１２６が使用される。実施例で、はんだペースト１２６は、共晶パウダースズ鉛（Ｓｎ−Ｐｂ）である。
【００１０】
実施例で、はんだペースト１２６は、約５μｍから約４５μｍの範囲にある平均金属粒子直径を有する。
【００１１】
図１ｂは、実施例に従って図１ａで表されているパッケージ１００の更なる処理後の半導体集積回路パッケージ１０１の横断立面図である。はんだペースト配列１３０は、Ｘ−Ｚ面で表される場合に、マスク１２４に対して平らな側面を有して表されている。実施例で、はんだペースト配列１３０にある各要素の外形は、マスク１２４の厚さによって制御される。例えば、マスク１２４は、１００μｍから２００μｍの範囲にある高さを有してはんだペーストの形ではんだパンプを残す厚さを有する。実施例で、実装基板１１８上のはんだペースト配列１３０の２つのペーストの間の中心間ピッチは０．６ｍｍであり、はんだペースト配列１３０の各ペーストの高さは約１７０から２００μｍの範囲にある。実施例で、実装基板１１８上のはんだペースト配列１３０の中の２つのペーストの間の中心間ピッチは０．５ｍｍであり、はんだペースト配列１３０の各ペーストの高さは約５０から１００μｍの範囲にある。
【００１２】
実施例で、参照符号１３０で表される構造は、金属スタッドのような電気接続である。アスペクト比（Ｚ次元割るＸ次元）は１より小さいが、構造１３０は接触スタッドと呼ばれてよい。この実施例で、参照符号１２２で表される構造は、スタッド１２０のためのぬれ層であってよい。例えば、ぬれ層１２２ははんだペーストの具現であってよく、スタッド１３０は銅スタッドである。以降、構造１３０は、別なふうに明示されない限り、はんだペースト配列１３０と称される。
【００１３】
実施例で、はんだペースト配列１３０の個々のペーストは、場所に依存して変化する直径を有してよい。例えば、実装基板１１８の外周近くのボンドパッド１２０は、実装基板１１８の中心により近く且つ第２の直径１６２を有するボンドパッドよりも大きい第１の直径１６０を有してよい。ボンドバッドサイズ及び対応する扁平はんだバンプのこのような変化は、より強い熱ストレス及び物理的衝撃を受ける場合に、外周でのストレス抵抗性にとって有用である。
【００１４】
図１ｃは、実施例に従って図１ｂで表されているパッケージ１０１の更なる処理後の半導体集積回路パッケージ１０２の横断立面図である。はんだペースト配列１３０を形成した後、マスク１２４（図１ｂ）が取り除かれる。
【００１５】
図１ｄは、実施例に従って図１ｃで表されているパッケージ１０２の更なる処理後の半導体集積回路パッケージ１０３の横断立面図である。はんだペースト配列１３０（図１ｃ）は、扁平はんだバンプ配列１３１を形成するようリフローされている。
【００１６】
図２は、実施例に従って図１ｄで表されている横断立面図の詳細２００である。詳細２００は、図１ｄの切断線２００に沿って取られている。実装基板１１８は、２組のボンドパッド１２０及び対応する表面仕上げ１２２を有して詳細に表されている。扁平はんだバンプ配列１３１の中の２つのバンプも表されている。各扁平はんだバンプ１３１は、バンプ高さ２３２及びバンプ幅２３４を有する。各扁平はんだバンプ１３１のアスペクト比は、バンプ高さ２３２をバンプ幅２３４で割ったものとして与えられる。更に、ボンドパッド１２０の幅２３４が１として与えられる実施例では、ピッチ２３６は、幅２３４の１．５倍として与えられる。
【００１７】
実施例で、アスペクト比は、ピッチがボンドパッド１２０の幅２３４の１．５倍である場合に、０．６ｍｍピッチに基づく。結果として、各扁平はんだバンプ１３１は、１７０μｍ割る０．４ｍｍのアスペクト比、すなわち、約０．４２５のアスペクト比を有する。実施例で、各扁平はんだバンプ１３１は、２００μｍ割る０．４ｍｍのアスペクト比、すなわち、約０．５のアスペクト比を有する。ボンドパッド１２０が３００μｍの直径を有し且つピッチが０．６ｍｍである実施例では、２００μｍバンプスタンドオフを伴うアスペクト比は０．６７である。
【００１８】
実施例で、アスペクト比は、ピッチがボンドパッド１２０の幅２３４の１．５倍である場合に、０．５ｍｍピッチに基づく。結果として、各扁平はんだバンプ１３１は、１００μｍ割る３３３ｍｍのアスペクト比、すなわち、約０．３のアスペクト比を有する。ボンドパッド１２０が２００μｍの直径を有し且つピッチが０．５ｍｍである実施例では、１００μｍバンプスタンドオフを伴うアスペクト比は０．５である。
【００１９】
他のピッチが、表される実施例に適用されてよい。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４の１．３３倍である。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４の１．２５倍である。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４に等しい。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４の１．６７倍である。実施例で、ピッチ２３６は、ボンドパッド１２０の幅２３４の２倍である。
【００２０】
図１ｅは、実施例に従って図１ｄで表されているパッケージ１０３の更なる処理後の半導体集積回路パッケージ１０４の横断立面図である。フリップフロップパッケージ１１０は、表されるように、Ｚ軸に対して反転されている。フリップフロップパッケージ１１０は、実施例に従って、印刷配線ボード等のボード１３８と結合されるように表されている。方向矢印は、実装基板１１８及びボード１３８が接合されようとしていることを表す。ボード１３８は複数のボンドパッド１４０を有して構成される。実装基板１１８にあるボンドパッド１２０と同様に、ボード１３８にあるボンドパッド１４０は表面仕上げ１４２を有してよい。また、同様に、表面仕上げ１４２は、実施例に従ってボンドパッド１４０の金属より貴である金属又は合金であってよい。
【００２１】
また、ボード１３８は、はんだペースト配列を有する。４つのボードはんだペースト配列１４４が表されている。処理方法実施例で、リフローされた扁平はんだバンプ配列１３１は、ボードはんだペースト配列１４４の対応するものと結合されている。処理方法実施例で、マイクロ電子デバイスパッケージ１１０のはんだグリッド配列１３１をアセンブルする処理は、扁平はんだバンプ１３１が、印刷配線ボード基板１３８に配置されているボードはんだペースト配列１４４と結合されているように示される。ボードはんだペースト配列１４４への複数のリフローされた扁平はんだバンプ１３１のアセンブリは、この表される実施例で達成されてよい。
【００２２】
図１ｆは、実施例に従って図１ｅで表されているパッケージ１０４の更なる処理の後の半導体集積回路パッケージ１０５の横断立面図である。パッケージ１０５は、扁平はんだバンプ配列１３１とボードはんだペースト配列１４４との間の接触によりボード１３８と結合されている実装基板１１８を有する。
【００２３】
図３ａは、実施例に従って図１ｆで表されている横断立面図の詳細３００である。詳細３００は、図１ｆの切断線３００に沿って取られている。実装基板１１８は、１つのボンドパッド１２０を有して詳細に表されている。更なる詳細は図３ａに表される。これは、図２に示されている実施例でも考えられてよい。例えば、扁平はんだバンプ配列１３１のリフローの間、表面仕上げ１２２の一部は、パッケージ金属間層１５０及びパッケージ残留表面仕上げ１２３を形成するために費やされてよい。パッケージ金属間層１５０は、費やされる表面仕上げ１２２及びはんだペーストのはんだの一部から形成される。
【００２４】
図３ａは、また、扁平はんだバンプ１３１と直に接するボードはんだペースト１４４を示す。結合されたボードはんだペースト１４４及び扁平はんだバンプ１３１は、パッケージバンプ高さ３４６及びパッケージバンプ幅３４８を示す。パッケージバンプ幅３４８は、特有の幅３４８又はボンドパッド１２０及び１４０の直径として定義される。各パッケージバンプのアスペクト比は、パッケージバンプ高さ３４６割るパッケージバンプ幅３４８として与えられる。
【００２５】
図３ｂは、実施例に従って図３ａに表されている構造の更なる処理後の図１ｆに表されている横断立面図の詳細３０１である。ボードはんだペースト１４４（図３ａ）はボードバンプ１４５にリフローされている。また、リフローにより、残留表面仕上げ１４３及びボード金属間層１５２を形成するよう、図１ｅに表されている表面仕上げ１４２の少なくとも部分的な消耗が起こっている。
【００２６】
実施例で、ボードバンプ１４５は、扁平はんだバンプ１３１とは相異なる化学組成を有する。ボードはんだペースト１４４のリフローの結果として、有用なぬれ接触が、有効な物質移動がなくとも、ボードバンプ１４５と扁平はんだバンプ１３１との間で行われる。
【００２７】
実施例で、扁平はんだバンプ１３１は、ボードバンプ１４５のリフローされた物質の侵入によって希釈されている。ボードはんだペースト１４４のリフローの結果として、ボードはんだペースト１４４の成分は、はんだ相熱力学に基づいて、扁平はんだバンプ１３１に溶ける。結果として、扁平はんだバンプ１３１のはんだ親和力は、はんだペースト１３０のはんだ親和力とは有意に相違する。同様に、ボードバンプ１４５のはんだ親和力は、ボードはんだペースト１４４のはんだ親和力とは有意に相違する。そして更に、扁平はんだバンプ１３１及びボードパンプ１４５のはんだ親和力は同じである。
【００２８】
実施例で、扁平はんだバンプ１３１は、ボードバンプ１４５のリフローされた物質によって部分的にのみ浸潤されている。ボードはんだペースト１４４のリフローの結果として、ボードはんだペースト１４４の成分は、はんだ相熱力学に基づいて、扁平はんだバンプ１３１に溶ける。なお、その溶解の程度は、残留表面仕上げ１２３に近い扁平はんだバンプ１３１がボードバンプ１４５の物質によって有意に影響を受けることがないように、制限されている。同様に、扁平はんだバンプ１３１へのボードバンプ１４５の物質の溶解の程度は、ボードバンプ１４５が残留表面仕上げ１４３に近いボードはんだペースト１４４と同様の親和力を有するように、制限されている。実施例で、遷移区間３５４は、扁平はんだバンプ１３１とボードバンプ１４５との間に破線として表されている。遷移区間の範囲は、扁平はんだバンプ１３１及びボードパンプ１４５の局所的希釈を表す。扁平はんだバンプ１３１及びボードパンプ１４５は、特定のリフロー条件並びに扁平はんだバンプ１３１及びボードパンプ１４５のはんだ親和力に基づいて変化しうる。
【００２９】
パッケージ対ボンドパッド幅スタンドオフ比は、バンプ１３１及び１４５の累積高さ３４６をボンドパッド幅３４８で割ったものとして定義される。以降、この比をスタンドオフ比と称することとする。
【００３０】
実施例で、ピッチがボンドパッド１２０の幅の１．５倍である０．６ｍｍピッチ実施に基づいて、スタンドオフ比は約０．４２５である。０．４２５のスタンドオフ比実施で、累積高さは１７０μｍである。実施例で、ピッチがボンドパッド１２０の幅の１．５倍である０．６ｍｍピッチ実施に基づいて、スタンドオフ比は約０．５である。０．４００のスタンドオフ比実施で、累積高さは２００μｍである。実施例で、ピッチがボンドパッド１２０の幅の１．５倍である０．６ｍｍピッチ実施に基づいて、スタンドオフ比は約０．３である。
【００３１】
実施例で、ピッチがボンドパッド１２０の幅の１．５倍である０．５ｍｍピッチ実施に基づいて、スタンドオフ比は約０．３である。０．３のスタンドオフ比実施で、累積高さは１００μｍである。
【００３２】
実施例で、スタンドオフ比は、はんだバンプによらずに達成される。実施例で、構造の高さ３４６は、ボンドパッド１２０及び１４０の夫々に直に接している導電スタッドにより達成される。実施例で、高さ３４６は、はんだフィルムによって電気的に接続されている導電スタッドによって達成される。図３ｂで、構造１３１及び１４５は、境界３５４が存在しないようにインテグラル・スタッド構造を表す。更に、構造１５０及び１５２は、導電スタッド１３１及び１４５を夫々のボンドパッド１２０及び１４０へ接合するはんだフィルムに相当する。実施例で、導電スタッド１３１及び１４５は銅であり、パッド１２０及び１４０は銅であり、はんだフィルム１５０及び１５２ははんだペーストから得られる。実施例で、図３ｂは、高さ３４６及び幅３４８に関して縮尺通りに表されており、アスペクト比は、表されるような幅３４８で高さ３４６を割ったものの合理的な比較によって確認され得る。更に、このアスペクト比は、プラスマイナス１０パーセントだけ変化しうる。
【００３３】
スタンドオフ比がはんだペースト又はスタッドのいずれにより達成されようと、かかる処理方法によって達成される電気的構造はスタンドオフ接触と称されてよい。
【００３４】
図４は、実施例に従う処理フロー図４００である。
【００３５】
４１０で、処理は、マイクロ電子デバイス実装基板上にはんだペーストを形成する段階を有する。限定されない例は図１ａ乃至１ｃに表される。
【００３６】
４２０で、処理は、扁平はんだバンプを形成するようはんだペースト配列をリフローする段階を有する。限定されない例は図１ｄに表される。
【００３７】
４３０で、処理は、印刷配線ボード上ではんだペースト配列へ扁平はんだバンプ配列を結合する段階を有する。限定されない例は図１ｅ及び１ｆに表される。実施例で、処理は４３０で開始し終わる。実施例で、処理は、４１０で開始し、４３０で終わる。
【００３８】
４４０で、処理は、扁平なスタンドオフ接触を有して低スタンドオフ比パッケージを形成するよう、扁平はんだバンプ配列に対してボードはんだペースト配列をリフローする段階を有する。限定されない例は図３ｂに表される。実施例で、扁平なスタンドオフ接触は、スタッドを用いて形成される。
【００３９】
図５は、実施例に従う電子システム５００の概略図である。表される電子システム５００は、本開示で挙げられているようなスタンドオフ比を示す装置を具現することができる。実施例で、電子システム５００は、電子システム５００の種々の構成要素を電気的に結合するシステムバス５２０を有するコンピュータシステムである。システムバス５２０は、様々な実施例に従って、単一バス又はバスの何らの組合せである。電子システム５００は、電力を集積回路５１０へ供給する電圧源５３０を有する。幾つかの実施例で、電圧源５３０は、システムバス５２０を介して集積回路５１０へ電流を供給する。
【００４０】
集積回路５１０は、システムバス５２０へ電気的に結合されており、実施例に従って、如何なる回路又は回路の組合せも有する。実施例で、集積回路５１０は、如何なるタイプのものであってもよいプロセッサ５１２を有する。ここで使用されるように、プロセッサ５１２は、マイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサ、又は他のプロセッサのような如何なるタイプの回路をも意味しうるが、これらに限定されない。集積回路５１０に含まれ得る他のタイプの回路は、例えば、携帯電話、ポケットベル、携帯型コンピュータ、送受信兼用ラジオ、及び同様の電子システム等の無線装置で使用される通信回路５１４のようなカスタム回路又はＡＳＩＣである。実施例で、集積回路５１０は、ＳＲＡＭ等のオンダイのメモリ５１６を有する。実施例で、集積回路５１０は、ｅＤＲＡＭ等のオンダイのメモリ５１６を有する。
【００４１】
実施例で、電子システム５００は、また、外部メモリ５４０を有する。外部メモリ５４０は、例えば、ＲＡＭの形をとるメインメモリ５４２、１若しくはそれ以上のハードドライブ５４４、及び／又は、ディスケット、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）、フラッシュメモリキー、及び当該技術で知られる他の取り外し可能な媒体等の取り外し可能な媒体５４６を扱う１若しくはそれ以上のドライブのような、特定の用途に適した１又はそれ以上のメモリ素子を有してよい。
【００４２】
実施例で、電子システム５００は、また、表示装置５５０及び音声出力５６０を有する。実施例で、電子システム５００は、キーボード、マウス、トラックボール、ゲームコントローラ、マイクロフォン、音声認識装置、又は電子システム５００に情報を入力する何らかの他の装置のような、コントローラ５７０を有する。
【００４３】
ここで示されるように、集積回路５１０は、電子部品パッケージと、電子システムと、コンピュータシステムと、集積回路を製造する１又はそれ以上の方法と、様々な実施例及びそれらの当該技術で認められる等価なものとしてここで挙げられている集積回路及び薄型スタンドオフ配列集積回路ダイパッケージを含む電子アセンブリを製造する１又はそれ以上の方法とを含む多種多様な実施形態で実施され得る。要素、材料、形状、寸法、及び動作の手順は全て、特定のパッケージング要求に適応させるよう変更され得る。
【００４４】
上記の発明の詳細な記載では、種々の特徴は、本開示を簡素化する目的で単一の実施形態にまとめられている。開示される方法は、本発明の請求される実施形態が各請求項で明示されているよりも多くの特徴を必要とするという意図を反映すると解されるべきではない。むしろ、特許請求の範囲にあるように、本発明の対象は、単一の開示される実施形態の全ての特徴にあるわけではない。このように、特許請求の範囲は発明の詳細な記載の一部を構成する。各請求項は、別個の好ましい実施形態として独立している。
【００４５】
当業者には容易に理解されるように、本発明の性質を説明するために記載されている部分及び方法段階の詳細、材料、及び配置に対する他の種々の変更は、特許請求の範囲に現れる本発明の技術的範囲から逸脱することなく行われてよい。
【符号の説明】
【００４６】
１００〜１０５ 半導体集積回路パッケージ
１１０ フリップフロップパッケージ
１１２ 集積回路
１１４ アンダーフィル
１１６ はんだボール
１１８ 実装基板
１２０，１４０ ポンドパッド
１２２，１４２ 表面仕上げ
１２３，１４３ 残留表面仕上げ
１２４ マスク
１２６ はんだペースト
１２８ スクイーズ
１３０，１４４ はんだペースト配列
１３１ 扁平はんだバンプ
１３８ ボード
１４５ ボードバンプ
１５０，１５２ 金属間層
３５４ 遷移区間
５００ 電子システム
５１０ 集積回路
５１２ プロセッサ
５１４ 通信回路
５１６ オンダイメモリ
５２０ システムバス
５３０ 電圧源
５４０ 外部メモリ
５４２ メインメモリ
５４４ ハードドライブ
５４６ 取り外し可能な媒体
５５０ 表示装置
５６０ 音声出力
５７０ 入力装置
【特許請求の範囲】
【請求項１】
マイクロ電子デバイス実装基板とボードとの間に接触スタッドを作る段階を有し、
前記接触スタッドは、１００μｍから２００μｍの範囲にある高さを有し、
前記実装基板及び前記ボードは、接触スタッド高さ／ボンドパッド幅である０．３から０．５のスタンドオフ比を示す、処理方法。
【請求項２】
前記接触スタッドは銅であり、
前記接触スタッドを作る前記段階は、
はんだペーストから得られるはんだフィルム間に前記接触スタッドを配置する段階と、
約１０μｍから約１００μｍの範囲にある平均金属粒子サイズを達成する条件下で前記はんだフィルムをリフローする段階と
を有する、請求項１記載の処理方法。
【請求項３】
前記接触スタッドの上及び下に配置されるはんだフィルムをリフローする段階を更に有し、
前記接触スタッドは、第１の直径の接触スタッドの中心領域と、第２の直径の接触スタッドの周辺領域とを有する接触スタッド配列の部分であり、
前記第２の直径は前記第１の直径より大きい、請求項１記載の処理方法。
【請求項４】
実装基板に配置されるフリップフロップパッケージと、
ボードと
を有し、
前記実装基板は、複数のボンドパッドに配置されているスタンドオフ接触配列を有し、
前記スタンドオフ接触配列は前記ボードへ結合され、
前記ボード及び前記実装基板は、１００μｍから２００μｍの高さ範囲と、スタンドオフ接触高さ／ボンドパッド幅である０．３から０．５のスタンドオフ比とを有して前記スタンドオフ接触配列によって相隔てられる、装置。
【請求項５】
前記スタンドオフ接触配列ははんだグリッド配列である、請求項４記載の装置。
【請求項６】
前記スタンドオフ接触配列ははんだグリッド配列であり、
前記はんだグリッド配列は、前記実装基板と接する第１はんだバンプと、前記ボードと接する第２はんだバンプとを有する、請求項４記載の装置。
【請求項７】
前記スタンドオフ接触配列は、前記実装基板上の夫々のボンドパッドへ及び前記ボード上の夫々のボンドパッドへ結合される銅スタッド配列である、請求項４記載の装置。
【請求項８】
前記スタンドオフ接触配列は、第１の直径のスタンドオフ接触の中央領域と、第２の直径のスタンドオフ接触の周辺領域とを有し、
前記第２の直径は前記第１の直径より大きい、請求項４記載の装置。
【請求項９】
前記スタンドオフ接触配列ははんだグリッド配列であり、
前記はんだグリッド配列は、前記実装基板と接する第１はんだバンプと、前記ボードと接する第２はんだバンプとを有し、
前記スタンドオフ接触配列は、第１の直径のスタンドオフ接触の中央領域と、第２の直径のスタンドオフ接触の周辺領域とを有し、
前記第２の直径は前記第１の直径より大きい、請求項４記載の装置。
【請求項１０】
前記スタンドオフ接触配列は、前記実装基板上の夫々のボンドパッドへ及び前記ボード上の夫々のボンドパッドへ結合される銅スタッド配列であり、
前記スタンドオフ接触配列は、第１の直径のスタンドオフ接触の中央領域と、第２の直径のスタンドオフ接触の周辺領域とを有し、
前記第２の直径は前記第１の直径より大きい、請求項４記載の装置。
【請求項１１】
前記はんだグリッド配列は、実装基板ボンドパッド配列に配置され、
前記実装基板ボンドパッド配列は、第１金属及び表面仕上げ第２金属を有し、
当該装置は、前記表面仕上げ第２金属と前記スタンドオフ接触配列との間に配置されている金属間層を更に有する、請求項５記載の装置。
【請求項１２】
前記はんだグリッド配列は、実装基板ボンドパッド配列に配置され、
前記実装基板ボンドパッド配列は、第１金属及び表面仕上げ第２金属を有し、
当該装置は、
前記表面仕上げ第２金属と前記スタンドオフ接触配列との間に配置されている金属間層と、
第１金属及びボード表面仕上げ第２金属を有するボードボンドパッド配列に配置されるリフローされたボードはんだグリッド配列と、
前記ボードはんだグリッド配列と前記ボード表面仕上げ第２金属との間に配置されている金属間層と
を有する、請求項５記載の装置。
【請求項１３】
複数の実装基板ボンドパッドを有する実装基板に配置されているフリップフロップパッケージに配置されるマイクロ電子ダイと、
ボードと、
前記マイクロ電子ダイへ結合される外部メモリと
を有し、
前記実装基板は、前記複数の実装基板ボンドパッドに配置されているスタンドオフ接触配列を有し、
前記スタンドオフ接触配列は、対応する複数のボードボンドパッドで前記ボードへ結合され、
前記ボード及び前記実装基板は、１００μｍから２００μｍの高さ範囲と、スタンドオフ接触高さ／ボンドパッド幅である０．３から０．５のスタンドオフ比とを有して前記スタンドオフ接触配列によって相隔てられる、コンピュータシステム。
【請求項１４】
前記スタンドオフ接触配列は、リフローされた実装基板はんだグリッド配列と、リフローされたボードはんだグリッド配列とを有する、請求項１３記載のコンピュータシステム。
【請求項１５】
前記スタンドオフ接触配列は接触スタッド配列を有する、請求項１３記載のコンピュータシステム。
【請求項１】
マイクロ電子デバイス実装基板とボードとの間に接触スタッドを作る段階を有し、
前記接触スタッドは、１００μｍから２００μｍの範囲にある高さを有し、
前記実装基板及び前記ボードは、接触スタッド高さ／ボンドパッド幅である０．３から０．５のスタンドオフ比を示す、処理方法。
【請求項２】
前記接触スタッドは銅であり、
前記接触スタッドを作る前記段階は、
はんだペーストから得られるはんだフィルム間に前記接触スタッドを配置する段階と、
約１０μｍから約１００μｍの範囲にある平均金属粒子サイズを達成する条件下で前記はんだフィルムをリフローする段階と
を有する、請求項１記載の処理方法。
【請求項３】
前記接触スタッドの上及び下に配置されるはんだフィルムをリフローする段階を更に有し、
前記接触スタッドは、第１の直径の接触スタッドの中心領域と、第２の直径の接触スタッドの周辺領域とを有する接触スタッド配列の部分であり、
前記第２の直径は前記第１の直径より大きい、請求項１記載の処理方法。
【請求項４】
実装基板に配置されるフリップフロップパッケージと、
ボードと
を有し、
前記実装基板は、複数のボンドパッドに配置されているスタンドオフ接触配列を有し、
前記スタンドオフ接触配列は前記ボードへ結合され、
前記ボード及び前記実装基板は、１００μｍから２００μｍの高さ範囲と、スタンドオフ接触高さ／ボンドパッド幅である０．３から０．５のスタンドオフ比とを有して前記スタンドオフ接触配列によって相隔てられる、装置。
【請求項５】
前記スタンドオフ接触配列ははんだグリッド配列である、請求項４記載の装置。
【請求項６】
前記スタンドオフ接触配列ははんだグリッド配列であり、
前記はんだグリッド配列は、前記実装基板と接する第１はんだバンプと、前記ボードと接する第２はんだバンプとを有する、請求項４記載の装置。
【請求項７】
前記スタンドオフ接触配列は、前記実装基板上の夫々のボンドパッドへ及び前記ボード上の夫々のボンドパッドへ結合される銅スタッド配列である、請求項４記載の装置。
【請求項８】
前記スタンドオフ接触配列は、第１の直径のスタンドオフ接触の中央領域と、第２の直径のスタンドオフ接触の周辺領域とを有し、
前記第２の直径は前記第１の直径より大きい、請求項４記載の装置。
【請求項９】
前記スタンドオフ接触配列ははんだグリッド配列であり、
前記はんだグリッド配列は、前記実装基板と接する第１はんだバンプと、前記ボードと接する第２はんだバンプとを有し、
前記スタンドオフ接触配列は、第１の直径のスタンドオフ接触の中央領域と、第２の直径のスタンドオフ接触の周辺領域とを有し、
前記第２の直径は前記第１の直径より大きい、請求項４記載の装置。
【請求項１０】
前記スタンドオフ接触配列は、前記実装基板上の夫々のボンドパッドへ及び前記ボード上の夫々のボンドパッドへ結合される銅スタッド配列であり、
前記スタンドオフ接触配列は、第１の直径のスタンドオフ接触の中央領域と、第２の直径のスタンドオフ接触の周辺領域とを有し、
前記第２の直径は前記第１の直径より大きい、請求項４記載の装置。
【請求項１１】
前記はんだグリッド配列は、実装基板ボンドパッド配列に配置され、
前記実装基板ボンドパッド配列は、第１金属及び表面仕上げ第２金属を有し、
当該装置は、前記表面仕上げ第２金属と前記スタンドオフ接触配列との間に配置されている金属間層を更に有する、請求項５記載の装置。
【請求項１２】
前記はんだグリッド配列は、実装基板ボンドパッド配列に配置され、
前記実装基板ボンドパッド配列は、第１金属及び表面仕上げ第２金属を有し、
当該装置は、
前記表面仕上げ第２金属と前記スタンドオフ接触配列との間に配置されている金属間層と、
第１金属及びボード表面仕上げ第２金属を有するボードボンドパッド配列に配置されるリフローされたボードはんだグリッド配列と、
前記ボードはんだグリッド配列と前記ボード表面仕上げ第２金属との間に配置されている金属間層と
を有する、請求項５記載の装置。
【請求項１３】
複数の実装基板ボンドパッドを有する実装基板に配置されているフリップフロップパッケージに配置されるマイクロ電子ダイと、
ボードと、
前記マイクロ電子ダイへ結合される外部メモリと
を有し、
前記実装基板は、前記複数の実装基板ボンドパッドに配置されているスタンドオフ接触配列を有し、
前記スタンドオフ接触配列は、対応する複数のボードボンドパッドで前記ボードへ結合され、
前記ボード及び前記実装基板は、１００μｍから２００μｍの高さ範囲と、スタンドオフ接触高さ／ボンドパッド幅である０．３から０．５のスタンドオフ比とを有して前記スタンドオフ接触配列によって相隔てられる、コンピュータシステム。
【請求項１４】
前記スタンドオフ接触配列は、リフローされた実装基板はんだグリッド配列と、リフローされたボードはんだグリッド配列とを有する、請求項１３記載のコンピュータシステム。
【請求項１５】
前記スタンドオフ接触配列は接触スタッド配列を有する、請求項１３記載のコンピュータシステム。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図２】
【図３ａ】
【図３ｂ】
【図４】
【図５】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図２】
【図３ａ】
【図３ｂ】
【図４】
【図５】
【公開番号】特開２０１２−１５１４８７（Ｐ２０１２−１５１４８７Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１２−６００２３（Ｐ２０１２−６００２３）
【出願日】平成２４年３月１６日（２０１２．３．１６）
【分割の表示】特願２００９−１４０２６９（Ｐ２００９−１４０２６９）の分割
【原出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２４年３月１６日（２０１２．３．１６）
【分割の表示】特願２００９−１４０２６９（Ｐ２００９−１４０２６９）の分割
【原出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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