歪み半導体基板の製造方法および歪みＭＯＳＦＥＴの製造方法
【課題】歪み緩和バッファ層を設けることなく、結晶構造を有する半導体基板の表面に歪み半導体層を形成でき、したがって、簡単かつ低コストで歪み半導体基板を作製できる歪み半導体基板の製造方法を提供すること。
【解決手段】結晶構造を有する半導体基板の表面に絶縁膜を形成する（Ｓ１）。半導体基板の材料とは格子定数が異なる元素をその絶縁膜中にイオン注入する（Ｓ２）。その元素が絶縁膜中からはじき出されて半導体基板中に拡散して、その元素を要因とした歪みが半導体基板に生じるように熱処理を行う（Ｓ３）。
【解決手段】結晶構造を有する半導体基板の表面に絶縁膜を形成する（Ｓ１）。半導体基板の材料とは格子定数が異なる元素をその絶縁膜中にイオン注入する（Ｓ２）。その元素が絶縁膜中からはじき出されて半導体基板中に拡散して、その元素を要因とした歪みが半導体基板に生じるように熱処理を行う（Ｓ３）。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は歪み半導体基板の製造方法に関し、より詳しくは、結晶構造を有する半導体基板に歪みの要因となる元素を導入して歪み半導体基板を作製する製造方法に関する。
【０００２】
また、この発明は、そのような歪み半導体基板を用いてＭＯＳＦＥＴを作製する歪みＭＯＳＦＥＴの製造方法に関する。
【背景技術】
【０００３】
これまで、超ＬＳＩ（Ultra-Large Scale Integration Circuit；大規模集積回路）などの用途のために、シリコン（Ｓｉ）基板上に作製されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor、ＭＯＳ電界効果トランジスタ）（以下「Ｓｉ−ＭＯＳＦＥＴ」と記す。）の微細化に向けた研究が盛んに行われてきた。最近では、超ＬＳＩのさらなる高速化に向けて、高移動度のＧａＡｓを材料とするＭＯＳＦＥＴが実用化されている。しかし、ＳｉはＧａやＡｓよりも地球上に豊富に存在し、安価であり、しかも、人体や環境に与える害がないという優れた特長を持つ。そのため、Ｓｉ基板上に高速なＭＯＳＦＥＴを作製できれば、その有用性は大きい。そこで、Ｓｉにゲルマニウム（Ｇｅ）を混ぜた混晶であるＳｉＧｅを次のように利用する方法が考え出された。すなわち、Ｓｉよりも原子間距離（格子定数）が大きいＳｉＧｅの上にＳｉを堆積（成長）させると、面内（横）方向と成長（縦）方向で原子間距離の異なるＳｉ層（歪みＳｉ層）が作製される。この歪みＳｉ層では、通常の単結晶Ｓｉと比較してバンド構造が変化するため、その中のキャリアは移動度が上がる。この歪みＳｉ層をＭＯＳＦＥＴのチャネル（キャリアの通り道）とする歪みＳｉ−ＭＯＳＦＥＴの実現が期待されている。その他にも、歪みＳｉＧｅや歪みＧｅをチャネルとするＭＯＳＦＥＴも高速動作が期待され、研究されている。
【０００４】
従来、これら歪みを導入した高速ＭＯＳＦＥＴをＳｉ基板上に作製する場合、一般的には、まず「歪み緩和ＳｉＧｅバッファ層」をＳｉ基板上に形成している。すなわち、単結晶Ｓｉ基板上にエピタキシャル成長法によってＳｉＧｅを徐々に堆積させると、初めはＳｉと同じ格子定数で成長してゆくが、ＳｉＧｅ層が或る膜厚を超えると、ＳｉＧｅの本来の格子定数に戻る（これを緩和という）。これにより、歪み緩和ＳｉＧｅバッファ層が形成される。続いて、緩和したＳｉＧｅ層の上に、Ｓｉを成長させて堆積し、Ｓｉ層を形成する。このＳｉ層は、ＳｉＧｅと同じ格子定数で成長するので、歪みＳｉ層となる。この歪みＳｉ層を用いてＭＯＳＦＥＴを作製すれば、チャネル領域に歪みを導入した歪みＳｉ−ＭＯＳＦＥＴが得られる。この方法では、ＭＯＳＦＥＴを作製する工程自体は、単なるＳｉ基板上のＭＯＳＦＥＴの場合と何ら変わらないため、実施が容易であるという利点がある。
【０００５】
しかしながら、上述の一般的な方法では、十分に歪みが緩和された良質な歪み緩和ＳｉＧｅバッファ層（ＳｉＧｅ膜）を得るためには、１μｍ以上の厚さまで膜を堆積する必要がある。このため、高コストとなり、また、ＳｉＧｅ層を介したリーク電流が大きくなるという問題が発生する。
【０００６】
そこで、例えば特許文献１（特開２００４−３６３６３６号公報）に記載されているように、ＳＧＯＩ（SiGe-on-Insulator）と呼ばれる基板、すなわち、ＳＯＩ（Si-on-Insulator）におけるＳｉＯ２上のＳｉ層をＳｉＧｅに置き換えたものに相当する基板が提案されている。作製方法としては、非特許文献１（杉山ら（N. Sugiyama et al.）著、「ＳＩＭＯＸ技術を用いた、薄く緩和したＳｉＧｅ／ＳｉＯ２／Ｓｉ構造上への歪みシリコン層の形成（Formation of strained-silicon layer on thin relaxed-SiGe/SiO2/Si structure using SIMOX technology）」、シン・ソリッド・フィルムズ（Thin Solid Films）、３６９巻、２０００年７月３日、ｐ．１９９−２０２）に記載されているように、Ｓｉ基板上に傾斜組成ＳｉＧｅバッファ層を成長してから酸素イオン注入を行い、絶縁層を形成する、いわゆるＳＩＭＯＸ法が提案されている。また、非特許文献２（エイ・アール・パウエルら（A. R. Powell et al.）著、「低変位で緩和したＳｉＧｅ材料の成長に対する新しいアプローチ（New approach to the growth of low dislocation relaxed SiGe material）」、アプライド・フィジクス・レターズ（Applied Physics Letters）、６４巻、１４号、１９９４年、ｐ．１８５６−１８５８）に記載されているように、Ｓｉ層の薄いＳＯＩ上にＳｉＧｅを成長する方法も提案されている。これらの方法を用いてすでに高移動度の歪みＳｉ−ＭＯＳＦＥＴが作製されている。
【０００７】
例えば非特許文献１に記載の方法では、まず、図９Ａに示すように、単結晶Ｓｉ基板１０１上に厚さ１μｍのＳｉ０．９Ｇｅ０．１層を形成する。このとき厚さ８００ｎｍの傾斜組成層１０２が挿入され、表面にはＳｉのキャップ層１０３が形成されている。この試料に対し、図９Ｂに示すように、加速エネルギー１８０ｋｅＶ、ドーズ量４×１０１７／ｃｍ２で酸素イオン（Ｏ＋）を注入した後、１３５０℃で６時間のアニールを行う（これを「ＳＩＭＯＸ熱処理」と呼ぶ。）。このＳＩＭＯＸ熱処理によって、図９Ｃに示すように、厚さ１００ｎｍ程度の埋め込み酸化膜１０４が形成される。領域１０５はＳｉＧｅ層である。この試料の深さ方向の元素分布を評価した結果によれば、ＳｉＧｅ層１０５よりも下に埋め込み酸化膜１０４が形成されているが、この埋め込み酸化膜１０４中にはＧｅ元素がほとんど含まれていないことが示されている。これは、酸素イオン注入後のアニール時にＳｉＯ２が形成される過程で、Ｇｅ元素がはじき出されたためである。ＳｉＧｅ結晶中に埋め込み酸化膜が形成された後に、図９Ｄに示すように、この試料の表面層１０５を一部エッチング除去し、さらにフッ酸溶液に浸すことにより表面に水素終端処理をした後、厚さ２００ｎｍ程度のＳｉ０．９Ｇｅ０．１バッファ層１０６及び厚さ２０ｎｍ程度のＳｉ層１０７を成長する。
【０００８】
上記非特許文献１の方法では、ＳＩＭＯＸ熱処理後は埋め込み酸化膜１０４よりも下の領域１０２ではＧｅ原子が基板奥深くまで拡散しているのに対し、埋め込み酸化膜１０４よりも上の領域１０５では熱処理前のＧｅ濃度が保持され、埋め込み酸化膜中１０４ではＧｅ原子がほとんど存在しない。つまり、埋め込み酸化膜１０４を挟んで、Ｇｅ濃度に大きな差が生じている。これは、高温下でのＧｅ拡散は非常に速いが、一方で埋め込み酸化膜１０４がＧｅ拡散に対して障壁として機能しており、ＳＩＭＯＸ熱処理時にＧｅが酸化膜１０４からはじき出されるからである。
【特許文献１】特開２００４−３６３６３６号公報
【非特許文献１】杉山直治ら（N. Sugiyama et al.）著、「ＳＩＭＯＸ技術を用いた、薄く緩和したＳｉＧｅ／ＳｉＯ２／Ｓｉ構造上への歪みシリコン層の形成（Formation of strained-silicon layer on thin relaxed-SiGe/SiO2/Si structure using SIMOX technology）」、シン・ソリッド・フィルムズ（Thin Solid Films）、３６９巻、２０００年７月３日、ｐ．１９９−２０２
【非特許文献２】エイ・アール・パウエルら（A. R. Powell et al.）著、「低変位で緩和したＳｉＧｅ材料の成長に対する新しいアプローチ（New approach to the growth of low dislocation relaxed SiGe material）」、アプライド・フィジクス・レターズ（Applied Physics Letters）、６４巻、１４号、１９９４年、ｐ．１８５６−１８５８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、従来の一般的な方法では、十分に歪みが緩和された良質な歪み緩和ＳｉＧｅバッファ層（ＳｉＧｅ膜）を得るためには、１μｍ以上の厚さまで膜を堆積する必要がある。このため、高コストとなり、また、ＳｉＧｅ層を介したリーク電流が大きくなるという問題が発生する。
【００１０】
また、特許文献１に記載されたようなＳＧＯＩ基板は、製造方法が複雑であり、高コストとなるという問題がある。
【００１１】
特に、非特許文献１の方法は、複雑であり、高コストとなる。しかも、ＳｉＧｅ層のＧｅ濃度を高くすることが困難である（より高移動度のＭＯＳ−ＦＥＴを得るためには、バンド構造を変化させる要因である歪みを大きくする必要がある。すなわち、Ｇｅ原子濃度が高くなくてはならない。しかし、上記方法では原子濃度比数１０％程度が限界であると推定される。）。また、ＳＩＭＯＸ熱処理で高温（１３５０℃）のアニールを行うため、良質なＳｉ／ＳｉＧｅ界面を保持することが困難である。また、ＳｉＧｅ層上に形成したＳｉ層とＳｉＧｅ層の界面の不純物が素子の動作に悪影響を及ぼす、という問題がある。
【００１２】
そこで、この発明の課題は、歪み緩和バッファ層を設けることなく、結晶構造を有する半導体基板の表面に歪み半導体層を形成でき、したがって、簡単かつ低コストで歪み半導体基板を作製できる歪み半導体基板の製造方法を提供することにある。
【００１３】
また、この発明は、そのような歪み半導体基板を用いてＭＯＳＦＥＴを作製する歪みＭＯＳＦＥＴの製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、この発明の歪み半導体基板の製造方法は、
結晶構造を有する半導体基板の表面に絶縁膜を形成する第１工程と、
上記半導体基板の材料とは格子定数が異なる元素を上記絶縁膜中にイオン注入する第２工程と、
上記元素が上記絶縁膜中からはじき出されて上記半導体基板中に拡散して、上記元素を要因とした歪みが上記半導体基板に生じるように熱処理を行う第３工程とを有する。
【００１５】
この発明の歪み半導体基板の製造方法では、まず第１工程で、結晶構造を有する半導体基板の表面に絶縁膜を形成する。この絶縁膜は、次工程で、歪みの要因となる元素を一時的にストックするために形成される。続いて、第２工程で、上記半導体基板の材料とは格子定数が異なる元素を上記絶縁膜中にイオン注入する。この元素は、上記半導体基板中で歪みの要因となる元素である。最後に、第３工程で、上記元素が上記絶縁膜中からはじき出されて上記半導体基板中に拡散して、上記元素を要因とした歪みが上記半導体基板に生じるように熱処理を行う。これにより、歪み緩和バッファ層を設けることなく、上記半導体基板の表面部分に歪みをもつ層（これを「歪み半導体層」と呼ぶ。）を形成できる。したがって、簡単かつ低コストで歪み半導体基板を作製できる。
【００１６】
また、この発明の歪み半導体基板の製造方法では、上記歪みの要因となる元素をイオン注入法を用いて導入しているため、エピタキシャル成長法を用いる場合と比較して、工程時間が短くなり、さらに低コストになるという利点がある。
【００１７】
また、この発明の歪み半導体基板の製造方法により作製された歪み半導体基板では歪み緩和バッファ層が存在しない。したがって、そのような歪み半導体基板を用いてＭＯＳＦＥＴ（歪みＳｉＧｅ−ＭＯＳＦＥＴなど）を作製する場合、歪み緩和バッファ層を介したリーク電流が発生しない。
【００１８】
また、この発明の歪み半導体基板の製造方法は、超ＬＳＩが通常形成されているシリコン基板又はＳＯＩ基板に適用することが可能である。また、上記絶縁膜としては、通常用いられている酸化シリコン及び窒化シリコンを用いることが可能である。したがって、この発明の歪み半導体基板の製造方法は、ＣＭＯＳ（相補型ＭＯＳ）製造プロセスに適用することが可能である。
【００１９】
また、第１工程における絶縁膜の形成は必ずしも１０００℃以上の高温を必要としないため、一般的なＣＭＯＳ製造プロセスで行われる熱酸化膜の形成とは別工程として実施することが可能である。したがって、例えば半導体基板の表面の一部領域に一般的なＣＭＯＳを形成した後、この発明の歪み半導体基板の製造方法を上記半導体基板の表面の他の領域に適用することが可能である。このように、この発明の歪み半導体基板の製造方法は応用範囲が広い。
【００２０】
一実施形態の歪み半導体基板の製造方法では、上記第２工程と第３工程とをこの順に繰り返し行うことを特徴とする。
【００２１】
この一実施形態の歪み半導体基板の製造方法では、上記第２工程と第３工程とをこの順に繰り返し行うことによって、上記絶縁膜に上記歪みの要因となる元素を一時的にストックし、それを上記半導体基板に拡散する処理が繰り返し行われる。したがって、上記歪み半導体層中の上記歪みの要因となる元素の濃度を高くすることが可能である。したがって、高移動度のＭＯＳ−ＦＥＴの形成が容易となる。
【００２２】
一実施形態の歪み半導体基板の製造方法では、
上記半導体基板はシリコン基板であり、
上記絶縁膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする。
【００２３】
この一実施形態の歪み半導体基板の製造方法では、半導体基板として、超ＬＳＩが通常形成されているシリコン（Ｓｉ）基板を用いている。したがって、本発明により作製された歪みＳｉＧｅ基板を一般的なＣＭＯＳや不揮発性メモリのチャネル部に用いることが可能となる。また、半導体基板としてのシリコン基板の表面の一部領域に一般的なＳｉ−ＭＯＳＦＥＴを形成し、この発明の歪み半導体基板の製造方法を上記半導体基板の表面の他の領域に適用して歪みＳｉＧｅ基板とし、そこにＭＯＳＦＥＴ（歪みＳｉ−ＭＯＳＦＥＴ）を形成するような作り分けが可能となる。また、上記絶縁膜としてのシリコン酸化膜またはシリコン窒化物は、一般的なＣＭＯＳプロセスで用いられている。したがって、この一実施形態の歪み半導体基板の製造方法では、新たな設備やプロセスを必要とせず、製造コストを安く抑えることができる。
【００２４】
一実施形態の歪み半導体基板の製造方法では、
上記半導体基板はＳＯＩ基板であり、
上記絶縁膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする。
【００２５】
この一実施形態の歪み半導体基板の製造方法では、半導体基板としてＳＯＩ基板を用いている。したがって、本発明により作製された歪みＳｉＧｅ基板をより微細なＭＯＳＦＥＴ形成に用いることが可能となる。また、上記絶縁膜としてのシリコン酸化膜またはシリコン窒化物は、一般的なＣＭＯＳプロセスで用いられている。したがって、この一実施形態の歪み半導体基板の製造方法では、新たな設備やプロセスを必要とせず、製造コストを安く抑えることができる。
【００２６】
一実施形態の歪み半導体基板の製造方法では、上記絶縁膜の膜厚は５ｎｍ以上かつ５０ｎｍ以下であることを特徴とする。
【００２７】
この一実施形態の歪み半導体基板の製造方法では、上記絶縁膜の膜厚は５ｎｍ以上であるから、上記第２工程でイオン注入によって上記歪みの要因となる元素を上記絶縁膜中のみに注入することが容易になる。すなわち、上記歪みの要因となる元素が上記絶縁膜中に分布して留まるように制御することができる。一方、上記絶縁膜の膜厚は５０ｎｍ以下であるから、上記歪みの要因となる元素の飛程のピークと上記半導体基板との間の距離が比較的近い。したがって、上記第３工程で熱処理によって上記歪みの要因となる元素を上記半導体基板まで比較的短時間で拡散させることができ、上記歪みの要因となる元素が上記絶縁膜中から十分にはじき出されるようにすることができる。
【００２８】
これに対して、上記絶縁膜の膜厚が５ｎｍを下回れば、上記第２工程でイオン注入によって上記歪みの要因となる元素を上記絶縁膜中のみに注入することが困難になる。すなわち、上記歪みの要因となる元素は上記絶縁膜を貫通して飛び越えて、上記半導体基板中に飛程のピークを持つことになる。このとき、上記半導体基板に欠陥が生じる。このため、本発明により作製された歪み半導体基板上にＭＯＳＦＥＴを形成した場合、そのＭＯＳＦＥＴの動作特性に悪影響を及ぼすことになる。一方、上記絶縁膜の膜厚が５０ｎｍを超えれば、上記歪みの要因となる元素の飛程のピークと上記半導体基板との間の距離が遠くなる。このため、上記第３工程で熱処理によって上記歪みの要因となる元素が上記半導体基板まで拡散する時間が長くなる問題や、上記歪みの要因となる元素が上記絶縁膜中から十分にはじき出されず、上記絶縁膜中に残留してしまうという問題が生じる。
【００２９】
一実施形態の歪み半導体基板の製造方法では、上記第２工程で、上記元素としてゲルマニウムを、負イオン注入法によって注入することを特徴とする。
【００３０】
この一実施形態の歪み半導体基板の製造方法では、上記半導体基板としてのＳｉ基板又はＳＯＩ基板に、上記歪みの要因となる元素としてゲルマニウム（Ｇｅ）を導入する。したがって、それらのＳｉ基板又はＳＯＩ基板の表面部分に容易に歪みを加えることができ、その表面部分のバンド構造を変化させてその表面部分（歪みＳｉＧｅ層）のキャリアの移動度をより高くすることができる。したがって、本発明により作製された歪み半導体基板上にＭＯＳＦＥＴを形成した場合、高移動度の歪みＳｉＧｅ−ＭＯＳＦＥＴが得られる。また、負イオン注入法によれば、負イオンが絶縁膜に入射するとき二次電子を発生させることがない。したがって、上記第２工程で、上記絶縁膜をチャージアップさせることなく、Ｇｅを注入することが可能となる。従って、作製された歪みＳｉＧｅ−ＭＯＳＦＥＴの動作特性に悪影響を及ぼすことがない。
【００３１】
一実施形態の歪み半導体基板の製造方法では、上記ゲルマニウムのドーズ量は１×１０１５／ｃｍ２以上であることを特徴とする。
【００３２】
この一実施形態の歪み半導体基板の製造方法では、上記ゲルマニウム（Ｇｅ）のドーズ量は１×１０１５／ｃｍ２以上である。したがって、例えば上記絶縁膜の膜厚は５ｎｍ以上かつ５０ｎｍ以下である場合に、上記第３工程で熱処理によって、上記半導体基板としてのＳｉ基板又はＳＯＩ基板の表面部分（歪みＳｉＧｅ層）のＧｅ濃度（原子濃度比）を容易に１０％以上にすることができ、その表面部分に十分な歪みを加えることができる。
【００３３】
これに対して、上記ゲルマニウム（Ｇｅ）のドーズ量が１×１０１５／ｃｍ２を下回っていれば、上記第３工程で熱処理によって上記半導体基板としてのＳｉ基板又はＳＯＩ基板の表面部分のＧｅ濃度（原子濃度比）を１０％以上にすることが困難で、その表面部分に十分な歪みを加えることができない。
【００３４】
一実施形態の歪み半導体基板の製造方法では、上記第３工程で上記熱処理の温度は８００℃以上であることを特徴とする。
【００３５】
この一実施形態の歪み半導体基板の製造方法では、上記第３工程で上記熱処理の温度は８００℃以上であるから、上記第２工程で上記絶縁膜中に注入された上記元素が上記絶縁膜中からはじき出されて上記半導体基板中に容易に拡散する。これにより、上記元素を要因とした歪みが上記半導体基板に生じる。
【００３６】
これに対して、上記第３工程で上記熱処理の温度が８００℃を下回れば、上記第２工程で上記絶縁膜中に注入された上記元素が上記絶縁膜中に微粒子の形態で残留することとなる。このため、上記半導体基板中に拡散する上記元素の濃度が低くなる。また、本発明により作製された歪み半導体基板を用いてＭＯＳＦＥＴを作製する場合において、上記絶縁膜をそのＭＯＳＦＥＴの絶縁膜として用いるとき、ＭＯＳＦＥＴの動作特性にヒステリシス等の悪影響を及ぼすことになる。
【００３７】
この発明の歪みＭＯＳＦＥＴの製造方法は、
上記歪み半導体基板の製造方法を実施した後、
上記第１工程で形成した絶縁膜を除去して、上記歪み半導体基板の表面に新たな絶縁膜を形成し、
上記新たな絶縁膜をゲート絶縁膜として含むＭＯＳＦＥＴを形成することを特徴とする。
【００３８】
上記第２工程では、上記第１工程で形成した絶縁膜中に上記歪みの要因となる元素が注入される。このため、上記第３工程で８００℃以上の高温で熱処理を実施しても、上記絶縁膜中上記歪みの要因となる元素が微かに残留したり、上記絶縁膜自身に欠陥等のダメージが残る可能性がある。そこで、この発明の歪みＭＯＳＦＥＴの製造方法では、上記第１工程で形成した絶縁膜を除去して、上記歪み半導体基板の表面に新たな絶縁膜を形成し、上記新たな絶縁膜をゲート絶縁膜として含むＭＯＳＦＥＴを形成する。これにより、高性能な歪み半導体−ＭＯＳＦＥＴを製造することが可能となる。
【発明を実施するための最良の形態】
【００３９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４０】
なお、以下の各実施形態では、本発明を適用する対象、つまり結晶構造を有する半導体基板として、単結晶シリコン基板を用いる場合について説明する。
【００４１】
（第１実施形態）
図１は、一実施形態の歪みＳｉＧｅ基板の製造方法の概略工程フローを示している。この工程フローを、図２Ａ、図２Ｂの工程断面図を参照しながら、次に説明する。
【００４２】
（１）まず、図２Ａに示すように、結晶構造を有する半導体基板としての単結晶シリコン基板２０１の表面に、絶縁膜としてのシリコン酸化膜２０２を形成する（図１中の工程Ｓ１）。
【００４３】
このシリコン酸化膜２０２は、次工程で、歪みの要因となるゲルマニウム２０３を一時的にストックするために形成される。
【００４４】
（２）次に、図２Ｂに示すように、シリコン基板２０１の材料とは格子定数が異なる元素であるゲルマニウム２０３をシリコン酸化膜２０２中にイオン注入する（図１中の工程Ｓ２）。
【００４５】
このゲルマニウム２０３は、シリコン基板２０１中で歪みの要因となる元素である。
【００４６】
ここで、イオン注入を負イオン注入法により行えば、負イオンが絶縁膜に入射するとき二次電子を発生させることがない。したがって、シリコン酸化膜２０２をチャージアップさせることなく、Ｇｅを注入することが可能となる。この結果、この製造方法により作製された歪みシリコン基板を用いて歪みＳｉＧｅ−ＭＯＳＦＥＴを作製した場合、歪みＳｉＧｅ−ＭＯＳＦＥＴの動作特性に悪影響を及ぼすことがない。
【００４７】
また、この製造方法では、歪みの要因となるゲルマニウム２０３をイオン注入法を用いて導入しているため、エピタキシャル成長法を用いる場合と比較して、工程時間が短くなり、低コストになるという利点がある。
【００４８】
（３）次に、ゲルマニウム２０３がシリコン酸化膜２０２中からはじき出されてシリコン基板２０１中に拡散して、ゲルマニウム２０３を要因とした歪みがシリコン基板２０１に生じるように熱処理を行う（図１中の工程Ｓ３）。
【００４９】
このようにした場合、シリコン基板２０１の表面部分に、歪みの要因となるゲルマニウム（Ｇｅ）２０３が導入されて、シリコン基板２０１の表面部分に容易に歪みを加えることができる。これにより、シリコン基板２０１の表面部分のバンド構造を変化させてその表面部分（歪みＳｉＧｅ層）のキャリアの移動度をより高くすることができる。
【００５０】
これにより、歪み緩和バッファ層を設けることなく、シリコン基板２０１の表面部分に歪みをもつ層（これを「歪みＳｉＧｅ層」と呼ぶ。）を形成できる。したがって、簡単かつ低コストでゲルマニウムを含有する歪みシリコン基板を作製できる。
【００５１】
また、この製造方法により作製された歪みシリコン基板では歪み緩和バッファ層が存在しない。したがって、そのような歪みシリコン基板を用いてＭＯＳＦＥＴ（歪みＳｉＧｅ−ＭＯＳＦＥＴなど）を作製する場合、歪み緩和バッファ層を介したリーク電流が発生しない。
【００５２】
また、この製造方法は、超ＬＳＩが通常形成されている単結晶シリコン基板２０１を対象としている。また、絶縁膜としては、通常用いられているシリコン酸化膜２０２を用いている。したがって、この歪みシリコン基板の製造方法は、ＣＭＯＳ（相補型ＭＯＳ）製造プロセスに適用することが可能である。また、この製造方法では、新たな設備やプロセスを必要とせず、製造コストを安く抑えることができる。
【００５３】
また、工程Ｓ１におけるシリコン酸化膜２０２の形成は必ずしも１０００℃以上の高温を必要としないため、一般的なＣＭＯＳ製造プロセスで行われる熱酸化膜の形成とは別工程として実施することが可能である。したがって、例えばシリコン基板２０１の表面の一部領域に一般的なＣＭＯＳを形成した後、この製造方法をシリコン基板２０１の表面の他の領域に適用することが可能である。このように、この歪みシリコン基板の製造方法は応用範囲が広い。
【００５４】
例えば、この製造方法により作製された歪みＳｉＧｅ基板を一般的なＣＭＯＳや不揮発性メモリのチャネル部に用いることが可能となる。また、シリコン基板２０１としてのシリコン基板の表面の一部領域に一般的なＳｉ−ＭＯＳＦＥＴを形成し、この発明の歪みシリコン基板の製造方法をシリコン基板２０１の表面の他の領域に適用して歪みＳｉＧｅ基板とし、そこにＭＯＳＦＥＴ（歪みＳｉＧｅ−ＭＯＳＦＥＴ）を形成するような作り分けが可能となる。
【００５５】
次に、上述の製造方法によるサンプル試作例を、実際のデータを挙げながら詳しく説明する。
【００５６】
まず、酸素雰囲気中９００℃にて、シリコン基板（（１００）結晶面）２０１に熱酸化膜２０２を２５ｎｍの厚さに形成する（工程Ｓ１）。その後、負イオン注入装置を用いて、加速エネルギ１０ｋｅＶ、ドーズ量１×１０１５／ｃｍ２という条件にてＧｅを注入する（工程Ｓ２）。
【００５７】
ここで、図３は、イオン注入後（熱処理前）のサンプルについて、高分解能ラザフォード後方散乱（High-resolution Rutherford Back Scattering：ＨＲＢＳ）法によって深さ方向の元素分布を測定した結果を示している。図３の横軸は上記シリコン酸化膜表面からの深さ（単位ｎｍ）を表し、図３の縦軸は原子濃度比を表している。図３中の黒丸は酸素（Ｏ）、黒三角はシリコン（Ｓｉ）、白丸はゲルマニウム（Ｇｅ）を表す。なお、左縦軸はＯ、Ｓｉの濃度比に対応し、右縦軸はＧｅの濃度比に対応している。この結果により、深さ１２ｎｍ程度の位置、すなわち、熱酸化膜の厚さ２５ｎｍのほぼ中央においてＧｅ濃度が最大となっていることがわかる。
【００５８】
その後、本サンプルを分割し、各々５００℃、７００℃、９００℃において、Ａｒ雰囲気中にて１時間の熱処理を行った（工程Ｓ３）。
【００５９】
図４、図５、図６は、それぞれ５００℃、７００℃、９００℃の温度で熱処理を受けたサンプルについて、ＨＲＢＳ法によって深さ方向の元素分布を測定した結果を示している（それらの図の横軸、縦軸は図３のものと同様に設定されている。）。図４に示す５００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中のＧｅプロファイルはイオン注入後（熱処理前）のＧｅプロファイルと比較して、ほとんど変化していない。これに対して、図５に示す７００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中のＧｅがわずかにはじき出されている。また、図６に示す９００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中のＧｅは、シリコン基板２０１と熱酸化膜２０２との界面から数ｎｍ程度（ピーク深さは５ｎｍ程度）、シリコン基板２０１中に入り込んだ領域にはじき出されていることがわかる。
【００６０】
また、図７Ａ、図７Ｂ、図７Ｃは、それぞれ５００℃、７００℃、９００℃の熱処理を受けたサンプルについて、透過電子顕微鏡（ＴＥＭ）で観察して得られた写真を示している。さらに、図８Ａ、図８Ｂ、図８Ｃは、それぞれ図７Ａ、図７Ｂ、図７Ｃに対応して、５００℃、７００℃、９００℃の熱処理を受けたサンプルについての断面構造を模式的に示している。これらの図においては、図２Ａ、図２Ｂにおけるのと同様に、２０１はシリコン基板、２０２はシリコン酸化膜、２０３はゲルマニウムを表す。
【００６１】
図７Ａ及び図８Ａに示すように、５００℃の熱処理を受けたサンプルでは、Ｇｅ２０３は熱酸化膜２０２中に微粒子として残留していることがわかる。つまり、Ｇｅ原子２０３は凝縮して、直径数ｎｍ程度の微粒子がランダムに配置された状態になっていると考えられる。
【００６２】
図７Ｂ及び図８Ｂに示すように、７００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中でＧｅ２０３が凝集して、その粒径が大きくなっていることがわかる（凝集現象）。このときの微粒子の直径は５ｎｍ程度以上にまで成長している。
【００６３】
さらに図７Ｃ及び図８Ｃに示すように、９００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中にＧｅ原子２０３がほぼ残留していないことがわかる。
【００６４】
これらの結果は、熱処理によって熱酸化膜２０２中でＧｅ原子２０３の拡散が生じると同時にＧｅ原子２０３の凝縮も生じることを示している。５００℃程度の比較的低温では凝縮現象が優位になるのに対し、９００℃程度の比較的高温では拡散現象が優位になると考えられる。すなわち、本試作で９００℃の熱処理を受けたサンプルは、上記熱酸化膜２０２中からＧｅ原子２０３がはじき出されて、シリコン基板２０１と熱酸化膜２０２の界面からシリコン基板２０１中に５ｎｍ程度の深さの領域に高濃度に分布（再分布）したと考えられる。
【００６５】
これらの結果を踏まえて、製造条件に関して、次のことが言える。
【００６６】
ｉ）工程Ｓ１で形成されるシリコン酸化膜２０２の膜厚は５ｎｍ以上かつ５０ｎｍ以下であるのが望ましい。
【００６７】
シリコン酸化膜２０２の膜厚は５ｎｍ以上であれば、工程Ｓ２でイオン注入によって歪みの要因となるゲルマニウム２０３をシリコン酸化膜２０２中のみに注入することが容易になる。すなわち、歪みの要因となるゲルマニウム２０３がシリコン酸化膜２０２中に分布して留まるように制御することができる。一方、シリコン酸化膜２０２の膜厚は５０ｎｍ以下であるから、歪みの要因となるゲルマニウム２０３の飛程のピークとシリコン基板２０１との間の距離が比較的近い。したがって、工程Ｓ３で熱処理によって歪みの要因となるゲルマニウム２０３をシリコン基板２０１まで比較的短時間で拡散させることができ、歪みの要因となるゲルマニウム２０３がシリコン酸化膜２０２中から十分にはじき出されるようにすることができる。
【００６８】
これに対して、シリコン酸化膜２０２の膜厚が５ｎｍを下回れば、工程Ｓ２でイオン注入によって歪みの要因となるゲルマニウム２０３をシリコン酸化膜２０２中のみに注入することが困難になる。すなわち、歪みの要因となるゲルマニウム２０３はシリコン酸化膜２０２を貫通して飛び越えて、シリコン基板２０１中に飛程のピークを持つことになる。このとき、シリコン基板２０１に欠陥が生じる。このため、本発明により作製された歪みシリコン基板上にＭＯＳＦＥＴを形成した場合、そのＭＯＳＦＥＴの動作特性に悪影響を及ぼすことになる。一方、シリコン酸化膜２０２の膜厚が５０ｎｍを超えれば、歪みの要因となるゲルマニウム２０３の飛程のピークとシリコン基板２０１との間の距離が遠くなる。このため、工程Ｓ３で熱処理によって歪みの要因となるゲルマニウム２０３がシリコン基板２０１まで拡散する時間が長くなる問題や、歪みの要因となるゲルマニウム２０３がシリコン酸化膜２０２中から十分にはじき出されず、シリコン酸化膜２０２中に残留してしまうという問題が生じる。
【００６９】
ii）工程Ｓ２におけるゲルマニウム（Ｇｅ）のドーズ量は１×１０１５／ｃｍ２以上であるのが望ましい。
【００７０】
ゲルマニウム（Ｇｅ）のドーズ量が１×１０１５／ｃｍ２以上であれば、シリコン酸化膜２０２の膜厚が５ｎｍ以上かつ５０ｎｍ以下である場合に、工程Ｓ３で熱処理によって、シリコン基板２０１としてのＳｉ基板又はＳＯＩ基板の表面部分（歪みＳｉＧｅ層）のＧｅ濃度（原子濃度比）を容易に１０％以上にすることができ、その表面部分に十分な歪みを加えることができる。
【００７１】
これに対して、ゲルマニウム（Ｇｅ）のドーズ量が１×１０１５／ｃｍ２を下回っていれば、工程Ｓ３で熱処理によってシリコン基板２０１としてのＳｉ基板又はＳＯＩ基板の表面部分のＧｅ濃度（原子濃度比）を１０％以上にすることが困難で、その表面部分に十分な歪みを加えることができない。
【００７２】
iii）工程Ｓ３における熱処理の温度は８００℃以上であるのが望ましい。
【００７３】
熱処理の温度は８００℃以上であれば、工程Ｓ２でシリコン酸化膜２０２中に注入されたゲルマニウム２０３がシリコン酸化膜２０２中からはじき出されてシリコン基板２０１中に容易に拡散する。これにより、ゲルマニウム２０３を要因とした歪みがシリコン基板２０１に生じる。
【００７４】
これに対して、工程Ｓ３で熱処理の温度が８００℃を下回れば、工程Ｓ２でシリコン酸化膜２０２中に注入されたゲルマニウム２０３がシリコン酸化膜２０２中に微粒子の形態で残留することとなる。このため、シリコン基板２０１中に拡散するゲルマニウム２０３の濃度が低くなる。また、本発明により作製された歪みシリコン基板を用いてＭＯＳＦＥＴを作製する場合において、シリコン酸化膜２０２をそのＭＯＳＦＥＴの絶縁膜として用いるとき、ＭＯＳＦＥＴの動作特性にヒステリシス等の悪影響を及ぼすことになる。
【００７５】
上述の製造条件ｉ）〜iii）を採用すれば、シリコン基板２０１と熱酸化膜２０２との界面からシリコン基板２０１中に５ｎｍ程度入った深さの領域に歪みＳｉＧｅ層を作製することが可能となる。つまり、シリコン基板２０１と熱酸化膜２０２の界面近傍にのみＧｅを含んだ歪みＳｉＧｅ層が形成される。したがって、作製されたゲルマニウムを含有する歪みシリコン基板を用いてＭＯＳＦＥＴ（歪みＳｉＧｅ−ＭＯＳＦＥＴなど）を作製する場合、従来の問題であった歪み緩和バッファ層（ＳｉＧｅバッファ層）を介したリーク電流が発生しない。
【００７６】
（第２実施形態）
一実施形態の歪みシリコン基板の製造方法では、図１中に示した工程Ｓ１を実施した後、工程Ｓ２と工程Ｓ３とをこの順に繰り返し行う。
【００７７】
このように工程Ｓ２と工程Ｓ３とをこの順に繰り返し行うことによって、図２Ｂ中のシリコン酸化膜２０２に歪みの要因となるゲルマニウム２０３を一時的にストックし、それをシリコン基板２０１に拡散する処理が繰り返し行われる。したがって、歪みＳｉＧｅ層中の歪みの要因となるゲルマニウム２０３の濃度を高くすることが可能である。
【００７８】
したがって、この実施形態により作製された歪みシリコン基板上にＭＯＳＦＥＴを形成した場合、高移動度の歪みＭＯＳＦＥＴが得られる。
【００７９】
（第３実施形態）
上記工程Ｓ２では、工程Ｓ１で形成したシリコン酸化膜２０２中に歪みの要因となるゲルマニウム２０３が注入される（図２Ｂ参照）。このため、工程Ｓ３で８００℃以上の高温で熱処理を実施しても、シリコン酸化膜２０２中歪みの要因となるゲルマニウム２０３が微かに残留したり、シリコン酸化膜２０２自身に欠陥等のダメージが残る可能性がある。
【００８０】
そこで、この発明の一実施形態の歪みＳｉ−ＭＯＳＦＥＴの製造方法は、次のようなものである。すなわち、
（１）第１または第２実施形態の製造方法により歪みシリコン基板を作製する。
【００８１】
（２）その後、図１中の工程Ｓ１で形成したシリコン酸化膜２０２（図２Ａ参照）を除去して、歪みシリコン基板の表面に新たなシリコン酸化膜（図示せず）を形成する。
【００８２】
（３）その新たなシリコン酸化膜をゲート絶縁膜として含むＭＯＳＦＥＴを、一般的なＭＯＳ製造プロセスにより形成する。
【００８３】
これにより、高性能な歪みＳｉ−ＭＯＳＦＥＴを製造することが可能となる。
【００８４】
上述の各実施形態では、本発明を適用する対象、つまり結晶構造を有する半導体基板として、単結晶シリコン基板を用いる場合について説明したが、これに限られるものではない。本発明が適用される結晶構造を有する半導体基板は、ゲルマニウム、化合物半導体、ＳＯＩ基板でも良い。ＳＯＩ基板を用いれば、本発明により作製された歪みＳＯＩ基板を、より微細なＭＯＳＦＥＴ形成に用いることができる。
【００８５】
また、工程Ｓ１で形成される絶縁膜は、シリコン酸化膜２０２ではなく、例えばシリコン窒化膜であっても良い。その場合も、新たな設備やプロセスを必要とせず、製造コストを安く抑えることができる。
【図面の簡単な説明】
【００８６】
【図１】この発明の一実施形態の歪みＳｉ基板の製造方法の概略工程フローを示す図である。
【図２Ａ】上記歪みＳｉ基板の製造方法を説明する工程断面図である。
【図２Ｂ】上記歪みＳｉ基板の製造方法を説明する工程断面図である。
【図３】イオン注入後の深さ方向の元素濃度分布を示す図である。
【図４】温度５００℃での熱処理後のサンプルの深さ方向の元素濃度分布を示す図である。を示す図である。
【図５】温度７００℃での熱処理後のサンプルの深さ方向の元素濃度分布を示す図である。
【図６】温度９００℃での熱処理後のサンプルの深さ方向の元素濃度分布を示す図である。
【図７Ａ】温度５００℃での熱処理後のサンプルのＴＥＭによる観察写真を示す図である。
【図７Ｂ】温度７００℃での熱処理後のサンプルのＴＥＭによる観察写真を示す図である。
【図７Ｃ】温度９００℃での熱処理後のサンプルのＴＥＭによる観察写真を示す図である。
【図８Ａ】温度５００℃での熱処理後のサンプルの断面構造を模式的に示す図である。
【図８Ｂ】温度７００℃での熱処理後のサンプルの断面構造を模式的に示す図である。
【図８Ｃ】温度９００℃での熱処理後のサンプルの断面構造を模式的に示す図である。
【図９Ａ】従来の歪みＳｉ基板の製造方法による工程断面図である。
【図９Ｂ】従来の歪みＳｉ基板の製造方法による工程断面図である。
【図９Ｃ】従来の歪みＳｉ基板の製造方法による工程断面図である。
【図９Ｄ】従来の歪みＳｉ基板の製造方法による工程断面図である。
【符号の説明】
【００８７】
２０１ シリコン基板
２０２ シリコン酸化膜
２０３ ゲルマニウム
【技術分野】
【０００１】
この発明は歪み半導体基板の製造方法に関し、より詳しくは、結晶構造を有する半導体基板に歪みの要因となる元素を導入して歪み半導体基板を作製する製造方法に関する。
【０００２】
また、この発明は、そのような歪み半導体基板を用いてＭＯＳＦＥＴを作製する歪みＭＯＳＦＥＴの製造方法に関する。
【背景技術】
【０００３】
これまで、超ＬＳＩ（Ultra-Large Scale Integration Circuit；大規模集積回路）などの用途のために、シリコン（Ｓｉ）基板上に作製されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor、ＭＯＳ電界効果トランジスタ）（以下「Ｓｉ−ＭＯＳＦＥＴ」と記す。）の微細化に向けた研究が盛んに行われてきた。最近では、超ＬＳＩのさらなる高速化に向けて、高移動度のＧａＡｓを材料とするＭＯＳＦＥＴが実用化されている。しかし、ＳｉはＧａやＡｓよりも地球上に豊富に存在し、安価であり、しかも、人体や環境に与える害がないという優れた特長を持つ。そのため、Ｓｉ基板上に高速なＭＯＳＦＥＴを作製できれば、その有用性は大きい。そこで、Ｓｉにゲルマニウム（Ｇｅ）を混ぜた混晶であるＳｉＧｅを次のように利用する方法が考え出された。すなわち、Ｓｉよりも原子間距離（格子定数）が大きいＳｉＧｅの上にＳｉを堆積（成長）させると、面内（横）方向と成長（縦）方向で原子間距離の異なるＳｉ層（歪みＳｉ層）が作製される。この歪みＳｉ層では、通常の単結晶Ｓｉと比較してバンド構造が変化するため、その中のキャリアは移動度が上がる。この歪みＳｉ層をＭＯＳＦＥＴのチャネル（キャリアの通り道）とする歪みＳｉ−ＭＯＳＦＥＴの実現が期待されている。その他にも、歪みＳｉＧｅや歪みＧｅをチャネルとするＭＯＳＦＥＴも高速動作が期待され、研究されている。
【０００４】
従来、これら歪みを導入した高速ＭＯＳＦＥＴをＳｉ基板上に作製する場合、一般的には、まず「歪み緩和ＳｉＧｅバッファ層」をＳｉ基板上に形成している。すなわち、単結晶Ｓｉ基板上にエピタキシャル成長法によってＳｉＧｅを徐々に堆積させると、初めはＳｉと同じ格子定数で成長してゆくが、ＳｉＧｅ層が或る膜厚を超えると、ＳｉＧｅの本来の格子定数に戻る（これを緩和という）。これにより、歪み緩和ＳｉＧｅバッファ層が形成される。続いて、緩和したＳｉＧｅ層の上に、Ｓｉを成長させて堆積し、Ｓｉ層を形成する。このＳｉ層は、ＳｉＧｅと同じ格子定数で成長するので、歪みＳｉ層となる。この歪みＳｉ層を用いてＭＯＳＦＥＴを作製すれば、チャネル領域に歪みを導入した歪みＳｉ−ＭＯＳＦＥＴが得られる。この方法では、ＭＯＳＦＥＴを作製する工程自体は、単なるＳｉ基板上のＭＯＳＦＥＴの場合と何ら変わらないため、実施が容易であるという利点がある。
【０００５】
しかしながら、上述の一般的な方法では、十分に歪みが緩和された良質な歪み緩和ＳｉＧｅバッファ層（ＳｉＧｅ膜）を得るためには、１μｍ以上の厚さまで膜を堆積する必要がある。このため、高コストとなり、また、ＳｉＧｅ層を介したリーク電流が大きくなるという問題が発生する。
【０００６】
そこで、例えば特許文献１（特開２００４−３６３６３６号公報）に記載されているように、ＳＧＯＩ（SiGe-on-Insulator）と呼ばれる基板、すなわち、ＳＯＩ（Si-on-Insulator）におけるＳｉＯ２上のＳｉ層をＳｉＧｅに置き換えたものに相当する基板が提案されている。作製方法としては、非特許文献１（杉山ら（N. Sugiyama et al.）著、「ＳＩＭＯＸ技術を用いた、薄く緩和したＳｉＧｅ／ＳｉＯ２／Ｓｉ構造上への歪みシリコン層の形成（Formation of strained-silicon layer on thin relaxed-SiGe/SiO2/Si structure using SIMOX technology）」、シン・ソリッド・フィルムズ（Thin Solid Films）、３６９巻、２０００年７月３日、ｐ．１９９−２０２）に記載されているように、Ｓｉ基板上に傾斜組成ＳｉＧｅバッファ層を成長してから酸素イオン注入を行い、絶縁層を形成する、いわゆるＳＩＭＯＸ法が提案されている。また、非特許文献２（エイ・アール・パウエルら（A. R. Powell et al.）著、「低変位で緩和したＳｉＧｅ材料の成長に対する新しいアプローチ（New approach to the growth of low dislocation relaxed SiGe material）」、アプライド・フィジクス・レターズ（Applied Physics Letters）、６４巻、１４号、１９９４年、ｐ．１８５６−１８５８）に記載されているように、Ｓｉ層の薄いＳＯＩ上にＳｉＧｅを成長する方法も提案されている。これらの方法を用いてすでに高移動度の歪みＳｉ−ＭＯＳＦＥＴが作製されている。
【０００７】
例えば非特許文献１に記載の方法では、まず、図９Ａに示すように、単結晶Ｓｉ基板１０１上に厚さ１μｍのＳｉ０．９Ｇｅ０．１層を形成する。このとき厚さ８００ｎｍの傾斜組成層１０２が挿入され、表面にはＳｉのキャップ層１０３が形成されている。この試料に対し、図９Ｂに示すように、加速エネルギー１８０ｋｅＶ、ドーズ量４×１０１７／ｃｍ２で酸素イオン（Ｏ＋）を注入した後、１３５０℃で６時間のアニールを行う（これを「ＳＩＭＯＸ熱処理」と呼ぶ。）。このＳＩＭＯＸ熱処理によって、図９Ｃに示すように、厚さ１００ｎｍ程度の埋め込み酸化膜１０４が形成される。領域１０５はＳｉＧｅ層である。この試料の深さ方向の元素分布を評価した結果によれば、ＳｉＧｅ層１０５よりも下に埋め込み酸化膜１０４が形成されているが、この埋め込み酸化膜１０４中にはＧｅ元素がほとんど含まれていないことが示されている。これは、酸素イオン注入後のアニール時にＳｉＯ２が形成される過程で、Ｇｅ元素がはじき出されたためである。ＳｉＧｅ結晶中に埋め込み酸化膜が形成された後に、図９Ｄに示すように、この試料の表面層１０５を一部エッチング除去し、さらにフッ酸溶液に浸すことにより表面に水素終端処理をした後、厚さ２００ｎｍ程度のＳｉ０．９Ｇｅ０．１バッファ層１０６及び厚さ２０ｎｍ程度のＳｉ層１０７を成長する。
【０００８】
上記非特許文献１の方法では、ＳＩＭＯＸ熱処理後は埋め込み酸化膜１０４よりも下の領域１０２ではＧｅ原子が基板奥深くまで拡散しているのに対し、埋め込み酸化膜１０４よりも上の領域１０５では熱処理前のＧｅ濃度が保持され、埋め込み酸化膜中１０４ではＧｅ原子がほとんど存在しない。つまり、埋め込み酸化膜１０４を挟んで、Ｇｅ濃度に大きな差が生じている。これは、高温下でのＧｅ拡散は非常に速いが、一方で埋め込み酸化膜１０４がＧｅ拡散に対して障壁として機能しており、ＳＩＭＯＸ熱処理時にＧｅが酸化膜１０４からはじき出されるからである。
【特許文献１】特開２００４−３６３６３６号公報
【非特許文献１】杉山直治ら（N. Sugiyama et al.）著、「ＳＩＭＯＸ技術を用いた、薄く緩和したＳｉＧｅ／ＳｉＯ２／Ｓｉ構造上への歪みシリコン層の形成（Formation of strained-silicon layer on thin relaxed-SiGe/SiO2/Si structure using SIMOX technology）」、シン・ソリッド・フィルムズ（Thin Solid Films）、３６９巻、２０００年７月３日、ｐ．１９９−２０２
【非特許文献２】エイ・アール・パウエルら（A. R. Powell et al.）著、「低変位で緩和したＳｉＧｅ材料の成長に対する新しいアプローチ（New approach to the growth of low dislocation relaxed SiGe material）」、アプライド・フィジクス・レターズ（Applied Physics Letters）、６４巻、１４号、１９９４年、ｐ．１８５６−１８５８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、従来の一般的な方法では、十分に歪みが緩和された良質な歪み緩和ＳｉＧｅバッファ層（ＳｉＧｅ膜）を得るためには、１μｍ以上の厚さまで膜を堆積する必要がある。このため、高コストとなり、また、ＳｉＧｅ層を介したリーク電流が大きくなるという問題が発生する。
【００１０】
また、特許文献１に記載されたようなＳＧＯＩ基板は、製造方法が複雑であり、高コストとなるという問題がある。
【００１１】
特に、非特許文献１の方法は、複雑であり、高コストとなる。しかも、ＳｉＧｅ層のＧｅ濃度を高くすることが困難である（より高移動度のＭＯＳ−ＦＥＴを得るためには、バンド構造を変化させる要因である歪みを大きくする必要がある。すなわち、Ｇｅ原子濃度が高くなくてはならない。しかし、上記方法では原子濃度比数１０％程度が限界であると推定される。）。また、ＳＩＭＯＸ熱処理で高温（１３５０℃）のアニールを行うため、良質なＳｉ／ＳｉＧｅ界面を保持することが困難である。また、ＳｉＧｅ層上に形成したＳｉ層とＳｉＧｅ層の界面の不純物が素子の動作に悪影響を及ぼす、という問題がある。
【００１２】
そこで、この発明の課題は、歪み緩和バッファ層を設けることなく、結晶構造を有する半導体基板の表面に歪み半導体層を形成でき、したがって、簡単かつ低コストで歪み半導体基板を作製できる歪み半導体基板の製造方法を提供することにある。
【００１３】
また、この発明は、そのような歪み半導体基板を用いてＭＯＳＦＥＴを作製する歪みＭＯＳＦＥＴの製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、この発明の歪み半導体基板の製造方法は、
結晶構造を有する半導体基板の表面に絶縁膜を形成する第１工程と、
上記半導体基板の材料とは格子定数が異なる元素を上記絶縁膜中にイオン注入する第２工程と、
上記元素が上記絶縁膜中からはじき出されて上記半導体基板中に拡散して、上記元素を要因とした歪みが上記半導体基板に生じるように熱処理を行う第３工程とを有する。
【００１５】
この発明の歪み半導体基板の製造方法では、まず第１工程で、結晶構造を有する半導体基板の表面に絶縁膜を形成する。この絶縁膜は、次工程で、歪みの要因となる元素を一時的にストックするために形成される。続いて、第２工程で、上記半導体基板の材料とは格子定数が異なる元素を上記絶縁膜中にイオン注入する。この元素は、上記半導体基板中で歪みの要因となる元素である。最後に、第３工程で、上記元素が上記絶縁膜中からはじき出されて上記半導体基板中に拡散して、上記元素を要因とした歪みが上記半導体基板に生じるように熱処理を行う。これにより、歪み緩和バッファ層を設けることなく、上記半導体基板の表面部分に歪みをもつ層（これを「歪み半導体層」と呼ぶ。）を形成できる。したがって、簡単かつ低コストで歪み半導体基板を作製できる。
【００１６】
また、この発明の歪み半導体基板の製造方法では、上記歪みの要因となる元素をイオン注入法を用いて導入しているため、エピタキシャル成長法を用いる場合と比較して、工程時間が短くなり、さらに低コストになるという利点がある。
【００１７】
また、この発明の歪み半導体基板の製造方法により作製された歪み半導体基板では歪み緩和バッファ層が存在しない。したがって、そのような歪み半導体基板を用いてＭＯＳＦＥＴ（歪みＳｉＧｅ−ＭＯＳＦＥＴなど）を作製する場合、歪み緩和バッファ層を介したリーク電流が発生しない。
【００１８】
また、この発明の歪み半導体基板の製造方法は、超ＬＳＩが通常形成されているシリコン基板又はＳＯＩ基板に適用することが可能である。また、上記絶縁膜としては、通常用いられている酸化シリコン及び窒化シリコンを用いることが可能である。したがって、この発明の歪み半導体基板の製造方法は、ＣＭＯＳ（相補型ＭＯＳ）製造プロセスに適用することが可能である。
【００１９】
また、第１工程における絶縁膜の形成は必ずしも１０００℃以上の高温を必要としないため、一般的なＣＭＯＳ製造プロセスで行われる熱酸化膜の形成とは別工程として実施することが可能である。したがって、例えば半導体基板の表面の一部領域に一般的なＣＭＯＳを形成した後、この発明の歪み半導体基板の製造方法を上記半導体基板の表面の他の領域に適用することが可能である。このように、この発明の歪み半導体基板の製造方法は応用範囲が広い。
【００２０】
一実施形態の歪み半導体基板の製造方法では、上記第２工程と第３工程とをこの順に繰り返し行うことを特徴とする。
【００２１】
この一実施形態の歪み半導体基板の製造方法では、上記第２工程と第３工程とをこの順に繰り返し行うことによって、上記絶縁膜に上記歪みの要因となる元素を一時的にストックし、それを上記半導体基板に拡散する処理が繰り返し行われる。したがって、上記歪み半導体層中の上記歪みの要因となる元素の濃度を高くすることが可能である。したがって、高移動度のＭＯＳ−ＦＥＴの形成が容易となる。
【００２２】
一実施形態の歪み半導体基板の製造方法では、
上記半導体基板はシリコン基板であり、
上記絶縁膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする。
【００２３】
この一実施形態の歪み半導体基板の製造方法では、半導体基板として、超ＬＳＩが通常形成されているシリコン（Ｓｉ）基板を用いている。したがって、本発明により作製された歪みＳｉＧｅ基板を一般的なＣＭＯＳや不揮発性メモリのチャネル部に用いることが可能となる。また、半導体基板としてのシリコン基板の表面の一部領域に一般的なＳｉ−ＭＯＳＦＥＴを形成し、この発明の歪み半導体基板の製造方法を上記半導体基板の表面の他の領域に適用して歪みＳｉＧｅ基板とし、そこにＭＯＳＦＥＴ（歪みＳｉ−ＭＯＳＦＥＴ）を形成するような作り分けが可能となる。また、上記絶縁膜としてのシリコン酸化膜またはシリコン窒化物は、一般的なＣＭＯＳプロセスで用いられている。したがって、この一実施形態の歪み半導体基板の製造方法では、新たな設備やプロセスを必要とせず、製造コストを安く抑えることができる。
【００２４】
一実施形態の歪み半導体基板の製造方法では、
上記半導体基板はＳＯＩ基板であり、
上記絶縁膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする。
【００２５】
この一実施形態の歪み半導体基板の製造方法では、半導体基板としてＳＯＩ基板を用いている。したがって、本発明により作製された歪みＳｉＧｅ基板をより微細なＭＯＳＦＥＴ形成に用いることが可能となる。また、上記絶縁膜としてのシリコン酸化膜またはシリコン窒化物は、一般的なＣＭＯＳプロセスで用いられている。したがって、この一実施形態の歪み半導体基板の製造方法では、新たな設備やプロセスを必要とせず、製造コストを安く抑えることができる。
【００２６】
一実施形態の歪み半導体基板の製造方法では、上記絶縁膜の膜厚は５ｎｍ以上かつ５０ｎｍ以下であることを特徴とする。
【００２７】
この一実施形態の歪み半導体基板の製造方法では、上記絶縁膜の膜厚は５ｎｍ以上であるから、上記第２工程でイオン注入によって上記歪みの要因となる元素を上記絶縁膜中のみに注入することが容易になる。すなわち、上記歪みの要因となる元素が上記絶縁膜中に分布して留まるように制御することができる。一方、上記絶縁膜の膜厚は５０ｎｍ以下であるから、上記歪みの要因となる元素の飛程のピークと上記半導体基板との間の距離が比較的近い。したがって、上記第３工程で熱処理によって上記歪みの要因となる元素を上記半導体基板まで比較的短時間で拡散させることができ、上記歪みの要因となる元素が上記絶縁膜中から十分にはじき出されるようにすることができる。
【００２８】
これに対して、上記絶縁膜の膜厚が５ｎｍを下回れば、上記第２工程でイオン注入によって上記歪みの要因となる元素を上記絶縁膜中のみに注入することが困難になる。すなわち、上記歪みの要因となる元素は上記絶縁膜を貫通して飛び越えて、上記半導体基板中に飛程のピークを持つことになる。このとき、上記半導体基板に欠陥が生じる。このため、本発明により作製された歪み半導体基板上にＭＯＳＦＥＴを形成した場合、そのＭＯＳＦＥＴの動作特性に悪影響を及ぼすことになる。一方、上記絶縁膜の膜厚が５０ｎｍを超えれば、上記歪みの要因となる元素の飛程のピークと上記半導体基板との間の距離が遠くなる。このため、上記第３工程で熱処理によって上記歪みの要因となる元素が上記半導体基板まで拡散する時間が長くなる問題や、上記歪みの要因となる元素が上記絶縁膜中から十分にはじき出されず、上記絶縁膜中に残留してしまうという問題が生じる。
【００２９】
一実施形態の歪み半導体基板の製造方法では、上記第２工程で、上記元素としてゲルマニウムを、負イオン注入法によって注入することを特徴とする。
【００３０】
この一実施形態の歪み半導体基板の製造方法では、上記半導体基板としてのＳｉ基板又はＳＯＩ基板に、上記歪みの要因となる元素としてゲルマニウム（Ｇｅ）を導入する。したがって、それらのＳｉ基板又はＳＯＩ基板の表面部分に容易に歪みを加えることができ、その表面部分のバンド構造を変化させてその表面部分（歪みＳｉＧｅ層）のキャリアの移動度をより高くすることができる。したがって、本発明により作製された歪み半導体基板上にＭＯＳＦＥＴを形成した場合、高移動度の歪みＳｉＧｅ−ＭＯＳＦＥＴが得られる。また、負イオン注入法によれば、負イオンが絶縁膜に入射するとき二次電子を発生させることがない。したがって、上記第２工程で、上記絶縁膜をチャージアップさせることなく、Ｇｅを注入することが可能となる。従って、作製された歪みＳｉＧｅ−ＭＯＳＦＥＴの動作特性に悪影響を及ぼすことがない。
【００３１】
一実施形態の歪み半導体基板の製造方法では、上記ゲルマニウムのドーズ量は１×１０１５／ｃｍ２以上であることを特徴とする。
【００３２】
この一実施形態の歪み半導体基板の製造方法では、上記ゲルマニウム（Ｇｅ）のドーズ量は１×１０１５／ｃｍ２以上である。したがって、例えば上記絶縁膜の膜厚は５ｎｍ以上かつ５０ｎｍ以下である場合に、上記第３工程で熱処理によって、上記半導体基板としてのＳｉ基板又はＳＯＩ基板の表面部分（歪みＳｉＧｅ層）のＧｅ濃度（原子濃度比）を容易に１０％以上にすることができ、その表面部分に十分な歪みを加えることができる。
【００３３】
これに対して、上記ゲルマニウム（Ｇｅ）のドーズ量が１×１０１５／ｃｍ２を下回っていれば、上記第３工程で熱処理によって上記半導体基板としてのＳｉ基板又はＳＯＩ基板の表面部分のＧｅ濃度（原子濃度比）を１０％以上にすることが困難で、その表面部分に十分な歪みを加えることができない。
【００３４】
一実施形態の歪み半導体基板の製造方法では、上記第３工程で上記熱処理の温度は８００℃以上であることを特徴とする。
【００３５】
この一実施形態の歪み半導体基板の製造方法では、上記第３工程で上記熱処理の温度は８００℃以上であるから、上記第２工程で上記絶縁膜中に注入された上記元素が上記絶縁膜中からはじき出されて上記半導体基板中に容易に拡散する。これにより、上記元素を要因とした歪みが上記半導体基板に生じる。
【００３６】
これに対して、上記第３工程で上記熱処理の温度が８００℃を下回れば、上記第２工程で上記絶縁膜中に注入された上記元素が上記絶縁膜中に微粒子の形態で残留することとなる。このため、上記半導体基板中に拡散する上記元素の濃度が低くなる。また、本発明により作製された歪み半導体基板を用いてＭＯＳＦＥＴを作製する場合において、上記絶縁膜をそのＭＯＳＦＥＴの絶縁膜として用いるとき、ＭＯＳＦＥＴの動作特性にヒステリシス等の悪影響を及ぼすことになる。
【００３７】
この発明の歪みＭＯＳＦＥＴの製造方法は、
上記歪み半導体基板の製造方法を実施した後、
上記第１工程で形成した絶縁膜を除去して、上記歪み半導体基板の表面に新たな絶縁膜を形成し、
上記新たな絶縁膜をゲート絶縁膜として含むＭＯＳＦＥＴを形成することを特徴とする。
【００３８】
上記第２工程では、上記第１工程で形成した絶縁膜中に上記歪みの要因となる元素が注入される。このため、上記第３工程で８００℃以上の高温で熱処理を実施しても、上記絶縁膜中上記歪みの要因となる元素が微かに残留したり、上記絶縁膜自身に欠陥等のダメージが残る可能性がある。そこで、この発明の歪みＭＯＳＦＥＴの製造方法では、上記第１工程で形成した絶縁膜を除去して、上記歪み半導体基板の表面に新たな絶縁膜を形成し、上記新たな絶縁膜をゲート絶縁膜として含むＭＯＳＦＥＴを形成する。これにより、高性能な歪み半導体−ＭＯＳＦＥＴを製造することが可能となる。
【発明を実施するための最良の形態】
【００３９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４０】
なお、以下の各実施形態では、本発明を適用する対象、つまり結晶構造を有する半導体基板として、単結晶シリコン基板を用いる場合について説明する。
【００４１】
（第１実施形態）
図１は、一実施形態の歪みＳｉＧｅ基板の製造方法の概略工程フローを示している。この工程フローを、図２Ａ、図２Ｂの工程断面図を参照しながら、次に説明する。
【００４２】
（１）まず、図２Ａに示すように、結晶構造を有する半導体基板としての単結晶シリコン基板２０１の表面に、絶縁膜としてのシリコン酸化膜２０２を形成する（図１中の工程Ｓ１）。
【００４３】
このシリコン酸化膜２０２は、次工程で、歪みの要因となるゲルマニウム２０３を一時的にストックするために形成される。
【００４４】
（２）次に、図２Ｂに示すように、シリコン基板２０１の材料とは格子定数が異なる元素であるゲルマニウム２０３をシリコン酸化膜２０２中にイオン注入する（図１中の工程Ｓ２）。
【００４５】
このゲルマニウム２０３は、シリコン基板２０１中で歪みの要因となる元素である。
【００４６】
ここで、イオン注入を負イオン注入法により行えば、負イオンが絶縁膜に入射するとき二次電子を発生させることがない。したがって、シリコン酸化膜２０２をチャージアップさせることなく、Ｇｅを注入することが可能となる。この結果、この製造方法により作製された歪みシリコン基板を用いて歪みＳｉＧｅ−ＭＯＳＦＥＴを作製した場合、歪みＳｉＧｅ−ＭＯＳＦＥＴの動作特性に悪影響を及ぼすことがない。
【００４７】
また、この製造方法では、歪みの要因となるゲルマニウム２０３をイオン注入法を用いて導入しているため、エピタキシャル成長法を用いる場合と比較して、工程時間が短くなり、低コストになるという利点がある。
【００４８】
（３）次に、ゲルマニウム２０３がシリコン酸化膜２０２中からはじき出されてシリコン基板２０１中に拡散して、ゲルマニウム２０３を要因とした歪みがシリコン基板２０１に生じるように熱処理を行う（図１中の工程Ｓ３）。
【００４９】
このようにした場合、シリコン基板２０１の表面部分に、歪みの要因となるゲルマニウム（Ｇｅ）２０３が導入されて、シリコン基板２０１の表面部分に容易に歪みを加えることができる。これにより、シリコン基板２０１の表面部分のバンド構造を変化させてその表面部分（歪みＳｉＧｅ層）のキャリアの移動度をより高くすることができる。
【００５０】
これにより、歪み緩和バッファ層を設けることなく、シリコン基板２０１の表面部分に歪みをもつ層（これを「歪みＳｉＧｅ層」と呼ぶ。）を形成できる。したがって、簡単かつ低コストでゲルマニウムを含有する歪みシリコン基板を作製できる。
【００５１】
また、この製造方法により作製された歪みシリコン基板では歪み緩和バッファ層が存在しない。したがって、そのような歪みシリコン基板を用いてＭＯＳＦＥＴ（歪みＳｉＧｅ−ＭＯＳＦＥＴなど）を作製する場合、歪み緩和バッファ層を介したリーク電流が発生しない。
【００５２】
また、この製造方法は、超ＬＳＩが通常形成されている単結晶シリコン基板２０１を対象としている。また、絶縁膜としては、通常用いられているシリコン酸化膜２０２を用いている。したがって、この歪みシリコン基板の製造方法は、ＣＭＯＳ（相補型ＭＯＳ）製造プロセスに適用することが可能である。また、この製造方法では、新たな設備やプロセスを必要とせず、製造コストを安く抑えることができる。
【００５３】
また、工程Ｓ１におけるシリコン酸化膜２０２の形成は必ずしも１０００℃以上の高温を必要としないため、一般的なＣＭＯＳ製造プロセスで行われる熱酸化膜の形成とは別工程として実施することが可能である。したがって、例えばシリコン基板２０１の表面の一部領域に一般的なＣＭＯＳを形成した後、この製造方法をシリコン基板２０１の表面の他の領域に適用することが可能である。このように、この歪みシリコン基板の製造方法は応用範囲が広い。
【００５４】
例えば、この製造方法により作製された歪みＳｉＧｅ基板を一般的なＣＭＯＳや不揮発性メモリのチャネル部に用いることが可能となる。また、シリコン基板２０１としてのシリコン基板の表面の一部領域に一般的なＳｉ−ＭＯＳＦＥＴを形成し、この発明の歪みシリコン基板の製造方法をシリコン基板２０１の表面の他の領域に適用して歪みＳｉＧｅ基板とし、そこにＭＯＳＦＥＴ（歪みＳｉＧｅ−ＭＯＳＦＥＴ）を形成するような作り分けが可能となる。
【００５５】
次に、上述の製造方法によるサンプル試作例を、実際のデータを挙げながら詳しく説明する。
【００５６】
まず、酸素雰囲気中９００℃にて、シリコン基板（（１００）結晶面）２０１に熱酸化膜２０２を２５ｎｍの厚さに形成する（工程Ｓ１）。その後、負イオン注入装置を用いて、加速エネルギ１０ｋｅＶ、ドーズ量１×１０１５／ｃｍ２という条件にてＧｅを注入する（工程Ｓ２）。
【００５７】
ここで、図３は、イオン注入後（熱処理前）のサンプルについて、高分解能ラザフォード後方散乱（High-resolution Rutherford Back Scattering：ＨＲＢＳ）法によって深さ方向の元素分布を測定した結果を示している。図３の横軸は上記シリコン酸化膜表面からの深さ（単位ｎｍ）を表し、図３の縦軸は原子濃度比を表している。図３中の黒丸は酸素（Ｏ）、黒三角はシリコン（Ｓｉ）、白丸はゲルマニウム（Ｇｅ）を表す。なお、左縦軸はＯ、Ｓｉの濃度比に対応し、右縦軸はＧｅの濃度比に対応している。この結果により、深さ１２ｎｍ程度の位置、すなわち、熱酸化膜の厚さ２５ｎｍのほぼ中央においてＧｅ濃度が最大となっていることがわかる。
【００５８】
その後、本サンプルを分割し、各々５００℃、７００℃、９００℃において、Ａｒ雰囲気中にて１時間の熱処理を行った（工程Ｓ３）。
【００５９】
図４、図５、図６は、それぞれ５００℃、７００℃、９００℃の温度で熱処理を受けたサンプルについて、ＨＲＢＳ法によって深さ方向の元素分布を測定した結果を示している（それらの図の横軸、縦軸は図３のものと同様に設定されている。）。図４に示す５００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中のＧｅプロファイルはイオン注入後（熱処理前）のＧｅプロファイルと比較して、ほとんど変化していない。これに対して、図５に示す７００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中のＧｅがわずかにはじき出されている。また、図６に示す９００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中のＧｅは、シリコン基板２０１と熱酸化膜２０２との界面から数ｎｍ程度（ピーク深さは５ｎｍ程度）、シリコン基板２０１中に入り込んだ領域にはじき出されていることがわかる。
【００６０】
また、図７Ａ、図７Ｂ、図７Ｃは、それぞれ５００℃、７００℃、９００℃の熱処理を受けたサンプルについて、透過電子顕微鏡（ＴＥＭ）で観察して得られた写真を示している。さらに、図８Ａ、図８Ｂ、図８Ｃは、それぞれ図７Ａ、図７Ｂ、図７Ｃに対応して、５００℃、７００℃、９００℃の熱処理を受けたサンプルについての断面構造を模式的に示している。これらの図においては、図２Ａ、図２Ｂにおけるのと同様に、２０１はシリコン基板、２０２はシリコン酸化膜、２０３はゲルマニウムを表す。
【００６１】
図７Ａ及び図８Ａに示すように、５００℃の熱処理を受けたサンプルでは、Ｇｅ２０３は熱酸化膜２０２中に微粒子として残留していることがわかる。つまり、Ｇｅ原子２０３は凝縮して、直径数ｎｍ程度の微粒子がランダムに配置された状態になっていると考えられる。
【００６２】
図７Ｂ及び図８Ｂに示すように、７００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中でＧｅ２０３が凝集して、その粒径が大きくなっていることがわかる（凝集現象）。このときの微粒子の直径は５ｎｍ程度以上にまで成長している。
【００６３】
さらに図７Ｃ及び図８Ｃに示すように、９００℃の熱処理を受けたサンプルでは、熱酸化膜２０２中にＧｅ原子２０３がほぼ残留していないことがわかる。
【００６４】
これらの結果は、熱処理によって熱酸化膜２０２中でＧｅ原子２０３の拡散が生じると同時にＧｅ原子２０３の凝縮も生じることを示している。５００℃程度の比較的低温では凝縮現象が優位になるのに対し、９００℃程度の比較的高温では拡散現象が優位になると考えられる。すなわち、本試作で９００℃の熱処理を受けたサンプルは、上記熱酸化膜２０２中からＧｅ原子２０３がはじき出されて、シリコン基板２０１と熱酸化膜２０２の界面からシリコン基板２０１中に５ｎｍ程度の深さの領域に高濃度に分布（再分布）したと考えられる。
【００６５】
これらの結果を踏まえて、製造条件に関して、次のことが言える。
【００６６】
ｉ）工程Ｓ１で形成されるシリコン酸化膜２０２の膜厚は５ｎｍ以上かつ５０ｎｍ以下であるのが望ましい。
【００６７】
シリコン酸化膜２０２の膜厚は５ｎｍ以上であれば、工程Ｓ２でイオン注入によって歪みの要因となるゲルマニウム２０３をシリコン酸化膜２０２中のみに注入することが容易になる。すなわち、歪みの要因となるゲルマニウム２０３がシリコン酸化膜２０２中に分布して留まるように制御することができる。一方、シリコン酸化膜２０２の膜厚は５０ｎｍ以下であるから、歪みの要因となるゲルマニウム２０３の飛程のピークとシリコン基板２０１との間の距離が比較的近い。したがって、工程Ｓ３で熱処理によって歪みの要因となるゲルマニウム２０３をシリコン基板２０１まで比較的短時間で拡散させることができ、歪みの要因となるゲルマニウム２０３がシリコン酸化膜２０２中から十分にはじき出されるようにすることができる。
【００６８】
これに対して、シリコン酸化膜２０２の膜厚が５ｎｍを下回れば、工程Ｓ２でイオン注入によって歪みの要因となるゲルマニウム２０３をシリコン酸化膜２０２中のみに注入することが困難になる。すなわち、歪みの要因となるゲルマニウム２０３はシリコン酸化膜２０２を貫通して飛び越えて、シリコン基板２０１中に飛程のピークを持つことになる。このとき、シリコン基板２０１に欠陥が生じる。このため、本発明により作製された歪みシリコン基板上にＭＯＳＦＥＴを形成した場合、そのＭＯＳＦＥＴの動作特性に悪影響を及ぼすことになる。一方、シリコン酸化膜２０２の膜厚が５０ｎｍを超えれば、歪みの要因となるゲルマニウム２０３の飛程のピークとシリコン基板２０１との間の距離が遠くなる。このため、工程Ｓ３で熱処理によって歪みの要因となるゲルマニウム２０３がシリコン基板２０１まで拡散する時間が長くなる問題や、歪みの要因となるゲルマニウム２０３がシリコン酸化膜２０２中から十分にはじき出されず、シリコン酸化膜２０２中に残留してしまうという問題が生じる。
【００６９】
ii）工程Ｓ２におけるゲルマニウム（Ｇｅ）のドーズ量は１×１０１５／ｃｍ２以上であるのが望ましい。
【００７０】
ゲルマニウム（Ｇｅ）のドーズ量が１×１０１５／ｃｍ２以上であれば、シリコン酸化膜２０２の膜厚が５ｎｍ以上かつ５０ｎｍ以下である場合に、工程Ｓ３で熱処理によって、シリコン基板２０１としてのＳｉ基板又はＳＯＩ基板の表面部分（歪みＳｉＧｅ層）のＧｅ濃度（原子濃度比）を容易に１０％以上にすることができ、その表面部分に十分な歪みを加えることができる。
【００７１】
これに対して、ゲルマニウム（Ｇｅ）のドーズ量が１×１０１５／ｃｍ２を下回っていれば、工程Ｓ３で熱処理によってシリコン基板２０１としてのＳｉ基板又はＳＯＩ基板の表面部分のＧｅ濃度（原子濃度比）を１０％以上にすることが困難で、その表面部分に十分な歪みを加えることができない。
【００７２】
iii）工程Ｓ３における熱処理の温度は８００℃以上であるのが望ましい。
【００７３】
熱処理の温度は８００℃以上であれば、工程Ｓ２でシリコン酸化膜２０２中に注入されたゲルマニウム２０３がシリコン酸化膜２０２中からはじき出されてシリコン基板２０１中に容易に拡散する。これにより、ゲルマニウム２０３を要因とした歪みがシリコン基板２０１に生じる。
【００７４】
これに対して、工程Ｓ３で熱処理の温度が８００℃を下回れば、工程Ｓ２でシリコン酸化膜２０２中に注入されたゲルマニウム２０３がシリコン酸化膜２０２中に微粒子の形態で残留することとなる。このため、シリコン基板２０１中に拡散するゲルマニウム２０３の濃度が低くなる。また、本発明により作製された歪みシリコン基板を用いてＭＯＳＦＥＴを作製する場合において、シリコン酸化膜２０２をそのＭＯＳＦＥＴの絶縁膜として用いるとき、ＭＯＳＦＥＴの動作特性にヒステリシス等の悪影響を及ぼすことになる。
【００７５】
上述の製造条件ｉ）〜iii）を採用すれば、シリコン基板２０１と熱酸化膜２０２との界面からシリコン基板２０１中に５ｎｍ程度入った深さの領域に歪みＳｉＧｅ層を作製することが可能となる。つまり、シリコン基板２０１と熱酸化膜２０２の界面近傍にのみＧｅを含んだ歪みＳｉＧｅ層が形成される。したがって、作製されたゲルマニウムを含有する歪みシリコン基板を用いてＭＯＳＦＥＴ（歪みＳｉＧｅ−ＭＯＳＦＥＴなど）を作製する場合、従来の問題であった歪み緩和バッファ層（ＳｉＧｅバッファ層）を介したリーク電流が発生しない。
【００７６】
（第２実施形態）
一実施形態の歪みシリコン基板の製造方法では、図１中に示した工程Ｓ１を実施した後、工程Ｓ２と工程Ｓ３とをこの順に繰り返し行う。
【００７７】
このように工程Ｓ２と工程Ｓ３とをこの順に繰り返し行うことによって、図２Ｂ中のシリコン酸化膜２０２に歪みの要因となるゲルマニウム２０３を一時的にストックし、それをシリコン基板２０１に拡散する処理が繰り返し行われる。したがって、歪みＳｉＧｅ層中の歪みの要因となるゲルマニウム２０３の濃度を高くすることが可能である。
【００７８】
したがって、この実施形態により作製された歪みシリコン基板上にＭＯＳＦＥＴを形成した場合、高移動度の歪みＭＯＳＦＥＴが得られる。
【００７９】
（第３実施形態）
上記工程Ｓ２では、工程Ｓ１で形成したシリコン酸化膜２０２中に歪みの要因となるゲルマニウム２０３が注入される（図２Ｂ参照）。このため、工程Ｓ３で８００℃以上の高温で熱処理を実施しても、シリコン酸化膜２０２中歪みの要因となるゲルマニウム２０３が微かに残留したり、シリコン酸化膜２０２自身に欠陥等のダメージが残る可能性がある。
【００８０】
そこで、この発明の一実施形態の歪みＳｉ−ＭＯＳＦＥＴの製造方法は、次のようなものである。すなわち、
（１）第１または第２実施形態の製造方法により歪みシリコン基板を作製する。
【００８１】
（２）その後、図１中の工程Ｓ１で形成したシリコン酸化膜２０２（図２Ａ参照）を除去して、歪みシリコン基板の表面に新たなシリコン酸化膜（図示せず）を形成する。
【００８２】
（３）その新たなシリコン酸化膜をゲート絶縁膜として含むＭＯＳＦＥＴを、一般的なＭＯＳ製造プロセスにより形成する。
【００８３】
これにより、高性能な歪みＳｉ−ＭＯＳＦＥＴを製造することが可能となる。
【００８４】
上述の各実施形態では、本発明を適用する対象、つまり結晶構造を有する半導体基板として、単結晶シリコン基板を用いる場合について説明したが、これに限られるものではない。本発明が適用される結晶構造を有する半導体基板は、ゲルマニウム、化合物半導体、ＳＯＩ基板でも良い。ＳＯＩ基板を用いれば、本発明により作製された歪みＳＯＩ基板を、より微細なＭＯＳＦＥＴ形成に用いることができる。
【００８５】
また、工程Ｓ１で形成される絶縁膜は、シリコン酸化膜２０２ではなく、例えばシリコン窒化膜であっても良い。その場合も、新たな設備やプロセスを必要とせず、製造コストを安く抑えることができる。
【図面の簡単な説明】
【００８６】
【図１】この発明の一実施形態の歪みＳｉ基板の製造方法の概略工程フローを示す図である。
【図２Ａ】上記歪みＳｉ基板の製造方法を説明する工程断面図である。
【図２Ｂ】上記歪みＳｉ基板の製造方法を説明する工程断面図である。
【図３】イオン注入後の深さ方向の元素濃度分布を示す図である。
【図４】温度５００℃での熱処理後のサンプルの深さ方向の元素濃度分布を示す図である。を示す図である。
【図５】温度７００℃での熱処理後のサンプルの深さ方向の元素濃度分布を示す図である。
【図６】温度９００℃での熱処理後のサンプルの深さ方向の元素濃度分布を示す図である。
【図７Ａ】温度５００℃での熱処理後のサンプルのＴＥＭによる観察写真を示す図である。
【図７Ｂ】温度７００℃での熱処理後のサンプルのＴＥＭによる観察写真を示す図である。
【図７Ｃ】温度９００℃での熱処理後のサンプルのＴＥＭによる観察写真を示す図である。
【図８Ａ】温度５００℃での熱処理後のサンプルの断面構造を模式的に示す図である。
【図８Ｂ】温度７００℃での熱処理後のサンプルの断面構造を模式的に示す図である。
【図８Ｃ】温度９００℃での熱処理後のサンプルの断面構造を模式的に示す図である。
【図９Ａ】従来の歪みＳｉ基板の製造方法による工程断面図である。
【図９Ｂ】従来の歪みＳｉ基板の製造方法による工程断面図である。
【図９Ｃ】従来の歪みＳｉ基板の製造方法による工程断面図である。
【図９Ｄ】従来の歪みＳｉ基板の製造方法による工程断面図である。
【符号の説明】
【００８７】
２０１ シリコン基板
２０２ シリコン酸化膜
２０３ ゲルマニウム
【特許請求の範囲】
【請求項１】
結晶構造を有する半導体基板の表面に絶縁膜を形成する第１工程と、
上記半導体基板の材料とは格子定数が異なる元素を上記絶縁膜中にイオン注入する第２工程と、
上記元素が上記絶縁膜中からはじき出されて上記半導体基板中に拡散して、上記元素を要因とした歪みが上記半導体基板に生じるように熱処理を行う第３工程とを有する歪み半導体基板の製造方法。
【請求項２】
請求項１に記載の歪み半導体基板の製造方法において、
上記第２工程と第３工程とをこの順に繰り返し行うことを特徴とする歪み半導体基板の製造方法。
【請求項３】
請求項１または２に記載の歪み半導体基板の製造方法において、
上記半導体基板はシリコン基板であり、
上記絶縁膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする歪み半導体基板の製造方法。
【請求項４】
請求項１または２に記載の歪み半導体基板の製造方法において、
上記半導体基板はＳＯＩ基板であり、
上記絶縁膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする歪み半導体基板の製造方法。
【請求項５】
請求項３または４に記載の歪み半導体基板の製造方法において、
上記絶縁膜の膜厚は５ｎｍ以上かつ５０ｎｍ以下であることを特徴とする歪み半導体基板の製造方法。
【請求項６】
請求項３または４に記載の歪み半導体基板の製造方法において、
上記第２工程で、上記元素としてゲルマニウムを、負イオン注入法によって注入することを特徴とする歪み半導体基板の製造方法。
【請求項７】
請求項６に記載の歪み半導体基板の製造方法において、
上記ゲルマニウムのドーズ量は１×１０１５／ｃｍ２以上であることを特徴とする歪み半導体基板の製造方法。
【請求項８】
請求項１乃至７のいずれか一つに記載の歪み半導体基板の製造方法において、
上記第３工程で上記熱処理の温度は８００℃以上であることを特徴とする歪み半導体基板の製造方法。
【請求項９】
請求項１乃至８のいずれか一つに記載の歪み半導体基板の製造方法を実施した後、
上記第１工程で形成した絶縁膜を除去して、上記歪み半導体基板の表面に新たな絶縁膜を形成し、
上記新たな絶縁膜をゲート絶縁膜として含むＭＯＳＦＥＴを形成することを特徴とする歪みＭＯＳＦＥＴの製造方法。
【請求項１】
結晶構造を有する半導体基板の表面に絶縁膜を形成する第１工程と、
上記半導体基板の材料とは格子定数が異なる元素を上記絶縁膜中にイオン注入する第２工程と、
上記元素が上記絶縁膜中からはじき出されて上記半導体基板中に拡散して、上記元素を要因とした歪みが上記半導体基板に生じるように熱処理を行う第３工程とを有する歪み半導体基板の製造方法。
【請求項２】
請求項１に記載の歪み半導体基板の製造方法において、
上記第２工程と第３工程とをこの順に繰り返し行うことを特徴とする歪み半導体基板の製造方法。
【請求項３】
請求項１または２に記載の歪み半導体基板の製造方法において、
上記半導体基板はシリコン基板であり、
上記絶縁膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする歪み半導体基板の製造方法。
【請求項４】
請求項１または２に記載の歪み半導体基板の製造方法において、
上記半導体基板はＳＯＩ基板であり、
上記絶縁膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする歪み半導体基板の製造方法。
【請求項５】
請求項３または４に記載の歪み半導体基板の製造方法において、
上記絶縁膜の膜厚は５ｎｍ以上かつ５０ｎｍ以下であることを特徴とする歪み半導体基板の製造方法。
【請求項６】
請求項３または４に記載の歪み半導体基板の製造方法において、
上記第２工程で、上記元素としてゲルマニウムを、負イオン注入法によって注入することを特徴とする歪み半導体基板の製造方法。
【請求項７】
請求項６に記載の歪み半導体基板の製造方法において、
上記ゲルマニウムのドーズ量は１×１０１５／ｃｍ２以上であることを特徴とする歪み半導体基板の製造方法。
【請求項８】
請求項１乃至７のいずれか一つに記載の歪み半導体基板の製造方法において、
上記第３工程で上記熱処理の温度は８００℃以上であることを特徴とする歪み半導体基板の製造方法。
【請求項９】
請求項１乃至８のいずれか一つに記載の歪み半導体基板の製造方法を実施した後、
上記第１工程で形成した絶縁膜を除去して、上記歪み半導体基板の表面に新たな絶縁膜を形成し、
上記新たな絶縁膜をゲート絶縁膜として含むＭＯＳＦＥＴを形成することを特徴とする歪みＭＯＳＦＥＴの製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【公開番号】特開２００８−１５９６７２（Ｐ２００８−１５９６７２Ａ）
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【出願番号】特願２００６−３４４２０４（Ｐ２００６−３４４２０４）
【出願日】平成１８年１２月２１日（２００６．１２．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【出願日】平成１８年１２月２１日（２００６．１２．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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