温度依存性を有する内部電源発生装置
【課題】温度の変動によって一定、又は増減する特性を有する内部基準電圧を生成するバンドギャップ基準電圧生成装置を提供すること。
【解決手段】温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（―）の特性を有する第３の電圧を生成する電圧生成手段と、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段とを備えることを特徴とする。
【解決手段】温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（―）の特性を有する第３の電圧を生成する電圧生成手段と、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の内部電源発生装置に関し、特に、温度依存性を有する半導体素子の内部電源発生装置に関する。
【背景技術】
【０００２】
半導体メモリ素子の超高速、高密度、低電力化に伴い、ＤＲＡＭでは、内部電源が用いられてきた。内部電源を生成するためには、基準電位を生成し、その生成された基準電位を用いてチャージポンプ（charge pumping）又はダウンコンバート（down converting）などを利用して生成する。
【０００３】
チャージポンプを用いた代表的な内部電源には、昇圧電圧ＶＰＰとバックバイアス電圧ＶＢＢとがある。また、ダウンコンバートを用いた代表的な内部電源には、コア電圧ＶＣＯＲＥがある。
【０００４】
一般に、昇圧電圧ＶＰＰは、セルをアクセスするために、セルトランジスタのゲート（又はワードライン）にセルデータの損失が発生しないように、外部電源電圧ＶＤＤよりも高い電位を印加するために生成される。
【０００５】
また、バックバイアス電圧ＶＢＢは、セルに格納されているデータの損失を防止するために、セルトランジスタのバルクに外部接地電圧ＶＳＳよりも低い電位を印加するために生成される。
【０００６】
そして、コア電圧ＶＣＯＲＥは、電力の損失を低減させ、安定したコアの動作を行うために、外部電源電圧ＶＤＤをダウンコンバートして外部電源電圧ＶＤＤよりも低く、且つ、動作領域内では外部電源電圧ＶＤＤの変動に対して一定の電位を維持するように増幅器（op-amp）などを利用して生成する。
【０００７】
図１は、従来の内部電源電圧が生成される過程を示したブロック図である。
【０００８】
同図に示すように、従来の内部電源電圧が生成される過程は次の通りである。
【０００９】
第１に、電圧生成部１０は、バンドギャップ回路としてＰＶＴ（Process、Voltage、Temperature）の変化に対して一定の電位を有する出力電圧ＶＢＧを生成する。
【００１０】
第２に、ＶＲＥＦ生成部２０は、電圧生成部の出力電圧ＶＢＧに応答して昇圧電圧ＶＰＰを生成するために必要な昇圧基準電圧ＶＲＥＦＰと、バックバイアス電圧ＶＢＢを生成するために必要なバックバイアス基準電圧ＶＲＥＦＢ、コア電圧ＶＣＯＲＥを生成するために必要なコア基準電圧ＶＲＥＦＣを生成する。
【００１１】
第３に、生成されたそれぞれの基準電圧に応答して昇圧電圧ＶＰＰ及びバックバイアス電圧ＶＢＢは、電圧検出器、オシレ−タ、ポンプ制御機、及びポンプを経る内部電源電圧ポンピング過程を介して生成される。同様に、コア電圧ＶＣＯＲＥは、コア電圧生成器（VCORE Generator）を用いて生成される。
【００１２】
図２は、図１に示された電圧生成部の実現例を示した回路図である。
【００１３】
同図に示すように、電圧生成部１０は、工程に対して変化の小さいバーティカルバイポーラ接合トランジスタＱ１、Ｑ２（Vertical PNP Bipolar Junction Transistor）を利用する。バイポーラ接合トランジスタの温度特性を利用して、温度の増加にしたがって流れる電流の量が増加するＰＴＡＴ（Proportional To Absolute Temperature）項（ＩＰＡＴ、Ｍ＊ＩＰＴＡＴ）と、温度の増加にしたがって流れる電流の量が減少するＣＴＡＴ（Complementary proportional To Absolute Temperature）項（ＩＣＴＡＴ、Ｋ＊ＩＣＴＡＴ）とを生成し、これらの組み合わせによりＰＶＴ（Process、Voltage、Temperature）の変化に対して一定の電位を有する出力電圧ＶＢＧを生成する。
【００１４】
回路を分析してみると、ＡノードとＢノードとが増幅器により仮想接続（virtually shorted）されたため、１：Ｎの比率を有する２つのバイポーラ接合トランジスタＱ１、Ｑ２のベース・エミッタ電流として表現される一般的なダイオード電流対電圧に関する式は、次の通りである。
【数１】
【数２】
【数３】
【００１５】
ここで、ＩＱ１、ＩＱ２は、各バイポーラ接合トランジスタＱ１、Ｑ２に流れるベース・エミッタ電流である。したがって、ＡノードとＢノードとの電位が同じ場合、Ｒ１抵抗を介して流れるＩＰＴＡＴ電流は、次の通りである。
【数４】
【００１６】
そして、同じ状況でＲ２抵抗を介して流れるＩＣＴＡＴ電流は、次の通りである。
【数５】
【００１７】
同じ大きさのＰＭＯＳに同じ量の電流が流れるという仮定の下、Ｐ５電流はＰ１電流に比例する。
【数６】
【００１８】
上記と同じ仮定の下、Ｐ４電流もＰ３電流に比例する。
【数７】
【００１９】
したがって、Ｐ４電流及びＰ５電流はそれぞれＫ＊ＩＣＴＡＴ及びＭ＊ＩＰＴＡＴである。計算された出力電圧ＶＢＧは、次の通りである。
【数８】
【００２０】
温度補償が生じるように、Ｎ、Ｒ１、Ｒ２、Ｒ３、Ｋ、Ｍ値を適切に調整すると、出力電圧ＶＢＧは、ＰＶＴ変化に対して一定の電位レベルを有するようになる。一般的には、Ｎ、Ｒ１、Ｒ２、Ｒ３値は固定し、Ｋ、Ｍ値だけを調整してＰＴＡＴ項及びＣＴＡＴ項の電流量を調整する。
【００２１】
図３は、従来の技術により生成された内部電源電圧の温度による電位を示したグラフである。
【００２２】
同図に示すように、昇圧電圧ＶＰＰと、バックバイアス電圧ＶＢＢ、及びコア電圧ＶＣＯＲＥが、温度の変動に対して一定の電位レベルを維持することが分かる。
【特許文献１】特願２００５−１８１６０１
【特許文献２】特願２００３−１６２８９２
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、従来の技術のように、内部電源電圧の電位が温度の変動に対して常に一定の値を有するようになると、トランジスタのしきい電圧Ｖｔｈが、温度が低いほど大きくなるという特性のため、低い温度では、メモリセルのｔＷＲ（Write Recovery time）が長くなるという問題が生じる。同様に、高い温度では、漏れ電流（leakage current）が増加するため、リフレッシュ時間が短くなるという問題が生じる。
【００２４】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、温度の変動によって一定、又は増減する特性を有する内部基準電圧を生成するバンドギャップ基準電圧生成装置を提供することにある。
【課題を解決するための手段】
【００２５】
そこで、上記の目的を達成するための本発明による半導体素子は、温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（―）の特性を有する第３の電圧を生成する電圧生成手段と、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段とを備えることを特徴とする。
【００２６】
また、本発明による半導体素子は、温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（−）の特性を有する第３の電圧を生成する電圧生成手段と、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段と、前記内部基準電圧に応答して半導体素子の内部で用いられる少なくとも１つ以上の内部電源電圧を生成する内部電源電圧生成手段とを備えることを特徴とする。
【００２７】
さらに、本発明の半導体素子は、温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）特性を有する第２の電圧、及び温度の増加に対応して負（−）特性を有する第３の電圧を生成する電圧生成手段と、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の周期制御信号を生成する制御電圧生成手段と、前記周期制御信号に応答してオシレーティングすることにより、セルフリフレッシュ信号を生成するセルフリフレッシュ信号生成手段とを備えることを特徴とする。
【発明を実施するための最良の形態】
【００２８】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００２９】
図４は、本発明の実施形態に係る内部基準電圧が生成される過程を示したブロック図である。
【００３０】
同図に示すように、温度の変化に関係なく、一定の電位レベルを有する第１の電圧ＶＢＧと、温度の増加に対応して正（＋）特性を有する第２の電圧ＶＰＴＡＴ、及び温度の増加に対応して負（−）特性を有する第３の電圧ＶＣＴＡＴを生成する電圧生成部１００、並びに第１の電圧ＶＢＧないし第３の電圧ＶＣＴＡＴのうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢを生成する内部基準電圧生成部２００を備える。
【００３１】
ここで、内部基準電圧生成部２００は、内部基準電圧の種類ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢによる少なくとも１つ以上の基準電圧生成部２２０、２４０、２６０を備え、それぞれの基準電圧生成部２２０、２４０、２６０は同じ回路構成を有するが、オプションによって異なる温度特性ＶＣＴＡＴ、ＶＰＴＡＴ、ＶＢＧ、及び異なる電位レベルを有する内部基準電圧ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢを生成する。
【００３２】
すなわち、生成される内部基準電圧ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢは温度変化に関係なく、電位レベルが一定する特性、又は温度の増加に対応する正（＋）特性又は温度の増加に対応する負（−）特性のうち、いずれか１つの特性を選択して有する。
【００３３】
ここで、正（＋）特性は、温度の変動に比例するという意味であり、温度の増加に対応して正（＋）特性を有するとは、温度の増加に対応して電位レベルが増加するという意味である。
【００３４】
同様に、負（−）特性は、温度の変動に反比例するという意味であり、温度の増加に対応して負（−）特性を有するとは、温度の増加に対応して電位レベルが減少するという意味である。
【００３５】
図５は、図４に示された電圧生成部の実現例を示した回路図である。
【００３６】
同図に示すように、電圧生成部１００は、温度の増加に対応して正（＋）特性を有する第１の電流ＩＰＴＡＴと負（−）特性を有する第２の電流ＩＣＴＡＴとを生成する電流生成部１１０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｋ＊ＩＰＴＡＴ：Ｍ＊ＩＣＴＡＴ）で合せた第３の電流ＩＳＵＭ＿３に比例して、温度の変動と関係なく、一定の電位レベルを有する第１の電圧ＶＢＧを生成する第１の電圧生成部１２０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｂ＊ＩＰＴＡＴ：Ａ＊ＩＣＴＡＴ）で合せた第４の電流ＩＳＵＭ＿４に比例して、温度の増加に対応して正（＋）特性を有する第２の電圧ＶＰＴＡＴを生成する第２の電圧生成部１４０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｄ＊ＩＰＴＡＴ：Ｃ＊ＩＣＴＡＴ）で合せた第５の電流ＩＳＵＭ＿５に比例して、温度の増加に対応して負（−）特性を有する第３の電圧ＶＣＴＡＴを生成する第３の電圧生成部１３０とを備える。
【００３７】
ここで、電流生成部１１０は、第２のバイポーラトランジスタＱ２の第２のエミッタ電流ＩＥ２に比例する第２のベース・エミッタ電圧ＶＢＥ２を第４の抵抗Ｒ１４に供給して第１の電流ＩＰＴＡＴを生成し、第２のエミッタ電流ＩＥ２は、第１のバイポーラトランジスタＱ１の第１のエミッタ電流ＩＥ１に一定倍の大きさ（Ｎ倍）を有する第１の電流生成部１１２と、当該第１の電流生成部１１２にカスケードＣＡＳＣＡＤＥ接続し、第１のエミッタ電流ＩＥ１に比例する第１のベース・エミッタ電圧ＶＢＥ１を第５の抵抗Ｒ５に供給して第２の電流ＩＣＴＡＴを生成する第２の電流生成部１１４とを備える。
【００３８】
また、第１の電圧生成部１２０は、第１の電流ＩＰＴＡＴのＭ倍の大きさを有する電流Ｍ＊ＩＰＴＡＴと、第２の電流ＩＣＴＡＴのＫ倍の大きさを有する電流Ｋ＊ＩＣＴＡＴとを合せた第３の電流ＩＳＵＭ＿３を第６の抵抗Ｒ６に供給して第１の電圧ＶＢＧを生成する。
【００３９】
そして、第２の電圧生成部１４０は、第１の電流ＩＰＴＡＴのＤ倍の大きさを有する電流Ｄ＊ＩＰＴＡＴと、第２の電流ＩＣＴＡＴのＣ倍の大きさを有する電流Ｃ＊ＩＣＴＡＴとを合せた第５の電流ＩＳＵＭ＿５を第８の抵抗Ｒ８に供給して第２の電圧ＶＰＴＡＴを生成する。
【００４０】
また、第３の電圧生成部１３０は、第１の電流ＩＰＴＡＴのＢ倍の大きさを有する電流Ｂ＊ＩＰＴＡＴと、第２の電流ＩＣＴＡＴのＡ倍の大きさを有する電流Ａ＊ＩＣＴＡＴとを合せた第４の電流ＩＳＵＭ＿４を第７の抵抗Ｒ７に供給して第３の電圧ＶＣＴＡＴを生成する。
【００４１】
すなわち、第２の電圧生成部１４０と第３の電圧生成部１３０とは、温度の変動によって電位レベルが一定の値を出力する第１の電圧生成部１２０と同じ回路構成を有するが、各ＰＭＯＳトランジスタ（Ｐ４<->Ｐ６<->Ｐ８、Ｐ５<->Ｐ７<->Ｐ９）の駆動力に差をつけることにより、温度に応じて電位が変動する第２の電圧と第３の電圧とを生成する。
詳しい回路分析は、従来の技術において説明したので、ここでは省略する。
【００４２】
図６は、図４に示されたＶＲＥＦＣ生成部の実現例を示した回路図である。
【００４３】
同図に示すように、内部基準電圧生成部２００の構成要素のうち、ＶＲＥＦＣ生成部２４０は、オプションに応答して第１の電圧ＶＢＧないし第３の電圧ＶＣＴＡＴのうち、いずれか１つの電圧を選択して入力ノードＩＮ＿ＮＯＤＥに伝達するオプション処理部２４２、及び入力ノードＩＮ＿ＮＯＤＥにかかった電圧と同じ温度特性を有する内部基準電圧ＶＲＥＦＣを生成して出力する内部基準電圧出力部２４４を備える。
【００４４】
ここで、内部基準電圧出力部２４４は、入力ノードＩＮ＿ＮＯＤＥにかかった電圧と分配電圧ＤＩＶＩ＿ＶＯＬを受信して比較する比較部２４４２と、当該比較部２４４２の出力信号に応答して内部基準電圧ＶＲＥＦＣを駆動する駆動部２４４４と、内部基準電圧と接地電圧との間に直列に接続した可変抵抗ＣＨ＿Ｒ及び固定抵抗Ｒを備え、可変抵抗ＣＨ＿Ｒと固定抵抗Ｒとの接続ノードから分配電圧ＤＩＶＩ＿ＶＯＬを生成する分配部２４４６とを備える。
【００４５】
また、分配部２４４６は、可変抵抗ＣＨ＿Ｒの抵抗値を調整することによって、内部基準電圧の種類ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢを決定する。
【００４６】
すなわち、内部基準電圧生成部２００は、異なる温度特性を有する第１の電圧ＶＢＧ、第２の電圧ＶＰＴＡＴ、第３の電圧ＶＣＴＡＴのうち、いずれか１つの温度特性を生成する内部電源電圧に適用させる。例えば、第２の電圧ＶＰＴＡＴが適用されたコア電圧ＶＣＯＲＥの場合、温度の増加に対応して電位レベルが増加するコア電圧ＶＣＯＲＥとなる。
【００４７】
以上で説明したように、本発明の実施形態を適用すれば、温度の変動に対応して電位レベルが一定した電圧と、温度の増加に対応して電位レベルが増加する電圧、及び温度の増加に対応して電位レベルが減少する電圧のうち、いずれか１つの電圧を選択して内部基準電圧として生成することにより、半導体素子のマージンを大きくすることができる。例えば、低い温度で本発明の技術を適用して昇圧電圧ＶＰＰの絶対値を増加させ、バックバイアス電圧ＶＢＢの絶対値を減少させると、ｔＷＲ ｆａｉｌに対するマージンを確保して素子の不良率を低減することができる。同様に、高い温度では、バックバイアス電圧ＶＢＢの絶対値を大きくしてリフレッシュタイムを延長することができ、不要な電流の消費を低減させることができる。
【００４８】
図７は、図４に示された本発明の実施形態によって生成された内部基準電圧を用いて内部電源電圧が生成される過程を示したブロック図である。
【００４９】
同図に示すように、図４に示された本発明の実施形態と同じ構成を有する電圧生成部１００Ａと内部基準電圧生成部２００Ａとを備え、内部基準電圧生成部２００Ａから生成された内部基準電圧ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢを用いて内部電源電圧ＶＰＰ、ＶＣＯＲＥ、ＶＢＢを生成する内部電源電圧生成部３００を更に備える。
【００５０】
ここで、内部電源電圧生成部３００は、内部電源電圧ＶＰＰ、ＶＣＯＲＥ、ＶＢＢの種類に従い、少なくとも１つ以上の電源電圧生成部（ＶＰＰ生成部、ＶＣＯＲＥ生成部、ＶＢＢ生成部）を備え、それぞれの電源電圧生成部は、出力される内部電源電圧の種類ＶＰＰ、ＶＣＯＲＥ、ＶＢＢによって異なる回路構成を有する。
【００５１】
本発明の実施形態に追加された内部電源電圧生成部３００は、昇圧電圧ＶＰＰを生成する昇圧電圧ＶＰＰ生成部３２０と、コア電圧ＶＣＯＲＥを生成するコア電圧ＶＣＯＲＥ生成部３４０、及びバックバイアス電圧ＶＢＢを生成するバックバイアス電圧ＶＢＢ生成部３６０を備える。
【００５２】
前記昇圧電圧ＶＰＰ生成手段で前記昇圧電圧ＶＰＰを生成するときには、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第１の基準電圧を生成して、当該第１の基準電圧を用いる。
【００５３】
また、前記コア電圧ＶＣＯＲＥ生成手段で前記コア電圧ＶＣＯＲＥを生成するときには、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第２の基準電圧を生成して、当該第２の基準電圧を用いる。
【００５４】
さらに、前記バックバイアス電圧ＶＢＢ生成手段で前記バックバイアス電圧ＶＢＢを生成するときには、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第３の基準電圧を生成して、当該第３の基準電圧を用いる。
【００５５】
本発明の実施形態では、昇圧電圧ＶＰＰを生成する昇圧基準電圧ＶＲＥＦＰと、コア電圧ＶＣＯＲＥを生成するコア基準電圧ＶＲＥＦＣと、バックバイアス電圧ＶＢＢを生成するバックバイアス基準電圧ＶＲＥＦＢとを生成することを説明した。しかし、本発明の技術は、半導体の内部で用いられる全ての内部電圧を生成する内部基準電圧を生成するのに用いることができる。
【００５６】
同様に、本発明の技術は、温度補償を必要とする全ての基準電位を用いる回路に適用が可能である。例えば、温度に応じてセルフリフレッシュ周期を変化させる装置にも利用が可能である。
【００５７】
図８は、本発明の実施形態によって生成された内部電源電圧の温度による電位を示したグラフである。
【００５８】
同図に示すように、、内部電源電圧ＶＰＰ、ＶＣＯＲＥ、ＶＢＢの電位レベルが前述の通り、温度の変動に対して一定に維持されながら変動したり、温度の増加に対して正（＋）に変動したり、温度の増加に対して負（−）に変動するなどして出力されていることが分かる。
【００５９】
前述した本発明は、温度に対して所望の特性を有するように、内部電源電圧の電位レベルを選択できるものであって、特に、半導体素子の特性に応じて内部電源電圧が温度依存性を有するようにして、半導体素子の温度特性に対するマージンを確保することができる。
【００６０】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
（修正の為の追加）
【００６１】
図５に示すように、電圧生成部１００は、温度の増加に対応して正（＋）特性を有する第１の電流ＩＰＴＡＴと負（−）特性を有する第２の電流ＩＣＴＡＴとを生成する電流生成部１１０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｍ＊ＩＰＴＡＴ：Ｋ＊ＩＣＴＡＴ）で合せた第３の電流ＩＳＵＭ＿３に比例して、温度の変動と関係なく、一定の電位レベルを有する第１の電圧ＶＢＧを生成する第１の電圧生成部１２０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｄ＊ＩＰＴＡＴ：Ｃ＊ＩＣＴＡＴ）で合せた第５の電流ＩＳＵＭ＿５に比例して、温度の増加に対応して正（＋）特性を有する第２の電圧ＶＰＴＡＴを生成する第２の電圧生成部１４０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｂ＊ＩＰＴＡＴ：Ａ＊ＩＣＴＡＴ）で合せた第４の電流ＩＳＵＭ＿４に比例して、温度の増加に対応して負（−）特性を有する第３の電圧ＶＣＴＡＴを生成する第３の電圧生成部１３０とを備える。
【図面の簡単な説明】
【００６２】
【図１】従来の内部電源電圧が生成される過程を示したブロック図である。
【図２】図１に示された電圧生成部の実現例を示した回路図である。
【図２Ａ】図２の修正の為の追加
【図３】従来の技術により生成された内部電源電圧の温度による電位を示したグラフである。
【図４】本発明の実施形態によって内部基準電圧が生成される過程を示したブロック図である。
【図５】図４に示された電圧生成部の実現例を示した回路図である。
【図５Ａ】図５の修正の為の追加
【図６】図４に示されたＶＲＥＦＣ生成部の実現例を示した回路図である。
【図６Ａ】図６の修正の為の追加
【図７】図４に示された本発明の実施形態によって生成された内部基準電圧を用いて内部電源電圧が生成される過程を示したブロック図である。
【図８】本発明の実施形態によって生成された内部電源電圧の温度による電位を示したグラフである。
【符号の説明】
【００６３】
１００ ：電圧生成部
２００ ：内部基準電圧生成部
３００ ：内部電圧生成部
３２０ ：昇圧電圧ＶＰＰ生成部
３４０ ：コア電圧ＶＣＯＲＥ生成部
３６０ ：バックバイアス電圧ＶＢＢ生成部
【技術分野】
【０００１】
本発明は、半導体素子の内部電源発生装置に関し、特に、温度依存性を有する半導体素子の内部電源発生装置に関する。
【背景技術】
【０００２】
半導体メモリ素子の超高速、高密度、低電力化に伴い、ＤＲＡＭでは、内部電源が用いられてきた。内部電源を生成するためには、基準電位を生成し、その生成された基準電位を用いてチャージポンプ（charge pumping）又はダウンコンバート（down converting）などを利用して生成する。
【０００３】
チャージポンプを用いた代表的な内部電源には、昇圧電圧ＶＰＰとバックバイアス電圧ＶＢＢとがある。また、ダウンコンバートを用いた代表的な内部電源には、コア電圧ＶＣＯＲＥがある。
【０００４】
一般に、昇圧電圧ＶＰＰは、セルをアクセスするために、セルトランジスタのゲート（又はワードライン）にセルデータの損失が発生しないように、外部電源電圧ＶＤＤよりも高い電位を印加するために生成される。
【０００５】
また、バックバイアス電圧ＶＢＢは、セルに格納されているデータの損失を防止するために、セルトランジスタのバルクに外部接地電圧ＶＳＳよりも低い電位を印加するために生成される。
【０００６】
そして、コア電圧ＶＣＯＲＥは、電力の損失を低減させ、安定したコアの動作を行うために、外部電源電圧ＶＤＤをダウンコンバートして外部電源電圧ＶＤＤよりも低く、且つ、動作領域内では外部電源電圧ＶＤＤの変動に対して一定の電位を維持するように増幅器（op-amp）などを利用して生成する。
【０００７】
図１は、従来の内部電源電圧が生成される過程を示したブロック図である。
【０００８】
同図に示すように、従来の内部電源電圧が生成される過程は次の通りである。
【０００９】
第１に、電圧生成部１０は、バンドギャップ回路としてＰＶＴ（Process、Voltage、Temperature）の変化に対して一定の電位を有する出力電圧ＶＢＧを生成する。
【００１０】
第２に、ＶＲＥＦ生成部２０は、電圧生成部の出力電圧ＶＢＧに応答して昇圧電圧ＶＰＰを生成するために必要な昇圧基準電圧ＶＲＥＦＰと、バックバイアス電圧ＶＢＢを生成するために必要なバックバイアス基準電圧ＶＲＥＦＢ、コア電圧ＶＣＯＲＥを生成するために必要なコア基準電圧ＶＲＥＦＣを生成する。
【００１１】
第３に、生成されたそれぞれの基準電圧に応答して昇圧電圧ＶＰＰ及びバックバイアス電圧ＶＢＢは、電圧検出器、オシレ−タ、ポンプ制御機、及びポンプを経る内部電源電圧ポンピング過程を介して生成される。同様に、コア電圧ＶＣＯＲＥは、コア電圧生成器（VCORE Generator）を用いて生成される。
【００１２】
図２は、図１に示された電圧生成部の実現例を示した回路図である。
【００１３】
同図に示すように、電圧生成部１０は、工程に対して変化の小さいバーティカルバイポーラ接合トランジスタＱ１、Ｑ２（Vertical PNP Bipolar Junction Transistor）を利用する。バイポーラ接合トランジスタの温度特性を利用して、温度の増加にしたがって流れる電流の量が増加するＰＴＡＴ（Proportional To Absolute Temperature）項（ＩＰＡＴ、Ｍ＊ＩＰＴＡＴ）と、温度の増加にしたがって流れる電流の量が減少するＣＴＡＴ（Complementary proportional To Absolute Temperature）項（ＩＣＴＡＴ、Ｋ＊ＩＣＴＡＴ）とを生成し、これらの組み合わせによりＰＶＴ（Process、Voltage、Temperature）の変化に対して一定の電位を有する出力電圧ＶＢＧを生成する。
【００１４】
回路を分析してみると、ＡノードとＢノードとが増幅器により仮想接続（virtually shorted）されたため、１：Ｎの比率を有する２つのバイポーラ接合トランジスタＱ１、Ｑ２のベース・エミッタ電流として表現される一般的なダイオード電流対電圧に関する式は、次の通りである。
【数１】
【数２】
【数３】
【００１５】
ここで、ＩＱ１、ＩＱ２は、各バイポーラ接合トランジスタＱ１、Ｑ２に流れるベース・エミッタ電流である。したがって、ＡノードとＢノードとの電位が同じ場合、Ｒ１抵抗を介して流れるＩＰＴＡＴ電流は、次の通りである。
【数４】
【００１６】
そして、同じ状況でＲ２抵抗を介して流れるＩＣＴＡＴ電流は、次の通りである。
【数５】
【００１７】
同じ大きさのＰＭＯＳに同じ量の電流が流れるという仮定の下、Ｐ５電流はＰ１電流に比例する。
【数６】
【００１８】
上記と同じ仮定の下、Ｐ４電流もＰ３電流に比例する。
【数７】
【００１９】
したがって、Ｐ４電流及びＰ５電流はそれぞれＫ＊ＩＣＴＡＴ及びＭ＊ＩＰＴＡＴである。計算された出力電圧ＶＢＧは、次の通りである。
【数８】
【００２０】
温度補償が生じるように、Ｎ、Ｒ１、Ｒ２、Ｒ３、Ｋ、Ｍ値を適切に調整すると、出力電圧ＶＢＧは、ＰＶＴ変化に対して一定の電位レベルを有するようになる。一般的には、Ｎ、Ｒ１、Ｒ２、Ｒ３値は固定し、Ｋ、Ｍ値だけを調整してＰＴＡＴ項及びＣＴＡＴ項の電流量を調整する。
【００２１】
図３は、従来の技術により生成された内部電源電圧の温度による電位を示したグラフである。
【００２２】
同図に示すように、昇圧電圧ＶＰＰと、バックバイアス電圧ＶＢＢ、及びコア電圧ＶＣＯＲＥが、温度の変動に対して一定の電位レベルを維持することが分かる。
【特許文献１】特願２００５−１８１６０１
【特許文献２】特願２００３−１６２８９２
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、従来の技術のように、内部電源電圧の電位が温度の変動に対して常に一定の値を有するようになると、トランジスタのしきい電圧Ｖｔｈが、温度が低いほど大きくなるという特性のため、低い温度では、メモリセルのｔＷＲ（Write Recovery time）が長くなるという問題が生じる。同様に、高い温度では、漏れ電流（leakage current）が増加するため、リフレッシュ時間が短くなるという問題が生じる。
【００２４】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、温度の変動によって一定、又は増減する特性を有する内部基準電圧を生成するバンドギャップ基準電圧生成装置を提供することにある。
【課題を解決するための手段】
【００２５】
そこで、上記の目的を達成するための本発明による半導体素子は、温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（―）の特性を有する第３の電圧を生成する電圧生成手段と、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段とを備えることを特徴とする。
【００２６】
また、本発明による半導体素子は、温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（−）の特性を有する第３の電圧を生成する電圧生成手段と、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段と、前記内部基準電圧に応答して半導体素子の内部で用いられる少なくとも１つ以上の内部電源電圧を生成する内部電源電圧生成手段とを備えることを特徴とする。
【００２７】
さらに、本発明の半導体素子は、温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）特性を有する第２の電圧、及び温度の増加に対応して負（−）特性を有する第３の電圧を生成する電圧生成手段と、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の周期制御信号を生成する制御電圧生成手段と、前記周期制御信号に応答してオシレーティングすることにより、セルフリフレッシュ信号を生成するセルフリフレッシュ信号生成手段とを備えることを特徴とする。
【発明を実施するための最良の形態】
【００２８】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００２９】
図４は、本発明の実施形態に係る内部基準電圧が生成される過程を示したブロック図である。
【００３０】
同図に示すように、温度の変化に関係なく、一定の電位レベルを有する第１の電圧ＶＢＧと、温度の増加に対応して正（＋）特性を有する第２の電圧ＶＰＴＡＴ、及び温度の増加に対応して負（−）特性を有する第３の電圧ＶＣＴＡＴを生成する電圧生成部１００、並びに第１の電圧ＶＢＧないし第３の電圧ＶＣＴＡＴのうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢを生成する内部基準電圧生成部２００を備える。
【００３１】
ここで、内部基準電圧生成部２００は、内部基準電圧の種類ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢによる少なくとも１つ以上の基準電圧生成部２２０、２４０、２６０を備え、それぞれの基準電圧生成部２２０、２４０、２６０は同じ回路構成を有するが、オプションによって異なる温度特性ＶＣＴＡＴ、ＶＰＴＡＴ、ＶＢＧ、及び異なる電位レベルを有する内部基準電圧ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢを生成する。
【００３２】
すなわち、生成される内部基準電圧ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢは温度変化に関係なく、電位レベルが一定する特性、又は温度の増加に対応する正（＋）特性又は温度の増加に対応する負（−）特性のうち、いずれか１つの特性を選択して有する。
【００３３】
ここで、正（＋）特性は、温度の変動に比例するという意味であり、温度の増加に対応して正（＋）特性を有するとは、温度の増加に対応して電位レベルが増加するという意味である。
【００３４】
同様に、負（−）特性は、温度の変動に反比例するという意味であり、温度の増加に対応して負（−）特性を有するとは、温度の増加に対応して電位レベルが減少するという意味である。
【００３５】
図５は、図４に示された電圧生成部の実現例を示した回路図である。
【００３６】
同図に示すように、電圧生成部１００は、温度の増加に対応して正（＋）特性を有する第１の電流ＩＰＴＡＴと負（−）特性を有する第２の電流ＩＣＴＡＴとを生成する電流生成部１１０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｋ＊ＩＰＴＡＴ：Ｍ＊ＩＣＴＡＴ）で合せた第３の電流ＩＳＵＭ＿３に比例して、温度の変動と関係なく、一定の電位レベルを有する第１の電圧ＶＢＧを生成する第１の電圧生成部１２０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｂ＊ＩＰＴＡＴ：Ａ＊ＩＣＴＡＴ）で合せた第４の電流ＩＳＵＭ＿４に比例して、温度の増加に対応して正（＋）特性を有する第２の電圧ＶＰＴＡＴを生成する第２の電圧生成部１４０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｄ＊ＩＰＴＡＴ：Ｃ＊ＩＣＴＡＴ）で合せた第５の電流ＩＳＵＭ＿５に比例して、温度の増加に対応して負（−）特性を有する第３の電圧ＶＣＴＡＴを生成する第３の電圧生成部１３０とを備える。
【００３７】
ここで、電流生成部１１０は、第２のバイポーラトランジスタＱ２の第２のエミッタ電流ＩＥ２に比例する第２のベース・エミッタ電圧ＶＢＥ２を第４の抵抗Ｒ１４に供給して第１の電流ＩＰＴＡＴを生成し、第２のエミッタ電流ＩＥ２は、第１のバイポーラトランジスタＱ１の第１のエミッタ電流ＩＥ１に一定倍の大きさ（Ｎ倍）を有する第１の電流生成部１１２と、当該第１の電流生成部１１２にカスケードＣＡＳＣＡＤＥ接続し、第１のエミッタ電流ＩＥ１に比例する第１のベース・エミッタ電圧ＶＢＥ１を第５の抵抗Ｒ５に供給して第２の電流ＩＣＴＡＴを生成する第２の電流生成部１１４とを備える。
【００３８】
また、第１の電圧生成部１２０は、第１の電流ＩＰＴＡＴのＭ倍の大きさを有する電流Ｍ＊ＩＰＴＡＴと、第２の電流ＩＣＴＡＴのＫ倍の大きさを有する電流Ｋ＊ＩＣＴＡＴとを合せた第３の電流ＩＳＵＭ＿３を第６の抵抗Ｒ６に供給して第１の電圧ＶＢＧを生成する。
【００３９】
そして、第２の電圧生成部１４０は、第１の電流ＩＰＴＡＴのＤ倍の大きさを有する電流Ｄ＊ＩＰＴＡＴと、第２の電流ＩＣＴＡＴのＣ倍の大きさを有する電流Ｃ＊ＩＣＴＡＴとを合せた第５の電流ＩＳＵＭ＿５を第８の抵抗Ｒ８に供給して第２の電圧ＶＰＴＡＴを生成する。
【００４０】
また、第３の電圧生成部１３０は、第１の電流ＩＰＴＡＴのＢ倍の大きさを有する電流Ｂ＊ＩＰＴＡＴと、第２の電流ＩＣＴＡＴのＡ倍の大きさを有する電流Ａ＊ＩＣＴＡＴとを合せた第４の電流ＩＳＵＭ＿４を第７の抵抗Ｒ７に供給して第３の電圧ＶＣＴＡＴを生成する。
【００４１】
すなわち、第２の電圧生成部１４０と第３の電圧生成部１３０とは、温度の変動によって電位レベルが一定の値を出力する第１の電圧生成部１２０と同じ回路構成を有するが、各ＰＭＯＳトランジスタ（Ｐ４<->Ｐ６<->Ｐ８、Ｐ５<->Ｐ７<->Ｐ９）の駆動力に差をつけることにより、温度に応じて電位が変動する第２の電圧と第３の電圧とを生成する。
詳しい回路分析は、従来の技術において説明したので、ここでは省略する。
【００４２】
図６は、図４に示されたＶＲＥＦＣ生成部の実現例を示した回路図である。
【００４３】
同図に示すように、内部基準電圧生成部２００の構成要素のうち、ＶＲＥＦＣ生成部２４０は、オプションに応答して第１の電圧ＶＢＧないし第３の電圧ＶＣＴＡＴのうち、いずれか１つの電圧を選択して入力ノードＩＮ＿ＮＯＤＥに伝達するオプション処理部２４２、及び入力ノードＩＮ＿ＮＯＤＥにかかった電圧と同じ温度特性を有する内部基準電圧ＶＲＥＦＣを生成して出力する内部基準電圧出力部２４４を備える。
【００４４】
ここで、内部基準電圧出力部２４４は、入力ノードＩＮ＿ＮＯＤＥにかかった電圧と分配電圧ＤＩＶＩ＿ＶＯＬを受信して比較する比較部２４４２と、当該比較部２４４２の出力信号に応答して内部基準電圧ＶＲＥＦＣを駆動する駆動部２４４４と、内部基準電圧と接地電圧との間に直列に接続した可変抵抗ＣＨ＿Ｒ及び固定抵抗Ｒを備え、可変抵抗ＣＨ＿Ｒと固定抵抗Ｒとの接続ノードから分配電圧ＤＩＶＩ＿ＶＯＬを生成する分配部２４４６とを備える。
【００４５】
また、分配部２４４６は、可変抵抗ＣＨ＿Ｒの抵抗値を調整することによって、内部基準電圧の種類ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢを決定する。
【００４６】
すなわち、内部基準電圧生成部２００は、異なる温度特性を有する第１の電圧ＶＢＧ、第２の電圧ＶＰＴＡＴ、第３の電圧ＶＣＴＡＴのうち、いずれか１つの温度特性を生成する内部電源電圧に適用させる。例えば、第２の電圧ＶＰＴＡＴが適用されたコア電圧ＶＣＯＲＥの場合、温度の増加に対応して電位レベルが増加するコア電圧ＶＣＯＲＥとなる。
【００４７】
以上で説明したように、本発明の実施形態を適用すれば、温度の変動に対応して電位レベルが一定した電圧と、温度の増加に対応して電位レベルが増加する電圧、及び温度の増加に対応して電位レベルが減少する電圧のうち、いずれか１つの電圧を選択して内部基準電圧として生成することにより、半導体素子のマージンを大きくすることができる。例えば、低い温度で本発明の技術を適用して昇圧電圧ＶＰＰの絶対値を増加させ、バックバイアス電圧ＶＢＢの絶対値を減少させると、ｔＷＲ ｆａｉｌに対するマージンを確保して素子の不良率を低減することができる。同様に、高い温度では、バックバイアス電圧ＶＢＢの絶対値を大きくしてリフレッシュタイムを延長することができ、不要な電流の消費を低減させることができる。
【００４８】
図７は、図４に示された本発明の実施形態によって生成された内部基準電圧を用いて内部電源電圧が生成される過程を示したブロック図である。
【００４９】
同図に示すように、図４に示された本発明の実施形態と同じ構成を有する電圧生成部１００Ａと内部基準電圧生成部２００Ａとを備え、内部基準電圧生成部２００Ａから生成された内部基準電圧ＶＲＥＦＰ、ＶＲＥＦＣ、ＶＲＥＦＢを用いて内部電源電圧ＶＰＰ、ＶＣＯＲＥ、ＶＢＢを生成する内部電源電圧生成部３００を更に備える。
【００５０】
ここで、内部電源電圧生成部３００は、内部電源電圧ＶＰＰ、ＶＣＯＲＥ、ＶＢＢの種類に従い、少なくとも１つ以上の電源電圧生成部（ＶＰＰ生成部、ＶＣＯＲＥ生成部、ＶＢＢ生成部）を備え、それぞれの電源電圧生成部は、出力される内部電源電圧の種類ＶＰＰ、ＶＣＯＲＥ、ＶＢＢによって異なる回路構成を有する。
【００５１】
本発明の実施形態に追加された内部電源電圧生成部３００は、昇圧電圧ＶＰＰを生成する昇圧電圧ＶＰＰ生成部３２０と、コア電圧ＶＣＯＲＥを生成するコア電圧ＶＣＯＲＥ生成部３４０、及びバックバイアス電圧ＶＢＢを生成するバックバイアス電圧ＶＢＢ生成部３６０を備える。
【００５２】
前記昇圧電圧ＶＰＰ生成手段で前記昇圧電圧ＶＰＰを生成するときには、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第１の基準電圧を生成して、当該第１の基準電圧を用いる。
【００５３】
また、前記コア電圧ＶＣＯＲＥ生成手段で前記コア電圧ＶＣＯＲＥを生成するときには、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第２の基準電圧を生成して、当該第２の基準電圧を用いる。
【００５４】
さらに、前記バックバイアス電圧ＶＢＢ生成手段で前記バックバイアス電圧ＶＢＢを生成するときには、前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第３の基準電圧を生成して、当該第３の基準電圧を用いる。
【００５５】
本発明の実施形態では、昇圧電圧ＶＰＰを生成する昇圧基準電圧ＶＲＥＦＰと、コア電圧ＶＣＯＲＥを生成するコア基準電圧ＶＲＥＦＣと、バックバイアス電圧ＶＢＢを生成するバックバイアス基準電圧ＶＲＥＦＢとを生成することを説明した。しかし、本発明の技術は、半導体の内部で用いられる全ての内部電圧を生成する内部基準電圧を生成するのに用いることができる。
【００５６】
同様に、本発明の技術は、温度補償を必要とする全ての基準電位を用いる回路に適用が可能である。例えば、温度に応じてセルフリフレッシュ周期を変化させる装置にも利用が可能である。
【００５７】
図８は、本発明の実施形態によって生成された内部電源電圧の温度による電位を示したグラフである。
【００５８】
同図に示すように、、内部電源電圧ＶＰＰ、ＶＣＯＲＥ、ＶＢＢの電位レベルが前述の通り、温度の変動に対して一定に維持されながら変動したり、温度の増加に対して正（＋）に変動したり、温度の増加に対して負（−）に変動するなどして出力されていることが分かる。
【００５９】
前述した本発明は、温度に対して所望の特性を有するように、内部電源電圧の電位レベルを選択できるものであって、特に、半導体素子の特性に応じて内部電源電圧が温度依存性を有するようにして、半導体素子の温度特性に対するマージンを確保することができる。
【００６０】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
（修正の為の追加）
【００６１】
図５に示すように、電圧生成部１００は、温度の増加に対応して正（＋）特性を有する第１の電流ＩＰＴＡＴと負（−）特性を有する第２の電流ＩＣＴＡＴとを生成する電流生成部１１０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｍ＊ＩＰＴＡＴ：Ｋ＊ＩＣＴＡＴ）で合せた第３の電流ＩＳＵＭ＿３に比例して、温度の変動と関係なく、一定の電位レベルを有する第１の電圧ＶＢＧを生成する第１の電圧生成部１２０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｄ＊ＩＰＴＡＴ：Ｃ＊ＩＣＴＡＴ）で合せた第５の電流ＩＳＵＭ＿５に比例して、温度の増加に対応して正（＋）特性を有する第２の電圧ＶＰＴＡＴを生成する第２の電圧生成部１４０と、第１の電流ＩＰＴＡＴと第２の電流ＩＣＴＡＴとを一定割合（Ｂ＊ＩＰＴＡＴ：Ａ＊ＩＣＴＡＴ）で合せた第４の電流ＩＳＵＭ＿４に比例して、温度の増加に対応して負（−）特性を有する第３の電圧ＶＣＴＡＴを生成する第３の電圧生成部１３０とを備える。
【図面の簡単な説明】
【００６２】
【図１】従来の内部電源電圧が生成される過程を示したブロック図である。
【図２】図１に示された電圧生成部の実現例を示した回路図である。
【図２Ａ】図２の修正の為の追加
【図３】従来の技術により生成された内部電源電圧の温度による電位を示したグラフである。
【図４】本発明の実施形態によって内部基準電圧が生成される過程を示したブロック図である。
【図５】図４に示された電圧生成部の実現例を示した回路図である。
【図５Ａ】図５の修正の為の追加
【図６】図４に示されたＶＲＥＦＣ生成部の実現例を示した回路図である。
【図６Ａ】図６の修正の為の追加
【図７】図４に示された本発明の実施形態によって生成された内部基準電圧を用いて内部電源電圧が生成される過程を示したブロック図である。
【図８】本発明の実施形態によって生成された内部電源電圧の温度による電位を示したグラフである。
【符号の説明】
【００６３】
１００ ：電圧生成部
２００ ：内部基準電圧生成部
３００ ：内部電圧生成部
３２０ ：昇圧電圧ＶＰＰ生成部
３４０ ：コア電圧ＶＣＯＲＥ生成部
３６０ ：バックバイアス電圧ＶＢＢ生成部
【特許請求の範囲】
【請求項１】
温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（―）の特性を有する第３の電圧を生成する電圧生成手段と、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段と
を備えることを特徴とするバンドギャップ基準電圧発生装置。
【請求項２】
前記電圧生成手段が、
温度の増加に対応して、正（＋）の特性を有する第１の電流と負（−）の特性を有する第２の電流とを生成する電流生成手段と、
前記第１の電流と前記第２の電流とを一定割合で合せた第３の電流に比例して、温度の変動と関係なく、一定の電位レベルを有する第１の電圧を生成する第１の電圧生成手段と、
前記第１の電流と前記第２の電流とを一定割合で合せた第４の電流に比例して、温度の増加に対応して正（＋）の特性を有する第２の電圧を生成する第２の電圧生成手段と、
前記第１の電流と前記第２の電流とを一定割合で合せた第５の電流に比例して、温度の増加に対応して負（−）の特性を有する第３の電圧を生成する第３の電圧生成手段と
を備えることを特徴とする請求項１に記載のバンドギャップ基準電圧発生装置。
【請求項３】
前記電流生成手段が、
第２のバイポーラトランジスタの第２のエミッタ電流に比例する第２のベース・エミッタ電圧を第４の抵抗に供給して前記第１の電流を生成し、前記第２のエミッタ電流が、第１のバイポーラトランジスタの第１のエミッタ電流に対して一定倍の大きさを有する第１の電流生成手段と、
該第１の電流生成手段にカスケード接続され、前記第１のエミッタ電流に比例する第１のベース・エミッタ電圧を第５の抵抗に供給して前記第２の電流を生成する第２の電流生成手段と
を備えることを特徴とする請求項２に記載のバンドギャップ基準電圧発生装置。
【請求項４】
前記第１の電圧生成手段が、
前記第１の電流のＭ倍の大きさを有する電流と、前記第２の電流のＫ倍の大きさを有する電流とを合せた第３の電流を第６の抵抗に供給して前記第１の電圧を生成することを特徴とする請求項２に記載のバンドギャップ基準電圧発生装置。
【請求項５】
前記第２の電圧生成手段が、
前記第１の電流のＤ倍の大きさを有する電流と、前記第２の電流のＣ倍の大きさを有する電流とを合せた第５の電流を第８の抵抗に供給して前記第２の電圧を生成することを特徴とする請求項２に記載のバンドギャップ基準電圧発生装置。
【請求項６】
前記第３の電圧生成手段が、
前記第１の電流のＢ倍の大きさを有する電流と、前記第２の電流にＡ倍の大きさを有する電流とを合せた第４の電流を第７の抵抗に供給して前記第３の電圧を生成することを特徴とする請求項２に記載のバンドギャップ基準電圧発生装置。
【請求項７】
前記内部基準電圧生成手段が、
前記内部基準電圧の種類に応じる少なくとも１つ以上の基準電圧生成手段を備え、それぞれの基準電圧生成手段は同じ回路構成を有するが、オプションによって異なる温度特性及び異なる電位レベルを有する前記内部基準電圧を生成することを特徴とする請求項１に記載のバンドギャップ基準電圧発生装置。
【請求項８】
前記内部基準電圧生成手段が、
オプションに応答して前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択して入力ノードに伝達するオプション処理手段と、
前記入力ノードにかかった電圧と同じ温度特性を有する前記内部基準電圧を生成して出力する内部基準電圧出力手段と
を備えることを特徴とする請求項７に記載のバンドギャップ基準電圧発生装置。
【請求項９】
前記内部基準電圧出力手段が、
前記入力ノードにかかった電圧と分配電圧とを受信して比較する比較手段と、
該比較手段の出力信号に応答して前記内部基準電圧を駆動する駆動手段と、
前記基準電圧と接地電圧との間に直列に接続した可変抵抗及び固定抵抗を備え、前記可変抵抗と前記固定抵抗との接続ノードから前記分配電圧を生成する分配手段と
を備えることを特徴とする請求項８に記載のバンドギャップ基準電圧発生装置。
【請求項１０】
前記分配手段が、
前記可変抵抗の抵抗値を調整することによって、前記内部基準電圧の種類を決定することを特徴とする請求項９に記載のバンドギャップ基準電圧発生装置。
【請求項１１】
温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（−）の特性を有する第３の電圧を生成する電圧生成手段と、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段と、
前記内部基準電圧に応答して半導体素子の内部で用いられる少なくとも１つ以上の内部電源電圧を生成する内部電源電圧生成手段と
を備えることを特徴とする半導体素子。
【請求項１２】
前記内部電源電圧生成手段が、
前記内部電源電圧の種類に応じる少なくとも１つ以上の電源電圧生成手段を備え、
それぞれの電源電圧生成手段が、出力される前記内部電源電圧に応じて異なる回路構成を有することを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記内部電源電圧生成手段が、
昇圧電圧ＶＰＰを生成する昇圧電圧ＶＰＰ生成手段と、
コア電圧ＶＣＯＲＥを生成するコア電圧ＶＣＯＲＥ生成手段と、
バックバイアス電圧ＶＢＢを生成するバックバイアス電圧ＶＢＢ生成手段と
を備えることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記内部基準電圧生成手段が、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第１の基準電圧を生成し、
当該第１の基準電圧が、前記昇圧電圧ＶＰＰ生成手段で前記昇圧電圧ＶＰＰを生成するときに用いられることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記内部基準電圧生成手段が、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第２の基準電圧を生成し、
当該第２の基準電圧が、前記コア電圧ＶＣＯＲＥ生成手段で前記コア電圧ＶＣＯＲＥを生成するときに用いられることを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記内部基準電圧生成手段が、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第３の基準電圧を生成し、
当該第３の基準電圧が、前記バックバイアス電圧ＶＢＢ生成手段から前記バックバイアス電圧ＶＢＢを生成するときに用いられることを特徴とする請求項１３に記載の半導体素子。
【請求項１７】
温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）特性を有する第２の電圧、及び温度の増加に対応して負（−）特性を有する第３の電圧を生成する電圧生成手段と、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の周期制御信号を生成する制御電圧生成手段と、
前記周期制御信号に応答してオシレートすることにより、セルフリフレッシュ信号を生成するセルフリフレッシュ信号生成手段と
を備えることを特徴とする半導体素子。
【請求項１】
温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（―）の特性を有する第３の電圧を生成する電圧生成手段と、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段と
を備えることを特徴とするバンドギャップ基準電圧発生装置。
【請求項２】
前記電圧生成手段が、
温度の増加に対応して、正（＋）の特性を有する第１の電流と負（−）の特性を有する第２の電流とを生成する電流生成手段と、
前記第１の電流と前記第２の電流とを一定割合で合せた第３の電流に比例して、温度の変動と関係なく、一定の電位レベルを有する第１の電圧を生成する第１の電圧生成手段と、
前記第１の電流と前記第２の電流とを一定割合で合せた第４の電流に比例して、温度の増加に対応して正（＋）の特性を有する第２の電圧を生成する第２の電圧生成手段と、
前記第１の電流と前記第２の電流とを一定割合で合せた第５の電流に比例して、温度の増加に対応して負（−）の特性を有する第３の電圧を生成する第３の電圧生成手段と
を備えることを特徴とする請求項１に記載のバンドギャップ基準電圧発生装置。
【請求項３】
前記電流生成手段が、
第２のバイポーラトランジスタの第２のエミッタ電流に比例する第２のベース・エミッタ電圧を第４の抵抗に供給して前記第１の電流を生成し、前記第２のエミッタ電流が、第１のバイポーラトランジスタの第１のエミッタ電流に対して一定倍の大きさを有する第１の電流生成手段と、
該第１の電流生成手段にカスケード接続され、前記第１のエミッタ電流に比例する第１のベース・エミッタ電圧を第５の抵抗に供給して前記第２の電流を生成する第２の電流生成手段と
を備えることを特徴とする請求項２に記載のバンドギャップ基準電圧発生装置。
【請求項４】
前記第１の電圧生成手段が、
前記第１の電流のＭ倍の大きさを有する電流と、前記第２の電流のＫ倍の大きさを有する電流とを合せた第３の電流を第６の抵抗に供給して前記第１の電圧を生成することを特徴とする請求項２に記載のバンドギャップ基準電圧発生装置。
【請求項５】
前記第２の電圧生成手段が、
前記第１の電流のＤ倍の大きさを有する電流と、前記第２の電流のＣ倍の大きさを有する電流とを合せた第５の電流を第８の抵抗に供給して前記第２の電圧を生成することを特徴とする請求項２に記載のバンドギャップ基準電圧発生装置。
【請求項６】
前記第３の電圧生成手段が、
前記第１の電流のＢ倍の大きさを有する電流と、前記第２の電流にＡ倍の大きさを有する電流とを合せた第４の電流を第７の抵抗に供給して前記第３の電圧を生成することを特徴とする請求項２に記載のバンドギャップ基準電圧発生装置。
【請求項７】
前記内部基準電圧生成手段が、
前記内部基準電圧の種類に応じる少なくとも１つ以上の基準電圧生成手段を備え、それぞれの基準電圧生成手段は同じ回路構成を有するが、オプションによって異なる温度特性及び異なる電位レベルを有する前記内部基準電圧を生成することを特徴とする請求項１に記載のバンドギャップ基準電圧発生装置。
【請求項８】
前記内部基準電圧生成手段が、
オプションに応答して前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択して入力ノードに伝達するオプション処理手段と、
前記入力ノードにかかった電圧と同じ温度特性を有する前記内部基準電圧を生成して出力する内部基準電圧出力手段と
を備えることを特徴とする請求項７に記載のバンドギャップ基準電圧発生装置。
【請求項９】
前記内部基準電圧出力手段が、
前記入力ノードにかかった電圧と分配電圧とを受信して比較する比較手段と、
該比較手段の出力信号に応答して前記内部基準電圧を駆動する駆動手段と、
前記基準電圧と接地電圧との間に直列に接続した可変抵抗及び固定抵抗を備え、前記可変抵抗と前記固定抵抗との接続ノードから前記分配電圧を生成する分配手段と
を備えることを特徴とする請求項８に記載のバンドギャップ基準電圧発生装置。
【請求項１０】
前記分配手段が、
前記可変抵抗の抵抗値を調整することによって、前記内部基準電圧の種類を決定することを特徴とする請求項９に記載のバンドギャップ基準電圧発生装置。
【請求項１１】
温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）の特性を有する第２の電圧、及び温度の増加に対応して負（−）の特性を有する第３の電圧を生成する電圧生成手段と、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の内部基準電圧を生成する内部基準電圧生成手段と、
前記内部基準電圧に応答して半導体素子の内部で用いられる少なくとも１つ以上の内部電源電圧を生成する内部電源電圧生成手段と
を備えることを特徴とする半導体素子。
【請求項１２】
前記内部電源電圧生成手段が、
前記内部電源電圧の種類に応じる少なくとも１つ以上の電源電圧生成手段を備え、
それぞれの電源電圧生成手段が、出力される前記内部電源電圧に応じて異なる回路構成を有することを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記内部電源電圧生成手段が、
昇圧電圧ＶＰＰを生成する昇圧電圧ＶＰＰ生成手段と、
コア電圧ＶＣＯＲＥを生成するコア電圧ＶＣＯＲＥ生成手段と、
バックバイアス電圧ＶＢＢを生成するバックバイアス電圧ＶＢＢ生成手段と
を備えることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記内部基準電圧生成手段が、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第１の基準電圧を生成し、
当該第１の基準電圧が、前記昇圧電圧ＶＰＰ生成手段で前記昇圧電圧ＶＰＰを生成するときに用いられることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記内部基準電圧生成手段が、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第２の基準電圧を生成し、
当該第２の基準電圧が、前記コア電圧ＶＣＯＲＥ生成手段で前記コア電圧ＶＣＯＲＥを生成するときに用いられることを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記内部基準電圧生成手段が、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する第３の基準電圧を生成し、
当該第３の基準電圧が、前記バックバイアス電圧ＶＢＢ生成手段から前記バックバイアス電圧ＶＢＢを生成するときに用いられることを特徴とする請求項１３に記載の半導体素子。
【請求項１７】
温度の変化に関係なく、一定の電位レベルを有する第１の電圧、温度の増加に対応して正（＋）特性を有する第２の電圧、及び温度の増加に対応して負（−）特性を有する第３の電圧を生成する電圧生成手段と、
前記第１の電圧ないし第３の電圧のうち、いずれか１つの電圧を選択し、該選択された電圧の温度特性を有する少なくとも１つ以上の周期制御信号を生成する制御電圧生成手段と、
前記周期制御信号に応答してオシレートすることにより、セルフリフレッシュ信号を生成するセルフリフレッシュ信号生成手段と
を備えることを特徴とする半導体素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２Ａ】
【図５Ａ】
【図６Ａ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２Ａ】
【図５Ａ】
【図６Ａ】
【公開番号】特開２００７−３２３７９９（Ｐ２００７−３２３７９９Ａ）
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願番号】特願２００７−４５７３８（Ｐ２００７−４５７３８）
【出願日】平成１９年２月２６日（２００７．２．２６）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願日】平成１９年２月２６日（２００７．２．２６）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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