磁界センサを有するＭＲＡＭチップの不均一シールド
本発明は、磁気抵抗メモリ素子のアレイと少なくとも一つの磁界センサ素子とを備える磁気抵抗メモリデバイスであって、前記磁気抵抗メモリ素子の前記アレイを、少なくとも一つの前記磁界センサ素子とは異なるように外部磁界からシールドするための部分シールド手段又は不均一シールド手段を備える磁気抵抗メモリデバイスを提供する。「異なるように」とは、５％の最小シールド差、好ましくは１０％の最小シールド差が存在することを意味している。また、本発明は対応するシールド方法も提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＲＡＭアレイ等の磁気抵抗メモリアレイにおいて存在する外部磁界の定性検出又は定量測定のための方法及びデバイスに関する。この検出又は測定は、外部磁界が特定の閾値を超える際において、磁気抵抗メモリ素子のプログラミング中に対応策を取るために使用され得る。
【背景技術】
【０００２】
磁気又は磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、現在、多くの企業により、フラッシュメモリに取って代わるものと考えられている。ほとんどのスタティックＲＡＭ（ＳＲＡＭ）メモリに取って代わる可能性がある。これにより、ＭＲＡＭは、システムオンチップ（ＳｏＣ）のための内蔵メモリとして非常に適したものになる。これは不揮発性メモリ（ＮＶＭ）デバイスであり、そのため、記憶された情報を維持するために電力を必要としない。このことは、他のほとんどのタイプのメモリを超える利点であると考えられる。ＭＲＡＭメモリは、特に、例えばスマートカード、携帯電話、ＰＤＡ等の「モバイル」用途において使用することができる。
【０００３】
ＭＲＡＭの概念は、当初、米国のハネウェル社で開発されたものであり、情報記憶として磁気多層デバイスにおける磁化方向を使用し、また、結果として得られる抵抗差を情報読み出しのために使用する。総てのメモリデバイスと同様に、ＭＲＡＭアレイ中の各メモリ素子は、「１」又は「０」を表す少なくとも二つのバイナリ状態を記憶できなければならない。
【０００４】
様々な種類の磁気抵抗（ＭＲ）効果が存在するが、そのうち、巨大磁気抵抗（ＧＭＲ）及びトンネル磁気抵抗（ＴＭＲ）は、現在において最も重要な効果である。ＧＭＲ効果及びＴＭＲ効果は、ａ．ｏ．不揮発性磁気メモリを実現できる可能性を与える。これらのデバイスは複数の薄膜からなる積層体を備えており、これらの薄膜は、そのうちの少なくとも二つが強磁性体又はフェリ磁性体であるとともに、非磁性中間層によって分離されている。ＧＭＲは層間導体構造における磁気抵抗であり、また、ＴＭＲは層間絶縁構造における磁気抵抗である。非常に薄い導体が強磁性膜間又はフェリ磁性膜間に配置されると、複合多層構造の有効面内抵抗は、膜の磁化方向が平行である場合に最も小さく、膜の磁化方向が逆平行である場合に最も大きい。二つの強磁性膜間又はフェリ磁性膜間に薄い絶縁（誘電）中間層が配置されると、膜間のトンネル電流は、膜の磁化方向が平行である場合に最も大きく観察され（又は、従って、抵抗が最も小さく観察され）、また、膜間のトンネル電流は、膜の磁化方向が逆平行である場合に最も小さく観察される（又は、即ち、抵抗が最も大きく観察される）。
【０００５】
磁気抵抗は、通常、平行な磁化状態から逆平行な磁化状態へと移行する上記構造の抵抗におけるパーセンテージ増加として測定される。ＴＭＲデバイスは、ＧＭＲ構造よりも高いパーセンテージの磁気抵抗を与え、従って、より高い信号及びより高い速度をもたらす可能性を有する。最近の結果によれば、トンネルは、良好なＧＭＲメモリ素子における１０乃至１４％の磁気抵抗に比較して、４０％を超える磁気抵抗を与えることが分かっている。
【０００６】
一般的なＭＲＡＭデバイスは、そのうちの一つが図１Ａ及び図１Ｂに示されている複数の磁気抵抗メモリ素子１０、例えば所定のアレイに配置された磁気トンネル接合（ＭＴＪ）素子を備えている。磁気抵抗メモリ素子１０からなるアレイ２０が図２に示されている。ＭＴＪメモリ素子１０は、通常、固定又はピン磁性層１１と、フリー層１２と、これらの層間に設けられた誘電バリア１３とを備える層状構造を有している。磁性材料からなるピン層１１は、常に同じ方向に向く磁気ベクトルを有している。フリー層１２は、情報記憶のために使用される。フリー層１２の磁気ベクトルは、非拘束（フリー）であるが、メモリ素子１０の物理的な寸法によって主に決定されるフリー層１２の容易方向内に拘束される。フリー層１２の磁気ベクトルは、二つの方向、即ち、上記容易方向と一致するピン層１１の磁化方向と平行な方向及び逆平行な方向を向いている。ＭＲＡＭの基本原理は、磁化方向に基づいて情報をバイナリデータとして例えば「０」及び「１」として記憶することである。これは、磁気データが不揮発性であり磁界の影響を受けるまで変化しないからである。
【０００７】
磁気抵抗メモリ素子１０へのデータの記憶又は書き込みは磁界を印加することにより達成され、これにより、フリー層１２中の磁性材料が二つの可能なメモリ状態へと磁化される。ＭＲＡＭ素子１０の層状構造の両方の磁性膜１１，１２が同じ方向性（平行）をもって磁化されると、データが二つのバイナリ値のいずれか、例えば「０」を有し、また、そうではなく、ＭＲＡＭ素子１０の層状構造の両方の磁性膜１１，１２が逆の方向性（逆平行）をもって磁化されると、データが他のバイナリ値、例えば「１」となる。磁気構造の外部にある電流ライン（ワードライン１４，１４ａ，１４ｂ，１４ｃ及びビットライン１５，１５ａ，１５ｂ，１５ｃ）を通じて電流を流すことにより磁界が形成される。尚、選択されたメモリ素子１０ｓと他の選択されないメモリ素子１０との間を区別するために二つの磁界成分が使用される。
【０００８】
データの読み取りは、磁界が印加された際の磁気メモリ素子１０の抵抗変化を検出することにより行われる。方向が平行であるか否かに応じて層状構造１１，１２，１３の抵抗が変化するという事実を利用して、システムは、データの両方のバイナリ値、例えば「０」又は「１」を識別することができる。読み出しのために必要とされる磁界は、磁気構造の外部にある電流ライン（ワードライン）を通じて又は磁気構造自体（ビットライン１５及び検出ライン１６を介して）を通じて電流を流すことにより形成される。選択されたメモリ素子１０ｓの読み取りは、他のメモリ素子１０を通じた漏洩電流を防止するためにビア２１に接続された直列トランジスタ１７により行われる。
【０００９】
最も一般的なＭＲＡＭ構造は、図１Ａ及び図１Ｂに示されるような１Ｔ１ＭＴＪ（一つのＭＴＪメモリ素子１０ごとに一つのトランジスタ１７）型のものである。複数のメモリ素子１０を備えるメモリアレイ２０は、磁気トンネル接合（ＭＴＪ）メモリ素子１０の上下において二つの金属層へとそれぞれ別々にパターニングされる互いに直交するビットライン１５ａ，１５ｂ，１５ｃとワードライン１４ａ，１４ｂ，１４ｃとを備えている。ビットライン１５ａ，１５ｂ，１５ｃはメモリ素子１０の困難方向と平行であり、これにより、容易方向に沿って磁界が形成され、一方、ワードライン１４ａ，１４ｂ，１４ｃは困難方向に沿って磁界を形成する。いくつかの構成においては、関係を逆にすることができる。即ち、ビットライン１５が困難方向磁界を形成してもよく、また、ワードライン１４が容易方向磁界を形成してもよい。選択されたメモリ素子１０ｓに対する書き込みは、選択されたメモリ素子１０ｓにおいて交差するビットライン１５ｂ及びワードライン１４ａのそれぞれを通じて電流パルスを同時に印加することにより行われる。その結果として得られる磁界の方向は、メモリ素子１０ｓのフリー層１２の容易方向に対して４５度の角度をなしている。この角度では、フリー層１２のスイッチング磁界が最も小さく、従って、最も少ない電流により書き込みを行うことができる。
【００１０】
ＭＲＡＭ素子の欠点は、強い外部磁界に対する意図的な又は非意図的な露出によりＭＲＡＭ素子が不安定になるという点である。非常に高密度のＭＲＡＭアレイ２０は特に磁界の影響を受け易い。これは、主に、フリー層１２における磁気ベクトルの切り換え又は検出に依存する読み取り／プログラム演算のために極小ＭＲＡＭ素子１０が比較的弱い磁界を必要とするからである。これらの磁気ベクトルは、そのような外部磁界によって簡単に影響され、その磁化方向が当該外部磁界により変えられてしまう場合がある。
【００１１】
プログラミング演算中に余分な外部磁界が存在していた場合には、これにより、選択されていない磁気抵抗メモリ素子１０の望ましくない切り換え（スイッチング）が引き起こされる虞がある。これは、一つの電流ラインを流れる電流の外部磁界との合成磁界がそれ単独で十分に大きくなってしまい、選択されないメモリ素子１０の状態を切り換えてしまう場合があるからである。また、外部磁界が異なる方向を向いており、従って、当該外部磁界が、一つの電流ラインを流れる電流によって形成される磁界に対抗する場合には、選択されたメモリ素子１０ｓの切り換え（スイッチング）がプログラミング演算により生じない場合もある。このことは、一つの電流ラインを通じて電流を流すことにより形成される磁界が、外部磁界の存在に起因して十分に大きくなってしまい、選択されていないメモリ素子１０を望ましくなく切り換えてしまう場合があることを意味している。このようなことは、外部磁界が存在しなければ起こり得ない。あるいは、外部磁界が異なる方向を有している場合には、磁界が非常に小さくなり、その結果、選択されたメモリ素子１０ｓの切り換えが生じてしまう場合がある。このようなことは、外部磁界が存在しなければ起こり得ない。
【００１２】
一つの解決策は、メモリ素子を任意の外部磁界からシールド（遮断）することである。磁気シールドは、例えば１：５又は１：１０の磁界減少比率分だけ局所的な磁界を減少させる。従って、シールド下での有効磁界は大きく低減され、これは第２の例では比率１：１０をもって与えられる。即ち、ＭＲＡＭ上に亘ってシールドした状態における外部磁界は、実際に存在する外部磁界よりも１０倍低い。しかしながら、シールドもその限界があり、これにより、磁気抵抗メモリ素子１０のデータ層の近傍に攪乱作用を有する外部磁界を引き起こす高い磁界を常に印加することができる。
【００１３】
本出願人によって提出され且つ参照することにより本願に組み込まれる他の特許出願、例えば「ＭＲＡＭのためのデータ保持インジケータ（Ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｉｎｄｉｃａｔｏｒ ｆｏｒ ＭＲＡＭ）」、「ＭＲＡＭ動作のための書き込み禁止オプション（Ｗｒｉｔｅ−ｄｉｓａｂｌｅ ｏｐｔｉｏｎ ｆｏｒ ＭＲＡＭ ｏｐｅｒａｔｉｏｎ）」及び「ＭＲＡＭ書き込み中の活性磁界補償（Ａｃｔｉｖｅ ｆｉｅｌｄ ｃｏｍｐｅｎｓａｔｉｏｎ ｄｕｒｉｎｇ ＭＲＡＭ−ｗｒｉｔｅ）」では、いくつかの解決策が提案されてきた。これらの解決策は総て、外部磁界値を測定し、その結果に応じて磁気抵抗素子の無効プログラミング等の何等かの措置を講じるために、磁気抵抗素子１０のアレイと共に若しくはその近傍に磁界センサを組み込むこと、又は、プログラミングのために電流ラインを流れる電流を適合させることを含んでいる。
【００１４】
シールドされたＭＲＡＭチップの場合、これは、感度が良い磁界センサの実装に対する問題を減少させる。その理由は、小さい磁界即ち１０Ｏｅを下回る磁界を測定しなければならないからである。しかしながら、小さな磁界の測定時に良好で信頼できる出力信号を与えるセンサを実装することは困難であることが分かっている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、非常に感度が良い磁界センサを使用する必要なく、磁気抵抗メモリ素子からなるアレイの近傍の外部磁界を検出し又は測定するための方法及びデバイスを提供することである。
【課題を解決するための手段】
【００１６】
上記目的は、本発明に係る方法及びデバイスによって達成される。
【００１７】
第１の態様においては、本発明は、磁気抵抗メモリ素子のアレイと少なくとも一つの磁界センサ素子とを備える磁気抵抗メモリデバイスを提供する。前記磁気抵抗メモリデバイスは、前記磁気抵抗メモリ素子の前記アレイを、少なくとも一つの前記磁界センサ素子とは異なるように外部磁界からシールドするための部分シールド手段又は不均一シールド手段を備える。アレイのシールドと磁界センサ素子のシールドとの間の差は、プロセス変動を上回る。即ち、少なくとも５％のシールド差、好ましくは少なくとも１０％のシールド差が存在し、それにより、アレイは、少なくとも一つの磁界センサ素子よりも幾分シールドされ得る。
【００１８】
少なくとも一つの前記磁界センサ素子は、第１の磁界減少比率を有する第１のシールド手段を用いてシールドされるものとするとよく、前記磁気抵抗メモリ素子の前記アレイは、第２の磁界減少比率を有する第２のシールド手段を備えるものとするとよく、前記第２の磁界減少比率は、前記第１の磁界減少比率よりも小さい。第２の磁界減少比率は、第１の磁界減少比率より小さいものとするとよい。又は、第１の磁界減少比率が１：１であってもよく、このことは、少なくとも一つの磁界センサ素子のシールドが存在しないことを意味している。
【００１９】
前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、単一のチップ上に一体的に組み込まれているものとするとよい。前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、単一のパッケージ内の別個のダイ上に配置されているものとしてもよい。又は、前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、別個のパッケージ内の別個のダイ上に配置されているものとしてもよい。
【００２０】
第２の態様においては、本発明は、磁気抵抗メモリ素子のアレイにおいて存在する外部磁界を測定する方法を提供する。当該方法は、第１の磁界減少比率を有する第１のシールド手段を用いて磁界センサ素子をシールドし、第２の磁界減少比率を有する第２のシールド手段を用いて前記磁気抵抗メモリ素子の前記アレイをシールドし、前記第１の磁界減少比率と前記第２の磁界減少比率とは相互に異なり、即ち、少なくとも５％のシールド差を有し、前記第１及び第２の磁界減少比率の知識に基づいて、前記磁気抵抗メモリ素子の前記アレイにおける外部磁界値を決定する、ことを含む。
【００２１】
前記第２の磁界減少比率は、前記第１の磁界減少比率よりも小さいものとするとよい。（局所的な）減少された磁界と外部磁界との間の関係は、線形であってもよく、即ち、換言すると、前記第１の磁界減少比率と前記第２の磁界減少比率とは、特定の外部磁界範囲において一定しているものとするとよい。前記第１の磁界減少比率は、１：１であるものとするとよい。
【００２２】
本発明のこれらの特徴、他の特徴、機能、利点は、一例として本発明の原理を例示する添付図面と併せて解釈される以下の詳細な説明から明らかとなる。この説明は、本発明の範囲を限定することなく、単なる例示的目的で与えられている。以下において割り当てられた参照数字は、添付図面を参照している。
【００２３】
異なる図面において、同じ参照数字は、同一又は類似の要素を示している。
【発明を実施するための最良の形態】
【００２４】
特定の実施の形態に関して特定の図面を参照して本発明を説明するが、本発明は、これらの実施の形態に限定されず、請求項によってのみ限定される。描かれた図面は、単なる概略図であり、非限定的なものである。図では、一部の要素のサイズが誇張されている場合があり、また、例示的な目的で、一部の要素がスケールに基づいて描かれていない場合もある。この明細書本文中及び請求項中において、用語「備えている（含んでいる）（ｃｏｍｐｒｉｓｉｎｇ）」が使用される場合、その使用は、他の要素又はステップを排除しない。一つの名詞を示すときに例えば「ａ」、「ａｎ」、「ｔｈｅ」等の不定冠詞又は定冠詞が使用される場合、これは、他に何か特に述べられていなければ、複数のその名詞を含んでいる。
【００２５】
また、明細書本文中及び請求項中の第１、第２等の用語は、同様の要素間を区別するために使用されるが、必ずしも順序又は年代順を表すものではない。そのようにして使用される用語が適切な状況下では置き換え可能であり、また、ここに記載された本発明の実施の形態がここで説明され又は図示された順序以外の順序で動作できることは理解されるべきである。
【００２６】
更に、明細書本文中及び請求項中の上部（ｔｏｐ）、下部（ｂｏｔｔｏｍ）、〜の上（ｏｖｅｒ）、〜の下（ｕｎｄｅｒ）等の用語は、記述的目的で使用されるが、必ずしも相対的な位置を表すものではない。そのようにして使用される用語が適切な状況下では置き換え可能であり、また、ここに記載された本発明の実施の形態がここで説明され又は図示された方向以外の方向で動作できることは理解されるべきである。
【００２７】
本発明は、磁気抵抗メモリ素子のアレイ近傍の外部磁界を検出し又は測定するための方法を提供する。この検出又は測定は、外部磁界が存在している間における磁気抵抗メモリ素子の誤ったプログラミングの可能性を低減し又は誤ったプログラミングを防止するために使用され得る。また、対応する磁気抵抗メモリデバイスも提供される。
【００２８】
本発明の実施の一形態に係る磁気抵抗メモリデバイス３０は、図３に示されるように、複数の磁気抵抗メモリ素子１０からなるアレイ２０と、磁界センサユニット３１とを備えている。
【００２９】
磁気抵抗メモリ素子１０のアレイ２０は、横列及び縦列に論理的に編成されている。この明細書本文の全体に亘って、用語「水平（ｈｏｒｉｚｏｎｔａｌ）」及び「垂直（ｖｅｒｔｉｃａｌ）」は、座標を与えるために使用されるとともに、単なる説明のために使用されている。これらの用語は、装置（デバイス）の実際の物理的方向を示している必要はないが、そのような方向を示していてもよい。また、用語「ロウ」及び「カラム」は、互いに連結されるアレイ素子の組を説明するために使用されている。連結は、ロウとカラムとからなるデカルトアレイの形態をなすことができるが、本発明はこれに限定されない。当業者であれば理解できるように、カラム及びロウは容易に置き換え可能であり、この開示内容においては、これらの用語が置き換え可能であることが意図されている。また、非デカルトアレイが構成されてもよく、また、そのような非デカルトアレイも本発明の範囲内に入る。従って、用語「ロウ」及び「カラム」は幅広く解釈されなければならない。このような幅広い解釈を促すため、「ロウ及びカラムに論理的に構成され」という語法が用いられる。このことは、位相的に線形な交差態様でメモリ素子の組が互いに連結されることを意味しているが、物理的又は位相的な配置がそうである必要はない。例えば、ロウが円であってもよく、また、カラムがこれらの円の半径であってもよい。また、円及び半径は、この発明では、ロウ及びカラムに「論理的に構成される」ものとして説明される。また、様々なラインの特定の名前、例えばビットライン及びワードライン、又は、ロウライン及びカラムラインは、説明を容易にし且つ特定の機能を示すために使用される一般的な名前となるべく意図されており、この特定の言葉の選択は、決して本発明を限定しようとするものではない。これらの用語は、説明される特定の構造のより良い理解を容易にするだけに使用されており、本発明を何ら限定しようとするものではないことが理解されるべきである。
【００３０】
メモリアレイ２０の近傍の外部磁界を検出し又は測定するために磁界センサ３１が設けられている。検出され又は測定される外部磁界は、メモリアレイ２０に隣接する又は近傍の外部磁界、即ち、アレイの動作に影響を与え得る磁界であることが好ましい。磁界センサユニット３１は、少なくとも一つのアナログ又はデジタル磁界センサ素子３２を備えていてもよい。メモリアレイ２０の近傍の磁界は、様々な方法により、直接的に又は間接的に測定することができる。
【００３１】
磁界センサユニット３１は、磁気抵抗メモリ素子１０を備える回路、例えばＭＲＡＭ ＩＣに対して付加され得る任意のタイプの磁界センサ素子３２を備えることができる。磁界センサユニット３１は、磁気抵抗メモリアレイ２０中に組み込まれることが好ましい。磁界センサユニット３１は、例えば、センサ素子３２として、磁界強度を検出し且つこの強度に伴って変化する電圧を出力として生成する固体半導体センサであるホールセンサを備えることができる。
【００３２】
しかしながら、磁気抵抗メモリアレイ２０がＭＲＡＭ素子１０を備えている場合には、アレイ２０中のＭＲＡＭ素子１０と同じスタック構造との磁気トンネル接合部を磁界センサ素子３２として使用することが有益である。また、メモリ素子として使用されないＭＲＡＭ素子１０それ自体又は更なるＭＲＡＭ素子は、局所的な外部攪乱磁界を監視するための磁界センサ素子３２としての機能を果たすことができる。
【００３３】
磁界センサ素子３２としてのＭＲＡＭ素子の双安定磁化構造により、これらの素子は、特に、小さな磁界に対して感度が良くない。これらの素子が磁界によって著しく影響され、それにより、顕著な出力信号を生成すると、データを収容するＭＲＡＭ素子１０も既に攪乱磁界によって影響されている危険性がある。従って、本発明の一態様において、磁気抵抗メモリ素子１０及び磁界センサユニット３１は、異なる度合いでシールドされる。この場合、磁気抵抗メモリ素子１０は、磁界センサユニット３１よりも外部磁界から大きな度合いでシールドされる。シールドの差は、少なくとも５乃至１０％として表されてもよい。最小のシールド差は、例えば層厚、材料組成、磁区構造等に関してのプロセス変動の結果として、チップ上の局所的なシールド要因における変動に打ち勝って有効にならなければならない。これにより、外部磁界の測定値は、磁気抵抗メモリ素子１０のアレイ２０に実際に存在する外部磁界の値よりも大きくなる。しかしながら、シールドにより局所的な攪乱外部磁界が所定の磁界減少比率だけ減少すると、磁気シールドの磁界減少比率の知識に基づき、磁界センサユニット３１により測定された磁界の値から、ＭＲＡＭアレイ２０上のシールド下での有効磁界を決定することができる。
【００３４】
アレイ２０及び磁界センサユニット３１の異なる度合でのシールドは、本発明の第１の実施の形態においては、磁気抵抗メモリデバイス３０、例えば磁気抵抗メモリ素子１０のアレイ２０と磁界センサユニット３１とを備えるＭＲＡＭチップに対して部分シールドを行うことにより得られてもよい。一例として、図３では、部分磁気シールド手段３３が設けられており、この部分磁気シールド手段３３は、磁気抵抗メモリデバイス３０の一部、例えば角部の一つがシールドされないような磁気シールドである。このシールドされていない場所には、例えば複数の磁界センサ素子３２を備える磁界センサユニット３１が実装される。このように、磁界センサ素子３２は、磁気抵抗メモリ素子１０のアレイ２０の近傍に存在するような外部磁界の実際の値を測定し、一方、アレイ２０によって感知される外部磁界は、シールドの磁界減少比率に応じて更に低い。例えば、外部磁界が磁界値Ｈを有するとともに、シールドの磁界減少比率が１：ｘであり、従って、磁界減少比率の数値が０（無限シールド）乃至１（シールド無し）である場合、メモリ素子１０によって検出される外部磁界はＨ／ｘに等しい。測定された磁界Ｈと、本発明に係る所定の磁気抵抗デバイスに関して既知の磁界現象比率１：ｘとから、アレイ２０における外部磁界を決定することができる。
【００３５】
図示しない第２の実施の形態においては、磁気抵抗メモリアレイ２０だけがシールドされる。即ち、ここでは、磁気抵抗メモリ素子１０のみが配置され、例えば駆動回路（磁界センサユニット３１を含む）等の他の回路は配置されない。
【００３６】
図４に示される第３の実施の形態では、本発明に係る磁気抵抗メモリデバイス３０を不均一的にシールドすることができる。このことは、少なくとも一つの磁界センサ素子３２を備える磁界センサユニット３１が例えば１：２の第１の磁界減少比率を有する第１のシールド手段４０によってシールドされるとともに、メモリアレイ２０が例えば１：１０の第２の磁界減少比率を有する第２のシールド手段４１によってシールドされることを意味している。本発明において、第２の磁界減少比率は、第１の磁界減少比率よりも小さい。
【００３７】
この実施の形態は、磁界センサ素子３２からの磁界値をシールドされた磁気抵抗メモリアレイ２０での磁界値へ変換する際の自由度が高いという利点を有している。前述の実施例においては、１：５の変換率（換算率）を得ることができる。この選択肢は、例えば、メモリアレイ２０の磁界減少比率とは無関係に特定の磁界範囲における磁界センサユニット３１のセンサ特性を調整するために実行することができる。
【００３８】
更なる実施の形態において、磁気抵抗メモリアレイ２０のメモリセル１０と同一の基本セルを使用するデータ保持インジケータ（本特許出願と同日に提出され且つ「ＭＲＡＭのためのデータ保持インジケータ（Ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｉｎｄｉｃａｔｏｒ ｆｏｒ ＭＲＡＭ）」と題された本出願人の特許出願を参照されたい。当該出願は参照することにより本願に組み込まれる）は、異なる変換率を使用することにより、即ち、基本セル及び磁気抵抗メモリアレイ２０の不均一シールドを使用することにより実施することができる。データ保持インジケータがメモリアレイ２０に比較して高い外部磁界に曝露され得るという事実に起因して、メモリアレイ２０中のデータのデータ保持状態を検索することができる。一例として、シールド係数の小さな差、例えば１０％の差は、例えばメモリアレイ２０中のメモリ素子１０の標準偏差がσであるスイッチング磁界分布の６−σ値において、メモリアレイのデータ保持を十分な統計的精度をもって示すことを可能とし得る。
【００３９】
磁界センサ素子３１を磁気抵抗メモリデバイス３０と一体化する様々な方法が本発明の範囲内に含まれるが、以下ではいくつかの実施例を説明する。
【００４０】
（１）第１の手法は、磁気抵抗チップに磁気センサ素子３１を組み込むことであり、モノリシック集積とも称される。従って、センサユニット３１は、メモリアレイ２０に非常に近接しており、メモリアレイ２０自体の中に何等かの形で含ませることができる。センサユニット３１は、図３に示されるように、チップの角部に配置することもできる。シールドは、センサユニット３０の場合とメモリアレイ２０の場合とで異なっており、従って、磁気抵抗メモリデバイス３０に亘って不均一である。センサユニット３１におけるシールドは必ずしも存在せず、従って、部分シールドをもたらす。
【００４１】
（２）第２の手法は、ハイブリッド方法である。磁界センサユニット３１は、最早、基板部分、例えば磁気抵抗メモリアレイ２０がその上に配置されるシリコン基板、例えば大きなシステム内の組み込みＭＲＡＭ（ｅ−ＭＲＡＭ）又はＳｏＣ（システムオンチップ）上にはない。特に、センサ領域において異なる機能を実行するとコストが高くなるため、様々なダイが一つのパッケージへと組み合わされる場合には、「水平」集積又はシステムインパッケージとなる傾向がある。ここでの提案は、二つのチップ、即ち、磁気抵抗アレイ２０を備える第１のチップと少なくとも一つの磁界センサ素子３２がその上に配置される第２のチップとを一つのパッケージで一体化することである。そのようにする理由の一つは、磁気センサユニット３１には必要のない高レベルのシールドを磁気抵抗メモリチップが必要とする可能性があるという事実も起こり得るからである。即ち、異なるレベルのシールドを必要とする場合がある複数の機能をハイブリッド態様で組み合わせると、費用効率が高くなる場合がある。
【００４２】
（３）更なる手法は、別個にパッケージ化される二つの異なるチップをそのまま単に使用することである。そのようにする理由の一つは、その少なくとも一部がチップ自体の上ではなくパッケージに組み込まれ得る高レベルのシールドを磁気抵抗メモリチップが必要とする可能性があるという事実も起こり得るからである。
【００４３】
尚、少なくとも一つの磁界センサ素子３２は、磁気抵抗アレイ２０の近傍の磁界の２Ｄ表示を与えることが好ましい。少なくとも一つの磁界センサ素子３２とアレイ２０との間の距離は、磁気抵抗メモリアレイ２０中に存在する磁界が測定されるように設定されていることが好ましい。遠く離れている磁界の大部分が考慮されるため、長さスケールは適度である。前述したように、集積レベルに応じて、様々な距離が使用され得る。オンチップの実施において、少なくとも一つの磁界センサ素子３２は、可能な限り磁気抵抗メモリアレイ２０に近接していることが好ましく、又は、シールドされていない場合にはメモリアレイから最大で１ｃｍの距離に配置される。単一のパッケージにおいてハイブリッドを実施する場合、少なくとも一つのセンサ素子３２と磁気抵抗メモリアレイ２０とは、相互に近接して配置することが好ましく、又は、相互に隣接して配置することが好ましく、又は、磁気抵抗メモリアレイ２０の上部に少なくとも一つのセンサ素子３２を配置することが好ましい。
【００４４】
前述した一体化（集積）のタイプの総てにおいて、磁界センサ３２の出力は、磁気抵抗メモリアレイ２０の位置における局所的な外部磁界を示す信号として使用されてもよい。磁気シールド４０，４１の磁界減少比率及びそれらの関係（例えば、これらの間には線形関係又は所定の関係がある）についての知識に基づき、磁気抵抗メモリアレイ２０の上側にシールド４１が設けられた状態での有効磁界を決定することができる。
【００４５】
ここでは、本発明に係るデバイスに関して、好ましい実施の形態、特定の構造及び構成並びに材料を説明してきたが、この発明の範囲及び思想から逸脱することなく、形態及び内容において様々な変更又は改良を行ってもよい。
【図面の簡単な説明】
【００４６】
【図１Ａ】ＭＲＡＭプログラミング原理を示している。
【図１Ｂ】ＭＲＡＭ読み取り原理を示している。
【図２】複数のメモリ素子と垂直ビットライン及びワードラインとを備える既知の１Ｔ１ＭＴＪ ＭＲＡＭ構成の斜視図である。ビットラインとワードラインとの交差領域には、磁気トンネル接合部（ＭＴＪ）が配置されている。ＭＴＪの下部電極は、メモリ素子を読み取る際に使用される選択トランジスタに対しビアを用いて接続されている。
【図３】本発明の第１の実施の形態に係る、シールドされていない領域に一体的に組み込まれた磁界センサを有する部分ＭＲＡＭシールドを示している。
【図４】不均一シールドを伴う、即ち、磁界センサ領域における磁界減少比率とメモリアレイ領域における磁界減少比率とが異なる本発明の更なる実施の形態に係るＭＲＡＭチップを示している。
【技術分野】
【０００１】
本発明は、ＭＲＡＭアレイ等の磁気抵抗メモリアレイにおいて存在する外部磁界の定性検出又は定量測定のための方法及びデバイスに関する。この検出又は測定は、外部磁界が特定の閾値を超える際において、磁気抵抗メモリ素子のプログラミング中に対応策を取るために使用され得る。
【背景技術】
【０００２】
磁気又は磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、現在、多くの企業により、フラッシュメモリに取って代わるものと考えられている。ほとんどのスタティックＲＡＭ（ＳＲＡＭ）メモリに取って代わる可能性がある。これにより、ＭＲＡＭは、システムオンチップ（ＳｏＣ）のための内蔵メモリとして非常に適したものになる。これは不揮発性メモリ（ＮＶＭ）デバイスであり、そのため、記憶された情報を維持するために電力を必要としない。このことは、他のほとんどのタイプのメモリを超える利点であると考えられる。ＭＲＡＭメモリは、特に、例えばスマートカード、携帯電話、ＰＤＡ等の「モバイル」用途において使用することができる。
【０００３】
ＭＲＡＭの概念は、当初、米国のハネウェル社で開発されたものであり、情報記憶として磁気多層デバイスにおける磁化方向を使用し、また、結果として得られる抵抗差を情報読み出しのために使用する。総てのメモリデバイスと同様に、ＭＲＡＭアレイ中の各メモリ素子は、「１」又は「０」を表す少なくとも二つのバイナリ状態を記憶できなければならない。
【０００４】
様々な種類の磁気抵抗（ＭＲ）効果が存在するが、そのうち、巨大磁気抵抗（ＧＭＲ）及びトンネル磁気抵抗（ＴＭＲ）は、現在において最も重要な効果である。ＧＭＲ効果及びＴＭＲ効果は、ａ．ｏ．不揮発性磁気メモリを実現できる可能性を与える。これらのデバイスは複数の薄膜からなる積層体を備えており、これらの薄膜は、そのうちの少なくとも二つが強磁性体又はフェリ磁性体であるとともに、非磁性中間層によって分離されている。ＧＭＲは層間導体構造における磁気抵抗であり、また、ＴＭＲは層間絶縁構造における磁気抵抗である。非常に薄い導体が強磁性膜間又はフェリ磁性膜間に配置されると、複合多層構造の有効面内抵抗は、膜の磁化方向が平行である場合に最も小さく、膜の磁化方向が逆平行である場合に最も大きい。二つの強磁性膜間又はフェリ磁性膜間に薄い絶縁（誘電）中間層が配置されると、膜間のトンネル電流は、膜の磁化方向が平行である場合に最も大きく観察され（又は、従って、抵抗が最も小さく観察され）、また、膜間のトンネル電流は、膜の磁化方向が逆平行である場合に最も小さく観察される（又は、即ち、抵抗が最も大きく観察される）。
【０００５】
磁気抵抗は、通常、平行な磁化状態から逆平行な磁化状態へと移行する上記構造の抵抗におけるパーセンテージ増加として測定される。ＴＭＲデバイスは、ＧＭＲ構造よりも高いパーセンテージの磁気抵抗を与え、従って、より高い信号及びより高い速度をもたらす可能性を有する。最近の結果によれば、トンネルは、良好なＧＭＲメモリ素子における１０乃至１４％の磁気抵抗に比較して、４０％を超える磁気抵抗を与えることが分かっている。
【０００６】
一般的なＭＲＡＭデバイスは、そのうちの一つが図１Ａ及び図１Ｂに示されている複数の磁気抵抗メモリ素子１０、例えば所定のアレイに配置された磁気トンネル接合（ＭＴＪ）素子を備えている。磁気抵抗メモリ素子１０からなるアレイ２０が図２に示されている。ＭＴＪメモリ素子１０は、通常、固定又はピン磁性層１１と、フリー層１２と、これらの層間に設けられた誘電バリア１３とを備える層状構造を有している。磁性材料からなるピン層１１は、常に同じ方向に向く磁気ベクトルを有している。フリー層１２は、情報記憶のために使用される。フリー層１２の磁気ベクトルは、非拘束（フリー）であるが、メモリ素子１０の物理的な寸法によって主に決定されるフリー層１２の容易方向内に拘束される。フリー層１２の磁気ベクトルは、二つの方向、即ち、上記容易方向と一致するピン層１１の磁化方向と平行な方向及び逆平行な方向を向いている。ＭＲＡＭの基本原理は、磁化方向に基づいて情報をバイナリデータとして例えば「０」及び「１」として記憶することである。これは、磁気データが不揮発性であり磁界の影響を受けるまで変化しないからである。
【０００７】
磁気抵抗メモリ素子１０へのデータの記憶又は書き込みは磁界を印加することにより達成され、これにより、フリー層１２中の磁性材料が二つの可能なメモリ状態へと磁化される。ＭＲＡＭ素子１０の層状構造の両方の磁性膜１１，１２が同じ方向性（平行）をもって磁化されると、データが二つのバイナリ値のいずれか、例えば「０」を有し、また、そうではなく、ＭＲＡＭ素子１０の層状構造の両方の磁性膜１１，１２が逆の方向性（逆平行）をもって磁化されると、データが他のバイナリ値、例えば「１」となる。磁気構造の外部にある電流ライン（ワードライン１４，１４ａ，１４ｂ，１４ｃ及びビットライン１５，１５ａ，１５ｂ，１５ｃ）を通じて電流を流すことにより磁界が形成される。尚、選択されたメモリ素子１０ｓと他の選択されないメモリ素子１０との間を区別するために二つの磁界成分が使用される。
【０００８】
データの読み取りは、磁界が印加された際の磁気メモリ素子１０の抵抗変化を検出することにより行われる。方向が平行であるか否かに応じて層状構造１１，１２，１３の抵抗が変化するという事実を利用して、システムは、データの両方のバイナリ値、例えば「０」又は「１」を識別することができる。読み出しのために必要とされる磁界は、磁気構造の外部にある電流ライン（ワードライン）を通じて又は磁気構造自体（ビットライン１５及び検出ライン１６を介して）を通じて電流を流すことにより形成される。選択されたメモリ素子１０ｓの読み取りは、他のメモリ素子１０を通じた漏洩電流を防止するためにビア２１に接続された直列トランジスタ１７により行われる。
【０００９】
最も一般的なＭＲＡＭ構造は、図１Ａ及び図１Ｂに示されるような１Ｔ１ＭＴＪ（一つのＭＴＪメモリ素子１０ごとに一つのトランジスタ１７）型のものである。複数のメモリ素子１０を備えるメモリアレイ２０は、磁気トンネル接合（ＭＴＪ）メモリ素子１０の上下において二つの金属層へとそれぞれ別々にパターニングされる互いに直交するビットライン１５ａ，１５ｂ，１５ｃとワードライン１４ａ，１４ｂ，１４ｃとを備えている。ビットライン１５ａ，１５ｂ，１５ｃはメモリ素子１０の困難方向と平行であり、これにより、容易方向に沿って磁界が形成され、一方、ワードライン１４ａ，１４ｂ，１４ｃは困難方向に沿って磁界を形成する。いくつかの構成においては、関係を逆にすることができる。即ち、ビットライン１５が困難方向磁界を形成してもよく、また、ワードライン１４が容易方向磁界を形成してもよい。選択されたメモリ素子１０ｓに対する書き込みは、選択されたメモリ素子１０ｓにおいて交差するビットライン１５ｂ及びワードライン１４ａのそれぞれを通じて電流パルスを同時に印加することにより行われる。その結果として得られる磁界の方向は、メモリ素子１０ｓのフリー層１２の容易方向に対して４５度の角度をなしている。この角度では、フリー層１２のスイッチング磁界が最も小さく、従って、最も少ない電流により書き込みを行うことができる。
【００１０】
ＭＲＡＭ素子の欠点は、強い外部磁界に対する意図的な又は非意図的な露出によりＭＲＡＭ素子が不安定になるという点である。非常に高密度のＭＲＡＭアレイ２０は特に磁界の影響を受け易い。これは、主に、フリー層１２における磁気ベクトルの切り換え又は検出に依存する読み取り／プログラム演算のために極小ＭＲＡＭ素子１０が比較的弱い磁界を必要とするからである。これらの磁気ベクトルは、そのような外部磁界によって簡単に影響され、その磁化方向が当該外部磁界により変えられてしまう場合がある。
【００１１】
プログラミング演算中に余分な外部磁界が存在していた場合には、これにより、選択されていない磁気抵抗メモリ素子１０の望ましくない切り換え（スイッチング）が引き起こされる虞がある。これは、一つの電流ラインを流れる電流の外部磁界との合成磁界がそれ単独で十分に大きくなってしまい、選択されないメモリ素子１０の状態を切り換えてしまう場合があるからである。また、外部磁界が異なる方向を向いており、従って、当該外部磁界が、一つの電流ラインを流れる電流によって形成される磁界に対抗する場合には、選択されたメモリ素子１０ｓの切り換え（スイッチング）がプログラミング演算により生じない場合もある。このことは、一つの電流ラインを通じて電流を流すことにより形成される磁界が、外部磁界の存在に起因して十分に大きくなってしまい、選択されていないメモリ素子１０を望ましくなく切り換えてしまう場合があることを意味している。このようなことは、外部磁界が存在しなければ起こり得ない。あるいは、外部磁界が異なる方向を有している場合には、磁界が非常に小さくなり、その結果、選択されたメモリ素子１０ｓの切り換えが生じてしまう場合がある。このようなことは、外部磁界が存在しなければ起こり得ない。
【００１２】
一つの解決策は、メモリ素子を任意の外部磁界からシールド（遮断）することである。磁気シールドは、例えば１：５又は１：１０の磁界減少比率分だけ局所的な磁界を減少させる。従って、シールド下での有効磁界は大きく低減され、これは第２の例では比率１：１０をもって与えられる。即ち、ＭＲＡＭ上に亘ってシールドした状態における外部磁界は、実際に存在する外部磁界よりも１０倍低い。しかしながら、シールドもその限界があり、これにより、磁気抵抗メモリ素子１０のデータ層の近傍に攪乱作用を有する外部磁界を引き起こす高い磁界を常に印加することができる。
【００１３】
本出願人によって提出され且つ参照することにより本願に組み込まれる他の特許出願、例えば「ＭＲＡＭのためのデータ保持インジケータ（Ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｉｎｄｉｃａｔｏｒ ｆｏｒ ＭＲＡＭ）」、「ＭＲＡＭ動作のための書き込み禁止オプション（Ｗｒｉｔｅ−ｄｉｓａｂｌｅ ｏｐｔｉｏｎ ｆｏｒ ＭＲＡＭ ｏｐｅｒａｔｉｏｎ）」及び「ＭＲＡＭ書き込み中の活性磁界補償（Ａｃｔｉｖｅ ｆｉｅｌｄ ｃｏｍｐｅｎｓａｔｉｏｎ ｄｕｒｉｎｇ ＭＲＡＭ−ｗｒｉｔｅ）」では、いくつかの解決策が提案されてきた。これらの解決策は総て、外部磁界値を測定し、その結果に応じて磁気抵抗素子の無効プログラミング等の何等かの措置を講じるために、磁気抵抗素子１０のアレイと共に若しくはその近傍に磁界センサを組み込むこと、又は、プログラミングのために電流ラインを流れる電流を適合させることを含んでいる。
【００１４】
シールドされたＭＲＡＭチップの場合、これは、感度が良い磁界センサの実装に対する問題を減少させる。その理由は、小さい磁界即ち１０Ｏｅを下回る磁界を測定しなければならないからである。しかしながら、小さな磁界の測定時に良好で信頼できる出力信号を与えるセンサを実装することは困難であることが分かっている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、非常に感度が良い磁界センサを使用する必要なく、磁気抵抗メモリ素子からなるアレイの近傍の外部磁界を検出し又は測定するための方法及びデバイスを提供することである。
【課題を解決するための手段】
【００１６】
上記目的は、本発明に係る方法及びデバイスによって達成される。
【００１７】
第１の態様においては、本発明は、磁気抵抗メモリ素子のアレイと少なくとも一つの磁界センサ素子とを備える磁気抵抗メモリデバイスを提供する。前記磁気抵抗メモリデバイスは、前記磁気抵抗メモリ素子の前記アレイを、少なくとも一つの前記磁界センサ素子とは異なるように外部磁界からシールドするための部分シールド手段又は不均一シールド手段を備える。アレイのシールドと磁界センサ素子のシールドとの間の差は、プロセス変動を上回る。即ち、少なくとも５％のシールド差、好ましくは少なくとも１０％のシールド差が存在し、それにより、アレイは、少なくとも一つの磁界センサ素子よりも幾分シールドされ得る。
【００１８】
少なくとも一つの前記磁界センサ素子は、第１の磁界減少比率を有する第１のシールド手段を用いてシールドされるものとするとよく、前記磁気抵抗メモリ素子の前記アレイは、第２の磁界減少比率を有する第２のシールド手段を備えるものとするとよく、前記第２の磁界減少比率は、前記第１の磁界減少比率よりも小さい。第２の磁界減少比率は、第１の磁界減少比率より小さいものとするとよい。又は、第１の磁界減少比率が１：１であってもよく、このことは、少なくとも一つの磁界センサ素子のシールドが存在しないことを意味している。
【００１９】
前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、単一のチップ上に一体的に組み込まれているものとするとよい。前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、単一のパッケージ内の別個のダイ上に配置されているものとしてもよい。又は、前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、別個のパッケージ内の別個のダイ上に配置されているものとしてもよい。
【００２０】
第２の態様においては、本発明は、磁気抵抗メモリ素子のアレイにおいて存在する外部磁界を測定する方法を提供する。当該方法は、第１の磁界減少比率を有する第１のシールド手段を用いて磁界センサ素子をシールドし、第２の磁界減少比率を有する第２のシールド手段を用いて前記磁気抵抗メモリ素子の前記アレイをシールドし、前記第１の磁界減少比率と前記第２の磁界減少比率とは相互に異なり、即ち、少なくとも５％のシールド差を有し、前記第１及び第２の磁界減少比率の知識に基づいて、前記磁気抵抗メモリ素子の前記アレイにおける外部磁界値を決定する、ことを含む。
【００２１】
前記第２の磁界減少比率は、前記第１の磁界減少比率よりも小さいものとするとよい。（局所的な）減少された磁界と外部磁界との間の関係は、線形であってもよく、即ち、換言すると、前記第１の磁界減少比率と前記第２の磁界減少比率とは、特定の外部磁界範囲において一定しているものとするとよい。前記第１の磁界減少比率は、１：１であるものとするとよい。
【００２２】
本発明のこれらの特徴、他の特徴、機能、利点は、一例として本発明の原理を例示する添付図面と併せて解釈される以下の詳細な説明から明らかとなる。この説明は、本発明の範囲を限定することなく、単なる例示的目的で与えられている。以下において割り当てられた参照数字は、添付図面を参照している。
【００２３】
異なる図面において、同じ参照数字は、同一又は類似の要素を示している。
【発明を実施するための最良の形態】
【００２４】
特定の実施の形態に関して特定の図面を参照して本発明を説明するが、本発明は、これらの実施の形態に限定されず、請求項によってのみ限定される。描かれた図面は、単なる概略図であり、非限定的なものである。図では、一部の要素のサイズが誇張されている場合があり、また、例示的な目的で、一部の要素がスケールに基づいて描かれていない場合もある。この明細書本文中及び請求項中において、用語「備えている（含んでいる）（ｃｏｍｐｒｉｓｉｎｇ）」が使用される場合、その使用は、他の要素又はステップを排除しない。一つの名詞を示すときに例えば「ａ」、「ａｎ」、「ｔｈｅ」等の不定冠詞又は定冠詞が使用される場合、これは、他に何か特に述べられていなければ、複数のその名詞を含んでいる。
【００２５】
また、明細書本文中及び請求項中の第１、第２等の用語は、同様の要素間を区別するために使用されるが、必ずしも順序又は年代順を表すものではない。そのようにして使用される用語が適切な状況下では置き換え可能であり、また、ここに記載された本発明の実施の形態がここで説明され又は図示された順序以外の順序で動作できることは理解されるべきである。
【００２６】
更に、明細書本文中及び請求項中の上部（ｔｏｐ）、下部（ｂｏｔｔｏｍ）、〜の上（ｏｖｅｒ）、〜の下（ｕｎｄｅｒ）等の用語は、記述的目的で使用されるが、必ずしも相対的な位置を表すものではない。そのようにして使用される用語が適切な状況下では置き換え可能であり、また、ここに記載された本発明の実施の形態がここで説明され又は図示された方向以外の方向で動作できることは理解されるべきである。
【００２７】
本発明は、磁気抵抗メモリ素子のアレイ近傍の外部磁界を検出し又は測定するための方法を提供する。この検出又は測定は、外部磁界が存在している間における磁気抵抗メモリ素子の誤ったプログラミングの可能性を低減し又は誤ったプログラミングを防止するために使用され得る。また、対応する磁気抵抗メモリデバイスも提供される。
【００２８】
本発明の実施の一形態に係る磁気抵抗メモリデバイス３０は、図３に示されるように、複数の磁気抵抗メモリ素子１０からなるアレイ２０と、磁界センサユニット３１とを備えている。
【００２９】
磁気抵抗メモリ素子１０のアレイ２０は、横列及び縦列に論理的に編成されている。この明細書本文の全体に亘って、用語「水平（ｈｏｒｉｚｏｎｔａｌ）」及び「垂直（ｖｅｒｔｉｃａｌ）」は、座標を与えるために使用されるとともに、単なる説明のために使用されている。これらの用語は、装置（デバイス）の実際の物理的方向を示している必要はないが、そのような方向を示していてもよい。また、用語「ロウ」及び「カラム」は、互いに連結されるアレイ素子の組を説明するために使用されている。連結は、ロウとカラムとからなるデカルトアレイの形態をなすことができるが、本発明はこれに限定されない。当業者であれば理解できるように、カラム及びロウは容易に置き換え可能であり、この開示内容においては、これらの用語が置き換え可能であることが意図されている。また、非デカルトアレイが構成されてもよく、また、そのような非デカルトアレイも本発明の範囲内に入る。従って、用語「ロウ」及び「カラム」は幅広く解釈されなければならない。このような幅広い解釈を促すため、「ロウ及びカラムに論理的に構成され」という語法が用いられる。このことは、位相的に線形な交差態様でメモリ素子の組が互いに連結されることを意味しているが、物理的又は位相的な配置がそうである必要はない。例えば、ロウが円であってもよく、また、カラムがこれらの円の半径であってもよい。また、円及び半径は、この発明では、ロウ及びカラムに「論理的に構成される」ものとして説明される。また、様々なラインの特定の名前、例えばビットライン及びワードライン、又は、ロウライン及びカラムラインは、説明を容易にし且つ特定の機能を示すために使用される一般的な名前となるべく意図されており、この特定の言葉の選択は、決して本発明を限定しようとするものではない。これらの用語は、説明される特定の構造のより良い理解を容易にするだけに使用されており、本発明を何ら限定しようとするものではないことが理解されるべきである。
【００３０】
メモリアレイ２０の近傍の外部磁界を検出し又は測定するために磁界センサ３１が設けられている。検出され又は測定される外部磁界は、メモリアレイ２０に隣接する又は近傍の外部磁界、即ち、アレイの動作に影響を与え得る磁界であることが好ましい。磁界センサユニット３１は、少なくとも一つのアナログ又はデジタル磁界センサ素子３２を備えていてもよい。メモリアレイ２０の近傍の磁界は、様々な方法により、直接的に又は間接的に測定することができる。
【００３１】
磁界センサユニット３１は、磁気抵抗メモリ素子１０を備える回路、例えばＭＲＡＭ ＩＣに対して付加され得る任意のタイプの磁界センサ素子３２を備えることができる。磁界センサユニット３１は、磁気抵抗メモリアレイ２０中に組み込まれることが好ましい。磁界センサユニット３１は、例えば、センサ素子３２として、磁界強度を検出し且つこの強度に伴って変化する電圧を出力として生成する固体半導体センサであるホールセンサを備えることができる。
【００３２】
しかしながら、磁気抵抗メモリアレイ２０がＭＲＡＭ素子１０を備えている場合には、アレイ２０中のＭＲＡＭ素子１０と同じスタック構造との磁気トンネル接合部を磁界センサ素子３２として使用することが有益である。また、メモリ素子として使用されないＭＲＡＭ素子１０それ自体又は更なるＭＲＡＭ素子は、局所的な外部攪乱磁界を監視するための磁界センサ素子３２としての機能を果たすことができる。
【００３３】
磁界センサ素子３２としてのＭＲＡＭ素子の双安定磁化構造により、これらの素子は、特に、小さな磁界に対して感度が良くない。これらの素子が磁界によって著しく影響され、それにより、顕著な出力信号を生成すると、データを収容するＭＲＡＭ素子１０も既に攪乱磁界によって影響されている危険性がある。従って、本発明の一態様において、磁気抵抗メモリ素子１０及び磁界センサユニット３１は、異なる度合いでシールドされる。この場合、磁気抵抗メモリ素子１０は、磁界センサユニット３１よりも外部磁界から大きな度合いでシールドされる。シールドの差は、少なくとも５乃至１０％として表されてもよい。最小のシールド差は、例えば層厚、材料組成、磁区構造等に関してのプロセス変動の結果として、チップ上の局所的なシールド要因における変動に打ち勝って有効にならなければならない。これにより、外部磁界の測定値は、磁気抵抗メモリ素子１０のアレイ２０に実際に存在する外部磁界の値よりも大きくなる。しかしながら、シールドにより局所的な攪乱外部磁界が所定の磁界減少比率だけ減少すると、磁気シールドの磁界減少比率の知識に基づき、磁界センサユニット３１により測定された磁界の値から、ＭＲＡＭアレイ２０上のシールド下での有効磁界を決定することができる。
【００３４】
アレイ２０及び磁界センサユニット３１の異なる度合でのシールドは、本発明の第１の実施の形態においては、磁気抵抗メモリデバイス３０、例えば磁気抵抗メモリ素子１０のアレイ２０と磁界センサユニット３１とを備えるＭＲＡＭチップに対して部分シールドを行うことにより得られてもよい。一例として、図３では、部分磁気シールド手段３３が設けられており、この部分磁気シールド手段３３は、磁気抵抗メモリデバイス３０の一部、例えば角部の一つがシールドされないような磁気シールドである。このシールドされていない場所には、例えば複数の磁界センサ素子３２を備える磁界センサユニット３１が実装される。このように、磁界センサ素子３２は、磁気抵抗メモリ素子１０のアレイ２０の近傍に存在するような外部磁界の実際の値を測定し、一方、アレイ２０によって感知される外部磁界は、シールドの磁界減少比率に応じて更に低い。例えば、外部磁界が磁界値Ｈを有するとともに、シールドの磁界減少比率が１：ｘであり、従って、磁界減少比率の数値が０（無限シールド）乃至１（シールド無し）である場合、メモリ素子１０によって検出される外部磁界はＨ／ｘに等しい。測定された磁界Ｈと、本発明に係る所定の磁気抵抗デバイスに関して既知の磁界現象比率１：ｘとから、アレイ２０における外部磁界を決定することができる。
【００３５】
図示しない第２の実施の形態においては、磁気抵抗メモリアレイ２０だけがシールドされる。即ち、ここでは、磁気抵抗メモリ素子１０のみが配置され、例えば駆動回路（磁界センサユニット３１を含む）等の他の回路は配置されない。
【００３６】
図４に示される第３の実施の形態では、本発明に係る磁気抵抗メモリデバイス３０を不均一的にシールドすることができる。このことは、少なくとも一つの磁界センサ素子３２を備える磁界センサユニット３１が例えば１：２の第１の磁界減少比率を有する第１のシールド手段４０によってシールドされるとともに、メモリアレイ２０が例えば１：１０の第２の磁界減少比率を有する第２のシールド手段４１によってシールドされることを意味している。本発明において、第２の磁界減少比率は、第１の磁界減少比率よりも小さい。
【００３７】
この実施の形態は、磁界センサ素子３２からの磁界値をシールドされた磁気抵抗メモリアレイ２０での磁界値へ変換する際の自由度が高いという利点を有している。前述の実施例においては、１：５の変換率（換算率）を得ることができる。この選択肢は、例えば、メモリアレイ２０の磁界減少比率とは無関係に特定の磁界範囲における磁界センサユニット３１のセンサ特性を調整するために実行することができる。
【００３８】
更なる実施の形態において、磁気抵抗メモリアレイ２０のメモリセル１０と同一の基本セルを使用するデータ保持インジケータ（本特許出願と同日に提出され且つ「ＭＲＡＭのためのデータ保持インジケータ（Ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｉｎｄｉｃａｔｏｒ ｆｏｒ ＭＲＡＭ）」と題された本出願人の特許出願を参照されたい。当該出願は参照することにより本願に組み込まれる）は、異なる変換率を使用することにより、即ち、基本セル及び磁気抵抗メモリアレイ２０の不均一シールドを使用することにより実施することができる。データ保持インジケータがメモリアレイ２０に比較して高い外部磁界に曝露され得るという事実に起因して、メモリアレイ２０中のデータのデータ保持状態を検索することができる。一例として、シールド係数の小さな差、例えば１０％の差は、例えばメモリアレイ２０中のメモリ素子１０の標準偏差がσであるスイッチング磁界分布の６−σ値において、メモリアレイのデータ保持を十分な統計的精度をもって示すことを可能とし得る。
【００３９】
磁界センサ素子３１を磁気抵抗メモリデバイス３０と一体化する様々な方法が本発明の範囲内に含まれるが、以下ではいくつかの実施例を説明する。
【００４０】
（１）第１の手法は、磁気抵抗チップに磁気センサ素子３１を組み込むことであり、モノリシック集積とも称される。従って、センサユニット３１は、メモリアレイ２０に非常に近接しており、メモリアレイ２０自体の中に何等かの形で含ませることができる。センサユニット３１は、図３に示されるように、チップの角部に配置することもできる。シールドは、センサユニット３０の場合とメモリアレイ２０の場合とで異なっており、従って、磁気抵抗メモリデバイス３０に亘って不均一である。センサユニット３１におけるシールドは必ずしも存在せず、従って、部分シールドをもたらす。
【００４１】
（２）第２の手法は、ハイブリッド方法である。磁界センサユニット３１は、最早、基板部分、例えば磁気抵抗メモリアレイ２０がその上に配置されるシリコン基板、例えば大きなシステム内の組み込みＭＲＡＭ（ｅ−ＭＲＡＭ）又はＳｏＣ（システムオンチップ）上にはない。特に、センサ領域において異なる機能を実行するとコストが高くなるため、様々なダイが一つのパッケージへと組み合わされる場合には、「水平」集積又はシステムインパッケージとなる傾向がある。ここでの提案は、二つのチップ、即ち、磁気抵抗アレイ２０を備える第１のチップと少なくとも一つの磁界センサ素子３２がその上に配置される第２のチップとを一つのパッケージで一体化することである。そのようにする理由の一つは、磁気センサユニット３１には必要のない高レベルのシールドを磁気抵抗メモリチップが必要とする可能性があるという事実も起こり得るからである。即ち、異なるレベルのシールドを必要とする場合がある複数の機能をハイブリッド態様で組み合わせると、費用効率が高くなる場合がある。
【００４２】
（３）更なる手法は、別個にパッケージ化される二つの異なるチップをそのまま単に使用することである。そのようにする理由の一つは、その少なくとも一部がチップ自体の上ではなくパッケージに組み込まれ得る高レベルのシールドを磁気抵抗メモリチップが必要とする可能性があるという事実も起こり得るからである。
【００４３】
尚、少なくとも一つの磁界センサ素子３２は、磁気抵抗アレイ２０の近傍の磁界の２Ｄ表示を与えることが好ましい。少なくとも一つの磁界センサ素子３２とアレイ２０との間の距離は、磁気抵抗メモリアレイ２０中に存在する磁界が測定されるように設定されていることが好ましい。遠く離れている磁界の大部分が考慮されるため、長さスケールは適度である。前述したように、集積レベルに応じて、様々な距離が使用され得る。オンチップの実施において、少なくとも一つの磁界センサ素子３２は、可能な限り磁気抵抗メモリアレイ２０に近接していることが好ましく、又は、シールドされていない場合にはメモリアレイから最大で１ｃｍの距離に配置される。単一のパッケージにおいてハイブリッドを実施する場合、少なくとも一つのセンサ素子３２と磁気抵抗メモリアレイ２０とは、相互に近接して配置することが好ましく、又は、相互に隣接して配置することが好ましく、又は、磁気抵抗メモリアレイ２０の上部に少なくとも一つのセンサ素子３２を配置することが好ましい。
【００４４】
前述した一体化（集積）のタイプの総てにおいて、磁界センサ３２の出力は、磁気抵抗メモリアレイ２０の位置における局所的な外部磁界を示す信号として使用されてもよい。磁気シールド４０，４１の磁界減少比率及びそれらの関係（例えば、これらの間には線形関係又は所定の関係がある）についての知識に基づき、磁気抵抗メモリアレイ２０の上側にシールド４１が設けられた状態での有効磁界を決定することができる。
【００４５】
ここでは、本発明に係るデバイスに関して、好ましい実施の形態、特定の構造及び構成並びに材料を説明してきたが、この発明の範囲及び思想から逸脱することなく、形態及び内容において様々な変更又は改良を行ってもよい。
【図面の簡単な説明】
【００４６】
【図１Ａ】ＭＲＡＭプログラミング原理を示している。
【図１Ｂ】ＭＲＡＭ読み取り原理を示している。
【図２】複数のメモリ素子と垂直ビットライン及びワードラインとを備える既知の１Ｔ１ＭＴＪ ＭＲＡＭ構成の斜視図である。ビットラインとワードラインとの交差領域には、磁気トンネル接合部（ＭＴＪ）が配置されている。ＭＴＪの下部電極は、メモリ素子を読み取る際に使用される選択トランジスタに対しビアを用いて接続されている。
【図３】本発明の第１の実施の形態に係る、シールドされていない領域に一体的に組み込まれた磁界センサを有する部分ＭＲＡＭシールドを示している。
【図４】不均一シールドを伴う、即ち、磁界センサ領域における磁界減少比率とメモリアレイ領域における磁界減少比率とが異なる本発明の更なる実施の形態に係るＭＲＡＭチップを示している。
【特許請求の範囲】
【請求項１】
磁気抵抗メモリ素子のアレイと少なくとも一つの磁界センサ素子とを備える磁気抵抗メモリデバイスであって、前記磁気抵抗メモリ素子の前記アレイを、少なくとも一つの前記磁界センサ素子とは異なるように外部磁界からシールドするための部分シールド手段又は不均一シールド手段を備え、少なくとも５％のシールド差が存在することを特徴とする磁気抵抗メモリデバイス。
【請求項２】
少なくとも一つの前記磁界センサ素子は、第１の磁界減少比率を有する第１のシールド手段を用いてシールドされ、前記磁気抵抗メモリ素子の前記アレイは、第２の磁界減少比率を有する第２のシールド手段を備え、前記第２の磁界減少比率は、前記第１の磁界減少比率よりも小さいことを特徴とする請求項１に記載の磁気抵抗メモリデバイス。
【請求項３】
前記第１の磁界減少比率は、１：１であることを特徴とする請求項２に記載の磁気抵抗メモリデバイス。
【請求項４】
前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、単一のチップ上に一体的に組み込まれていることを特徴とする請求項１に記載の磁気抵抗メモリデバイス。
【請求項５】
前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、単一のパッケージ内の別個のダイ上に配置されていることを特徴とする請求項１に記載の磁気抵抗メモリデバイス。
【請求項６】
前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、別個のパッケージ内の別個のダイ上に配置されていることを特徴とする請求項１に記載の磁気抵抗メモリデバイス。
【請求項７】
磁気抵抗メモリ素子のアレイにおいて存在する外部磁界を測定する方法であって、
第１の磁界減少比率を有する第１のシールド手段を用いて磁界センサ素子をシールドし、
第２の磁界減少比率を有する第２のシールド手段を用いて前記磁気抵抗メモリ素子の前記アレイをシールドし、
前記第１の磁界減少比率と前記第２の磁界減少比率との間には、少なくとも５％のシールド差が存在し、
前記第１及び第２の磁界減少比率の知識に基づいて、前記磁気抵抗メモリ素子の前記アレイにおける外部磁界値を決定する、
ことを含むことを特徴とする方法。
【請求項８】
前記第２の磁界減少比率は、前記第１の磁界減少比率よりも小さいことを特徴とする請求項７に記載の方法。
【請求項９】
前記第１の磁界減少比率と前記第２の磁界減少比率との間の関係は、外部磁界範囲において一定していることを特徴とする請求項７に記載の方法。
【請求項１】
磁気抵抗メモリ素子のアレイと少なくとも一つの磁界センサ素子とを備える磁気抵抗メモリデバイスであって、前記磁気抵抗メモリ素子の前記アレイを、少なくとも一つの前記磁界センサ素子とは異なるように外部磁界からシールドするための部分シールド手段又は不均一シールド手段を備え、少なくとも５％のシールド差が存在することを特徴とする磁気抵抗メモリデバイス。
【請求項２】
少なくとも一つの前記磁界センサ素子は、第１の磁界減少比率を有する第１のシールド手段を用いてシールドされ、前記磁気抵抗メモリ素子の前記アレイは、第２の磁界減少比率を有する第２のシールド手段を備え、前記第２の磁界減少比率は、前記第１の磁界減少比率よりも小さいことを特徴とする請求項１に記載の磁気抵抗メモリデバイス。
【請求項３】
前記第１の磁界減少比率は、１：１であることを特徴とする請求項２に記載の磁気抵抗メモリデバイス。
【請求項４】
前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、単一のチップ上に一体的に組み込まれていることを特徴とする請求項１に記載の磁気抵抗メモリデバイス。
【請求項５】
前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、単一のパッケージ内の別個のダイ上に配置されていることを特徴とする請求項１に記載の磁気抵抗メモリデバイス。
【請求項６】
前記磁気抵抗メモリ素子の前記アレイ及び少なくとも一つの前記磁界センサ素子は、別個のパッケージ内の別個のダイ上に配置されていることを特徴とする請求項１に記載の磁気抵抗メモリデバイス。
【請求項７】
磁気抵抗メモリ素子のアレイにおいて存在する外部磁界を測定する方法であって、
第１の磁界減少比率を有する第１のシールド手段を用いて磁界センサ素子をシールドし、
第２の磁界減少比率を有する第２のシールド手段を用いて前記磁気抵抗メモリ素子の前記アレイをシールドし、
前記第１の磁界減少比率と前記第２の磁界減少比率との間には、少なくとも５％のシールド差が存在し、
前記第１及び第２の磁界減少比率の知識に基づいて、前記磁気抵抗メモリ素子の前記アレイにおける外部磁界値を決定する、
ことを含むことを特徴とする方法。
【請求項８】
前記第２の磁界減少比率は、前記第１の磁界減少比率よりも小さいことを特徴とする請求項７に記載の方法。
【請求項９】
前記第１の磁界減少比率と前記第２の磁界減少比率との間の関係は、外部磁界範囲において一定していることを特徴とする請求項７に記載の方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図１Ｂ】
【図２】
【図３】
【図４】
【公表番号】特表２００７−５１３５０２（Ｐ２００７−５１３５０２Ａ）
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願番号】特願２００６−５４０６９２（Ｐ２００６−５４０６９２）
【出願日】平成１６年１１月９日（２００４．１１．９）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５２３５８
【国際公開番号】ＷＯ２００５／０５０６５９
【国際公開日】平成１７年６月２日（２００５．６．２）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願日】平成１６年１１月９日（２００４．１１．９）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５２３５８
【国際公開番号】ＷＯ２００５／０５０６５９
【国際公開日】平成１７年６月２日（２００５．６．２）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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