積層型コンデンサ
【課題】材料的な制約を受けることなく且つ汎用的な構造を含む場合にも適用可能であって、電歪振動を抑制することが可能な積層型コンデンサを提供すること。
【解決手段】誘電体セラミックスによって形成された素体及びその素体内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極４ａ，４ｂを有する積層体２と、を備え、複数の内部電極４ａ，４ｂを含むコンデンサ領域ＣＡと、複数の内部電極４ａ，４ｂによって生じる電歪現象を低減させ音鳴きを抑制するための第一抑制領域ＥＡ及び第二抑制領域ＤＡとが形成されており、第一抑制領域ＥＡはコンデンサ領域ＣＡに隣接し、第二抑制領域ＤＡの厚みは複数の内部電極４ａ，４ｂの配置態様に応じて定められるものである。
【解決手段】誘電体セラミックスによって形成された素体及びその素体内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極４ａ，４ｂを有する積層体２と、を備え、複数の内部電極４ａ，４ｂを含むコンデンサ領域ＣＡと、複数の内部電極４ａ，４ｂによって生じる電歪現象を低減させ音鳴きを抑制するための第一抑制領域ＥＡ及び第二抑制領域ＤＡとが形成されており、第一抑制領域ＥＡはコンデンサ領域ＣＡに隣接し、第二抑制領域ＤＡの厚みは複数の内部電極４ａ，４ｂの配置態様に応じて定められるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型コンデンサに関する。
【背景技術】
【０００２】
積層型電子部品の一例としての積層型コンデンサは、小型、大容量、高信頼性の電子部品として広く利用されている。積層型コンデンサは、電気機器および電子機器の中で使用される個数も多数にのぼる。近年、機器の小型化且つ高性能化に伴い、積層型コンデンサに対する更なる小型化、大容量化、低価格化、高信頼性化の要求はますます厳しくなっている。
【０００３】
現在、小型且つ高容量の積層型コンデンサには、一般に、強誘電体セラミック材料が使われている。このような強誘電体セラミック材料は、電界を印加した際に、機械的歪みが発生するという電歪現象が生じる。そのため、強誘電体セラミック材料を用いた積層型コンデンサに電圧を印加すると、電歪現象による振動が発生する。
【０００４】
特に、このような電歪振動は、積層型コンデンサを回路基板上に実装した場合に、積層型コンデンサの振動が基板に伝わる可能性がある。そのため、積層型コンデンサ自身だけでなく、基板や、さらには周りの部品が振動し、ときに可聴振動数（２０〜２００００Ｈｚ）の振動音を発することがある。この振動音は人に不快な音域の場合もあり、対策が必要とされていた。
【０００５】
下記特許文献１では、電歪現象による積層型コンデンサの振動の基板への伝達を抑止するために、外部端子電極と基板とを接続するための電極接続部を積層型コンデンサに設け、コンデンサ素子本体の下面と基板との間に一定の離隔距離を設けることが提案されている。
【０００６】
しかしながら、電極接続部によりコンデンサ素子本体と基板との間に一定の離隔距離を設ける手法を採用すると、電極接続部を追加することによる製造コストの上昇や製造工程の複雑化に繋がるおそれがあり、更なる改善が求められる。
【０００７】
これに対して特許文献２では、積層型コンデンサを構成する誘電体層を、主成分として、ＢａＴｉＯ3、ＳｒＴｉＯ3及びＣａＴｉＯ3を含有し、これらが互いに、実質的に固溶せず、コンポジット構造を形成している誘電体磁器組成物で構成している。更に、焼成後に内部電極層となる電極ペースト膜を、導電体粉末と、ＢａＴｉＯ3粉末、ＳｒＴｉＯ3粉末およびＣａＴｉＯ3粉末を含有する共材と、を含み、かつ、ＢａＴｉＯ3粉末の含有量を特定の範囲とした電極ペーストを用いて形成している。
【０００８】
このような材料的なアプローチに対して特許文献３では、構造的なアプローチでの解決を狙っている。具体的には、第一端子電極に電気的に接続された第一内部電極と、第一端子電極及び第二端子電極から電気的に絶縁された第三内部電極とで誘電体層を挟み込むと共に、第二端子電極に電気的に接続された第二内部電極と第三内部電極とで誘電体層を挟み込むことによって、二つの容量成分を直列接続したような構成としている。そして、容量成分が形成されない部分において、第三内部電極が第一内部電極及び第二内部電極と対向する部分である活性部分よりも狭い幅を有する幅狭部を有している。このような幅狭部によって開口部を形成し、中央位置において電極が形成されていない部分の面積を広くし、素体の焼成時に誘電体層同士を密着性の高い状態で固定している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−３３５９６３号公報
【特許文献２】特開２００７−２５８４７６号公報
【特許文献３】特開２０１１−１８７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記特許文献２に記載されているように材料的なアプローチによって電歪振動の防止を図ることは、そもそも電歪振動の原因が積層型コンデンサを強誘電体セラミック材料で形成することに起因するものであるから、一つの有効な手段であるといえる。しかしながら、積層型コンデンサを構成する材料が限定されることにも繋がるため、他の材料を用いてコンデンサ本来の性能を高めるといったことがし難くなるおそれがある。
【００１１】
一方、上記特許文献３に記載されているような構造的なアプローチでは、材料的なアプローチに比較して、積層型コンデンサを構成する材料が限定されることがない。しかしながら、上述したような第三内部電極を含む構成が必須のものとなるため、構造的な制約を受けることになる。このような構造的な制約を負うことから、汎用的な構造の積層型コンデンサに対する電歪振動の抑制には有効に寄与しないものとなっている。
【００１２】
本発明はこのような課題に鑑みてなされたものであり、その目的は、材料的な制約を受けることなく且つ汎用的な構造を含む場合にも適用可能であって、電歪振動を抑制することが可能な積層型コンデンサを提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために本発明に係る積層型コンデンサは、誘電体セラミックスによって形成された素体と、素体内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極と、内部電極に繋がり、素体の外表面に一対形成される端子電極と、を備える積層型コンデンサであって、複数の内部電極を含むコンデンサ領域と、複数の内部電極によって生じる電歪現象を低減させ音鳴きを抑制するための抑制領域とが形成されている。抑制領域の少なくとも一部はコンデンサ領域に隣接し、抑制領域の厚みは複数の内部電極の配置態様に応じて定められるものであって、
α／β≦６５０
α＝Ｗｅ・ｎ／ｄ（Ｗｅ：電極幅、ｎ：電極積層数、ｄ：電極間距離）
β＝Ｔ／Ｗ（Ｔ：抑制領域厚み、Ｗ：素体幅）
を満たすように定められる。
【００１４】
本発明によれば、コンデンサ領域に隣接する抑制領域を形成することで、コンデンサ領域に含まれる複数の内部電極によって生じる電歪現象を低減させるので、音鳴きを抑制することができる。抑制領域の少なくとも一部はコンデンサ領域に隣接し、抑制領域の電歪現象低減能力を担保する抑制領域の厚みは複数の内部電極の配置態様に応じて定められるので、任意に設計されたコンデンサ領域に対応するように抑制領域を形成することができる。従って、積層型コンデンサを構成する材料は制約を受けることがなく、汎用的に任意に設計されたコンデンサ領域を含む場合にも適用可能な抑制領域を形成することができ、効果的に電歪振動を抑制することが可能な積層型コンデンサを提供することができる。
【００１５】
また本発明に係る積層型コンデンサでは、素体に対するコンデンサ領域の位置を示すためのマーキングを、素体の外表面に設けることも好ましい。
【００１６】
この好ましい態様では、素体に対するコンデンサ領域の位置を示すマーキングを、素体の外表面に設けているので、コンデンサ領域の位置を確実に認識することができる。従って、抑制領域とコンデンサ領域との関係から、電歪振動が伝達しにくい配置態様を選択することができる。
【００１７】
また本発明に係る積層型コンデンサでは、マーキングは、一対の端子電極が形成されない外表面に、マーキング用内部電極を引き出すことで形成されていることも好ましい。
【００１８】
この好ましい態様では、マーキング用内部電極を引き出すことでマーキングを形成しているので、例えば素体の上下面にマーキングが形成されていれば垂直電極タイプであることが認識でき、例えば素体の側面にマーキングが形成されていれば水平電極タイプであることが認識できる。従って、コンデンサ領域の態様をより的確に把握することができ、電歪振動が伝達しにくい配置態様を選択することができる。
【００１９】
また本発明に係る積層型コンデンサでは、素体の幅寸法よりも高さ寸法が長くなるように構成されていることも好ましい。
【００２０】
この好ましい態様では、素体の高さ寸法を幅寸法より長くなるように確保できるので、コンデンサ領域からみた実装面側の厚みを充分に確保することができる。従って、コンデンサ領域に対して実装面側に抑制領域を配置することができ、電歪振動の実装面側への伝搬をより確実に抑制することができる。
【００２１】
また本発明に係る積層型コンデンサでは、マーキング用内部電極は、外表面の一側面にのみ引き出され、マーキングが一側面にのみ形成されていることも好ましい。
【００２２】
この好ましい態様では、マーキングが一側面にのみ形成されているので、その一側面に対する相対的な位置関係を把握することで、内部電極が積層されている方向や、実装方向を判別することができる。
【００２３】
また本発明に係る積層型コンデンサでは、素体の幅寸法よりも高さ寸法が長くなるように構成され、抑制領域は、コンデンサ領域を囲む第一領域と、第一領域の一側にのみ隣接する第二領域とを含み、マーキング用内部電極は、第二領域側又はコンデンサ領域からみて第二領域とは反対側における、外表面の一側面にのみ引き出されてなることも好ましい。
【００２４】
この好ましい態様では、マーキング用内部電極を第二領域側又はコンデンサ領域からみて第二領域とは反対側においてのみ素体の外表面に引き出してマーキングを形成しているので、内部電極が垂直となる垂直となる構造であることが認識できる上に、マーキングが形成された面と対向する積層体主面側に形成された第二領域を実装面側に確実に配置することができ、コンデンサ領域から発生する電歪振動の実装面側への伝搬をより確実に抑制することができる。
【００２５】
また本発明に係る積層型コンデンサでは、抑制領域は、セラミックス部分と金属製で板状の振動抑制内部電極とによって構成されており、振動抑制内部電極を前記セラミックス部分が覆って形成され、コンデンサ領域に隣接する抑制領域の厚みは振動抑制内部電極の配置態様に応じて定められ、
α／β´≦６５０
α＝Ｗｅ・ｎ／ｄ（Ｗｅ：電極幅、ｎ：電極積層数、ｄ：電極間距離）
β´＝Ｔ／Ｗ・ｐ（ｐ：振動抑制内部電極寄与係数、Ｔ：抑制領域厚み、Ｗ：素体幅）
を満たすように定められることも好ましい。
【００２６】
この好ましい態様では、抑制領域の厚みを定めるにあたって、振動抑制内部電極が電歪振動の抑制に寄与する度合いを、振動抑制用内部電極寄与係数として考慮しているので、より的確な電歪振動の抑制が可能なものとなる。
【００２７】
また本発明に係る積層型コンデンサでは、抑制領域は、コンデンサ領域を囲む第一領域と、第一領域に隣接する第二領域とを含み、振動抑制内部電極は、第一領域において内部電極の外側に形成されていることも好ましい。
【００２８】
この好ましい態様では、振動抑制内部電極を、コンデンサ領域を囲む第一領域に形成しているので、電歪振動の発生源であるコンデンサ領域の近くである第一領域でその振動を抑制することができる。
【００２９】
また本発明に係る積層型コンデンサでは、抑制領域は、コンデンサ領域を囲む第一領域と、第一領域に隣接する第二領域とを含み、振動抑制内部電極は、第二領域において、内部電極と同じ方向に積層されて形成されていることも好ましい。
【００３０】
この好ましい態様では、振動抑制内部電極を、コンデンサ領域を囲む第一領域に隣接する第二領域に、内部電極を同じ方向に積層して形成しているので、他の内部電極と同様の工程で形成することができる。
【００３１】
また本発明に係る積層型コンデンサでは、第二領域は、第一領域の一側にのみ隣接するように形成されてなることも好ましい。
【００３２】
この好ましい態様では、第二領域を第一領域の一側にのみ隣接するように形成しているので、電歪振動の抑制効果を一側に集中させることができる。
【００３３】
また本発明に係る積層型コンデンサでは、振動抑制内部電極が少なくとも一対、同一平面内に設けられており、その一対の振動抑制内部電極は、互いに異極性となる端子電極にそれぞれ接続されていることも好ましい。
【００３４】
この好ましい態様では、一対の振動抑制内部電極に起因する電歪振動方向と、主電極となる内部電極に起因する電歪振動方向とを交差させることができるので、電歪振動をより緩和できる。
【発明の効果】
【００３５】
本発明によれば、材料的な制約を受けることなく且つ汎用的な構造を含む場合にも適用可能であって、電歪振動を抑制することが可能な積層型コンデンサを提供することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態に係る積層型コンデンサの外観を模式的に示す斜視図である。
【図２】図１に示す積層型コンデンサから端子電極を取り除いた状態を示す斜視図である。
【図３】図１に示す積層型コンデンサの内部電極の状態を示す図である。
【図４】図２に示す積層型コンデンサのＩ−Ｉ断面を示す断面図である。
【図５】図３の変形例を示す図である
【図６】図５に示す変形例において、図４に相当する断面を示す断面図である。
【図７】本発明の第２実施形態に係る積層型コンデンサの外観を模式的に示す斜視図である。
【図８】図７に示す積層型コンデンサから端子電極を取り除いた状態を示す斜視図である。
【図９】図７に示す積層型コンデンサの内部電極の状態を示す図である。
【図１０】図８に示す積層型コンデンサのＩＩ−ＩＩ断面を示す断面図である。
【図１１】内部電極の変形例を示す図である。
【図１２】本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。
【図１３】本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。
【発明を実施するための形態】
【００３７】
以下、添付図面を参照しながら本発明の実施の形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【００３８】
本発明の第１実施形態に係る積層型コンデンサについて図１を参照しながら説明する。図１は、本発明の第１実施形態に係る積層型コンデンサＣＤの外観を模式的に示す斜視図である。
【００３９】
積層型コンデンサＣＤは、積層体２と、一対の端子電極３Ａ及び端子電極３Ｂとを備えている。積層体２は、略直方体形状をなしており、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，第２側面２ｄ，第１端面２ｅ（図１には明示しない），及び第２端面２ｆ（図１には明示しない）を有している。
【００４０】
第２主面２ｂは、第１主面２ａの裏面に相当する外面である。第２側面２ｄは、第１側面２ｃの裏面に相当する外面である。第１側面２ｃ及び第２側面２ｄは、第１主面２ａと第２主面２ｂとを繋ぐ外面である。第１側面２ｃは、第１主面２ａの一辺と第２主面２ｂの一辺とを繋ぎ、第２側面２ｄは、第１主面２ａの一辺に対向する他辺と第２主面２ｂの一辺に対向する他辺とを繋いでいる。
【００４１】
従って、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，及び第２側面２ｄのみに着目すれば、角型筒状を形成している。図１に明示しない第１端面２ｅ（図２参照）は、この角形筒の底部に相当する一端に配置され、同様に図１に明示しない第２端面２ｆ（図２参照）は、第１端面２ｅに対向するように角型筒の他端に配置されている。
換言すれば、積層体２は、略直方体形状を呈しており、その外表面として、互いに対向する第１主面２ａ及び第２主面２ｂと、互いに対向する第１側面２ｃ及び第２側面２ｄと、互いに対向する第１端面２ｅ及び第２端面２ｆとを有している。第１端面２ｅ及び第２端面２ｆは、第１主面２ａ及び第２主面２ｂ間を連結するように第１主面２ａ及び第２主面２ｂの短辺方向に伸びている。第１側面２ｃ及び第２側面２ｄは、第１主面２ａ及び第２主面２ｂ間を連結するように第１主面２ａ及び第２主面２ｂの長辺方向に伸びている。
【００４２】
端子電極３Ａ及び端子電極３Ｂは、積層体２の外面に形成されている。より具体的には、端子電極３Ａは、積層体２における第１端面２ｅから、第１主面２ａ及び第２主面２ｂ並びに第１側面２ｃ及び第２側面２ｄに回り込むように形成され、第１端面２ｅに露出した内部電極４ａを覆うように、物理的かつ電気的に接続されている。また、端子電極３Ｂは、積層体２における第２端面２ｆから、第１主面２ａ及び第２主面２ｂ並びに第１側面２ｃ及び第２側面２ｄに回り込むように形成され、第２端面２ｆに露出した内部電極４ｂを覆うように、物理的かつ電気的に接続されている。そして、本実施形態の積層体２では、主面２ａ、２ｂの短辺方向（ｙ軸方向）となる幅寸法に比べて、主面と略垂直方向（ｚ軸方向）となる高さ寸法のほうが大きい形状となっている。
【００４３】
図１においては、互いに直交するｘ軸，ｙ軸，及びｚ軸を説明の便宜上設定している。ｘ軸は、端子電極３Ａから端子電極３Ｂに向かう方向に設定されている。ｙ軸は、第１側面２ｃから第２側面２ｄに向かう方向に設定されている。ｚ軸は、第２主面２ｂから第１主面２ａに向かう方向に設定されている。他の図においても、このｘ軸，ｙ軸，ｚ軸を設定している。
【００４４】
図２に、積層型コンデンサＣＤから、端子電極３Ａ及び端子電極３Ｂを取り除いた状態を示す。図２に示すように、積層体２は、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，第２側面２ｄ，第１端面２ｅ，及び第２端面２ｆを有している。
【００４５】
積層体２は、複数の内部電極４を有している。積層体２は更に、マーキング用内部電極５を有している。積層体２は、内部電極４及びマーキング用内部電極５が形成された複数のセラミックグリーンシートを積層方向ＬＤに沿って積み重ね、焼成することで形成されている。
【００４６】
図３に、積層体２の内部電極４及びマーキング用内部電極５の配置状態を示す。図３の（Ａ）は、端子電極３Ａに繋がる内部電極４ａ（４）が形成された層を示し、図３の（Ｂ）は、端子電極３Ｂに繋がる内部電極４ｂ（４）が形成された層を示している。
【００４７】
図３の（Ａ）に示すように、セラミック層２１ａに、内部電極４ａ（４）及びマーキング用内部電極５が形成されている。図３の（Ｂ）に示すように、セラミック層２１ｂに、内部電極４ｂ（４）及びマーキング用内部電極５が形成されている。積層体２は、セラミック層２１ａとセラミック層２１ｂとを交互に積み重ねて形成されている。
【００４８】
焼成されてセラミック層２１ａ及びセラミック層２１ｂとなるセラミックグリーンシートは、誘電体セラミックグリーンシートである。セラミックグリーンシートの厚みは、例えば１０〜３５μｍ程度である。内部電極４及びマーキング用内部電極５は、例えば銀またはニッケルを主成分とした導体ペーストを、セラミックグリーンシートにスクリーン印刷して形成される。
【００４９】
セラミック層２１ａとセラミック層２１ｂとを交互に積み重ねて形成されている積層体２（図２参照）に対して、内部電極４ａ（図３参照）に繋がるように端子電極３Ｂが形成され、内部電極４ｂ（図３参照）に繋がるように端子電極３Ａが形成される。端子電極３Ａ，３Ｂは、例えば銀、銅及びニッケルのいずれかを主成分とした導体ペーストをディップ法等の浸漬法で形成する、もしくは、スクリーン印刷等の印刷法で形成する、あるいは浸漬法と印刷法とを用いて形成する。
【００５０】
更に、マーキング用内部電極５（図２及び図３参照）に繋がるように、第１主面２ａにめっきによってマーキング２０（図１参照）が形成されている。このマーキング２０は、上下方向（ｚ軸方向）に対して方向性を持っている積層型コンデンサＣＤの、上下を識別するために形成されるものである。
【００５１】
本実施形態の積層型コンデンサＣＤでは、第２主面２ｂよりも第１主面２ａ側に内部電極４が近接配置されている。そして積層型コンデンサＣＤは、第２主面２ｂを回路基板の被実装面に実装する実装面とすることで、内部電極４を実装面から引き離し、内部電極４において発生する電歪振動が減衰して回路基板に伝搬されるように構成されている。マーキング２０は、このように方向性を持った積層型コンデンサＣＤを適切に実装するために利用されるものである。
【００５２】
内部電極４において発生する電歪振動を減衰させるための構成について、図４を参照しながら説明する。図４は、図２のＩ−Ｉ断面を示す断面図である。図４に示すように、積層体２は、内部電極４ａ，４ｂを含むコンデンサ領域ＣＡと、第一抑制領域ＥＡ（第一領域、抑制領域）と、第二抑制領域ＤＡ（第二領域、抑制領域）とを有している。
【００５３】
積層体２の素体の幅寸法よりも高さ寸法が長くなるように構成されている。抑制領域は、コンデンサ領域ＣＡを囲む第一抑制領域ＥＡと、第一抑制領域ＥＡの一側ＤＥにのみ隣接する第二抑制領域ＤＡとを含むように構成されている。
【００５４】
本実施形態では、マーキング用内部電極５は、コンデンサ領域ＣＡからみて第二抑制領域ＤＡとは反対側における、第１主面２ａにのみ引き出されている。マーキング用内部電極５をコンデンサ領域ＣＡからみて第二抑制領域ＤＡとは反対側においてのみ積層体２（素体）の第１主面２ａに引き出してマーキングを形成しているので、幅寸法よりも高さ寸法が長くなっている縦長素体の長手方向を認識することができる。従って、第二抑制領域ＤＡを実装面側に確実に配置することができ、コンデンサ領域ＣＡから発生する電歪振動の実装面側への伝搬をより確実に抑制することができる。マーキング用内部電極５が第１主面２ａ側に形成されているので、端子電極３Ａ、３Ｂを形成した後であっても、マーキング面である第１主面２ａと対向する積層体の第２主面２ｂ側に第二抑制領域ＤＡが形成されていることが認識でき、第２主面２ｂを実装面とすればよいことがわかる。
【００５５】
マーキング用内部電極５は、第二抑制領域ＤＡ側に引き出されることも好ましい態様である。第二抑制領域ＤＡ側にマーキング用内部電極５を引き出す場合の例を、図５及び図６を参照しながら説明する。
【００５６】
図５は、第二抑制領域ＤＡ側にマーキング用内部電極５を引き出す積層体２Ｌの内部電極４及びマーキング用内部電極５の配置状態を示している。図５の（Ａ）は、端子電極３Ｂに繋がる内部電極４ａ（４）が形成された層を示し、図５の（Ｂ）は、端子電極３Ａに繋がる内部電極４ｂ（４）が形成された層を示している。図６は、図２のＩ−Ｉ断面を示す断面図であって、第二抑制領域ＤＡ側にマーキング用内部電極５を引き出す積層体２Ｌの断面図である。
【００５７】
図５及び図６に示すように、マーキング用内部電極５を第二抑制領域ＤＡ側においてのみ積層体２Ｌ（素体）の第２主面２ｂに引き出してマーキングを形成しているので、幅寸法よりも高さ寸法が長くなっている縦長素体の長手方向を認識することができる。従って、第二抑制領域ＤＡを実装面側に確実に配置することができ、コンデンサ領域ＣＡから発生する電歪振動の実装面側への伝搬をより確実に抑制することができる。マーキング用内部電極５が第２主面２ｂ側に形成されているので、端子電極３Ａ、３Ｂを形成した後であっても、マーキング面である積層体の第２主面２ｂ寄りに第二抑制領域ＤＡが形成されていることを認識できるので、第２主面２ｂを実装面とすればよいことがわかる。
【００５８】
上述したように本実施形態に係る積層型コンデンサＣＤは、誘電体セラミックスによって形成された積層体２，２Ｌ（素体）と、積層体２，２Ｌ（素体）内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極４（４ａ，４ｂ）と、内部電極４（４ａ，４ｂ）に繋がり、積層体２，２Ｌ（素体）の外表面に一対形成される端子電極３Ａ，３Ｂと、を備える。
【００５９】
積層型コンデンサＣＤは、複数の内部電極４（４ａ，４ｂ）を含むコンデンサ領域ＣＡと、複数の内部電極４（４ａ，４ｂ）によって生じる電歪現象を低減させ音鳴きを抑制するための抑制領域である第一抑制領域ＥＡ及び第二抑制領域ＤＡとが形成されている。抑制領域の少なくとも一部である第一抑制領域ＥＡはコンデンサ領域ＣＡに隣接し、抑制領域の厚み、特に第二抑制領域ＤＡの厚みは複数の内部電極４（４ａ，４ｂ）の配置態様に応じて定められる。
このように、コンデンサ領域ＣＡに隣接する第一抑制領域ＥＡを形成することで、コンデンサ領域ＣＡに含まれる複数の内部電極４（４ａ，４ｂ）によって生じる電歪現象を低減させるので、音鳴きを抑制することができる。抑制領域の一部である第一抑制領域ＥＡはコンデンサ領域ＣＡに隣接し、抑制領域の電歪現象低減能力を担保する抑制領域の厚み、特に第二抑制領域ＤＡの厚みは複数の内部電極４（４ａ，４ｂ）の配置態様に応じて定められるので、任意に設計されたコンデンサ領域ＣＡに対応するように抑制領域を形成することができる。従って、積層型コンデンサＣＤを構成する材料は制約を受けることがなく、汎用的に任意に設計されたコンデンサ領域ＣＡを含む場合にも適用可能な抑制領域を形成することができ、効果的に電歪振動を抑制することが可能な積層型コンデンサＣＤを提供することができる。
【００６０】
また本実施形態では、積層体２，２Ｌ（素体）に対するコンデンサ領域ＣＡの位置を示すためのマーキング２０を、積層体２，２Ｌ（素体）の第１主面２ａ又は第２主面２ｂに設けている。このように、積層体２，２Ｌ（素体）に対するコンデンサ領域ＣＡの位置を示すマーキング２０を、第１主面２ａ又は第２主面２ｂに設けているので、コンデンサ領域ＣＡの位置を確実に認識することができる。従って、第二抑制領域ＤＡとコンデンサ領域ＣＡとの関係から、電歪振動が伝達しにくい配置態様を選択することができる。
【００６１】
また本実施形態では、積層体２，２Ｌ（素体）の幅寸法よりも高さ寸法が長くなるように構成されている。このように、積層体２，２Ｌ（素体）の高さ寸法を幅寸法より長くなるように確保できるので、コンデンサ領域ＣＡからみた実装面側（第２主面２ｂ側）の厚みを充分に確保することができる。従って、コンデンサ領域ＣＡに対して実装面側に、抑制領域である第二抑制領域ＤＡを配置することができ、電歪振動の実装面側への伝搬をより確実に抑制することができる。
【００６２】
また本実施形態では、マーキング用内部電極５は、外表面の一表面にのみ引き出され、マーキング２０が一表面にのみ形成されている。このように、マーキング２０が一表面にのみ形成されているので、その一表面に対する相対的な位置関係を把握することで、内部電極４（４ａ，４ｂ）が積層されている方向や、実装方向を判別することができる。例えば、図１に示すようにマーキング２０を、実装面である第２主面２ｂとは反対側の第１主面２ａに形成しているので、マーキング２０を上に向けて実装するように方向を判別することができる。
【００６３】
また本実施形態では、マーキング２０は、一対の端子電極３Ａ，３Ｂが形成されない第１主面２ａ，２ｂに、マーキング用内部電極５を引き出すことで形成されている。ｙ軸方向の幅寸法に比べてｚ軸方向の高さ寸法のほうが大きい積層体の場合、本実施形態のようにマーキング２０が、積層体の主面２ａ、２ｂのいずれかに形成されていれば、垂直電極構造であることを認識できる。
一方、マーキングが積層体の側面２ｃ、２ｄに形成されていれば、水平電極構造であることを認識できる。つぎに、この水平電極タイプを第２実施形態として説明する。
【００６４】
本発明の第２実施形態に係る積層型コンデンサについて図７を参照しながら説明する。図７は、本発明の第２実施形態に係る積層型コンデンサＣＤ２の外観を模式的に示す斜視図である。
【００６５】
積層型コンデンサＣＤ２は、積層体２Ｍと、一対の端子電極３Ａ及び端子電極３Ｂとを備えている。積層体２Ｍは、略直方体形状をなしており、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，第２側面２ｄ，第１端面２ｅ（図１には明示しない），及び第２端面２ｆ（図１には明示しない）を有している。
【００６６】
端子電極３Ａ及び端子電極３Ｂは、積層体２Ｍの外面に形成されている。より具体的には、端子電極３Ａは、図７に明示しない第１端面２ｅを覆うように形成され、端子電極３Ｂは、図７に明示しない第２端面２ｆを覆うように形成されている。
【００６７】
図８に、積層型コンデンサＣＤ２から、端子電極３Ａ及び端子電極３Ｂを取り除いた状態を示す。図８に示すように、積層体２Ｍは、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，第２側面２ｄ，第１端面２ｅ，及び第２端面２ｆを有している。
【００６８】
積層体２Ｍは、複数の内部電極４Ｍを有している。積層体２Ｍは更に、マーキング用内部電極５Ｍを有している。積層体２Ｍは、内部電極４Ｍ及びマーキング用内部電極５Ｍが形成された複数のセラミックグリーンシートを積層方向ＬＤに沿って積み重ね、焼成することで形成されている。
【００６９】
図９に、積層体２Ｍの内部電極４Ｍ及びマーキング用内部電極５Ｍの配置状態を示す。図９の（Ａ）は、端子電極３Ｂに繋がる内部電極４Ｍａ（４Ｍ）が形成された層を示し、図９の（Ｂ）は、端子電極３Ａに繋がる内部電極４Ｍｂ（４Ｍ）が形成された層を示している。
【００７０】
図９の（Ａ）に示すように、セラミック層２１ａＭに、内部電極４Ｍａ（４Ｍ）及びマーキング用内部電極５Ｍが形成されている。図９の（Ｂ）に示すように、セラミック層２１ｂＭに、内部電極４Ｍｂ（４）及びマーキング用内部電極５Ｍが形成されている。積層体２Ｍは、セラミック層２１ａＭとセラミック層２１ｂＭとを交互に積み重ねて形成されている。
【００７１】
セラミック層２１ａＭとセラミック層２１ｂＭとを交互に積み重ねて形成されている積層体２Ｍ（図８参照）に対して、内部電極４Ｍａ（図９参照）に繋がるように端子電極３Ｂが形成され、内部電極４Ｍｂ（図６参照）に繋がるように端子電極３Ａが形成される。端子電極３Ａ，３Ｂは、例えば銀、銅及びニッケルのいずれかを主成分とした導体ペーストをディップ法等の浸漬法で形成する、もしくは、スクリーン印刷等の印刷法で形成する、あるいは浸漬法と印刷法とを用いて形成する。
【００７２】
更に、マーキング用内部電極５Ｍ（図８及び図９参照）に繋がるように、第１側面２ｃ及び第２側面２ｄにめっきによってマーキング２０Ｍ（図１参照）が形成されている。このマーキング２０Ｍは、上下方向（ｚ軸方向）に対して方向性を持っている積層型コンデンサＣＤ２の、上下を識別するために形成されるものである。
【００７３】
本実施形態の積層型コンデンサＣＤ２では、第２主面２ｂよりも第１主面２ａ寄りに内部電極４Ｍが近接配置されている。そして積層型コンデンサＣＤ２は、第２主面２ｂを回路基板の被実装面に実装する実装面とすることで、内部電極４Ｍを実装面から引き離し、内部電極４Ｍにおいて発生する電歪振動が減衰して回路基板に伝搬されるように構成されている。マーキング２０Ｍは、このように方向性を持った積層型コンデンサＣＤ２を適切に実装するために利用されるものである。
【００７４】
内部電極４Ｍにおいて発生する電歪振動を減衰させるための構成について、図１０を参照しながら説明する。図１０は、図８のＩＩ−ＩＩ断面を示す断面図である。図１０に示すように、積層体２Ｍは、内部電極４Ｍａ，４Ｍｂを含むコンデンサ領域ＣＡと、第一抑制領域ＥＡ（第一領域、抑制領域）と、第二抑制領域ＤＡ（第二領域、抑制領域）とを有している。
【００７５】
積層体２Ｍの素体の幅寸法よりも高さ寸法が長くなるように構成されている。抑制領域は、コンデンサ領域ＣＡを囲む第一抑制領域ＥＡと、第一抑制領域ＥＡの一側ＤＥにのみ隣接する第二抑制領域ＤＡとを含むように構成されている。
【００７６】
本実施形態では、マーキング用内部電極５Ｍは、コンデンサ領域ＣＡからみて第二抑制領域ＤＡとは異なる側における、第１側面２ｃ及び第２側面２ｄにのみ引き出されている。マーキング用内部電極５Ｍをコンデンサ領域ＣＡからみて第二抑制領域ＤＡとは異なる側においてのみ積層体２Ｍ（素体）の第１側面２ｃ及び第２側面２ｄに引き出してマーキングを形成している。マーキング２０Ｍが第１主面２ａ寄りの第１側面２ｃ及び第２側面２ｄに形成されているので、端子電極３Ａ、３Ｂを形成した後であっても、第２主面２ｂ側に第二抑制領域が形成されていることを認識でき、第２主面２ｂを実装面とすればよいことがわかる。また、本実施形態のように、ｙ軸方向幅寸法に比べてｚ軸方向の高さ寸法のほうが大きい積層体の場合、マーキングが積層体の第１側面２ｃ及び第２側面２ｄに形成されているので、水平電極構造であることを認識できる。
【００７７】
上述した第１実施形態及び第２実施形態では、第一抑制領域ＥＡ及び第二抑制領域ＤＡには、マーキング用内部電極５，５Ｍを配置しているけれども、電歪振動を抑制するためにより寄与する振動抑制内部電極を配置することも好ましいものである。特に第二抑制領域ＤＡに振動抑制内部電極を配置することは、電歪振動を実装面側である第２主面２ｂ側に伝搬させないために有効な手段である。
【００７８】
図１１に、第二抑制領域ＤＡに配置可能な振動抑制内部電極のパターン例を示す。図１１の（Ａ）に示す例では、セラミック層２１Ｎに対して、格子状に形成された振動抑制内部電極６１を配置している。図１１の（Ｂ）に示す例では、セラミック層２１Ｐに対して、縞状に形成された振動抑制内部電極６２を配置している。
【００７９】
図１１の（Ａ）及び（Ｂ）に示す例では、端子電極３Ａ，３Ｂには繋がれない振動抑制内部電極を説明したけれども、端子電極３Ａ，３Ｂに振動抑制内部電極を繋ぐ態様も好ましいものである。図１１の（Ｃ）に示す例では、同一のセラミック層２１Ｒに対して、互いに異極性である端子電極３Ｂに繋がる振動抑制内部電極６３ａと、端子電極３Ａに繋がる振動抑制内部電極６３ｂとを配置している。
【００８０】
このように、振動抑制内部電極６３ａ，６３ｂが少なくとも一対、同一平面内に設けられており、その一対の振動抑制内部電極６３ａ，６３ｂは、互いに異極性となる端子電極３Ａ，３Ｂにそれぞれ接続されていることは好ましい態様である。このように構成することで、一対の振動抑制内部電極６３ａ，６３ｂに起因する電歪振動方向と、主電極となる内部電極（４ａと４ｂ、もしくは、４Ｍａと４Ｍｂなど）に起因する電歪振動方向とが（略９０度）交差するので、電歪振動を緩和できる。
【００８１】
また、第二抑制領域ＤＡは、セラミックス部分と金属製で板状の振動抑制内部電極６１，６２，６３ａ，６３ｂとによって構成することで、振動抑制内部電極６１，６２，６３ａ，６３ｂをセラミックス部分が覆って形成され、コンデンサ領域ＣＡに隣接する第二抑制領域ＤＡの厚みは複数の振動抑制内部電極６１，６２，６３ａ，６３ｂの配置態様に応じて定めることができる。
【００８２】
この好ましい態様では、第二抑制領域ＤＡの厚みを定めるにあたって、振動抑制内部電極６１，６２，６３ａ，６３ｂが電歪振動の抑制に寄与する度合いを、振動抑制用内部電極寄与係数として考慮しているので、より的確な電歪振動の抑制が可能なものとなる。
【００８３】
また、振動抑制内部電極６１，６２，６３ａ，６３ｂは、第二抑制領域ＤＡにおいて、内部電極４と同じ方向に積層されて形成されている。このように、振動抑制内部電極６１，６２，６３ａ，６３ｂを、コンデンサ領域ＣＡを囲む第一抑制領域ＥＡに隣接する第二抑制領域ＤＡに、内部電極４と同じ方向に積層して形成しているので、他の内部電極と同様の工程で形成することができる。
【００８４】
また、第二抑制領域ＤＡが、第一抑制領域ＥＡの一側にのみ隣接するように形成されてなることは好ましい態様である。このように、第二抑制領域ＤＡを第一抑制領域ＥＡの一側にのみ隣接するように形成しているので、電歪振動の抑制効果を一側に集中させることができる。
【００８５】
また、振動抑制内部電極は、第一抑制領域ＥＡにおいて内部電極４の外側に形成されていることも好ましいものである。振動抑制内部電極を、コンデンサ領域ＣＡを囲む第一抑制領域ＥＡに形成することで、電歪振動の発生源であるコンデンサ領域ＣＡの近くである第一抑制領域ＥＡでその振動を抑制することができる。このような配置の例としては、マーキング用内部電極５，５Ｍを振動抑制内部電極として第１抑制領域ＥＡに配置することが考えられる。
【００８６】
続いて、第２抑制領域ＤＡの厚みが複数の内部電極の配置態様に応じて定められることの詳細について説明する。説明の理解を容易にするため、第２実施形態の積層体２Ｍについて図１２及び図１３を参照しながら説明する。図１２は、本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。図１３は、本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。
【００８７】
図１２に示すように、積層体２Ｍ（素体）の高さをＨとし、幅をＷとし、奥行きをＬとしている。また、第２抑制領域ＤＡの厚みをＴとし、内部電極４Ｍの幅をＷｅとしている。更に、図１３に示すように、内部電極４Ｍの電極間距離をｄとし、内部電極４Ｍの積層数をｎとしている。
【００８８】
これらに基づいて、第２抑制領域ＤＡの厚みＴは、次の式（１）、式（２）、式（３）で特定される関係を満たすように定められる。
α／β≦６５０ （１）
α＝Ｗｅ・ｎ／ｄ （２）
β＝Ｔ／Ｗ （３）
電歪振動が大きくなるパラメータとして、Ｗｅとｎとｄとからなるαを見出し、電歪振動が小さくなるパラメータとして、ＴとＷとからなるβを見出した。そして、検証の結果、α／βを６５０以下とすることで、音圧が１０ｄＢ以下とできることを見出した。
【００８９】
この関係を満たす場合に有意に電歪振動を抑制できることを実証するため、表１に示す実施例１〜１３及び比較例１〜８を作成し、それぞれについて発生する音鳴きを測定した。
【表１】
【００９０】
表１に示すように、α／β≦６５０であれば、音鳴きの音圧が１０ｄＢ以下となるので、電歪振動が抑制され、結果として音鳴きも抑制される。
【００９１】
更に、第２抑制領域ＤＡに振動抑制内部電極を配置した場合には、その寄与分を振動抑制内部電極寄与係数ｐとし、次の式（４）、式（５）、式（６）で特定される関係を満たすように第２抑制領域ＤＡの厚みＴが定められる。
α／β´≦６５０ （４）
α＝Ｗｅ・ｎ／ｄ （５）
β´＝Ｔ／Ｗ・ｐ （６）
【００９２】
換言すれば、振動抑制内部電極の効果を見込まない状態でα／βが６５０を超えるような場合であっても、第２抑制領域ＤＡに振動抑制内部電極を配置することで、電歪振動を有意に抑制できる。この関係を満たす場合に有意に電歪振動を抑制できることを実証するため、表２に示す実施例１４〜１６及び比較例９〜１２を作成し、それぞれについて発生する音鳴きを測定した。表２に示す電極被覆率Ａは、図１１の（Ａ）〜（Ｃ）に例示した各層ごとの、層面積（各層における（図１２のＬ相当寸法）×（図１２のＷ相当寸法））に対する電極面積の比率である。また、表２に示す電極層数Ｂは、図１１の（Ａ）〜（Ｃ）に例示した各層の積層数である。電極被覆率Ａと電極層数Ｂとをかけ合わせたＡＢに着目すると、ＡＢが４好ましくは５を超えていれば、振動抑制内部電極の効果を見込まない状態でのα／βが６５０を超えた７２０となっていても、電歪振動を有意に抑制することができる。
上述したように、βは電歪振動が小さくなるパラメータであるので、振動抑制内部電極寄与係数ｐとしては、ｐ＝７２０／６５０＝１．１０８とすることで、電歪振動を抑制する方向に補正するものである。
【表２】
上述したように第２抑制領域ＤＡに振動抑制内部電極を配置すれば、電歪振動を有意に抑制できるものであるから、振動抑制内部電極の効果を見込まない状態でのα／βが６５０を超えない場合には、より電歪振動を抑制できる。そこで、振動抑制内部電極の効果を見込まない状態でのα／βが６５０を超えない場合であって、第２抑制領域ＤＡに振動抑制内部電極を配置した例を表３に示す。
【表３】
表３に示すように、α／βが同じ６４８であっても、振動抑制内部電極の割合を増加させると、音圧が低減する。実施例１７〜１９と比較例１３〜１４との対比からは、振動抑制内部電極の割合を示すＡＢは、３以上であることが好ましいことが分かる。
【符号の説明】
【００９３】
２：積層体
２Ｌ：積層体
２Ｍ：積層体
２ａ：第１主面
２ｂ：第２主面
２ｃ：第１側面
２ｄ：第２側面
２ｅ：第１端面
２ｆ：第２端面
３Ａ：端子電極
３Ｂ：端子電極
４：内部電極
４Ｍ：内部電極
４Ｍａ：内部電極
４Ｍｂ：内部電極
４ａ：内部電極
４ｂ：内部電極
５：マーキング用内部電極
５Ｍ：マーキング用内部電極
２０：マーキング
２０Ｍ：マーキング
２１Ｎ：セラミック層
２１Ｐ：セラミック層
２１Ｒ：セラミック層
２１ａ：セラミック層
２１ａＭ：セラミック層
２１ｂ：セラミック層
２１ｂＭ：セラミック層
６１：振動抑制内部電極
６２：振動抑制内部電極
６３ａ：振動抑制内部電極
６３ｂ：振動抑制内部電極
ＣＡ：コンデンサ領域
ＣＤ：積層型コンデンサ
ＣＤ２：積層型コンデンサ
ＤＡ：第二抑制領域
ＥＡ：第一抑制領域
ＬＤ：積層方向
【技術分野】
【０００１】
本発明は、積層型コンデンサに関する。
【背景技術】
【０００２】
積層型電子部品の一例としての積層型コンデンサは、小型、大容量、高信頼性の電子部品として広く利用されている。積層型コンデンサは、電気機器および電子機器の中で使用される個数も多数にのぼる。近年、機器の小型化且つ高性能化に伴い、積層型コンデンサに対する更なる小型化、大容量化、低価格化、高信頼性化の要求はますます厳しくなっている。
【０００３】
現在、小型且つ高容量の積層型コンデンサには、一般に、強誘電体セラミック材料が使われている。このような強誘電体セラミック材料は、電界を印加した際に、機械的歪みが発生するという電歪現象が生じる。そのため、強誘電体セラミック材料を用いた積層型コンデンサに電圧を印加すると、電歪現象による振動が発生する。
【０００４】
特に、このような電歪振動は、積層型コンデンサを回路基板上に実装した場合に、積層型コンデンサの振動が基板に伝わる可能性がある。そのため、積層型コンデンサ自身だけでなく、基板や、さらには周りの部品が振動し、ときに可聴振動数（２０〜２００００Ｈｚ）の振動音を発することがある。この振動音は人に不快な音域の場合もあり、対策が必要とされていた。
【０００５】
下記特許文献１では、電歪現象による積層型コンデンサの振動の基板への伝達を抑止するために、外部端子電極と基板とを接続するための電極接続部を積層型コンデンサに設け、コンデンサ素子本体の下面と基板との間に一定の離隔距離を設けることが提案されている。
【０００６】
しかしながら、電極接続部によりコンデンサ素子本体と基板との間に一定の離隔距離を設ける手法を採用すると、電極接続部を追加することによる製造コストの上昇や製造工程の複雑化に繋がるおそれがあり、更なる改善が求められる。
【０００７】
これに対して特許文献２では、積層型コンデンサを構成する誘電体層を、主成分として、ＢａＴｉＯ3、ＳｒＴｉＯ3及びＣａＴｉＯ3を含有し、これらが互いに、実質的に固溶せず、コンポジット構造を形成している誘電体磁器組成物で構成している。更に、焼成後に内部電極層となる電極ペースト膜を、導電体粉末と、ＢａＴｉＯ3粉末、ＳｒＴｉＯ3粉末およびＣａＴｉＯ3粉末を含有する共材と、を含み、かつ、ＢａＴｉＯ3粉末の含有量を特定の範囲とした電極ペーストを用いて形成している。
【０００８】
このような材料的なアプローチに対して特許文献３では、構造的なアプローチでの解決を狙っている。具体的には、第一端子電極に電気的に接続された第一内部電極と、第一端子電極及び第二端子電極から電気的に絶縁された第三内部電極とで誘電体層を挟み込むと共に、第二端子電極に電気的に接続された第二内部電極と第三内部電極とで誘電体層を挟み込むことによって、二つの容量成分を直列接続したような構成としている。そして、容量成分が形成されない部分において、第三内部電極が第一内部電極及び第二内部電極と対向する部分である活性部分よりも狭い幅を有する幅狭部を有している。このような幅狭部によって開口部を形成し、中央位置において電極が形成されていない部分の面積を広くし、素体の焼成時に誘電体層同士を密着性の高い状態で固定している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−３３５９６３号公報
【特許文献２】特開２００７−２５８４７６号公報
【特許文献３】特開２０１１−１８７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記特許文献２に記載されているように材料的なアプローチによって電歪振動の防止を図ることは、そもそも電歪振動の原因が積層型コンデンサを強誘電体セラミック材料で形成することに起因するものであるから、一つの有効な手段であるといえる。しかしながら、積層型コンデンサを構成する材料が限定されることにも繋がるため、他の材料を用いてコンデンサ本来の性能を高めるといったことがし難くなるおそれがある。
【００１１】
一方、上記特許文献３に記載されているような構造的なアプローチでは、材料的なアプローチに比較して、積層型コンデンサを構成する材料が限定されることがない。しかしながら、上述したような第三内部電極を含む構成が必須のものとなるため、構造的な制約を受けることになる。このような構造的な制約を負うことから、汎用的な構造の積層型コンデンサに対する電歪振動の抑制には有効に寄与しないものとなっている。
【００１２】
本発明はこのような課題に鑑みてなされたものであり、その目的は、材料的な制約を受けることなく且つ汎用的な構造を含む場合にも適用可能であって、電歪振動を抑制することが可能な積層型コンデンサを提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために本発明に係る積層型コンデンサは、誘電体セラミックスによって形成された素体と、素体内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極と、内部電極に繋がり、素体の外表面に一対形成される端子電極と、を備える積層型コンデンサであって、複数の内部電極を含むコンデンサ領域と、複数の内部電極によって生じる電歪現象を低減させ音鳴きを抑制するための抑制領域とが形成されている。抑制領域の少なくとも一部はコンデンサ領域に隣接し、抑制領域の厚みは複数の内部電極の配置態様に応じて定められるものであって、
α／β≦６５０
α＝Ｗｅ・ｎ／ｄ（Ｗｅ：電極幅、ｎ：電極積層数、ｄ：電極間距離）
β＝Ｔ／Ｗ（Ｔ：抑制領域厚み、Ｗ：素体幅）
を満たすように定められる。
【００１４】
本発明によれば、コンデンサ領域に隣接する抑制領域を形成することで、コンデンサ領域に含まれる複数の内部電極によって生じる電歪現象を低減させるので、音鳴きを抑制することができる。抑制領域の少なくとも一部はコンデンサ領域に隣接し、抑制領域の電歪現象低減能力を担保する抑制領域の厚みは複数の内部電極の配置態様に応じて定められるので、任意に設計されたコンデンサ領域に対応するように抑制領域を形成することができる。従って、積層型コンデンサを構成する材料は制約を受けることがなく、汎用的に任意に設計されたコンデンサ領域を含む場合にも適用可能な抑制領域を形成することができ、効果的に電歪振動を抑制することが可能な積層型コンデンサを提供することができる。
【００１５】
また本発明に係る積層型コンデンサでは、素体に対するコンデンサ領域の位置を示すためのマーキングを、素体の外表面に設けることも好ましい。
【００１６】
この好ましい態様では、素体に対するコンデンサ領域の位置を示すマーキングを、素体の外表面に設けているので、コンデンサ領域の位置を確実に認識することができる。従って、抑制領域とコンデンサ領域との関係から、電歪振動が伝達しにくい配置態様を選択することができる。
【００１７】
また本発明に係る積層型コンデンサでは、マーキングは、一対の端子電極が形成されない外表面に、マーキング用内部電極を引き出すことで形成されていることも好ましい。
【００１８】
この好ましい態様では、マーキング用内部電極を引き出すことでマーキングを形成しているので、例えば素体の上下面にマーキングが形成されていれば垂直電極タイプであることが認識でき、例えば素体の側面にマーキングが形成されていれば水平電極タイプであることが認識できる。従って、コンデンサ領域の態様をより的確に把握することができ、電歪振動が伝達しにくい配置態様を選択することができる。
【００１９】
また本発明に係る積層型コンデンサでは、素体の幅寸法よりも高さ寸法が長くなるように構成されていることも好ましい。
【００２０】
この好ましい態様では、素体の高さ寸法を幅寸法より長くなるように確保できるので、コンデンサ領域からみた実装面側の厚みを充分に確保することができる。従って、コンデンサ領域に対して実装面側に抑制領域を配置することができ、電歪振動の実装面側への伝搬をより確実に抑制することができる。
【００２１】
また本発明に係る積層型コンデンサでは、マーキング用内部電極は、外表面の一側面にのみ引き出され、マーキングが一側面にのみ形成されていることも好ましい。
【００２２】
この好ましい態様では、マーキングが一側面にのみ形成されているので、その一側面に対する相対的な位置関係を把握することで、内部電極が積層されている方向や、実装方向を判別することができる。
【００２３】
また本発明に係る積層型コンデンサでは、素体の幅寸法よりも高さ寸法が長くなるように構成され、抑制領域は、コンデンサ領域を囲む第一領域と、第一領域の一側にのみ隣接する第二領域とを含み、マーキング用内部電極は、第二領域側又はコンデンサ領域からみて第二領域とは反対側における、外表面の一側面にのみ引き出されてなることも好ましい。
【００２４】
この好ましい態様では、マーキング用内部電極を第二領域側又はコンデンサ領域からみて第二領域とは反対側においてのみ素体の外表面に引き出してマーキングを形成しているので、内部電極が垂直となる垂直となる構造であることが認識できる上に、マーキングが形成された面と対向する積層体主面側に形成された第二領域を実装面側に確実に配置することができ、コンデンサ領域から発生する電歪振動の実装面側への伝搬をより確実に抑制することができる。
【００２５】
また本発明に係る積層型コンデンサでは、抑制領域は、セラミックス部分と金属製で板状の振動抑制内部電極とによって構成されており、振動抑制内部電極を前記セラミックス部分が覆って形成され、コンデンサ領域に隣接する抑制領域の厚みは振動抑制内部電極の配置態様に応じて定められ、
α／β´≦６５０
α＝Ｗｅ・ｎ／ｄ（Ｗｅ：電極幅、ｎ：電極積層数、ｄ：電極間距離）
β´＝Ｔ／Ｗ・ｐ（ｐ：振動抑制内部電極寄与係数、Ｔ：抑制領域厚み、Ｗ：素体幅）
を満たすように定められることも好ましい。
【００２６】
この好ましい態様では、抑制領域の厚みを定めるにあたって、振動抑制内部電極が電歪振動の抑制に寄与する度合いを、振動抑制用内部電極寄与係数として考慮しているので、より的確な電歪振動の抑制が可能なものとなる。
【００２７】
また本発明に係る積層型コンデンサでは、抑制領域は、コンデンサ領域を囲む第一領域と、第一領域に隣接する第二領域とを含み、振動抑制内部電極は、第一領域において内部電極の外側に形成されていることも好ましい。
【００２８】
この好ましい態様では、振動抑制内部電極を、コンデンサ領域を囲む第一領域に形成しているので、電歪振動の発生源であるコンデンサ領域の近くである第一領域でその振動を抑制することができる。
【００２９】
また本発明に係る積層型コンデンサでは、抑制領域は、コンデンサ領域を囲む第一領域と、第一領域に隣接する第二領域とを含み、振動抑制内部電極は、第二領域において、内部電極と同じ方向に積層されて形成されていることも好ましい。
【００３０】
この好ましい態様では、振動抑制内部電極を、コンデンサ領域を囲む第一領域に隣接する第二領域に、内部電極を同じ方向に積層して形成しているので、他の内部電極と同様の工程で形成することができる。
【００３１】
また本発明に係る積層型コンデンサでは、第二領域は、第一領域の一側にのみ隣接するように形成されてなることも好ましい。
【００３２】
この好ましい態様では、第二領域を第一領域の一側にのみ隣接するように形成しているので、電歪振動の抑制効果を一側に集中させることができる。
【００３３】
また本発明に係る積層型コンデンサでは、振動抑制内部電極が少なくとも一対、同一平面内に設けられており、その一対の振動抑制内部電極は、互いに異極性となる端子電極にそれぞれ接続されていることも好ましい。
【００３４】
この好ましい態様では、一対の振動抑制内部電極に起因する電歪振動方向と、主電極となる内部電極に起因する電歪振動方向とを交差させることができるので、電歪振動をより緩和できる。
【発明の効果】
【００３５】
本発明によれば、材料的な制約を受けることなく且つ汎用的な構造を含む場合にも適用可能であって、電歪振動を抑制することが可能な積層型コンデンサを提供することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態に係る積層型コンデンサの外観を模式的に示す斜視図である。
【図２】図１に示す積層型コンデンサから端子電極を取り除いた状態を示す斜視図である。
【図３】図１に示す積層型コンデンサの内部電極の状態を示す図である。
【図４】図２に示す積層型コンデンサのＩ−Ｉ断面を示す断面図である。
【図５】図３の変形例を示す図である
【図６】図５に示す変形例において、図４に相当する断面を示す断面図である。
【図７】本発明の第２実施形態に係る積層型コンデンサの外観を模式的に示す斜視図である。
【図８】図７に示す積層型コンデンサから端子電極を取り除いた状態を示す斜視図である。
【図９】図７に示す積層型コンデンサの内部電極の状態を示す図である。
【図１０】図８に示す積層型コンデンサのＩＩ−ＩＩ断面を示す断面図である。
【図１１】内部電極の変形例を示す図である。
【図１２】本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。
【図１３】本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。
【発明を実施するための形態】
【００３７】
以下、添付図面を参照しながら本発明の実施の形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【００３８】
本発明の第１実施形態に係る積層型コンデンサについて図１を参照しながら説明する。図１は、本発明の第１実施形態に係る積層型コンデンサＣＤの外観を模式的に示す斜視図である。
【００３９】
積層型コンデンサＣＤは、積層体２と、一対の端子電極３Ａ及び端子電極３Ｂとを備えている。積層体２は、略直方体形状をなしており、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，第２側面２ｄ，第１端面２ｅ（図１には明示しない），及び第２端面２ｆ（図１には明示しない）を有している。
【００４０】
第２主面２ｂは、第１主面２ａの裏面に相当する外面である。第２側面２ｄは、第１側面２ｃの裏面に相当する外面である。第１側面２ｃ及び第２側面２ｄは、第１主面２ａと第２主面２ｂとを繋ぐ外面である。第１側面２ｃは、第１主面２ａの一辺と第２主面２ｂの一辺とを繋ぎ、第２側面２ｄは、第１主面２ａの一辺に対向する他辺と第２主面２ｂの一辺に対向する他辺とを繋いでいる。
【００４１】
従って、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，及び第２側面２ｄのみに着目すれば、角型筒状を形成している。図１に明示しない第１端面２ｅ（図２参照）は、この角形筒の底部に相当する一端に配置され、同様に図１に明示しない第２端面２ｆ（図２参照）は、第１端面２ｅに対向するように角型筒の他端に配置されている。
換言すれば、積層体２は、略直方体形状を呈しており、その外表面として、互いに対向する第１主面２ａ及び第２主面２ｂと、互いに対向する第１側面２ｃ及び第２側面２ｄと、互いに対向する第１端面２ｅ及び第２端面２ｆとを有している。第１端面２ｅ及び第２端面２ｆは、第１主面２ａ及び第２主面２ｂ間を連結するように第１主面２ａ及び第２主面２ｂの短辺方向に伸びている。第１側面２ｃ及び第２側面２ｄは、第１主面２ａ及び第２主面２ｂ間を連結するように第１主面２ａ及び第２主面２ｂの長辺方向に伸びている。
【００４２】
端子電極３Ａ及び端子電極３Ｂは、積層体２の外面に形成されている。より具体的には、端子電極３Ａは、積層体２における第１端面２ｅから、第１主面２ａ及び第２主面２ｂ並びに第１側面２ｃ及び第２側面２ｄに回り込むように形成され、第１端面２ｅに露出した内部電極４ａを覆うように、物理的かつ電気的に接続されている。また、端子電極３Ｂは、積層体２における第２端面２ｆから、第１主面２ａ及び第２主面２ｂ並びに第１側面２ｃ及び第２側面２ｄに回り込むように形成され、第２端面２ｆに露出した内部電極４ｂを覆うように、物理的かつ電気的に接続されている。そして、本実施形態の積層体２では、主面２ａ、２ｂの短辺方向（ｙ軸方向）となる幅寸法に比べて、主面と略垂直方向（ｚ軸方向）となる高さ寸法のほうが大きい形状となっている。
【００４３】
図１においては、互いに直交するｘ軸，ｙ軸，及びｚ軸を説明の便宜上設定している。ｘ軸は、端子電極３Ａから端子電極３Ｂに向かう方向に設定されている。ｙ軸は、第１側面２ｃから第２側面２ｄに向かう方向に設定されている。ｚ軸は、第２主面２ｂから第１主面２ａに向かう方向に設定されている。他の図においても、このｘ軸，ｙ軸，ｚ軸を設定している。
【００４４】
図２に、積層型コンデンサＣＤから、端子電極３Ａ及び端子電極３Ｂを取り除いた状態を示す。図２に示すように、積層体２は、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，第２側面２ｄ，第１端面２ｅ，及び第２端面２ｆを有している。
【００４５】
積層体２は、複数の内部電極４を有している。積層体２は更に、マーキング用内部電極５を有している。積層体２は、内部電極４及びマーキング用内部電極５が形成された複数のセラミックグリーンシートを積層方向ＬＤに沿って積み重ね、焼成することで形成されている。
【００４６】
図３に、積層体２の内部電極４及びマーキング用内部電極５の配置状態を示す。図３の（Ａ）は、端子電極３Ａに繋がる内部電極４ａ（４）が形成された層を示し、図３の（Ｂ）は、端子電極３Ｂに繋がる内部電極４ｂ（４）が形成された層を示している。
【００４７】
図３の（Ａ）に示すように、セラミック層２１ａに、内部電極４ａ（４）及びマーキング用内部電極５が形成されている。図３の（Ｂ）に示すように、セラミック層２１ｂに、内部電極４ｂ（４）及びマーキング用内部電極５が形成されている。積層体２は、セラミック層２１ａとセラミック層２１ｂとを交互に積み重ねて形成されている。
【００４８】
焼成されてセラミック層２１ａ及びセラミック層２１ｂとなるセラミックグリーンシートは、誘電体セラミックグリーンシートである。セラミックグリーンシートの厚みは、例えば１０〜３５μｍ程度である。内部電極４及びマーキング用内部電極５は、例えば銀またはニッケルを主成分とした導体ペーストを、セラミックグリーンシートにスクリーン印刷して形成される。
【００４９】
セラミック層２１ａとセラミック層２１ｂとを交互に積み重ねて形成されている積層体２（図２参照）に対して、内部電極４ａ（図３参照）に繋がるように端子電極３Ｂが形成され、内部電極４ｂ（図３参照）に繋がるように端子電極３Ａが形成される。端子電極３Ａ，３Ｂは、例えば銀、銅及びニッケルのいずれかを主成分とした導体ペーストをディップ法等の浸漬法で形成する、もしくは、スクリーン印刷等の印刷法で形成する、あるいは浸漬法と印刷法とを用いて形成する。
【００５０】
更に、マーキング用内部電極５（図２及び図３参照）に繋がるように、第１主面２ａにめっきによってマーキング２０（図１参照）が形成されている。このマーキング２０は、上下方向（ｚ軸方向）に対して方向性を持っている積層型コンデンサＣＤの、上下を識別するために形成されるものである。
【００５１】
本実施形態の積層型コンデンサＣＤでは、第２主面２ｂよりも第１主面２ａ側に内部電極４が近接配置されている。そして積層型コンデンサＣＤは、第２主面２ｂを回路基板の被実装面に実装する実装面とすることで、内部電極４を実装面から引き離し、内部電極４において発生する電歪振動が減衰して回路基板に伝搬されるように構成されている。マーキング２０は、このように方向性を持った積層型コンデンサＣＤを適切に実装するために利用されるものである。
【００５２】
内部電極４において発生する電歪振動を減衰させるための構成について、図４を参照しながら説明する。図４は、図２のＩ−Ｉ断面を示す断面図である。図４に示すように、積層体２は、内部電極４ａ，４ｂを含むコンデンサ領域ＣＡと、第一抑制領域ＥＡ（第一領域、抑制領域）と、第二抑制領域ＤＡ（第二領域、抑制領域）とを有している。
【００５３】
積層体２の素体の幅寸法よりも高さ寸法が長くなるように構成されている。抑制領域は、コンデンサ領域ＣＡを囲む第一抑制領域ＥＡと、第一抑制領域ＥＡの一側ＤＥにのみ隣接する第二抑制領域ＤＡとを含むように構成されている。
【００５４】
本実施形態では、マーキング用内部電極５は、コンデンサ領域ＣＡからみて第二抑制領域ＤＡとは反対側における、第１主面２ａにのみ引き出されている。マーキング用内部電極５をコンデンサ領域ＣＡからみて第二抑制領域ＤＡとは反対側においてのみ積層体２（素体）の第１主面２ａに引き出してマーキングを形成しているので、幅寸法よりも高さ寸法が長くなっている縦長素体の長手方向を認識することができる。従って、第二抑制領域ＤＡを実装面側に確実に配置することができ、コンデンサ領域ＣＡから発生する電歪振動の実装面側への伝搬をより確実に抑制することができる。マーキング用内部電極５が第１主面２ａ側に形成されているので、端子電極３Ａ、３Ｂを形成した後であっても、マーキング面である第１主面２ａと対向する積層体の第２主面２ｂ側に第二抑制領域ＤＡが形成されていることが認識でき、第２主面２ｂを実装面とすればよいことがわかる。
【００５５】
マーキング用内部電極５は、第二抑制領域ＤＡ側に引き出されることも好ましい態様である。第二抑制領域ＤＡ側にマーキング用内部電極５を引き出す場合の例を、図５及び図６を参照しながら説明する。
【００５６】
図５は、第二抑制領域ＤＡ側にマーキング用内部電極５を引き出す積層体２Ｌの内部電極４及びマーキング用内部電極５の配置状態を示している。図５の（Ａ）は、端子電極３Ｂに繋がる内部電極４ａ（４）が形成された層を示し、図５の（Ｂ）は、端子電極３Ａに繋がる内部電極４ｂ（４）が形成された層を示している。図６は、図２のＩ−Ｉ断面を示す断面図であって、第二抑制領域ＤＡ側にマーキング用内部電極５を引き出す積層体２Ｌの断面図である。
【００５７】
図５及び図６に示すように、マーキング用内部電極５を第二抑制領域ＤＡ側においてのみ積層体２Ｌ（素体）の第２主面２ｂに引き出してマーキングを形成しているので、幅寸法よりも高さ寸法が長くなっている縦長素体の長手方向を認識することができる。従って、第二抑制領域ＤＡを実装面側に確実に配置することができ、コンデンサ領域ＣＡから発生する電歪振動の実装面側への伝搬をより確実に抑制することができる。マーキング用内部電極５が第２主面２ｂ側に形成されているので、端子電極３Ａ、３Ｂを形成した後であっても、マーキング面である積層体の第２主面２ｂ寄りに第二抑制領域ＤＡが形成されていることを認識できるので、第２主面２ｂを実装面とすればよいことがわかる。
【００５８】
上述したように本実施形態に係る積層型コンデンサＣＤは、誘電体セラミックスによって形成された積層体２，２Ｌ（素体）と、積層体２，２Ｌ（素体）内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極４（４ａ，４ｂ）と、内部電極４（４ａ，４ｂ）に繋がり、積層体２，２Ｌ（素体）の外表面に一対形成される端子電極３Ａ，３Ｂと、を備える。
【００５９】
積層型コンデンサＣＤは、複数の内部電極４（４ａ，４ｂ）を含むコンデンサ領域ＣＡと、複数の内部電極４（４ａ，４ｂ）によって生じる電歪現象を低減させ音鳴きを抑制するための抑制領域である第一抑制領域ＥＡ及び第二抑制領域ＤＡとが形成されている。抑制領域の少なくとも一部である第一抑制領域ＥＡはコンデンサ領域ＣＡに隣接し、抑制領域の厚み、特に第二抑制領域ＤＡの厚みは複数の内部電極４（４ａ，４ｂ）の配置態様に応じて定められる。
このように、コンデンサ領域ＣＡに隣接する第一抑制領域ＥＡを形成することで、コンデンサ領域ＣＡに含まれる複数の内部電極４（４ａ，４ｂ）によって生じる電歪現象を低減させるので、音鳴きを抑制することができる。抑制領域の一部である第一抑制領域ＥＡはコンデンサ領域ＣＡに隣接し、抑制領域の電歪現象低減能力を担保する抑制領域の厚み、特に第二抑制領域ＤＡの厚みは複数の内部電極４（４ａ，４ｂ）の配置態様に応じて定められるので、任意に設計されたコンデンサ領域ＣＡに対応するように抑制領域を形成することができる。従って、積層型コンデンサＣＤを構成する材料は制約を受けることがなく、汎用的に任意に設計されたコンデンサ領域ＣＡを含む場合にも適用可能な抑制領域を形成することができ、効果的に電歪振動を抑制することが可能な積層型コンデンサＣＤを提供することができる。
【００６０】
また本実施形態では、積層体２，２Ｌ（素体）に対するコンデンサ領域ＣＡの位置を示すためのマーキング２０を、積層体２，２Ｌ（素体）の第１主面２ａ又は第２主面２ｂに設けている。このように、積層体２，２Ｌ（素体）に対するコンデンサ領域ＣＡの位置を示すマーキング２０を、第１主面２ａ又は第２主面２ｂに設けているので、コンデンサ領域ＣＡの位置を確実に認識することができる。従って、第二抑制領域ＤＡとコンデンサ領域ＣＡとの関係から、電歪振動が伝達しにくい配置態様を選択することができる。
【００６１】
また本実施形態では、積層体２，２Ｌ（素体）の幅寸法よりも高さ寸法が長くなるように構成されている。このように、積層体２，２Ｌ（素体）の高さ寸法を幅寸法より長くなるように確保できるので、コンデンサ領域ＣＡからみた実装面側（第２主面２ｂ側）の厚みを充分に確保することができる。従って、コンデンサ領域ＣＡに対して実装面側に、抑制領域である第二抑制領域ＤＡを配置することができ、電歪振動の実装面側への伝搬をより確実に抑制することができる。
【００６２】
また本実施形態では、マーキング用内部電極５は、外表面の一表面にのみ引き出され、マーキング２０が一表面にのみ形成されている。このように、マーキング２０が一表面にのみ形成されているので、その一表面に対する相対的な位置関係を把握することで、内部電極４（４ａ，４ｂ）が積層されている方向や、実装方向を判別することができる。例えば、図１に示すようにマーキング２０を、実装面である第２主面２ｂとは反対側の第１主面２ａに形成しているので、マーキング２０を上に向けて実装するように方向を判別することができる。
【００６３】
また本実施形態では、マーキング２０は、一対の端子電極３Ａ，３Ｂが形成されない第１主面２ａ，２ｂに、マーキング用内部電極５を引き出すことで形成されている。ｙ軸方向の幅寸法に比べてｚ軸方向の高さ寸法のほうが大きい積層体の場合、本実施形態のようにマーキング２０が、積層体の主面２ａ、２ｂのいずれかに形成されていれば、垂直電極構造であることを認識できる。
一方、マーキングが積層体の側面２ｃ、２ｄに形成されていれば、水平電極構造であることを認識できる。つぎに、この水平電極タイプを第２実施形態として説明する。
【００６４】
本発明の第２実施形態に係る積層型コンデンサについて図７を参照しながら説明する。図７は、本発明の第２実施形態に係る積層型コンデンサＣＤ２の外観を模式的に示す斜視図である。
【００６５】
積層型コンデンサＣＤ２は、積層体２Ｍと、一対の端子電極３Ａ及び端子電極３Ｂとを備えている。積層体２Ｍは、略直方体形状をなしており、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，第２側面２ｄ，第１端面２ｅ（図１には明示しない），及び第２端面２ｆ（図１には明示しない）を有している。
【００６６】
端子電極３Ａ及び端子電極３Ｂは、積層体２Ｍの外面に形成されている。より具体的には、端子電極３Ａは、図７に明示しない第１端面２ｅを覆うように形成され、端子電極３Ｂは、図７に明示しない第２端面２ｆを覆うように形成されている。
【００６７】
図８に、積層型コンデンサＣＤ２から、端子電極３Ａ及び端子電極３Ｂを取り除いた状態を示す。図８に示すように、積層体２Ｍは、第１主面２ａ，第２主面２ｂ，第１側面２ｃ，第２側面２ｄ，第１端面２ｅ，及び第２端面２ｆを有している。
【００６８】
積層体２Ｍは、複数の内部電極４Ｍを有している。積層体２Ｍは更に、マーキング用内部電極５Ｍを有している。積層体２Ｍは、内部電極４Ｍ及びマーキング用内部電極５Ｍが形成された複数のセラミックグリーンシートを積層方向ＬＤに沿って積み重ね、焼成することで形成されている。
【００６９】
図９に、積層体２Ｍの内部電極４Ｍ及びマーキング用内部電極５Ｍの配置状態を示す。図９の（Ａ）は、端子電極３Ｂに繋がる内部電極４Ｍａ（４Ｍ）が形成された層を示し、図９の（Ｂ）は、端子電極３Ａに繋がる内部電極４Ｍｂ（４Ｍ）が形成された層を示している。
【００７０】
図９の（Ａ）に示すように、セラミック層２１ａＭに、内部電極４Ｍａ（４Ｍ）及びマーキング用内部電極５Ｍが形成されている。図９の（Ｂ）に示すように、セラミック層２１ｂＭに、内部電極４Ｍｂ（４）及びマーキング用内部電極５Ｍが形成されている。積層体２Ｍは、セラミック層２１ａＭとセラミック層２１ｂＭとを交互に積み重ねて形成されている。
【００７１】
セラミック層２１ａＭとセラミック層２１ｂＭとを交互に積み重ねて形成されている積層体２Ｍ（図８参照）に対して、内部電極４Ｍａ（図９参照）に繋がるように端子電極３Ｂが形成され、内部電極４Ｍｂ（図６参照）に繋がるように端子電極３Ａが形成される。端子電極３Ａ，３Ｂは、例えば銀、銅及びニッケルのいずれかを主成分とした導体ペーストをディップ法等の浸漬法で形成する、もしくは、スクリーン印刷等の印刷法で形成する、あるいは浸漬法と印刷法とを用いて形成する。
【００７２】
更に、マーキング用内部電極５Ｍ（図８及び図９参照）に繋がるように、第１側面２ｃ及び第２側面２ｄにめっきによってマーキング２０Ｍ（図１参照）が形成されている。このマーキング２０Ｍは、上下方向（ｚ軸方向）に対して方向性を持っている積層型コンデンサＣＤ２の、上下を識別するために形成されるものである。
【００７３】
本実施形態の積層型コンデンサＣＤ２では、第２主面２ｂよりも第１主面２ａ寄りに内部電極４Ｍが近接配置されている。そして積層型コンデンサＣＤ２は、第２主面２ｂを回路基板の被実装面に実装する実装面とすることで、内部電極４Ｍを実装面から引き離し、内部電極４Ｍにおいて発生する電歪振動が減衰して回路基板に伝搬されるように構成されている。マーキング２０Ｍは、このように方向性を持った積層型コンデンサＣＤ２を適切に実装するために利用されるものである。
【００７４】
内部電極４Ｍにおいて発生する電歪振動を減衰させるための構成について、図１０を参照しながら説明する。図１０は、図８のＩＩ−ＩＩ断面を示す断面図である。図１０に示すように、積層体２Ｍは、内部電極４Ｍａ，４Ｍｂを含むコンデンサ領域ＣＡと、第一抑制領域ＥＡ（第一領域、抑制領域）と、第二抑制領域ＤＡ（第二領域、抑制領域）とを有している。
【００７５】
積層体２Ｍの素体の幅寸法よりも高さ寸法が長くなるように構成されている。抑制領域は、コンデンサ領域ＣＡを囲む第一抑制領域ＥＡと、第一抑制領域ＥＡの一側ＤＥにのみ隣接する第二抑制領域ＤＡとを含むように構成されている。
【００７６】
本実施形態では、マーキング用内部電極５Ｍは、コンデンサ領域ＣＡからみて第二抑制領域ＤＡとは異なる側における、第１側面２ｃ及び第２側面２ｄにのみ引き出されている。マーキング用内部電極５Ｍをコンデンサ領域ＣＡからみて第二抑制領域ＤＡとは異なる側においてのみ積層体２Ｍ（素体）の第１側面２ｃ及び第２側面２ｄに引き出してマーキングを形成している。マーキング２０Ｍが第１主面２ａ寄りの第１側面２ｃ及び第２側面２ｄに形成されているので、端子電極３Ａ、３Ｂを形成した後であっても、第２主面２ｂ側に第二抑制領域が形成されていることを認識でき、第２主面２ｂを実装面とすればよいことがわかる。また、本実施形態のように、ｙ軸方向幅寸法に比べてｚ軸方向の高さ寸法のほうが大きい積層体の場合、マーキングが積層体の第１側面２ｃ及び第２側面２ｄに形成されているので、水平電極構造であることを認識できる。
【００７７】
上述した第１実施形態及び第２実施形態では、第一抑制領域ＥＡ及び第二抑制領域ＤＡには、マーキング用内部電極５，５Ｍを配置しているけれども、電歪振動を抑制するためにより寄与する振動抑制内部電極を配置することも好ましいものである。特に第二抑制領域ＤＡに振動抑制内部電極を配置することは、電歪振動を実装面側である第２主面２ｂ側に伝搬させないために有効な手段である。
【００７８】
図１１に、第二抑制領域ＤＡに配置可能な振動抑制内部電極のパターン例を示す。図１１の（Ａ）に示す例では、セラミック層２１Ｎに対して、格子状に形成された振動抑制内部電極６１を配置している。図１１の（Ｂ）に示す例では、セラミック層２１Ｐに対して、縞状に形成された振動抑制内部電極６２を配置している。
【００７９】
図１１の（Ａ）及び（Ｂ）に示す例では、端子電極３Ａ，３Ｂには繋がれない振動抑制内部電極を説明したけれども、端子電極３Ａ，３Ｂに振動抑制内部電極を繋ぐ態様も好ましいものである。図１１の（Ｃ）に示す例では、同一のセラミック層２１Ｒに対して、互いに異極性である端子電極３Ｂに繋がる振動抑制内部電極６３ａと、端子電極３Ａに繋がる振動抑制内部電極６３ｂとを配置している。
【００８０】
このように、振動抑制内部電極６３ａ，６３ｂが少なくとも一対、同一平面内に設けられており、その一対の振動抑制内部電極６３ａ，６３ｂは、互いに異極性となる端子電極３Ａ，３Ｂにそれぞれ接続されていることは好ましい態様である。このように構成することで、一対の振動抑制内部電極６３ａ，６３ｂに起因する電歪振動方向と、主電極となる内部電極（４ａと４ｂ、もしくは、４Ｍａと４Ｍｂなど）に起因する電歪振動方向とが（略９０度）交差するので、電歪振動を緩和できる。
【００８１】
また、第二抑制領域ＤＡは、セラミックス部分と金属製で板状の振動抑制内部電極６１，６２，６３ａ，６３ｂとによって構成することで、振動抑制内部電極６１，６２，６３ａ，６３ｂをセラミックス部分が覆って形成され、コンデンサ領域ＣＡに隣接する第二抑制領域ＤＡの厚みは複数の振動抑制内部電極６１，６２，６３ａ，６３ｂの配置態様に応じて定めることができる。
【００８２】
この好ましい態様では、第二抑制領域ＤＡの厚みを定めるにあたって、振動抑制内部電極６１，６２，６３ａ，６３ｂが電歪振動の抑制に寄与する度合いを、振動抑制用内部電極寄与係数として考慮しているので、より的確な電歪振動の抑制が可能なものとなる。
【００８３】
また、振動抑制内部電極６１，６２，６３ａ，６３ｂは、第二抑制領域ＤＡにおいて、内部電極４と同じ方向に積層されて形成されている。このように、振動抑制内部電極６１，６２，６３ａ，６３ｂを、コンデンサ領域ＣＡを囲む第一抑制領域ＥＡに隣接する第二抑制領域ＤＡに、内部電極４と同じ方向に積層して形成しているので、他の内部電極と同様の工程で形成することができる。
【００８４】
また、第二抑制領域ＤＡが、第一抑制領域ＥＡの一側にのみ隣接するように形成されてなることは好ましい態様である。このように、第二抑制領域ＤＡを第一抑制領域ＥＡの一側にのみ隣接するように形成しているので、電歪振動の抑制効果を一側に集中させることができる。
【００８５】
また、振動抑制内部電極は、第一抑制領域ＥＡにおいて内部電極４の外側に形成されていることも好ましいものである。振動抑制内部電極を、コンデンサ領域ＣＡを囲む第一抑制領域ＥＡに形成することで、電歪振動の発生源であるコンデンサ領域ＣＡの近くである第一抑制領域ＥＡでその振動を抑制することができる。このような配置の例としては、マーキング用内部電極５，５Ｍを振動抑制内部電極として第１抑制領域ＥＡに配置することが考えられる。
【００８６】
続いて、第２抑制領域ＤＡの厚みが複数の内部電極の配置態様に応じて定められることの詳細について説明する。説明の理解を容易にするため、第２実施形態の積層体２Ｍについて図１２及び図１３を参照しながら説明する。図１２は、本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。図１３は、本実施形態に係る積層型コンデンサの振動抑制領域の構成比率を説明するための図である。
【００８７】
図１２に示すように、積層体２Ｍ（素体）の高さをＨとし、幅をＷとし、奥行きをＬとしている。また、第２抑制領域ＤＡの厚みをＴとし、内部電極４Ｍの幅をＷｅとしている。更に、図１３に示すように、内部電極４Ｍの電極間距離をｄとし、内部電極４Ｍの積層数をｎとしている。
【００８８】
これらに基づいて、第２抑制領域ＤＡの厚みＴは、次の式（１）、式（２）、式（３）で特定される関係を満たすように定められる。
α／β≦６５０ （１）
α＝Ｗｅ・ｎ／ｄ （２）
β＝Ｔ／Ｗ （３）
電歪振動が大きくなるパラメータとして、Ｗｅとｎとｄとからなるαを見出し、電歪振動が小さくなるパラメータとして、ＴとＷとからなるβを見出した。そして、検証の結果、α／βを６５０以下とすることで、音圧が１０ｄＢ以下とできることを見出した。
【００８９】
この関係を満たす場合に有意に電歪振動を抑制できることを実証するため、表１に示す実施例１〜１３及び比較例１〜８を作成し、それぞれについて発生する音鳴きを測定した。
【表１】
【００９０】
表１に示すように、α／β≦６５０であれば、音鳴きの音圧が１０ｄＢ以下となるので、電歪振動が抑制され、結果として音鳴きも抑制される。
【００９１】
更に、第２抑制領域ＤＡに振動抑制内部電極を配置した場合には、その寄与分を振動抑制内部電極寄与係数ｐとし、次の式（４）、式（５）、式（６）で特定される関係を満たすように第２抑制領域ＤＡの厚みＴが定められる。
α／β´≦６５０ （４）
α＝Ｗｅ・ｎ／ｄ （５）
β´＝Ｔ／Ｗ・ｐ （６）
【００９２】
換言すれば、振動抑制内部電極の効果を見込まない状態でα／βが６５０を超えるような場合であっても、第２抑制領域ＤＡに振動抑制内部電極を配置することで、電歪振動を有意に抑制できる。この関係を満たす場合に有意に電歪振動を抑制できることを実証するため、表２に示す実施例１４〜１６及び比較例９〜１２を作成し、それぞれについて発生する音鳴きを測定した。表２に示す電極被覆率Ａは、図１１の（Ａ）〜（Ｃ）に例示した各層ごとの、層面積（各層における（図１２のＬ相当寸法）×（図１２のＷ相当寸法））に対する電極面積の比率である。また、表２に示す電極層数Ｂは、図１１の（Ａ）〜（Ｃ）に例示した各層の積層数である。電極被覆率Ａと電極層数Ｂとをかけ合わせたＡＢに着目すると、ＡＢが４好ましくは５を超えていれば、振動抑制内部電極の効果を見込まない状態でのα／βが６５０を超えた７２０となっていても、電歪振動を有意に抑制することができる。
上述したように、βは電歪振動が小さくなるパラメータであるので、振動抑制内部電極寄与係数ｐとしては、ｐ＝７２０／６５０＝１．１０８とすることで、電歪振動を抑制する方向に補正するものである。
【表２】
上述したように第２抑制領域ＤＡに振動抑制内部電極を配置すれば、電歪振動を有意に抑制できるものであるから、振動抑制内部電極の効果を見込まない状態でのα／βが６５０を超えない場合には、より電歪振動を抑制できる。そこで、振動抑制内部電極の効果を見込まない状態でのα／βが６５０を超えない場合であって、第２抑制領域ＤＡに振動抑制内部電極を配置した例を表３に示す。
【表３】
表３に示すように、α／βが同じ６４８であっても、振動抑制内部電極の割合を増加させると、音圧が低減する。実施例１７〜１９と比較例１３〜１４との対比からは、振動抑制内部電極の割合を示すＡＢは、３以上であることが好ましいことが分かる。
【符号の説明】
【００９３】
２：積層体
２Ｌ：積層体
２Ｍ：積層体
２ａ：第１主面
２ｂ：第２主面
２ｃ：第１側面
２ｄ：第２側面
２ｅ：第１端面
２ｆ：第２端面
３Ａ：端子電極
３Ｂ：端子電極
４：内部電極
４Ｍ：内部電極
４Ｍａ：内部電極
４Ｍｂ：内部電極
４ａ：内部電極
４ｂ：内部電極
５：マーキング用内部電極
５Ｍ：マーキング用内部電極
２０：マーキング
２０Ｍ：マーキング
２１Ｎ：セラミック層
２１Ｐ：セラミック層
２１Ｒ：セラミック層
２１ａ：セラミック層
２１ａＭ：セラミック層
２１ｂ：セラミック層
２１ｂＭ：セラミック層
６１：振動抑制内部電極
６２：振動抑制内部電極
６３ａ：振動抑制内部電極
６３ｂ：振動抑制内部電極
ＣＡ：コンデンサ領域
ＣＤ：積層型コンデンサ
ＣＤ２：積層型コンデンサ
ＤＡ：第二抑制領域
ＥＡ：第一抑制領域
ＬＤ：積層方向
【特許請求の範囲】
【請求項１】
誘電体セラミックスによって形成された素体と、
前記素体内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極と、
前記内部電極に繋がり、前記素体の外表面に一対形成される端子電極と、を備える積層型コンデンサであって、
前記複数の内部電極を含むコンデンサ領域と、前記複数の内部電極によって生じる電歪現象を低減させ音鳴きを抑制するための抑制領域とが形成されており、
前記抑制領域の少なくとも一部は前記コンデンサ領域に隣接し、
前記抑制領域の厚みは前記複数の内部電極の配置態様に応じて定められるものであって、
α／β≦６５０
α＝Ｗｅ・ｎ／ｄ（Ｗｅ：電極幅、ｎ：電極積層数、ｄ：電極間距離）
β＝Ｔ／Ｗ（Ｔ：抑制領域厚み、Ｗ：素体幅）
を満たすように定められることを特徴とする積層型コンデンサ。
【請求項２】
前記素体に対する前記コンデンサ領域の位置を示すためのマーキングを、前記素体の外表面に設けたことを特徴とする請求項１に記載の積層型コンデンサ。
【請求項３】
前記マーキングは、前記一対の端子電極が形成されない外表面に、マーキング用内部電極を引き出すことで形成されていることを特徴とする請求項２に記載の積層型コンデンサ。
【請求項４】
前記素体の幅寸法よりも高さ寸法が長くなるように構成されていることを特徴とする請求項３に記載の積層型コンデンサ。
【請求項５】
前記マーキング用内部電極は、前記外表面の一側面にのみ引き出され、前記マーキングが前記一側面にのみ形成されていることを特徴とする請求項３に記載の積層型コンデンサ。
【請求項６】
前記素体の幅寸法よりも高さ寸法が長くなるように構成され、
前記抑制領域は、前記コンデンサ領域を囲む第一領域と、前記第一領域の一側にのみ隣接する第二領域とを含み、
前記マーキング用内部電極は、前記第二領域側又は前記コンデンサ領域からみて前記第二領域とは反対側における、前記外表面の一側面にのみ引き出されてなることを特徴とする請求項５に記載の積層型コンデンサ。
【請求項７】
前記抑制領域は、セラミックス部分と金属製で板状の振動抑制内部電極とによって構成されており、前記振動抑制内部電極を前記セラミックス部分が覆って形成され、
前記コンデンサ領域に隣接する抑制領域の厚みは前記振動抑制内部電極の配置態様に応じて定められ、
α／β´≦６５０
α＝Ｗｅ・ｎ／ｄ（Ｗｅ：電極幅、ｎ：電極積層数、ｄ：電極間距離）
β´＝Ｔ／Ｗ・ｐ（ｐ：振動抑制用内部電極寄与係数、Ｔ：抑制領域厚み、Ｗ：素体幅）
を満たすように定められることを特徴とする請求項１に記載の積層型コンデンサ。
【請求項８】
前記抑制領域は、前記コンデンサ領域を囲む第一領域と、前記第一領域に隣接する第二領域とを含み、
前記振動抑制内部電極は、前記第一領域において前記内部電極の外側に形成されていることを特徴とする請求項７に記載の積層型コンデンサ。
【請求項９】
前記抑制領域は、前記コンデンサ領域を囲む第一領域と、前記第一領域に隣接する第二領域とを含み、
前記振動抑制内部電極は、前記第二領域において、前記内部電極と同じ方向に積層されて形成されていることを特徴とする請求項７に記載の積層型コンデンサ。
【請求項１０】
前記第二領域は、前記第一領域の一側にのみ隣接するように形成されてなることを特徴とする請求項８又は９に記載の積層型コンデンサ。
【請求項１１】
前記振動抑制内部電極が少なくとも一対、同一平面内に設けられており、
その一対の振動抑制内部電極は、互いに異極性となる端子電極にそれぞれ接続されていることを特徴とする請求項７に記載の積層型コンデンサ。
【請求項１】
誘電体セラミックスによって形成された素体と、
前記素体内部においてセラミックス層を挟んで重なりあうように配置された複数の内部電極と、
前記内部電極に繋がり、前記素体の外表面に一対形成される端子電極と、を備える積層型コンデンサであって、
前記複数の内部電極を含むコンデンサ領域と、前記複数の内部電極によって生じる電歪現象を低減させ音鳴きを抑制するための抑制領域とが形成されており、
前記抑制領域の少なくとも一部は前記コンデンサ領域に隣接し、
前記抑制領域の厚みは前記複数の内部電極の配置態様に応じて定められるものであって、
α／β≦６５０
α＝Ｗｅ・ｎ／ｄ（Ｗｅ：電極幅、ｎ：電極積層数、ｄ：電極間距離）
β＝Ｔ／Ｗ（Ｔ：抑制領域厚み、Ｗ：素体幅）
を満たすように定められることを特徴とする積層型コンデンサ。
【請求項２】
前記素体に対する前記コンデンサ領域の位置を示すためのマーキングを、前記素体の外表面に設けたことを特徴とする請求項１に記載の積層型コンデンサ。
【請求項３】
前記マーキングは、前記一対の端子電極が形成されない外表面に、マーキング用内部電極を引き出すことで形成されていることを特徴とする請求項２に記載の積層型コンデンサ。
【請求項４】
前記素体の幅寸法よりも高さ寸法が長くなるように構成されていることを特徴とする請求項３に記載の積層型コンデンサ。
【請求項５】
前記マーキング用内部電極は、前記外表面の一側面にのみ引き出され、前記マーキングが前記一側面にのみ形成されていることを特徴とする請求項３に記載の積層型コンデンサ。
【請求項６】
前記素体の幅寸法よりも高さ寸法が長くなるように構成され、
前記抑制領域は、前記コンデンサ領域を囲む第一領域と、前記第一領域の一側にのみ隣接する第二領域とを含み、
前記マーキング用内部電極は、前記第二領域側又は前記コンデンサ領域からみて前記第二領域とは反対側における、前記外表面の一側面にのみ引き出されてなることを特徴とする請求項５に記載の積層型コンデンサ。
【請求項７】
前記抑制領域は、セラミックス部分と金属製で板状の振動抑制内部電極とによって構成されており、前記振動抑制内部電極を前記セラミックス部分が覆って形成され、
前記コンデンサ領域に隣接する抑制領域の厚みは前記振動抑制内部電極の配置態様に応じて定められ、
α／β´≦６５０
α＝Ｗｅ・ｎ／ｄ（Ｗｅ：電極幅、ｎ：電極積層数、ｄ：電極間距離）
β´＝Ｔ／Ｗ・ｐ（ｐ：振動抑制用内部電極寄与係数、Ｔ：抑制領域厚み、Ｗ：素体幅）
を満たすように定められることを特徴とする請求項１に記載の積層型コンデンサ。
【請求項８】
前記抑制領域は、前記コンデンサ領域を囲む第一領域と、前記第一領域に隣接する第二領域とを含み、
前記振動抑制内部電極は、前記第一領域において前記内部電極の外側に形成されていることを特徴とする請求項７に記載の積層型コンデンサ。
【請求項９】
前記抑制領域は、前記コンデンサ領域を囲む第一領域と、前記第一領域に隣接する第二領域とを含み、
前記振動抑制内部電極は、前記第二領域において、前記内部電極と同じ方向に積層されて形成されていることを特徴とする請求項７に記載の積層型コンデンサ。
【請求項１０】
前記第二領域は、前記第一領域の一側にのみ隣接するように形成されてなることを特徴とする請求項８又は９に記載の積層型コンデンサ。
【請求項１１】
前記振動抑制内部電極が少なくとも一対、同一平面内に設けられており、
その一対の振動抑制内部電極は、互いに異極性となる端子電極にそれぞれ接続されていることを特徴とする請求項７に記載の積層型コンデンサ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−３８３３２（Ｐ２０１３−３８３３２Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７５１３３（Ｐ２０１１−１７５１３３）
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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