表示装置及び電子機器
【課題】半導体装置の回路規模を縮小する、または半導体装置の駆動能力の向上を図る。
【解決手段】酸化物半導体によりチャネル領域が形成されるトランジスタをプルダウントランジスタとして適用する。当該酸化物半導体は、２．０ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上のバンドギャップを有する。そのため、トランジスタにおけるホットキャリア劣化を抑制することができる。その結果、当該プルダウントランジスタを有する半導体装置の回路規模を縮小することができる。また、プルアップトランジスタのゲートを、当該トランジスタのスイッチングによって浮遊状態とする。なお、当該酸化物半導体を高純度化することで、トランジスタのオフ電流を１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下とすることが可能である。その結果、半導体装置の駆動能力の向上が図れる。
【解決手段】酸化物半導体によりチャネル領域が形成されるトランジスタをプルダウントランジスタとして適用する。当該酸化物半導体は、２．０ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上のバンドギャップを有する。そのため、トランジスタにおけるホットキャリア劣化を抑制することができる。その結果、当該プルダウントランジスタを有する半導体装置の回路規模を縮小することができる。また、プルアップトランジスタのゲートを、当該トランジスタのスイッチングによって浮遊状態とする。なお、当該酸化物半導体を高純度化することで、トランジスタのオフ電流を１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下とすることが可能である。その結果、半導体装置の駆動能力の向上が図れる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一形態は表示装置に関する。例えば液晶表示装置が例示され、その他にゲート信号線とソース信号線とによって画素が選択され画像が表示されるような表示装置を技術分野の１つとして含む。また、表示装置に用いられる駆動回路などの半導体装置、表示装置を用いた電子機器も技術分野の１つとして含む。
【背景技術】
【０００２】
アモルファスシリコントランジスタ（ａ−Ｓｉ ＴＦＴともいう）により構成されるゲートドライバ回路の開発が進められている。このようなゲートドライバ回路では、ゲート線の電位を低電位（Ｌレベルともいう）に維持するためのトランジスタ（プルダウントランジスタともいう）の閾値電圧がシフトすることにより、誤動作してしまうといった問題がある。この問題を解決するために、ゲート線の電位を低電位に維持するための期間において、プルダウントランジスタがオン状態とオフ状態とを繰り返すゲートドライバ回路が開示されている（例えば特許文献１及び特許文献２）。これにより、プルダウントランジスタがオン状態になる時間を短くすることができるので、プルダウントランジスタの劣化を抑制することができる。
【０００３】
また、アモルファスシリコントランジスタにより構成されるゲートドライバ回路は、ゲート線に高電圧を出力するタイミングを制御するトランジスタ（プルアップトランジスタともいう）を有する。プルアップトランジスタは、ソース及びドレインの一方がクロック信号線と接続され、ソース及びドレインの他方がゲート信号線と接続される。そして、プルアップトランジスタのゲートの電位を容量結合によりクロック信号のＨレベルの電位よりも高い値まで上昇させる駆動方法が用いられる。これを実現するために、プルアップトランジスタのゲートを浮遊状態にする必要がある。そのため、プルアップトランジスタのゲートと接続される全てのトランジスタをオフ状態にする必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０７４１３号公報
【特許文献２】特開２００８−００９３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の技術では、プルダウントランジスタがオン状態とオフ状態とを繰り返すためには、プルダウントランジスタの導通状態を制御するための回路が必要となる。そのため、半導体装置の回路規模の縮小には限界があった。また、プルアップトランジスタのゲートと接続される全てのトランジスタがオフ状態になっても、該トランジスタのオフ電流により、プルアップトランジスタのゲートが保持する電荷は、時間と共に失われていた。そのため、ゲートドライバ回路等の半導体装置の駆動周波数を低くすることが困難であった。また、半導体装置が動作することができる駆動周波数の範囲が狭くなっていた。その結果、半導体装置の駆動能力の向上に限界があった。
【０００６】
上記問題点に鑑み、本発明の一態様は、半導体装置の回路規模を縮小することを課題の一とする。また、本発明の一態様は、半導体装置の駆動能力の向上を図ることを課題の一とする。なお、本発明の一態様は、上述した課題のすべてを解決する必要はないものとする。
【課題を解決するための手段】
【０００７】
上述した課題は、当該プルアップトランジスタ又は当該プルダウントランジスタとして酸化物半導体によりチャネル領域が形成されるトランジスタを適用することによって解決できる。なお、当該酸化物半導体は、電子供与体（ドナー）となる不純物（水素又は水など）を徹底的に除去することにより高純度化された酸化物半導体である。
【０００８】
当該酸化物半導体は、２．０ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上のバンドギャップを有する。そのため、当該酸化物半導体によりチャネル領域が形成されるトランジスタでは、衝突イオン化ならびにアバランシェ降伏が起きにくい。つまり、酸化物半導体中のキャリア（電子）は、容易に高速化されない。したがって、酸化物半導体によりチャネル領域が形成されるトランジスタでは、キャリア（電子）のゲート絶縁層への注入に起因するトランジスタのしきい値電圧の変動（いわゆる、ホットキャリア劣化）を抑制することができる。
【０００９】
また、当該酸化物半導体によりチャネル領域が形成されるトランジスタでは、キャリアが極めて少ない。そのため、チャネル幅１μｍ当たりのオフ電流を１ａＡ（１×１０−１８Ａ）以下とすることが可能である（これを１ａＡ／μｍと表す）。
【００１０】
すなわち、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１１】
また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１２】
また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ乃至前記第３のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１３】
また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ乃至前記第３のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１４】
また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、前記第４のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第４のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第４のトランジスタのゲートは、第５の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ乃至前記第４のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１５】
また、上記の表示装置と、前記表示装置の画像を操作する操作スイッチとを具備する電子機器も本発明の一態様である。
【００１６】
本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。
【００１７】
本明細書等において、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。
【発明の効果】
【００１８】
本発明の一態様は、酸化物半導体によりチャネル領域が形成されるトランジスタをプルダウントランジスタとして適用する。これにより、当該プルダウントランジスタにおけるホットキャリア劣化を抑制することができる。そのため、プルダウントランジスタとして機能するトランジスタの個数を低減することができる。また、これに付随して、プルダウントランジスタのスイッチングを制御するための回路の規模を低減することができる。その結果、当該プルダウントランジスタを有する半導体装置の回路規模を縮小することができる。
【００１９】
また、本発明の一態様は、プルアップトランジスタのゲートを、酸化物半導体によりチャネル領域が形成されるトランジスタのスイッチングによって浮遊状態とする。これにより、当該プルアップトランジスタのゲートが保持する電荷を長期間に渡って保持することができる。そのため、当該プルアップトランジスタを有する半導体装置の駆動周波数を低くすることできる。また、半導体装置が動作することができる駆動周波数の範囲を広くすることができる。その結果、半導体装置の駆動能力の向上を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１に係わる回路の構成を説明する図。
【図２】実施の形態１に係わる回路の動作を説明するためのタイミングチャート、及び実施の形態１に係わる回路の動作を説明するための模式図。
【図３】実施の形態１に係わる回路の動作を説明するための模式図。
【図４】実施の形態１に係わる回路の動作を説明するための模式図。
【図５】実施の形態１に係わる回路の構成を説明する図。
【図６】実施の形態１に係わる回路の構成を説明する図。
【図７】実施の形態１に係わる回路の構成を説明する図。
【図８】実施の形態１に係わる回路の構成を説明する図。
【図９】実施の形態１に係わる回路の動作を説明するためのタイミングチャート。
【図１０】実施の形態１に係わる回路の構成を説明する図。
【図１１】実施の形態２に係わるシフトレジスタ回路の構成を説明する図。
【図１２】実施の形態２に係わるシフトレジスタ回路の動作を説明するためのタイミングチャート。
【図１３】実施の形態３に係わるトランジスタの作製工程を説明するための図の一例。
【図１４】実施の形態４に係わる表示装置の構成を説明する図。
【図１５】本発明の技術的思想を具現化した機器の態様を例示する図。
【図１６】本発明の技術的思想を具現化した機器の態様を例示する図。
【発明を実施するための形態】
【００２１】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。参照する図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２２】
（実施の形態１）
本実施の形態では、本発明の一態様である表示装置に係わる回路について説明する。
【００２３】
図１（Ａ）は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５及び回路２００を有する回路の構成例を示す。図１（Ａ）に示す回路を構成するトランジスタは、Ｎチャネル型とする。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位差が閾値電圧よりも大きい場合に、オン状態になるトランジスタである。
【００２４】
なお、図１（Ａ）に示す回路を構成するトランジスタの半導体層としては、酸化物半導体を用いることができる。この酸化物半導体は、水素濃度が十分に低減されて高純度化され、キャリア密度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）にされたものであるとよい。これにより、トランジスタのＳ値の低減を図ることができる。トランジスタのオフ電流を小さくすることができる。トランジスタの耐圧の向上を図ることができる。トランジスタの温度特性の向上を図ることができる。トランジスタの劣化を抑制することができる。具体的には、トランジスタの閾値電圧のシフト量を低減することができる。
【００２５】
なお、一部のトランジスタの半導体層として上記酸化物半導体を用い、それ以外のトランジスタの半導体層として上記酸化物半導体以外の半導体（例えばシリコン（非晶質シリコン、微結晶シリコン又は多結晶シリコン等）、有機半導体など）を用いることができる。ただし、少なくともソース又はドレインがトランジスタ１０１のゲートと接続されるトランジスタの半導体層としては、上記酸化物半導体を用いる。
【００２６】
図１（Ａ）に示す回路の接続関係について説明する。トランジスタ１０１の第１の端子は、配線１１１と接続される。トランジスタ１０１の第２の端子は、配線１１２と接続される。トランジスタ１０２の第１の端子は、配線１１３と接続される。トランジスタ１０２の第２の端子は、配線１１２と接続される。トランジスタ１０３の第１の端子は、配線１１３と接続される。トランジスタ１０３の第２の端子は、トランジスタ１０１のゲートと接続される。トランジスタ１０３のゲートは、トランジスタ１０２のゲートと接続される。トランジスタ１０４の第１の端子は、配線１１４と接続される。トランジスタ１０４の第２の端子は、トランジスタ１０１のゲートと接続される。トランジスタ１０４のゲートは、配線１１４と接続される。トランジスタ１０５の第１の端子は、配線１１３と接続される。トランジスタ１０５の第２の端子は、トランジスタ１０１のゲートと接続される。トランジスタ１０５のゲートは、配線１１５と接続される。回路２００の入力端子は、トランジスタ１０１のゲートと接続される。回路２００の出力端子は、トランジスタ１０２のゲートと接続される。なお、トランジスタ１０１のゲートをノード１１と示し、トランジスタ１０２のゲートをノード１２と示す。なお、回路２００は、その構成に応じて、任意の配線又は任意のノードと接続することができる。例えば、回路２００は、配線１１１、配線１１２、配線１１３、配線１１４、配線１１５、ノード１１及びノード１２の中の１つ以上と接続することが可能である。
【００２７】
なお、トランジスタのソース及びドレインは、トランジスタの構造や動作条件等によって替わるため、いずれがソース又はドレインであるかを特定することが困難である。そこで、本書類においては、ソース及びドレインの一方を第１の端子、ソース及びドレインの他方を第２の端子と表記し、区別することとする。
【００２８】
回路２００の構成の一例について、図１（Ｂ）を参照して説明する。回路２００は、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３及びトランジスタ２０４を有する。トランジスタ２０１の第１の端子は、配線１１６と接続される。トランジスタ２０１の第２の端子は、ノード１２と接続される。トランジスタ２０２の第１の端子は、配線１１３と接続される。トランジスタ２０２の第２の端子は、ノード１２と接続される。トランジスタ２０２のゲートは、ノード１１と接続される。トランジスタ２０３の第１の端子は、配線１１６と接続される。トランジスタ２０３の第２の端子は、トランジスタ２０１のゲートと接続される。トランジスタ２０３のゲートは、配線１１６と接続される。トランジスタ２０４の第１の端子は、配線１１３と接続される。トランジスタ２０４の第２の端子は、トランジスタ２０１のゲートと接続される。トランジスタ２０４のゲートは、ノード１１と接続される。
【００２９】
配線１１１には、クロック信号が入力される。配線１１２には、本実施の形態の回路の出力信号が入力される。配線１１３には、電圧Ｖ２が供給される。配線１１４には、スタートパルスが入力される。配線１１５には、リセット信号が入力される。配線１１６には、電圧Ｖ１が供給される。ここで、配線１１１、配線１１２、配線１１４及び配線１１５に入力される信号のＨレベルの電位を便宜上電位Ｖ１とし、配線１１１、配線１１２、配線１１４及び配線１１５に入力される信号のＬレベルの電位を便宜上電位Ｖ２とする。
【００３０】
配線１１１は、コントローラ等の外部回路から本実施の形態の回路に、クロック信号等の信号を伝達するための配線であり、信号線又はクロック信号線としての機能を有する。配線１１２は、画素回路又はデマルチプレクサ等の回路に本実施の形態の回路の出力信号を伝達するための配線であり、信号線又はゲート信号線としての機能を有する。配線１１３は、電源回路等の外部回路から本実施の形態の回路に、電圧Ｖ２等の電源電圧を供給するための配線であり、電源線、負電源線又はグラウンド線としての機能を有する。配線１１４は、タイミングコントローラ等の外部回路又は別の回路から本実施の形態の回路に、スタート信号を伝達するための配線であり、信号線としての機能を有する。配線１１５は、タイミングコントローラ等の外部回路又は別の回路から本実施の形態の回路に、リセット信号を伝達するための配線であり、信号線としての機能を有する。配線１１６は、電源回路等の外部回路から本実施の形態の回路に、電圧Ｖ１等の電源電圧を供給するための配線であり、電源線又は正電源線としての機能を有する。
【００３１】
トランジスタ１０１は、配線１１１と配線１１２との導通状態を制御するスイッチとしての機能を有する。また、トランジスタ１０１は、第２の端子とゲートとの容量結合により、ノード１１の電位を上昇させるタイミングを制御する機能を有する。トランジスタ１０２は、配線１１３と配線１１２との間の導通状態を制御するスイッチとしての機能を有する。
トランジスタ１０３は、配線１１３とノード１１との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ１０４は、配線１１４とノード１１との間の導通状態を制御するスイッチとしての機能を有する。また、トランジスタ１０４は、入力端子が配線１１４と接続され、出力端子がノード１１と接続されたダイオードとしての機能を有する。トランジスタ１０５は、配線１１３とノード１１との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ２０１は、配線１１６とノード１２との間の導通状態を制御するスイッチとしての機能を有する。また、トランジスタ２０１は、第２の端子とゲートとの容量結合により、ノード２１の電位を上昇させるタイミングを制御する機能を有する。トランジスタ２０２は、配線１１３とノード１２との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ２０３は、配線１１６とのノード１２との間の導通状態を制御するスイッチとしての機能を有する。また、トランジスタ２０３は、入力端子が配線１１６と接続され、出力端子がノード２１と接続されたダイオードとしての機能を有する。トランジスタ２０４は、配線１１３とノード２１との間の導通状態を制御するスイッチとしての機能を有する。
【００３２】
回路２００は、ノード１２の電位を制御し、トランジスタ１０２及びトランジスタ１０３の導通状態を制御する制御回路としての機能を有する。また、回路２００は、ノード１１の電位を反転してノード１２に出力するインバータ回路としての機能を有する。
【００３３】
次に、図１（Ａ）及び図１（Ｂ）に示す回路の動作の例について、図２（Ａ）に示すタイミングチャートを参照して説明する。ここでは、図１（Ｂ）に示す回路を例にして説明する。図２（Ａ）に示すタイミングチャートは、期間Ａ、期間Ｂ、期間Ｃ、及び期間Ｄを有する。
【００３４】
期間Ａでは、配線１１１の電位（電位Ｖ１１１と示す）はＶ２になり、配線１１４の電位（電位Ｖ１１４と示す）はＶ１になり、配線１１５の電位（電位Ｖ１１５と示す）はＶ２になる。これにより、トランジスタ１０４はオン状態になり、配線１１４とノード１１とは導通状態になる。トランジスタ１０５はオフ状態になる。このとき、回路２００は、ノード１２の電位（電位Ｖ１２と示す）をＶ２にする。これにより、トランジスタ１０２はオフ状態になり、配線１１３と配線１１２とは非導通状態になる。トランジスタ１０３はオフ状態になり、配線１１３とノード１１とは非導通状態になる。よって、ノード１１には配線１１４の電位が供給され、ノード１１の電位（電位Ｖ１１と示す）は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１（Ｖｔｈ１０１はトランジスタ１０１の閾値電圧）よりも高くなる。これにより、トランジスタ１０１はオン状態になり、配線１１１と配線１１２とは導通状態になる。よって、配線１１２には配線１１１の電位が供給され、配線１１２の電位（電位Ｖ１１２と示す）はＶ２と等しくなる（図２（Ｂ）参照）。
【００３５】
その後、ノード１１の電位は、さらに上昇を続ける。やがて、ノード１１の電位は、Ｖ１−Ｖｔｈ１０４（Ｖｔｈ１０４はトランジスタ１０４の閾値電圧）に到達する。これにより、トランジスタ１０４はオフ状態になり、配線１１４とノード１１とは非導通状態になる。よって、ノード１１は浮遊状態になり、ノード１１の電位はＶ１−Ｖｔｈ１０４（Ｖ１−Ｖｔｈ１０４は、Ｖ２＋Ｖｔｈ１０１よりも高い値）と等しい値を維持する（図３（Ａ）参照）。
【００３６】
期間Ｂでは、配線１１１の電位はＶ１になり、配線１１４の電位はＶ２になり、配線１１５の電位はＶ２のままである。これにより、トランジスタ１０４はオフ状態のままであり、配線１１４とノード１１とは非導通状態のままである。トランジスタ１０５はオフ状態のままであり、配線１１３とノード１１とは非導通状態のままである。このとき、回路２００は、ノード１２の電位をＶ２と等しいままにする。これにより、トランジスタ１０２はオフ状態のままであり、配線１１３と配線１１２とは非導通状態のままである。トランジスタ１０３はオフ状態のままであり、配線１１３とノード１１とは非導通状態のままである。よって、ノード１１は浮遊状態のままであるため、ノード１１の電位はＶ１−Ｖｔｈ１０４と等しい値のままである。これにより、トランジスタ１０１はオン状態のままであり、配線１１１と配線１１２とは導通状態のままである。このとき、配線１１１の電位はＶ１になる。そのため、配線１１２の電位は上昇し始める。すると、ノード１１は浮遊状態なので、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により上昇し始める。最終的には、ノード１１の電位は、Ｖ１＋Ｖｔｈ１０１＋Ｖａ（Ｖａは正の電位）まで到達する。これにより、配線１１２の電位はＶ１と等しい値まで上昇することができる（図３（Ｂ）参照）。このような動作をブートストラップ動作という。
【００３７】
期間Ｃでは、配線１１１の電位はＶ２になり、配線１１４の電位はＶ２のままであり、配線１１５の電位はＶ１になる。これにより、トランジスタ１０４はオフ状態のままであり、配線１１４とノード１１とは非導通状態のままである。トランジスタ１０５はオン状態になり、配線１１３とノード１１とは導通状態になる。よって、ノード１１には配線１１３の電位が供給され、ノード１１の電位はＶ２と等しくなる。これにより、トランジスタ１０１はオフ状態になり、配線１１１と配線１１２とは非導通状態になる。このとき、回路２００は、ノード１２の電位をＶ１と等しくする。これにより、トランジスタ１０２はオン状態になり、配線１１３と配線１１２とは導通状態になる。トランジスタ１０３はオン状態になり、配線１１３とノード１１とは導通状態になる。よって、配線１１２には配線１１３の電位が供給されるので、配線１１２の電位はＶ２になる（図４（Ａ）参照）。
【００３８】
期間Ｄでは、配線１１１の電位はＶ１とＶ２とを順番に繰り返し、配線１１４の電位はＶ２のままであり、配線１１５の電位はＶ２になる。これにより、トランジスタ１０４はオフ状態のままであり、配線１１４とノード１１とは非導通状態のままである。トランジスタ１０５はオフ状態になり、配線１１３とノード１１とは非導通状態になる。このとき、回路２００は、ノード１２の電位をＶ１のままにする。これにより、トランジスタ１０２はオン状態のままであり、配線１１３と配線１１２とは導通状態のままである。トランジスタ１０３はオン状態のままであり、配線１１３とノード１１とは導通状態のままである。よって、ノード１１には、配線１１３の電位が供給されるままであるため、ノード１１の電位はＶ２のままである。これにより、トランジスタ１０１はオフ状態のままであるため、配線１１１と配線１１２とは非導通状態のままである。よって、配線１１２には配線１１３の電位が供給されるままであるため、配線１１２の電位はＶ２のままである（図４（Ｂ）参照）。
【００３９】
次に、回路２００の動作について具体的に説明する。例えば、ノード１１の電位が、Ｖ２＋Ｖｔｈ２０２（Ｖｔｈ２０２はトランジスタ２０２の閾値電圧）以上であり、且つＶ２＋Ｖｔｈ２０４（Ｖｔｈ２０４はトランジスタ２０４の閾値電圧）以上であるとする。これにより、トランジスタ２０２はオン状態になり、配線１１３とノード１２とは導通状態になる。トランジスタ２０４はオン状態になり、配線１１３とノード２１とは導通状態になる。このとき、トランジスタ２０３はオン状態になり、配線１１６とノード２１とは導通状態になる。よって、ノード２１には、配線１１６の電位と配線１１３の電位とが供給され、ノード２１の電位（電位Ｖ２１と示す）は、Ｖ２よりも高く、Ｖ１よりも低い電位になる。このノード２１の電位は、トランジスタ２０３の電流供給能力（例えばチャネル長、チャネル幅、移動度など）と、トランジスタ２０４の電流供給能力とによって決まる。ここでは、ノード２１の電位は、Ｖ２＋Ｖｔｈ２０１（Ｖｔｈ２０１はトランジスタ２０１の閾値電圧）よりも低い値とする。これにより、トランジスタ２０１はオフ状態になり、配線１１６とノード１２とは非導通状態になる。よって、ノード１２には配線１１３の電位が供給され、ノード１２の電位はＶ２と等しくなる（例えば期間Ａ及び期間Ｂ）。
【００４０】
一方、例えば、ノード１１の電位が、Ｖ２＋Ｖｔｈ２０２未満であり、且つＶ２＋Ｖｔｈ２０４未満であるとする。これにより、トランジスタ２０２はオフ状態になり、配線１１３とノード１２とは非導通状態になる。トランジスタ２０４はオフ状態になり、配線１１３とノード２１とは非導通状態になる。このとき、トランジスタ２０３はオン状態になり、配線１１６とノード２１とは導通状態になる。よって、ノード２１には配線１１６の電位が供給され、ノード２１の電位は上昇する。そして、ノード２１の電位は、最終的にはＶ１＋Ｖｔｈ２０１＋Ｖｂ（Ｖｂは正の電位）になる。これにより、トランジスタ２０１はオン状態になり、配線１１６とノード１２とは導通状態になる。よって、ノード１２には配線１１６の電位が供給され、ノード１２の電位はＶ１になる（例えば期間Ｃ及び期間Ｄ）。
【００４１】
以上のように、図１（Ａ）及び図１（Ｂ）に示す回路は、ブートストラップ動作を用いることにより、配線１１２の電位を配線１１１の電位と等しい値とすることができる。さらに、期間Ｂにおいて、トランジスタ１０１のゲートとソースとの間の電位差（Ｖｇｓ）を大きくすることができるので、Ｖ１１２の立ち上がり時間を短くすることができる。
【００４２】
なお、従来の技術では、トランジスタのＳ値は大きいものであった。そのため、配線１１４の電位がＶ１になってから、トランジスタ１０４がオン状態になるまでの時間が長くなっていた。また、期間Ａを長くする必要があるため、駆動周波数を高くすることが困難であった。また、Ｖ１１２の立ち上がり時間が長くなっていた（出力信号の立ち上がり時間が長くなっていた）。また、配線１１２に接続できる負荷が小さくなっていた。また、トランジスタ１０１のチャネル幅が大きくなっていた。また、レイアウト面積が大きくなっていた。
【００４３】
これに対し、本実施の形態では、トランジスタのＳ値は小さい。そのため、駆動能力の向上を図ることができる。例えば、トランジスタ１０４のＳ値が小さいことにより、配線１１４の電位がＶ１になってから、トランジスタ１０４がオン状態になるまでの時間を短くすることができる。そのため、期間Ａの時間を短くすることができる。これにより、駆動周波数の向上を図ることができる。別の例として、トランジスタ１０１のＳ値が小さいことにより、Ｖ１１２の立ち上がり時間を短くすることができる。また、配線１１２に大きい負荷を接続しても、該負荷を駆動することができる。また、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。
【００４４】
なお、従来の技術では、トランジスタのオフ電流は大きいものであった。そのため、時間の経過と共にノード１１から失われる電荷の量が多かった。また、ノード１１の電位が低下していた。また、ノード１１の電位をトランジスタ１０１がオン状態になる電位以上に維持できる時間が短くなっていた。また、駆動周波数を低くすることが困難であった。また、動作することができる駆動周波数の範囲が狭くなっていた。
【００４５】
これに対し、本実施の形態では、トランジスタのオフ電流は小さい。そのため、駆動能力の向上を図ることができる。例えば、トランジスタ１０３、トランジスタ１０４及びトランジスタ１０５のオフ電流が小さいことにより、ノード１１から失われる電荷の量を少なくすることができる。そのため、ノード１１の電位の低下を抑制することができる。つまり、ノード１１の電位をトランジスタ１０１がオン状態になる電位以上に維持できる時間を、長くすることができる。これにより、駆動周波数を低くすることができるので、動作することができる駆動周波数の範囲を広くすることができる。
【００４６】
なお、従来の技術では、トランジスタは劣化しやすく、トランジスタの閾値電圧のシフト量が大きかった。そのため、トランジスタがオン状態とオフ状態とを繰り返すように駆動していた。また、２つのトランジスタを並列に接続し、これらの２つのトランジスタを交互にオン状態にしていた。また、トランジスタの導通状態を制御するための回路が複雑になっていた。また、トランジスタの数が増えていた。また、トランジスタの劣化を抑制するために、トランジスタのチャネル幅を大きくする必要があった。また、トランジスタの劣化を抑制するために、トランジスタのチャネル長を大きくする必要があった。また、レイアウト面積が大きくなっていた。
【００４７】
これに対し、本実施の形態では、トランジスタの閾値電圧のシフト量は小さい。そのため、駆動能力の向上を図ることができる。例えば、トランジスタ１０２及びトランジスタ１０３の閾値電圧のシフト量が小さいことにより、これらのトランジスタがオン状態になる時間を長くすることができる。そのため、トランジスタ１０２及びトランジスタ１０３の導通状態を制御する回路を簡単にすることができる。これにより、トランジスタの数を減らすことができるので、レイアウト面積を小さくすることができる。また、トランジスタ１０２及びトランジスタ１０３の閾値電圧のシフト量が小さいことにより、これらのトランジスタのチャネル幅又はチャネル長を小さくすることができる。これにより、レイアウト面積を小さくすることができる。また、トランジスタの閾値電圧のシフト量が小さいことにより、動作することが可能な時間を長くすることができる。
【００４８】
本発明の一態様である表示装置に係わる回路は、図１（Ａ）及び図１（Ｂ）に示す回路に限定されず、他にも様々な構成の回路を用いることができる。その一例について以下に説明する。
【００４９】
例えば、図１（Ａ）、図１（Ｂ）に示す回路において、図５（Ａ）に示すように、回路２００の入力端子は、配線１１２と接続することが可能である。具体的には、トランジスタ２０２のゲートは配線１１２と接続し、トランジスタ２０４のゲートは配線１１２と接続することが可能である。なお、図５（Ａ）は、図１（Ａ）に示す回路において、回路２００の入力端子が配線１１２と接続される場合の構成を示す図である。
【００５０】
別の例として、図１（Ａ）、図１（Ｂ）及び図５（Ａ）に示す回路において、図５（Ｂ）に示すように、トランジスタ１０３の第１の端子は、配線１１２と接続し、トランジスタ１０３のゲートは、配線１１１と接続することが可能である。こうすれば、トランジスタ１０３がオンになる時間を短くすることができるため、トランジスタ１０３の劣化を抑制することができる。また、期間Ｂにおいて、ノード１１の電位が高くなり過ぎることを防止することができるため、ノード１１と電気的に接続されたトランジスタ（例えば、トランジスタ１０１、トランジスタ１０４、トランジスタ１０５又は回路２００を構成するトランジスタ等）の破壊の防止又は劣化の抑制等を図ることができる。なお、図５（Ｂ）は、図１（Ａ）に示す回路において、トランジスタ１０３の第１の端子が、配線１１２と接続され、トランジスタ１０３のゲートが、配線１１１と接続される場合の構成を示す図である。
【００５１】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）及び図５（Ｂ）に示す回路において、図５（Ｃ）に示すように、トランジスタ１０４の第１の端子は、配線１１６と接続することが可能である。なお、図５（Ｃ）は、図１（Ａ）に示す回路において、トランジスタ１０４の第１の端子が、配線１１６と接続される場合の構成を示す図である。
【００５２】
図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）及び図５（Ｃ）に示す回路には、トランジスタ又は容量素子等の様々な素子を設けることができる。その一例について以下に説明する。
【００５３】
例えば、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）及び図５（Ｃ）に示す回路において、図６（Ａ）に示すように、第１の端子が配線１１３と接続され、第２の端子が配線１１２と接続され、ゲートが配線１１５と接続されるトランジスタ１２１を設けることが可能である。トランジスタ１２１は、期間Ｃにおいてオン状態になり、配線１１３の電位が配線１１２に供給される。よって、Ｖ１１２の立ち下がり時間を短くすることができる。なお、図６（Ａ）は、図１（Ａ）に示す回路にトランジスタ１２１を設ける場合の構成を示す図である。
【００５４】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）及び図６（Ａ）に示す回路において、図６（Ｂ）に示すように、第１の端子が配線１１３と接続され、第２の端子がノード１２と接続され、ゲートが配線１１４と接続されるトランジスタ１２２を設けることが可能である。トランジスタ１２２は、期間Ａにおいてオン状態になり、配線１１３の電位がノード１２に供給される。これにより、期間Ａにおいて、Ｖ１２の立ち下がり時間を短くすることができ、トランジスタ１０３がオフ状態になるタイミングを早くすることができる。よって、ノード１１の電位がＶ１−Ｖｔｈ１０４に到達するタイミングを早くすることができるため、期間Ａを短くすることができる。その結果、駆動周波数を高くすることができる。なお、図６（Ｂ）は、図１（Ａ）に示す回路にトランジスタ１２２を設ける場合の構成を示す図である。
【００５５】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図６（Ａ）及び図６（Ｂ）に示す回路において、図６（Ｃ）に示すように、第１の端子が配線１１６と接続され、第２の端子がノード１２と接続され、ゲートが配線１１５と接続されるトランジスタ１２３を設けることが可能である。トランジスタ１２３は、期間Ｃにおいてオン状態になり、配線１１６の電位がノード１２に供給される。これにより、期間Ｃにおいて、Ｖ１２の立ち上がり時間を短くすることができる。そのため、トランジスタ１０２及びトランジスタ１０３がオン状態になるタイミングを早くすることができる。その結果、配線１１３の電位が配線１１２に供給されるタイミングを早くすることができるため、Ｖ１１２の立ち下がり時間を短くすることができる。なお、図６（Ｃ）は、図１（Ａ）に示す回路にトランジスタ１２３を設ける場合の構成を示す図である。
【００５６】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図６（Ａ）、図６（Ｂ）及び図６（Ｃ）に示す回路において、図７（Ａ）に示すように、第１の端子が配線１１１と接続され、第２の端子が配線１１７と接続され、ゲートがノード１１と接続されるトランジスタ１２４と、第１の端子が配線１１３と接続され、第２の端子が配線１１７と接続され、ゲートがノード１２と接続されるトランジスタ１２５とを設けることが可能である。これにより、配線１１７の電位を、配線１１２の電位が変化するタイミングと等しいタイミングで変化させることができる。例えば、配線１１２及び配線１１７の一方を負荷と接続し、配線１１２及び配線１１７の他方を別の回路と接続するとよい。なお、トランジスタ１２５を省略することが可能である。なお、図７（Ａ）は、図１（Ａ）に示す回路にトランジスタ１２４及びトランジスタ１２５を設ける場合の構成を示す図である。
【００５７】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図６（Ａ）、図６（Ｂ）、図６（Ｃ）及び図７（Ａ）に示す回路において、図７（Ｂ）に示すように、トランジスタ１０１のゲートと第２の端子との間に容量素子１２６を設けることが可能である。なお、トランジスタ１２４のゲートと第２の端子との間にも、容量素子１２６を設けることが可能である。なお、図７（Ｂ）は、図１（Ａ）に示す回路に容量素子１２６を設ける場合の構成を示す図である。
【００５８】
回路２００は、図１（Ｂ）に示す構成に限定されず、他にも様々な構成とすることができる。別の構成の一例について説明する。例えば、図８（Ａ）に示すように、トランジスタ２０１とトランジスタ２０２とを省略することが可能である。なお、図８（Ａ）に示す回路２００において、図８（Ｂ）に示すように、トランジスタ２０３のゲートは、ノード１２と接続することが可能である。また、図８（Ａ）に示す回路２００において、図８（Ｃ）に示すように、トランジスタ２０３のゲートは、配線１１８と接続することが可能である。配線１１８には、配線１１１に入力される信号の反転信号（反転クロック信号）、又は配線１１１に入力される信号とは位相がずれた（例えば１８０°、９０°、４５°など位相がずれた）信号が入力されるとする。そのため、配線１１８は、信号線、クロック信号線又は反転クロック信号線としての機能を有するとする。ただし、回路２００が有する機能を実現できれば、回路２００は、前述する構成に限定されない。
【００５９】
上記の回路には、図２（Ａ）に示すタイミングチャートに限定されず、他にも様々なタイミングチャートを用いることができる。その一例について説明する。例えば、図９（Ａ）に示すように、配線１１１に入力される信号は、非平衡であることが可能である。これにより、期間Ｃにおいて、配線１１１の電位がＶ２になるタイミングよりも、配線１１５の電位がＶ１になるタイミングを遅くすることができるため、Ｖ１１２の立ち下がり時間を短くすることができる。別の例として、図９（Ｂ）に示すように、配線１１１に入力する信号は、多相のクロック信号とすることが可能である。これにより、消費電力の削減を図ることができる。なお、図９（Ｂ）は、配線１１１に４相のクロック信号を入力する場合のタイミングチャートの一例を示す図である。
【００６０】
トランジスタ１０１のＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）比は、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５のＷ／Ｌ比よりも大きいことが好ましい。特に、トランジスタ１０１のＷ／Ｌ比は、トランジスタ１０４のＷ／Ｌ比の１．５倍以上、１０倍以下であることが好ましい。より好ましくは、１．８倍以上、７倍以下である。さらに好ましくは、２倍以上、４倍以下である。また、トランジスタ１０２のＷ／Ｌ比は、トランジスタ１０３のＷ／Ｌ比よりも大きいことが好ましい。なぜなら、トランジスタ１０２の負荷（例えば配線１１２）よりも、トランジスタ１０３の負荷（例えばノード１１）の方が小さいからである。特に、トランジスタ１０２のＷ／Ｌ比は、トランジスタ１０３のＷ／Ｌ比の１．５倍以上、８倍以下であることが好ましい。より好ましくは、２倍以上、６倍以下である。さらに好ましくは、２倍以上、５倍以下である。また、トランジスタ１０２のチャネル長及びトランジスタ１０３のチャネル長の少なくとも１つは、トランジスタ１０５のチャネル長よりも大きいことが好ましい。特に、トランジスタ１０２のチャネル長及びトランジスタ１０３のチャネル長の少なくとも１つは、トランジスタ１０５のチャネル長の１倍より大きく、４倍以下であることが好ましい。より好ましくは、１．３倍以上、３倍以下である。さらに好ましくは、１．８倍以上、２．５倍以下である。
【００６１】
配線１１１の配線幅は、トランジスタ１０１のチャネル幅、トランジスタ１０２のチャネル幅及びトランジスタ１０４のチャネル幅の少なくとも１つよりも小さいことが好ましい。また、配線１１１の配線幅は、配線１１６の少なくとも一部の配線幅よりも大きい部分を含むことが好ましい。
【００６２】
本実施の形態で説明される回路として、以下の構成を本発明の一態様として含む。トランジスタ１０１と、トランジスタ１０２と、回路２００を有する半導体装置（図１０（Ａ）参照）。トランジスタ１０１と、トランジスタ１０３と、回路２００を有する半導体装置（図１０（Ｂ）参照）。トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、回路２００を有する半導体装置（図１０（Ｃ）参照）。トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０４と、回路２００を有する半導体装置（図１０（Ｄ）参照）。
【００６３】
（実施の形態２）
本実施の形態では、本発明の一態様である表示装置に係わるシフトレジスタ回路について説明する。本実施の形態のシフトレジスタ回路は、実施の形態１で説明される回路を含むことができる。また、本実施の形態のシフトレジスタ回路は、ゲートドライバ回路及び／又はソースドライバ回路等の表示装置の駆動回路に用いることができる。
【００６４】
図１１は、Ｎ（Ｎは自然数）個の回路３０１（回路３０１＿１乃至３０１＿Ｎと示す）を有するシフトレジスタ回路の構成例を示す図である。回路３０１としては、実施の形態１で説明される回路を用いることができる。図１１は、回路３０１として図１（Ａ）に示す回路が用いられる場合の例を示す。
【００６５】
図１１に示すシフトレジスタ回路の接続関係について説明する。回路３０１＿ｉ（ｉは２以上Ｎ−１未満の自然数）の接続関係を例にして説明する。回路３０１＿ｉは、配線３１１＿ｉ、配線３１１＿ｉ−１、配線３１１＿ｉ＋１、配線３１２及び配線３１３の一方、及び配線３１４と接続される。具体的には、回路３０１＿ｉにおいて、配線１１２は配線３１１＿ｉと接続され、配線１１４は配線３１１＿ｉ−１と接続され、配線１１５は配線３１１＿ｉ＋１と接続され、配線１１１は配線３１２及び配線３１３の一方と接続され、配線１１３は配線３１４と接続される。なお、回路３０１＿ｉにおいて、配線１１１が配線３１２と接続される場合、回路３０１＿ｉ＋１及び回路３０１＿ｉ−１において、配線１１１は配線３１３と接続される。なお、回路３０１＿１は、配線１１４が配線３１５と接続されるところが回路３０１＿ｉと異なる。また、回路３０１＿Ｎは、配線１１５がダミー回路（回路３０１＿Ｄと示す）の出力端子と接続されるところが回路３０１＿ｉと異なる。なお、回路３０１＿Ｄとしては、回路３０１と同様の構成を用いることが可能であるし、回路３０１の構成の一部を用いることが可能である。
【００６６】
図１１に示すシフトレジスタ回路の動作について、図１２に示すタイミングチャートを参照して説明する。
【００６７】
回路３０１＿ｉの動作を例にして説明する。まず、配線３１１＿ｉ−１の電位（電位Ｖ３１１＿ｉ−１と示す）がＶ１になる。すると、回路３０１＿ｉは、実施の形態１において説明した期間Ａにおける動作を行い、配線３１１＿ｉの電位（電位Ｖ３１１＿ｉと示す）はＶ２になる。その後、配線３１２の電位（電位Ｖ３１２と示す）及び配線３１３の電位（電位Ｖ３１３と示す）が反転する。すると、回路３０１＿ｉは、実施の形態１において説明した期間Ｂにおける動作を行い、配線３１１＿ｉの電位はＶ１になる。その後、配線３１２の電位及び配線３１３の電位が反転し、配線３１１＿ｉ＋１の電位（電位Ｖ３１１＿ｉ＋１と示す）がＶ１になる。すると、回路３０１＿ｉは、実施の形態１において説明した期間Ｃにおける動作を行い、配線３１１＿ｉの電位はＶ２になる。その後、回路３０１＿ｉは、再び配線３１１＿ｉ−１の電位がＶ１になるまで、実施の形態１において説明した期間Ｄにおける動作を行い、配線３１１＿ｉの電位はＶ２のままである。ただし、回路３０１＿１は、配線３１５の電位（電位Ｖ３１５と示す）がＶ１になると、期間Ａにおける動作を行うところが回路３０１＿ｉと異なる。また、回路３０１＿Ｎは、回路３０１＿Ｄの出力信号がＶ１になると、期間Ｃにおける動作を行うところが回路３０１＿ｉと異なる。
【００６８】
以上のように、配線３１１＿１の電位（電位Ｖ３１１＿１と示す）から配線３１１＿Ｎの電位（電位Ｖ３１１＿Ｎと示す）を順にＶ１にすることができる。そして、実施の形態１で説明される回路により構成されることにより、図１１に示すシフトレジスタ回路は、実施の形態１で説明される回路と同様のメリットを得ることができる。
【００６９】
配線３１１（配線３１１＿１から配線３１１＿Ｎのうちの一つ）には、シフトレジスタ回路の出力信号が入力される。配線３１２には、クロック信号が入力される。配線３１３には、配線３１２に入力されるクロック信号とは位相が異なるクロック信号、又は配線３１２に入力されるクロック信号の反転信号が入力される。配線３１４には、電圧Ｖ２が供給される。配線３１５には、スタート信号が入力される。
【００７０】
配線３１１は、画素回路又はデマルチプレクサ等の回路にシフトレジスタ回路の出力信号を伝達するための配線であり、信号線又はゲート信号線としての機能を有する。配線３１２及び配線３１３は、コントローラ等の外部回路から本実施の形態のシフトレジスタ回路に、クロック信号等の信号を伝達するための配線であり、信号線又はクロック信号線としての機能を有する。配線３１４は、電源回路等の外部回路から本実施の形態のシフトレジスタ回路に、電圧Ｖ２等の電源電圧を供給するための配線であり、電源線、負電源線又はグラウンド線としての機能を有する。配線３１５は、コントローラ等の外部回路から本実施の形態のシフトレジスタ回路に、スタート信号を伝達するための配線であり、信号線としての機能を有する。
【００７１】
（実施の形態３）
本実施の形態では、実施の形態１又は２で説明される回路を構成するトランジスタの一例について説明する。具体的には、チャネル領域が酸化物半導体によって形成されるトランジスタの構造及び作製工程の一例について説明する。
【００７２】
酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、若しくはＳｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、又は二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、若しくはＺｎ−Ｏ系酸化物半導体などの酸化物半導体を用いることができる。また、上記酸化物半導体にＳｉＯ２を添加した酸化物半導体でもよい。
【００７３】
また、酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表記される物質を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表記される構造の酸化物半導体のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系膜ともよぶこととする。また、本明細書でいうＩｎ−Ｇａ−Ｚｎ−Ｏで表記される酸化物半導体材料は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）であり、ｍが自然数でないことは、ＩＣＰ−ＭＳ分析や、ＲＢＳ分析を用いて確認することができる。
【００７４】
チャネル領域が酸化物半導体によって形成されるトランジスタの作製方法の一形態を、図１３を参照して説明する。
【００７５】
図１３（Ａ）乃至（Ｄ）は、トランジスタの断面構造の一例を示す図である。図１３（Ｄ）に示すトランジスタ４１０は、チャネルエッチ型と呼ばれるボトムゲート構造の一つである。
【００７６】
また、図１３（Ｄ）には、シングルゲート構造のトランジスタを示すが、必要に応じて、チャネル領域を複数有するマルチゲート構造のトランジスタとすることができる。
【００７７】
以下、図１３（Ａ）乃至（Ｄ）を用い、基板４００上にトランジスタ４１０を作製する工程を説明する。
【００７８】
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層４１１を形成する。
【００７９】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。また、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のガラス基板を用いると良い。
【００８０】
下地膜となる絶縁膜を基板４００とゲート電極層４１１の間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
【００８１】
また、ゲート電極層４１１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【００８２】
次いで、ゲート電極層４１１上にゲート絶縁層４０２を形成する。
【００８３】
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、若しくは酸化アルミニウム層を単層で又は積層して形成することができる。また、ゲート絶縁層として酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）等のＨｉｇｈ−ｋ材料を用いることもできる。ゲート絶縁層４０２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。
【００８４】
本実施の形態では、ゲート絶縁層４０２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化シリコン層を形成する。
【００８５】
また、ゲート絶縁層４０２として、高密度プラズマ装置を用い、酸化窒化珪素層の形成を行ってもよい。ここで高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁層の成膜を行う。高密度プラズマ装置により得られた絶縁層は、一定した厚さの膜形成ができるため段差被覆性に優れている。また、高密度プラズマ装置により得られる絶縁層は、薄い膜の厚みを精密に制御することができる。
【００８６】
高密度プラズマ装置により得られる絶縁層は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁層とは膜質が大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合において、平行平板型のＰＣＶＤ装置で得られる絶縁層の１０％以上または２０％以上エッチング速度が遅く、高密度プラズマ装置で得られる絶縁層は緻密な層と言える。
【００８７】
なお、後の工程でｉ型化又は実質的にｉ型化される酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。従ってμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層が密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できることが重要である。
【００８８】
次いで、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０を形成する。酸化物半導体膜４３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系やＩｎ−Ｚｎ−Ｏ系などの酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜４３０として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。この段階での断面図が図１３（Ａ）に相当する。また、酸化物半導体膜４３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素の混合雰囲気下においてスパッタ法により形成することができる。
【００８９】
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ、酸素流量比率４０％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜の膜厚は、５ｎｍ以上２００ｎｍ以下とする。本実施の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を成膜する。次いで、酸化物半導体膜４３０を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。
【００９０】
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層４３１を得る（図１３（Ｂ）参照）。
【００９１】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００９２】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
【００９３】
なお、第１の加熱処理の雰囲気においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス、乾燥空気に、水、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９４】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜４３０に対して行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、第２のフォトリソグラフィ工程を行う。
【００９５】
また、ゲート絶縁層４０２に開口部を形成する場合、その工程は酸化物半導体膜４３０に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。
【００９６】
なお、ここでの酸化物半導体膜４３０のエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
【００９７】
ドライエッチングに用いる酸化物半導体膜４３０のエッチングガスとしては、塩素を含むガス（例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）など）が好ましい。
【００９８】
ウェットエッチングに用いる酸化物半導体膜４３０のエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【００９９】
次いで、ゲート絶縁層４０２、及び酸化物半導体層４３１上に、金属導電膜を形成する。金属導電膜をスパッタ法や真空蒸着法で形成すればよい。金属導電膜の材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、上述した元素を成分とする合金、又は上述した元素を組み合わせた合金等が挙げられる。また、上述した元素の窒化膜を用いてもよい。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）、イットリウム（Ｙ）のいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜上にアルミニウム膜を積層し、さらにアルミニウム膜上にチタン膜を積層する３層構造などが挙げられる。
【０１００】
金属導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電膜に持たせることが好ましい。
【０１０１】
第３のフォトリソグラフィ工程により金属導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層４１５ａ、ドレイン電極層４１５ｂを形成した後、レジストマスクを除去する（図１３（Ｃ）参照）。
【０１０２】
本実施の形態では、金属導電膜としてチタン膜を用いて、酸化物半導体層４３１にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
【０１０３】
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４３１は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０１０４】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、アッシングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１０５】
次いで、亜酸化窒素（Ｎ２Ｏ）、窒素（Ｎ２）、またはアルゴン（Ａｒ）などのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１０６】
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層４３１の一部に接する保護絶縁膜となる酸化物絶縁層４１６を形成する。
【０１０７】
酸化物絶縁層４１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁層４１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁層４１６に水素が含まれると、その水素の酸化物半導体層への侵入が生じ酸化物半導体層４３１のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成される。よって、酸化物絶縁層４１６はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
【０１０８】
本実施の形態では、酸化物絶縁層４１６として膜厚２００ｎｍの酸化シリコン膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化シリコン膜を形成することができる。
【０１０９】
次いで、不活性ガス雰囲気下、乾燥空気雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル領域）が酸化物絶縁層４１６と接した状態で加熱される。これにより、酸化物半導体層の一部（チャネル領域）に酸素が供給される。
【０１１０】
以上の工程を経ることによって、酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行った後、酸化物半導体層の一部（チャネル領域）を選択的に酸素過剰な状態とする。以上の工程でトランジスタ４１０が形成される。
【０１１１】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。
【０１１２】
酸化物絶縁層４１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を用いて窒化珪素膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。本実施の形態では、保護絶縁層として保護絶縁層４０３を、窒化珪素膜を用いて形成する（図１３（Ｄ）参照）。
【０１１３】
本実施の形態においてトランジスタ４１０の酸化物半導体層は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより真性（ｉ型）とし、又は実質的に真性型としたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
【０１１４】
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶであり、電子親和力（χ）は４．３ｅＶであると言われている。ソース電極層及びドレイン電極層を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
【０１１５】
例えば、トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素子であっても、室温において、オフ電流が１０−１３Ａ以下であり、Ｓ値が０．１Ｖ／ｄｅｃａｄｅ（ゲート絶縁層膜厚１００ｎｍ）であることが可能である。
【０１１６】
このように、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより、トランジスタ４１０の動作を良好なものとすることができる。
【０１１７】
上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分である酸素を供給することから高純度化及び電気的にＩ型（真性）化された酸化物半導体である。
【０１１８】
よって酸化物半導体中の水素は少なければ少ないほどよい。また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリア密度は１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満である。即ち、酸化物半導体層のキャリア密度は、限りなくゼロに近くする。酸化物半導体層中にキャリアが極めて少ないため、トランジスタでは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。トランジスタは、チャネル幅（ｗ）１μｍあたりの電流値が１００ａＡ以下、好ましくは１０ｚＡ（ゼプトアンペア）以下、更に好ましくは１ｚＡ以下である。さらに、ｐｎ接合がなく、ホットキャリア劣化がないため、これらにトランジスタの電気的特性が影響を受けない。
【０１１９】
このように酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化された酸化物半導体をチャネル領域に用いたトランジスタは、オフ電流を極めて小さくすることができる。つまり、トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。一方で、酸化物半導体層は、トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことができる。
【０１２０】
また、低温ポリシリコンを具備するトランジスタでは、酸化物半導体を用いて作製されたトランジスタと比べて、オフ電流が１００００倍程度大きい値であると見積もって設計を行っている。そのため、酸化物半導体を有するトランジスタでは、低温ポリシリコンを具備するトランジスタに比べて、保持容量が同等（０．１ｐＦ程度）である際、電圧の保持期間を１００００倍程度に引き延ばすことができる。一例として、動画表示を毎秒６０フレームで行う場合、１回の信号書き込みによる保持期間を１００００倍の１６０秒程度とすることができる。そして、少ない画像信号の書き込み回数でも、表示部での静止画の表示を行うことができる。
【０１２１】
（実施の形態４）
本実施の形態では、本発明の一態様に係わる表示装置の例について説明する。
【０１２２】
図１４（Ａ）は、実施の形態２のシフトレジスタ回路が用いられる表示装置の例を示す。図１４（Ａ）に示す表示装置は、タイミングコントローラ５３６０と、ソースドライバ回路５３６２、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２を有する駆動回路５３６１と、画素部５３６４とを有する。画素部５３６４には、ソースドライバ回路５３６２から複数のソース信号線５３７１が延伸して配置され、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２から複数のゲート信号線５３７２が延伸して配置されている。複数のソース信号線５３７１と複数のゲート信号線５３７２との交差領域には、各々、画素５３６７がマトリクス状に配置される。
【０１２３】
なお、表示装置は、照明装置とその制御回路などを有することができる。この場合、画素５３６７は、液晶素子を有するとよい。
【０１２４】
なお、ゲートドライバ回路５３６３＿１とゲートドライバ回路５３６３＿２との一方を省略することができる。
【０１２５】
タイミングコントローラ５３６０は、駆動回路５３６１に制御信号を供給することにより、駆動回路５３６１の動作を制御する機能を有する回路である。例えば、タイミングコントローラ５３６０は、ソースドライバ回路５３６２に、スタート信号ＳＳＰ、クロック信号ＳＣＫ、反転クロック信号ＳＣＫＢ、映像信号ＤＡＴＡ、ラッチ信号ＬＡＴ等の制御信号を供給する。また、タイミングコントローラ５３６０は、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２に、スタート信号ＧＳＰ、クロック信号ＧＣＫ、反転クロック信号ＧＣＫＢ等の制御信号を供給する。
【０１２６】
ソースドライバ回路５３６２は、複数のソース信号線５３７１に映像信号をそれぞれ出力する機能を有する回路であり、駆動回路又は信号線駆動回路などと呼ぶことができる。映像信号は、画素５３６７に入力され、画素５３６７を構成する表示素子は、映像信号に応じた階調となる。
【０１２７】
ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２は、各行の画素５３６７を順番に選択する機能を有する回路であり、駆動回路又は走査線駆動回路と呼ぶことができる。画素５３６７を選択するタイミングの制御は、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２がゲート信号線５３７２にゲート信号を出力することにより行われる。
【０１２８】
なお、図１４（Ａ）に示す表示装置において、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２は、画素部５３６４と同じ基板に形成することができる。図１４（Ｂ）は、画素部５３６４と同じ基板（基板５３８０と示す）に、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２が形成される場合の例を示す。なお、基板５３８０と外部回路とは、端子５３８１を介して接続される。
【０１２９】
なお、図１４（Ａ）に示す表示装置において、ソースドライバ回路５３６２の一部（例えばスイッチ、マルチプレクサ、シフトレジスタ回路、デコーダ回路、インバータ回路、バッファ回路、及び／又はレベルシフタ回路など）は、画素部５３６４と同じ基板に形成することができる。図１４（Ｃ）は、画素部５３６４と同じ基板（基板５３８０と示す）に、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２とソースドライバ回路５３６２の一部（５３６２ａと示す）が形成され、ソースドライバ回路５３６２の別の部分（５３６２ｂと示す）は基板５３８０とは異なる基板に形成される場合の例を示す。
【０１３０】
表示装置の駆動回路又は駆動回路の一部として、実施の形態２で説明されるシフトレジスタ回路を用いることができる。特に、表示装置の駆動回路が実施の形態３で説明されるトランジスタにより構成される場合、実施の形態２で説明されるシフトレジスタ回路を用いることで、駆動回路の駆動能力の向上を図ることができる。そのため、表示装置を大型にすることができる。または、表示装置の解像度の向上を図ることができる。または、駆動回路のレイアウト面積を小さくすることができるので、表示装置の額縁を小さくすることができる。
【０１３１】
（実施の形態５）
本実施の形態においては、電子機器の例について説明する。
【０１３２】
図１５（Ａ）乃至図１５（Ｈ）、図１６（Ａ）乃至図１６（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を有する）、マイクロフォン５００８、等を有することができる。
【０１３３】
図１５（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図１５（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図１５（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図１５（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図１５（Ｅ）はプロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有することができる。図１５（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図１５（Ｇ）はテレビ受像機であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図１５（Ｈ）は持ち運び型テレビ受像機であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図１６（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図１６（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図１６（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図１６（Ｄ）は携帯電話機であり、上述したものの他に、アンテナ、ワンセグ（携帯電話・移動端末向けの１セグメント部分受信サービス）用チューナ、等を有することができる。
【０１３４】
図１５（Ａ）乃至図１５（Ｈ）、図１６（Ａ）乃至図１６（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図１５（Ａ）乃至図１５（Ｈ）、図１６（Ａ）乃至図１６（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０１３５】
図１６（Ｅ）に、表示装置を、建造物と一体にして設けた例について示す。図１６（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。表示装置は、壁かけ型として建物と一体となっており、広い設置スペースを必要とすることなく設置可能である。
【０１３６】
図１６（Ｆ）に、建造物内に表示装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
【０１３７】
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に表示装置を設置することができる。
【０１３８】
次に、表示装置を、移動体と一体にして設けた例について示す。
【０１３９】
図１６（Ｇ）は、表示装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
【０１４０】
図１６（Ｈ）は、表示装置を、旅客用飛行機と一体にして設けた例について示した図である。図１６（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
【０１４１】
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
【０１４２】
本実施の形態に示す電子機器に、実施の形態２のシフトレジスタ回路を搭載することが好ましい。特に、電子機器の表示部を駆動するための回路として、実施の形態２のシフトレジスタ回路を搭載することが好ましい。実施の形態２のシフトレジスタ回路を電子機器の表示部を駆動するための回路として搭載することで、駆動回路の面積を縮小することができ、表示部を大型化することができる。また、表示部の解像度の向上を図ることができる。
【符号の説明】
【０１４３】
１１ ノード
１２ ノード
２１ ノード
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１６ 配線
１１７ 配線
１１８ 配線
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１２６ 容量素子
２００ 回路
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
３０１ 回路
３１１ 配線
３１２ 配線
３１３ 配線
３１４ 配線
３１５ 配線
４００ 基板
４０２ ゲート絶縁層
４０３ 保護絶縁層
４１０ トランジスタ
４１１ ゲート電極層
４１５ａ ソース電極層
４１５ｂ ドレイン電極層
４１６ 酸化物絶縁層
４３０ 酸化物半導体膜
４３１ 酸化物半導体層
５０００ 筐体
５００１ 表示部
５００２ 第２表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５３６０ タイミングコントローラ
５３６１ 回路
５３６２ 回路
５３６２ａ 回路
５３６２ｂ 回路
５３６３＿１ 回路
５３６３＿２ 回路
５３６４ 画素部
５３６７ 画素
５３７１ ソース信号線
５３７２ ゲート信号線
５３８０ 基板
５３８１ 端子
【技術分野】
【０００１】
本発明の一形態は表示装置に関する。例えば液晶表示装置が例示され、その他にゲート信号線とソース信号線とによって画素が選択され画像が表示されるような表示装置を技術分野の１つとして含む。また、表示装置に用いられる駆動回路などの半導体装置、表示装置を用いた電子機器も技術分野の１つとして含む。
【背景技術】
【０００２】
アモルファスシリコントランジスタ（ａ−Ｓｉ ＴＦＴともいう）により構成されるゲートドライバ回路の開発が進められている。このようなゲートドライバ回路では、ゲート線の電位を低電位（Ｌレベルともいう）に維持するためのトランジスタ（プルダウントランジスタともいう）の閾値電圧がシフトすることにより、誤動作してしまうといった問題がある。この問題を解決するために、ゲート線の電位を低電位に維持するための期間において、プルダウントランジスタがオン状態とオフ状態とを繰り返すゲートドライバ回路が開示されている（例えば特許文献１及び特許文献２）。これにより、プルダウントランジスタがオン状態になる時間を短くすることができるので、プルダウントランジスタの劣化を抑制することができる。
【０００３】
また、アモルファスシリコントランジスタにより構成されるゲートドライバ回路は、ゲート線に高電圧を出力するタイミングを制御するトランジスタ（プルアップトランジスタともいう）を有する。プルアップトランジスタは、ソース及びドレインの一方がクロック信号線と接続され、ソース及びドレインの他方がゲート信号線と接続される。そして、プルアップトランジスタのゲートの電位を容量結合によりクロック信号のＨレベルの電位よりも高い値まで上昇させる駆動方法が用いられる。これを実現するために、プルアップトランジスタのゲートを浮遊状態にする必要がある。そのため、プルアップトランジスタのゲートと接続される全てのトランジスタをオフ状態にする必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０７４１３号公報
【特許文献２】特開２００８−００９３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の技術では、プルダウントランジスタがオン状態とオフ状態とを繰り返すためには、プルダウントランジスタの導通状態を制御するための回路が必要となる。そのため、半導体装置の回路規模の縮小には限界があった。また、プルアップトランジスタのゲートと接続される全てのトランジスタがオフ状態になっても、該トランジスタのオフ電流により、プルアップトランジスタのゲートが保持する電荷は、時間と共に失われていた。そのため、ゲートドライバ回路等の半導体装置の駆動周波数を低くすることが困難であった。また、半導体装置が動作することができる駆動周波数の範囲が狭くなっていた。その結果、半導体装置の駆動能力の向上に限界があった。
【０００６】
上記問題点に鑑み、本発明の一態様は、半導体装置の回路規模を縮小することを課題の一とする。また、本発明の一態様は、半導体装置の駆動能力の向上を図ることを課題の一とする。なお、本発明の一態様は、上述した課題のすべてを解決する必要はないものとする。
【課題を解決するための手段】
【０００７】
上述した課題は、当該プルアップトランジスタ又は当該プルダウントランジスタとして酸化物半導体によりチャネル領域が形成されるトランジスタを適用することによって解決できる。なお、当該酸化物半導体は、電子供与体（ドナー）となる不純物（水素又は水など）を徹底的に除去することにより高純度化された酸化物半導体である。
【０００８】
当該酸化物半導体は、２．０ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上のバンドギャップを有する。そのため、当該酸化物半導体によりチャネル領域が形成されるトランジスタでは、衝突イオン化ならびにアバランシェ降伏が起きにくい。つまり、酸化物半導体中のキャリア（電子）は、容易に高速化されない。したがって、酸化物半導体によりチャネル領域が形成されるトランジスタでは、キャリア（電子）のゲート絶縁層への注入に起因するトランジスタのしきい値電圧の変動（いわゆる、ホットキャリア劣化）を抑制することができる。
【０００９】
また、当該酸化物半導体によりチャネル領域が形成されるトランジスタでは、キャリアが極めて少ない。そのため、チャネル幅１μｍ当たりのオフ電流を１ａＡ（１×１０−１８Ａ）以下とすることが可能である（これを１ａＡ／μｍと表す）。
【００１０】
すなわち、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１１】
また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１２】
また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ乃至前記第３のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１３】
また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ乃至前記第３のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１４】
また、本発明の一態様は、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、インバータ回路とを有し、前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、前記第４のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第４のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第４のトランジスタのゲートは、第５の配線と電気的に接続され、前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、前記第１のトランジスタ乃至前記第４のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置である。
【００１５】
また、上記の表示装置と、前記表示装置の画像を操作する操作スイッチとを具備する電子機器も本発明の一態様である。
【００１６】
本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。
【００１７】
本明細書等において、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。
【発明の効果】
【００１８】
本発明の一態様は、酸化物半導体によりチャネル領域が形成されるトランジスタをプルダウントランジスタとして適用する。これにより、当該プルダウントランジスタにおけるホットキャリア劣化を抑制することができる。そのため、プルダウントランジスタとして機能するトランジスタの個数を低減することができる。また、これに付随して、プルダウントランジスタのスイッチングを制御するための回路の規模を低減することができる。その結果、当該プルダウントランジスタを有する半導体装置の回路規模を縮小することができる。
【００１９】
また、本発明の一態様は、プルアップトランジスタのゲートを、酸化物半導体によりチャネル領域が形成されるトランジスタのスイッチングによって浮遊状態とする。これにより、当該プルアップトランジスタのゲートが保持する電荷を長期間に渡って保持することができる。そのため、当該プルアップトランジスタを有する半導体装置の駆動周波数を低くすることできる。また、半導体装置が動作することができる駆動周波数の範囲を広くすることができる。その結果、半導体装置の駆動能力の向上を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１に係わる回路の構成を説明する図。
【図２】実施の形態１に係わる回路の動作を説明するためのタイミングチャート、及び実施の形態１に係わる回路の動作を説明するための模式図。
【図３】実施の形態１に係わる回路の動作を説明するための模式図。
【図４】実施の形態１に係わる回路の動作を説明するための模式図。
【図５】実施の形態１に係わる回路の構成を説明する図。
【図６】実施の形態１に係わる回路の構成を説明する図。
【図７】実施の形態１に係わる回路の構成を説明する図。
【図８】実施の形態１に係わる回路の構成を説明する図。
【図９】実施の形態１に係わる回路の動作を説明するためのタイミングチャート。
【図１０】実施の形態１に係わる回路の構成を説明する図。
【図１１】実施の形態２に係わるシフトレジスタ回路の構成を説明する図。
【図１２】実施の形態２に係わるシフトレジスタ回路の動作を説明するためのタイミングチャート。
【図１３】実施の形態３に係わるトランジスタの作製工程を説明するための図の一例。
【図１４】実施の形態４に係わる表示装置の構成を説明する図。
【図１５】本発明の技術的思想を具現化した機器の態様を例示する図。
【図１６】本発明の技術的思想を具現化した機器の態様を例示する図。
【発明を実施するための形態】
【００２１】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。参照する図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２２】
（実施の形態１）
本実施の形態では、本発明の一態様である表示装置に係わる回路について説明する。
【００２３】
図１（Ａ）は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５及び回路２００を有する回路の構成例を示す。図１（Ａ）に示す回路を構成するトランジスタは、Ｎチャネル型とする。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位差が閾値電圧よりも大きい場合に、オン状態になるトランジスタである。
【００２４】
なお、図１（Ａ）に示す回路を構成するトランジスタの半導体層としては、酸化物半導体を用いることができる。この酸化物半導体は、水素濃度が十分に低減されて高純度化され、キャリア密度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）にされたものであるとよい。これにより、トランジスタのＳ値の低減を図ることができる。トランジスタのオフ電流を小さくすることができる。トランジスタの耐圧の向上を図ることができる。トランジスタの温度特性の向上を図ることができる。トランジスタの劣化を抑制することができる。具体的には、トランジスタの閾値電圧のシフト量を低減することができる。
【００２５】
なお、一部のトランジスタの半導体層として上記酸化物半導体を用い、それ以外のトランジスタの半導体層として上記酸化物半導体以外の半導体（例えばシリコン（非晶質シリコン、微結晶シリコン又は多結晶シリコン等）、有機半導体など）を用いることができる。ただし、少なくともソース又はドレインがトランジスタ１０１のゲートと接続されるトランジスタの半導体層としては、上記酸化物半導体を用いる。
【００２６】
図１（Ａ）に示す回路の接続関係について説明する。トランジスタ１０１の第１の端子は、配線１１１と接続される。トランジスタ１０１の第２の端子は、配線１１２と接続される。トランジスタ１０２の第１の端子は、配線１１３と接続される。トランジスタ１０２の第２の端子は、配線１１２と接続される。トランジスタ１０３の第１の端子は、配線１１３と接続される。トランジスタ１０３の第２の端子は、トランジスタ１０１のゲートと接続される。トランジスタ１０３のゲートは、トランジスタ１０２のゲートと接続される。トランジスタ１０４の第１の端子は、配線１１４と接続される。トランジスタ１０４の第２の端子は、トランジスタ１０１のゲートと接続される。トランジスタ１０４のゲートは、配線１１４と接続される。トランジスタ１０５の第１の端子は、配線１１３と接続される。トランジスタ１０５の第２の端子は、トランジスタ１０１のゲートと接続される。トランジスタ１０５のゲートは、配線１１５と接続される。回路２００の入力端子は、トランジスタ１０１のゲートと接続される。回路２００の出力端子は、トランジスタ１０２のゲートと接続される。なお、トランジスタ１０１のゲートをノード１１と示し、トランジスタ１０２のゲートをノード１２と示す。なお、回路２００は、その構成に応じて、任意の配線又は任意のノードと接続することができる。例えば、回路２００は、配線１１１、配線１１２、配線１１３、配線１１４、配線１１５、ノード１１及びノード１２の中の１つ以上と接続することが可能である。
【００２７】
なお、トランジスタのソース及びドレインは、トランジスタの構造や動作条件等によって替わるため、いずれがソース又はドレインであるかを特定することが困難である。そこで、本書類においては、ソース及びドレインの一方を第１の端子、ソース及びドレインの他方を第２の端子と表記し、区別することとする。
【００２８】
回路２００の構成の一例について、図１（Ｂ）を参照して説明する。回路２００は、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３及びトランジスタ２０４を有する。トランジスタ２０１の第１の端子は、配線１１６と接続される。トランジスタ２０１の第２の端子は、ノード１２と接続される。トランジスタ２０２の第１の端子は、配線１１３と接続される。トランジスタ２０２の第２の端子は、ノード１２と接続される。トランジスタ２０２のゲートは、ノード１１と接続される。トランジスタ２０３の第１の端子は、配線１１６と接続される。トランジスタ２０３の第２の端子は、トランジスタ２０１のゲートと接続される。トランジスタ２０３のゲートは、配線１１６と接続される。トランジスタ２０４の第１の端子は、配線１１３と接続される。トランジスタ２０４の第２の端子は、トランジスタ２０１のゲートと接続される。トランジスタ２０４のゲートは、ノード１１と接続される。
【００２９】
配線１１１には、クロック信号が入力される。配線１１２には、本実施の形態の回路の出力信号が入力される。配線１１３には、電圧Ｖ２が供給される。配線１１４には、スタートパルスが入力される。配線１１５には、リセット信号が入力される。配線１１６には、電圧Ｖ１が供給される。ここで、配線１１１、配線１１２、配線１１４及び配線１１５に入力される信号のＨレベルの電位を便宜上電位Ｖ１とし、配線１１１、配線１１２、配線１１４及び配線１１５に入力される信号のＬレベルの電位を便宜上電位Ｖ２とする。
【００３０】
配線１１１は、コントローラ等の外部回路から本実施の形態の回路に、クロック信号等の信号を伝達するための配線であり、信号線又はクロック信号線としての機能を有する。配線１１２は、画素回路又はデマルチプレクサ等の回路に本実施の形態の回路の出力信号を伝達するための配線であり、信号線又はゲート信号線としての機能を有する。配線１１３は、電源回路等の外部回路から本実施の形態の回路に、電圧Ｖ２等の電源電圧を供給するための配線であり、電源線、負電源線又はグラウンド線としての機能を有する。配線１１４は、タイミングコントローラ等の外部回路又は別の回路から本実施の形態の回路に、スタート信号を伝達するための配線であり、信号線としての機能を有する。配線１１５は、タイミングコントローラ等の外部回路又は別の回路から本実施の形態の回路に、リセット信号を伝達するための配線であり、信号線としての機能を有する。配線１１６は、電源回路等の外部回路から本実施の形態の回路に、電圧Ｖ１等の電源電圧を供給するための配線であり、電源線又は正電源線としての機能を有する。
【００３１】
トランジスタ１０１は、配線１１１と配線１１２との導通状態を制御するスイッチとしての機能を有する。また、トランジスタ１０１は、第２の端子とゲートとの容量結合により、ノード１１の電位を上昇させるタイミングを制御する機能を有する。トランジスタ１０２は、配線１１３と配線１１２との間の導通状態を制御するスイッチとしての機能を有する。
トランジスタ１０３は、配線１１３とノード１１との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ１０４は、配線１１４とノード１１との間の導通状態を制御するスイッチとしての機能を有する。また、トランジスタ１０４は、入力端子が配線１１４と接続され、出力端子がノード１１と接続されたダイオードとしての機能を有する。トランジスタ１０５は、配線１１３とノード１１との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ２０１は、配線１１６とノード１２との間の導通状態を制御するスイッチとしての機能を有する。また、トランジスタ２０１は、第２の端子とゲートとの容量結合により、ノード２１の電位を上昇させるタイミングを制御する機能を有する。トランジスタ２０２は、配線１１３とノード１２との間の導通状態を制御するスイッチとしての機能を有する。トランジスタ２０３は、配線１１６とのノード１２との間の導通状態を制御するスイッチとしての機能を有する。また、トランジスタ２０３は、入力端子が配線１１６と接続され、出力端子がノード２１と接続されたダイオードとしての機能を有する。トランジスタ２０４は、配線１１３とノード２１との間の導通状態を制御するスイッチとしての機能を有する。
【００３２】
回路２００は、ノード１２の電位を制御し、トランジスタ１０２及びトランジスタ１０３の導通状態を制御する制御回路としての機能を有する。また、回路２００は、ノード１１の電位を反転してノード１２に出力するインバータ回路としての機能を有する。
【００３３】
次に、図１（Ａ）及び図１（Ｂ）に示す回路の動作の例について、図２（Ａ）に示すタイミングチャートを参照して説明する。ここでは、図１（Ｂ）に示す回路を例にして説明する。図２（Ａ）に示すタイミングチャートは、期間Ａ、期間Ｂ、期間Ｃ、及び期間Ｄを有する。
【００３４】
期間Ａでは、配線１１１の電位（電位Ｖ１１１と示す）はＶ２になり、配線１１４の電位（電位Ｖ１１４と示す）はＶ１になり、配線１１５の電位（電位Ｖ１１５と示す）はＶ２になる。これにより、トランジスタ１０４はオン状態になり、配線１１４とノード１１とは導通状態になる。トランジスタ１０５はオフ状態になる。このとき、回路２００は、ノード１２の電位（電位Ｖ１２と示す）をＶ２にする。これにより、トランジスタ１０２はオフ状態になり、配線１１３と配線１１２とは非導通状態になる。トランジスタ１０３はオフ状態になり、配線１１３とノード１１とは非導通状態になる。よって、ノード１１には配線１１４の電位が供給され、ノード１１の電位（電位Ｖ１１と示す）は上昇し始める。やがて、ノード１１の電位は、Ｖ２＋Ｖｔｈ１０１（Ｖｔｈ１０１はトランジスタ１０１の閾値電圧）よりも高くなる。これにより、トランジスタ１０１はオン状態になり、配線１１１と配線１１２とは導通状態になる。よって、配線１１２には配線１１１の電位が供給され、配線１１２の電位（電位Ｖ１１２と示す）はＶ２と等しくなる（図２（Ｂ）参照）。
【００３５】
その後、ノード１１の電位は、さらに上昇を続ける。やがて、ノード１１の電位は、Ｖ１−Ｖｔｈ１０４（Ｖｔｈ１０４はトランジスタ１０４の閾値電圧）に到達する。これにより、トランジスタ１０４はオフ状態になり、配線１１４とノード１１とは非導通状態になる。よって、ノード１１は浮遊状態になり、ノード１１の電位はＶ１−Ｖｔｈ１０４（Ｖ１−Ｖｔｈ１０４は、Ｖ２＋Ｖｔｈ１０１よりも高い値）と等しい値を維持する（図３（Ａ）参照）。
【００３６】
期間Ｂでは、配線１１１の電位はＶ１になり、配線１１４の電位はＶ２になり、配線１１５の電位はＶ２のままである。これにより、トランジスタ１０４はオフ状態のままであり、配線１１４とノード１１とは非導通状態のままである。トランジスタ１０５はオフ状態のままであり、配線１１３とノード１１とは非導通状態のままである。このとき、回路２００は、ノード１２の電位をＶ２と等しいままにする。これにより、トランジスタ１０２はオフ状態のままであり、配線１１３と配線１１２とは非導通状態のままである。トランジスタ１０３はオフ状態のままであり、配線１１３とノード１１とは非導通状態のままである。よって、ノード１１は浮遊状態のままであるため、ノード１１の電位はＶ１−Ｖｔｈ１０４と等しい値のままである。これにより、トランジスタ１０１はオン状態のままであり、配線１１１と配線１１２とは導通状態のままである。このとき、配線１１１の電位はＶ１になる。そのため、配線１１２の電位は上昇し始める。すると、ノード１１は浮遊状態なので、ノード１１の電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量により上昇し始める。最終的には、ノード１１の電位は、Ｖ１＋Ｖｔｈ１０１＋Ｖａ（Ｖａは正の電位）まで到達する。これにより、配線１１２の電位はＶ１と等しい値まで上昇することができる（図３（Ｂ）参照）。このような動作をブートストラップ動作という。
【００３７】
期間Ｃでは、配線１１１の電位はＶ２になり、配線１１４の電位はＶ２のままであり、配線１１５の電位はＶ１になる。これにより、トランジスタ１０４はオフ状態のままであり、配線１１４とノード１１とは非導通状態のままである。トランジスタ１０５はオン状態になり、配線１１３とノード１１とは導通状態になる。よって、ノード１１には配線１１３の電位が供給され、ノード１１の電位はＶ２と等しくなる。これにより、トランジスタ１０１はオフ状態になり、配線１１１と配線１１２とは非導通状態になる。このとき、回路２００は、ノード１２の電位をＶ１と等しくする。これにより、トランジスタ１０２はオン状態になり、配線１１３と配線１１２とは導通状態になる。トランジスタ１０３はオン状態になり、配線１１３とノード１１とは導通状態になる。よって、配線１１２には配線１１３の電位が供給されるので、配線１１２の電位はＶ２になる（図４（Ａ）参照）。
【００３８】
期間Ｄでは、配線１１１の電位はＶ１とＶ２とを順番に繰り返し、配線１１４の電位はＶ２のままであり、配線１１５の電位はＶ２になる。これにより、トランジスタ１０４はオフ状態のままであり、配線１１４とノード１１とは非導通状態のままである。トランジスタ１０５はオフ状態になり、配線１１３とノード１１とは非導通状態になる。このとき、回路２００は、ノード１２の電位をＶ１のままにする。これにより、トランジスタ１０２はオン状態のままであり、配線１１３と配線１１２とは導通状態のままである。トランジスタ１０３はオン状態のままであり、配線１１３とノード１１とは導通状態のままである。よって、ノード１１には、配線１１３の電位が供給されるままであるため、ノード１１の電位はＶ２のままである。これにより、トランジスタ１０１はオフ状態のままであるため、配線１１１と配線１１２とは非導通状態のままである。よって、配線１１２には配線１１３の電位が供給されるままであるため、配線１１２の電位はＶ２のままである（図４（Ｂ）参照）。
【００３９】
次に、回路２００の動作について具体的に説明する。例えば、ノード１１の電位が、Ｖ２＋Ｖｔｈ２０２（Ｖｔｈ２０２はトランジスタ２０２の閾値電圧）以上であり、且つＶ２＋Ｖｔｈ２０４（Ｖｔｈ２０４はトランジスタ２０４の閾値電圧）以上であるとする。これにより、トランジスタ２０２はオン状態になり、配線１１３とノード１２とは導通状態になる。トランジスタ２０４はオン状態になり、配線１１３とノード２１とは導通状態になる。このとき、トランジスタ２０３はオン状態になり、配線１１６とノード２１とは導通状態になる。よって、ノード２１には、配線１１６の電位と配線１１３の電位とが供給され、ノード２１の電位（電位Ｖ２１と示す）は、Ｖ２よりも高く、Ｖ１よりも低い電位になる。このノード２１の電位は、トランジスタ２０３の電流供給能力（例えばチャネル長、チャネル幅、移動度など）と、トランジスタ２０４の電流供給能力とによって決まる。ここでは、ノード２１の電位は、Ｖ２＋Ｖｔｈ２０１（Ｖｔｈ２０１はトランジスタ２０１の閾値電圧）よりも低い値とする。これにより、トランジスタ２０１はオフ状態になり、配線１１６とノード１２とは非導通状態になる。よって、ノード１２には配線１１３の電位が供給され、ノード１２の電位はＶ２と等しくなる（例えば期間Ａ及び期間Ｂ）。
【００４０】
一方、例えば、ノード１１の電位が、Ｖ２＋Ｖｔｈ２０２未満であり、且つＶ２＋Ｖｔｈ２０４未満であるとする。これにより、トランジスタ２０２はオフ状態になり、配線１１３とノード１２とは非導通状態になる。トランジスタ２０４はオフ状態になり、配線１１３とノード２１とは非導通状態になる。このとき、トランジスタ２０３はオン状態になり、配線１１６とノード２１とは導通状態になる。よって、ノード２１には配線１１６の電位が供給され、ノード２１の電位は上昇する。そして、ノード２１の電位は、最終的にはＶ１＋Ｖｔｈ２０１＋Ｖｂ（Ｖｂは正の電位）になる。これにより、トランジスタ２０１はオン状態になり、配線１１６とノード１２とは導通状態になる。よって、ノード１２には配線１１６の電位が供給され、ノード１２の電位はＶ１になる（例えば期間Ｃ及び期間Ｄ）。
【００４１】
以上のように、図１（Ａ）及び図１（Ｂ）に示す回路は、ブートストラップ動作を用いることにより、配線１１２の電位を配線１１１の電位と等しい値とすることができる。さらに、期間Ｂにおいて、トランジスタ１０１のゲートとソースとの間の電位差（Ｖｇｓ）を大きくすることができるので、Ｖ１１２の立ち上がり時間を短くすることができる。
【００４２】
なお、従来の技術では、トランジスタのＳ値は大きいものであった。そのため、配線１１４の電位がＶ１になってから、トランジスタ１０４がオン状態になるまでの時間が長くなっていた。また、期間Ａを長くする必要があるため、駆動周波数を高くすることが困難であった。また、Ｖ１１２の立ち上がり時間が長くなっていた（出力信号の立ち上がり時間が長くなっていた）。また、配線１１２に接続できる負荷が小さくなっていた。また、トランジスタ１０１のチャネル幅が大きくなっていた。また、レイアウト面積が大きくなっていた。
【００４３】
これに対し、本実施の形態では、トランジスタのＳ値は小さい。そのため、駆動能力の向上を図ることができる。例えば、トランジスタ１０４のＳ値が小さいことにより、配線１１４の電位がＶ１になってから、トランジスタ１０４がオン状態になるまでの時間を短くすることができる。そのため、期間Ａの時間を短くすることができる。これにより、駆動周波数の向上を図ることができる。別の例として、トランジスタ１０１のＳ値が小さいことにより、Ｖ１１２の立ち上がり時間を短くすることができる。また、配線１１２に大きい負荷を接続しても、該負荷を駆動することができる。また、トランジスタ１０１のチャネル幅を小さくすることができるので、レイアウト面積を小さくすることができる。
【００４４】
なお、従来の技術では、トランジスタのオフ電流は大きいものであった。そのため、時間の経過と共にノード１１から失われる電荷の量が多かった。また、ノード１１の電位が低下していた。また、ノード１１の電位をトランジスタ１０１がオン状態になる電位以上に維持できる時間が短くなっていた。また、駆動周波数を低くすることが困難であった。また、動作することができる駆動周波数の範囲が狭くなっていた。
【００４５】
これに対し、本実施の形態では、トランジスタのオフ電流は小さい。そのため、駆動能力の向上を図ることができる。例えば、トランジスタ１０３、トランジスタ１０４及びトランジスタ１０５のオフ電流が小さいことにより、ノード１１から失われる電荷の量を少なくすることができる。そのため、ノード１１の電位の低下を抑制することができる。つまり、ノード１１の電位をトランジスタ１０１がオン状態になる電位以上に維持できる時間を、長くすることができる。これにより、駆動周波数を低くすることができるので、動作することができる駆動周波数の範囲を広くすることができる。
【００４６】
なお、従来の技術では、トランジスタは劣化しやすく、トランジスタの閾値電圧のシフト量が大きかった。そのため、トランジスタがオン状態とオフ状態とを繰り返すように駆動していた。また、２つのトランジスタを並列に接続し、これらの２つのトランジスタを交互にオン状態にしていた。また、トランジスタの導通状態を制御するための回路が複雑になっていた。また、トランジスタの数が増えていた。また、トランジスタの劣化を抑制するために、トランジスタのチャネル幅を大きくする必要があった。また、トランジスタの劣化を抑制するために、トランジスタのチャネル長を大きくする必要があった。また、レイアウト面積が大きくなっていた。
【００４７】
これに対し、本実施の形態では、トランジスタの閾値電圧のシフト量は小さい。そのため、駆動能力の向上を図ることができる。例えば、トランジスタ１０２及びトランジスタ１０３の閾値電圧のシフト量が小さいことにより、これらのトランジスタがオン状態になる時間を長くすることができる。そのため、トランジスタ１０２及びトランジスタ１０３の導通状態を制御する回路を簡単にすることができる。これにより、トランジスタの数を減らすことができるので、レイアウト面積を小さくすることができる。また、トランジスタ１０２及びトランジスタ１０３の閾値電圧のシフト量が小さいことにより、これらのトランジスタのチャネル幅又はチャネル長を小さくすることができる。これにより、レイアウト面積を小さくすることができる。また、トランジスタの閾値電圧のシフト量が小さいことにより、動作することが可能な時間を長くすることができる。
【００４８】
本発明の一態様である表示装置に係わる回路は、図１（Ａ）及び図１（Ｂ）に示す回路に限定されず、他にも様々な構成の回路を用いることができる。その一例について以下に説明する。
【００４９】
例えば、図１（Ａ）、図１（Ｂ）に示す回路において、図５（Ａ）に示すように、回路２００の入力端子は、配線１１２と接続することが可能である。具体的には、トランジスタ２０２のゲートは配線１１２と接続し、トランジスタ２０４のゲートは配線１１２と接続することが可能である。なお、図５（Ａ）は、図１（Ａ）に示す回路において、回路２００の入力端子が配線１１２と接続される場合の構成を示す図である。
【００５０】
別の例として、図１（Ａ）、図１（Ｂ）及び図５（Ａ）に示す回路において、図５（Ｂ）に示すように、トランジスタ１０３の第１の端子は、配線１１２と接続し、トランジスタ１０３のゲートは、配線１１１と接続することが可能である。こうすれば、トランジスタ１０３がオンになる時間を短くすることができるため、トランジスタ１０３の劣化を抑制することができる。また、期間Ｂにおいて、ノード１１の電位が高くなり過ぎることを防止することができるため、ノード１１と電気的に接続されたトランジスタ（例えば、トランジスタ１０１、トランジスタ１０４、トランジスタ１０５又は回路２００を構成するトランジスタ等）の破壊の防止又は劣化の抑制等を図ることができる。なお、図５（Ｂ）は、図１（Ａ）に示す回路において、トランジスタ１０３の第１の端子が、配線１１２と接続され、トランジスタ１０３のゲートが、配線１１１と接続される場合の構成を示す図である。
【００５１】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）及び図５（Ｂ）に示す回路において、図５（Ｃ）に示すように、トランジスタ１０４の第１の端子は、配線１１６と接続することが可能である。なお、図５（Ｃ）は、図１（Ａ）に示す回路において、トランジスタ１０４の第１の端子が、配線１１６と接続される場合の構成を示す図である。
【００５２】
図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）及び図５（Ｃ）に示す回路には、トランジスタ又は容量素子等の様々な素子を設けることができる。その一例について以下に説明する。
【００５３】
例えば、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）及び図５（Ｃ）に示す回路において、図６（Ａ）に示すように、第１の端子が配線１１３と接続され、第２の端子が配線１１２と接続され、ゲートが配線１１５と接続されるトランジスタ１２１を設けることが可能である。トランジスタ１２１は、期間Ｃにおいてオン状態になり、配線１１３の電位が配線１１２に供給される。よって、Ｖ１１２の立ち下がり時間を短くすることができる。なお、図６（Ａ）は、図１（Ａ）に示す回路にトランジスタ１２１を設ける場合の構成を示す図である。
【００５４】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）及び図６（Ａ）に示す回路において、図６（Ｂ）に示すように、第１の端子が配線１１３と接続され、第２の端子がノード１２と接続され、ゲートが配線１１４と接続されるトランジスタ１２２を設けることが可能である。トランジスタ１２２は、期間Ａにおいてオン状態になり、配線１１３の電位がノード１２に供給される。これにより、期間Ａにおいて、Ｖ１２の立ち下がり時間を短くすることができ、トランジスタ１０３がオフ状態になるタイミングを早くすることができる。よって、ノード１１の電位がＶ１−Ｖｔｈ１０４に到達するタイミングを早くすることができるため、期間Ａを短くすることができる。その結果、駆動周波数を高くすることができる。なお、図６（Ｂ）は、図１（Ａ）に示す回路にトランジスタ１２２を設ける場合の構成を示す図である。
【００５５】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図６（Ａ）及び図６（Ｂ）に示す回路において、図６（Ｃ）に示すように、第１の端子が配線１１６と接続され、第２の端子がノード１２と接続され、ゲートが配線１１５と接続されるトランジスタ１２３を設けることが可能である。トランジスタ１２３は、期間Ｃにおいてオン状態になり、配線１１６の電位がノード１２に供給される。これにより、期間Ｃにおいて、Ｖ１２の立ち上がり時間を短くすることができる。そのため、トランジスタ１０２及びトランジスタ１０３がオン状態になるタイミングを早くすることができる。その結果、配線１１３の電位が配線１１２に供給されるタイミングを早くすることができるため、Ｖ１１２の立ち下がり時間を短くすることができる。なお、図６（Ｃ）は、図１（Ａ）に示す回路にトランジスタ１２３を設ける場合の構成を示す図である。
【００５６】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図６（Ａ）、図６（Ｂ）及び図６（Ｃ）に示す回路において、図７（Ａ）に示すように、第１の端子が配線１１１と接続され、第２の端子が配線１１７と接続され、ゲートがノード１１と接続されるトランジスタ１２４と、第１の端子が配線１１３と接続され、第２の端子が配線１１７と接続され、ゲートがノード１２と接続されるトランジスタ１２５とを設けることが可能である。これにより、配線１１７の電位を、配線１１２の電位が変化するタイミングと等しいタイミングで変化させることができる。例えば、配線１１２及び配線１１７の一方を負荷と接続し、配線１１２及び配線１１７の他方を別の回路と接続するとよい。なお、トランジスタ１２５を省略することが可能である。なお、図７（Ａ）は、図１（Ａ）に示す回路にトランジスタ１２４及びトランジスタ１２５を設ける場合の構成を示す図である。
【００５７】
別の例として、図１（Ａ）、図１（Ｂ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図６（Ａ）、図６（Ｂ）、図６（Ｃ）及び図７（Ａ）に示す回路において、図７（Ｂ）に示すように、トランジスタ１０１のゲートと第２の端子との間に容量素子１２６を設けることが可能である。なお、トランジスタ１２４のゲートと第２の端子との間にも、容量素子１２６を設けることが可能である。なお、図７（Ｂ）は、図１（Ａ）に示す回路に容量素子１２６を設ける場合の構成を示す図である。
【００５８】
回路２００は、図１（Ｂ）に示す構成に限定されず、他にも様々な構成とすることができる。別の構成の一例について説明する。例えば、図８（Ａ）に示すように、トランジスタ２０１とトランジスタ２０２とを省略することが可能である。なお、図８（Ａ）に示す回路２００において、図８（Ｂ）に示すように、トランジスタ２０３のゲートは、ノード１２と接続することが可能である。また、図８（Ａ）に示す回路２００において、図８（Ｃ）に示すように、トランジスタ２０３のゲートは、配線１１８と接続することが可能である。配線１１８には、配線１１１に入力される信号の反転信号（反転クロック信号）、又は配線１１１に入力される信号とは位相がずれた（例えば１８０°、９０°、４５°など位相がずれた）信号が入力されるとする。そのため、配線１１８は、信号線、クロック信号線又は反転クロック信号線としての機能を有するとする。ただし、回路２００が有する機能を実現できれば、回路２００は、前述する構成に限定されない。
【００５９】
上記の回路には、図２（Ａ）に示すタイミングチャートに限定されず、他にも様々なタイミングチャートを用いることができる。その一例について説明する。例えば、図９（Ａ）に示すように、配線１１１に入力される信号は、非平衡であることが可能である。これにより、期間Ｃにおいて、配線１１１の電位がＶ２になるタイミングよりも、配線１１５の電位がＶ１になるタイミングを遅くすることができるため、Ｖ１１２の立ち下がり時間を短くすることができる。別の例として、図９（Ｂ）に示すように、配線１１１に入力する信号は、多相のクロック信号とすることが可能である。これにより、消費電力の削減を図ることができる。なお、図９（Ｂ）は、配線１１１に４相のクロック信号を入力する場合のタイミングチャートの一例を示す図である。
【００６０】
トランジスタ１０１のＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）比は、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５のＷ／Ｌ比よりも大きいことが好ましい。特に、トランジスタ１０１のＷ／Ｌ比は、トランジスタ１０４のＷ／Ｌ比の１．５倍以上、１０倍以下であることが好ましい。より好ましくは、１．８倍以上、７倍以下である。さらに好ましくは、２倍以上、４倍以下である。また、トランジスタ１０２のＷ／Ｌ比は、トランジスタ１０３のＷ／Ｌ比よりも大きいことが好ましい。なぜなら、トランジスタ１０２の負荷（例えば配線１１２）よりも、トランジスタ１０３の負荷（例えばノード１１）の方が小さいからである。特に、トランジスタ１０２のＷ／Ｌ比は、トランジスタ１０３のＷ／Ｌ比の１．５倍以上、８倍以下であることが好ましい。より好ましくは、２倍以上、６倍以下である。さらに好ましくは、２倍以上、５倍以下である。また、トランジスタ１０２のチャネル長及びトランジスタ１０３のチャネル長の少なくとも１つは、トランジスタ１０５のチャネル長よりも大きいことが好ましい。特に、トランジスタ１０２のチャネル長及びトランジスタ１０３のチャネル長の少なくとも１つは、トランジスタ１０５のチャネル長の１倍より大きく、４倍以下であることが好ましい。より好ましくは、１．３倍以上、３倍以下である。さらに好ましくは、１．８倍以上、２．５倍以下である。
【００６１】
配線１１１の配線幅は、トランジスタ１０１のチャネル幅、トランジスタ１０２のチャネル幅及びトランジスタ１０４のチャネル幅の少なくとも１つよりも小さいことが好ましい。また、配線１１１の配線幅は、配線１１６の少なくとも一部の配線幅よりも大きい部分を含むことが好ましい。
【００６２】
本実施の形態で説明される回路として、以下の構成を本発明の一態様として含む。トランジスタ１０１と、トランジスタ１０２と、回路２００を有する半導体装置（図１０（Ａ）参照）。トランジスタ１０１と、トランジスタ１０３と、回路２００を有する半導体装置（図１０（Ｂ）参照）。トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、回路２００を有する半導体装置（図１０（Ｃ）参照）。トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０４と、回路２００を有する半導体装置（図１０（Ｄ）参照）。
【００６３】
（実施の形態２）
本実施の形態では、本発明の一態様である表示装置に係わるシフトレジスタ回路について説明する。本実施の形態のシフトレジスタ回路は、実施の形態１で説明される回路を含むことができる。また、本実施の形態のシフトレジスタ回路は、ゲートドライバ回路及び／又はソースドライバ回路等の表示装置の駆動回路に用いることができる。
【００６４】
図１１は、Ｎ（Ｎは自然数）個の回路３０１（回路３０１＿１乃至３０１＿Ｎと示す）を有するシフトレジスタ回路の構成例を示す図である。回路３０１としては、実施の形態１で説明される回路を用いることができる。図１１は、回路３０１として図１（Ａ）に示す回路が用いられる場合の例を示す。
【００６５】
図１１に示すシフトレジスタ回路の接続関係について説明する。回路３０１＿ｉ（ｉは２以上Ｎ−１未満の自然数）の接続関係を例にして説明する。回路３０１＿ｉは、配線３１１＿ｉ、配線３１１＿ｉ−１、配線３１１＿ｉ＋１、配線３１２及び配線３１３の一方、及び配線３１４と接続される。具体的には、回路３０１＿ｉにおいて、配線１１２は配線３１１＿ｉと接続され、配線１１４は配線３１１＿ｉ−１と接続され、配線１１５は配線３１１＿ｉ＋１と接続され、配線１１１は配線３１２及び配線３１３の一方と接続され、配線１１３は配線３１４と接続される。なお、回路３０１＿ｉにおいて、配線１１１が配線３１２と接続される場合、回路３０１＿ｉ＋１及び回路３０１＿ｉ−１において、配線１１１は配線３１３と接続される。なお、回路３０１＿１は、配線１１４が配線３１５と接続されるところが回路３０１＿ｉと異なる。また、回路３０１＿Ｎは、配線１１５がダミー回路（回路３０１＿Ｄと示す）の出力端子と接続されるところが回路３０１＿ｉと異なる。なお、回路３０１＿Ｄとしては、回路３０１と同様の構成を用いることが可能であるし、回路３０１の構成の一部を用いることが可能である。
【００６６】
図１１に示すシフトレジスタ回路の動作について、図１２に示すタイミングチャートを参照して説明する。
【００６７】
回路３０１＿ｉの動作を例にして説明する。まず、配線３１１＿ｉ−１の電位（電位Ｖ３１１＿ｉ−１と示す）がＶ１になる。すると、回路３０１＿ｉは、実施の形態１において説明した期間Ａにおける動作を行い、配線３１１＿ｉの電位（電位Ｖ３１１＿ｉと示す）はＶ２になる。その後、配線３１２の電位（電位Ｖ３１２と示す）及び配線３１３の電位（電位Ｖ３１３と示す）が反転する。すると、回路３０１＿ｉは、実施の形態１において説明した期間Ｂにおける動作を行い、配線３１１＿ｉの電位はＶ１になる。その後、配線３１２の電位及び配線３１３の電位が反転し、配線３１１＿ｉ＋１の電位（電位Ｖ３１１＿ｉ＋１と示す）がＶ１になる。すると、回路３０１＿ｉは、実施の形態１において説明した期間Ｃにおける動作を行い、配線３１１＿ｉの電位はＶ２になる。その後、回路３０１＿ｉは、再び配線３１１＿ｉ−１の電位がＶ１になるまで、実施の形態１において説明した期間Ｄにおける動作を行い、配線３１１＿ｉの電位はＶ２のままである。ただし、回路３０１＿１は、配線３１５の電位（電位Ｖ３１５と示す）がＶ１になると、期間Ａにおける動作を行うところが回路３０１＿ｉと異なる。また、回路３０１＿Ｎは、回路３０１＿Ｄの出力信号がＶ１になると、期間Ｃにおける動作を行うところが回路３０１＿ｉと異なる。
【００６８】
以上のように、配線３１１＿１の電位（電位Ｖ３１１＿１と示す）から配線３１１＿Ｎの電位（電位Ｖ３１１＿Ｎと示す）を順にＶ１にすることができる。そして、実施の形態１で説明される回路により構成されることにより、図１１に示すシフトレジスタ回路は、実施の形態１で説明される回路と同様のメリットを得ることができる。
【００６９】
配線３１１（配線３１１＿１から配線３１１＿Ｎのうちの一つ）には、シフトレジスタ回路の出力信号が入力される。配線３１２には、クロック信号が入力される。配線３１３には、配線３１２に入力されるクロック信号とは位相が異なるクロック信号、又は配線３１２に入力されるクロック信号の反転信号が入力される。配線３１４には、電圧Ｖ２が供給される。配線３１５には、スタート信号が入力される。
【００７０】
配線３１１は、画素回路又はデマルチプレクサ等の回路にシフトレジスタ回路の出力信号を伝達するための配線であり、信号線又はゲート信号線としての機能を有する。配線３１２及び配線３１３は、コントローラ等の外部回路から本実施の形態のシフトレジスタ回路に、クロック信号等の信号を伝達するための配線であり、信号線又はクロック信号線としての機能を有する。配線３１４は、電源回路等の外部回路から本実施の形態のシフトレジスタ回路に、電圧Ｖ２等の電源電圧を供給するための配線であり、電源線、負電源線又はグラウンド線としての機能を有する。配線３１５は、コントローラ等の外部回路から本実施の形態のシフトレジスタ回路に、スタート信号を伝達するための配線であり、信号線としての機能を有する。
【００７１】
（実施の形態３）
本実施の形態では、実施の形態１又は２で説明される回路を構成するトランジスタの一例について説明する。具体的には、チャネル領域が酸化物半導体によって形成されるトランジスタの構造及び作製工程の一例について説明する。
【００７２】
酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、若しくはＳｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、又は二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、若しくはＺｎ−Ｏ系酸化物半導体などの酸化物半導体を用いることができる。また、上記酸化物半導体にＳｉＯ２を添加した酸化物半導体でもよい。
【００７３】
また、酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表記される物質を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）で表記される構造の酸化物半導体のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系膜ともよぶこととする。また、本明細書でいうＩｎ−Ｇａ−Ｚｎ−Ｏで表記される酸化物半導体材料は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数でない）であり、ｍが自然数でないことは、ＩＣＰ−ＭＳ分析や、ＲＢＳ分析を用いて確認することができる。
【００７４】
チャネル領域が酸化物半導体によって形成されるトランジスタの作製方法の一形態を、図１３を参照して説明する。
【００７５】
図１３（Ａ）乃至（Ｄ）は、トランジスタの断面構造の一例を示す図である。図１３（Ｄ）に示すトランジスタ４１０は、チャネルエッチ型と呼ばれるボトムゲート構造の一つである。
【００７６】
また、図１３（Ｄ）には、シングルゲート構造のトランジスタを示すが、必要に応じて、チャネル領域を複数有するマルチゲート構造のトランジスタとすることができる。
【００７７】
以下、図１３（Ａ）乃至（Ｄ）を用い、基板４００上にトランジスタ４１０を作製する工程を説明する。
【００７８】
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層４１１を形成する。
【００７９】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。また、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のガラス基板を用いると良い。
【００８０】
下地膜となる絶縁膜を基板４００とゲート電極層４１１の間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
【００８１】
また、ゲート電極層４１１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【００８２】
次いで、ゲート電極層４１１上にゲート絶縁層４０２を形成する。
【００８３】
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、若しくは酸化アルミニウム層を単層で又は積層して形成することができる。また、ゲート絶縁層として酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）等のＨｉｇｈ−ｋ材料を用いることもできる。ゲート絶縁層４０２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。
【００８４】
本実施の形態では、ゲート絶縁層４０２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化シリコン層を形成する。
【００８５】
また、ゲート絶縁層４０２として、高密度プラズマ装置を用い、酸化窒化珪素層の形成を行ってもよい。ここで高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁層の成膜を行う。高密度プラズマ装置により得られた絶縁層は、一定した厚さの膜形成ができるため段差被覆性に優れている。また、高密度プラズマ装置により得られる絶縁層は、薄い膜の厚みを精密に制御することができる。
【００８６】
高密度プラズマ装置により得られる絶縁層は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁層とは膜質が大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合において、平行平板型のＰＣＶＤ装置で得られる絶縁層の１０％以上または２０％以上エッチング速度が遅く、高密度プラズマ装置で得られる絶縁層は緻密な層と言える。
【００８７】
なお、後の工程でｉ型化又は実質的にｉ型化される酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。従ってμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層が密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できることが重要である。
【００８８】
次いで、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０を形成する。酸化物半導体膜４３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系やＩｎ−Ｚｎ−Ｏ系などの酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜４３０として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。この段階での断面図が図１３（Ａ）に相当する。また、酸化物半導体膜４３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素の混合雰囲気下においてスパッタ法により形成することができる。
【００８９】
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ、酸素流量比率４０％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜の膜厚は、５ｎｍ以上２００ｎｍ以下とする。本実施の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を成膜する。次いで、酸化物半導体膜４３０を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。
【００９０】
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層４３１を得る（図１３（Ｂ）参照）。
【００９１】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００９２】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
【００９３】
なお、第１の加熱処理の雰囲気においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス、乾燥空気に、水、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９４】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜４３０に対して行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、第２のフォトリソグラフィ工程を行う。
【００９５】
また、ゲート絶縁層４０２に開口部を形成する場合、その工程は酸化物半導体膜４３０に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。
【００９６】
なお、ここでの酸化物半導体膜４３０のエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
【００９７】
ドライエッチングに用いる酸化物半導体膜４３０のエッチングガスとしては、塩素を含むガス（例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）など）が好ましい。
【００９８】
ウェットエッチングに用いる酸化物半導体膜４３０のエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【００９９】
次いで、ゲート絶縁層４０２、及び酸化物半導体層４３１上に、金属導電膜を形成する。金属導電膜をスパッタ法や真空蒸着法で形成すればよい。金属導電膜の材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、上述した元素を成分とする合金、又は上述した元素を組み合わせた合金等が挙げられる。また、上述した元素の窒化膜を用いてもよい。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）、イットリウム（Ｙ）のいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜上にアルミニウム膜を積層し、さらにアルミニウム膜上にチタン膜を積層する３層構造などが挙げられる。
【０１００】
金属導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電膜に持たせることが好ましい。
【０１０１】
第３のフォトリソグラフィ工程により金属導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層４１５ａ、ドレイン電極層４１５ｂを形成した後、レジストマスクを除去する（図１３（Ｃ）参照）。
【０１０２】
本実施の形態では、金属導電膜としてチタン膜を用いて、酸化物半導体層４３１にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
【０１０３】
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４３１は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０１０４】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、アッシングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１０５】
次いで、亜酸化窒素（Ｎ２Ｏ）、窒素（Ｎ２）、またはアルゴン（Ａｒ）などのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１０６】
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層４３１の一部に接する保護絶縁膜となる酸化物絶縁層４１６を形成する。
【０１０７】
酸化物絶縁層４１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁層４１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁層４１６に水素が含まれると、その水素の酸化物半導体層への侵入が生じ酸化物半導体層４３１のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成される。よって、酸化物絶縁層４１６はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
【０１０８】
本実施の形態では、酸化物絶縁層４１６として膜厚２００ｎｍの酸化シリコン膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化シリコン膜を形成することができる。
【０１０９】
次いで、不活性ガス雰囲気下、乾燥空気雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル領域）が酸化物絶縁層４１６と接した状態で加熱される。これにより、酸化物半導体層の一部（チャネル領域）に酸素が供給される。
【０１１０】
以上の工程を経ることによって、酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行った後、酸化物半導体層の一部（チャネル領域）を選択的に酸素過剰な状態とする。以上の工程でトランジスタ４１０が形成される。
【０１１１】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。
【０１１２】
酸化物絶縁層４１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を用いて窒化珪素膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。本実施の形態では、保護絶縁層として保護絶縁層４０３を、窒化珪素膜を用いて形成する（図１３（Ｄ）参照）。
【０１１３】
本実施の形態においてトランジスタ４１０の酸化物半導体層は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより真性（ｉ型）とし、又は実質的に真性型としたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
【０１１４】
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶであり、電子親和力（χ）は４．３ｅＶであると言われている。ソース電極層及びドレイン電極層を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
【０１１５】
例えば、トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素子であっても、室温において、オフ電流が１０−１３Ａ以下であり、Ｓ値が０．１Ｖ／ｄｅｃａｄｅ（ゲート絶縁層膜厚１００ｎｍ）であることが可能である。
【０１１６】
このように、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより、トランジスタ４１０の動作を良好なものとすることができる。
【０１１７】
上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分である酸素を供給することから高純度化及び電気的にＩ型（真性）化された酸化物半導体である。
【０１１８】
よって酸化物半導体中の水素は少なければ少ないほどよい。また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリア密度は１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満である。即ち、酸化物半導体層のキャリア密度は、限りなくゼロに近くする。酸化物半導体層中にキャリアが極めて少ないため、トランジスタでは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。トランジスタは、チャネル幅（ｗ）１μｍあたりの電流値が１００ａＡ以下、好ましくは１０ｚＡ（ゼプトアンペア）以下、更に好ましくは１ｚＡ以下である。さらに、ｐｎ接合がなく、ホットキャリア劣化がないため、これらにトランジスタの電気的特性が影響を受けない。
【０１１９】
このように酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化された酸化物半導体をチャネル領域に用いたトランジスタは、オフ電流を極めて小さくすることができる。つまり、トランジスタの非導通状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。一方で、酸化物半導体層は、トランジスタの導通状態においては、非晶質シリコンで形成される半導体層よりも高い電流供給能力を見込むことができる。
【０１２０】
また、低温ポリシリコンを具備するトランジスタでは、酸化物半導体を用いて作製されたトランジスタと比べて、オフ電流が１００００倍程度大きい値であると見積もって設計を行っている。そのため、酸化物半導体を有するトランジスタでは、低温ポリシリコンを具備するトランジスタに比べて、保持容量が同等（０．１ｐＦ程度）である際、電圧の保持期間を１００００倍程度に引き延ばすことができる。一例として、動画表示を毎秒６０フレームで行う場合、１回の信号書き込みによる保持期間を１００００倍の１６０秒程度とすることができる。そして、少ない画像信号の書き込み回数でも、表示部での静止画の表示を行うことができる。
【０１２１】
（実施の形態４）
本実施の形態では、本発明の一態様に係わる表示装置の例について説明する。
【０１２２】
図１４（Ａ）は、実施の形態２のシフトレジスタ回路が用いられる表示装置の例を示す。図１４（Ａ）に示す表示装置は、タイミングコントローラ５３６０と、ソースドライバ回路５３６２、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２を有する駆動回路５３６１と、画素部５３６４とを有する。画素部５３６４には、ソースドライバ回路５３６２から複数のソース信号線５３７１が延伸して配置され、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２から複数のゲート信号線５３７２が延伸して配置されている。複数のソース信号線５３７１と複数のゲート信号線５３７２との交差領域には、各々、画素５３６７がマトリクス状に配置される。
【０１２３】
なお、表示装置は、照明装置とその制御回路などを有することができる。この場合、画素５３６７は、液晶素子を有するとよい。
【０１２４】
なお、ゲートドライバ回路５３６３＿１とゲートドライバ回路５３６３＿２との一方を省略することができる。
【０１２５】
タイミングコントローラ５３６０は、駆動回路５３６１に制御信号を供給することにより、駆動回路５３６１の動作を制御する機能を有する回路である。例えば、タイミングコントローラ５３６０は、ソースドライバ回路５３６２に、スタート信号ＳＳＰ、クロック信号ＳＣＫ、反転クロック信号ＳＣＫＢ、映像信号ＤＡＴＡ、ラッチ信号ＬＡＴ等の制御信号を供給する。また、タイミングコントローラ５３６０は、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２に、スタート信号ＧＳＰ、クロック信号ＧＣＫ、反転クロック信号ＧＣＫＢ等の制御信号を供給する。
【０１２６】
ソースドライバ回路５３６２は、複数のソース信号線５３７１に映像信号をそれぞれ出力する機能を有する回路であり、駆動回路又は信号線駆動回路などと呼ぶことができる。映像信号は、画素５３６７に入力され、画素５３６７を構成する表示素子は、映像信号に応じた階調となる。
【０１２７】
ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２は、各行の画素５３６７を順番に選択する機能を有する回路であり、駆動回路又は走査線駆動回路と呼ぶことができる。画素５３６７を選択するタイミングの制御は、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２がゲート信号線５３７２にゲート信号を出力することにより行われる。
【０１２８】
なお、図１４（Ａ）に示す表示装置において、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２は、画素部５３６４と同じ基板に形成することができる。図１４（Ｂ）は、画素部５３６４と同じ基板（基板５３８０と示す）に、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２が形成される場合の例を示す。なお、基板５３８０と外部回路とは、端子５３８１を介して接続される。
【０１２９】
なお、図１４（Ａ）に示す表示装置において、ソースドライバ回路５３６２の一部（例えばスイッチ、マルチプレクサ、シフトレジスタ回路、デコーダ回路、インバータ回路、バッファ回路、及び／又はレベルシフタ回路など）は、画素部５３６４と同じ基板に形成することができる。図１４（Ｃ）は、画素部５３６４と同じ基板（基板５３８０と示す）に、ゲートドライバ回路５３６３＿１及びゲートドライバ回路５３６３＿２とソースドライバ回路５３６２の一部（５３６２ａと示す）が形成され、ソースドライバ回路５３６２の別の部分（５３６２ｂと示す）は基板５３８０とは異なる基板に形成される場合の例を示す。
【０１３０】
表示装置の駆動回路又は駆動回路の一部として、実施の形態２で説明されるシフトレジスタ回路を用いることができる。特に、表示装置の駆動回路が実施の形態３で説明されるトランジスタにより構成される場合、実施の形態２で説明されるシフトレジスタ回路を用いることで、駆動回路の駆動能力の向上を図ることができる。そのため、表示装置を大型にすることができる。または、表示装置の解像度の向上を図ることができる。または、駆動回路のレイアウト面積を小さくすることができるので、表示装置の額縁を小さくすることができる。
【０１３１】
（実施の形態５）
本実施の形態においては、電子機器の例について説明する。
【０１３２】
図１５（Ａ）乃至図１５（Ｈ）、図１６（Ａ）乃至図１６（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を有する）、マイクロフォン５００８、等を有することができる。
【０１３３】
図１５（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図１５（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図１５（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図１５（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図１５（Ｅ）はプロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有することができる。図１５（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図１５（Ｇ）はテレビ受像機であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図１５（Ｈ）は持ち運び型テレビ受像機であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図１６（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図１６（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図１６（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図１６（Ｄ）は携帯電話機であり、上述したものの他に、アンテナ、ワンセグ（携帯電話・移動端末向けの１セグメント部分受信サービス）用チューナ、等を有することができる。
【０１３４】
図１５（Ａ）乃至図１５（Ｈ）、図１６（Ａ）乃至図１６（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図１５（Ａ）乃至図１５（Ｈ）、図１６（Ａ）乃至図１６（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０１３５】
図１６（Ｅ）に、表示装置を、建造物と一体にして設けた例について示す。図１６（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。表示装置は、壁かけ型として建物と一体となっており、広い設置スペースを必要とすることなく設置可能である。
【０１３６】
図１６（Ｆ）に、建造物内に表示装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
【０１３７】
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に表示装置を設置することができる。
【０１３８】
次に、表示装置を、移動体と一体にして設けた例について示す。
【０１３９】
図１６（Ｇ）は、表示装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
【０１４０】
図１６（Ｈ）は、表示装置を、旅客用飛行機と一体にして設けた例について示した図である。図１６（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
【０１４１】
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
【０１４２】
本実施の形態に示す電子機器に、実施の形態２のシフトレジスタ回路を搭載することが好ましい。特に、電子機器の表示部を駆動するための回路として、実施の形態２のシフトレジスタ回路を搭載することが好ましい。実施の形態２のシフトレジスタ回路を電子機器の表示部を駆動するための回路として搭載することで、駆動回路の面積を縮小することができ、表示部を大型化することができる。また、表示部の解像度の向上を図ることができる。
【符号の説明】
【０１４３】
１１ ノード
１２ ノード
２１ ノード
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１６ 配線
１１７ 配線
１１８ 配線
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１２６ 容量素子
２００ 回路
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
３０１ 回路
３１１ 配線
３１２ 配線
３１３ 配線
３１４ 配線
３１５ 配線
４００ 基板
４０２ ゲート絶縁層
４０３ 保護絶縁層
４１０ トランジスタ
４１１ ゲート電極層
４１５ａ ソース電極層
４１５ｂ ドレイン電極層
４１６ 酸化物絶縁層
４３０ 酸化物半導体膜
４３１ 酸化物半導体層
５０００ 筐体
５００１ 表示部
５００２ 第２表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５３６０ タイミングコントローラ
５３６１ 回路
５３６２ 回路
５３６２ａ 回路
５３６２ｂ 回路
５３６３＿１ 回路
５３６３＿２ 回路
５３６４ 画素部
５３６７ 画素
５３７１ ソース信号線
５３７２ ゲート信号線
５３８０ 基板
５３８１ 端子
【特許請求の範囲】
【請求項１】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項２】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項３】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第３のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項４】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第３のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第３のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項５】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記第４のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第４のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第４のトランジスタのゲートは、第５の配線と電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第４のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の表示装置と、前記表示装置の画像を操作する操作スイッチとを具備する電子機器。
【請求項１】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項２】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ及び前記第２のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項３】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第３のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項４】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第３のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第３のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項５】
複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との交差領域に各々配置される画素と、前記複数のゲート信号線と電気的に接続されるゲートドライバ回路とを有し、
前記ゲートドライバ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、インバータ回路とを有し、
前記第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第２のトランジスタの第２の端子は、前記第２の配線と電気的に接続され、
前記第３のトランジスタの第１の端子は、第４の配線と電気的に接続され、前記第３のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記第４のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第４のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記第４のトランジスタのゲートは、第５の配線と電気的に接続され、
前記インバータ回路の入力端子は、前記第１のトランジスタのゲートと電気的に接続され、前記インバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体によりチャネル領域が形成され、
前記第１のトランジスタ乃至前記第４のトランジスタのオフ電流が１ａＡ／μｍ以下である表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の表示装置と、前記表示装置の画像を操作する操作スイッチとを具備する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１９１７５４（Ｐ２０１１−１９１７５４Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１１−３１８８０（Ｐ２０１１−３１８８０）
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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