表示装置
【課題】表示画素当たりの開口率の低下を抑制することが可能なように光センサが組み込まれた表示装置を提供すること。
【解決手段】表示パネル１０内に２次元配列された複数の表示画素のうちの列方向に隣接する２個の表示画素からなる表示画素対を挟むようにしてゲートライン１１１を配置するとともに、表示画素対の間にセンサゲートライン１２１を配置する。薄膜トランジスタ光センサＴ０、Ｔ１を各表示画素対に対して行方向に隣接するように配置する。
【解決手段】表示パネル１０内に２次元配列された複数の表示画素のうちの列方向に隣接する２個の表示画素からなる表示画素対を挟むようにしてゲートライン１１１を配置するとともに、表示画素対の間にセンサゲートライン１２１を配置する。薄膜トランジスタ光センサＴ０、Ｔ１を各表示画素対に対して行方向に隣接するように配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光センサを用いたタッチパネルを内蔵してなる表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）を用いた光センサは、ゲートに所定の電位（通常は負の電位）を与えた状態において、該ＴＦＴへの光入射によって生じる光電流信号（ドレイン電流）を検出するものである。近年では、このような光センサを用いたタッチセンサを表示パネル内に組み込んだ表示装置についての提案が各種なされている（例えば、特許文献１）。特許文献１等の従来のタッチパネル組み込み式の表示装置においては、１個の表示画素に対応して１個の光センサを配置している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１７６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、特許文献１のように１個の表示画素に対して１個の光センサを配置した場合、表示画素当たりの開口率の低下量が大きくなる。これに対し、光センサを疎らに配置した場合には、タッチパネルとしての検出精度の低下等が懸念される。
【０００５】
本発明は、上記の事情に鑑みてなされたもので、タッチパネルとしての検出精度の低下を抑えながら、表示画素当たりの開口率の低下を抑制することが可能なように光センサが組み込まれた表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明の一態様の表示装置は、行方向に配列された複数の信号線と、列方向に配列された複数の走査線と、前記各信号線と前記各走査線に接続され、該各信号線と該各走査線の交点近傍に配設されて２次元配列された、光学素子を有する複数の表示画素と、前記各表示画素の間に配設されて２次元配列され、光の入射量に応じた光電流信号を出力する、前記各表示画素の数より少ない数の複数の薄膜トランジスタ光センサと、行方向に配設された前記各薄膜トランジスタ光センサのゲート電極に共通に接続されて、行方向に配列された複数のセンサゲートラインと、列方向に配設された前記各薄膜トランジスタ光センサのドレイン電極に共通に接続されて、列方向に配列された複数のセンサドレインラインと、列方向に配設された前記各薄膜トランジスタ光センサのソース電極に共通に接続されて、列方向に配列された複数のセンサソースラインと、（１）隣接する２行に配設された前記各表示画素に挟まれ、行方向に延在する複数の第１の領域であって、前記各走査線と前記各センサゲートラインとが、少なくとも１行に配設された前記各表示画素を介した互いに異なる前記各第１の領域に配設される前記複数の第１の領域、（２）隣接する２列に配設された前記各表示画素に挟まれ、列方向に延在する複数の第２の領域であって、前記各信号線と前記各センサドレインライン及び前記各センサソースラインとが、少なくとも１列に配設された前記各表示画素を介した互いに異なる前記各第２の領域に配設される前記複数の第２の領域、の（１）又は（２）の少なくとも何れか一方と、を具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、光センサを表示装置に組み込んだ場合の、表示画素当たりの開口率の低下を抑制することが可能である。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る表示装置の一例としての液晶表示装置の表示パネルの断面構造を示す図である。
【図２】ＴＦＴセンサＴ０の構成を示す図である。
【図３】ＴＦＴセンサＴ１の構成を示す図である。
【図４】本発明の第１の実施形態における液晶表示装置の表示パネルの正面図である。
【図５】本発明の第１の実施形態におけるゲートライン、センサゲートライン、容量ラインのレイアウトについて示した図である。
【図６】遮光膜が形成された状態の本実施形態の表示パネルの正面図である。
【図７】エリア分割の概要を示した図である。
【図８】図７のＡの部分の詳細な回路構成を示す図である。
【図９】センサドライバの構成の一例を示す回路図である。
【図１０】ａ−Ｓｉ ＴＦＴの光−電流特性を示す図である。
【図１１】遮光壁をカラーフィルタ基板上に設けた場合の変形例を示す図である。
【図１２】センサドライバの変形例の構成を示す回路図である。
【図１３】本発明の第１の実施形態に係る光センサ装置をタッチセンサとして組み込んだ有機ＥＬ表示装置の表示パネルの断面構造を示す図である。
【図１４】有機ＥＬ表示装置の、分割エリアの一部の、回路構成を示した図である。
【図１５】本発明の第２の実施形態における液晶表示装置の表示パネルの正面図である。
【図１６】本発明の第２の実施形態におけるゲートライン、センサゲートライン、容量ラインのレイアウトについて示した図である。
【図１７】本発明の第３の実施形態における液晶表示装置の表示パネルの正面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
まず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る表示装置の一例としての液晶表示装置の表示パネル１０の断面構造を示す図である。また、図２は、表示パネル１０に設けられるＴＦＴセンサＴ０の構成を示す図である。図３は、表示パネル１０に設けられるＴＦＴセンサＴ１の構成を示す図である。また、図４は液晶表示装置の表示パネル１０の正面図である。なお、図１は、図４に示すＡ−Ａ方向で切断して見た断面を示している。
【００１０】
図１に示す液晶表示装置の表示パネル１０は、ＴＦＴ基板１０１と、カラーフィルタ基板１０２との間に液晶１０３が封入されて構成されている。さらに、ＴＦＴ基板１０１の背面には光源としてのバックライト１０４が設けられ、ＴＦＴ基板１０１の背面から白色光の照射が可能になされている。
【００１１】
第１の基板としてのＴＦＴ基板１０１はガラス基板等の透明性を有する基板から構成され、このＴＦＴ基板１０１上には複数の薄膜トランジスタ光センサをなす複数のＴＦＴセンサＴ０、Ｔ１、複数の画素ＴＦＴ Ｔ２、複数のゲートライン（走査線）１１１、複数のドレインライン（信号線）１１２、複数のセンサゲートライン１２１、複数のセンサドレインライン１２２、及び複数のセンサソースライン１２３がそれぞれ形成されている。なお、Ａ−Ａ断面で見ると、図１において画素ＴＦＴ Ｔ２は見えず、ドレインライン１１２のみが見えている状態となる。各ドレインライン１１２はＴ２のドレイン電極に接続されているものであるが、実質的に画素ＴＦＴ Ｔ２のドレイン電極をなすものでもあるため、以下においては、ドレインライン１１２を画素ＴＦＴ Ｔ２のドレイン電極とも言うこととする。また、図４に示すように各ゲートライン１１１はＴ２のゲート電極に接続されているものであるが、実質的に画素ＴＦＴ Ｔ２のゲート電極をなすものでもあるため、以下においては、ゲートライン１１１を画素ＴＦＴ Ｔ２のゲート電極とも言うこととする。
【００１２】
薄膜トランジスタ光センサは、第１の薄膜トランジスタ光センサと、第２の薄膜トランジスタ光センサと、からなる。図２に示すように、第１の薄膜トランジスタ光センサとしてのＴＦＴセンサＴ０は、ゲート電極１２１と、ドレイン電極１２２と、ソース電極１２３と、アモルファスシリコン（ａ−Ｓｉ）膜による半導体層からなる光電変換部１２４と、透明性を有する絶縁膜からなるチャネル保護膜１２７と、を有している。ＴＦＴセンサＴ０のゲート電極１２１は、図４に示すようにして列方向に配列される２個の表示画素（サブ画素）の列方向長さに対応した長さを有して形成されている。また、このゲート電極１２１は、センサゲートラインを構成するように表示パネル１０の行方向に沿って延伸形成され、後述するセンサドライバのゲート端子に接続されている。また、ＴＦＴセンサＴ０のドレイン電極１２２、ソース電極１２３はそれぞれセンサドレインライン１２２、センサソースライン１２３を構成するように表示パネル１０の列方向に沿って延伸され、後述するセンサドライバのドレイン端子、ソース端子にそれぞれ接続されている。
【００１３】
また、ＴＦＴセンサＴ０の光電変換部１２４を覆う位置には例えば金属や樹脂といった遮光性を有する材料からなる遮光壁１２５が形成されている。さらに、ＴＦＴセンサＴ０の各電極及び光電変換部１２４は、透明性を有する絶縁膜１０５により絶縁されている。
【００１４】
このような構成のＴＦＴセンサＴ０は、図２に示すように、遮光壁１２５によって光電変換部１２４が遮光された状態となっているので、バックライト１０４からの光がＴＦＴセンサＴ０の光電変換部１２４には入射しない。この場合、ＴＦＴセンサＴ０は、選択状態となったときであっても常に暗電流に相当する光電流信号（ドレイン電流）を出力する。
【００１５】
第２の薄膜トランジスタ光センサとしてのＴＦＴセンサＴ１は、図３（ａ）に示すように、ゲート電極１２１と、ドレイン電極１２２と、ソース電極１２３と、ａ−Ｓｉ膜による半導体層からなる光電変換部１２４と、透明性を有する絶縁膜からなるチャネル保護膜１２７と、を有している。ＴＦＴセンサＴ１のゲート電極１２１は、図４に示すようにして列方向に配列される２個の表示画素（サブ画素）でなる表示画素対の列方向長さに対応した列方向長さを有して形成されている。また、このゲート電極１２１は、センサゲートライン１２１を構成するように延伸され、後述するセンサドライバのゲート端子に接続されている。また、ＴＦＴセンサＴ１のドレイン電極１２２、ソース電極１２３はそれぞれセンサドレインライン１２２、センサソースライン１２３を構成するように表示パネル１０の列方向に沿って延伸形成され、後述するセンサドライバのドレイン端子、ソース端子に接続されている。
【００１６】
また、ＴＦＴセンサＴ１の光電変換部１２４を囲むように例えば金属や樹脂といった遮光性を有する材料からなる遮光壁１２６が形成されている。この遮光壁１２６は、カラーフィルタ基板１０２との間に所定の空隙（光バルブという）を形成するようにその高さ（ＴＦＴ基板１０１の基板面に対して垂直をなす図面垂直方向の長さ）が決定されている。さらに、ＴＦＴセンサＴ１の各電極及び光電変換部１２４は、透明性を有する絶縁膜１０５により絶縁されている。
【００１７】
このような構成のＴＦＴセンサＴ１は、図３（ａ）に示すように、ユーザの指等による外力によってカラーフィルタ基板１０２が押されていない間は、光バルブが開いた状態となる。この状態では、ＴＦＴセンサＴ１の光電変換部１２４がチャネル保護膜１２７を介して露出状態となり、バックライト１０４から出射された光が光バルブを介してＴＦＴセンサＴ１の光電変換部１２４に入射する。したがって、ＴＦＴセンサＴ１は、選択状態となったときに、入射した光の照度に応じたドレイン電流を出力する。一方、ユーザの指等による外力によってカラーフィルタ基板１０２に押し下げ圧力が加わった場合には、図３（ｂ）に示すように、カラーフィルタ基板１０２の一部が変形して光バルブが閉じた状態（カラーフィルタ基板１０２と遮光壁１２６との空隙が無い状態）となる。この状態では、ＴＦＴセンサＴ１の光電変換部１２４が遮光状態となり、ＴＦＴセンサＴ１は、暗電流に相当するドレイン電流を出力する。
【００１８】
なお、図１では図示を省略しているが、バックライト１０４から出射された光を効率良くＴＦＴセンサＴ１の光電変換部１２４に入射させるように、カラーフィルタ基板１０２のＴＦＴ基板１０１と対向する側の面上に、ＴＦＴセンサＴ１の光電変換部１２４と対向するように、アルミニウム薄膜等の反射膜１２８を形成しておくことが望ましい。
【００１９】
画素ＴＦＴ Ｔ２は、ゲート電極１１１と、ドレイン電極１１２と、ソース電極１１３を有している。画素ＴＦＴ Ｔ２のゲート電極１１１は、図４に示す表示パネル１０のゲートライン（画素選択ライン）１１１を構成するように延伸されている。また、ドレイン電極１１２は、ドレインライン（データ入力ライン）１１２を構成するようにゲートライン１１１に対して直交するように延伸されている。これらゲートライン１１１とドレインライン１１２は図示しない表示ドライバに接続されている。さらに、ソース電極１１３は画素電極１１４に接続されている。
【００２０】
第２の基板としてのカラーフィルタ基板１０２はガラス基板等の透明性を有する基板から構成され、このカラーフィルタ基板１０２において画素電極１１４と対向する位置には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の何れかの色を有するカラーフィルタ１４１が形成されている。さらに、カラーフィルタ１４１を囲むように遮光膜１４２が形成されており、この遮光膜１４２がブラックマトリクスとして機能する。さらに、カラーフィルタ１４１上には例えばＩＴＯ（酸化インジウム錫）膜等の透明電極からなるコモン電極１４３が形成されている。コモン電極１４３には、所定の電位レベルを有するコモン電圧が与えられている。上述の画素電極１１４とコモン電極１４３と画素電極１１４とコモン電極１４３との間に狭持された液晶とにより、光学素子としての液晶表示素子が形成されている。
【００２１】
また、図１には示していないが、ＴＦＴ基板１０１とカラーフィルタ基板１０２とは、シール部材により接着され、また、シール部材によって液晶１０３が封止されている。
【００２２】
図４において、表示パネル１０のＲ、Ｇ、Ｂの各色に対応したサブ画素は、それぞれが画素ＴＦＴ Ｔ２と画素電極１１４の組を有して形成されている。そして、このようなＲ、Ｇ、Ｂの各色に対応した３個のサブ画素により１個の表示画素が構成されている。さらに、このようにして２次元配列された表示画素に対応して、ＴＦＴセンサＴ０（図４では遮光壁１２５によって隠された状態を示している）とＴＦＴセンサＴ１が行方向に交互に配置されている。
【００２３】
また、画素電極１１４の下面側（図面裏面側）には容量ライン１５１が引き回されており、この容量ライン１５１にはコモン電極１４３に印加されるコモン電圧と同一のレベルの電圧が与えられている。この容量ライン１５１と画素電極１１４とで各サブ画素に対応した蓄積容量が形成される。
【００２４】
ここで、本実施形態においては、高開口率化を図るため、列方向に隣接した２個の表示画素でなる表示画素対に隣接するように１個のＴＦＴセンサを配置する。また、センサとしての分解能を低下させないよう、該１個のＴＦＴセンサの列方向長さを表示画素対の列方向長さと一致させるようにする。このようにしてＴＦＴセンサを配置するために、本実施形態では、各表示画素対につき、画素ＴＦＴ Ｔ２及びゲートライン１１１を鏡像関係となるように接続する。即ち、図４に示すように、列方向に等間隔で配列される表示画素の２行毎に、該２行の表示画素を挟むようにして表示パネル１０の行方向に沿ってゲートライン１１１を配置する。そして、表示パネル１０を正面から見たときに、各２行の表示画素のうちの上側（図面では左側方向を上側とする）となる表示画素に隣接して配置されるゲートライン１１１については上側から画素ＴＦＴ Ｔ２を介して表示画素に接続し、各２行の表示画素のうちの下側となる表示画素に隣接して配置されるゲートライン１１１については下側から画素ＴＦＴ Ｔ２を介して表示画素に接続する。さらに、図４のようにしてゲートライン１１１を配置することによって各２行の表示画素の間に生じる空き領域にセンサゲートライン１２１を配置する。
【００２５】
図５は、ゲートライン１１１、センサゲートライン１２１、容量ライン１５１のレイアウトについて示した図である。これらの配線は何れもＴＦＴ基板１０１の同一層上に形成される。上述したように、ゲートライン１１１は、表示画素の２行毎に、当該２行の表示画素を挟む領域に配置されている。即ち、ゲートライン１１１は、１行目の表示画素の上側位置及び２行目の表示画素の下側位置、３行目の表示画素の上側位置及び４行目の表示画素の下側位置、…、（Ｎ−１）行目の表示画素の上側位置及びＮ行目の表示画素の下側位置にそれぞれ配置される。また、センサゲートライン１２１は、表示画素の２行毎に、各２行の表示画素の間の位置に配置されている。即ち、センサゲートライン１２１は、１行目の表示画素と２行目の表示画素の間の位置、３行目の表示画素と４行目の表示画素の間の位置、…、（Ｎ−１）行目の表示画素とＮ行目の表示画素の間の位置にそれぞれ配置される。さらに、上述したように、センサゲートライン１２１は、ＴＦＴセンサのゲート電極も兼ねており、各表示画素対に隣接するようにして列方向にも延在されている。
【００２６】
また、本実施形態では図５に示すように容量ライン１５１も、各表示画素対につき、鏡像関係となるように配置する。即ち、容量ライン１５１は、図５に示すように、１個の表示画素対に対し、センサゲートライン１２１を挟むように且つ各表示画素の外周部と対向するように引き回されている。
【００２７】
以上のようにしてゲートライン１１１、センサゲートライン１２１、容量ライン１５１を配置することにより、ゲートライン１１１、センサゲートライン１２１、容量ライン１５１の何れもが互いに交差することがない（導通することがない）。さらに、１本のセンサゲートライン１２１で１個の表示画素対に対応した２個分の受光面積のＴＦＴセンサを駆動することが可能である。このようにして、１個の表示画素に対応して１個のＴＦＴセンサを設ける場合に比べてセンサゲートライン１２１の数を半分に削減することができ、これによって表示パネル１０の表示画素当たりの開口率を向上させることが可能である。
【００２８】
また、ゲートライン１１１とセンサゲートライン１２１とが近接して配設されていないために、ゲートライン１１１に印加される信号電圧とセンサゲートライン１２１に印加される信号電圧との間の干渉が起こらないようにすることができる。これにより、各表示画素による表示状態に薄膜トランジスタ光センサの駆動による影響が生じないようにすることができるとともに、薄膜トランジスタ光センサによるユーザの接触位置の検出に各表示画素の駆動による影響が生じないようにすることができる。
【００２９】
また、図６は、カラーフィルタ基板１０２に遮光膜１４２が形成された状態の本実施形態の表示パネル１０の正面図である。上述したように、本実施形態のＴＦＴセンサは、表示パネル１０の面内におけるバックライト１０４の反射光を検出するセンサである。即ち、ＴＦＴセンサに外光を入射させる必要がないため、ＴＦＴセンサの部分を遮光膜１４２で完全に覆うことが可能である。このため、表示パネル１０を観察した場合には、表示画素以外の周期構造が視認されない状態となる。表示画素以外の周期構造が視認されてしまうと、画質に悪影響が及ぼすが、本実施形態ではこのような画質への悪影響も抑制することが可能である。
【００３０】
さらに、本実施形態においては、表示パネル１０の表示エリア（画素電極が配置されるエリア）を複数のエリアに分割し、分割エリア毎にユーザの指等の接触の有無を判定可能としている。図７は、このエリア分割の概要を示した図である。図７は、表示パネル１０の表示エリア（図示破線で示したエリア）を行方向に７分割、列方向に５分割した例を示している。図７に示すそれぞれの分割エリア（分割領域）１１は、人間の指の大きさ程度のエリアである、１辺が約５ｍｍの正方形エリアとなっている。そして、各分割エリア１１内には、図４に示したような表示画素が複数配置され、さらに、各表示画素対の両隣に隣接するように、即ち表示パネル１０の行方向に沿って交互にＴＦＴセンサＴ０及びＴＦＴセンサＴ１の対（センサ対）が配置されている。このようにしてＴＦＴセンサＴ０及びＴＦＴセンサＴ１を配置すると、１個のセンサ対としてはＴＦＴセンサＴ０とＴＦＴセンサＴ１とが近接したほぼ同位置に配置されていると考えることができる。この場合、ＴＦＴセンサＴ０とＴＦＴセンサＴ１とは素子温度がほぼ同一であると考えることができる。
【００３１】
また、本実施形態では、図７に示す分割エリア１１のうちで同一行（図示水平方向）に配置された分割エリア１１については表示エリアの外部でセンサゲートラインを共通化してセンサドライバ２０に接続するとともに、図７に示す分割エリア１１のうちで同一列（図示垂直方向）に配置された分割エリア１１については表示エリアの外部でセンサドレインライン、センサソースラインをそれぞれ共通化してセンサドライバ２０に接続する。なお、センサゲートライン、センサドレインライン、センサソースラインはそれぞれ表示エリアの外部で共通化することが好ましい。これは、センサゲートライン、センサドレインライン、センサソースラインを表示エリアの内部で共通化してしまうと、配線が複雑化するとともに、表示パネル１０に表示される画像に悪影響を与えるおそれもあるためである。
【００３２】
後述するが、本実施形態においては、１つの分割エリア１１内のＴＦＴセンサＴ０とＴＦＴセンサＴ１とのセンサ対は同時に駆動していく。このため、１つの分割エリア１１内のＴＦＴセンサＴ０とＴＦＴセンサＴ１とでセンサゲートラインを分ける必要はない。したがって、センサドライバ２０には分割エリアの行数分だけのゲート端子（図７に示すＧ１〜Ｇ５）を設ければ良い。これに対し、センサドレインラインについては、ＴＦＴセンサＴ０とＴＦＴセンサＴ１とで分ける必要がある。したがって、センサドライバ２０には、分割エリアの列数分だけのＴＦＴセンサＴ０用のドレイン端子（図７に示すＤ１−０〜Ｄ７−０）と分割エリアの列数分だけのＴＦＴセンサＴ１用のドレイン端子（図７に示すＤ１−１〜Ｄ７−１）をそれぞれ設ける必要がある。さらには、センサドライバ２０にはソース端子もＴＦＴセンサＴ０とＴＦＴセンサＴ１の分を個別に設ける。このようにしてセンサドライバ２０に端子を設けることにより、各分割エリア１１から出力されるドレイン電流を増加させることができるとともに、センサドライバ２０の端子数の削減にも繋がる。
【００３３】
図８は、図７のＡの部分の詳細な回路構成を示している。図８に示すように、同一行に配置されたＴＦＴセンサＴ０、Ｔ１のセンサゲートライン１２１は共通化され、さらに、共通化されたセンサゲートライン１２１は複数本が表示エリアの外部で共通化されて共通ゲートラインＧＬ５に接続され、共通ゲートラインＧＬ５はセンサドライバ２０のゲート端子Ｇ５に接続される。また、同一列に配置されたＴＦＴセンサＴ０のセンサドレインライン１２２は共通化され、さらに、共通化されたセンサドレインライン１２２は複数本が表示エリアの外部で共通化されて共通ドレインライン（第１のセンサドレインライン）ＤＬ７０に接続され、共通ドレインラインＤＬ７０はセンサドライバ２０のドレイン端子Ｄ７−０に接続される。同様に、同一列に配置されたＴＦＴセンサＴ１のセンサドレインライン１２２は共通化され、さらに、共通化されたセンサドレインライン１２２は複数本が表示エリアの外部で共通化されて共通ドレインライン（第２のセンサドレインライン）ＤＬ７１に接続され、共通ドレインラインＤＬ７１はセンサドライバ２０のドレイン端子Ｄ７−１に接続される。また、同一列に配置されたＴＦＴセンサＴ０のセンサソースライン１２３は共通化され、さらに、共通化されたセンサソースライン１２３は複数本が表示エリアの外部で共通化されて共通ソースライン（第１のセンサソースライン）ＳＬ７０に接続され、共通ソースラインＳＬ７０はセンサドライバ２０のソース端子Ｓ７−０に接続される。さらに、同一列に配置されたＴＦＴセンサＴ１のセンサソースライン１２３は共通化され、さらに、共通化されたセンサソースライン１２３は複数本が表示エリアの外部で共通化されて共通ソースライン（第２のセンサソースライン）ＳＬ７１に接続され、共通ソースラインＳＬ７０はセンサドライバ２０のソース端子Ｓ７−１に接続される。
【００３４】
図９は、センサドライバ２０の構成の一例を示す回路図である。センサドライバ２０は、ゲート端子Ｇ１〜Ｇ５からセンサ走査信号を順次出力して、各ゲート端子に接続されているＴＦＴセンサＴ０とＴＦＴセンサＴ１の対を行単位で順次選択状態に設定するとともに、選択状態に設定されたＴＦＴセンサＴ１から出力される光電流信号（ドレイン電流）を電圧信号に変換し、複数のＴＦＴセンサＴ１に基づく複数の電圧信号を並行して取り込み、各電圧信号に応じた複数のデジタル信号出力Ｖｏｕｔを順次出力する。このようなセンサドライバ２０は、スキャンドライバ２０１と、電流ドライバ２０２とを有している。
【００３５】
スキャンドライバ２０１は、行方向駆動部としての行方向シフトレジスタ２０１１を有している。行方向シフトレジスタ２０１１は、表示パネル１０のゲート端子数と同数（図９の例では５個）のゲート端子を有しており、センサゲートラインを介して接続されている複数のＴＦＴセンサＴ０、Ｔ１を選択状態とする。
【００３６】
また、変換回路としての電流ドライバ２０２は、表示パネル１０のドレイン端子、ソース端子と同数の端子（図９の例ではドレイン端子（７×２）＋ソース端子（７×２）＝２８個）を有している。そして、ＴＦＴセンサＴ０からのドレイン電流を入力するための複数のドレイン端子Ｄｍ−０（ｍ＝１、２、…、７。図７に対応）はそれぞれオペアンプＡＭＰ１の非反転入力端子に接続されている。さらに、この非反転入力端子には電位Ｖｄを与える定電圧源が接続されている。また、ＴＦＴセンサＴ１からのドレイン電流を入力するための複数のドレイン端子Ｄｍ−１（ｍ＝１、２、…、７）はそれぞれオペアンプＡＭＰ１の反転入力端子に接続されている。また、オペアンプＡＭＰ１の反転入力端子と出力端子との間には抵抗器Ｒｆが接続されており、オペアンプＡＭＰ１と抵抗器Ｒｆとで電流−電圧変換回路を構成している。
【００３７】
また、複数の共通ソースラインＳＬｍ０（ｍ＝１、２、…、７）に接続された複数のソース端子Ｓｍ−０（ｍ＝１、２、…、７）は定電流源に接続されている。この定電流源は、電位ＶＳＳ（ＶＳＳ＜Ｖｄ）を与える定電圧源にも接続され、ソース端子Ｓｍ−０から定電圧源ＶＳＳに向かう定電流Ｉｓを供給する電流吸い込み型の電流源である。さらに、複数の共通ソースラインＳＬｍ１（ｍ＝１、２、…、７）に接続された複数のソース端子Ｓｍ−１（ｍ＝１、２、…、７）はバッファ回路ＢＵＦを介して電流源Ｉｓに接続されている。
【００３８】
また、複数のオペアンプＡＭＰ１の出力端子はサンプルホールド（ＳＨ）回路２０３に共通に接続されている。サンプルホールド（ＳＨ）回路２０３は、複数のドレイン端子Ｄｍ−１（ｍ＝１、２、…、７）に対応する複数のオペアンプＡＭＰ１の出力電圧（電圧信号）をパラレル信号として並行して取り込む。そして、ＳＨ回路２０３はパラレルシリアル変換回路２０４に接続され、パラレルシリアル変換回路２０４は、アナログ−デジタル変換回路（ＡＤＣ）２０５に接続されている。パラレルシリアル変換回路２０４は、サンプルホールド（ＳＨ）回路２０３が取り込んだパラレル信号としての複数のオペアンプＡＭＰ１の出力電圧をシリアル信号に変換して、アナログ−デジタル変換回路（ＡＤＣ）２０５に供給する。アナログ−デジタル変換回路（ＡＤＣ）２０５は、パラレルシリアル変換回路２０４から供給されたシリアル信号をデジタル信号に変換して、デジタル信号出力Ｖｏｕｔとして出力する。
【００３９】
以下、図１〜図９で示した液晶表示装置の動作について説明する。
まず、液晶表示装置の表示動作について説明する。なお、表示動作については従来の液晶表示装置と何ら変わらないのでここでは簡単に説明する。
【００４０】
１画面分の画像の表示に際し、図示しない表示ドライバは、図４に示す上側の行のゲートライン１１１から順次ハイレベルの走査信号を供給するとともに、各ドレインライン１１２に、対応するサブ画素に表示させるべき画像の階調レベルに応じた階調信号を供給する。走査信号がハイレベルとなると、この走査信号がハイレベルとなったゲートライン１１１に接続されている１行分の画素ＴＦＴ Ｔ２が全てオン状態となり、サブ画素が選択状態となる。画素ＴＦＴ Ｔ２がオン状態となると、このオン状態となった画素ＴＦＴ Ｔ２を介してドレインライン１１２に供給された階調信号が画素電極１１４に印加される。このとき、階調信号の印加によって画素電極１１４に発生する画素電極電圧とコモン電極に印加されているコモン電圧との差の電圧が液晶１０３に印加され、対応するサブ画素での画像表示が行われる。また、この液晶１０３に印加される電圧は画素電極１１４に印加された階調信号は次の階調信号の印加がなされるまで、容量ライン１５１と画素電極１１４とによって形成される蓄積容量に保持される。
【００４１】
次に、タッチセンサとしての動作について説明する。初期状態では行方向シフトレジスタ２０１１からの電圧印加がなされていない。この状態では表示エリア内の全てのＴＦＴセンサが非選択状態となっており、選択状態に対応したドレイン電流が流れない状態となっている。実際には、図１０に示すように、ＴＦＴセンサが非選択状態（例えばＶｇｓ＝０［Ｖ］）のときであってもドレイン電流は流れるが、この非選択状態のドレイン電流は、選択状態（例えばＶｇｓ＝３〜５［Ｖ］）のドレイン電流に比べて非常に小さいものである。
【００４２】
全てのＴＦＴセンサが非選択状態である場合において、行方向シフトレジスタ２０１１は、まず、図７に示す１行目の分割エリア１１に対応したゲート端子Ｇ１に接続されているＴＦＴセンサＴ０、Ｔ１を選択状態とすべく、ゲート端子Ｇ１の電圧をＴＦＴセンサＴ０、Ｔ１のオンレベルの電圧とする。一方、ゲート端子Ｇ２〜Ｇ５の電圧はＴＦＴセンサＴ０、Ｔ１のオフレベルの電圧とする。
【００４３】
行方向シフトレジスタ２０１１によってゲート端子Ｇ１に接続された１行目の分割エリア１１に含まれる全てのＴＦＴセンサＴ０、Ｔ１が選択状態となると、各ＴＦＴセンサＴ０、Ｔ１から、選択状態に対応したドレイン電流が出力される状態となる。これにより、１行目の分割エリア１１における指等の接触の有無を判定することが可能となる。
【００４４】
このとき、オペアンプＡＭＰ１のイマジナリーショートにより、ＴＦＴセンサＴ０のドレイン電圧とＴＦＴセンサＴ１のドレイン電圧とが等しくなっている。即ち、定電圧源ＶｄによってＴＦＴセンサＴ０のドレイン電圧が一定値Ｖｄに固定され、またＴＦＴセンサＴ１のドレイン電圧もＶｄとなる。なお、Ｖｄの具体的数値は特に限定されるものではなく、例えばＶｄ＝ゼロ［Ｖ］である。
【００４５】
また、定電流源によって、ＴＦＴセンサＴ０から定電圧ＶＳＳに向かって一定のドレイン電流Ｉｓが流れる。ＴＦＴセンサＴ０から一定のドレイン電流Ｉｓが流れ、ＴＦＴセンサＴ０のドレイン電圧とゲート電圧が一定であるので、ＴＦＴセンサＴ０のソース電圧が浮動状態となる。また、バッファ回路ＢＵＦによって、ＴＦＴセンサＴ０のソース電圧とＴＦＴセンサＴ１のソース電圧とが等しくなる。
【００４６】
したがって、ＴＦＴセンサＴ０の各電極とＴＦＴセンサＴ１の各電極とはそれぞれ等電圧となる。この状態において、ＴＦＴセンサＴ１の光電変換部１２４へのバックライト１０４からの光の入射がない場合、即ち１行目の分割エリア１１への指等の接触がない場合に、ＴＦＴセンサＴ１からは、ＴＦＴセンサＴ０のドレイン電流Ｉｓと同じ大きさのドレイン電流Ｉｄｓ０が出力される。この関係は、ＴＦＴセンサＴ０とＴＦＴセンサＴ１とが同一サイズであると仮定した場合である。ＴＦＴセンサＴ０とＴＦＴセンサＴ１とが異なるサイズである場合のＴＦＴセンサＴ１のドレイン電流Ｉｄｓ０は、Ｉｄｓ０＝Ｉｓ×（Ｓ１／Ｓ０）となる。ここで、Ｓ１は、ＴＦＴセンサＴ１のチャネル幅をチャネル長で除算した値であり、Ｓ０は、ＴＦＴセンサＴ０のチャネル幅をチャネル長で除算した値である。
【００４７】
また、ＴＦＴセンサＴ１の光電変換部１２４へのバックライト１０４からの光の入射があった場合には入射した光の照度に応じてドレイン電流が増加する。この像分をΔＩｄｓとした場合、光入射時のドレイン電流ＩｄｓはＩｄｓ＝Ｉｄｓ０＋ΔＩｄｓとなる。
【００４８】
このようにして１行目の分割エリア１１から出力されるドレイン電流Ｉｄｓは、オペアンプＡＭＰ１と抵抗器Ｒｆとから構成される電流−電圧変換回路によって電圧に変換される。このオペアンプＡＭＰ１の出力電圧は、抵抗器Ｒｆの抵抗値をＲｆとすると、−Ｉｄｓ×Ｒｆとなる。このようにして各オペアンプＡＭＰ１からの出力電圧がパラレル信号としてＳＨ回路２０３によって保持される。その後、ＳＨ回路２０３によって保持された電圧がパラレルシリアル変換回路２０４においてシリアル信号に変換されてＡＤＣ２０５に入力される。そして、このシリアル信号に変換された電圧がＡＤＣ２０５に順次入力されてデジタル信号に変換される。このデジタル信号出力Ｖｏｕｔが図示しないタッチセンサの制御回路に入力される。このタッチセンサの制御回路は、デジタル信号出力Ｖｏｕｔの値が１行目の何列目の分割エリア１１に対応したものであるか、及びデジタル信号出力Ｖｏｕｔの値がＩｄｓに対応したものかＩｄｓ０に対応したものかを判定することにより、１行目の何れかの列の分割エリア１１への指等の接触があったか否かを判定する。
【００４９】
また、１行目の分割エリア１１への指等の接触があったか否かの判定が終了した後、行方向シフトレジスタ２０１１は、２行目の分割エリア１１に対応したゲート端子Ｇ２に接続されているＴＦＴセンサＴ０、Ｔ１を選択状態とすべく、ゲート端子Ｇ２の電圧をＴＦＴセンサＴ０、Ｔ１のオンレベルの電圧とする。以後も同様に、１行分の分割エリア１１への指等の接触があったか否かの判定が終了した後、行方向シフトレジスタ２０１１は、次の行の分割エリア１１に対応したゲート端子の電圧をＴＦＴセンサＴ０、Ｔ１のオンレベルの電圧とする。これにより、表示エリアの全域で指等の接触があったか否かの判定を行うことができる。
【００５０】
以上説明したように、本実施形態においては、列方向に隣接配置される２個の表示画素からなる表示画素対に対してゲートライン１１１を鏡像関係に配置している。そして、表示画素対の間に生じる空き領域にセンサゲートラインを配置し、このセンサゲートラインに表示画素の２個分に対応した受光面積を有するＴＦＴセンサを接続している。これによってセンサゲートラインの本数を削減して表示画素の開口率を向上させることが可能である。
【００５１】
また、本実施形態では、２次元状に配置されたＴＦＴセンサＴ０とＴＦＴセンサＴ１に対し、分割エリア１１の行単位でＴＦＴセンサＴ０とＴＦＴセンサＴ１を選択しつつＴＦＴセンサＴ１のドレイン電流に応じた電圧信号を取り込むようにしている。ＴＦＴのドレイン電流は照度の他に、経時変化や温度変化によっても変化してしまうが、本実施形態では、ＴＦＴセンサＴ１のドレイン電流のうちＩｄｓ０を一定とすることができる。上述したように、ＴＦＴセンサＴ０とＴＦＴセンサＴ１とはセンサ対として見ると同じ温度条件であると考えることができるから、ＴＦＴセンサＴ０やＴＦＴセンサＴ１の経時変化や温度変化による影響は、Ｉｄｓ０に変化をもたらさず、ＴＦＴセンサＴ０やＴＦＴセンサＴ１のソース電圧に変化をもたらす。このように、ＴＦＴセンサＴ１のドレイン電流Ｉｄｓは照度にのみ依存するものとなり、ＴＦＴセンサＴ０やＴＦＴセンサＴ１の経時変化や温度変化による影響を廃した電圧信号を取り込むことが可能である。また、本実施形態では、スキャンドライバ２０１の行方向シフトレジスタ２０１１が分割エリア１１の１行分のＴＦＴセンサＴ０、Ｔ１を同時に選択状態とする。したがって、オペアンプＡＭＰ１からはドレイン電流に対応した出力電圧（電圧信号）がパラレル信号として出力されるが、このパラレル信号をシリアル信号として取り込むことで線順次駆動でＴＦＴセンサの信号を取り込むことが可能である。
【００５２】
また、本実施形態の光センサ装置をタッチセンサとして用いることを考えた場合、表示画素単位のような微小エリア単位で接触の有無を判定する必要がない場合が多い。このため、図７のように、表示エリアを複数の表示画素を含んでなる複数の分割エリア１１単位に分割し、分割エリア１１の行単位で接触の有無を判定するようにすることが可能である。この場合、分割エリア１１の行単位でセンサゲートライン１２１やセンサドレインライン１２２、センサソースライン１２３を共通化することができるのでセンサドライバ２０の端子数の削減に繋がる。また、分割エリア１１の単位でまとめてドレイン電流を取り出すようにすることで、ドレイン電流の増幅をすることなく大きなドレイン電流を取り出すことができる。これにより、接触の有無の判定における誤判定の可能性を低減することが可能である。
【００５３】
さらに、本実施形態では、同一行に配列されたＴＦＴセンサＴ０、Ｔ１についてはセンサゲートライン１２１を共通化するとともに、同一列に配列されたＴＦＴセンサＴ０、Ｔ１についてはセンサドレインライン１２２、センサソースライン１２３を共通化している。このような構成とすることにより、センサゲートライン１２１、センサドレインライン１２２、センサソースライン１２３の本数を必要最小限とすることが可能である。
【００５４】
ここで、図１０のａ−Ｓｉ ＴＦＴの光−電流特性に示されるように、ａ−Ｓｉ ＴＦＴを用いた薄膜トランジスタ光センサにおいては、ゲート電圧を負とした場合の照度に対するドレイン電流の増幅率が、ゲート電圧を正とした場合の照度に対するドレイン電流の増幅率よりも大きい。このため、通常、ＴＦＴを薄膜トランジスタ光センサとして用いる場合には、ＴＦＴに負のゲート電圧を印加するようにしている。しかしながら、本実施形態では同一列のＴＦＴを共通のセンサドレインライン１２２に接続しているため、負のゲート電圧を印加してＴＦＴを用いると、同一列に属する全てのＴＦＴから常にドレイン電流が流れる状態となってしまい、分割エリアの行単位での接触の有無の判定を行うことができない。これに対し、正のゲート電圧（Ｖｇｓ＝３〜５［Ｖ］）を印加してＴＦＴを用いることで分割エリアの行単位での接触の有無の判定を行うことが可能である。ただし、正のゲート電圧を印加してＴＦＴを用いると、上述した経時変化や温度変化による影響が大きくなる。しかしながら、本実施形態では上述した構成により、経時変化や温度変化による影響を廃することができるので、配線数を少なくしつつ、分割エリア１１の行単位で正しい接触の有無の判定を行うことが可能である。
【００５５】
また、本実施形態によれば、表示画素を構成する画素ＴＦＴ Ｔ２と光センサ装置を構成するＴＦＴセンサＴ０、Ｔ１とを同一プロセスで製造でき、製造コストを削減することも可能である。
【００５６】
さらに、ＴＦＴセンサＴ１の光電変換部１２４を囲むように遮光壁１２６を設けることで、分割エリア１１への指等の接触時にＴＦＴセンサＴ１の光電変換部１２４を完全に遮光することが可能である。さらに遮光膜１４２によってＴＦＴセンサの部分を完全に覆うことが可能であるため、表示パネル１０を観察した場合において、表示画素以外の周期構造が視認されないようにすることが可能である。
【００５７】
なお、上述した実施形態では、ＴＦＴ基板１０１上に遮光壁１２６を設けるようにしているが、分割エリア１１への指等の接触時にＴＦＴセンサＴ１の光電変換部１２４を完全に遮光することができれば、必ずしもＴＦＴ基板１０１上に遮光壁１２６を設ける必要はない。例えば、図１１に示すように、カラーフィルタ基板１０２上のＴＦＴセンサＴ１の光電変換部１２４を囲む位置に遮光壁１２６を設けるようにしても良い。また、遮光壁１２５は、図１で示すような厚膜でなく、図１１で示すような薄膜としても良い。
【００５８】
また、図９に示したセンサドライバ２０の回路構成も一例であって適宜変更可能である。例えば、図９の例では、定電流源を電流吸い込み型の定電流源としているが、これに限るものではない。即ち、図１２に示すような、ソース端子Ｓｍ−０に向かう定電流Ｉｓを供給する電流吐き出し型の定電流源としても上述した図９の構成と同様の効果が得られる。なお、吐き出し型の定電流源とする場合には、図１２に示すように、電流源Ｉｓを、電圧Ｖｄｄを与える定電圧源に接続し、ＴＦＴセンサＴ０を、電圧Ｖｓ（Ｖｓ＜Ｖｄｄ）を与える電圧源に接続する変更も行う必要がある。
【００５９】
さらに、上述した実施形態は、液晶表示装置にタッチセンサを組み込む場合の例を示したが、本実施形態の手法は液晶表示装置以外の例えば有機ＥＬ表示装置にも適用可能である。図１３は、本発明の一実施形態に係る光センサ装置をタッチセンサとして組み込んだ有機ＥＬ表示装置の表示パネル１０の、上記図１と同等の切断位置での断面構造を示す図である。また、図１４は有機ＥＬ表示装置の表示パネル１０の、上記図７に対応する一つの分割エリアの一部の、回路構成を示す図である。
【００６０】
図１３において、有機ＥＬ表示装置は、ガラス基板３０１と封止ガラス３０２とを有し、ガラス基板３０１と封止ガラス３０２との間は図示しないシール部材によって所定の間隔を有するように封止されている。
【００６１】
ガラス基板３０１には、各色のサブ画素に対応した有機ＥＬ表示素子におけるアノード電極３１１が形成されている。そして、アノード電極３１１には、電子輸送層とホール輸送層を含んでなる有機ＥＬ発光層３１３が積層されている。さらに、有機ＥＬ発光層３１３には例えばＩＴＯ等からなるカソード電極３１２が設けられている。
【００６２】
また、このような有機ＥＬ表示素子を光学素子として有する各色のサブ画素は、例えば絶縁層３１５によって絶縁されている。さらに、この絶縁層３１５中に、図１４に示すトランジスタＴ３（図１３にはドレイン電極３１４のみが示されている）と、上述したＴＦＴセンサＴ０、Ｔ１が設けられている。このトランジスタＴ３のドレイン電極３１４は、データライン（データ入力ライン）を兼ねるようにして表示パネルの列方向に向かって延在している。また、トランジスタＴ３のソース電極は、トランジスタＴ４や容量Ｃを介して有機ＥＬ表示素子に接続されている。さらに、トランジスタＴ３のゲート電極はセレクトライン（画素選択ライン）３１８を兼ねるようにして表示パネルの行方向に向かって延在している。さらに、絶縁層３１５上には遮光壁３１６が形成されており、この遮光壁３１６により、ＲＧＢの各色に対応したサブ画素が区分されている。ＴＦＴセンサＴ０の光電変換部を遮光すべく、ＴＦＴセンサＴ０を覆う遮光壁３１６には、例えば遮光性の高い高分子材料（水を含まない）からなる遮光インク３１７が、例えばノズルコート法によって塗布されている。
【００６３】
ここで、図１３においては、有機ＥＬ表示素子に比して遮光壁３１６のほうが大きく図示されているが、図示の便宜上このように図示しているものであって、実際には有機ＥＬ表示素子のほうが大きいものである。
【００６４】
また、封止ガラス３０２には、ＴＦＴセンサＴ１に光を入射させるためのアルミニウム薄膜等の反射膜３３１が成膜されている。ここで、遮光壁３１６は、封止ガラス３０２の反射膜３３１との間に、所定の空隙（光バルブ）を形成するように、その高さ（図面垂直方向の長さ）が決定されている。このような構成としておくことにより、ＴＦＴセンサＴ１は、ユーザの指等によって封止ガラス３０２が押されていない間は、光バルブが開いた状態となる。この状態では、ＴＦＴセンサＴ１の光電変換部が露出状態となり、ＴＦＴセンサＴ１の近傍の有機ＥＬ表示素子が発光した光や表示パネル１０の外部からの光が光バルブを介してＴＦＴセンサＴ１の光電変換部に入射する。一方、ユーザの指等によって封止ガラス３０２に押し下げ圧力が加わった場合には封止ガラス３０２の一部が変形して光バルブが閉じた状態となる。この状態では、ＴＦＴセンサＴ１の光電変換部が遮光状態となる。
【００６５】
以上示したような有機ＥＬ表示装置においては、列方向に隣接する２個の表示画素からなる表示画素対を挟むようにアノードライン３１１、セレクトライン３１８を１組ずつ配置する。そして、このようにしてアノードライン３１１、セレクトライン３１８を配置することによって表示画素間に生じる空き領域にセンサゲートライン１２１を配置し、このセンサゲートライン１２１に表示画素の２個分に対応した受光面積を有するＴＦＴセンサを接続する。これによって、液晶表示装置の場合と同様にセンサゲートラインの本数を削減して表示画素の開口率を向上させることが可能である。また、有機ＥＬ表示装置の場合であっても、ＴＦＴセンサＴ０、Ｔ１を、図１４に示すようにしてセンサドライバ２０に接続することで、上述した液晶表示装置の場合と同様の効果を得ることが可能である。
【００６６】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。第１の実施形態では列方向に隣接する２個の表示画素を１個の表示画素対とし、この表示画素対に対して鏡像関係となるようにゲートライン１１１、容量ライン１５１を配置するとともに、表示画素対の間にセンサゲートライン１２１を配置することで、表示画素対の１個に隣接するように２個の表示画素に対応した受光面積を有するＴＦＴセンサを配置できるようにしている。これに対し、第２の実施形態は、図１５に示すように、行方向に隣接した２個の表示画素でなる表示画素対の間にのみ１個のＴＦＴセンサを配置し、このＴＦＴセンサにセンサドレインライン１２２、センサソースラインを接続する。その一方で、表示画素対の間の領域には、ＴＦＴセンサを配置しない。そして、表示パネル１０を正面から見たときに、各ＴＦＴセンサの両隣に隣接して配置される表示画素対のうちの左側の表示画素に隣接して配置されるドレインライン１１２については左側から画素ＴＦＴ Ｔ２を介して表示画素に接続し、右側の表示画素に隣接して配置されるドレインライン１１２については右側から画素ＴＦＴ Ｔ２を介して表示画素に接続する。即ち、ドレインライン１１２は、ＴＦＴセンサが配置されていない領域で対向するように且つセンサドレインライン１２２及びセンサソースライン１２３に対して鏡像関係となるように配置する。この場合には、１個のＴＦＴセンサの列方向長さは１個の表示画素の列方向長さに対応させる。
【００６７】
図１６は、ゲートライン１１１、センサゲートライン１２１、容量ライン１５１のレイアウトについて示した図である。第２の実施形態においては、図１６に示すように、ゲートライン１１１、センサゲートライン１２１、容量ライン１５１の何れも、表示画素の１行毎に、各行の表示画素を挟む領域に配置する。
【００６８】
なお、図１５、図１６で示したＴＦＴセンサ、ドレインライン１１２、センサドレインライン１２２、センサソースライン１２３のレイアウト以外の構成については第１の実施形態で説明したものがそのまま適用可能である。
【００６９】
以上説明したように、本実施形態においては、行方向に隣接配置される２個の表示画素からなる表示画素対の間にのみＴＦＴセンサを配置し、このＴＦＴセンサやセンサドレインライン１２２、センサソースラインに対してドレインライン１１２を鏡像関係に配置している。これによって、ＴＦＴセンサ、センサドレインライン１２２、及びセンサソースライン１２３の数が第１の実施形態の半分になる。これにより、第１の実施形態に比べてさらに表示画素の開口率を向上させることが可能である。
【００７０】
ここで、上述の第２の実施形態の例においては、行方向に隣接配置される２個の表示画素を１個の表示画素対としている。しかしながら、１個の表示画素対は任意の偶数列で有っても良い。この場合、ＴＦＴセンサ、センサドレインライン１２２、及びセンサソースライン１２３は、所定の偶数列でなる表示画素対を２等分する位置に設ける。例えば、行方向に隣接配置される４個の表示画素を１個の表示画素対とした場合、ＴＦＴセンサ、センサドレインライン１２２、及びセンサソースライン１２３は、表示画素対内の２列目と３列目の表示画素の間に設ければ良い。
【００７１】
［第３の実施形態］
次に、本発明の第３の実施形態について説明する。第３の第１の実施形態と第２の実施形態を組み合わせた例である。即ち、第３の実施形態においては、図１７に示すように、２行×２列の４個の表示画素でなる表示画素対を行方向に２等分する位置にのみＴＦＴセンサを配置する。この場合の１個のＴＦＴセンサの列方向長さも第１の実施形態と同様に表示画素対の列方向長さと一致させる。
【００７２】
なお、図１７で示したＴＦＴセンサ、ドレインライン１１２、センサドレインライン１２２、センサソースライン１２３のレイアウト以外の構成については第１の実施形態で説明したものがそのまま適用可能である。また、第３の実施形態では、第１及び第２の実施形態で説明した変形例を全て適用可能である。
【００７３】
以上説明したように、本実施形態においては、第１及び第２の実施形態よりもさらに表示画素の開口率を向上させることが可能である。
【００７４】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００７５】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【符号の説明】
【００７６】
１０…表示パネル、２０…センサドライバ、１０１…ＴＦＴ基板、１０２…カラーフィルタ基板、１０４…バックライト、１０５…絶縁膜、１１１…ゲート電極（ゲートライン）、１１２…ドレイン電極（ドレインライン）、１１３…ソース電極、１１４…画素電極、１２１…ゲート電極（センサゲートライン）、１２２…ドレイン電極（センサドレインライン）、１２３…ソース電極（センサソースライン）、１２４…光電変換部、１２５，１２６…遮光壁、１４１…カラーフィルタ、１４２…遮光膜、１４３…コモン電極、１５１…容量ライン、２０１…スキャンドライバ、２０１１…行方向シフトレジスタ、２０２…電流ドライバ、２０３…サンプルホールド（ＳＨ）回路、２０４…パラレルシリアル変換回路、２０５…アナログ−デジタル変換回路（ＡＤＣ）、３０１…ガラス基板、３０２…封止ガラス、３０４…光電変換部、３１１…アノード電極（アノードライン）、３１２…カソード電極、３１３…ＥＬ発光層、３１４…ドレイン電極（データライン）、３１５…絶縁層、３１６…遮光壁、３１７…遮光インク、３１８…セレクトライン、３３１…反射膜
【技術分野】
【０００１】
本発明は、光センサを用いたタッチパネルを内蔵してなる表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）を用いた光センサは、ゲートに所定の電位（通常は負の電位）を与えた状態において、該ＴＦＴへの光入射によって生じる光電流信号（ドレイン電流）を検出するものである。近年では、このような光センサを用いたタッチセンサを表示パネル内に組み込んだ表示装置についての提案が各種なされている（例えば、特許文献１）。特許文献１等の従来のタッチパネル組み込み式の表示装置においては、１個の表示画素に対応して１個の光センサを配置している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１７６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、特許文献１のように１個の表示画素に対して１個の光センサを配置した場合、表示画素当たりの開口率の低下量が大きくなる。これに対し、光センサを疎らに配置した場合には、タッチパネルとしての検出精度の低下等が懸念される。
【０００５】
本発明は、上記の事情に鑑みてなされたもので、タッチパネルとしての検出精度の低下を抑えながら、表示画素当たりの開口率の低下を抑制することが可能なように光センサが組み込まれた表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明の一態様の表示装置は、行方向に配列された複数の信号線と、列方向に配列された複数の走査線と、前記各信号線と前記各走査線に接続され、該各信号線と該各走査線の交点近傍に配設されて２次元配列された、光学素子を有する複数の表示画素と、前記各表示画素の間に配設されて２次元配列され、光の入射量に応じた光電流信号を出力する、前記各表示画素の数より少ない数の複数の薄膜トランジスタ光センサと、行方向に配設された前記各薄膜トランジスタ光センサのゲート電極に共通に接続されて、行方向に配列された複数のセンサゲートラインと、列方向に配設された前記各薄膜トランジスタ光センサのドレイン電極に共通に接続されて、列方向に配列された複数のセンサドレインラインと、列方向に配設された前記各薄膜トランジスタ光センサのソース電極に共通に接続されて、列方向に配列された複数のセンサソースラインと、（１）隣接する２行に配設された前記各表示画素に挟まれ、行方向に延在する複数の第１の領域であって、前記各走査線と前記各センサゲートラインとが、少なくとも１行に配設された前記各表示画素を介した互いに異なる前記各第１の領域に配設される前記複数の第１の領域、（２）隣接する２列に配設された前記各表示画素に挟まれ、列方向に延在する複数の第２の領域であって、前記各信号線と前記各センサドレインライン及び前記各センサソースラインとが、少なくとも１列に配設された前記各表示画素を介した互いに異なる前記各第２の領域に配設される前記複数の第２の領域、の（１）又は（２）の少なくとも何れか一方と、を具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、光センサを表示装置に組み込んだ場合の、表示画素当たりの開口率の低下を抑制することが可能である。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る表示装置の一例としての液晶表示装置の表示パネルの断面構造を示す図である。
【図２】ＴＦＴセンサＴ０の構成を示す図である。
【図３】ＴＦＴセンサＴ１の構成を示す図である。
【図４】本発明の第１の実施形態における液晶表示装置の表示パネルの正面図である。
【図５】本発明の第１の実施形態におけるゲートライン、センサゲートライン、容量ラインのレイアウトについて示した図である。
【図６】遮光膜が形成された状態の本実施形態の表示パネルの正面図である。
【図７】エリア分割の概要を示した図である。
【図８】図７のＡの部分の詳細な回路構成を示す図である。
【図９】センサドライバの構成の一例を示す回路図である。
【図１０】ａ−Ｓｉ ＴＦＴの光−電流特性を示す図である。
【図１１】遮光壁をカラーフィルタ基板上に設けた場合の変形例を示す図である。
【図１２】センサドライバの変形例の構成を示す回路図である。
【図１３】本発明の第１の実施形態に係る光センサ装置をタッチセンサとして組み込んだ有機ＥＬ表示装置の表示パネルの断面構造を示す図である。
【図１４】有機ＥＬ表示装置の、分割エリアの一部の、回路構成を示した図である。
【図１５】本発明の第２の実施形態における液晶表示装置の表示パネルの正面図である。
【図１６】本発明の第２の実施形態におけるゲートライン、センサゲートライン、容量ラインのレイアウトについて示した図である。
【図１７】本発明の第３の実施形態における液晶表示装置の表示パネルの正面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
まず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る表示装置の一例としての液晶表示装置の表示パネル１０の断面構造を示す図である。また、図２は、表示パネル１０に設けられるＴＦＴセンサＴ０の構成を示す図である。図３は、表示パネル１０に設けられるＴＦＴセンサＴ１の構成を示す図である。また、図４は液晶表示装置の表示パネル１０の正面図である。なお、図１は、図４に示すＡ−Ａ方向で切断して見た断面を示している。
【００１０】
図１に示す液晶表示装置の表示パネル１０は、ＴＦＴ基板１０１と、カラーフィルタ基板１０２との間に液晶１０３が封入されて構成されている。さらに、ＴＦＴ基板１０１の背面には光源としてのバックライト１０４が設けられ、ＴＦＴ基板１０１の背面から白色光の照射が可能になされている。
【００１１】
第１の基板としてのＴＦＴ基板１０１はガラス基板等の透明性を有する基板から構成され、このＴＦＴ基板１０１上には複数の薄膜トランジスタ光センサをなす複数のＴＦＴセンサＴ０、Ｔ１、複数の画素ＴＦＴ Ｔ２、複数のゲートライン（走査線）１１１、複数のドレインライン（信号線）１１２、複数のセンサゲートライン１２１、複数のセンサドレインライン１２２、及び複数のセンサソースライン１２３がそれぞれ形成されている。なお、Ａ−Ａ断面で見ると、図１において画素ＴＦＴ Ｔ２は見えず、ドレインライン１１２のみが見えている状態となる。各ドレインライン１１２はＴ２のドレイン電極に接続されているものであるが、実質的に画素ＴＦＴ Ｔ２のドレイン電極をなすものでもあるため、以下においては、ドレインライン１１２を画素ＴＦＴ Ｔ２のドレイン電極とも言うこととする。また、図４に示すように各ゲートライン１１１はＴ２のゲート電極に接続されているものであるが、実質的に画素ＴＦＴ Ｔ２のゲート電極をなすものでもあるため、以下においては、ゲートライン１１１を画素ＴＦＴ Ｔ２のゲート電極とも言うこととする。
【００１２】
薄膜トランジスタ光センサは、第１の薄膜トランジスタ光センサと、第２の薄膜トランジスタ光センサと、からなる。図２に示すように、第１の薄膜トランジスタ光センサとしてのＴＦＴセンサＴ０は、ゲート電極１２１と、ドレイン電極１２２と、ソース電極１２３と、アモルファスシリコン（ａ−Ｓｉ）膜による半導体層からなる光電変換部１２４と、透明性を有する絶縁膜からなるチャネル保護膜１２７と、を有している。ＴＦＴセンサＴ０のゲート電極１２１は、図４に示すようにして列方向に配列される２個の表示画素（サブ画素）の列方向長さに対応した長さを有して形成されている。また、このゲート電極１２１は、センサゲートラインを構成するように表示パネル１０の行方向に沿って延伸形成され、後述するセンサドライバのゲート端子に接続されている。また、ＴＦＴセンサＴ０のドレイン電極１２２、ソース電極１２３はそれぞれセンサドレインライン１２２、センサソースライン１２３を構成するように表示パネル１０の列方向に沿って延伸され、後述するセンサドライバのドレイン端子、ソース端子にそれぞれ接続されている。
【００１３】
また、ＴＦＴセンサＴ０の光電変換部１２４を覆う位置には例えば金属や樹脂といった遮光性を有する材料からなる遮光壁１２５が形成されている。さらに、ＴＦＴセンサＴ０の各電極及び光電変換部１２４は、透明性を有する絶縁膜１０５により絶縁されている。
【００１４】
このような構成のＴＦＴセンサＴ０は、図２に示すように、遮光壁１２５によって光電変換部１２４が遮光された状態となっているので、バックライト１０４からの光がＴＦＴセンサＴ０の光電変換部１２４には入射しない。この場合、ＴＦＴセンサＴ０は、選択状態となったときであっても常に暗電流に相当する光電流信号（ドレイン電流）を出力する。
【００１５】
第２の薄膜トランジスタ光センサとしてのＴＦＴセンサＴ１は、図３（ａ）に示すように、ゲート電極１２１と、ドレイン電極１２２と、ソース電極１２３と、ａ−Ｓｉ膜による半導体層からなる光電変換部１２４と、透明性を有する絶縁膜からなるチャネル保護膜１２７と、を有している。ＴＦＴセンサＴ１のゲート電極１２１は、図４に示すようにして列方向に配列される２個の表示画素（サブ画素）でなる表示画素対の列方向長さに対応した列方向長さを有して形成されている。また、このゲート電極１２１は、センサゲートライン１２１を構成するように延伸され、後述するセンサドライバのゲート端子に接続されている。また、ＴＦＴセンサＴ１のドレイン電極１２２、ソース電極１２３はそれぞれセンサドレインライン１２２、センサソースライン１２３を構成するように表示パネル１０の列方向に沿って延伸形成され、後述するセンサドライバのドレイン端子、ソース端子に接続されている。
【００１６】
また、ＴＦＴセンサＴ１の光電変換部１２４を囲むように例えば金属や樹脂といった遮光性を有する材料からなる遮光壁１２６が形成されている。この遮光壁１２６は、カラーフィルタ基板１０２との間に所定の空隙（光バルブという）を形成するようにその高さ（ＴＦＴ基板１０１の基板面に対して垂直をなす図面垂直方向の長さ）が決定されている。さらに、ＴＦＴセンサＴ１の各電極及び光電変換部１２４は、透明性を有する絶縁膜１０５により絶縁されている。
【００１７】
このような構成のＴＦＴセンサＴ１は、図３（ａ）に示すように、ユーザの指等による外力によってカラーフィルタ基板１０２が押されていない間は、光バルブが開いた状態となる。この状態では、ＴＦＴセンサＴ１の光電変換部１２４がチャネル保護膜１２７を介して露出状態となり、バックライト１０４から出射された光が光バルブを介してＴＦＴセンサＴ１の光電変換部１２４に入射する。したがって、ＴＦＴセンサＴ１は、選択状態となったときに、入射した光の照度に応じたドレイン電流を出力する。一方、ユーザの指等による外力によってカラーフィルタ基板１０２に押し下げ圧力が加わった場合には、図３（ｂ）に示すように、カラーフィルタ基板１０２の一部が変形して光バルブが閉じた状態（カラーフィルタ基板１０２と遮光壁１２６との空隙が無い状態）となる。この状態では、ＴＦＴセンサＴ１の光電変換部１２４が遮光状態となり、ＴＦＴセンサＴ１は、暗電流に相当するドレイン電流を出力する。
【００１８】
なお、図１では図示を省略しているが、バックライト１０４から出射された光を効率良くＴＦＴセンサＴ１の光電変換部１２４に入射させるように、カラーフィルタ基板１０２のＴＦＴ基板１０１と対向する側の面上に、ＴＦＴセンサＴ１の光電変換部１２４と対向するように、アルミニウム薄膜等の反射膜１２８を形成しておくことが望ましい。
【００１９】
画素ＴＦＴ Ｔ２は、ゲート電極１１１と、ドレイン電極１１２と、ソース電極１１３を有している。画素ＴＦＴ Ｔ２のゲート電極１１１は、図４に示す表示パネル１０のゲートライン（画素選択ライン）１１１を構成するように延伸されている。また、ドレイン電極１１２は、ドレインライン（データ入力ライン）１１２を構成するようにゲートライン１１１に対して直交するように延伸されている。これらゲートライン１１１とドレインライン１１２は図示しない表示ドライバに接続されている。さらに、ソース電極１１３は画素電極１１４に接続されている。
【００２０】
第２の基板としてのカラーフィルタ基板１０２はガラス基板等の透明性を有する基板から構成され、このカラーフィルタ基板１０２において画素電極１１４と対向する位置には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の何れかの色を有するカラーフィルタ１４１が形成されている。さらに、カラーフィルタ１４１を囲むように遮光膜１４２が形成されており、この遮光膜１４２がブラックマトリクスとして機能する。さらに、カラーフィルタ１４１上には例えばＩＴＯ（酸化インジウム錫）膜等の透明電極からなるコモン電極１４３が形成されている。コモン電極１４３には、所定の電位レベルを有するコモン電圧が与えられている。上述の画素電極１１４とコモン電極１４３と画素電極１１４とコモン電極１４３との間に狭持された液晶とにより、光学素子としての液晶表示素子が形成されている。
【００２１】
また、図１には示していないが、ＴＦＴ基板１０１とカラーフィルタ基板１０２とは、シール部材により接着され、また、シール部材によって液晶１０３が封止されている。
【００２２】
図４において、表示パネル１０のＲ、Ｇ、Ｂの各色に対応したサブ画素は、それぞれが画素ＴＦＴ Ｔ２と画素電極１１４の組を有して形成されている。そして、このようなＲ、Ｇ、Ｂの各色に対応した３個のサブ画素により１個の表示画素が構成されている。さらに、このようにして２次元配列された表示画素に対応して、ＴＦＴセンサＴ０（図４では遮光壁１２５によって隠された状態を示している）とＴＦＴセンサＴ１が行方向に交互に配置されている。
【００２３】
また、画素電極１１４の下面側（図面裏面側）には容量ライン１５１が引き回されており、この容量ライン１５１にはコモン電極１４３に印加されるコモン電圧と同一のレベルの電圧が与えられている。この容量ライン１５１と画素電極１１４とで各サブ画素に対応した蓄積容量が形成される。
【００２４】
ここで、本実施形態においては、高開口率化を図るため、列方向に隣接した２個の表示画素でなる表示画素対に隣接するように１個のＴＦＴセンサを配置する。また、センサとしての分解能を低下させないよう、該１個のＴＦＴセンサの列方向長さを表示画素対の列方向長さと一致させるようにする。このようにしてＴＦＴセンサを配置するために、本実施形態では、各表示画素対につき、画素ＴＦＴ Ｔ２及びゲートライン１１１を鏡像関係となるように接続する。即ち、図４に示すように、列方向に等間隔で配列される表示画素の２行毎に、該２行の表示画素を挟むようにして表示パネル１０の行方向に沿ってゲートライン１１１を配置する。そして、表示パネル１０を正面から見たときに、各２行の表示画素のうちの上側（図面では左側方向を上側とする）となる表示画素に隣接して配置されるゲートライン１１１については上側から画素ＴＦＴ Ｔ２を介して表示画素に接続し、各２行の表示画素のうちの下側となる表示画素に隣接して配置されるゲートライン１１１については下側から画素ＴＦＴ Ｔ２を介して表示画素に接続する。さらに、図４のようにしてゲートライン１１１を配置することによって各２行の表示画素の間に生じる空き領域にセンサゲートライン１２１を配置する。
【００２５】
図５は、ゲートライン１１１、センサゲートライン１２１、容量ライン１５１のレイアウトについて示した図である。これらの配線は何れもＴＦＴ基板１０１の同一層上に形成される。上述したように、ゲートライン１１１は、表示画素の２行毎に、当該２行の表示画素を挟む領域に配置されている。即ち、ゲートライン１１１は、１行目の表示画素の上側位置及び２行目の表示画素の下側位置、３行目の表示画素の上側位置及び４行目の表示画素の下側位置、…、（Ｎ−１）行目の表示画素の上側位置及びＮ行目の表示画素の下側位置にそれぞれ配置される。また、センサゲートライン１２１は、表示画素の２行毎に、各２行の表示画素の間の位置に配置されている。即ち、センサゲートライン１２１は、１行目の表示画素と２行目の表示画素の間の位置、３行目の表示画素と４行目の表示画素の間の位置、…、（Ｎ−１）行目の表示画素とＮ行目の表示画素の間の位置にそれぞれ配置される。さらに、上述したように、センサゲートライン１２１は、ＴＦＴセンサのゲート電極も兼ねており、各表示画素対に隣接するようにして列方向にも延在されている。
【００２６】
また、本実施形態では図５に示すように容量ライン１５１も、各表示画素対につき、鏡像関係となるように配置する。即ち、容量ライン１５１は、図５に示すように、１個の表示画素対に対し、センサゲートライン１２１を挟むように且つ各表示画素の外周部と対向するように引き回されている。
【００２７】
以上のようにしてゲートライン１１１、センサゲートライン１２１、容量ライン１５１を配置することにより、ゲートライン１１１、センサゲートライン１２１、容量ライン１５１の何れもが互いに交差することがない（導通することがない）。さらに、１本のセンサゲートライン１２１で１個の表示画素対に対応した２個分の受光面積のＴＦＴセンサを駆動することが可能である。このようにして、１個の表示画素に対応して１個のＴＦＴセンサを設ける場合に比べてセンサゲートライン１２１の数を半分に削減することができ、これによって表示パネル１０の表示画素当たりの開口率を向上させることが可能である。
【００２８】
また、ゲートライン１１１とセンサゲートライン１２１とが近接して配設されていないために、ゲートライン１１１に印加される信号電圧とセンサゲートライン１２１に印加される信号電圧との間の干渉が起こらないようにすることができる。これにより、各表示画素による表示状態に薄膜トランジスタ光センサの駆動による影響が生じないようにすることができるとともに、薄膜トランジスタ光センサによるユーザの接触位置の検出に各表示画素の駆動による影響が生じないようにすることができる。
【００２９】
また、図６は、カラーフィルタ基板１０２に遮光膜１４２が形成された状態の本実施形態の表示パネル１０の正面図である。上述したように、本実施形態のＴＦＴセンサは、表示パネル１０の面内におけるバックライト１０４の反射光を検出するセンサである。即ち、ＴＦＴセンサに外光を入射させる必要がないため、ＴＦＴセンサの部分を遮光膜１４２で完全に覆うことが可能である。このため、表示パネル１０を観察した場合には、表示画素以外の周期構造が視認されない状態となる。表示画素以外の周期構造が視認されてしまうと、画質に悪影響が及ぼすが、本実施形態ではこのような画質への悪影響も抑制することが可能である。
【００３０】
さらに、本実施形態においては、表示パネル１０の表示エリア（画素電極が配置されるエリア）を複数のエリアに分割し、分割エリア毎にユーザの指等の接触の有無を判定可能としている。図７は、このエリア分割の概要を示した図である。図７は、表示パネル１０の表示エリア（図示破線で示したエリア）を行方向に７分割、列方向に５分割した例を示している。図７に示すそれぞれの分割エリア（分割領域）１１は、人間の指の大きさ程度のエリアである、１辺が約５ｍｍの正方形エリアとなっている。そして、各分割エリア１１内には、図４に示したような表示画素が複数配置され、さらに、各表示画素対の両隣に隣接するように、即ち表示パネル１０の行方向に沿って交互にＴＦＴセンサＴ０及びＴＦＴセンサＴ１の対（センサ対）が配置されている。このようにしてＴＦＴセンサＴ０及びＴＦＴセンサＴ１を配置すると、１個のセンサ対としてはＴＦＴセンサＴ０とＴＦＴセンサＴ１とが近接したほぼ同位置に配置されていると考えることができる。この場合、ＴＦＴセンサＴ０とＴＦＴセンサＴ１とは素子温度がほぼ同一であると考えることができる。
【００３１】
また、本実施形態では、図７に示す分割エリア１１のうちで同一行（図示水平方向）に配置された分割エリア１１については表示エリアの外部でセンサゲートラインを共通化してセンサドライバ２０に接続するとともに、図７に示す分割エリア１１のうちで同一列（図示垂直方向）に配置された分割エリア１１については表示エリアの外部でセンサドレインライン、センサソースラインをそれぞれ共通化してセンサドライバ２０に接続する。なお、センサゲートライン、センサドレインライン、センサソースラインはそれぞれ表示エリアの外部で共通化することが好ましい。これは、センサゲートライン、センサドレインライン、センサソースラインを表示エリアの内部で共通化してしまうと、配線が複雑化するとともに、表示パネル１０に表示される画像に悪影響を与えるおそれもあるためである。
【００３２】
後述するが、本実施形態においては、１つの分割エリア１１内のＴＦＴセンサＴ０とＴＦＴセンサＴ１とのセンサ対は同時に駆動していく。このため、１つの分割エリア１１内のＴＦＴセンサＴ０とＴＦＴセンサＴ１とでセンサゲートラインを分ける必要はない。したがって、センサドライバ２０には分割エリアの行数分だけのゲート端子（図７に示すＧ１〜Ｇ５）を設ければ良い。これに対し、センサドレインラインについては、ＴＦＴセンサＴ０とＴＦＴセンサＴ１とで分ける必要がある。したがって、センサドライバ２０には、分割エリアの列数分だけのＴＦＴセンサＴ０用のドレイン端子（図７に示すＤ１−０〜Ｄ７−０）と分割エリアの列数分だけのＴＦＴセンサＴ１用のドレイン端子（図７に示すＤ１−１〜Ｄ７−１）をそれぞれ設ける必要がある。さらには、センサドライバ２０にはソース端子もＴＦＴセンサＴ０とＴＦＴセンサＴ１の分を個別に設ける。このようにしてセンサドライバ２０に端子を設けることにより、各分割エリア１１から出力されるドレイン電流を増加させることができるとともに、センサドライバ２０の端子数の削減にも繋がる。
【００３３】
図８は、図７のＡの部分の詳細な回路構成を示している。図８に示すように、同一行に配置されたＴＦＴセンサＴ０、Ｔ１のセンサゲートライン１２１は共通化され、さらに、共通化されたセンサゲートライン１２１は複数本が表示エリアの外部で共通化されて共通ゲートラインＧＬ５に接続され、共通ゲートラインＧＬ５はセンサドライバ２０のゲート端子Ｇ５に接続される。また、同一列に配置されたＴＦＴセンサＴ０のセンサドレインライン１２２は共通化され、さらに、共通化されたセンサドレインライン１２２は複数本が表示エリアの外部で共通化されて共通ドレインライン（第１のセンサドレインライン）ＤＬ７０に接続され、共通ドレインラインＤＬ７０はセンサドライバ２０のドレイン端子Ｄ７−０に接続される。同様に、同一列に配置されたＴＦＴセンサＴ１のセンサドレインライン１２２は共通化され、さらに、共通化されたセンサドレインライン１２２は複数本が表示エリアの外部で共通化されて共通ドレインライン（第２のセンサドレインライン）ＤＬ７１に接続され、共通ドレインラインＤＬ７１はセンサドライバ２０のドレイン端子Ｄ７−１に接続される。また、同一列に配置されたＴＦＴセンサＴ０のセンサソースライン１２３は共通化され、さらに、共通化されたセンサソースライン１２３は複数本が表示エリアの外部で共通化されて共通ソースライン（第１のセンサソースライン）ＳＬ７０に接続され、共通ソースラインＳＬ７０はセンサドライバ２０のソース端子Ｓ７−０に接続される。さらに、同一列に配置されたＴＦＴセンサＴ１のセンサソースライン１２３は共通化され、さらに、共通化されたセンサソースライン１２３は複数本が表示エリアの外部で共通化されて共通ソースライン（第２のセンサソースライン）ＳＬ７１に接続され、共通ソースラインＳＬ７０はセンサドライバ２０のソース端子Ｓ７−１に接続される。
【００３４】
図９は、センサドライバ２０の構成の一例を示す回路図である。センサドライバ２０は、ゲート端子Ｇ１〜Ｇ５からセンサ走査信号を順次出力して、各ゲート端子に接続されているＴＦＴセンサＴ０とＴＦＴセンサＴ１の対を行単位で順次選択状態に設定するとともに、選択状態に設定されたＴＦＴセンサＴ１から出力される光電流信号（ドレイン電流）を電圧信号に変換し、複数のＴＦＴセンサＴ１に基づく複数の電圧信号を並行して取り込み、各電圧信号に応じた複数のデジタル信号出力Ｖｏｕｔを順次出力する。このようなセンサドライバ２０は、スキャンドライバ２０１と、電流ドライバ２０２とを有している。
【００３５】
スキャンドライバ２０１は、行方向駆動部としての行方向シフトレジスタ２０１１を有している。行方向シフトレジスタ２０１１は、表示パネル１０のゲート端子数と同数（図９の例では５個）のゲート端子を有しており、センサゲートラインを介して接続されている複数のＴＦＴセンサＴ０、Ｔ１を選択状態とする。
【００３６】
また、変換回路としての電流ドライバ２０２は、表示パネル１０のドレイン端子、ソース端子と同数の端子（図９の例ではドレイン端子（７×２）＋ソース端子（７×２）＝２８個）を有している。そして、ＴＦＴセンサＴ０からのドレイン電流を入力するための複数のドレイン端子Ｄｍ−０（ｍ＝１、２、…、７。図７に対応）はそれぞれオペアンプＡＭＰ１の非反転入力端子に接続されている。さらに、この非反転入力端子には電位Ｖｄを与える定電圧源が接続されている。また、ＴＦＴセンサＴ１からのドレイン電流を入力するための複数のドレイン端子Ｄｍ−１（ｍ＝１、２、…、７）はそれぞれオペアンプＡＭＰ１の反転入力端子に接続されている。また、オペアンプＡＭＰ１の反転入力端子と出力端子との間には抵抗器Ｒｆが接続されており、オペアンプＡＭＰ１と抵抗器Ｒｆとで電流−電圧変換回路を構成している。
【００３７】
また、複数の共通ソースラインＳＬｍ０（ｍ＝１、２、…、７）に接続された複数のソース端子Ｓｍ−０（ｍ＝１、２、…、７）は定電流源に接続されている。この定電流源は、電位ＶＳＳ（ＶＳＳ＜Ｖｄ）を与える定電圧源にも接続され、ソース端子Ｓｍ−０から定電圧源ＶＳＳに向かう定電流Ｉｓを供給する電流吸い込み型の電流源である。さらに、複数の共通ソースラインＳＬｍ１（ｍ＝１、２、…、７）に接続された複数のソース端子Ｓｍ−１（ｍ＝１、２、…、７）はバッファ回路ＢＵＦを介して電流源Ｉｓに接続されている。
【００３８】
また、複数のオペアンプＡＭＰ１の出力端子はサンプルホールド（ＳＨ）回路２０３に共通に接続されている。サンプルホールド（ＳＨ）回路２０３は、複数のドレイン端子Ｄｍ−１（ｍ＝１、２、…、７）に対応する複数のオペアンプＡＭＰ１の出力電圧（電圧信号）をパラレル信号として並行して取り込む。そして、ＳＨ回路２０３はパラレルシリアル変換回路２０４に接続され、パラレルシリアル変換回路２０４は、アナログ−デジタル変換回路（ＡＤＣ）２０５に接続されている。パラレルシリアル変換回路２０４は、サンプルホールド（ＳＨ）回路２０３が取り込んだパラレル信号としての複数のオペアンプＡＭＰ１の出力電圧をシリアル信号に変換して、アナログ−デジタル変換回路（ＡＤＣ）２０５に供給する。アナログ−デジタル変換回路（ＡＤＣ）２０５は、パラレルシリアル変換回路２０４から供給されたシリアル信号をデジタル信号に変換して、デジタル信号出力Ｖｏｕｔとして出力する。
【００３９】
以下、図１〜図９で示した液晶表示装置の動作について説明する。
まず、液晶表示装置の表示動作について説明する。なお、表示動作については従来の液晶表示装置と何ら変わらないのでここでは簡単に説明する。
【００４０】
１画面分の画像の表示に際し、図示しない表示ドライバは、図４に示す上側の行のゲートライン１１１から順次ハイレベルの走査信号を供給するとともに、各ドレインライン１１２に、対応するサブ画素に表示させるべき画像の階調レベルに応じた階調信号を供給する。走査信号がハイレベルとなると、この走査信号がハイレベルとなったゲートライン１１１に接続されている１行分の画素ＴＦＴ Ｔ２が全てオン状態となり、サブ画素が選択状態となる。画素ＴＦＴ Ｔ２がオン状態となると、このオン状態となった画素ＴＦＴ Ｔ２を介してドレインライン１１２に供給された階調信号が画素電極１１４に印加される。このとき、階調信号の印加によって画素電極１１４に発生する画素電極電圧とコモン電極に印加されているコモン電圧との差の電圧が液晶１０３に印加され、対応するサブ画素での画像表示が行われる。また、この液晶１０３に印加される電圧は画素電極１１４に印加された階調信号は次の階調信号の印加がなされるまで、容量ライン１５１と画素電極１１４とによって形成される蓄積容量に保持される。
【００４１】
次に、タッチセンサとしての動作について説明する。初期状態では行方向シフトレジスタ２０１１からの電圧印加がなされていない。この状態では表示エリア内の全てのＴＦＴセンサが非選択状態となっており、選択状態に対応したドレイン電流が流れない状態となっている。実際には、図１０に示すように、ＴＦＴセンサが非選択状態（例えばＶｇｓ＝０［Ｖ］）のときであってもドレイン電流は流れるが、この非選択状態のドレイン電流は、選択状態（例えばＶｇｓ＝３〜５［Ｖ］）のドレイン電流に比べて非常に小さいものである。
【００４２】
全てのＴＦＴセンサが非選択状態である場合において、行方向シフトレジスタ２０１１は、まず、図７に示す１行目の分割エリア１１に対応したゲート端子Ｇ１に接続されているＴＦＴセンサＴ０、Ｔ１を選択状態とすべく、ゲート端子Ｇ１の電圧をＴＦＴセンサＴ０、Ｔ１のオンレベルの電圧とする。一方、ゲート端子Ｇ２〜Ｇ５の電圧はＴＦＴセンサＴ０、Ｔ１のオフレベルの電圧とする。
【００４３】
行方向シフトレジスタ２０１１によってゲート端子Ｇ１に接続された１行目の分割エリア１１に含まれる全てのＴＦＴセンサＴ０、Ｔ１が選択状態となると、各ＴＦＴセンサＴ０、Ｔ１から、選択状態に対応したドレイン電流が出力される状態となる。これにより、１行目の分割エリア１１における指等の接触の有無を判定することが可能となる。
【００４４】
このとき、オペアンプＡＭＰ１のイマジナリーショートにより、ＴＦＴセンサＴ０のドレイン電圧とＴＦＴセンサＴ１のドレイン電圧とが等しくなっている。即ち、定電圧源ＶｄによってＴＦＴセンサＴ０のドレイン電圧が一定値Ｖｄに固定され、またＴＦＴセンサＴ１のドレイン電圧もＶｄとなる。なお、Ｖｄの具体的数値は特に限定されるものではなく、例えばＶｄ＝ゼロ［Ｖ］である。
【００４５】
また、定電流源によって、ＴＦＴセンサＴ０から定電圧ＶＳＳに向かって一定のドレイン電流Ｉｓが流れる。ＴＦＴセンサＴ０から一定のドレイン電流Ｉｓが流れ、ＴＦＴセンサＴ０のドレイン電圧とゲート電圧が一定であるので、ＴＦＴセンサＴ０のソース電圧が浮動状態となる。また、バッファ回路ＢＵＦによって、ＴＦＴセンサＴ０のソース電圧とＴＦＴセンサＴ１のソース電圧とが等しくなる。
【００４６】
したがって、ＴＦＴセンサＴ０の各電極とＴＦＴセンサＴ１の各電極とはそれぞれ等電圧となる。この状態において、ＴＦＴセンサＴ１の光電変換部１２４へのバックライト１０４からの光の入射がない場合、即ち１行目の分割エリア１１への指等の接触がない場合に、ＴＦＴセンサＴ１からは、ＴＦＴセンサＴ０のドレイン電流Ｉｓと同じ大きさのドレイン電流Ｉｄｓ０が出力される。この関係は、ＴＦＴセンサＴ０とＴＦＴセンサＴ１とが同一サイズであると仮定した場合である。ＴＦＴセンサＴ０とＴＦＴセンサＴ１とが異なるサイズである場合のＴＦＴセンサＴ１のドレイン電流Ｉｄｓ０は、Ｉｄｓ０＝Ｉｓ×（Ｓ１／Ｓ０）となる。ここで、Ｓ１は、ＴＦＴセンサＴ１のチャネル幅をチャネル長で除算した値であり、Ｓ０は、ＴＦＴセンサＴ０のチャネル幅をチャネル長で除算した値である。
【００４７】
また、ＴＦＴセンサＴ１の光電変換部１２４へのバックライト１０４からの光の入射があった場合には入射した光の照度に応じてドレイン電流が増加する。この像分をΔＩｄｓとした場合、光入射時のドレイン電流ＩｄｓはＩｄｓ＝Ｉｄｓ０＋ΔＩｄｓとなる。
【００４８】
このようにして１行目の分割エリア１１から出力されるドレイン電流Ｉｄｓは、オペアンプＡＭＰ１と抵抗器Ｒｆとから構成される電流−電圧変換回路によって電圧に変換される。このオペアンプＡＭＰ１の出力電圧は、抵抗器Ｒｆの抵抗値をＲｆとすると、−Ｉｄｓ×Ｒｆとなる。このようにして各オペアンプＡＭＰ１からの出力電圧がパラレル信号としてＳＨ回路２０３によって保持される。その後、ＳＨ回路２０３によって保持された電圧がパラレルシリアル変換回路２０４においてシリアル信号に変換されてＡＤＣ２０５に入力される。そして、このシリアル信号に変換された電圧がＡＤＣ２０５に順次入力されてデジタル信号に変換される。このデジタル信号出力Ｖｏｕｔが図示しないタッチセンサの制御回路に入力される。このタッチセンサの制御回路は、デジタル信号出力Ｖｏｕｔの値が１行目の何列目の分割エリア１１に対応したものであるか、及びデジタル信号出力Ｖｏｕｔの値がＩｄｓに対応したものかＩｄｓ０に対応したものかを判定することにより、１行目の何れかの列の分割エリア１１への指等の接触があったか否かを判定する。
【００４９】
また、１行目の分割エリア１１への指等の接触があったか否かの判定が終了した後、行方向シフトレジスタ２０１１は、２行目の分割エリア１１に対応したゲート端子Ｇ２に接続されているＴＦＴセンサＴ０、Ｔ１を選択状態とすべく、ゲート端子Ｇ２の電圧をＴＦＴセンサＴ０、Ｔ１のオンレベルの電圧とする。以後も同様に、１行分の分割エリア１１への指等の接触があったか否かの判定が終了した後、行方向シフトレジスタ２０１１は、次の行の分割エリア１１に対応したゲート端子の電圧をＴＦＴセンサＴ０、Ｔ１のオンレベルの電圧とする。これにより、表示エリアの全域で指等の接触があったか否かの判定を行うことができる。
【００５０】
以上説明したように、本実施形態においては、列方向に隣接配置される２個の表示画素からなる表示画素対に対してゲートライン１１１を鏡像関係に配置している。そして、表示画素対の間に生じる空き領域にセンサゲートラインを配置し、このセンサゲートラインに表示画素の２個分に対応した受光面積を有するＴＦＴセンサを接続している。これによってセンサゲートラインの本数を削減して表示画素の開口率を向上させることが可能である。
【００５１】
また、本実施形態では、２次元状に配置されたＴＦＴセンサＴ０とＴＦＴセンサＴ１に対し、分割エリア１１の行単位でＴＦＴセンサＴ０とＴＦＴセンサＴ１を選択しつつＴＦＴセンサＴ１のドレイン電流に応じた電圧信号を取り込むようにしている。ＴＦＴのドレイン電流は照度の他に、経時変化や温度変化によっても変化してしまうが、本実施形態では、ＴＦＴセンサＴ１のドレイン電流のうちＩｄｓ０を一定とすることができる。上述したように、ＴＦＴセンサＴ０とＴＦＴセンサＴ１とはセンサ対として見ると同じ温度条件であると考えることができるから、ＴＦＴセンサＴ０やＴＦＴセンサＴ１の経時変化や温度変化による影響は、Ｉｄｓ０に変化をもたらさず、ＴＦＴセンサＴ０やＴＦＴセンサＴ１のソース電圧に変化をもたらす。このように、ＴＦＴセンサＴ１のドレイン電流Ｉｄｓは照度にのみ依存するものとなり、ＴＦＴセンサＴ０やＴＦＴセンサＴ１の経時変化や温度変化による影響を廃した電圧信号を取り込むことが可能である。また、本実施形態では、スキャンドライバ２０１の行方向シフトレジスタ２０１１が分割エリア１１の１行分のＴＦＴセンサＴ０、Ｔ１を同時に選択状態とする。したがって、オペアンプＡＭＰ１からはドレイン電流に対応した出力電圧（電圧信号）がパラレル信号として出力されるが、このパラレル信号をシリアル信号として取り込むことで線順次駆動でＴＦＴセンサの信号を取り込むことが可能である。
【００５２】
また、本実施形態の光センサ装置をタッチセンサとして用いることを考えた場合、表示画素単位のような微小エリア単位で接触の有無を判定する必要がない場合が多い。このため、図７のように、表示エリアを複数の表示画素を含んでなる複数の分割エリア１１単位に分割し、分割エリア１１の行単位で接触の有無を判定するようにすることが可能である。この場合、分割エリア１１の行単位でセンサゲートライン１２１やセンサドレインライン１２２、センサソースライン１２３を共通化することができるのでセンサドライバ２０の端子数の削減に繋がる。また、分割エリア１１の単位でまとめてドレイン電流を取り出すようにすることで、ドレイン電流の増幅をすることなく大きなドレイン電流を取り出すことができる。これにより、接触の有無の判定における誤判定の可能性を低減することが可能である。
【００５３】
さらに、本実施形態では、同一行に配列されたＴＦＴセンサＴ０、Ｔ１についてはセンサゲートライン１２１を共通化するとともに、同一列に配列されたＴＦＴセンサＴ０、Ｔ１についてはセンサドレインライン１２２、センサソースライン１２３を共通化している。このような構成とすることにより、センサゲートライン１２１、センサドレインライン１２２、センサソースライン１２３の本数を必要最小限とすることが可能である。
【００５４】
ここで、図１０のａ−Ｓｉ ＴＦＴの光−電流特性に示されるように、ａ−Ｓｉ ＴＦＴを用いた薄膜トランジスタ光センサにおいては、ゲート電圧を負とした場合の照度に対するドレイン電流の増幅率が、ゲート電圧を正とした場合の照度に対するドレイン電流の増幅率よりも大きい。このため、通常、ＴＦＴを薄膜トランジスタ光センサとして用いる場合には、ＴＦＴに負のゲート電圧を印加するようにしている。しかしながら、本実施形態では同一列のＴＦＴを共通のセンサドレインライン１２２に接続しているため、負のゲート電圧を印加してＴＦＴを用いると、同一列に属する全てのＴＦＴから常にドレイン電流が流れる状態となってしまい、分割エリアの行単位での接触の有無の判定を行うことができない。これに対し、正のゲート電圧（Ｖｇｓ＝３〜５［Ｖ］）を印加してＴＦＴを用いることで分割エリアの行単位での接触の有無の判定を行うことが可能である。ただし、正のゲート電圧を印加してＴＦＴを用いると、上述した経時変化や温度変化による影響が大きくなる。しかしながら、本実施形態では上述した構成により、経時変化や温度変化による影響を廃することができるので、配線数を少なくしつつ、分割エリア１１の行単位で正しい接触の有無の判定を行うことが可能である。
【００５５】
また、本実施形態によれば、表示画素を構成する画素ＴＦＴ Ｔ２と光センサ装置を構成するＴＦＴセンサＴ０、Ｔ１とを同一プロセスで製造でき、製造コストを削減することも可能である。
【００５６】
さらに、ＴＦＴセンサＴ１の光電変換部１２４を囲むように遮光壁１２６を設けることで、分割エリア１１への指等の接触時にＴＦＴセンサＴ１の光電変換部１２４を完全に遮光することが可能である。さらに遮光膜１４２によってＴＦＴセンサの部分を完全に覆うことが可能であるため、表示パネル１０を観察した場合において、表示画素以外の周期構造が視認されないようにすることが可能である。
【００５７】
なお、上述した実施形態では、ＴＦＴ基板１０１上に遮光壁１２６を設けるようにしているが、分割エリア１１への指等の接触時にＴＦＴセンサＴ１の光電変換部１２４を完全に遮光することができれば、必ずしもＴＦＴ基板１０１上に遮光壁１２６を設ける必要はない。例えば、図１１に示すように、カラーフィルタ基板１０２上のＴＦＴセンサＴ１の光電変換部１２４を囲む位置に遮光壁１２６を設けるようにしても良い。また、遮光壁１２５は、図１で示すような厚膜でなく、図１１で示すような薄膜としても良い。
【００５８】
また、図９に示したセンサドライバ２０の回路構成も一例であって適宜変更可能である。例えば、図９の例では、定電流源を電流吸い込み型の定電流源としているが、これに限るものではない。即ち、図１２に示すような、ソース端子Ｓｍ−０に向かう定電流Ｉｓを供給する電流吐き出し型の定電流源としても上述した図９の構成と同様の効果が得られる。なお、吐き出し型の定電流源とする場合には、図１２に示すように、電流源Ｉｓを、電圧Ｖｄｄを与える定電圧源に接続し、ＴＦＴセンサＴ０を、電圧Ｖｓ（Ｖｓ＜Ｖｄｄ）を与える電圧源に接続する変更も行う必要がある。
【００５９】
さらに、上述した実施形態は、液晶表示装置にタッチセンサを組み込む場合の例を示したが、本実施形態の手法は液晶表示装置以外の例えば有機ＥＬ表示装置にも適用可能である。図１３は、本発明の一実施形態に係る光センサ装置をタッチセンサとして組み込んだ有機ＥＬ表示装置の表示パネル１０の、上記図１と同等の切断位置での断面構造を示す図である。また、図１４は有機ＥＬ表示装置の表示パネル１０の、上記図７に対応する一つの分割エリアの一部の、回路構成を示す図である。
【００６０】
図１３において、有機ＥＬ表示装置は、ガラス基板３０１と封止ガラス３０２とを有し、ガラス基板３０１と封止ガラス３０２との間は図示しないシール部材によって所定の間隔を有するように封止されている。
【００６１】
ガラス基板３０１には、各色のサブ画素に対応した有機ＥＬ表示素子におけるアノード電極３１１が形成されている。そして、アノード電極３１１には、電子輸送層とホール輸送層を含んでなる有機ＥＬ発光層３１３が積層されている。さらに、有機ＥＬ発光層３１３には例えばＩＴＯ等からなるカソード電極３１２が設けられている。
【００６２】
また、このような有機ＥＬ表示素子を光学素子として有する各色のサブ画素は、例えば絶縁層３１５によって絶縁されている。さらに、この絶縁層３１５中に、図１４に示すトランジスタＴ３（図１３にはドレイン電極３１４のみが示されている）と、上述したＴＦＴセンサＴ０、Ｔ１が設けられている。このトランジスタＴ３のドレイン電極３１４は、データライン（データ入力ライン）を兼ねるようにして表示パネルの列方向に向かって延在している。また、トランジスタＴ３のソース電極は、トランジスタＴ４や容量Ｃを介して有機ＥＬ表示素子に接続されている。さらに、トランジスタＴ３のゲート電極はセレクトライン（画素選択ライン）３１８を兼ねるようにして表示パネルの行方向に向かって延在している。さらに、絶縁層３１５上には遮光壁３１６が形成されており、この遮光壁３１６により、ＲＧＢの各色に対応したサブ画素が区分されている。ＴＦＴセンサＴ０の光電変換部を遮光すべく、ＴＦＴセンサＴ０を覆う遮光壁３１６には、例えば遮光性の高い高分子材料（水を含まない）からなる遮光インク３１７が、例えばノズルコート法によって塗布されている。
【００６３】
ここで、図１３においては、有機ＥＬ表示素子に比して遮光壁３１６のほうが大きく図示されているが、図示の便宜上このように図示しているものであって、実際には有機ＥＬ表示素子のほうが大きいものである。
【００６４】
また、封止ガラス３０２には、ＴＦＴセンサＴ１に光を入射させるためのアルミニウム薄膜等の反射膜３３１が成膜されている。ここで、遮光壁３１６は、封止ガラス３０２の反射膜３３１との間に、所定の空隙（光バルブ）を形成するように、その高さ（図面垂直方向の長さ）が決定されている。このような構成としておくことにより、ＴＦＴセンサＴ１は、ユーザの指等によって封止ガラス３０２が押されていない間は、光バルブが開いた状態となる。この状態では、ＴＦＴセンサＴ１の光電変換部が露出状態となり、ＴＦＴセンサＴ１の近傍の有機ＥＬ表示素子が発光した光や表示パネル１０の外部からの光が光バルブを介してＴＦＴセンサＴ１の光電変換部に入射する。一方、ユーザの指等によって封止ガラス３０２に押し下げ圧力が加わった場合には封止ガラス３０２の一部が変形して光バルブが閉じた状態となる。この状態では、ＴＦＴセンサＴ１の光電変換部が遮光状態となる。
【００６５】
以上示したような有機ＥＬ表示装置においては、列方向に隣接する２個の表示画素からなる表示画素対を挟むようにアノードライン３１１、セレクトライン３１８を１組ずつ配置する。そして、このようにしてアノードライン３１１、セレクトライン３１８を配置することによって表示画素間に生じる空き領域にセンサゲートライン１２１を配置し、このセンサゲートライン１２１に表示画素の２個分に対応した受光面積を有するＴＦＴセンサを接続する。これによって、液晶表示装置の場合と同様にセンサゲートラインの本数を削減して表示画素の開口率を向上させることが可能である。また、有機ＥＬ表示装置の場合であっても、ＴＦＴセンサＴ０、Ｔ１を、図１４に示すようにしてセンサドライバ２０に接続することで、上述した液晶表示装置の場合と同様の効果を得ることが可能である。
【００６６】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。第１の実施形態では列方向に隣接する２個の表示画素を１個の表示画素対とし、この表示画素対に対して鏡像関係となるようにゲートライン１１１、容量ライン１５１を配置するとともに、表示画素対の間にセンサゲートライン１２１を配置することで、表示画素対の１個に隣接するように２個の表示画素に対応した受光面積を有するＴＦＴセンサを配置できるようにしている。これに対し、第２の実施形態は、図１５に示すように、行方向に隣接した２個の表示画素でなる表示画素対の間にのみ１個のＴＦＴセンサを配置し、このＴＦＴセンサにセンサドレインライン１２２、センサソースラインを接続する。その一方で、表示画素対の間の領域には、ＴＦＴセンサを配置しない。そして、表示パネル１０を正面から見たときに、各ＴＦＴセンサの両隣に隣接して配置される表示画素対のうちの左側の表示画素に隣接して配置されるドレインライン１１２については左側から画素ＴＦＴ Ｔ２を介して表示画素に接続し、右側の表示画素に隣接して配置されるドレインライン１１２については右側から画素ＴＦＴ Ｔ２を介して表示画素に接続する。即ち、ドレインライン１１２は、ＴＦＴセンサが配置されていない領域で対向するように且つセンサドレインライン１２２及びセンサソースライン１２３に対して鏡像関係となるように配置する。この場合には、１個のＴＦＴセンサの列方向長さは１個の表示画素の列方向長さに対応させる。
【００６７】
図１６は、ゲートライン１１１、センサゲートライン１２１、容量ライン１５１のレイアウトについて示した図である。第２の実施形態においては、図１６に示すように、ゲートライン１１１、センサゲートライン１２１、容量ライン１５１の何れも、表示画素の１行毎に、各行の表示画素を挟む領域に配置する。
【００６８】
なお、図１５、図１６で示したＴＦＴセンサ、ドレインライン１１２、センサドレインライン１２２、センサソースライン１２３のレイアウト以外の構成については第１の実施形態で説明したものがそのまま適用可能である。
【００６９】
以上説明したように、本実施形態においては、行方向に隣接配置される２個の表示画素からなる表示画素対の間にのみＴＦＴセンサを配置し、このＴＦＴセンサやセンサドレインライン１２２、センサソースラインに対してドレインライン１１２を鏡像関係に配置している。これによって、ＴＦＴセンサ、センサドレインライン１２２、及びセンサソースライン１２３の数が第１の実施形態の半分になる。これにより、第１の実施形態に比べてさらに表示画素の開口率を向上させることが可能である。
【００７０】
ここで、上述の第２の実施形態の例においては、行方向に隣接配置される２個の表示画素を１個の表示画素対としている。しかしながら、１個の表示画素対は任意の偶数列で有っても良い。この場合、ＴＦＴセンサ、センサドレインライン１２２、及びセンサソースライン１２３は、所定の偶数列でなる表示画素対を２等分する位置に設ける。例えば、行方向に隣接配置される４個の表示画素を１個の表示画素対とした場合、ＴＦＴセンサ、センサドレインライン１２２、及びセンサソースライン１２３は、表示画素対内の２列目と３列目の表示画素の間に設ければ良い。
【００７１】
［第３の実施形態］
次に、本発明の第３の実施形態について説明する。第３の第１の実施形態と第２の実施形態を組み合わせた例である。即ち、第３の実施形態においては、図１７に示すように、２行×２列の４個の表示画素でなる表示画素対を行方向に２等分する位置にのみＴＦＴセンサを配置する。この場合の１個のＴＦＴセンサの列方向長さも第１の実施形態と同様に表示画素対の列方向長さと一致させる。
【００７２】
なお、図１７で示したＴＦＴセンサ、ドレインライン１１２、センサドレインライン１２２、センサソースライン１２３のレイアウト以外の構成については第１の実施形態で説明したものがそのまま適用可能である。また、第３の実施形態では、第１及び第２の実施形態で説明した変形例を全て適用可能である。
【００７３】
以上説明したように、本実施形態においては、第１及び第２の実施形態よりもさらに表示画素の開口率を向上させることが可能である。
【００７４】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００７５】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【符号の説明】
【００７６】
１０…表示パネル、２０…センサドライバ、１０１…ＴＦＴ基板、１０２…カラーフィルタ基板、１０４…バックライト、１０５…絶縁膜、１１１…ゲート電極（ゲートライン）、１１２…ドレイン電極（ドレインライン）、１１３…ソース電極、１１４…画素電極、１２１…ゲート電極（センサゲートライン）、１２２…ドレイン電極（センサドレインライン）、１２３…ソース電極（センサソースライン）、１２４…光電変換部、１２５，１２６…遮光壁、１４１…カラーフィルタ、１４２…遮光膜、１４３…コモン電極、１５１…容量ライン、２０１…スキャンドライバ、２０１１…行方向シフトレジスタ、２０２…電流ドライバ、２０３…サンプルホールド（ＳＨ）回路、２０４…パラレルシリアル変換回路、２０５…アナログ−デジタル変換回路（ＡＤＣ）、３０１…ガラス基板、３０２…封止ガラス、３０４…光電変換部、３１１…アノード電極（アノードライン）、３１２…カソード電極、３１３…ＥＬ発光層、３１４…ドレイン電極（データライン）、３１５…絶縁層、３１６…遮光壁、３１７…遮光インク、３１８…セレクトライン、３３１…反射膜
【特許請求の範囲】
【請求項１】
行方向に配列された複数の信号線と、
列方向に配列された複数の走査線と、
前記各信号線と前記各走査線に接続され、該各信号線と該各走査線の交点近傍に配設されて２次元配列された、光学素子を有する複数の表示画素と、
前記各表示画素の間に配設されて２次元配列され、光の入射量に応じた光電流信号を出力する、前記各表示画素の数より少ない数の複数の薄膜トランジスタ光センサと、
行方向に配設された前記各薄膜トランジスタ光センサのゲート電極に共通に接続されて、行方向に配列された複数のセンサゲートラインと、
列方向に配設された前記各薄膜トランジスタ光センサのドレイン電極に共通に接続されて、列方向に配列された複数のセンサドレインラインと、
列方向に配設された前記各薄膜トランジスタ光センサのソース電極に共通に接続されて、列方向に配列された複数のセンサソースラインと、
（１）隣接する２行に配設された前記各表示画素に挟まれ、行方向に延在する複数の第１の領域であって、前記各走査線と前記各センサゲートラインとが、少なくとも１行に配設された前記各表示画素を介した互いに異なる前記各第１の領域に配設される前記複数の第１の領域、（２）隣接する２列に配設された前記各表示画素に挟まれ、列方向に延在する複数の第２の領域であって、前記各信号線と前記各センサドレインライン及び前記各センサソースラインとが、少なくとも１列に配設された前記各表示画素を介した互いに異なる前記各第２の領域に配設される前記複数の第２の領域、の（１）又は（２）の少なくとも何れか一方と、
を具備することを特徴とする表示装置。
【請求項２】
前記複数の表示画素は、列方向に隣接して配設された２個の前記表示画素からなり、２次元配列された複数の表示画素対をなし、
前記各走査線は、列方向に隣接する前記各表示画素対の間の前記第１の領域に配設され、
前記各センサゲートラインは、行方向に配列された前記各表示画素対の前記２個の表示画素に挟まれた前記第１の領域に配設され、
前記複数の薄膜トランジスタ光センサは、行方向に隣接する前記各表示画素対の間の領域に、該各表示画素対に隣接して設けられていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記薄膜トランジスタ光センサの列方向の長さは、前記表示画素対の列方向の長さに対応した値に設定されていることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記複数の表示画素は、行方向に隣接して配設された偶数個の前記表示画素からなり、２次元配列された複数の表示画素対をなし、
前記各信号線は、行方向に隣接する前記各表示画素対の間の前記第２の領域に配設され、
前記各センサドレインライン及び前記各センサソースラインは、列方向に配列された前記各表示画素対の、前記偶数個の表示画素を行方向に２等分した位置の、該各表示画素に挟まれた前記第２の領域に配設され、
前記各薄膜トランジスタ光センサは、前記各表示画素対の、前記偶数個の表示画素を行方向に２等分した位置の、該各表示画素に挟まれた領域に設けられていることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記各表示画素対は、行方向に隣接して配設された２個の前記表示画素からなり、
前記各センサドレインライン及び前記各センサソースラインは、列方向に配列された前記各表示画素対の前記各表示画素に挟まれた前記第２の領域に配設され、
前記各薄膜トランジスタ光センサは、前記各表示画素対の各表示画素に挟まれた領域に設けられていることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記薄膜トランジスタ光センサの列方向の長さは、前記表示画素の列方向長さに対応した値に設定されていることを特徴とする請求項４又は５に記載の表示装置。
【請求項７】
前記複数の表示画素は、隣接する２行及び偶数をなす所定数の隣接する列に配設された複数個の前記表示画素からなり、２次元配列された複数の表示画素対をなし、
前記各信号線は、行方向に隣接する前記各表示画素対の間の前記第２の領域に配設され、
前記各センサドレインライン及び前記各センサソースラインは、列方向に配列された前記各表示画素対の、行方向において前記所定数の列を２等分した位置の、前記各表示画素に挟まれた前記第１の領域に配設され、
前記各薄膜トランジスタ光センサは、前記各表示画素対の、前記所定数の列を２等分した位置の、前記２行の表示画素に挟まれた領域に設けられていることを特徴とする請求項１に記載の表示装置。
【請求項８】
前記各表示画素対は、隣接する２行及び隣接する２列に配設された４個の前記表示画素からなり、
前記各センサドレインライン及び前記各センサソースラインは、列方向に配列された前記各表示画素対の、行方向において前記各表示画素に挟まれた領域に配設され、
前記各薄膜トランジスタ光センサは、前記各表示画素対の、前記２行の、行方向において前記各表示画素に挟まれた領域に設けられていることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記複数のセンサゲートラインと、前記複数のセンサドレインラインと、前記複数のセンサソースラインとは、それぞれ、所定本数毎の複数のグループに分割され、該各グループにおいて、前記所定本数ずつ共通に接続されていることを特徴とする請求項１乃至８の何れかに記載の表示装置。
【請求項１０】
前記複数の薄膜トランジスタ光センサは、半導体層が遮光された複数の第１の薄膜トランジスタ光センサと、外力に応じて半導体層が露出又は遮光される複数の第２の薄膜トランジスタ光センサと、を有し、前記各第１の薄膜トランジスタ光センサと前記各第２の薄膜トランジスタ光センサとは、行方向に交互に配列され、
前記複数のセンサゲートラインは、行方向に配列された前記各第１の薄膜トランジスタ光センサ及び前記第２の薄膜トランジスタ光センサのゲート電極に共通に接続され、
前記複数のセンサドレインラインは、列方向に配列された前記各第１の薄膜トランジスタ光センサのドレイン電極に共通に接続されて設けられた複数の第１のセンサドレインラインと、列方向に配列された前記各第２の薄膜トランジスタ光センサのドレイン電極に共通に接続されて設けられた複数の第２のセンサドレインラインと、を有し、
前記複数のセンサソースラインは、前記各第１の薄膜トランジスタ光センサのソース電極に共通に接続されて設けられた複数の第１のセンサソースラインと、前記各第２の薄膜トランジスタ光センサのソース電極に共通に接続されて設けられた複数の第２のセンサソースラインと、を有する、
ことを特徴とする請求項１乃至９の何れかに記載の表示装置。
【請求項１１】
前記複数のセンサゲートラインにセンサ走査信号を順次出力して、前記各第１の薄膜トランジスタ光センサ及び前記各第２の薄膜トランジスタ光センサを行単位で順次選択状態に設定する行方向駆動部と、
前記行方向駆動部によって選択状態に設定された行の前記第１の薄膜トランジスタ光センサ及び前記第２の薄膜トランジスタの各電極の電圧を等電圧とした状態で、前記複数の第２のセンサドレインラインを介して前記各第２の薄膜トランジスタ光センサからのドレイン電流に応じた電圧信号を並行して取り込む変換回路と、
をさらに具備することを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記変換回路は、
前記各第１の薄膜トランジスタ光センサのソース電極を介して一定のドレイン電流を流す定電流源と、
前記各第１の薄膜トランジスタ光センサのドレイン電流により生じた前記各第１の薄膜トランジスタ光センサのソース電極の浮動電圧を前記各第２のトランジスタ光センサのドレイン電極に出力する複数のバッファ回路と、
前記各第１の薄膜トランジスタ光センサのソース電極に定電圧を印加する定電圧源と、
前記各第１の薄膜トランジスタ光センサのドレイン電極と前記各第２の薄膜トランジスタ光センサのドレイン電極とをイマジナリーショートさせるとともに、前記各第２の薄膜トランジスタのドレイン電流を電圧信号に変換する複数の電流−電圧変換回路と、
前記各電流−電圧変換回路から出力される複数の前記電圧信号がパラレル信号として供給され、該パラレル信号をシリアル信号に変換するパラレルシリアル変換回路と、
を有することを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記複数の第１の薄膜トランジスタ光センサ及び前記複数の第２の薄膜トランジスタ光センサはアモルファスシリコンで構成された薄膜トランジスタ構造を有することを特徴とする請求項１０乃至１２の何れかに記載の表示装置。
【請求項１４】
前記表示画素は、前記光学素子として液晶表示素子を備えることを特徴とする請求項１乃至１３の何れかに記載の表示装置。
【請求項１５】
前記表示画素は、前記光学素子として有機エレクトロルミネッセンス素子からなる発光素子を備えることを特徴とする請求項１乃至１３の何れかに記載の表示装置。
【請求項１６】
前記各薄膜トランジスタ光センサが外部に露出しないように遮光する遮光膜を備えることを特徴とする請求項１乃至１５の何れかに記載の表示装置。
【請求項１】
行方向に配列された複数の信号線と、
列方向に配列された複数の走査線と、
前記各信号線と前記各走査線に接続され、該各信号線と該各走査線の交点近傍に配設されて２次元配列された、光学素子を有する複数の表示画素と、
前記各表示画素の間に配設されて２次元配列され、光の入射量に応じた光電流信号を出力する、前記各表示画素の数より少ない数の複数の薄膜トランジスタ光センサと、
行方向に配設された前記各薄膜トランジスタ光センサのゲート電極に共通に接続されて、行方向に配列された複数のセンサゲートラインと、
列方向に配設された前記各薄膜トランジスタ光センサのドレイン電極に共通に接続されて、列方向に配列された複数のセンサドレインラインと、
列方向に配設された前記各薄膜トランジスタ光センサのソース電極に共通に接続されて、列方向に配列された複数のセンサソースラインと、
（１）隣接する２行に配設された前記各表示画素に挟まれ、行方向に延在する複数の第１の領域であって、前記各走査線と前記各センサゲートラインとが、少なくとも１行に配設された前記各表示画素を介した互いに異なる前記各第１の領域に配設される前記複数の第１の領域、（２）隣接する２列に配設された前記各表示画素に挟まれ、列方向に延在する複数の第２の領域であって、前記各信号線と前記各センサドレインライン及び前記各センサソースラインとが、少なくとも１列に配設された前記各表示画素を介した互いに異なる前記各第２の領域に配設される前記複数の第２の領域、の（１）又は（２）の少なくとも何れか一方と、
を具備することを特徴とする表示装置。
【請求項２】
前記複数の表示画素は、列方向に隣接して配設された２個の前記表示画素からなり、２次元配列された複数の表示画素対をなし、
前記各走査線は、列方向に隣接する前記各表示画素対の間の前記第１の領域に配設され、
前記各センサゲートラインは、行方向に配列された前記各表示画素対の前記２個の表示画素に挟まれた前記第１の領域に配設され、
前記複数の薄膜トランジスタ光センサは、行方向に隣接する前記各表示画素対の間の領域に、該各表示画素対に隣接して設けられていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記薄膜トランジスタ光センサの列方向の長さは、前記表示画素対の列方向の長さに対応した値に設定されていることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記複数の表示画素は、行方向に隣接して配設された偶数個の前記表示画素からなり、２次元配列された複数の表示画素対をなし、
前記各信号線は、行方向に隣接する前記各表示画素対の間の前記第２の領域に配設され、
前記各センサドレインライン及び前記各センサソースラインは、列方向に配列された前記各表示画素対の、前記偶数個の表示画素を行方向に２等分した位置の、該各表示画素に挟まれた前記第２の領域に配設され、
前記各薄膜トランジスタ光センサは、前記各表示画素対の、前記偶数個の表示画素を行方向に２等分した位置の、該各表示画素に挟まれた領域に設けられていることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記各表示画素対は、行方向に隣接して配設された２個の前記表示画素からなり、
前記各センサドレインライン及び前記各センサソースラインは、列方向に配列された前記各表示画素対の前記各表示画素に挟まれた前記第２の領域に配設され、
前記各薄膜トランジスタ光センサは、前記各表示画素対の各表示画素に挟まれた領域に設けられていることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記薄膜トランジスタ光センサの列方向の長さは、前記表示画素の列方向長さに対応した値に設定されていることを特徴とする請求項４又は５に記載の表示装置。
【請求項７】
前記複数の表示画素は、隣接する２行及び偶数をなす所定数の隣接する列に配設された複数個の前記表示画素からなり、２次元配列された複数の表示画素対をなし、
前記各信号線は、行方向に隣接する前記各表示画素対の間の前記第２の領域に配設され、
前記各センサドレインライン及び前記各センサソースラインは、列方向に配列された前記各表示画素対の、行方向において前記所定数の列を２等分した位置の、前記各表示画素に挟まれた前記第１の領域に配設され、
前記各薄膜トランジスタ光センサは、前記各表示画素対の、前記所定数の列を２等分した位置の、前記２行の表示画素に挟まれた領域に設けられていることを特徴とする請求項１に記載の表示装置。
【請求項８】
前記各表示画素対は、隣接する２行及び隣接する２列に配設された４個の前記表示画素からなり、
前記各センサドレインライン及び前記各センサソースラインは、列方向に配列された前記各表示画素対の、行方向において前記各表示画素に挟まれた領域に配設され、
前記各薄膜トランジスタ光センサは、前記各表示画素対の、前記２行の、行方向において前記各表示画素に挟まれた領域に設けられていることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記複数のセンサゲートラインと、前記複数のセンサドレインラインと、前記複数のセンサソースラインとは、それぞれ、所定本数毎の複数のグループに分割され、該各グループにおいて、前記所定本数ずつ共通に接続されていることを特徴とする請求項１乃至８の何れかに記載の表示装置。
【請求項１０】
前記複数の薄膜トランジスタ光センサは、半導体層が遮光された複数の第１の薄膜トランジスタ光センサと、外力に応じて半導体層が露出又は遮光される複数の第２の薄膜トランジスタ光センサと、を有し、前記各第１の薄膜トランジスタ光センサと前記各第２の薄膜トランジスタ光センサとは、行方向に交互に配列され、
前記複数のセンサゲートラインは、行方向に配列された前記各第１の薄膜トランジスタ光センサ及び前記第２の薄膜トランジスタ光センサのゲート電極に共通に接続され、
前記複数のセンサドレインラインは、列方向に配列された前記各第１の薄膜トランジスタ光センサのドレイン電極に共通に接続されて設けられた複数の第１のセンサドレインラインと、列方向に配列された前記各第２の薄膜トランジスタ光センサのドレイン電極に共通に接続されて設けられた複数の第２のセンサドレインラインと、を有し、
前記複数のセンサソースラインは、前記各第１の薄膜トランジスタ光センサのソース電極に共通に接続されて設けられた複数の第１のセンサソースラインと、前記各第２の薄膜トランジスタ光センサのソース電極に共通に接続されて設けられた複数の第２のセンサソースラインと、を有する、
ことを特徴とする請求項１乃至９の何れかに記載の表示装置。
【請求項１１】
前記複数のセンサゲートラインにセンサ走査信号を順次出力して、前記各第１の薄膜トランジスタ光センサ及び前記各第２の薄膜トランジスタ光センサを行単位で順次選択状態に設定する行方向駆動部と、
前記行方向駆動部によって選択状態に設定された行の前記第１の薄膜トランジスタ光センサ及び前記第２の薄膜トランジスタの各電極の電圧を等電圧とした状態で、前記複数の第２のセンサドレインラインを介して前記各第２の薄膜トランジスタ光センサからのドレイン電流に応じた電圧信号を並行して取り込む変換回路と、
をさらに具備することを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記変換回路は、
前記各第１の薄膜トランジスタ光センサのソース電極を介して一定のドレイン電流を流す定電流源と、
前記各第１の薄膜トランジスタ光センサのドレイン電流により生じた前記各第１の薄膜トランジスタ光センサのソース電極の浮動電圧を前記各第２のトランジスタ光センサのドレイン電極に出力する複数のバッファ回路と、
前記各第１の薄膜トランジスタ光センサのソース電極に定電圧を印加する定電圧源と、
前記各第１の薄膜トランジスタ光センサのドレイン電極と前記各第２の薄膜トランジスタ光センサのドレイン電極とをイマジナリーショートさせるとともに、前記各第２の薄膜トランジスタのドレイン電流を電圧信号に変換する複数の電流−電圧変換回路と、
前記各電流−電圧変換回路から出力される複数の前記電圧信号がパラレル信号として供給され、該パラレル信号をシリアル信号に変換するパラレルシリアル変換回路と、
を有することを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記複数の第１の薄膜トランジスタ光センサ及び前記複数の第２の薄膜トランジスタ光センサはアモルファスシリコンで構成された薄膜トランジスタ構造を有することを特徴とする請求項１０乃至１２の何れかに記載の表示装置。
【請求項１４】
前記表示画素は、前記光学素子として液晶表示素子を備えることを特徴とする請求項１乃至１３の何れかに記載の表示装置。
【請求項１５】
前記表示画素は、前記光学素子として有機エレクトロルミネッセンス素子からなる発光素子を備えることを特徴とする請求項１乃至１３の何れかに記載の表示装置。
【請求項１６】
前記各薄膜トランジスタ光センサが外部に露出しないように遮光する遮光膜を備えることを特徴とする請求項１乃至１５の何れかに記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−２１５９０４（Ｐ２０１１−２１５９０４Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１０−８３７４０（Ｐ２０１０−８３７４０）
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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